半導体集積回路及び半導体集積回路の検査方法
【課題】ジッタ耐性検査における検査コストの低減を図りつつ、入力される主信号の特性劣化を抑制できる半導体集積回路を提供する。
【解決手段】半導体集積回路１０１は、主信号にジッタ信号が付加されてなる検査信号を生成する機能を有し、ジッタ信号の基となる信号を生成するジッタ信号生成部５０と、電源線Ｖｃｃと接地線ＧＮＤとの間に介在し、電源線Ｖｃｃからの電力供給を受けて外部からの主信号を増幅して出力するバッファ回路１０と、電源線Ｖｃｃとバッファ回路１０との間およびバッファ回路１０と接地線ＧＮＤとの間に介在し電源線Ｖｃｃからバッファ回路１０への供給電力をジッタ信号の基となる信号の大きさに基づいて変化させることにより主信号にジッタ信号を付加するジッタ信号付加部３０とを備える。
【解決手段】半導体集積回路１０１は、主信号にジッタ信号が付加されてなる検査信号を生成する機能を有し、ジッタ信号の基となる信号を生成するジッタ信号生成部５０と、電源線Ｖｃｃと接地線ＧＮＤとの間に介在し、電源線Ｖｃｃからの電力供給を受けて外部からの主信号を増幅して出力するバッファ回路１０と、電源線Ｖｃｃとバッファ回路１０との間およびバッファ回路１０と接地線ＧＮＤとの間に介在し電源線Ｖｃｃからバッファ回路１０への供給電力をジッタ信号の基となる信号の大きさに基づいて変化させることにより主信号にジッタ信号を付加するジッタ信号付加部３０とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信機能を有する半導体集積回路に関し、特に、ジッタ耐性検査に必要な検査信号を生成する機能を補助的に有する半導体集積回路およびこれを用いた検査方法に関する。
【背景技術】
【０００２】
高速通信に用いられる半導体集積回路は、ジッタ成分（ノイズ等による信号の揺らぎ）を含む信号が入力されてもそれを正しく解読できる性能（ジッタ耐性）が要求される。
このようなジッタ耐性の検査方法として、従来から、キャリア信号（主信号）を生成する信号生成部と、ジッタ信号を生成するジッタ信号生成部と、主信号とジッタ信号とを加算して出力する加算器とを備える信号発生回路を用いて、信号発生回路から出力される信号（以下、「検査信号」と称す。）を被検査対象の半導体集積回路に入力し、半導体集積回路が検査信号を正しく解読できるか否かを検査する検査方法がある（特許文献１参照）。
【０００３】
また、従来から、被検査対象の半導体集積回路の電源端子と電源との間にノイズ発生回路を接続し、半導体集積回路の通信時に電源ノイズが生じた場合、半導体集積回路が正常に通信を行えるか否かを検査する検査方法もある（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１６０８３１号公報
【特許文献２】特開２００３−５０２６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、被検査対象の半導体集積回路の仕様が変わるとそれに応じて要求されるジッタ耐性が異なることがある。この場合、被検査対象の半導体集積回路それぞれに、各仕様に応じた検査信号を入力する必要がある。
これに対して、特許文献１に記載された検査方法では、被検査対象の半導体集積回路の仕様の数に応じて、互いに異なる種類の検査信号を出力する信号発生回路を複数準備する必要があるので、検査コストの増大を招く虞がある。
【０００６】
そこで、このような検査コストを増大を抑制できる検査方法の例として、被検査対象の半導体集積回路内に当該半導体集積回路の仕様に対応したジッタ信号を生成するジッタ信号生成部を設けるとともに、半導体集積回路内の信号伝送路上に主信号とジッタ信号とを加算して出力する加算器を設ける構成が考えられる。この構成によれば、準備すべき信号発生回路が、主信号を出力するもの１つだけでよいので、検査コストの低減を図ることができる。
【０００７】
ところが、この検査方法では、検査終了後も半導体集積回路の信号伝送路上に加算器が残ることとなる。そうすると、半導体集積回路の通常使用時において、加算器自体がノイズ発生源となり、半導体集積回路に入力される主信号の特性劣化を招く虞がある。
また、特許文献２に記載された検査方法では、半導体集積回路の耐電源ノイズ性能を検査することができるが、半導体集積回路が主信号にジッタ信号を付加してなる検査信号を正しく解読できるか否かを検査することはできない。
【０００８】
本発明は、上記事由に鑑みてなされたものであり、ジッタ耐性検査における検査コストの低減を図りつつ、入力される主信号の特性劣化の抑制できる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体集積回路は、主信号にジッタ信号が付加されてなる検査信号を生成する機能を有する半導体集積回路であって、ジッタ信号の基となる信号を生成するジッタ信号生成部と、電源線と接地線との間に介在し、電源線からの電力供給を受けて外部から入力される主信号を増幅するバッファ回路と、電源線とバッファ回路との間およびバッファ回路と接地線との間の少なくとも一方に介在され、電源線からバッファ回路への供給電力をジッタ信号の基となる信号の大きさに基づいて変化させることにより主信号にジッタ信号を付加するジッタ信号付加部とを備える。
【発明の効果】
【００１０】
本構成によれば、ジッタ信号生成部が備わっていることにより、被検査対象の半導体集積回路の製造段階において当該半導体集積回路の仕様に対応したジッタ信号生成部を作り込むことができるので、当該半導体集積回路に対して検査信号を送信する信号発生源を半導体集積回路の仕様の数に応じて複数準備する必要がなくなるから、検査コストの低減を図ることができる。
【００１１】
また、本構成によれば、ジッタ信号付加部が電源線とバッファ回路との間およびバッファ回路と接地線との間の少なくとも一方に介在し、半導体集積回路内の信号伝送路上に存在しないので、半導体集積回路の通常使用時において、半導体集積回路内の信号伝送路を伝送する主信号の特性がジッタ信号付加部で発生するノイズにより劣化してしまうことがない。
【００１２】
また、本発明に係る半導体集積回路は、上記バッファ回路が、第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタから構成される第１の直列回路と、第２のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタから構成される第２の直列回路とを有し、第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタのゲートに上記主信号が入力されるものであり、第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタとの間の接続点が第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのゲートに共通接続され、第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタとの接続点に生じる電圧を出力し、上記ジッタ信号付加部が、第１の直列回路の電源線側および接地線側と第２の直列回路の電源線側および接地線側とに接続され、上記ジッタ信号生成部から出力される上記ジッタ信号の基となる信号の大きさに基づいてオンオフするＭＯＳトランジスタから構成されるものであってもよい。
【００１３】
また、本発明に係る半導体集積回路は、上記主信号に上記ジッタ信号を付加してなる上記検査信号を受信する受信部を備えるものであってもよい。
また、本発明に係る半導体集積回路は、上記バッファ回路へ上記入力信号を送出する送信部と、上記主信号に上記ジッタ信号を付加してなる上記検査信号を受信する受信部とを備えるものであってもよい。
【００１４】
本構成によれば、主信号を出力する送信部を備えることにより、外部から主信号を取得する必要がなくなるので、検査システム１００の簡素化を図ることができる。
また、本発明に係る半導体集積回路は、上記ジッタ信号生成部が、複数のシリアル出力型のシフトレジスタからなるものであってもよい。
本構成によれば、シフトレジスタに格納されたデータを変更するだけで所望のジッタ信号を生成することができるので、ジッタ耐性の検査を容易に行うことができるようになる。
【００１５】
また、本発明は、複数のシリアル出力型のシフトレジスタからなるジッタ信号生成部と外部からの主信号を増幅して出力するバッファ回路と主信号にジッタ信号を付加するジッタ信号付加部と主信号にジッタ信号を付加してなる検査信号を受信する受信部と受信部で受信した検査信号を解読する検査対象回路とを備える半導体集積回路のジッタ耐性を検査する検査方法であって、シフトレジスタにジッタ信号の基となる信号を生成するためのデータを設定する工程と、ジッタ信号生成部がシフトレジスタを駆動してジッタ信号の基となる信号を生成する工程と、バッファ回路が外部からの入力信号を増幅してなる主信号を出力する工程と、ジッタ信号付加部が主信号にジッタ信号を付加する工程と、受信部が主信号にジッタ信号を付加してなる検査信号を受信する工程と、受信部が受信した検査信号を検査対象回路が正しく解読するか否かを判定する工程とを含む半導体集積回路のジッタ耐性を検査する検査方法であってもよい。
【００１６】
本構成によれば、シフトレジスタに所望のジッタ信号に対応したデータを設定しておくだけで、所望のジッタ信号を生成することができるので、ジッタ耐性の検査の容易化を図ることができる。
また、本発明は、信号を送信する送信部と複数のシリアル出力型のシフトレジスタからなるジッタ信号生成部と送信部からの入力信号を増幅してなる主信号を出力するバッファ回路と主信号にジッタ信号を付加するジッタ信号付加部と主信号にジッタ信号を付加してなる検査信号を受信する受信部と受信部で受信した検査信号を解読する検査対象回路とを備える半導体集積回路のジッタ耐性を検査する検査方法であって、シフトレジスタにジッタ信号の基となる信号を生成するためのデータを設定する工程と、ジッタ信号生成部がシフトレジスタを駆動してジッタ信号の基となる信号を生成する工程と、バッファ回路が外部からの入力信号を増幅してなる主信号を出力する工程と、ジッタ信号付加部が主信号にジッタ信号を付加する工程と、受信部が主信号にジッタ信号を付加してなる検査信号を受信する工程と、受信部が受信した検査信号を検査対象回路が正しく解読するか否かを判定する工程とを含む半導体集積回路のジッタ耐性を検査する検査方法であってもよい。
【００１７】
本構成によれば、シフトレジスタに所望のジッタ信号に対応したデータを設定しておくだけで、所望のジッタ信号を生成することができるので、ジッタ耐性の検査の容易化を図ることができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１に係る半導体集積回路を含む検査システム１００の構成を示す図である。
【図２】実施の形態１に係る半導体集積回路の構成を示す図である。
【図３】実施の形態１に係る半導体集積回路のジッタ耐性の検査方法を示すフローチャートである。
【図４】実施の形態１に係る半導体集積回路の動作説明図である。
【図５】実施の形態２に係る半導体集積回路を含む半導体検査装置の構成を示す図である。
【図６】実施の形態２に係る半導体集積回路の構成を示す図である。
【図７】変形例に係る半導体集積回路を含む検査システム１００の構成を示す図である。
【発明を実施するための形態】
【００１９】
＜実施の形態１＞
＜１＞構成
＜１−１＞検査システム
本実施の形態に係る検査システム１００は、半導体集積回路１０１のジッタ耐性の検査を行うものであり、図１に示すように、通信機能を有する半導体集積回路１０１，１０２と、半導体集積回路１０１，１０２が搭載された検査ボード１０３と、検査ボード１０３に接続されたＬＳＩテスタ１０４とから構成される。ここで、主信号とは、所定の周波数の搬送信号を送信したい所望のデータを示す信号で変調してなる信号を意味する。
【００２０】
半導体集積回路１０１は、入力端子１１２を介して主信号を受信するインターフェース回路１１１と、インターフェース回路１１１から出力される信号を処理する信号処理回路１１３と、信号処理回路１１３で生成される検査結果信号を出力するための検査信号端子Ｉ２とを備える。この半導体集積回路１０１の詳細は、後述する。
半導体集積回路１０２は、主信号を出力端子１２２を介して送信する送信回路１２１と、ＬＳＩテスタ１０４から制御信号が入力される制御信号端子Ｉ１とを備える。この送信回路１２１は、所定の周波数の搬送信号と、ＬＳＩテスタ１０４から半導体集積回路１０２に入力されるテストデータを示すテスト信号とを生成して、搬送信号をテスト信号で変調してなる主信号を出力する。
【００２１】
検査ボード１０３には、半導体集積回路１０１，１０２の各端子に電気的に接続する配線Ｌ１，Ｌ２，Ｌ３，Ｌ４が設けられている。ここで、半導体集積回路１０１の入力端子１１２と半導体集積回路１０２の出力端子１２２とは、検査ボード１０３上に設けられた配線Ｌ１を介して電気的に接続されている。
ＬＳＩテスタ１０４は、電源（図示せず）と信号入出力部（図示せず）とを備える。そして、ＬＳＩテスタ１０４は、半導体集積回路１０１の電源端子Ｉｃｃおよび半導体集積回路１０２の電源端子Ｉｃｃに、検査ボード１０３の配線Ｌ２を介して電力供給する。また、ＬＳＩテスタ１０４は、半導体集積回路１０２の制御信号端子Ｉ１に検査ボード１０３の配線Ｌ３を介して制御信号を入力するとともに、半導体集積回路１０１の検査信号端子Ｉ２から検査ボード１０３の配線Ｌ４を介して検査結果信号を取得する。また、このＬＳＩテスタ１０４は、テスト条件を変更するか否かを判定するためのテスト条件変更フラグ保持部（図示せず）を備えており、テスト条件変更フラグ保持部の設定内容が「１」であれば、テスト条件の変更を実施し、設定内容が「０」であれば、テスト条件の変更を行わない。この動作については、後述＜２−１＞で詳しく説明する。
＜１−２＞半導体集積回路の詳細構成
半導体集積回路１０１は、図２に示すように、クロック信号生成部１１４と、インターフェース回路１１１と、ジッタ信号情報記憶部１１５と、信号処理回路１１３とを備える。
【００２２】
クロック信号生成部１１４は、ＰＬＬ発振器を備えており、入力端子１１２に入力された信号を取得して、当該信号からクロック信号Ｃｌｋを生成する。
インターフェース回路１１１は、ジッタ信号生成部５０と、バッファ回路１０と、ジッタ信号付加部３０と、受信部６０とを備える。
ジッタ信号生成部５０は、６つのシリアル出力型シフトレジスタ５１，５２，・・・，５６と、各シフトレジスタ５１，５２，・・・，５６を制御するフラグ保持部５７とから構成される。このシフトレジスタ５１，５２，・・・，５６は、クロック信号生成部１１４で生成されたクロック信号Ｃｌｋにより駆動してジッタ信号を構成する６つの信号成分を出力する。そして、ジッタ信号生成部５０は、６つのシフトレジスタ５１，５２，・・・，５６からジッタ信号の基となる信号を出力する。
【００２３】
ここで、シフトレジスタ５１，５２，・・・，５６は、複数のフリップ・フロップ回路５１ａを縦続接続し、最終段のフリップ・フロップ回路５１ａの出力を初段のフリップ・フロップ回路５１ａの入力に接続してなるループ構成となっている。また、各シフトレジスタ５１，５２，・・・，５６には、セレクタ５１ｂが設けられている。このセレクタ５１ｂは、データ入力側に切り替えられているときは、シフトレジスタ５１，５２，・・・，５６がジッタ情報記憶部１１５に接続され、ジッタ信号出力側に切り替えられているときは、シフトレジスタ５１，５２，・・・，５６の最終段のフリップ・フロップ回路５１ａの出力側と初段のフリップ・フロップ回路５１ａの入力側とが接続される。また、このセレクタ５１ｂは、フラグ保持部５７の設定内容に基づいて切り替わるものであり、フラグ保持部５７の設定内容が「１」であれば、データ入力側に切り替わり、設定内容が「０」であれば、ジッタ信号出力側に切り替わる。
【００２４】
バッファ回路１０は、電源線と接地線との間に介在し、前記電源線からの電力供給を受けて外部から入力される前記主信号を増幅する２段の増幅回路から構成されている。具体的には、バッファ回路１０は、電源線Ｖｃｃと接地線ＧＮＤとの間に介在する３つの第１の直列回路からなる１段目の増幅回路と、３つの第１の直列回路それぞれに接続される３つの第２の直列回路からなる２段目の増幅回路とからなる。
【００２５】
ここで、第１の直列回路としては、入力端子１１２にゲートが接続されたＰチャネルＭＯＳトランジスタ（第１のＰチャネルＭＯＳトランジスタ）１１およびＮチャネルＭＯＳトランジスタ（第１のＮチャネルＭＯＳトランジスタ）２１から構成される直列回路、入力端子１１２にゲートが接続されたＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ２２から構成される直列回路、入力端子１１２にゲートが接続されたＰチャネルＭＯＳトランジスタ１３およびＮチャネルＭＯＳトランジスタ２３から構成される直列回路の３つがある。また、第２の直列回路としては、ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ２１の間の接続点にゲートが接続されたＰチャネルＭＯＳトランジスタ（第２のＰチャネルＭＯＳトランジスタ）１４およびＮチャネルＭＯＳトランジスタ（第２のＮチャネルＭＯＳトランジスタ）２４から構成される直列回路、ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ２２の間の接続点にゲートが接続されたＰチャネルＭＯＳトランジスタ１５およびＮチャネルＭＯＳトランジスタ２５から構成される直列回路、ＰチャネルＭＯＳトランジスタ１３およびＮチャネルＭＯＳトランジスタ２３の間の接続点にゲートが接続されたＰチャネルＭＯＳトランジスタ１６およびＮチャネルＭＯＳトランジスタ２６から構成される直列回路の３つがある。そして、ＰチャネルＭＯＳトランジスタ１４とＮチャネルＭＯＳトランジスタ２４との接続点と、ＰチャネルＭＯＳトランジスタ１５とＮチャネルＭＯＳトランジスタ２５との接続点と、ＰチャネルＭＯＳトランジスタ１６とＮチャネルＭＯＳトランジスタ２６との接続点とが、受信部６０に共通接続されている。
【００２６】
ジッタ信号付加部３０は、ＰチャネルＭＯＳトランジスタ３１，３２，３３と、ＮチャネルＭＯＳトランジスタ４１，４２，４３とから構成される。ここで、ＰチャネルＭＯＳトランジスタ３１，３２，３３は、バッファ回路１０の第１の直列回路および第２の直列回路の高電位側と電源線Ｖｃｃとの間に接続されている。また、ＮチャネルＭＯＳトランジスタ４１，４２，４３は、バッファ回路１０の第１の直列回路および第２の直列回路の低電位側と接地線ＧＮＤとの間に接続されている。ここで、ＰチャネルＭＯＳトランジスタ３１，３２，３３は、それぞれシフトレジスタ５１，５２，５３のゲートに接続され、ＮチャネルＭＯＳトランジスタ４１，４２，４３は、それぞれシフトレジスタ５４，５５，５６のゲートに接続されている。
【００２７】
受信部６０は、通常使用時は、入力端子１１２からバッファ回路１０を介して伝送してくる信号を受信し、信号処理回路１１３が処理できるリードデータに変換して出力する。そして、ジッタ耐性検査時においては、受信部６０は、バッファ回路１０から出力される検査信号を受信することになる。この受信部６０は、例えば、可変利得増幅器、フィルタ、コンパレータ、復調回路、ＰＬＬ回路およびデコーダ回路を備える。
【００２８】
ここで、可変利得増幅器は、バッファ回路１０から入力される信号を増幅してフィルタに出力する。すると、フィルタは、所定の周波数成分を抽出してコンパレータに出力する。そして、コンパレータは、フィルタから出力された信号の振幅としきい値とを比較して２値化し、デジタルパルス信号に変換して復調回路およびＰＬＬ回路に出力する。すると、ＰＬＬ回路は、入力される信号の周波数に応じたクロック信号を生成し復調回路に出力する。復調回路は、コンパレータから入力される信号に対して、当該クロック信号に基づいて復調処理を行い、復調して得られた信号をデコーダ回路に出力する。すると、デコーダ回路が、復調回路から入力される信号をデコードして、リードデータとして出力する。
【００２９】
ジッタ信号情報記憶部１１５は、メモリを備えており、ジッタ信号の内容を示すデータＳｉｇ１，Ｓｉｇ２、・・・、Ｓｉｇ６を、各シフトレジスタ５１，５２，・・・，５６に対応づけて保持している。このジッタ信号情報記憶部１１５は、６本の信号線から構成されるデータバスを介してジッタ信号生成部５０に接続されている。
信号処理回路１１３は、受信部６０から入力されるリードデータを処理した結果を出力端子Ｉ２から出力する。
＜２＞動作
＜２−１＞検査フロー
本実施の形態に係る半導体検査装置の検査フローを図３に示す。
【００３０】
まず、ＬＳＩテスタ１０４が、半導体集積回路１０１，１０２に電力を供給し、互いに信号の送受信が可能な状態にする（ステップＳ１）。
次に、ＬＳＩテスタ１０４は、半導体集積回路１０２に対して信号送信コマンドを送信するとともに、半導体集積回路１０１に対して信号受信コマンドを送信する。そして、半導体集積回路１０２は、信号送信コマンドを受信すると、主信号の送信を開始する。また、半導体集積回路１０１の受信部６０は、信号受信コマンドを受信すると、バッファ回路１０から出力される検査信号の受信を開始する（ステップＳ２）。このとき、半導体集積回路１０１のクロック信号生成部１１４は、入力端子１１２から入力される主信号に基づいてクロック信号Ｃｌｋを生成し、生成したクロック信号Ｃｌｋのジッタ信号生成部５０への入力を開始する。
【００３１】
そして、ＬＳＩテスタ１０４は、ジッタ信号情報記憶部１１５に各シフトレジスタ５１，５２，・・・，５６に格納するデータを書き込む（ステップＳ３）。
続いて、ＬＳＩテスタ１０４は、ジッタ信号生成部５０のフラグ保持部５７の設定内容を「１」に設定することにより、セレクタ５１ｂをデータ入力側の経路に切り替えることにより、ジッタ信号情報記憶部１１５が保持するジッタ情報を示すデータＳｉｇ１，Ｓｉｇ２、・・・、Ｓｉｇ６がシフトレジスタ５１，５２，・・・，５６に格納する（ステップＳ４）。このとき、ジッタ信号生成部５０では、入力されるクロック信号Ｃｌｋに同期して、ジッタ信号情報記憶部１１５が保持するジッタ情報を示すデータＳｉｇ１，Ｓｉｇ２、・・・、Ｓｉｇ６がシフトレジスタ５１，５２，・・・，５６に格納されていく。
【００３２】
その後、ＬＳＩテスタ１０４は、フラグ保持部５７の設定内容を「０」に変更することで、セレクタ５１ｂをジッタ信号出力側に切り替えることにより、各シフトレジスタ５１，５２，・・・，５６から、対応するＭＯＳトランジスタのゲートに、格納されたデータに応じた電圧が印加されるようにして、主信号にジッタ信号を付加してなる検査信号を生成する（ステップＳ５）。
【００３３】
そして、ＬＳＩテスタ１０４は、信号処理回路１１３から入力される検査結果信号に基づいて半導体集積回路１０１のジッタ耐性を判定する（ステップＳ６）。ここにおいて、ＬＳＩテスタ１０４は、検査結果信号に基づいて、受信部６０から出力されるリードデータが半導体集積回路１０２に入力したテストデータに一致するか否かを判定する。
最後に、ＬＳＩテスタ１０４は、テスト条件を変更するか否かを判定する（ステップＳ７）。ここにおいて、ＬＳＩテスタ１０４は、テスト条件変更フラグ保持部の設定内容が「１」であれば、テスト条件を変更するものとして、再びステップＳ３の処理に移行する。一方、テスト条件変更フラグ保持部の設定内容が「０」であれば、そのままテストを終了する。
【００３４】
なお、ジッタ耐性の検査を終了して半導体集積回路１０１を出荷する際には、ＬＳＩテスタ１０４は、まず、検査ボード１０３を介して半導体集積回路１０１のジッタ信号情報記憶部１１５のメモリに格納されているデータのうち、シフトレジスタ５１，５２，５３に対応するデータを全て「００・・・０」に書き換えるとともに、シフトレジスタ５４，５５，５６に対応するデータを全て「１１・・・１」に書き換える。その後、ＬＳＩテスタ１０４は、フラグ保持部５７に対してジッタ設定モード通知信号を送信し、フラグ保持部５７にセレクタ５１ｂをデータ入力側の経路に切り替えさせる。
【００３５】
以後、半導体集積回路１０１は、電源が投入される毎に、ジッタ信号情報記憶部１１５が保持するシフトレジスタ５１，５２，５３に対応するデータ「００・・・０」とシフトレジスタ５４，５５，５６に対応するデータ「１１・・・１」とがシフトレジスタ５１，５２，・・・，５６に格納されることになる。
これにより、半導体集積回路１０１では、通常使用時において、ＰチャネルＭＯＳトランジスタ３１，３２，３３およびＮチャネルＭＯＳトランジスタ４１，４２，４３が常にオン状態で維持されることになる。
＜２−２＞ジッタ信号と検査信号との関係
本実施の形態に係るジッタ信号の経時変化と検査信号の経時変化との関係について説明する。
【００３６】
図４に主信号、ジッタ信号が付加されていない場合に、受信部６０が受信する信号のタイムチャート、シフトレジスタ５１，５２，・・・，５６それぞれから出力される信号成分のタイムチャートおよび検査信号のタイムチャートを示す。ここにおいて、主信号の周期とクロック信号の周期とが同じであるものであり、ＰチャネルＭＯＳトランジスタ３１，３２，３３およびＮチャネルＭＯＳトランジスタ４１，４２，４３のオン抵抗は、大きさＲで等しいとして説明する。
【００３７】
図４（ａ）に示すように、所定の周期の矩形波状の主信号が入力される場合について説明する。ここにおいて、時刻Ｔ１では、ＰチャネルＭＯＳトランジスタ１１，１２，・・・，１６およびＮチャネルＭＯＳトランジスタ２１，２２，・・・，２６のゲートに負バイアスが印加されるので、ＰチャネルＭＯＳトランジスタ１１，１２，・・・，１６がオン状態となり、ＮチャネルＭＯＳトランジスタ２１，２２，・・・，２６がオフ状態となる。従って、受信部６０には、電圧Ｖ２が出力されることになる。一方、時刻Ｔ２では、ＰチャネルＭＯＳトランジスタ１１，１２，・・・，１６およびＮチャネルＭＯＳトランジスタ２１，２２，・・・，２６のゲートに正バイアスが印加されるので、ＰチャネルＭＯＳトランジスタ１１，１２，・・・，１６がオフ状態となり、ＮチャネルＭＯＳトランジスタ２１，２２，・・・，２６がオン状態となる。従って、受信部６０には、電圧Ｖ１が出力されることになる。従って、ジッタ信号を付加しないときは、図４（ｂ）に示すように、入力される主信号に対して位相が半周期だけずれた信号が受信部６０に入力されることになる。
なお、本説明では簡単化のため、図４(ｂ)では位相を半周期だけずれた信号としているが、実際の位相のずれは、バッファ回路１０の性能に依存する。
【００３８】
そして、シフトレジスタ５１，５２，５３の出力が、時間とともに図４（ｃ）に示すような変化をする場合、時刻Ｔ０・Ｔ１では、ＰチャネルＭＯＳトランジスタ３１，３２，３３の全てがオン状態であるから、オン抵抗はＲ／３となり、受信部６０に入力される信号の立ち上がりの遷移時間はＴａ１となる。時刻Ｔ２・Ｔ３では、ＰチャネルＭＯＳトランジスタ３１だけがオン状態であり、ＰチャネルＭＯＳトランジスタ３２，３３がオフ状態であるから、オン抵抗はＲとなるので、受信部６０に入力される信号の遷移時間はＴａ３となる。時刻Ｔ４・Ｔ５では、ＰチャネルＭＯＳトランジスタ３１，３３がオン状態であり、ＰチャネルＭＯＳトランジスタ３２がオフ状態であるから、オン抵抗は（２／３）Ｒとなるので、受信部６０に入力される信号の大きさはＴａ２となる。なお、トランジスタのオン抵抗が小さいほど信号の遷移時間は短くなるため、Ｔａ１＜Ｔａ２＜Ｔａ３となる。
【００３９】
また、シフトレジスタ５４，５５，５６の出力が、時間とともに図４（ｅ）に示すような変化をする場合、時刻Ｔ０・Ｔ１では、ＮチャネルＭＯＳトランジスタ４１，４２，４３の全てがオン状態であるから、オン抵抗はＲ／３となり、受信部６０に入力される信号の立ち下がりの遷移時間はＴｂ１となる。時刻Ｔ２・Ｔ３では、ＮチャネルＭＯＳトランジスタ４１だけがオン状態であり、ＰチャネルＭＯＳトランジスタ４２、４３がオフ状態であるから、オン抵抗はＲとなるので、受信部６０に入力される信号の遷移時間はＴｂ３となる。時刻Ｔ４・Ｔ５では、ＮチャネルＭＯＳトランジスタ４１、４３がオン状態であり、ＮチャネルＭＯＳトランジスタ４２がオフ状態であるから、オン抵抗は（２／３）Ｒとなるので、受信部６０に入力される信号の遷移時間はＴｂ２となる。なお、トランジスタのオン抵抗が小さいほど信号の遷移時間は短くなるため、Ｔａ１＜Ｔａ２＜Ｔａ３となる。
【００４０】
結局、検査信号は、図４（ｇ）に示す時間波形を有することになる。即ち、主信号に同期してトランジスタのオン抵抗を変化させることで信号の立ち上がり、立下がりの遅延時間を変化させて、所望の条件のジッタを付加することができる。
＜実施の形態２＞
本実施の形態に係る検査システム２００は、半導体集積回路２０１のジッタ耐性の検査を行うものであり、図５に示すように、検査対象となる半導体集積回路２０１と、半導体集積回路２０１が搭載された検査ボード１０３と、検査ボード１０３に接続されたＬＳＩテスタ１０４とから構成される。
【００４１】
ここで、半導体集積回路２０１は、ＬＳＩテスタ１０４との間で制御信号および検査結果信号の送受信を行うための信号端子Ｉ３を備えており、ＬＳＩテスタ１０４は、この信号端子Ｉ３と検査ボード１０３の配線Ｌ５とを介して制御信号の入力および検査結果信号の取得を行う。
なお、実施の形態１と同様の構成については、図１および図２と同一の符号を付して適宜説明を省略する。また、検査システム２００の動作は、実施の形態１と同様なので説明を省略する。
【００４２】
半導体集積回路２０１は、図６に示すように、出力端子２１３と、クロック信号生成部１１４と、第１のインターフェース回路２１１と、ジッタ信号情報記憶部１１５と、第２のインターフェース回路２１２とを備える。
第１のインターフェース回路２１１は、バッファ回路１０と、ジッタ信号生成部５０と、ジッタ信号付加部３０と、送信部７０とを備える。また、第２のインターフェース回路２１２は、バッファ回路１０と、受信部６０とを備える。ここで、受信部６０の構成は実施の形態１と同様なので説明を省略する。
【００４３】
ジッタ信号生成部５０は、クロック信号生成部１１４から出力されるクロック信号Ｃｌｋにより駆動してジッタ信号を構成する６つの信号成分を出力する。なお、ジッタ信号生成部５０の構成は、実施の形態１と同様なので、説明を省略する。
送信部７０は、バッファ回路１０に対して主信号を送信する。この送信部７０は、所定の周波数の搬送信号と、ＬＳＩテスタ１０４から半導体集積回路１０２に入力されるテストデータを示すテスト信号とを生成して、搬送信号をテスト信号で変調してなる主信号を出力する。
【００４４】
バッファ回路１０は、電源線と接地線との間に介在し、前記電源線からの電力供給を受けて外部から入力される前記主信号を増幅する２段の増幅回路から構成されている。具体的には、バッファ回路１０は、電源線Ｖｃｃと接地線ＧＮＤとの間に介在する３つの第１の直列回路からなる１段目の増幅回路と、３つの第１の直列回路それぞれに接続される３つの第２の直列回路からなる２段目の増幅回路とからなる。
【００４５】
ここで、第１の直列回路としては、送信部７０にゲートが接続されたＰチャネルＭＯＳトランジスタ（第１のＰチャネルＭＯＳトランジスタ）１１およびＮチャネルＭＯＳトランジスタ（第１のＮチャネルＭＯＳトランジスタ）２１から構成される直列回路、送信部７０にゲートが接続されたＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ２２から構成される直列回路、送信部７０にゲートが接続されたＰチャネルＭＯＳトランジスタ１３およびＮチャネルＭＯＳトランジスタ２３から構成される直列回路の３つがある。また、第２の直列回路としては、ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ２１の間の接続点にゲートが接続されたＰチャネルＭＯＳトランジスタ（第２のＰチャネルＭＯＳトランジスタ）１４およびＮチャネルＭＯＳトランジスタ（第２のＮチャネルＭＯＳトランジスタ）２４から構成される直列回路、ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ２２の間の接続点にゲートが接続されたＰチャネルＭＯＳトランジスタ１５およびＮチャネルＭＯＳトランジスタ２５から構成される直列回路、ＰチャネルＭＯＳトランジスタ１３およびＮチャネルＭＯＳトランジスタ２３の間の接続点にゲートが接続されたＰチャネルＭＯＳトランジスタ１６およびＮチャネルＭＯＳトランジスタ２６から構成される直列回路の３つがある。そして、ＰチャネルＭＯＳトランジスタ１４とＮチャネルＭＯＳトランジスタ２４との接続点と、ＰチャネルＭＯＳトランジスタ１５とＮチャネルＭＯＳトランジスタ２５との接続点と、ＰチャネルＭＯＳトランジスタ１６とＮチャネルＭＯＳトランジスタ２６との接続点とが、出力端子２１３と第２のインターフェース回路２１２のバッファ１０とに共通接続されている。
【００４６】
ジッタ信号付加部３０は、ＰチャネルＭＯＳトランジスタ３１，３２，３３と、ＮチャネルＭＯＳトランジスタ４１，４２，４３とから構成される。ここで、ＰチャネルＭＯＳトランジスタ３１，３２，３３は、バッファ回路１０の第１の直列回路および第２の直列回路の高電位側と電源線Ｖｃｃとの間に接続されている。また、ＮチャネルＭＯＳトランジスタ４１，４２，４３は、バッファ回路１０の第１の直列回路および第２の直列回路の低電位側と接地線ＧＮＤとの間に接続されている。ここで、ＰチャネルＭＯＳトランジスタ３１，３２，３３は、それぞれシフトレジスタ５１，５２，５３のゲートに接続されている。また、ＮチャネルＭＯＳトランジスタ４１，４２，４３は、それぞれシフトレジスタ５４，５５，５６のゲートに接続されている。
【００４７】
なお、出力端子２１３は、第１のインターフェース回路２１１のバッファ回路１０の出力を外部へ送出するためのものである。そして、この半導体集積回路２０１は、ジッタ信号生成部５０のシフトレジスタ５１，５２，５３にデータ「００・・・０」を格納し、シフトレジスタ５４，５５，５６にデータ「１１・・・１」を格納しておくことで、ジッタ成分が付加されていない信号を送出することができるので、実施の形態１で説明した主信号を送信する半導体集積回路として使用することができる。
＜変形例＞
（１）前述の実施の形態２では、第１のインターフェース回路２１１から出力される検査信号が、半導体集積回路２０１の内部に設けられた配線を介して第１のインターフェース回路２１２に入力される例について説明したが、これに限定されるものではない。例えば、図７に示すように、第１のインターフェース回路２１２それぞれに対応する入力端子１４４を設けて、第１のインターフェース回路２１１から出力端子２１３を介して出力される検査信号を、検査ボード１０３に形成された配線を経由して入力端子２１４に入力するようにしてもよい。
【００４８】
（２）前述の実施の形態１および２では、バッファ回路１０が第１の直列回路と第２の直列回路とを３つずつ備える例について説明したが、これに限定されるものではなく、第１の直列回路と第２の直列回路をそれぞれ４つ以上備えるものであってもよいし、２つ備えるものであってもよい。
（３）前述の実施の形態１および２では、ジッタ信号情報記憶部１１５がシフトレジスタ５１，５２，・・・，５６に格納するデータを予め記憶しておくメモリを備えた例について説明したが、これに限定されるものではない。例えば、ＬＳＩテスタ１０４が、検査ボード１０３を介して直接、シフトレジスタ５１，５２，・・・，５６にデータを格納するようにしてもよい。
【００４９】
（４）前述の実施の形態１および２では、クロック信号Ｃｌｋが主信号に同期している例について説明したが、これに限定されるものではなく、クロック信号Ｃｌｋが主信号に同期していないものであってもよい。
（５）前述の実施の形態１および２では、半導体集積回路１０１，２０１のジッタ耐性の検査方法として説明したが、これに限定されるものではない。例えば、半導体集積回路１００，１４１のジッタ耐性の検査結果に基づいて、ＰチャネルＭＯＳトランジスタ３１，３２，３３およびＮチャネルＭＯＳトランジスタ４１，４２，４３それぞれのオンオフ状態を適宜変更するようにしてもよい。
【００５０】
（６）前述の実施の形態１および２では、ジッタ耐性をＬＳＩテスタ１０４が判定する例について説明したが、これに限定されるものではない。例えば、半導体集積回路１０１，２０１に搭載した比較回路（図示せず）により判定するものであってもよい。この場合、比較回路に接続されたメモリやレジスタに予め主信号の論理値を格納しておき、当該主信号の論理値が検査信号の論理値と一致するか否かを確認するようにすればよい。
【００５１】
（７）前述の実施の形態１および２において、第１の直列回路および第２の直列回路の容量成分の大きさおよびオン抵抗の大きさを、バッファ回路１０に含まれる第１の直列回路および第２の直列回路の数に応じて適宜変更するようにしてもよい。例えば、第１の直列回路および第２の直列回路が３個の場合に、各入力容量をＣ、各オン抵抗をＲとし、第１の直列回路および第２の直列回路が９個の場合に、各入力容量をＣ／３、各オン抵抗を３Ｒとしてもよい。
【００５２】
（８）前述の実施の形態１および２では、バッファ回路１０の高電位側と電源線Ｖｃｃとの間にＰチャネルＭＯＳトランジスタ３１，３２，３３が接続され、バッファ回路１０の低電位側と接地線ＧＮＤとの間にＮチャネルＭＯＳトランジスタ４１，４２，４３が接続されてなる例について説明したが、これに限定されるものではない。例えば、バッファ回路１０の高電位側と電源線Ｖｃｃとの間、または、バッファ回路１０の低電位側と接地線ＧＮＤとの間のいずれか一方だけにＰチャネルＭＯＳトランジスタ或いはＮチャネルＭＯＳトランジスタが接続されてなるものであってもよい。
【産業上の利用可能性】
【００５３】
本発明の半導体集積回路は、ジッタ耐性の検査における検査コスト削減に寄与できる。また、本発明に係る半導体集積回路を使用して、当該半導体集積回路のジッタに対するマージン確認が可能となり、半導体集積回路の品質向上を図ることができ、ひいては、歩留り向上に寄与できる。
【符号の説明】
【００５４】
１０ バッファ回路
１１，１２，１３，１４，１５，１６，３１，３２，３３ ＰチャネルＭＯＳトランジスタ
２１，２２，２３，２４，２５，２６，４１，４２，４３ ＮチャネルＭＯＳトランジスタ
３０ ジッタ信号付加部
５０ ジッタ信号生成部
５１，５２，５３，５４，５５，５６ シフトレジスタ
５１ａ フリップ・フロップ回路
５１ｂ セレクタ
５７ フラグ保持部
６０ 受信部
７０ 送信部
１００，２００ 検査システム
１０１，１０２，２０１ 半導体集積回路
１０３ 検査ボード
１０４ ＬＳＩテスタ
１１１ インターフェース回路
１１２，２１４ 入力端子
１１３ 信号処理回路
１１４ クロック信号生成部
１１５ ジッタ信号情報記憶部
１２１ 送信回路
１２２，２１３ 出力端子
２１１ 第１のインターフェース回路
２１２ 第２のインターフェース回路
Ｃｌｋ クロック信号
ＧＮＤ 接地線
Ｉ１ 制御信号端子
Ｉ２ 検査信号端子
Ｉｃｃ 電源端子
Ｓｉｇ１，Ｓｉｇ２，・・・，Ｓｉｇ６ データ
Ｖｃｃ 電源線
【技術分野】
【０００１】
本発明は、通信機能を有する半導体集積回路に関し、特に、ジッタ耐性検査に必要な検査信号を生成する機能を補助的に有する半導体集積回路およびこれを用いた検査方法に関する。
【背景技術】
【０００２】
高速通信に用いられる半導体集積回路は、ジッタ成分（ノイズ等による信号の揺らぎ）を含む信号が入力されてもそれを正しく解読できる性能（ジッタ耐性）が要求される。
このようなジッタ耐性の検査方法として、従来から、キャリア信号（主信号）を生成する信号生成部と、ジッタ信号を生成するジッタ信号生成部と、主信号とジッタ信号とを加算して出力する加算器とを備える信号発生回路を用いて、信号発生回路から出力される信号（以下、「検査信号」と称す。）を被検査対象の半導体集積回路に入力し、半導体集積回路が検査信号を正しく解読できるか否かを検査する検査方法がある（特許文献１参照）。
【０００３】
また、従来から、被検査対象の半導体集積回路の電源端子と電源との間にノイズ発生回路を接続し、半導体集積回路の通信時に電源ノイズが生じた場合、半導体集積回路が正常に通信を行えるか否かを検査する検査方法もある（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１６０８３１号公報
【特許文献２】特開２００３−５０２６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、被検査対象の半導体集積回路の仕様が変わるとそれに応じて要求されるジッタ耐性が異なることがある。この場合、被検査対象の半導体集積回路それぞれに、各仕様に応じた検査信号を入力する必要がある。
これに対して、特許文献１に記載された検査方法では、被検査対象の半導体集積回路の仕様の数に応じて、互いに異なる種類の検査信号を出力する信号発生回路を複数準備する必要があるので、検査コストの増大を招く虞がある。
【０００６】
そこで、このような検査コストを増大を抑制できる検査方法の例として、被検査対象の半導体集積回路内に当該半導体集積回路の仕様に対応したジッタ信号を生成するジッタ信号生成部を設けるとともに、半導体集積回路内の信号伝送路上に主信号とジッタ信号とを加算して出力する加算器を設ける構成が考えられる。この構成によれば、準備すべき信号発生回路が、主信号を出力するもの１つだけでよいので、検査コストの低減を図ることができる。
【０００７】
ところが、この検査方法では、検査終了後も半導体集積回路の信号伝送路上に加算器が残ることとなる。そうすると、半導体集積回路の通常使用時において、加算器自体がノイズ発生源となり、半導体集積回路に入力される主信号の特性劣化を招く虞がある。
また、特許文献２に記載された検査方法では、半導体集積回路の耐電源ノイズ性能を検査することができるが、半導体集積回路が主信号にジッタ信号を付加してなる検査信号を正しく解読できるか否かを検査することはできない。
【０００８】
本発明は、上記事由に鑑みてなされたものであり、ジッタ耐性検査における検査コストの低減を図りつつ、入力される主信号の特性劣化の抑制できる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体集積回路は、主信号にジッタ信号が付加されてなる検査信号を生成する機能を有する半導体集積回路であって、ジッタ信号の基となる信号を生成するジッタ信号生成部と、電源線と接地線との間に介在し、電源線からの電力供給を受けて外部から入力される主信号を増幅するバッファ回路と、電源線とバッファ回路との間およびバッファ回路と接地線との間の少なくとも一方に介在され、電源線からバッファ回路への供給電力をジッタ信号の基となる信号の大きさに基づいて変化させることにより主信号にジッタ信号を付加するジッタ信号付加部とを備える。
【発明の効果】
【００１０】
本構成によれば、ジッタ信号生成部が備わっていることにより、被検査対象の半導体集積回路の製造段階において当該半導体集積回路の仕様に対応したジッタ信号生成部を作り込むことができるので、当該半導体集積回路に対して検査信号を送信する信号発生源を半導体集積回路の仕様の数に応じて複数準備する必要がなくなるから、検査コストの低減を図ることができる。
【００１１】
また、本構成によれば、ジッタ信号付加部が電源線とバッファ回路との間およびバッファ回路と接地線との間の少なくとも一方に介在し、半導体集積回路内の信号伝送路上に存在しないので、半導体集積回路の通常使用時において、半導体集積回路内の信号伝送路を伝送する主信号の特性がジッタ信号付加部で発生するノイズにより劣化してしまうことがない。
【００１２】
また、本発明に係る半導体集積回路は、上記バッファ回路が、第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタから構成される第１の直列回路と、第２のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタから構成される第２の直列回路とを有し、第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタのゲートに上記主信号が入力されるものであり、第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタとの間の接続点が第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのゲートに共通接続され、第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタとの接続点に生じる電圧を出力し、上記ジッタ信号付加部が、第１の直列回路の電源線側および接地線側と第２の直列回路の電源線側および接地線側とに接続され、上記ジッタ信号生成部から出力される上記ジッタ信号の基となる信号の大きさに基づいてオンオフするＭＯＳトランジスタから構成されるものであってもよい。
【００１３】
また、本発明に係る半導体集積回路は、上記主信号に上記ジッタ信号を付加してなる上記検査信号を受信する受信部を備えるものであってもよい。
また、本発明に係る半導体集積回路は、上記バッファ回路へ上記入力信号を送出する送信部と、上記主信号に上記ジッタ信号を付加してなる上記検査信号を受信する受信部とを備えるものであってもよい。
【００１４】
本構成によれば、主信号を出力する送信部を備えることにより、外部から主信号を取得する必要がなくなるので、検査システム１００の簡素化を図ることができる。
また、本発明に係る半導体集積回路は、上記ジッタ信号生成部が、複数のシリアル出力型のシフトレジスタからなるものであってもよい。
本構成によれば、シフトレジスタに格納されたデータを変更するだけで所望のジッタ信号を生成することができるので、ジッタ耐性の検査を容易に行うことができるようになる。
【００１５】
また、本発明は、複数のシリアル出力型のシフトレジスタからなるジッタ信号生成部と外部からの主信号を増幅して出力するバッファ回路と主信号にジッタ信号を付加するジッタ信号付加部と主信号にジッタ信号を付加してなる検査信号を受信する受信部と受信部で受信した検査信号を解読する検査対象回路とを備える半導体集積回路のジッタ耐性を検査する検査方法であって、シフトレジスタにジッタ信号の基となる信号を生成するためのデータを設定する工程と、ジッタ信号生成部がシフトレジスタを駆動してジッタ信号の基となる信号を生成する工程と、バッファ回路が外部からの入力信号を増幅してなる主信号を出力する工程と、ジッタ信号付加部が主信号にジッタ信号を付加する工程と、受信部が主信号にジッタ信号を付加してなる検査信号を受信する工程と、受信部が受信した検査信号を検査対象回路が正しく解読するか否かを判定する工程とを含む半導体集積回路のジッタ耐性を検査する検査方法であってもよい。
【００１６】
本構成によれば、シフトレジスタに所望のジッタ信号に対応したデータを設定しておくだけで、所望のジッタ信号を生成することができるので、ジッタ耐性の検査の容易化を図ることができる。
また、本発明は、信号を送信する送信部と複数のシリアル出力型のシフトレジスタからなるジッタ信号生成部と送信部からの入力信号を増幅してなる主信号を出力するバッファ回路と主信号にジッタ信号を付加するジッタ信号付加部と主信号にジッタ信号を付加してなる検査信号を受信する受信部と受信部で受信した検査信号を解読する検査対象回路とを備える半導体集積回路のジッタ耐性を検査する検査方法であって、シフトレジスタにジッタ信号の基となる信号を生成するためのデータを設定する工程と、ジッタ信号生成部がシフトレジスタを駆動してジッタ信号の基となる信号を生成する工程と、バッファ回路が外部からの入力信号を増幅してなる主信号を出力する工程と、ジッタ信号付加部が主信号にジッタ信号を付加する工程と、受信部が主信号にジッタ信号を付加してなる検査信号を受信する工程と、受信部が受信した検査信号を検査対象回路が正しく解読するか否かを判定する工程とを含む半導体集積回路のジッタ耐性を検査する検査方法であってもよい。
【００１７】
本構成によれば、シフトレジスタに所望のジッタ信号に対応したデータを設定しておくだけで、所望のジッタ信号を生成することができるので、ジッタ耐性の検査の容易化を図ることができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１に係る半導体集積回路を含む検査システム１００の構成を示す図である。
【図２】実施の形態１に係る半導体集積回路の構成を示す図である。
【図３】実施の形態１に係る半導体集積回路のジッタ耐性の検査方法を示すフローチャートである。
【図４】実施の形態１に係る半導体集積回路の動作説明図である。
【図５】実施の形態２に係る半導体集積回路を含む半導体検査装置の構成を示す図である。
【図６】実施の形態２に係る半導体集積回路の構成を示す図である。
【図７】変形例に係る半導体集積回路を含む検査システム１００の構成を示す図である。
【発明を実施するための形態】
【００１９】
＜実施の形態１＞
＜１＞構成
＜１−１＞検査システム
本実施の形態に係る検査システム１００は、半導体集積回路１０１のジッタ耐性の検査を行うものであり、図１に示すように、通信機能を有する半導体集積回路１０１，１０２と、半導体集積回路１０１，１０２が搭載された検査ボード１０３と、検査ボード１０３に接続されたＬＳＩテスタ１０４とから構成される。ここで、主信号とは、所定の周波数の搬送信号を送信したい所望のデータを示す信号で変調してなる信号を意味する。
【００２０】
半導体集積回路１０１は、入力端子１１２を介して主信号を受信するインターフェース回路１１１と、インターフェース回路１１１から出力される信号を処理する信号処理回路１１３と、信号処理回路１１３で生成される検査結果信号を出力するための検査信号端子Ｉ２とを備える。この半導体集積回路１０１の詳細は、後述する。
半導体集積回路１０２は、主信号を出力端子１２２を介して送信する送信回路１２１と、ＬＳＩテスタ１０４から制御信号が入力される制御信号端子Ｉ１とを備える。この送信回路１２１は、所定の周波数の搬送信号と、ＬＳＩテスタ１０４から半導体集積回路１０２に入力されるテストデータを示すテスト信号とを生成して、搬送信号をテスト信号で変調してなる主信号を出力する。
【００２１】
検査ボード１０３には、半導体集積回路１０１，１０２の各端子に電気的に接続する配線Ｌ１，Ｌ２，Ｌ３，Ｌ４が設けられている。ここで、半導体集積回路１０１の入力端子１１２と半導体集積回路１０２の出力端子１２２とは、検査ボード１０３上に設けられた配線Ｌ１を介して電気的に接続されている。
ＬＳＩテスタ１０４は、電源（図示せず）と信号入出力部（図示せず）とを備える。そして、ＬＳＩテスタ１０４は、半導体集積回路１０１の電源端子Ｉｃｃおよび半導体集積回路１０２の電源端子Ｉｃｃに、検査ボード１０３の配線Ｌ２を介して電力供給する。また、ＬＳＩテスタ１０４は、半導体集積回路１０２の制御信号端子Ｉ１に検査ボード１０３の配線Ｌ３を介して制御信号を入力するとともに、半導体集積回路１０１の検査信号端子Ｉ２から検査ボード１０３の配線Ｌ４を介して検査結果信号を取得する。また、このＬＳＩテスタ１０４は、テスト条件を変更するか否かを判定するためのテスト条件変更フラグ保持部（図示せず）を備えており、テスト条件変更フラグ保持部の設定内容が「１」であれば、テスト条件の変更を実施し、設定内容が「０」であれば、テスト条件の変更を行わない。この動作については、後述＜２−１＞で詳しく説明する。
＜１−２＞半導体集積回路の詳細構成
半導体集積回路１０１は、図２に示すように、クロック信号生成部１１４と、インターフェース回路１１１と、ジッタ信号情報記憶部１１５と、信号処理回路１１３とを備える。
【００２２】
クロック信号生成部１１４は、ＰＬＬ発振器を備えており、入力端子１１２に入力された信号を取得して、当該信号からクロック信号Ｃｌｋを生成する。
インターフェース回路１１１は、ジッタ信号生成部５０と、バッファ回路１０と、ジッタ信号付加部３０と、受信部６０とを備える。
ジッタ信号生成部５０は、６つのシリアル出力型シフトレジスタ５１，５２，・・・，５６と、各シフトレジスタ５１，５２，・・・，５６を制御するフラグ保持部５７とから構成される。このシフトレジスタ５１，５２，・・・，５６は、クロック信号生成部１１４で生成されたクロック信号Ｃｌｋにより駆動してジッタ信号を構成する６つの信号成分を出力する。そして、ジッタ信号生成部５０は、６つのシフトレジスタ５１，５２，・・・，５６からジッタ信号の基となる信号を出力する。
【００２３】
ここで、シフトレジスタ５１，５２，・・・，５６は、複数のフリップ・フロップ回路５１ａを縦続接続し、最終段のフリップ・フロップ回路５１ａの出力を初段のフリップ・フロップ回路５１ａの入力に接続してなるループ構成となっている。また、各シフトレジスタ５１，５２，・・・，５６には、セレクタ５１ｂが設けられている。このセレクタ５１ｂは、データ入力側に切り替えられているときは、シフトレジスタ５１，５２，・・・，５６がジッタ情報記憶部１１５に接続され、ジッタ信号出力側に切り替えられているときは、シフトレジスタ５１，５２，・・・，５６の最終段のフリップ・フロップ回路５１ａの出力側と初段のフリップ・フロップ回路５１ａの入力側とが接続される。また、このセレクタ５１ｂは、フラグ保持部５７の設定内容に基づいて切り替わるものであり、フラグ保持部５７の設定内容が「１」であれば、データ入力側に切り替わり、設定内容が「０」であれば、ジッタ信号出力側に切り替わる。
【００２４】
バッファ回路１０は、電源線と接地線との間に介在し、前記電源線からの電力供給を受けて外部から入力される前記主信号を増幅する２段の増幅回路から構成されている。具体的には、バッファ回路１０は、電源線Ｖｃｃと接地線ＧＮＤとの間に介在する３つの第１の直列回路からなる１段目の増幅回路と、３つの第１の直列回路それぞれに接続される３つの第２の直列回路からなる２段目の増幅回路とからなる。
【００２５】
ここで、第１の直列回路としては、入力端子１１２にゲートが接続されたＰチャネルＭＯＳトランジスタ（第１のＰチャネルＭＯＳトランジスタ）１１およびＮチャネルＭＯＳトランジスタ（第１のＮチャネルＭＯＳトランジスタ）２１から構成される直列回路、入力端子１１２にゲートが接続されたＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ２２から構成される直列回路、入力端子１１２にゲートが接続されたＰチャネルＭＯＳトランジスタ１３およびＮチャネルＭＯＳトランジスタ２３から構成される直列回路の３つがある。また、第２の直列回路としては、ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ２１の間の接続点にゲートが接続されたＰチャネルＭＯＳトランジスタ（第２のＰチャネルＭＯＳトランジスタ）１４およびＮチャネルＭＯＳトランジスタ（第２のＮチャネルＭＯＳトランジスタ）２４から構成される直列回路、ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ２２の間の接続点にゲートが接続されたＰチャネルＭＯＳトランジスタ１５およびＮチャネルＭＯＳトランジスタ２５から構成される直列回路、ＰチャネルＭＯＳトランジスタ１３およびＮチャネルＭＯＳトランジスタ２３の間の接続点にゲートが接続されたＰチャネルＭＯＳトランジスタ１６およびＮチャネルＭＯＳトランジスタ２６から構成される直列回路の３つがある。そして、ＰチャネルＭＯＳトランジスタ１４とＮチャネルＭＯＳトランジスタ２４との接続点と、ＰチャネルＭＯＳトランジスタ１５とＮチャネルＭＯＳトランジスタ２５との接続点と、ＰチャネルＭＯＳトランジスタ１６とＮチャネルＭＯＳトランジスタ２６との接続点とが、受信部６０に共通接続されている。
【００２６】
ジッタ信号付加部３０は、ＰチャネルＭＯＳトランジスタ３１，３２，３３と、ＮチャネルＭＯＳトランジスタ４１，４２，４３とから構成される。ここで、ＰチャネルＭＯＳトランジスタ３１，３２，３３は、バッファ回路１０の第１の直列回路および第２の直列回路の高電位側と電源線Ｖｃｃとの間に接続されている。また、ＮチャネルＭＯＳトランジスタ４１，４２，４３は、バッファ回路１０の第１の直列回路および第２の直列回路の低電位側と接地線ＧＮＤとの間に接続されている。ここで、ＰチャネルＭＯＳトランジスタ３１，３２，３３は、それぞれシフトレジスタ５１，５２，５３のゲートに接続され、ＮチャネルＭＯＳトランジスタ４１，４２，４３は、それぞれシフトレジスタ５４，５５，５６のゲートに接続されている。
【００２７】
受信部６０は、通常使用時は、入力端子１１２からバッファ回路１０を介して伝送してくる信号を受信し、信号処理回路１１３が処理できるリードデータに変換して出力する。そして、ジッタ耐性検査時においては、受信部６０は、バッファ回路１０から出力される検査信号を受信することになる。この受信部６０は、例えば、可変利得増幅器、フィルタ、コンパレータ、復調回路、ＰＬＬ回路およびデコーダ回路を備える。
【００２８】
ここで、可変利得増幅器は、バッファ回路１０から入力される信号を増幅してフィルタに出力する。すると、フィルタは、所定の周波数成分を抽出してコンパレータに出力する。そして、コンパレータは、フィルタから出力された信号の振幅としきい値とを比較して２値化し、デジタルパルス信号に変換して復調回路およびＰＬＬ回路に出力する。すると、ＰＬＬ回路は、入力される信号の周波数に応じたクロック信号を生成し復調回路に出力する。復調回路は、コンパレータから入力される信号に対して、当該クロック信号に基づいて復調処理を行い、復調して得られた信号をデコーダ回路に出力する。すると、デコーダ回路が、復調回路から入力される信号をデコードして、リードデータとして出力する。
【００２９】
ジッタ信号情報記憶部１１５は、メモリを備えており、ジッタ信号の内容を示すデータＳｉｇ１，Ｓｉｇ２、・・・、Ｓｉｇ６を、各シフトレジスタ５１，５２，・・・，５６に対応づけて保持している。このジッタ信号情報記憶部１１５は、６本の信号線から構成されるデータバスを介してジッタ信号生成部５０に接続されている。
信号処理回路１１３は、受信部６０から入力されるリードデータを処理した結果を出力端子Ｉ２から出力する。
＜２＞動作
＜２−１＞検査フロー
本実施の形態に係る半導体検査装置の検査フローを図３に示す。
【００３０】
まず、ＬＳＩテスタ１０４が、半導体集積回路１０１，１０２に電力を供給し、互いに信号の送受信が可能な状態にする（ステップＳ１）。
次に、ＬＳＩテスタ１０４は、半導体集積回路１０２に対して信号送信コマンドを送信するとともに、半導体集積回路１０１に対して信号受信コマンドを送信する。そして、半導体集積回路１０２は、信号送信コマンドを受信すると、主信号の送信を開始する。また、半導体集積回路１０１の受信部６０は、信号受信コマンドを受信すると、バッファ回路１０から出力される検査信号の受信を開始する（ステップＳ２）。このとき、半導体集積回路１０１のクロック信号生成部１１４は、入力端子１１２から入力される主信号に基づいてクロック信号Ｃｌｋを生成し、生成したクロック信号Ｃｌｋのジッタ信号生成部５０への入力を開始する。
【００３１】
そして、ＬＳＩテスタ１０４は、ジッタ信号情報記憶部１１５に各シフトレジスタ５１，５２，・・・，５６に格納するデータを書き込む（ステップＳ３）。
続いて、ＬＳＩテスタ１０４は、ジッタ信号生成部５０のフラグ保持部５７の設定内容を「１」に設定することにより、セレクタ５１ｂをデータ入力側の経路に切り替えることにより、ジッタ信号情報記憶部１１５が保持するジッタ情報を示すデータＳｉｇ１，Ｓｉｇ２、・・・、Ｓｉｇ６がシフトレジスタ５１，５２，・・・，５６に格納する（ステップＳ４）。このとき、ジッタ信号生成部５０では、入力されるクロック信号Ｃｌｋに同期して、ジッタ信号情報記憶部１１５が保持するジッタ情報を示すデータＳｉｇ１，Ｓｉｇ２、・・・、Ｓｉｇ６がシフトレジスタ５１，５２，・・・，５６に格納されていく。
【００３２】
その後、ＬＳＩテスタ１０４は、フラグ保持部５７の設定内容を「０」に変更することで、セレクタ５１ｂをジッタ信号出力側に切り替えることにより、各シフトレジスタ５１，５２，・・・，５６から、対応するＭＯＳトランジスタのゲートに、格納されたデータに応じた電圧が印加されるようにして、主信号にジッタ信号を付加してなる検査信号を生成する（ステップＳ５）。
【００３３】
そして、ＬＳＩテスタ１０４は、信号処理回路１１３から入力される検査結果信号に基づいて半導体集積回路１０１のジッタ耐性を判定する（ステップＳ６）。ここにおいて、ＬＳＩテスタ１０４は、検査結果信号に基づいて、受信部６０から出力されるリードデータが半導体集積回路１０２に入力したテストデータに一致するか否かを判定する。
最後に、ＬＳＩテスタ１０４は、テスト条件を変更するか否かを判定する（ステップＳ７）。ここにおいて、ＬＳＩテスタ１０４は、テスト条件変更フラグ保持部の設定内容が「１」であれば、テスト条件を変更するものとして、再びステップＳ３の処理に移行する。一方、テスト条件変更フラグ保持部の設定内容が「０」であれば、そのままテストを終了する。
【００３４】
なお、ジッタ耐性の検査を終了して半導体集積回路１０１を出荷する際には、ＬＳＩテスタ１０４は、まず、検査ボード１０３を介して半導体集積回路１０１のジッタ信号情報記憶部１１５のメモリに格納されているデータのうち、シフトレジスタ５１，５２，５３に対応するデータを全て「００・・・０」に書き換えるとともに、シフトレジスタ５４，５５，５６に対応するデータを全て「１１・・・１」に書き換える。その後、ＬＳＩテスタ１０４は、フラグ保持部５７に対してジッタ設定モード通知信号を送信し、フラグ保持部５７にセレクタ５１ｂをデータ入力側の経路に切り替えさせる。
【００３５】
以後、半導体集積回路１０１は、電源が投入される毎に、ジッタ信号情報記憶部１１５が保持するシフトレジスタ５１，５２，５３に対応するデータ「００・・・０」とシフトレジスタ５４，５５，５６に対応するデータ「１１・・・１」とがシフトレジスタ５１，５２，・・・，５６に格納されることになる。
これにより、半導体集積回路１０１では、通常使用時において、ＰチャネルＭＯＳトランジスタ３１，３２，３３およびＮチャネルＭＯＳトランジスタ４１，４２，４３が常にオン状態で維持されることになる。
＜２−２＞ジッタ信号と検査信号との関係
本実施の形態に係るジッタ信号の経時変化と検査信号の経時変化との関係について説明する。
【００３６】
図４に主信号、ジッタ信号が付加されていない場合に、受信部６０が受信する信号のタイムチャート、シフトレジスタ５１，５２，・・・，５６それぞれから出力される信号成分のタイムチャートおよび検査信号のタイムチャートを示す。ここにおいて、主信号の周期とクロック信号の周期とが同じであるものであり、ＰチャネルＭＯＳトランジスタ３１，３２，３３およびＮチャネルＭＯＳトランジスタ４１，４２，４３のオン抵抗は、大きさＲで等しいとして説明する。
【００３７】
図４（ａ）に示すように、所定の周期の矩形波状の主信号が入力される場合について説明する。ここにおいて、時刻Ｔ１では、ＰチャネルＭＯＳトランジスタ１１，１２，・・・，１６およびＮチャネルＭＯＳトランジスタ２１，２２，・・・，２６のゲートに負バイアスが印加されるので、ＰチャネルＭＯＳトランジスタ１１，１２，・・・，１６がオン状態となり、ＮチャネルＭＯＳトランジスタ２１，２２，・・・，２６がオフ状態となる。従って、受信部６０には、電圧Ｖ２が出力されることになる。一方、時刻Ｔ２では、ＰチャネルＭＯＳトランジスタ１１，１２，・・・，１６およびＮチャネルＭＯＳトランジスタ２１，２２，・・・，２６のゲートに正バイアスが印加されるので、ＰチャネルＭＯＳトランジスタ１１，１２，・・・，１６がオフ状態となり、ＮチャネルＭＯＳトランジスタ２１，２２，・・・，２６がオン状態となる。従って、受信部６０には、電圧Ｖ１が出力されることになる。従って、ジッタ信号を付加しないときは、図４（ｂ）に示すように、入力される主信号に対して位相が半周期だけずれた信号が受信部６０に入力されることになる。
なお、本説明では簡単化のため、図４(ｂ)では位相を半周期だけずれた信号としているが、実際の位相のずれは、バッファ回路１０の性能に依存する。
【００３８】
そして、シフトレジスタ５１，５２，５３の出力が、時間とともに図４（ｃ）に示すような変化をする場合、時刻Ｔ０・Ｔ１では、ＰチャネルＭＯＳトランジスタ３１，３２，３３の全てがオン状態であるから、オン抵抗はＲ／３となり、受信部６０に入力される信号の立ち上がりの遷移時間はＴａ１となる。時刻Ｔ２・Ｔ３では、ＰチャネルＭＯＳトランジスタ３１だけがオン状態であり、ＰチャネルＭＯＳトランジスタ３２，３３がオフ状態であるから、オン抵抗はＲとなるので、受信部６０に入力される信号の遷移時間はＴａ３となる。時刻Ｔ４・Ｔ５では、ＰチャネルＭＯＳトランジスタ３１，３３がオン状態であり、ＰチャネルＭＯＳトランジスタ３２がオフ状態であるから、オン抵抗は（２／３）Ｒとなるので、受信部６０に入力される信号の大きさはＴａ２となる。なお、トランジスタのオン抵抗が小さいほど信号の遷移時間は短くなるため、Ｔａ１＜Ｔａ２＜Ｔａ３となる。
【００３９】
また、シフトレジスタ５４，５５，５６の出力が、時間とともに図４（ｅ）に示すような変化をする場合、時刻Ｔ０・Ｔ１では、ＮチャネルＭＯＳトランジスタ４１，４２，４３の全てがオン状態であるから、オン抵抗はＲ／３となり、受信部６０に入力される信号の立ち下がりの遷移時間はＴｂ１となる。時刻Ｔ２・Ｔ３では、ＮチャネルＭＯＳトランジスタ４１だけがオン状態であり、ＰチャネルＭＯＳトランジスタ４２、４３がオフ状態であるから、オン抵抗はＲとなるので、受信部６０に入力される信号の遷移時間はＴｂ３となる。時刻Ｔ４・Ｔ５では、ＮチャネルＭＯＳトランジスタ４１、４３がオン状態であり、ＮチャネルＭＯＳトランジスタ４２がオフ状態であるから、オン抵抗は（２／３）Ｒとなるので、受信部６０に入力される信号の遷移時間はＴｂ２となる。なお、トランジスタのオン抵抗が小さいほど信号の遷移時間は短くなるため、Ｔａ１＜Ｔａ２＜Ｔａ３となる。
【００４０】
結局、検査信号は、図４（ｇ）に示す時間波形を有することになる。即ち、主信号に同期してトランジスタのオン抵抗を変化させることで信号の立ち上がり、立下がりの遅延時間を変化させて、所望の条件のジッタを付加することができる。
＜実施の形態２＞
本実施の形態に係る検査システム２００は、半導体集積回路２０１のジッタ耐性の検査を行うものであり、図５に示すように、検査対象となる半導体集積回路２０１と、半導体集積回路２０１が搭載された検査ボード１０３と、検査ボード１０３に接続されたＬＳＩテスタ１０４とから構成される。
【００４１】
ここで、半導体集積回路２０１は、ＬＳＩテスタ１０４との間で制御信号および検査結果信号の送受信を行うための信号端子Ｉ３を備えており、ＬＳＩテスタ１０４は、この信号端子Ｉ３と検査ボード１０３の配線Ｌ５とを介して制御信号の入力および検査結果信号の取得を行う。
なお、実施の形態１と同様の構成については、図１および図２と同一の符号を付して適宜説明を省略する。また、検査システム２００の動作は、実施の形態１と同様なので説明を省略する。
【００４２】
半導体集積回路２０１は、図６に示すように、出力端子２１３と、クロック信号生成部１１４と、第１のインターフェース回路２１１と、ジッタ信号情報記憶部１１５と、第２のインターフェース回路２１２とを備える。
第１のインターフェース回路２１１は、バッファ回路１０と、ジッタ信号生成部５０と、ジッタ信号付加部３０と、送信部７０とを備える。また、第２のインターフェース回路２１２は、バッファ回路１０と、受信部６０とを備える。ここで、受信部６０の構成は実施の形態１と同様なので説明を省略する。
【００４３】
ジッタ信号生成部５０は、クロック信号生成部１１４から出力されるクロック信号Ｃｌｋにより駆動してジッタ信号を構成する６つの信号成分を出力する。なお、ジッタ信号生成部５０の構成は、実施の形態１と同様なので、説明を省略する。
送信部７０は、バッファ回路１０に対して主信号を送信する。この送信部７０は、所定の周波数の搬送信号と、ＬＳＩテスタ１０４から半導体集積回路１０２に入力されるテストデータを示すテスト信号とを生成して、搬送信号をテスト信号で変調してなる主信号を出力する。
【００４４】
バッファ回路１０は、電源線と接地線との間に介在し、前記電源線からの電力供給を受けて外部から入力される前記主信号を増幅する２段の増幅回路から構成されている。具体的には、バッファ回路１０は、電源線Ｖｃｃと接地線ＧＮＤとの間に介在する３つの第１の直列回路からなる１段目の増幅回路と、３つの第１の直列回路それぞれに接続される３つの第２の直列回路からなる２段目の増幅回路とからなる。
【００４５】
ここで、第１の直列回路としては、送信部７０にゲートが接続されたＰチャネルＭＯＳトランジスタ（第１のＰチャネルＭＯＳトランジスタ）１１およびＮチャネルＭＯＳトランジスタ（第１のＮチャネルＭＯＳトランジスタ）２１から構成される直列回路、送信部７０にゲートが接続されたＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ２２から構成される直列回路、送信部７０にゲートが接続されたＰチャネルＭＯＳトランジスタ１３およびＮチャネルＭＯＳトランジスタ２３から構成される直列回路の３つがある。また、第２の直列回路としては、ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ２１の間の接続点にゲートが接続されたＰチャネルＭＯＳトランジスタ（第２のＰチャネルＭＯＳトランジスタ）１４およびＮチャネルＭＯＳトランジスタ（第２のＮチャネルＭＯＳトランジスタ）２４から構成される直列回路、ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ２２の間の接続点にゲートが接続されたＰチャネルＭＯＳトランジスタ１５およびＮチャネルＭＯＳトランジスタ２５から構成される直列回路、ＰチャネルＭＯＳトランジスタ１３およびＮチャネルＭＯＳトランジスタ２３の間の接続点にゲートが接続されたＰチャネルＭＯＳトランジスタ１６およびＮチャネルＭＯＳトランジスタ２６から構成される直列回路の３つがある。そして、ＰチャネルＭＯＳトランジスタ１４とＮチャネルＭＯＳトランジスタ２４との接続点と、ＰチャネルＭＯＳトランジスタ１５とＮチャネルＭＯＳトランジスタ２５との接続点と、ＰチャネルＭＯＳトランジスタ１６とＮチャネルＭＯＳトランジスタ２６との接続点とが、出力端子２１３と第２のインターフェース回路２１２のバッファ１０とに共通接続されている。
【００４６】
ジッタ信号付加部３０は、ＰチャネルＭＯＳトランジスタ３１，３２，３３と、ＮチャネルＭＯＳトランジスタ４１，４２，４３とから構成される。ここで、ＰチャネルＭＯＳトランジスタ３１，３２，３３は、バッファ回路１０の第１の直列回路および第２の直列回路の高電位側と電源線Ｖｃｃとの間に接続されている。また、ＮチャネルＭＯＳトランジスタ４１，４２，４３は、バッファ回路１０の第１の直列回路および第２の直列回路の低電位側と接地線ＧＮＤとの間に接続されている。ここで、ＰチャネルＭＯＳトランジスタ３１，３２，３３は、それぞれシフトレジスタ５１，５２，５３のゲートに接続されている。また、ＮチャネルＭＯＳトランジスタ４１，４２，４３は、それぞれシフトレジスタ５４，５５，５６のゲートに接続されている。
【００４７】
なお、出力端子２１３は、第１のインターフェース回路２１１のバッファ回路１０の出力を外部へ送出するためのものである。そして、この半導体集積回路２０１は、ジッタ信号生成部５０のシフトレジスタ５１，５２，５３にデータ「００・・・０」を格納し、シフトレジスタ５４，５５，５６にデータ「１１・・・１」を格納しておくことで、ジッタ成分が付加されていない信号を送出することができるので、実施の形態１で説明した主信号を送信する半導体集積回路として使用することができる。
＜変形例＞
（１）前述の実施の形態２では、第１のインターフェース回路２１１から出力される検査信号が、半導体集積回路２０１の内部に設けられた配線を介して第１のインターフェース回路２１２に入力される例について説明したが、これに限定されるものではない。例えば、図７に示すように、第１のインターフェース回路２１２それぞれに対応する入力端子１４４を設けて、第１のインターフェース回路２１１から出力端子２１３を介して出力される検査信号を、検査ボード１０３に形成された配線を経由して入力端子２１４に入力するようにしてもよい。
【００４８】
（２）前述の実施の形態１および２では、バッファ回路１０が第１の直列回路と第２の直列回路とを３つずつ備える例について説明したが、これに限定されるものではなく、第１の直列回路と第２の直列回路をそれぞれ４つ以上備えるものであってもよいし、２つ備えるものであってもよい。
（３）前述の実施の形態１および２では、ジッタ信号情報記憶部１１５がシフトレジスタ５１，５２，・・・，５６に格納するデータを予め記憶しておくメモリを備えた例について説明したが、これに限定されるものではない。例えば、ＬＳＩテスタ１０４が、検査ボード１０３を介して直接、シフトレジスタ５１，５２，・・・，５６にデータを格納するようにしてもよい。
【００４９】
（４）前述の実施の形態１および２では、クロック信号Ｃｌｋが主信号に同期している例について説明したが、これに限定されるものではなく、クロック信号Ｃｌｋが主信号に同期していないものであってもよい。
（５）前述の実施の形態１および２では、半導体集積回路１０１，２０１のジッタ耐性の検査方法として説明したが、これに限定されるものではない。例えば、半導体集積回路１００，１４１のジッタ耐性の検査結果に基づいて、ＰチャネルＭＯＳトランジスタ３１，３２，３３およびＮチャネルＭＯＳトランジスタ４１，４２，４３それぞれのオンオフ状態を適宜変更するようにしてもよい。
【００５０】
（６）前述の実施の形態１および２では、ジッタ耐性をＬＳＩテスタ１０４が判定する例について説明したが、これに限定されるものではない。例えば、半導体集積回路１０１，２０１に搭載した比較回路（図示せず）により判定するものであってもよい。この場合、比較回路に接続されたメモリやレジスタに予め主信号の論理値を格納しておき、当該主信号の論理値が検査信号の論理値と一致するか否かを確認するようにすればよい。
【００５１】
（７）前述の実施の形態１および２において、第１の直列回路および第２の直列回路の容量成分の大きさおよびオン抵抗の大きさを、バッファ回路１０に含まれる第１の直列回路および第２の直列回路の数に応じて適宜変更するようにしてもよい。例えば、第１の直列回路および第２の直列回路が３個の場合に、各入力容量をＣ、各オン抵抗をＲとし、第１の直列回路および第２の直列回路が９個の場合に、各入力容量をＣ／３、各オン抵抗を３Ｒとしてもよい。
【００５２】
（８）前述の実施の形態１および２では、バッファ回路１０の高電位側と電源線Ｖｃｃとの間にＰチャネルＭＯＳトランジスタ３１，３２，３３が接続され、バッファ回路１０の低電位側と接地線ＧＮＤとの間にＮチャネルＭＯＳトランジスタ４１，４２，４３が接続されてなる例について説明したが、これに限定されるものではない。例えば、バッファ回路１０の高電位側と電源線Ｖｃｃとの間、または、バッファ回路１０の低電位側と接地線ＧＮＤとの間のいずれか一方だけにＰチャネルＭＯＳトランジスタ或いはＮチャネルＭＯＳトランジスタが接続されてなるものであってもよい。
【産業上の利用可能性】
【００５３】
本発明の半導体集積回路は、ジッタ耐性の検査における検査コスト削減に寄与できる。また、本発明に係る半導体集積回路を使用して、当該半導体集積回路のジッタに対するマージン確認が可能となり、半導体集積回路の品質向上を図ることができ、ひいては、歩留り向上に寄与できる。
【符号の説明】
【００５４】
１０ バッファ回路
１１，１２，１３，１４，１５，１６，３１，３２，３３ ＰチャネルＭＯＳトランジスタ
２１，２２，２３，２４，２５，２６，４１，４２，４３ ＮチャネルＭＯＳトランジスタ
３０ ジッタ信号付加部
５０ ジッタ信号生成部
５１，５２，５３，５４，５５，５６ シフトレジスタ
５１ａ フリップ・フロップ回路
５１ｂ セレクタ
５７ フラグ保持部
６０ 受信部
７０ 送信部
１００，２００ 検査システム
１０１，１０２，２０１ 半導体集積回路
１０３ 検査ボード
１０４ ＬＳＩテスタ
１１１ インターフェース回路
１１２，２１４ 入力端子
１１３ 信号処理回路
１１４ クロック信号生成部
１１５ ジッタ信号情報記憶部
１２１ 送信回路
１２２，２１３ 出力端子
２１１ 第１のインターフェース回路
２１２ 第２のインターフェース回路
Ｃｌｋ クロック信号
ＧＮＤ 接地線
Ｉ１ 制御信号端子
Ｉ２ 検査信号端子
Ｉｃｃ 電源端子
Ｓｉｇ１，Ｓｉｇ２，・・・，Ｓｉｇ６ データ
Ｖｃｃ 電源線
【特許請求の範囲】
【請求項１】
主信号にジッタ信号が付加されてなる検査信号を生成する機能を有する半導体集積回路であって、
前記ジッタ信号の基となる信号を生成するジッタ信号生成部と、
電源線と接地線との間に介在し、前記電源線からの電力供給を受けて外部から入力される前記主信号を増幅するバッファ回路と、
前記電源線と前記バッファ回路との間および前記バッファ回路と接地線との間の少なくとも一方に介在し前記電源線から前記バッファ回路への供給電力を前記ジッタ信号の基となる信号の大きさに基づいて変化させることにより前記主信号に前記ジッタ信号を付加するジッタ信号付加部とを備える
ことを特徴とする半導体集積回路。
【請求項２】
前記バッファ回路は、第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタから構成される第１の直列回路と、第２のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタから構成される第２の直列回路とを有し、第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタのゲートに前記主信号が入力されるものであり、第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタとの間の接続点が第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのゲートに共通接続され、第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタとの接続点に生じる電圧を出力し、
前記ジッタ信号付加部は、前記第１の直列回路の電源線側および接地線側と前記第２の直列回路の電源線側および接地線側とに接続され、前記ジッタ信号生成部から出力される前記ジッタ信号の基となる信号の大きさに基づいてオンオフするＭＯＳトランジスタから構成される
ことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記主信号に前記ジッタ信号を付加してなる前記検査信号を受信する受信部を備える
ことを特徴とする請求項１または請求項２記載の半導体集積回路。
【請求項４】
前記バッファ回路へ前記入力信号を送出する送信部と、
前記主信号に前記ジッタ信号を付加してなる前記検査信号を受信する受信部とを備える
ことを特徴とする請求項１または請求項２記載の半導体集積回路。
【請求項５】
前記ジッタ信号生成部は、複数のシリアル出力型のシフトレジスタからなる
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【請求項６】
複数のシリアル出力型のシフトレジスタからなるジッタ信号生成部と外部からの入力信号を増幅してなる主信号を出力するバッファ回路と前記主信号に前記ジッタ信号を付加するジッタ信号付加部と前記主信号に前記ジッタ信号を付加してなる検査信号を受信する受信部と前記受信部で受信した前記検査信号を解読する検査対象回路とを備える半導体集積回路のジッタ耐性を検査する検査方法であって、
前記シフトレジスタに前記ジッタ信号の基となる信号を生成するためのデータを設定する工程と、
前記ジッタ信号生成部が前記シフトレジスタを駆動して前記ジッタ信号の基となる信号を生成する工程と、
前記バッファ回路が外部からの前記入力信号を増幅してなる前記主信号を出力する工程と、
前記ジッタ信号付加部が前記主信号に前記ジッタ信号を付加する工程と、
前記受信部が前記主信号に前記ジッタ信号を付加してなる前記検査信号を受信する工程と、
前記受信部が受信した前記検査信号を前記検査対象回路が正しく解読するか否かを判定する工程とを含む
ことを特徴とする半導体集積回路のジッタ耐性を検査する検査方法。
【請求項７】
信号を送信する送信部と複数のシリアル出力型のシフトレジスタからなるジッタ信号生成部と前記送信部からの入力信号を増幅してなる主信号を出力するバッファ回路と前記主信号に前記ジッタ信号を付加するジッタ信号付加部と前記主信号に前記ジッタ信号を付加してなる検査信号を受信する受信部と前記受信部で受信した前記検査信号を解読する検査対象回路とを備える半導体集積回路のジッタ耐性を検査する検査方法であって、
前記シフトレジスタに前記ジッタ信号の基となる信号を生成するためのデータを設定する工程と、
前記ジッタ信号生成部が前記シフトレジスタを駆動して前記ジッタ信号の基となる信号を生成する工程と、
前記バッファ回路が外部からの前記入力信号を増幅してなる前記主信号を出力する工程と、
前記ジッタ信号付加部が前記主信号に前記ジッタ信号を付加する工程と、
前記受信部が前記主信号に前記ジッタ信号を付加してなる前記検査信号を受信する工程と、
前記受信部が受信した前記検査信号を前記検査対象回路が正しく解読するか否かを判定する工程とを含む
ことを特徴とする半導体集積回路のジッタ耐性を検査する検査方法。
【請求項１】
主信号にジッタ信号が付加されてなる検査信号を生成する機能を有する半導体集積回路であって、
前記ジッタ信号の基となる信号を生成するジッタ信号生成部と、
電源線と接地線との間に介在し、前記電源線からの電力供給を受けて外部から入力される前記主信号を増幅するバッファ回路と、
前記電源線と前記バッファ回路との間および前記バッファ回路と接地線との間の少なくとも一方に介在し前記電源線から前記バッファ回路への供給電力を前記ジッタ信号の基となる信号の大きさに基づいて変化させることにより前記主信号に前記ジッタ信号を付加するジッタ信号付加部とを備える
ことを特徴とする半導体集積回路。
【請求項２】
前記バッファ回路は、第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタから構成される第１の直列回路と、第２のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタから構成される第２の直列回路とを有し、第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタのゲートに前記主信号が入力されるものであり、第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタとの間の接続点が第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのゲートに共通接続され、第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタとの接続点に生じる電圧を出力し、
前記ジッタ信号付加部は、前記第１の直列回路の電源線側および接地線側と前記第２の直列回路の電源線側および接地線側とに接続され、前記ジッタ信号生成部から出力される前記ジッタ信号の基となる信号の大きさに基づいてオンオフするＭＯＳトランジスタから構成される
ことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記主信号に前記ジッタ信号を付加してなる前記検査信号を受信する受信部を備える
ことを特徴とする請求項１または請求項２記載の半導体集積回路。
【請求項４】
前記バッファ回路へ前記入力信号を送出する送信部と、
前記主信号に前記ジッタ信号を付加してなる前記検査信号を受信する受信部とを備える
ことを特徴とする請求項１または請求項２記載の半導体集積回路。
【請求項５】
前記ジッタ信号生成部は、複数のシリアル出力型のシフトレジスタからなる
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【請求項６】
複数のシリアル出力型のシフトレジスタからなるジッタ信号生成部と外部からの入力信号を増幅してなる主信号を出力するバッファ回路と前記主信号に前記ジッタ信号を付加するジッタ信号付加部と前記主信号に前記ジッタ信号を付加してなる検査信号を受信する受信部と前記受信部で受信した前記検査信号を解読する検査対象回路とを備える半導体集積回路のジッタ耐性を検査する検査方法であって、
前記シフトレジスタに前記ジッタ信号の基となる信号を生成するためのデータを設定する工程と、
前記ジッタ信号生成部が前記シフトレジスタを駆動して前記ジッタ信号の基となる信号を生成する工程と、
前記バッファ回路が外部からの前記入力信号を増幅してなる前記主信号を出力する工程と、
前記ジッタ信号付加部が前記主信号に前記ジッタ信号を付加する工程と、
前記受信部が前記主信号に前記ジッタ信号を付加してなる前記検査信号を受信する工程と、
前記受信部が受信した前記検査信号を前記検査対象回路が正しく解読するか否かを判定する工程とを含む
ことを特徴とする半導体集積回路のジッタ耐性を検査する検査方法。
【請求項７】
信号を送信する送信部と複数のシリアル出力型のシフトレジスタからなるジッタ信号生成部と前記送信部からの入力信号を増幅してなる主信号を出力するバッファ回路と前記主信号に前記ジッタ信号を付加するジッタ信号付加部と前記主信号に前記ジッタ信号を付加してなる検査信号を受信する受信部と前記受信部で受信した前記検査信号を解読する検査対象回路とを備える半導体集積回路のジッタ耐性を検査する検査方法であって、
前記シフトレジスタに前記ジッタ信号の基となる信号を生成するためのデータを設定する工程と、
前記ジッタ信号生成部が前記シフトレジスタを駆動して前記ジッタ信号の基となる信号を生成する工程と、
前記バッファ回路が外部からの前記入力信号を増幅してなる前記主信号を出力する工程と、
前記ジッタ信号付加部が前記主信号に前記ジッタ信号を付加する工程と、
前記受信部が前記主信号に前記ジッタ信号を付加してなる前記検査信号を受信する工程と、
前記受信部が受信した前記検査信号を前記検査対象回路が正しく解読するか否かを判定する工程とを含む
ことを特徴とする半導体集積回路のジッタ耐性を検査する検査方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−２４４５２８（Ｐ２０１２−２４４５２８Ａ）
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願番号】特願２０１１−１１４６２８（Ｐ２０１１−１１４６２８）
【出願日】平成２３年５月２３日（２０１１．５．２３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願日】平成２３年５月２３日（２０１１．５．２３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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