ピークホールド回路のリセット装置
【課題】安価な構成で適切なタイミングにリセット信号を出力させる。
【解決手段】Ａ／Ｄ変換回路３からデジタル信号として入力されるホールドコンデンサＣのホールド電圧の電圧レベルの増加を検出したときに、増加前後の電圧レベルの差をコンパレータ５ａによって求める。そして、求めた差が所定のしきい値以下である場合は、リセット信号を出力する。よって、入力信号Ｖｉｎの入力に伴うホールドコンデンサＣのホールド電圧の増加量が、ホールド電圧の飽和判断に適した所定のしきい値以下になった時点で、初めてホールドコンデンサＣをリセットしてホールド電圧を放電させる。これにより、ホールドコンデンサＣの１回目のチャージ時点におけるホールド電圧に比べてはるかに、入力信号Ｖｉｎの反転信号の電圧レベルのピーク値に近い値にホールド電圧が達するまで、ホールドコンデンサＣをチャージさせた時点で、リセット信号を確実に出力することができる。
【解決手段】Ａ／Ｄ変換回路３からデジタル信号として入力されるホールドコンデンサＣのホールド電圧の電圧レベルの増加を検出したときに、増加前後の電圧レベルの差をコンパレータ５ａによって求める。そして、求めた差が所定のしきい値以下である場合は、リセット信号を出力する。よって、入力信号Ｖｉｎの入力に伴うホールドコンデンサＣのホールド電圧の増加量が、ホールド電圧の飽和判断に適した所定のしきい値以下になった時点で、初めてホールドコンデンサＣをリセットしてホールド電圧を放電させる。これにより、ホールドコンデンサＣの１回目のチャージ時点におけるホールド電圧に比べてはるかに、入力信号Ｖｉｎの反転信号の電圧レベルのピーク値に近い値にホールド電圧が達するまで、ホールドコンデンサＣをチャージさせた時点で、リセット信号を確実に出力することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ピークホールド回路のホールドコンデンサを放電させるリセット装置に関する。
【背景技術】
【０００２】
入力信号のピーク値をホールドするピークホールド回路では、リセット条件の成立に伴いリセット信号を入力することで、ホールドコンデンサに蓄えられたピーク値に相当する電荷を放電し、ホールドしたピーク値をリセットするようにしている。
【０００３】
ところで、入力信号がパルス信号である場合、そのパルス幅（オン期間）が短いと、ピークホールド回路の入力段に設けられるオペアンプ等の回路に使用される素子の応答性能が追いつかないことがある。そのような場合には、ホールドコンデンサに入力信号の信号レベルに応じた電荷を十分にチャージさせることができない。
【０００４】
ピークホールド回路のリセットについては、入力信号の電圧レベルとホールドコンデンサのホールド電圧との差が所定の範囲内に入るまでは、ホールドコンデンサをリセットせずにチャージを繰り返し、所定の範囲内に入るとリセット信号を入力するようにした提案が、過去に行われている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２８８９９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来の提案では、リセット信号の入力タイミングの決定に入力信号の電圧レベルを用いているため、次のような問題がある。
【０００７】
まず、オペアンプの応答性能が追いつかないほどパルス信号のパルス幅が短いと、ホールドコンデンサのチャージ回数を増やしてもホールド電圧が入力信号の電圧レベルと所定の範囲内の差に達しないことがある。そうすると、ホールドコンデンサがリセット信号の入力によりリセットされない状態が続き、その結果、フリーズ状態に陥る可能性がある。
【０００８】
また、入力信号の電圧レベルが安定せず、ふらつくことがあるので、そのような場合には、ホールドコンデンサのホールド電圧との比較に基づくリセット信号入力の適否の判定ロジックが不安定なものとなってしまう。したがって、入力信号の電圧レベルが変動する場合、上述した従来の提案は適切に機能することができない。
【０００９】
さらに、パルス幅の短いパルス信号のように入力信号の入力期間が短い場合は、ホールドコンデンサのホールド電圧を入力信号の電圧レベルを比較できる期間が短く、応答性能に優れた高性能の比較器を用いなければ、両者を比較することができない可能性がある。
【００１０】
本発明は前記事情に鑑みなされたもので、本発明の目的は、ピーク値をホールドする対象の入力信号が、パルス幅の短いパルス信号であったり、電圧レベルが変動する信号であっても、高性能の素子を用いない安価な構成で、リセット信号を適切なタイミングで出力することができるピークホールド回路のリセット装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載した本発明のピークホールド回路のリセット装置は、
周期性を持つ入力信号のピーク値をホールドコンデンサでホールドし、リセットスイッチ素子へのリセット信号の入力により前記ホールドコンデンサを放電させるまでの間、該ホールドコンデンサのホールド電圧を出力するピークホールド回路に接続され、前記リセットスイッチ素子に前記リセット信号を出力するリセット装置において、
前記入力信号が入力される度に、前記ホールド電圧の増加を検出する増加検出手段と、
前記増加検出手段が増加を検出した前記ホールド電圧の増加量が所定のしきい値以下となった場合に、前記リセット信号を前記リセットスイッチ素子に出力するリセット信号出力手段と、
を備えることを特徴とする。
【００１２】
請求項１に記載した本発明のピークホールド回路のリセット装置によれば、入力信号が周期性を持つことで、ホールドコンデンサのホールド電圧は、入力信号のパルス幅が短くても、入力信号の周期に応じて徐々に増加する。したがって、入力信号の入力の度にホールドコンデンサのチャージを繰り返している限り、ホールドコンデンサのホールド電圧はやがて入力電圧の電圧レベルに近づく。そして、入力信号が入力される度に検出されるホールドコンデンサのホールド電圧の増加量は、入力信号の入力が繰り返されるに連れて少なくなる。
【００１３】
このため、入力信号が入力される度に検出されるホールド電圧の増加量を確実に所定のしきい値以下に到達させて、リセットスイッチ素子にリセット信号を確実に出力することができる。
【００１４】
しかも、入力信号の電圧レベルをリセットスイッチ素子に対するリセット信号の出力の判定基準としないので、入力信号の電圧レベルの変動が大きくても、ホールドコンデンサのホールド電圧が入力信号の電圧レベルに近づいた適切なタイミングでリセット信号を出力することができる。
【００１５】
さらに、リセット信号の出力に当たって比較するのが入力信号の入力に伴う増加前後のホールド電圧であることから、入力信号の入力期間の長短に拘わらず比較の時間を十分に確保することができる。そのため、安価な比較器の使用が可能となり、よって、高性能な比較器を殊更用いることなく安価な構成でリセット信号を出力することができる。
【００１６】
以上により、周期性を持つ入力信号であれば、パルス幅が短い、もしくは、電圧レベルが安定しない信号であっても、高性能の素子を用いない安価な構成で、リセット信号を適切なタイミングで出力することができる。
【００１７】
また、請求項２に記載した本発明のピークホールド回路のリセット装置は、請求項１に記載した本発明のピークホールド回路のリセット装置において、前記リセット信号出力手段が、前記増加量検出手段が検出した前記増加量が所定回数を連続して前記所定のしきい値以下となった場合に、前記リセット信号を前記リセットスイッチ素子に出力することを特徴とする。
【００１８】
請求項２に記載した本発明のピークホールド回路のリセット装置によれば、請求項１に記載した本発明のピークホールド回路のリセット装置において、入力信号の入力に伴うホールド電圧の増加量が所定値以下となる条件を所定回数連続して満たすことで、リセット信号の出力条件が初めて満たされることになる。このため、ホールドコンデンサのホールド電圧がより確実に飽和したことを確認した上で、より適切なタイミングでリセット信号を出力することができる。
【発明の効果】
【００１９】
本発明のピークホールド回路のリセット装置によれば、ピーク値をホールドする対象の入力信号が、パルス幅の短い周期的な信号であったり、電圧レベルが安定しない信号であっても、高性能の素子を用いない安価な構成で、リセット信号を適切なタイミングで出力することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係るリセット装置を接続したピークホールド回路を示す回路図である。
【図２】図１のピークホールド回路に入力される入力信号とホールドコンデンサのホールド電圧との関係を示すグラフである。
【図３】図１のＦＰＧＡ回路による動作の流れの一例を示すフローチャートである。
【図４】図１のＦＰＧＡ回路による動作の流れの他の例を示すフローチャートである。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について図面を参照しながら説明する。図１は本発明の一実施形態に係るリセット装置を接続したピークホールド回路を示す回路図、図２は図１のピークホールド回路に入力される入力信号とホールドコンデンサのホールド電圧との関係を示すグラフである。
【００２２】
図１に示す本実施形態のピークホールド回路１は、入力信号Ｖｉｎが入力されるオペアンプＯＰ１をダイオードＤのアノード側に接続し、ダイオードＤのカソードとグラウンド（アース）との間に、ホールドコンデンサＣとＮＰＮ型トランジスタＴ１（請求項中のリセットスイッチ素子に相当）のコレクタ−エミッタを接続すると共に、それらとダイオードＤのカソードとの接続点に、ホールドコンデンサＣのホールド電圧を低インピーダンスで出力するオペアンプＯＰ２を接続した、一般的な構成を有している。
【００２３】
オペアンプＯＰ１に入力される入力信号Ｖｉｎの反転信号の電圧レベルがホールドコンデンサＣのホールド電圧より大きいと、オペアンプＯＰ１の出力が＋（プラス）となってダイオードＤを順方向にバイアスする。したがって、オペアンプＯＰ１がゲイン１のバッファとなり、ホールドコンデンサは入力信号Ｖｉｎの反転信号によりチャージされる。
【００２４】
一方、入力信号Ｖｉｎの反転信号の電圧レベルがホールドコンデンサＣのホールド電圧より小さくなると、オペアンプＯＰ１の出力が−（マイナス）となってダイオードＤを逆方向にバイアスする。したがって、ホールドコンデンサＣがオペアンプＯＰ１から切り離されてオープン状態になる。これにより、ホールドコンデンサＣがそれまでのホールド電圧のままにホールドされる。
【００２５】
ところで、オペアンプＯＰ１に入力される入力信号Ｖｉｎは、図２の上半部に示すように、周期性を持つローアクティブのパルス信号であり、１０ｎｓ以下のパルス幅（オン期間）を有している。
【００２６】
このように、入力信号Ｖｉｎのパルス幅（オン期間）が極めて短いので、入力信号Ｖｉｎが一回（１パルス）オペアンプＯＰ１に入力されても、図２の下半部に示すように、ホールドコンデンサＣのホールド電圧は一気に入力信号Ｖｉｎの反転信号の電圧レベルまでには達しない。
【００２７】
そこで、本実施形態では、図１に示すように、Ａ／Ｄ変換回路３を介してオペアンプＯＰ２に接続したＦＰＧＡ（Field Programmable Gate Array ）回路５（請求項中のリセット装置に相当）によって、ホールドコンデンサＣのホールド電圧が入力信号Ｖｉｎの反転信号の電圧レベルに近づいてから、リセット用のＮＰＮ型トランジスタＴ１のベースにリセット信号を出力するようにしている。
【００２８】
ＦＰＧＡ回路５は、ルックアップテーブル（ＬＵＴ）とフリップフロップ（ＦＦ）とを有する多数のロジックセルを、内部配線により相互に又はＩ／Ｏインタフェース回路と接続する等して構成されている。
【００２９】
このＦＰＧＡ回路５は、プログラムファイルであるビットストリームデータをコンフィギュレーションメモリにロードし、これにしたがってロジックセルを動作させることで、ビットストリームデータにより規定した所望の処理を行うように構成されている。ＳＲＡＭ型のＦＰＧＡ回路５の場合、ビットストリームデータは外部の不揮発性メモリ７（フラッシュメモリやＥＥＰＲＯＭ等）から読み出されてコンフィギュレーションメモリにロードされる。
【００３０】
そして、ＦＰＧＡ回路５は、Ａ／Ｄ変換回路３からデジタル信号として入力される、ホールドコンデンサＣのホールド電圧の電圧レベルが、入力信号Ｖｉｎの入力（オフ期間からオン期間への移行）に伴って増加する度に、増加前後の電圧レベルの差を内部のコンパレータ５ａにより求めるように設計されている。
【００３１】
また、ＦＰＧＡ回路５は、コンパレータ５ａが求めた差が所定のしきい値以下となった場合に、リセット信号をＮＰＮ型トランジスタＴ１のベースに出力するように設計されている。
【００３２】
なお、所定のしきい値は、ホールドコンデンサＣのホールド電圧が飽和したと判断するのに適した、「０」に近い値に設定されている。
【００３３】
次に、上述した構成によるＦＰＧＡ回路５が実行する動作の流れを、図３のフローチャートを参照して説明する。まず、ＦＰＧＡ回路５では、電源の投入による起動に伴って初期化処理を実行する（ステップＳ１）。初期化処理の実行後、ＦＰＧＡ回路５では、電源がオンである間（ステップＳ３でＹＥＳ）、ステップＳ５以降の動作を実行する。
【００３４】
まず、ＦＰＧＡ回路５では、Ａ／Ｄ変換回路３からデジタル信号として入力されるホールドコンデンサＣのホールド電圧の電圧レベルの増加を検出したときに（ステップＳ５でＹＥＳ）、増加前後の電圧レベルの差をコンパレータ５ａによって求める（ステップＳ７）。
【００３５】
そして、求めた差が所定のしきい値以下でない場合は（ステップＳ９でＮＯ）、ステップＳ３にリターンする。一方、求めた差が所定のしきい値以下である場合は（ステップＳ９でＹＥＳ）、リセット信号を出力した後（ステップＳ１１）、ステップＳ３にリターンする。
【００３６】
以上の説明からも明らかなように、本実施形態では、請求項中の増加検出手段が、図３のフローチャートにおけるステップＳ５の動作を行うときのＦＰＧＡ回路５によって構成されている。また、本実施形態では、請求項中のリセット信号出力手段が、図３のステップＳ７乃至ステップＳ１１の動作を行うときのＦＰＧＡ回路５によって構成されている。
【００３７】
このように構成した本実施形態のＦＰＧＡ回路５を、ピークホールド回路１へのリセット信号の出力に用いると、入力信号Ｖｉｎの入力に伴うホールドコンデンサＣのホールド電圧の増加量が、ホールド電圧の飽和判断に適した所定のしきい値以下になった時点で、初めてホールドコンデンサＣがリセットされてホールド電圧が放電される。
【００３８】
例えば、図２の下半部のグラフでは、入力信号Ｖｉｎの周期的な入力によりホールドコンデンサＣが連続６回チャージされると、増加前後のホールド電圧の差が所定のしきい値以下となって、リセット信号によりホールドコンデンサＣがリセットされる。ホールドコンデンサＣのリセット時点におけるホールド電圧は、例えば、ホールドコンデンサＣの１回目のチャージ時点におけるホールド電圧に比べてはるかに、図２の下半部のグラフの左端に示す入力信号Ｖｉｎの反転信号の電圧レベルのピーク値に近い値となる。
【００３９】
即ち、入力信号の周期的な入力が繰り返されることで、ホールドコンデンサＣのホールド電圧は、例え入力信号Ｖｉｎの入力期間が短くても徐々に増加する。したがって、入力信号Ｖｉｎの入力の度にホールドコンデンサＣのチャージを繰り返している限り、ホールドコンデンサＣのホールド電圧はやがて入力信号Ｖｉｎの電圧レベルに近づく。そして、入力信号Ｖｉｎが入力される度に検出されるホールドコンデンサＣのホールド電圧の増加量は、入力信号Ｖｉｎの入力が繰り返されるに連れて少なくなる。
【００４０】
このため、入力信号ＶｉｎがオペアンプＯＰ１に入力される度にＦＰＧＡ回路５で検出されるホールド電圧の増加量を確実に所定のしきい値以下に到達させることができる。これにより、ホールドコンデンサＣの１回目のチャージ時点におけるホールド電圧に比べてはるかに、入力信号Ｖｉｎの反転信号の電圧レベルのピーク値に近い値にホールド電圧が達するまで、ホールドコンデンサＣをチャージさせた時点で、リセット用のＮＰＮ型トランジスタＴ１にリセット信号を確実に出力することができる。
【００４１】
しかも、入力信号Ｖｉｎの電圧レベルをＮＰＮ型トランジスタＴ１に対するリセット信号の出力の判定基準としないので、入力信号Ｖｉｎの電圧レベルの変動が大きくても、ホールドコンデンサＣのホールド電圧が入力信号Ｖｉｎの電圧レベルに近づいた適切なタイミングでリセット信号を出力することができる。
【００４２】
さらに、リセット信号の出力に当たってＦＰＧＡ回路５のコンパレータ５ａで比較するのが、入力信号ＶｉｎのオペアンプＯＰ１への入力に伴う増加前後のホールド電圧であることから、入力信号Ｖｉｎの入力期間（オン期間）の長短に拘わらず比較の時間を十分に確保することができる。そのため、安価な比較器をコンパレータ５ａとして使用することが可能となり、よって、高性能な比較器を殊更用いることなく安価な構成でリセット信号を出力することができる。
【００４３】
以上により、入力信号Ｖｉｎが、パルス幅の短い信号であったり、電圧レベルが安定しない信号であっても、高性能の素子を用いない安価な構成で、リセット信号を適切なタイミングで出力することができる。
【００４４】
なお、上述した実施形態では、入力信号Ｖｉｎの入力に伴うホールドコンデンサＣのホールド電圧の電圧レベルの増加量が所定のしきい値以下になると、即座にリセット信号を出力するように、ＦＰＧＡ回路５を構成した場合について説明した。しかし、ホールド電圧の電圧レベルの増加量が所定回数連続して所定のしきい値以下となった場合に初めて、リセット信号を出力するように、ＦＰＧＡ回路５を構成してもよい。
【００４５】
そのように構成した場合にＦＰＧＡ回路５が実行する動作の流れを、図４のフローチャートを参照して説明する。
【００４６】
まず、ＦＰＧＡ回路５では、ステップＳ１の初期化処理において、内部のカウンタのカウント値をゼロリセットする処理などを行う。初期化処理の実行後、ＦＰＧＡ回路５では、電源がオンである間（ステップＳ３でＹＥＳ）、ステップＳ５以降の動作を実行する。
【００４７】
そして、図３のステップＳ５及びステップＳ７の動作を行った後、コンパレータ５ａによって求めた増加前後のホールド電圧の電圧レベルの差が所定のしきい値以下でない場合には（ステップＳ９でＮＯ）、内部のカウンタのカウント値をゼロリセットした後（ステップＳ１０ａ）、ステップＳ３にリターンする。一方、求めた差が所定のしきい値以下である場合は（ステップＳ９でＹＥＳ）、内部のカウンタのカウント値を「１」インクリメントする（ステップＳ１０ｂ）。
【００４８】
さらに、カウント値が規定値（請求項中の所定回数を規定する値）に達していない場合は（ステップＳ１０ｃでＮＯ）、ステップＳ３にリターンし、カウント値が規定値に達した場合は（ステップＳ１０ｃでＹＥＳ）、リセット信号を出力すると共に（ステップＳ１１）、内部のカウンタのカウント値をゼロリセットした後（ステップＳ１３）、ステップＳ３にリターンする。
【００４９】
以上の説明からも明らかなように、この場合には、請求項中のリセット信号出力手段が、図４のステップＳ７乃至ステップＳ１３の一連の動作を行うときのＦＰＧＡ回路５によって構成されることになる。
【００５０】
ＦＰＧＡ回路５をこのように構成すれば、入力信号Ｖｉｎの入力に伴うホールド電圧の増加量が所定値以下となる条件を所定回数連続して満たすことで、リセット信号の出力条件が初めて満たされることになる。このため、ホールドコンデンサＣのホールド電圧がより確実に飽和したことを確認した上で、より適切なタイミングでリセット信号を出力することができる。
【００５１】
なお、上述した実施形態では、ＦＰＧＡ回路５によりリセット装置を構成したが、例えばマイクロコンピュータ等のＦＰＧＡ回路５以外のプログラマブルデバイスとコンパレータ（比較器）との組み合わせで、リセット装置を構成するようにしてもよい。
【符号の説明】
【００５２】
１ ピークホールド回路
３ Ａ／Ｄ変換回路
５ ＦＰＧＡ回路
５ａ コンパレータ
７ 不揮発性メモリ
Ｃ ホールドコンデンサ
Ｄ ダイオード
ＯＰ１ オペアンプ
ＯＰ２ オペアンプ
Ｔ１ ＮＰＮ型トランジスタ
Ｖｉｎ 入力信号
【技術分野】
【０００１】
本発明は、ピークホールド回路のホールドコンデンサを放電させるリセット装置に関する。
【背景技術】
【０００２】
入力信号のピーク値をホールドするピークホールド回路では、リセット条件の成立に伴いリセット信号を入力することで、ホールドコンデンサに蓄えられたピーク値に相当する電荷を放電し、ホールドしたピーク値をリセットするようにしている。
【０００３】
ところで、入力信号がパルス信号である場合、そのパルス幅（オン期間）が短いと、ピークホールド回路の入力段に設けられるオペアンプ等の回路に使用される素子の応答性能が追いつかないことがある。そのような場合には、ホールドコンデンサに入力信号の信号レベルに応じた電荷を十分にチャージさせることができない。
【０００４】
ピークホールド回路のリセットについては、入力信号の電圧レベルとホールドコンデンサのホールド電圧との差が所定の範囲内に入るまでは、ホールドコンデンサをリセットせずにチャージを繰り返し、所定の範囲内に入るとリセット信号を入力するようにした提案が、過去に行われている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２８８９９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来の提案では、リセット信号の入力タイミングの決定に入力信号の電圧レベルを用いているため、次のような問題がある。
【０００７】
まず、オペアンプの応答性能が追いつかないほどパルス信号のパルス幅が短いと、ホールドコンデンサのチャージ回数を増やしてもホールド電圧が入力信号の電圧レベルと所定の範囲内の差に達しないことがある。そうすると、ホールドコンデンサがリセット信号の入力によりリセットされない状態が続き、その結果、フリーズ状態に陥る可能性がある。
【０００８】
また、入力信号の電圧レベルが安定せず、ふらつくことがあるので、そのような場合には、ホールドコンデンサのホールド電圧との比較に基づくリセット信号入力の適否の判定ロジックが不安定なものとなってしまう。したがって、入力信号の電圧レベルが変動する場合、上述した従来の提案は適切に機能することができない。
【０００９】
さらに、パルス幅の短いパルス信号のように入力信号の入力期間が短い場合は、ホールドコンデンサのホールド電圧を入力信号の電圧レベルを比較できる期間が短く、応答性能に優れた高性能の比較器を用いなければ、両者を比較することができない可能性がある。
【００１０】
本発明は前記事情に鑑みなされたもので、本発明の目的は、ピーク値をホールドする対象の入力信号が、パルス幅の短いパルス信号であったり、電圧レベルが変動する信号であっても、高性能の素子を用いない安価な構成で、リセット信号を適切なタイミングで出力することができるピークホールド回路のリセット装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載した本発明のピークホールド回路のリセット装置は、
周期性を持つ入力信号のピーク値をホールドコンデンサでホールドし、リセットスイッチ素子へのリセット信号の入力により前記ホールドコンデンサを放電させるまでの間、該ホールドコンデンサのホールド電圧を出力するピークホールド回路に接続され、前記リセットスイッチ素子に前記リセット信号を出力するリセット装置において、
前記入力信号が入力される度に、前記ホールド電圧の増加を検出する増加検出手段と、
前記増加検出手段が増加を検出した前記ホールド電圧の増加量が所定のしきい値以下となった場合に、前記リセット信号を前記リセットスイッチ素子に出力するリセット信号出力手段と、
を備えることを特徴とする。
【００１２】
請求項１に記載した本発明のピークホールド回路のリセット装置によれば、入力信号が周期性を持つことで、ホールドコンデンサのホールド電圧は、入力信号のパルス幅が短くても、入力信号の周期に応じて徐々に増加する。したがって、入力信号の入力の度にホールドコンデンサのチャージを繰り返している限り、ホールドコンデンサのホールド電圧はやがて入力電圧の電圧レベルに近づく。そして、入力信号が入力される度に検出されるホールドコンデンサのホールド電圧の増加量は、入力信号の入力が繰り返されるに連れて少なくなる。
【００１３】
このため、入力信号が入力される度に検出されるホールド電圧の増加量を確実に所定のしきい値以下に到達させて、リセットスイッチ素子にリセット信号を確実に出力することができる。
【００１４】
しかも、入力信号の電圧レベルをリセットスイッチ素子に対するリセット信号の出力の判定基準としないので、入力信号の電圧レベルの変動が大きくても、ホールドコンデンサのホールド電圧が入力信号の電圧レベルに近づいた適切なタイミングでリセット信号を出力することができる。
【００１５】
さらに、リセット信号の出力に当たって比較するのが入力信号の入力に伴う増加前後のホールド電圧であることから、入力信号の入力期間の長短に拘わらず比較の時間を十分に確保することができる。そのため、安価な比較器の使用が可能となり、よって、高性能な比較器を殊更用いることなく安価な構成でリセット信号を出力することができる。
【００１６】
以上により、周期性を持つ入力信号であれば、パルス幅が短い、もしくは、電圧レベルが安定しない信号であっても、高性能の素子を用いない安価な構成で、リセット信号を適切なタイミングで出力することができる。
【００１７】
また、請求項２に記載した本発明のピークホールド回路のリセット装置は、請求項１に記載した本発明のピークホールド回路のリセット装置において、前記リセット信号出力手段が、前記増加量検出手段が検出した前記増加量が所定回数を連続して前記所定のしきい値以下となった場合に、前記リセット信号を前記リセットスイッチ素子に出力することを特徴とする。
【００１８】
請求項２に記載した本発明のピークホールド回路のリセット装置によれば、請求項１に記載した本発明のピークホールド回路のリセット装置において、入力信号の入力に伴うホールド電圧の増加量が所定値以下となる条件を所定回数連続して満たすことで、リセット信号の出力条件が初めて満たされることになる。このため、ホールドコンデンサのホールド電圧がより確実に飽和したことを確認した上で、より適切なタイミングでリセット信号を出力することができる。
【発明の効果】
【００１９】
本発明のピークホールド回路のリセット装置によれば、ピーク値をホールドする対象の入力信号が、パルス幅の短い周期的な信号であったり、電圧レベルが安定しない信号であっても、高性能の素子を用いない安価な構成で、リセット信号を適切なタイミングで出力することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係るリセット装置を接続したピークホールド回路を示す回路図である。
【図２】図１のピークホールド回路に入力される入力信号とホールドコンデンサのホールド電圧との関係を示すグラフである。
【図３】図１のＦＰＧＡ回路による動作の流れの一例を示すフローチャートである。
【図４】図１のＦＰＧＡ回路による動作の流れの他の例を示すフローチャートである。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について図面を参照しながら説明する。図１は本発明の一実施形態に係るリセット装置を接続したピークホールド回路を示す回路図、図２は図１のピークホールド回路に入力される入力信号とホールドコンデンサのホールド電圧との関係を示すグラフである。
【００２２】
図１に示す本実施形態のピークホールド回路１は、入力信号Ｖｉｎが入力されるオペアンプＯＰ１をダイオードＤのアノード側に接続し、ダイオードＤのカソードとグラウンド（アース）との間に、ホールドコンデンサＣとＮＰＮ型トランジスタＴ１（請求項中のリセットスイッチ素子に相当）のコレクタ−エミッタを接続すると共に、それらとダイオードＤのカソードとの接続点に、ホールドコンデンサＣのホールド電圧を低インピーダンスで出力するオペアンプＯＰ２を接続した、一般的な構成を有している。
【００２３】
オペアンプＯＰ１に入力される入力信号Ｖｉｎの反転信号の電圧レベルがホールドコンデンサＣのホールド電圧より大きいと、オペアンプＯＰ１の出力が＋（プラス）となってダイオードＤを順方向にバイアスする。したがって、オペアンプＯＰ１がゲイン１のバッファとなり、ホールドコンデンサは入力信号Ｖｉｎの反転信号によりチャージされる。
【００２４】
一方、入力信号Ｖｉｎの反転信号の電圧レベルがホールドコンデンサＣのホールド電圧より小さくなると、オペアンプＯＰ１の出力が−（マイナス）となってダイオードＤを逆方向にバイアスする。したがって、ホールドコンデンサＣがオペアンプＯＰ１から切り離されてオープン状態になる。これにより、ホールドコンデンサＣがそれまでのホールド電圧のままにホールドされる。
【００２５】
ところで、オペアンプＯＰ１に入力される入力信号Ｖｉｎは、図２の上半部に示すように、周期性を持つローアクティブのパルス信号であり、１０ｎｓ以下のパルス幅（オン期間）を有している。
【００２６】
このように、入力信号Ｖｉｎのパルス幅（オン期間）が極めて短いので、入力信号Ｖｉｎが一回（１パルス）オペアンプＯＰ１に入力されても、図２の下半部に示すように、ホールドコンデンサＣのホールド電圧は一気に入力信号Ｖｉｎの反転信号の電圧レベルまでには達しない。
【００２７】
そこで、本実施形態では、図１に示すように、Ａ／Ｄ変換回路３を介してオペアンプＯＰ２に接続したＦＰＧＡ（Field Programmable Gate Array ）回路５（請求項中のリセット装置に相当）によって、ホールドコンデンサＣのホールド電圧が入力信号Ｖｉｎの反転信号の電圧レベルに近づいてから、リセット用のＮＰＮ型トランジスタＴ１のベースにリセット信号を出力するようにしている。
【００２８】
ＦＰＧＡ回路５は、ルックアップテーブル（ＬＵＴ）とフリップフロップ（ＦＦ）とを有する多数のロジックセルを、内部配線により相互に又はＩ／Ｏインタフェース回路と接続する等して構成されている。
【００２９】
このＦＰＧＡ回路５は、プログラムファイルであるビットストリームデータをコンフィギュレーションメモリにロードし、これにしたがってロジックセルを動作させることで、ビットストリームデータにより規定した所望の処理を行うように構成されている。ＳＲＡＭ型のＦＰＧＡ回路５の場合、ビットストリームデータは外部の不揮発性メモリ７（フラッシュメモリやＥＥＰＲＯＭ等）から読み出されてコンフィギュレーションメモリにロードされる。
【００３０】
そして、ＦＰＧＡ回路５は、Ａ／Ｄ変換回路３からデジタル信号として入力される、ホールドコンデンサＣのホールド電圧の電圧レベルが、入力信号Ｖｉｎの入力（オフ期間からオン期間への移行）に伴って増加する度に、増加前後の電圧レベルの差を内部のコンパレータ５ａにより求めるように設計されている。
【００３１】
また、ＦＰＧＡ回路５は、コンパレータ５ａが求めた差が所定のしきい値以下となった場合に、リセット信号をＮＰＮ型トランジスタＴ１のベースに出力するように設計されている。
【００３２】
なお、所定のしきい値は、ホールドコンデンサＣのホールド電圧が飽和したと判断するのに適した、「０」に近い値に設定されている。
【００３３】
次に、上述した構成によるＦＰＧＡ回路５が実行する動作の流れを、図３のフローチャートを参照して説明する。まず、ＦＰＧＡ回路５では、電源の投入による起動に伴って初期化処理を実行する（ステップＳ１）。初期化処理の実行後、ＦＰＧＡ回路５では、電源がオンである間（ステップＳ３でＹＥＳ）、ステップＳ５以降の動作を実行する。
【００３４】
まず、ＦＰＧＡ回路５では、Ａ／Ｄ変換回路３からデジタル信号として入力されるホールドコンデンサＣのホールド電圧の電圧レベルの増加を検出したときに（ステップＳ５でＹＥＳ）、増加前後の電圧レベルの差をコンパレータ５ａによって求める（ステップＳ７）。
【００３５】
そして、求めた差が所定のしきい値以下でない場合は（ステップＳ９でＮＯ）、ステップＳ３にリターンする。一方、求めた差が所定のしきい値以下である場合は（ステップＳ９でＹＥＳ）、リセット信号を出力した後（ステップＳ１１）、ステップＳ３にリターンする。
【００３６】
以上の説明からも明らかなように、本実施形態では、請求項中の増加検出手段が、図３のフローチャートにおけるステップＳ５の動作を行うときのＦＰＧＡ回路５によって構成されている。また、本実施形態では、請求項中のリセット信号出力手段が、図３のステップＳ７乃至ステップＳ１１の動作を行うときのＦＰＧＡ回路５によって構成されている。
【００３７】
このように構成した本実施形態のＦＰＧＡ回路５を、ピークホールド回路１へのリセット信号の出力に用いると、入力信号Ｖｉｎの入力に伴うホールドコンデンサＣのホールド電圧の増加量が、ホールド電圧の飽和判断に適した所定のしきい値以下になった時点で、初めてホールドコンデンサＣがリセットされてホールド電圧が放電される。
【００３８】
例えば、図２の下半部のグラフでは、入力信号Ｖｉｎの周期的な入力によりホールドコンデンサＣが連続６回チャージされると、増加前後のホールド電圧の差が所定のしきい値以下となって、リセット信号によりホールドコンデンサＣがリセットされる。ホールドコンデンサＣのリセット時点におけるホールド電圧は、例えば、ホールドコンデンサＣの１回目のチャージ時点におけるホールド電圧に比べてはるかに、図２の下半部のグラフの左端に示す入力信号Ｖｉｎの反転信号の電圧レベルのピーク値に近い値となる。
【００３９】
即ち、入力信号の周期的な入力が繰り返されることで、ホールドコンデンサＣのホールド電圧は、例え入力信号Ｖｉｎの入力期間が短くても徐々に増加する。したがって、入力信号Ｖｉｎの入力の度にホールドコンデンサＣのチャージを繰り返している限り、ホールドコンデンサＣのホールド電圧はやがて入力信号Ｖｉｎの電圧レベルに近づく。そして、入力信号Ｖｉｎが入力される度に検出されるホールドコンデンサＣのホールド電圧の増加量は、入力信号Ｖｉｎの入力が繰り返されるに連れて少なくなる。
【００４０】
このため、入力信号ＶｉｎがオペアンプＯＰ１に入力される度にＦＰＧＡ回路５で検出されるホールド電圧の増加量を確実に所定のしきい値以下に到達させることができる。これにより、ホールドコンデンサＣの１回目のチャージ時点におけるホールド電圧に比べてはるかに、入力信号Ｖｉｎの反転信号の電圧レベルのピーク値に近い値にホールド電圧が達するまで、ホールドコンデンサＣをチャージさせた時点で、リセット用のＮＰＮ型トランジスタＴ１にリセット信号を確実に出力することができる。
【００４１】
しかも、入力信号Ｖｉｎの電圧レベルをＮＰＮ型トランジスタＴ１に対するリセット信号の出力の判定基準としないので、入力信号Ｖｉｎの電圧レベルの変動が大きくても、ホールドコンデンサＣのホールド電圧が入力信号Ｖｉｎの電圧レベルに近づいた適切なタイミングでリセット信号を出力することができる。
【００４２】
さらに、リセット信号の出力に当たってＦＰＧＡ回路５のコンパレータ５ａで比較するのが、入力信号ＶｉｎのオペアンプＯＰ１への入力に伴う増加前後のホールド電圧であることから、入力信号Ｖｉｎの入力期間（オン期間）の長短に拘わらず比較の時間を十分に確保することができる。そのため、安価な比較器をコンパレータ５ａとして使用することが可能となり、よって、高性能な比較器を殊更用いることなく安価な構成でリセット信号を出力することができる。
【００４３】
以上により、入力信号Ｖｉｎが、パルス幅の短い信号であったり、電圧レベルが安定しない信号であっても、高性能の素子を用いない安価な構成で、リセット信号を適切なタイミングで出力することができる。
【００４４】
なお、上述した実施形態では、入力信号Ｖｉｎの入力に伴うホールドコンデンサＣのホールド電圧の電圧レベルの増加量が所定のしきい値以下になると、即座にリセット信号を出力するように、ＦＰＧＡ回路５を構成した場合について説明した。しかし、ホールド電圧の電圧レベルの増加量が所定回数連続して所定のしきい値以下となった場合に初めて、リセット信号を出力するように、ＦＰＧＡ回路５を構成してもよい。
【００４５】
そのように構成した場合にＦＰＧＡ回路５が実行する動作の流れを、図４のフローチャートを参照して説明する。
【００４６】
まず、ＦＰＧＡ回路５では、ステップＳ１の初期化処理において、内部のカウンタのカウント値をゼロリセットする処理などを行う。初期化処理の実行後、ＦＰＧＡ回路５では、電源がオンである間（ステップＳ３でＹＥＳ）、ステップＳ５以降の動作を実行する。
【００４７】
そして、図３のステップＳ５及びステップＳ７の動作を行った後、コンパレータ５ａによって求めた増加前後のホールド電圧の電圧レベルの差が所定のしきい値以下でない場合には（ステップＳ９でＮＯ）、内部のカウンタのカウント値をゼロリセットした後（ステップＳ１０ａ）、ステップＳ３にリターンする。一方、求めた差が所定のしきい値以下である場合は（ステップＳ９でＹＥＳ）、内部のカウンタのカウント値を「１」インクリメントする（ステップＳ１０ｂ）。
【００４８】
さらに、カウント値が規定値（請求項中の所定回数を規定する値）に達していない場合は（ステップＳ１０ｃでＮＯ）、ステップＳ３にリターンし、カウント値が規定値に達した場合は（ステップＳ１０ｃでＹＥＳ）、リセット信号を出力すると共に（ステップＳ１１）、内部のカウンタのカウント値をゼロリセットした後（ステップＳ１３）、ステップＳ３にリターンする。
【００４９】
以上の説明からも明らかなように、この場合には、請求項中のリセット信号出力手段が、図４のステップＳ７乃至ステップＳ１３の一連の動作を行うときのＦＰＧＡ回路５によって構成されることになる。
【００５０】
ＦＰＧＡ回路５をこのように構成すれば、入力信号Ｖｉｎの入力に伴うホールド電圧の増加量が所定値以下となる条件を所定回数連続して満たすことで、リセット信号の出力条件が初めて満たされることになる。このため、ホールドコンデンサＣのホールド電圧がより確実に飽和したことを確認した上で、より適切なタイミングでリセット信号を出力することができる。
【００５１】
なお、上述した実施形態では、ＦＰＧＡ回路５によりリセット装置を構成したが、例えばマイクロコンピュータ等のＦＰＧＡ回路５以外のプログラマブルデバイスとコンパレータ（比較器）との組み合わせで、リセット装置を構成するようにしてもよい。
【符号の説明】
【００５２】
１ ピークホールド回路
３ Ａ／Ｄ変換回路
５ ＦＰＧＡ回路
５ａ コンパレータ
７ 不揮発性メモリ
Ｃ ホールドコンデンサ
Ｄ ダイオード
ＯＰ１ オペアンプ
ＯＰ２ オペアンプ
Ｔ１ ＮＰＮ型トランジスタ
Ｖｉｎ 入力信号
【特許請求の範囲】
【請求項１】
周期性を持つ入力信号のピーク値をホールドコンデンサでホールドし、リセットスイッチ素子へのリセット信号の入力により前記ホールドコンデンサを放電させるまでの間、該ホールドコンデンサのホールド電圧を出力するピークホールド回路に接続され、前記リセットスイッチ素子に前記リセット信号を出力するリセット装置において、
前記入力信号が入力される度に、前記ホールド電圧の増加量を検出する増加量検出手段と、
前記増加量検出手段が検出した前記増加量が所定のしきい値以下となった場合に前記リセット信号を前記リセットスイッチ素子に出力するリセット信号出力手段と、
を備えることを特徴とするピークホールド回路のリセット装置。
【請求項２】
前記リセット信号出力手段は、前記増加量検出手段が検出した前記増加量が所定回数連続して前記所定のしきい値以下となった場合に、前記リセット信号を前記リセットスイッチ素子に出力することを特徴とする請求項１記載のピークホールド回路のリセット装置。
【請求項１】
周期性を持つ入力信号のピーク値をホールドコンデンサでホールドし、リセットスイッチ素子へのリセット信号の入力により前記ホールドコンデンサを放電させるまでの間、該ホールドコンデンサのホールド電圧を出力するピークホールド回路に接続され、前記リセットスイッチ素子に前記リセット信号を出力するリセット装置において、
前記入力信号が入力される度に、前記ホールド電圧の増加量を検出する増加量検出手段と、
前記増加量検出手段が検出した前記増加量が所定のしきい値以下となった場合に前記リセット信号を前記リセットスイッチ素子に出力するリセット信号出力手段と、
を備えることを特徴とするピークホールド回路のリセット装置。
【請求項２】
前記リセット信号出力手段は、前記増加量検出手段が検出した前記増加量が所定回数連続して前記所定のしきい値以下となった場合に、前記リセット信号を前記リセットスイッチ素子に出力することを特徴とする請求項１記載のピークホールド回路のリセット装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−１１９０４５（Ｐ２０１２−１１９０４５Ａ）
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１０−２７０６４２（Ｐ２０１０−２７０６４２）
【出願日】平成２２年１２月３日（２０１０．１２．３）
【出願人】（０００００００９９）株式会社ＩＨＩ (5,014)
【Ｆターム（参考）】
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願日】平成２２年１２月３日（２０１０．１２．３）
【出願人】（０００００００９９）株式会社ＩＨＩ (5,014)
【Ｆターム（参考）】
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