【課題】より小型なｅヒューズモジュールを提供する。
【解決手段】半導体デバイスが、ｅヒューズモジュールおよびプログラミング電流生成器を有する。ｅヒューズモジュールが電気的にプログラミングするｅヒューズ素子（２２６）のアレイを含む。プログラミング電流発生器が、複数の基準トランジスタ素子（Ｍ０〜Ｍ６）のセットと、基準トランジスタ素子（Ｍ０〜Ｍ６）を活性化させて、選択された基準電流を生成するセレクタ（２５４）と、アレイの選択されたｅヒューズ素子（２２６）に、選択された基準電流に応じたプログラミング電流を印加して、ｅヒューズ素子（２２６）の抵抗をプログラミングするカレントミラー（Ｍ７、Ｍ８、Ｍ９）とを有する。 （もっと読む）

【課題】アンチフューズにより多数のフューズ設定を切り替えることのできる半導体装置を提供する。
【解決手段】異なる機能または特性を有する機能回路に対応して設けられたｎ個の機能判定回路４１−１〜４１−ｎと、ｎ個のフューズ素子を有し、機能判定回路各々の判定に用いる機能設定情報を格納するフューズ回路３１、フューズ回路３２と、アンチフューズ素子ＡＦ１の導通・非導通状態に応じて、フューズ回路のいずれか１つを選択するアンチフューズ判定回路２０と、を備える。 （もっと読む）

【課題】酸化バナジウムからなるセンサ部材を備えた集積回路装置において、過大な電流によりセンサ部材が破壊されることがなく、信頼性が高い集積回路装置を提供する。
【解決手段】半導体集積回路装置１において、電源電位配線から接地電位配線に向かって、温度モニタ部材Ｒ２及びＲ１を直列に接続すると共に、温度モニタ部材Ｒ３及びＲ４を直列に接続する。温度モニタ部材Ｒ１及びＲ３は酸化バナジウムにより形成し、シート層５に配置する。また、温度モニタ部材Ｒ２及びＲ４はアモルファスシリコンにより形成する。そして、出力端子Ｖｏｕｔ１及びＶｏｕｔ２に接続された差動増幅部を設ける。 （もっと読む）

【課題】動作信頼性を向上させる半導体装置を提供すること。
【解決手段】基板１０内に、互いに離隔して形成された第１乃至第３拡散層１３と、前記第１拡散層１３と前記第２拡散層１３との間の前記基板１０上に第１絶縁膜１４を介在して形成された第１電極１５を備え、前記第１拡散層１３をソースとし、前記第２拡散層１３をドレインとする、第１トランジスタ２０と、前記第２拡散層１３と前記第３拡散層１３との間の前記基板１０上に第２絶縁膜１４を介在して形成された第２電極１５を備え、前記第２拡散層１３をドレインとし、前記第３拡散層１３をソースとする第２トランジスタ２１とを具備し、前記第２トランジスタ２１は、前記第２電極１５及び前記第３拡散層１３に固定電圧が与えられることにより、常時オフ状態とされ、前記第１トランジスタ２０の閾値は、前記第２トランジスタ２１の閾値よりも小さい。 （もっと読む）

【課題】既存のＣＭＯＳ回路を含んでその高速化が簡単にできる半導体集積回路装置及び高速化方法を提供する。
【解決手段】半導体集積回路装置に設けられた複数の信号伝達経路は、複数の論理ゲート回路がエンハンスメント型ＭＯＳＦＥＴで構成されて、その信号伝達遅延時間が許容される信号伝達遅延時間以下とされる第１信号伝達経路と、複数の論理ゲート回路のうちエンハンスメント型ＭＯＳＦＥＴで構成したときに上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものが、ディプレッション型ＭＯＳＦＥＴに置き換えられることによってその信号伝達遅延時間が上記許容される信号伝達遅延時間以下とされる。複数の論理ゲート回路は、しきい値電圧が互いに異なる５種類のＣＭＯＳにより構成される。
【選択図】図５
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【課題】ツェナーザップ等のトリミング用素子を不要とする半導体装置を提供する。
【解決手段】半導体基板１の裏面に形成された絶縁膜２、半導体基板の主面から絶縁膜まで到達するように形成された複数の素子分離領域３１〜３３、半導体基板において素子分離領域により相互に電気的に分離された少なくも半導体層４１、４２、半導体層４１、４２の表面に電気的に接続されるように設けられた電圧印加端子１１、１２、電圧印加端子１１とノードＮ１との間に直列に接続されたスイッチＳＷ１、電圧印加端子１２とノードＮ２との間に直列に接続されたスイッチＳＷ２、ノードＮ１、Ｎ２からそれぞれの電圧を入力されてこれに応じた出力を行うセレクタ回路ＳＲ１、半導体基板の裏面に形成された絶縁膜に接触するように配置された導電層３を備える。 （もっと読む）

【課題】２値よりも多い情報を記録可能にしたアンチヒューズ素子を提供する。
【解決手段】複数のＭＯＳトランジスタと、複数のＭＯＳトランジスタのソース電極が共通に接続された第１の電極と、複数のＭＯＳトランジスタのゲート電極が共通に接続された第２の電極と、複数のＭＯＳトランジスタのドレイン電極の少なくとも１つと接続される第３の電極と、ドレイン電極および第３の電極の間に設けられた絶縁膜と、を有する。そして、上記絶縁膜においてドレイン電極に対応して少なくとも１箇所が絶縁破壊されることで、絶縁破壊された部位に対応するドレイン電極と第３の電極とが導通する構成である。 （もっと読む）

【課題】アンチヒューズ素子への書き込み処理を高速に行うことが可能なアンチヒューズ回路を提供する。
【解決手段】本発明によるアンチヒューズ回路は、不揮発的にデータを保持するアンチヒューズ素子３３０と、アンチヒューズ素子３３０に書き込むべきデータを一時的に保持するラッチ回路３２０とを備える。ラッチ回路３２０への書き込みはナノ秒オーダーで実行可能であることから、複数のチップにそれぞれ異なる不良アドレスを書き込む場合であっても、ラッチ回路３２０への書き込み処理を極めて短時間で完了することができる。これにより、アンチヒューズ素子３３０への実際の書き込み処理については、複数のチップについて並列に実行することができ、結果的にアンチヒューズ素子３３０への書き込み処理を高速に行うことが可能となる。 （もっと読む）

【課題】特殊なレーザー装置を用いずにフューズに対する処理を行うこと。フューズを物理的に破壊せずにフューズに対する処理を行うこと。
【解決手段】信号出力ライン４と電源ライン１０の間に第１のＰチャネルトランジスタ１が接続され、信号出力ライン４と接地ライン１１の間に第２のＰチャネルトランジスタ２が接続される。ストレス印加前は、第２のＰチャネルトランジスタ２のオフリーク電流が第１のＰチャネルトランジスタ１のオフリーク電流よりも大きいので、信号出力ライン４の電位レベルがローとなる。第１のＰチャネルトランジスタ１にのみストレスを印加することにより、第１のＰチャネルトランジスタ１のリバース方向のオフリーク電流が増加し、第１のＰチャネルトランジスタ１のオフリーク電流が第２のＰチャネルトランジスタ２のオフリーク電流よりも大きくなるので、信号出力ライン４の電位レベルがハイになる。 （もっと読む）

【課題】トリミング評価や、半導体メーカからの出荷後等の対応に自由度を持たせ、更に、回路構成の簡単化と回路規模の小型化を図る。
【解決手段】ＬＳＩ等のトリミング回路において、ヒューズ回路等の制限データ設定手段１０と、何度でも可変可能なレジスタ２０等の可変データ設定手段との両方を混載し、これらの両手段を、論理回路３０等の選択手段により切り替え可能にして、トリミング対象である被トリミング回路４０に接続している。 （もっと読む）

【課題】ヒューズ素子は電流溶断の構造上、メモリや論理回路ほど微細化を図ることができず、相対的に面積増の影響が大きくなる。
【解決手段】通常使用状態で使用されるヒューズ素子１０１と、非通常使用状態で使用されるヒューズ素子１１１とを１個のヒューズコア１２０中に設け、いずれか一方のヒューズ素子を切換信号で選択できるようにするとともに、各ヒューズ素子のプログラム（溶断）の開始及び終了を制御するためのフリップフロップ回路１２４や、各ヒューズ素子にプログラムされた値を読み出すためのリファレンス抵抗１０５、ＮＭＯＳトランジスタ１０６，１０７、差動アンプ回路１０８等を両ヒューズ素子で共用する。 （もっと読む）

【課題】冗長ブロックと代替させる通常ブロックを指定することができる半導体装置であって、接続配線数を減らすことができる半導体装置を提供することを課題とする。
【解決手段】複数の通常ブロックと、通常ブロックと代替させるための冗長ブロックと、を有する複数のマクロ（４０１Ａ〜４０１Ｄ）と、前記複数のマクロのうちの前記代替させるマクロを指定するための第１の代替マクロ情報及び前記代替させる通常ブロックを指定するための第１の代替ブロック情報を記憶する第１の代替情報記憶手段（１０２，１０３）と、前記複数のマクロをシリアルに接続する第１の伝達線（ＳＣ１）と、前記第１の代替マクロ情報及び前記第１の代替ブロック情報を基に、前記第１の伝達線を介して、前記指定されたマクロ内の前記指定された通常ブロックに代替情報を伝達する代替情報伝達回路とを有することを特徴とする半導体装置が提供される。 （もっと読む）

【課題】多層配線部からAVAI層間絶縁膜に亘る領域にＭＩＭ素子およびヒューズを形成し易い構造の半導体装置を得ること。
【解決手段】半導体基板１０と、半導体基板に形成された回路素子２０，３０と、回路素子を覆うようにして半導体基板上に形成された多層配線部５０と、多層配線部における最も上の層間絶縁膜４５に形成されたヒューズ７５と、多層配線部上に形成されたＭＩＭ素子７０と、多層配線部を覆う最外層間絶縁膜６０とを備えた半導体装置１００を作製するにあたり、多層配線部における最も上の層間絶縁膜に形成された下部電極６２と、下部電極上に形成された電気絶縁膜６４と、電気絶縁膜上に形成された上部電極６６とによってＭＩＭ素子を構成する。 （もっと読む）

【課題】半導体装置に過電圧が印加された場合に、その履歴を残すことが可能な半導体装置の過電圧印加監視回路を提供すること。
【解決手段】半導体装置１００の入力電圧線１１にツェナダイオード１３で構成される過電圧検出回路１２を接続する。その過電圧検出回路１２と直列に、電流が流れたときにその痕跡が残る溶断素子１４を接続する。これにより、半導体装置１００に過電圧が印加されると、ツェナダイオード１３にツェナ電流が流れ、それに伴い溶断素子１４にも電流が流れる。従って、その溶断素子１４の状態から、半導体装置１００に過電圧が印加されたことを確認することができる。 （もっと読む）

【課題】本発明の目的は、フューズ材料を切断することで、不良ビットを冗長ビットに置き換える機能を有し、特に耐帯電性に優れ、信頼性の高い半導体装置およびその製造方法を提供することである。
【解決手段】本発明の半導体装置においては、特にフューズ材料を切断できるようにフューズ層形成領域の上部に積層される保護層が除去されて形成されるフューズ窓部内に少なくともその一部が露出され、フューズ層形成領域の上部に積層される最上部配線層により形成されるアンテナ部を有することにより、半導体装置が帯電した時に表面に付着する荷電粒子の退避経路を形成する。これにより、従来フューズ切断部から荷電粒子が貫入することにより生じていた当該装置の帯電破損を防止する。 （もっと読む）

【課題】電気フューズのプロセスバラツキに起因する動作不良がほとんど発生しない半導体装置を提供する。
【解決手段】互いに並列接続された電気フューズ１１，１２を用いる。電気フューズ１１,１２の一方の端子は、高電位印加線６１１とグランドとの間に直列に接続されたＰチャネルトランジスタ７１，７２の接続点に接続されるとともに、Ｐチャネルトランジスタ７３に接続される。電気フューズ１１，１２の他端は、低電位印加線６２１に接続される。電気フューズ１１，１２の両端子間に超高電圧を印加すると、電気フューズ１１，１２の一方または両方に破壊接続が生じ、情報が書き込まれる。 （もっと読む）

【課題】 半導体装置の固有の特性をチップから容易に識別することができる半導体装置及びその製造方法を得る。
【解決手段】 本発明に係る半導体装置は、ロットごとに処理されたウェハをチップごとに分割して製造された半導体装置であって、半導体装置が属するロット名又はウェハ番号を示す識別子がチップの表面に付されている。または、半導体装置の固有の特性を示す識別子がチップの表面に付されている。そして、識別子の抵抗値により情報が識別されるように構成するのが好ましい。 （もっと読む）

【課題】２個以上の値の間で切替え可能なインダクタンス値を有する可変集積インダクタについて記載する。
【解決手段】好適な実施形態において、可変集積インダクタは、一対の２次インダクタに電磁結合されたマルチループ１次インダクタを含んでいる。２次インダクタは互いに接続されて閉回路を形成しており、その内部で２次インダクタは、マルチループ１次インダクタにより出力されるインダクタンス値を変化させるように直列接続と並列接続との間で切替え可能な可変トポロジを有している。一応用例において、可変集積インダクタは、マルチバンドＲＦ無線トランシーバ（例えば、無線通信装置）で使用可能な種類である電圧制御発振器（ＶＣＯ）内で用いられる。他の応用例において、可変集積インダクタは、同調増幅器負荷、インピーダンス整合ネットワーク、デジタル制御発振器、または他の任意の種類の周波数選択ＬＣネットワークに利用可能である。 （もっと読む）

【課題】電気回路中にて静電気放電保護を確実化しながら小型化を実現する。
【解決手段】電気回路において静電気放電保護素子として使用するためのゲート制御されたフィン型抵抗素子は、第１端子領域、第２端子領域、および、第１端子領域と第２端子領域との間に形成されたチャネル領域を有するフィン構造体を備えている。さらに、フィン型抵抗素子は、チャネル領域の上面の一部上に少なくとも形成されたゲート領域を備えている。ゲート領域は、ゲート制御部に電気的に結合されており、ゲート制御部は、ゲート領域に印加される電気的な電位を制御することにより、電気回路が第１動作状態である間は、ゲート制御されたフィン型抵抗素子の電気抵抗を高くし、静電気放電現象の開始によって特徴付けられている第２動作状態では、電気抵抗をより低くする。 （もっと読む）

【課題】 静電保護回路と終端回路を小面積で実現可能な半導体装置を提供する。
【解決手段】 信号端子ＩＮから入力バッファＢｕｆに至る信号ノードＮＤ１と電源電圧ノードＶＤＤとの間に静電保護機能を備えたＰＭＯＳトランジスタＭＰ１を設け、更に、ＰＭＯＳトランジスタＭＰ１のゲートに参照電圧Ｖｒｅｆｐを供給する電圧生成回路ＶＧ＿ｐを設け、電圧生成回路ＶＧ＿ｐによって参照電圧Ｖｒｅｆｐを制御し、ＰＭＯＳトランジスタＭＰ１のソース−ドレイン間の抵抗値を設定する。これによって、ＰＭＯＳトランジスタＭＰ１は、静電保護機能に加え、信号端子ＩＮに接続される伝送線路等の特性インピーダンスに応じて抵抗値を設定可能な終端抵抗として機能させることが可能になる。 （もっと読む）