抵抗素子および抵抗素子の製造方法
【課題】膜厚のばらつきに起因する抵抗値の変動を抑制し、より高精度な抵抗素子を提供する。
【解決手段】第１膜厚（Ｔ１）（Ｈ１）で形成され、第１幅（Ｗ１）を有する抵抗素子第１部分（２）と、第１膜厚（Ｔ１）（Ｈ１）で形成され、第１幅（Ｗ１）に依存して決定する第２幅（Ｗ２）を有する抵抗素子第２部分（３）とを具備する抵抗素子を構成する。ここにおいて、第１幅（Ｗ１）と第２幅（Ｗ２）との和は一定である。また、抵抗素子第１部分（２）は、抵抗素子第１部分（２）の底面からの高さが第１高さ（Ｈ１）となる位置に、抵抗素子第１部分（２）の上面を有する。また、抵抗素子第２部分（３）は、抵抗素子第１部分（２）の底面を含む面からの高さが第１高さ（Ｈ１）となる位置に、抵抗素子第２部分（３）の上面を有する。そして、抵抗素子第１部分（２）と抵抗素子第２部分（３）とは、接続部を介して互いに接続されている。
【解決手段】第１膜厚（Ｔ１）（Ｈ１）で形成され、第１幅（Ｗ１）を有する抵抗素子第１部分（２）と、第１膜厚（Ｔ１）（Ｈ１）で形成され、第１幅（Ｗ１）に依存して決定する第２幅（Ｗ２）を有する抵抗素子第２部分（３）とを具備する抵抗素子を構成する。ここにおいて、第１幅（Ｗ１）と第２幅（Ｗ２）との和は一定である。また、抵抗素子第１部分（２）は、抵抗素子第１部分（２）の底面からの高さが第１高さ（Ｈ１）となる位置に、抵抗素子第１部分（２）の上面を有する。また、抵抗素子第２部分（３）は、抵抗素子第１部分（２）の底面を含む面からの高さが第１高さ（Ｈ１）となる位置に、抵抗素子第２部分（３）の上面を有する。そして、抵抗素子第１部分（２）と抵抗素子第２部分（３）とは、接続部を介して互いに接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子および抵抗素子の製造方法に関し、特に高精度アナログ回路に適用可能な抵抗素子および抵抗素子の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高精度化の要求に伴って、精度の高い半導体素子が要求されてきている。例えば、電源回路や高精度アナログ回路などを搭載した半導体装置は、複数の抵抗素子を備えている。それらの抵抗素子に対する抵抗値のばらつきを抑制する技術が要求されている。半導体装置に用いられる抵抗素子は、絶縁膜の上に形成された多結晶シリコン膜を、抵抗素子の形状にパターニングすることによって形成される。
【０００３】
その抵抗素子は、多結晶シリコン膜に対する露光やエッチングなどの加工工程を経て形成される。多結晶シリコン膜を加工する時の寸法ばらつきは、その加工によって形成される抵抗素子の抵抗値のばらつきの要因になることがある。露光やエッチングなどの加工工程での寸法ばらつきに起因する抵抗値のばらつきを抑制する技術が知られている（例えば、特許文献１参照）。
【０００４】
図１は、特許文献１に記載された抵抗素子１１７の構成を示す図である。図１の（ａ）は、その抵抗素子１１７の平面を示す平面図であり、図１の（ｂ）は、図１（ａ）におけるＡ−Ａ線に沿ったその抵抗素子１１７の断面を示す断面図である。
【０００５】
図１の（ａ）を参照すると、特許文献１に記載の抵抗素子１１７は、第１の抵抗体１１３と、抵抗補助体１１４と、第２の抵抗体１１５と、抵抗体間絶縁膜１２３と、コンタクト１３１と、配線１３５とを備えている。抵抗体間絶縁膜１２３は、第１の抵抗体１１３と第２の抵抗体１１５との間に形成されている。配線１３５は、第１の抵抗体１１３と第２の抵抗体１１５を直列に接続している。抵抗素子１１７は、第１の抵抗体１１３と第２の抵抗体１１５の相対向する一端部がコンタクト１３１を介して配線１３５で互いに接続され、他端部において、コンタクト１３１を介して配線１３３で半導体装置内の他の素子（図示されず）に接続されている。
【０００６】
図１の（ｂ）を参照すると、第１の抵抗体１１３及び抵抗補助体１１４は、基板１１１の上の絶縁膜１２１上に伸長した側面を備えている。抵抗体間絶縁膜１２３は、第１の抵抗体１１３及び抵抗補助体１１４の上面及び側面、並びに絶縁膜１２１の上面に設けられている。第２の抵抗体１１５は、側面が、抵抗体間絶縁膜１２３を介して第１の抵抗体１１３及び抵抗補助体１１４の伸長した側面に対向している。また、第２の抵抗体１１５は、上面が、第１の抵抗体１１３及び抵抗補助体１１４の上に形成された抵抗体間絶縁膜１２３の上面とほぼ同一面をなしている。第２の抵抗体１１５は、隣接する第１の抵抗体１１３（または抵抗補助体１１４）の幅と合計した幅が一定となるように形成されている。
【０００７】
図２は、特許文献１に記載の抵抗素子１１７の製造工程を示す断面図である。図２の（ａ）を参照すると、その製造工程において、第１の抵抗体１３及び抵抗補助体１４となるポリシリコン膜をエッチング除去し、第１の抵抗体１１３及び抵抗補助体１１４となる帯状のポリシリコン膜を形成している。その後に、絶縁膜１２１及び第１の抵抗体１１３の上に、第１の抵抗体１１３の側面も覆うように、抵抗体間絶縁膜１２３を形成している。
【０００８】
図２の（ｂ）を参照すると、その製造工程において、抵抗体間絶縁膜１２３の上に、第２のポリシリコン膜であるポリシリコン膜２１５を、第１の抵抗体１１３及び絶縁膜１２１の上面の抵抗体間絶縁膜１２３の段差を埋める程度以上の膜厚になるように、ＬＰＣＶＤ法などで形成している。
【０００９】
図２（ｃ）を参照すると、その製造工程において、ポリシリコン膜２１５を表面側から、ＣＭＰ（Chemical and Mechanical Polishing）法にて薄くして、ポリシリコン膜２１５の上面が、第１の抵抗体１１３上の抵抗体間絶縁膜１２３の上面と同じ面になるように形成している。
【００１０】
特許文献１に記載の抵抗素子１１７は、第１の抵抗体１１３と抵抗補助体１１４との間に第２の抵抗体１１５を形成し、その第１の抵抗体１１３と第２の抵抗体１１５とを接続することで、加工ばらつきの影響を抑制している。例えば、第１の抵抗体１１３と抵抗補助体１１４とが、設計段階の幅よりも太くなった場合、抵抗値は低くなるように変動する。このとき、第２の抵抗体１１５は、第１の抵抗体１１３（または抵抗補助体１１４）の幅に依存して、その幅が細くなる。したがって、第２の抵抗体１１５の抵抗値は高くなるように変動し、第１の抵抗体１１３と第２の抵抗体１１５とを接続することで、全体の抵抗変動を抑制している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−１６５６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献１に記載の抵抗素子１１７を製造する場合、上述したように、ＣＭＰ（Chemical and Mechanical Polishing）法にて、ポリシリコン膜２１５の上面と第１の抵抗体１１３上の抵抗体間絶縁膜１２３の上面とが同じ面になるようにしている。しかしながら、第２の抵抗体１１５を形成する工程におけるＣＭＰでは、その第２の抵抗体１１５の膜厚がばらつくことがある。第２の抵抗体１１５の膜厚のばらつきは、全体の抵抗値の変動を引き起こしてしまい、抵抗素子１１７の高精度化の妨げになる。本発明が解決しようとする課題は、膜厚のばらつきに起因する抵抗値の変動を抑制し、より高精度な抵抗素子を提供することにある。
【課題を解決するための手段】
【００１３】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
上記の課題を解決するために、第１膜厚（Ｔ１）（Ｈ１）で形成され、第１幅（Ｗ１）を有する抵抗素子第１部分（２）と、第１膜厚（Ｔ１）（Ｈ１）で形成され、第１幅（Ｗ１）に依存して決定する第２幅（Ｗ２）を有する抵抗素子第２部分（３）とを具備する抵抗素子を構成する。ここにおいて、第１幅（Ｗ１）と第２幅（Ｗ２）との和は一定である。また、抵抗素子第１部分（２）は、抵抗素子第１部分（２）の底面からの高さが第１高さ（Ｈ１）となる位置に、抵抗素子第１部分（２）の上面を有する。また、抵抗素子第２部分（３）は、抵抗素子第１部分（２）の底面を含む面からの高さが第１高さ（Ｈ１）となる位置に、抵抗素子第２部分（３）の上面を有する。そして、抵抗素子第１部分（２）と抵抗素子第２部分（３）とは、接続部を介して互いに接続されている。
【００１５】
上記のような抵抗素子は、抵抗素子第１部分（２）の幅が製造ばらつきに起因して変動した場合であっても、その変動に対応して抵抗素子第２部分（３）の幅が変動する。両方の部分を接続して、基本となる抵抗部品を構成する。その抵抗素子第１部分（２）と抵抗素子第２部分（３）とは、同一工程で形成された導電体膜（ポリシリコン膜）の膜厚を変えることなく構成されている。
【００１６】
また、以下の［ａ］〜［ｇ］の工程を実施することで、上記の課題を解決するための抵抗素子を構成することができる。その製造方法において、［ａ］第１幅（Ｗ１）の抵抗素子第１部分（２）が設けられる第１部分配置予定領域（１３）と第２幅（Ｗ２）の抵抗素子第２部分（３）が設けられる第２部分配置予定領域（１４）とを特定する。［ｂ］基板に形成された第１絶縁膜（１２）の上に第１膜厚（Ｔ１）の導電体膜（１５）を形成する。［ｃ］第１部分配置予定領域（１３）の導電体膜（１５）と第２部分配置予定領域（１４）の導電体膜（１５）とに、トレンチ状の第１開口部（１９）を有する第２絶縁膜（１７）を形成する。［ｄ］第２部分配置予定領域（１４）を第１レジスト（２１）で覆い、第１レジスト（２１）で覆われていない第２絶縁膜（１７）をマスクにして、第１部分配置予定領域（１３）の導電体膜（１５）を選択的にエッチングして導電体膜（１５）に第２開口部（２２）を形成する。［ｅ］第１レジスト（２１）を除去した後、第１開口部（１９）と第２開口部（２２）とを、第２絶縁膜（１７）とはエッチングレートが異なる第３絶縁膜（２３）で埋めた後、第２絶縁膜（１７）を除去する。［ｆ］第１部分配置予定領域（１３）の第３絶縁膜（２３）と導電体膜（１５）とを、第２レジストで覆う。［ｇ］第２レジストで覆われていない第３絶縁膜（２３）をマスクにして、導電体膜（１５）を選択的にエッチングして導電体膜（１５）に第３開口部を形成する。
【００１７】
上述のように、上記の課題を解決するための抵抗素子の製造方法において、第１膜厚（Ｔ１）の導電体膜（１５）に対する平坦化工程を実行することなく抵抗素子第１部分（２）と抵抗素子第２部分（３）とを構成している。また、抵抗素子第１部分（２）抵抗素子第２部分（３）を形成する際の絶縁膜を利用して、自己整合的に互いの幅を特定している。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、膜厚のばらつきに起因する抵抗値の変動を抑制し、より高精度な抵抗素子を提供することが可能とある。
【図面の簡単な説明】
【００１９】
【図１】図１は、従来の抵抗素子の構成を示す図である。
【図２】図２は、従来の抵抗素子の製造工程を示す断面図である。
【図３】図３は、第１実施形態の抵抗素子１の構成を例示する平面図である。
【図４】図４は、第１実施形態の抵抗素子１の構成を例示する断面図である。
【図５Ａ】図５Ａは、第１実施形態の抵抗素子１の製造工程における第１段階の半導体材料の状態を例示する断面図である。
【図５Ｂ】図５Ｂは、第１実施形態の抵抗素子１の製造工程における第１段階の半導体材料の状態を例示する平面図である。
【図６】図６は、第１実施形態の抵抗素子１の製造工程における第２段階の半導体材料の状態を例示する断面図である。
【図７Ａ】図７Ａは、第１実施形態の抵抗素子１の製造工程における第３段階の半導体材料の状態を例示する断面図である。
【図７Ｂ】図７Ｂは、第１実施形態の抵抗素子１の第３段階の半導体材料の状態を例示する平面図である。
【図８】図８は、第１実施形態の抵抗素子１の製造工程における第４段階の半導体材料の状態を例示する断面図である。
【図９】図９は、第１実施形態の抵抗素子１の製造工程における第５段階の半導体材料の状態を例示する断面図である。
【図１０Ａ】図１０Ａは、第１実施形態の抵抗素子１の製造工程における第６段階の半導体材料の状態を例示する断面図である。
【図１０Ｂ】図１０Ｂは、第１実施形態の抵抗素子１の製造工程における第６段階の半導体材料の状態を例示する平面図である。
【図１１】図１１は、第１実施形態の抵抗素子１の製造工程における第７段階の半導体材料の状態を例示する断面図である。
【図１２Ａ】図１２Ａは、第１実施形態の抵抗素子１の製造工程における第８段階の半導体材料の状態を例示する断面図である。
【図１２Ｂ】図１２Ｂは、第１実施形態の抵抗素子１の製造工程における第８段階の半導体材料の状態を例示する平面図である。
【図１３】図１３は、第１実施形態の抵抗素子１の製造工程における第９段階の半導体材料の状態を例示する断面図である。
【図１４】図１４は、第１実施形態の抵抗素子１の製造工程における第１０段階の半導体材料の状態を例示する断面図である。
【図１５Ａ】図１５Ａは、第１実施形態の抵抗素子１の製造工程における第１１段階の半導体材料の状態を例示する断面図である。
【図１５Ｂ】図１５Ｂは、第１実施形態の抵抗素子１の製造工程における第１１段階の半導体材料の状態を例示する平面図である。
【図１６】図１６は、第１実施形態の抵抗素子１の製造工程における第１２段階の半導体材料の状態を例示する断面図である。
【図１７Ａ】図１７Ａは、第１実施形態の抵抗素子１の製造工程における第１３段階の半導体材料の状態を例示する断面図である。
【図１７Ｂ】図１７Ｂは、第１実施形態の抵抗素子１の製造工程における第１３段階の半導体材料の状態を例示する平面図である。
【図１８】図１８は、第１実施形態の抵抗素子１の製造工程における第１４段階の半導体材料の状態を例示する断面図である。
【図１９】図１９は、特許文献１に記載の抵抗素子１１７の比較例における構成を例示する断面図である。
【図２０】図２０は、第２実施形態の抵抗素子１の構成を例示する平面図である。
【図２１】図２１は、第２実施形態の抵抗素子１の第１製造過程の半導体材料の状態を例示する平面図である。
【図２２】図２２は、第２実施形態の抵抗素子１の第２製造過程の半導体材料の状態を例示する平面図である。
【図２３】図２３は、第２実施形態の抵抗素子１の第３製造過程の半導体材料の状態を例示する平面図である。
【図２４】図２４は、第２実施形態の抵抗素子１の第４製造過程の半導体材料の状態を例示する平面図である。
【図２５】図２５は、第３実施形態の抵抗素子１の構成を例示する平面図である。
【図２６】図２６は、第３実施形態の抵抗素子１の第１製造過程の半導体材料の状態を例示する平面図である。
【図２７】図２７は、第３実施形態の抵抗素子１の第２製造過程の半導体材料の状態を例示する平面図である。
【図２８】図２８は、第３実施形態の抵抗素子１の第３製造過程の半導体材料の状態を例示する平面図である。
【発明を実施するための形態】
【００２０】
［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図３は、本実施形態の抵抗素子１の構成を例示する平面図である。本実施形態の抵抗素子１は、抵抗素子第１部分２と、抵抗素子第２部分３と、コンタクト４と、接続配線５とを備えている。また、抵抗素子第１部分２と抵抗素子第２部分３とは、層間絶縁膜６で覆われている。以下の第１実施形態においては、二つの抵抗素子第１部分２と二つの抵抗素子第２部分３とを備えている抵抗素子１を例示する。この構成は、本実施形態の抵抗素子１に対する理解を容易にするためのものであり、抵抗素子１における抵抗素子第１部分２や抵抗素子第２部分３の数を制限するものではない。なお、以下の実施形態において、複数の抵抗素子第１部分２、または複数の抵抗素子第２部分３の各々を区別する場合には、枝符号（例えば“２ａ”など）を付して説明を行う。
【００２１】
図３を参照すると、抵抗素子第１部分２は、長さが長さＬ１で幅が第１幅Ｗ１のポリシリコンで構成されている。その抵抗素子第１部分２（抵抗素子第１部分２ａ）は、隣に設けられた他の抵抗素子第１部分２（抵抗素子第１部分２ｂ）と第２幅Ｗ２と同じ距離だけ離れた位置に配置されている。抵抗素子第２部分３は、長さが長さＬ１で幅が第２幅Ｗ２のポリシリコンで構成されている。その抵抗素子第２部分３（抵抗素子第２部分３ａ）は、隣に設けられた他の抵抗素子第２部分３（抵抗素子第２部分３ｂ）と第１幅Ｗ１と同じ距離だけ離れた位置に配置されている。
【００２２】
接続配線５は、互いに独立して配置された抵抗素子第１部分２と抵抗素子第２部分３とを、コンタクト４を介して互いに接続している。その接続配線５は、第１接続配線５ａと、第２接続配線５ｂと、第３接続配線５ｃとを含んでいる。第１接続配線５ａは、抵抗素子１における一方の入出力端としての機能を提供する。第３接続配線５ｃは、抵抗素子１における他方の一方の入出力端としての機能を提供する。
【００２３】
図３に示されているように、抵抗素子第１部分２ａの一方の端部は、コンタクト４を介して第１接続配線５ａに接続されている。抵抗素子第１部分２ａの他方の端部は、コンタクト４を介して第２接続配線５ｂに接続されている。同様に、抵抗素子第１部分２ｂの一方の端部は、コンタクト４を介して第３接続配線５ｃに接続されている。抵抗素子第１部分２ｂの他方の端部は、コンタクト４を介して第２接続配線５ｂに接続されている。
【００２４】
抵抗素子第２部分３ａの一方の端部は、コンタクト４を介して第１接続配線５ａに接続されている。抵抗素子第２部分３ａの他方の端部は、コンタクト４を介して第２接続配線５ｂに接続されている。同様に、抵抗素子第２部分３ｂの一方の端部は、コンタクト４を介して第３接続配線５ｃに接続されている。抵抗素子第２部分３ｂの他方の端部は、コンタクト４を介して第２接続配線５ｂに接続されている。
【００２５】
図４は、図３の平面図におけるＡ−Ａ断面の構成を例示する断面図である。本実施形態の抵抗素子１において、抵抗素子第１部分２と抵抗素子第２部分３とは、基板１１の上に設けられた酸化膜１２の上に配置されている。図４に示されているように、抵抗素子第１部分２と抵抗素子第２部分３とは、酸化膜１２の上面からの高さが高さＨ１となるように形成されている。また、本実施形態の抵抗素子１において、抵抗素子第１部分２と抵抗素子第２部分３とは、第１幅Ｗ１と第２幅Ｗ２との和が一定値（Ｗ）になるように形成されている。
【００２６】
上述のように、本実施形態の抵抗素子１においては、幅が第１幅Ｗ１の抵抗素子第１部分２と、幅が第２幅Ｗ２の抵抗素子第２部分３とを、膜厚のばらつきを生じさせることなく構成することが可能である。その抵抗素子第１部分２と抵抗素子第２部分３とを接続して抵抗素子１とすることによって、高精度な抵抗素子１を構成することができる
【００２７】
以下に、本実施形態の抵抗素子１の製造工程について説明を行う。図５Ａは、本実施形態の抵抗素子１の製造工程における第１段階の半導体材料の状態を例示する断面図である。また、図５Ｂは、その第１段階の半導体材料の状態を例示する平面図である。本実施形態の抵抗素子１の製造工程における半導体材料は、抵抗素子第１部分形成領域１３と抵抗素子第２部分形成領域１４とを含んでいる。その抵抗素子第１部分形成領域１３には、抵抗素子第１部分２が形成され、その抵抗素子第２部分形成領域１４には、抵抗素子第２部分３が形成される。
【００２８】
図５Ａに示されているように、その第１段階において、基板１１の上に酸化膜１２を形成し、その酸化膜１２の上に、厚さが膜厚Ｔ１のポリシリコン膜１５を形成する。その後、ポリシリコン膜１５に、不純物をイオン注入によって導入する。そのポリシリコン膜１５の膜厚Ｔ１は、後の工程でも維持され、最終的に抵抗素子第１部分２と抵抗素子第２部分３の底面からの高さである高さＨ１となる。
【００２９】
図５Ｂに示されているように、その第１段階において、抵抗素子第１部分形成領域１３と抵抗素子第２部分形成領域１４との各々に対し、酸化膜１２を形成した後に、その酸化膜１２上に、同一工程でポリシリコン膜１５を形成する。その後、そのポリシリコン膜１５の全面に、後の工程で形成される抵抗素子第１部分２と抵抗素子第２部分３とが所定の抵抗値になるように、不純物をイオン注入する。
【００３０】
図６は、本実施形態の抵抗素子１の製造工程における第２段階の半導体材料の状態を例示する断面図である。その第２段階において、抵抗素子第１部分形成領域１３と抵抗素子第２部分形成領域１４の各々に対し、同一工程で保護酸化膜１６を形成し、その保護酸化膜１６の上に、同一工程で窒化膜１７を形成する。
【００３１】
図７Ａは、本実施形態の抵抗素子１の製造工程における第３段階の半導体材料の状態を例示する断面図である。また、図７Ｂは、その第３段階の半導体材料の状態を例示する平面図である。図７Ａに示されているように、その第３工程において、窒化膜１７の上にレジストパターン１８を形成する。そのレジストパターン１８は、幅が第１幅Ｗ１で形成されている。また、隣り合うレジストパターン１８同士は、互いの間隔が第２幅Ｗ２となるように配置されている。
【００３２】
図７Ｂに示されているように、抵抗素子第１部分形成領域１３と抵抗素子第２部分形成領域１４とには、複数のレジストパターン１８が、幅が第１幅Ｗ１の帯状に形成され、それらは互いに略平行に配置されている。また、それらの複数のレジストパターン１８は、互いの間隔が第２幅Ｗ２となるように離れて配置され、隣り合うレジストパターン１８の間では、窒化膜１７の表面が露出している。
【００３３】
図８は、本実施形態の抵抗素子１の製造工程における第４段階の半導体材料の状態を例示する断面図である。その第４段階において、レジストパターン１８をマスクにして窒化膜１７を異方性エッチングによって選択的に除去し保護酸化膜１６の表面を露出する。その異方性エッチングによって、幅が第２幅Ｗ２の第１開口部１９を形成する。
【００３４】
図９は、本実施形態の抵抗素子１の製造工程における第５段階の半導体材料の状態を例示する断面図である。その第５段階において、窒化膜１７の上のレジストパターン１８を除去し、そのレジストパターン１８で覆われていた窒化膜１７の表面を露出する。
【００３５】
図１０Ａは、本実施形態の抵抗素子１の製造工程における第６段階の半導体材料の状態を例示する断面図である。また、図１０Ｂは、本実施形態の抵抗素子１の製造工程における第６段階の半導体材料の状態を例示する平面図である。図１０Ａに示されているように、その第６段階において、抵抗素子第２部分形成領域１４に配置されている窒化膜１７と、その窒化膜１７の間で露出している保護酸化膜１６の表面を抵抗素子第２部分領域用レジスト２１で覆う。図１０Ｂに示されているように、その第６工程において、窒化膜１７が延伸する方向に沿って、長さが長さＬ１となるように抵抗素子第２部分領域用レジスト２１を形成する。抵抗素子第２部分領域用レジスト２１が、抵抗素子第２部分形成領域１４の保護酸化膜１６と窒化膜１７とを覆うことで、その抵抗素子第２部分領域用レジスト２１に覆われた保護酸化膜１６と窒化膜１７との下のポリシリコン膜１５も保護される。
【００３６】
図１１は、本実施形態の抵抗素子１の製造工程における第７段階の半導体材料の状態を例示する断面図である。その第７段階において、抵抗素子第１部分形成領域１３の窒化膜１７をマスクとして作用させ、保護酸化膜１６とポリシリコン膜１５を異方性エッチングによって選択的に除去する。その異方性エッチングによって、酸化膜１２の表面を露出するように、幅が第２幅Ｗ２の第２開口部２２を形成する。第２開口部２２は、第１開口部１９に続く開口部分として形成される。また、その第７段階において、抵抗素子第２部分形成領域１４では、抵抗素子第２部分領域用レジスト２１で覆われていない保護酸化膜１６とポリシリコン膜１５が、異方性エッチングによって選択的に除去される。
【００３７】
図１２Ａは、本実施形態の抵抗素子１の製造工程における第８段階の半導体材料の状態を例示する断面図である。また、図１２Ｂは、本実施形態の抵抗素子１の製造工程における第８段階の半導体材料の状態を例示する平面図である。図１２Ａに示されているように、その第８段階において、抵抗素子第２部分形成領域１４に形成されていた抵抗素子第２部分領域用レジスト２１を除去し、その抵抗素子第２部分領域用レジスト２１に覆われていた窒化膜１７と保護酸化膜１６とを再び露出する。図１２Ｂに示されているように、その第８段階で抵抗素子第２部分形成領域１４の抵抗素子第２部分領域用レジスト２１を除去することで、その酸化膜１２に覆われていた保護酸化膜１６と窒化膜１７とが露出する。また、抵抗素子第２部分領域用レジスト２１に覆われていなかった保護酸化膜１６とポリシリコン膜１５は、上述の第７段階において除去されているため、図１２Ｂに示されているように、その部分の酸化膜１２の表面が露出している。
【００３８】
図１３は、本実施形態の抵抗素子１の製造工程における第９段階の半導体材料の状態を例示する断面図である。その第９段階において、開口部（第１開口部１９、第２開口部２２）を埋める酸化膜２３を成長させる。その酸化膜２３は、抵抗素子第１部分形成領域１３において、第１開口部１９と第２開口部２２とを埋めるとともに窒化膜１７を覆う。また、その酸化膜２３は、抵抗素子第２部分形成領域１４において、第１開口部１９を覆っていた抵抗素子第２部分領域用レジスト２１が除去されたことで再び露出することになった第１開口部１９を埋めるとともに、露出していた窒化膜１７を覆う。その後、抵抗素子第１部分形成領域１３と抵抗素子第２部分形成領域１４とにおいて、その抵抗素子第１部分形成領域１３をＣＭＰで研磨して、酸化膜２３と窒化膜１７を平坦化させる。
【００３９】
図１４は、本実施形態の抵抗素子１の製造工程における第１０段階の半導体材料の状態を例示する断面図である。その第１０段階において、抵抗素子第１部分形成領域１３と抵抗素子第２部分形成領域１４とに形成されていた窒化膜１７を除去し、その窒化膜１７の下に位置していた保護酸化膜１６の表面を露出する。それによって、抵抗素子第２部分形成領域１４には、ポリシリコン膜１５と保護酸化膜１６の上に、幅が第１幅Ｗ１の開口部が形成される。
【００４０】
図１５Ａは、本実施形態の抵抗素子１の製造工程における第１１段階の半導体材料の状態を例示する断面図である。また、図１５Ｂは、本実施形態の抵抗素子１の製造工程における第１１段階の半導体材料の状態を例示する平面図である。図１５Ａに示されているように、その第１１段階において、抵抗素子第１部分形成領域１３に配置されている酸化膜２３と、その酸化膜２３の間で露出している保護酸化膜１６の表面を抵抗素子第２部分領域用レジスト２１で覆う。図１５Ｂに示されているように、その第６工程において、酸化膜２３が延伸する方向に沿って、長さが長さＬ１となるように抵抗素子第１部分領域用レジスト２４を形成する。抵抗素子第１部分領域用レジスト２４が、抵抗素子第１部分形成領域１３の保護酸化膜１６と酸化膜２３とを覆うことで、その抵抗素子第１部分領域用レジスト２４に覆われた保護酸化膜１６の下のポリシリコン膜１５も保護される。
【００４１】
図１６は、本実施形態の抵抗素子１の製造工程における第１２段階の半導体材料の状態を例示する断面図である。その第１２段階において、抵抗素子第２部分形成領域１４の酸化膜２３をマスクとして作用させて露出している保護酸化膜１６と、その保護酸化膜１６の下のポリシリコン膜１５を除去する。このとき、抵抗素子第１部分形成領域１３では、抵抗素子第１部分領域用レジスト２４で覆われているポリシリコン膜１５を保護しつつ、その抵抗素子第１部分領域用レジスト２４で覆われていない保護酸化膜１６と、その下のポリシリコン膜１５とを除去する。これによって、抵抗素子第１部分形成領域１３に抵抗素子第１部分２が形成され、抵抗素子第２部分形成領域１４に抵抗素子第２部分３が形成される。
【００４２】
図１７Ａは、本実施形態の抵抗素子１の製造工程における第１３段階の半導体材料の状態を例示する断面図である。また、図１７Ｂは、本実施形態の抵抗素子１の製造工程における第１３段階の半導体材料の状態を例示する平面図である。図１７Ａに示されているように、その第１３段階において、抵抗素子第１部分形成領域１３に形成されていた抵抗素子第１部分領域用レジスト２４を除去する。図１７Ｂに示されているように、抵抗素子第１部分領域用レジスト２４で覆われていた抵抗素子第１部分形成領域１３のポリシリコン膜１５は、長さが長さＬ１となるようにエッチングされ、それによって抵抗素子第１部分２の形状が形成される。また、抵抗素子第２部分形成領域１４のポリシリコン膜１５は、上述の第１２段階で、幅が第２幅Ｗ２となるようにエッチングされ、それによって抵抗素子第２部分３の形状が形成される。
【００４３】
図１８は、本実施形態の抵抗素子１の製造工程における第１４段階の半導体材料の状態を例示する断面図である。その第１４段階において、酸化膜２３と保護酸化膜１６とを含む層間絶縁膜６を形成する。その後、その層間絶縁膜６を貫通するコンタクト４を形成する。抵抗素子第１部分形成領域１３において、コンタクト４を介して抵抗素子第１部分２に接続される接続配線５を形成し、抵抗素子第２部分形成領域１４において、コンタクト４を介して抵抗素子第２部分３に接続される接続配線５を形成する。その接続配線５を介して、抵抗素子第１部分２と抵抗素子第２部分３とを接続することで、所定の抵抗値を有する抵抗素子１を完成させる。
【００４４】
［比較例］
以下に、本願発明に対する比較例について説明を行う。図１９は、上述した特許文献１に記載の抵抗素子１１７の比較例における構成を例示する断面図である。上述の抵抗素子１１７の製造工程には、ＣＭＰによって多結晶シリコン膜２１５を研磨する工程が含まれている。図１９に示されているように、第１の抵抗体１１３（または抵抗補助体１１４）の上面を覆う絶縁膜１２１が確実に露出するように多結晶シリコン膜２１５の研磨を実行した場合、第２の抵抗体１１５の膜厚が、第１の抵抗体１１３（または抵抗補助体１１４）よりも薄くなってしまうことがある。また、第２の抵抗体１１５の膜厚が薄くなるのを抑制しようとすると、絶縁膜１２１の上に、余分な多結晶シリコン材料が残留してしまう場合がある。
【００４５】
本実施形態の抵抗素子１は、比較例の抵抗素子１１７のようなＣＭＰ工程を行うことなく形成される。したがって、抵抗素子第１部分２と抵抗素子第２部分３とにおける膜厚のばらつきが生じることがなく、より高精度な抵抗素子１を構成することが可能となる。また、抵抗素子第１部分２と抵抗素子第２部分３とは、各々を自己整合的に形成する際の絶縁膜を利用して、互いの幅を特定している。したがって、抵抗素子第１部分２と抵抗素子第２部分３とを絶縁する絶縁膜に膜厚を制御する必要がなく、第１幅Ｗ１と第２幅Ｗ２との和を常に一定にすることができる。
【００４６】
［第２実施形態］
以下に、本願発明の抵抗素子１における第２実施形態について説明を行う。図２０は、第２実施形態の抵抗素子１の構成を例示する平面図である。上述の第１実施形態の抵抗素子１は、図３の座標軸を基準にしたとき、抵抗素子第１部分２と抵抗素子第２部分３とがｘ方向に並んで配置されていた。図２０に示されているように、第２実施形態の抵抗素子１は、抵抗素子第１部分２が配置されている抵抗素子第１部分形成領域１３と、抵抗素子第２部分３が配置されている抵抗素子第２部分形成領域１４とが、ｙ方向に並ぶように構成されている。以下の第２実施形態においては、３つの抵抗素子第１部分２と３つの抵抗素子第２部分３とが直列に接続された抵抗素子１を例示する。この構成は、本実施形態の抵抗素子１に対する理解を容易にするためのものであり、抵抗素子１における抵抗素子第１部分２や抵抗素子第２部分３の数や接続を制限するものではない
【００４７】
第１実施形態の抵抗素子１を構成する場合、抵抗本数が増加するに従い横方向の第１接続配線５ａや第３接続配線５ｃの本数も増加し、配線領域の面積が増加すると共に、接続が複雑化する懸念がある。第２実施形態の抵抗素子１では、抵抗素子第１部分２や抵抗素子第２部分３を形成する際の空き領域を、上層の配線を配置する領域として利用することにより、配線領域の面積拡大を抑え配線接続を単純化させることが可能である。
【００４８】
図２１は、第２実施形態の抵抗素子１の第１製造過程の半導体材料の状態を例示する平面図である。図２１は、第１実施形態の抵抗素子１の製造工程の第１〜第３段階を実行した後の状態に対応している。その第１製造過程において、基板１１の上に、酸化膜１２、ポリシリコン膜１５、保護酸化膜１６および窒化膜１７を順に形成した上に、幅が第１幅Ｗ１の帯状のレジストパターン１８を、隣り合うレジストパターン１８同士の距離が第２幅Ｗ２となるように形成する。図２１に示されているように、レジストパターン１８は、抵抗素子第１部分形成領域１３と抵抗素子第２部分形成領域１４とに渡って形成される。
【００４９】
図２２は、第２実施形態の抵抗素子１の第２製造過程の半導体材料の状態を例示する平面図である。図２２は、第１実施形態の抵抗素子１の製造工程の第４〜第７段階を実行した後の状態に対応している。その第２製造過程では、レジストパターン１８をマスクに異方性エッチングを行って窒化膜１７を選択的に除去して、保護酸化膜１６の表面を部分的に露出する。そして、抵抗素子第２部分形成領域１４において、後の工程で抵抗素子第２部分３が形成される領域に抵抗素子第２部分領域用レジスト２１を形成し、その抵抗素子第２部分領域用レジスト２１で覆われていない保護酸化膜１６とその下のポリシリコン膜１５とを選択的に除去する。図２２に示されているように、その第２製造過程において、窒化膜１７の間で、かつ、抵抗素子第２部分領域用レジスト２１で覆われていない領域の酸化膜１２が露出する。
【００５０】
図２３は、第２実施形態の抵抗素子１の第３製造過程の半導体材料の状態を例示する平面図である。図２３は、第１実施形態の抵抗素子１の製造工程の第８〜第１２段階を実行した後の状態に対応している。その第２製造過程では、抵抗素子第２部分形成領域１４に形成されていた抵抗素子第２部分領域用レジスト２１を除去する。そして、全面に酸化膜２３を形成した後、その酸化膜２３を平坦化して残留した酸化膜２３で窒化膜１７の間の第１開口部１９と第２開口部２２とを埋める。その後、窒化膜１７を除去して、酸化膜２３の間の窒化膜１７が設けられていた空間を開口部とする。そして、抵抗素子第１部分形成領域１３において、後の工程で抵抗素子第１部分２が形成される領域に抵抗素子第１部分領域用レジスト２４を形成し、その抵抗素子第１部分領域用レジスト２４で覆われていない保護酸化膜１６とポリシリコン膜１５とを異方性エッチングによって選択的に除去する。図２３に示されているように、その第３製造過程において、酸化膜２３の間で、かつ、抵抗素子第１部分領域用レジスト２４で覆われていない領域の酸化膜１２が露出する。
【００５１】
図２４は、第２実施形態の抵抗素子１の第４製造過程の半導体材料の状態を例示する平面図である。図２４は、第１実施形態の抵抗素子１の製造工程の第１３段階を実行後で、コンタクト４を形成する前の状態に対応している。その第４製造過程において、抵抗素子第１部分領域用レジスト２４を除去した後、保護酸化膜１６と酸化膜２３とを含む層間絶縁膜６で抵抗素子第１部分２と抵抗素子第２部分３とを覆う。その後、コンタクト４と接続配線５を介して抵抗素子第１部分２と抵抗素子第２部分３とを接続する。ことで、第２実施形態では、抵抗素子第１部分２と抵抗素子第２部分３とが近接しているため抵抗本数が増えても接続配線は短く単純化でき、その結果、配線領域の面積の増大を抑制しつつ、高精度の抵抗素子１としての機能を提供することが可能となる。
【００５２】
［第３実施形態］
以下に、本願発明の抵抗素子１における第３実施形態について説明を行う。図２５は、第３実施形態の抵抗素子１の構成を例示する平面図である。上述の第２実施形態の抵抗素子１は、抵抗素子第１部分形成領域１３に配置される抵抗素子第１部分２と、抵抗素子第２部分形成領域１４に配置される抵抗素子第２部分３とが、ｙ方向に離れている。第３実施形態の抵抗素子１は、抵抗素子第１部分２と抵抗素子第２部分３との一部が接触するような形状で構成されている。また、第３実施形態の抵抗素子１は、長さが異なる複数の抵抗素子第１部分２と、長さが異なる複数の抵抗素子第２部分３とが組み合わされて構成されている。なお、以下の第３実施形態においては、長さが異なる３つの抵抗素子第１部分２と、長さが異なる３つの抵抗素子第２部分３とを備え、それらが直列接続である抵抗素子１を例示する。この構成は、本実施形態の抵抗素子１に対する理解を容易にするためのものであり、抵抗素子１における抵抗素子第１部分２や抵抗素子第２部分３の数や接続を制限するものではない
【００５３】
図２５を参照すると、第３実施形態の抵抗素子１において、抵抗素子第１部分２は、長さが第１長さＬ３−１の抵抗素子第１部分２−１と、長さが第２長さＬ３−２の抵抗素子第１部分２−２と、長さが第２長さＬ３−３の抵抗素子第１部分２−３とを含んでいる。また、その抵抗素子１において、抵抗素子第２部分３は、長さが第４長さＬ３−４の抵抗素子第２部分３−１と、長さが第５長さＬ３−５の抵抗素子第２部分３−２と、長さが第６長さＬ３−６の抵抗素子第２部分３−３とを含んでいる。第３実施形態の抵抗素子１は、各抵抗部品の長さが、
第１長さＬ３−１＝第６長さＬ３−６
第２長さＬ３−２＝第５長さＬ３−５
第２長さＬ３−３＝第４長さＬ３−４
となるように構成されている。
【００５４】
また、第３実施形態の抵抗素子１において、抵抗素子第１部分２−１と抵抗素子第２部分３−１とは、接続領域３１を介して接続されている。抵抗素子第１部分２−２と抵抗素子第２部分３−２とは、接続領域３２を介して接続されている。抵抗素子第１部分２−３と抵抗素子第２部分３−３とは、接続領域３３を介して接続されている。その抵抗素子１は、接続領域３１をｘ−ｙ平面に垂直な面で切断した断面の面積と、接続領域３２をｘ−ｙ平面に垂直な面で切断した断面の面積と、接続領域３３をｘ−ｙ平面に垂直な面で切断した断面の面積とが、概ね同じ面積になるように構成されている。
【００５５】
図２６は、第３実施形態の抵抗素子１の第１製造過程の半導体材料の状態を例示する平面図である。図２６は、第１実施形態の抵抗素子１の製造工程の第１〜第７段階を実行した後の状態に対応している。その第１製造過程において、基板１１の上に、酸化膜１２、ポリシリコン膜１５、保護酸化膜１６および窒化膜１７を順に形成した上に、幅が第１幅Ｗ１の帯状のレジストパターン１８を、隣り合うレジストパターン１８同士の距離が第２幅Ｗ２となるように形成する。その後、そのレジストパターン１８をマスクに異方性エッチングを行って窒化膜１７を選択的に除去して、保護酸化膜１６の表面を部分的に露出する。
【００５６】
そして、抵抗素子第２部分形成領域１４において、後の工程で抵抗素子第２部分３が形成される領域に抵抗素子第２部分領域用レジスト２１を形成し、その抵抗素子第２部分領域用レジスト２１で覆われていない保護酸化膜１６とその下のポリシリコン膜１５とを選択的に除去する。図２６に示されているように、その抵抗素子第２部分領域用レジスト２１は、後の工程で抵抗素子第２部分３−１が形成される領域の、長さが第４長さＬ３−４であり、抵抗素子第２部分３−２が形成される領域の長さが第５長さＬ３−５であり、抵抗素子第２部分３−３が形成される領域の長さが第６長さＬ３−６である。その第１製造過程において、窒化膜１７の間で、かつ、抵抗素子第２部分領域用レジスト２１で覆われていない領域の酸化膜１２が露出する。
【００５７】
図２７は、第３実施形態の抵抗素子１の第２製造過程の半導体材料の状態を例示する平面図である。図２７は、第１実施形態の抵抗素子１の製造工程の第８〜第１２段階を実行した後の状態に対応している。その第２製造過程において、抵抗素子第２部分形成領域１４に形成されていた抵抗素子第２部分領域用レジスト２１を除去する。そして、全面に酸化膜２３を形成した後、その酸化膜２３を平坦化して残留した酸化膜２３で窒化膜１７の間の第１開口部１９と第２開口部２２とを埋める。その後、窒化膜１７を除去して、酸化膜２３の間の窒化膜１７が設けられていた空間を開口部とする。
【００５８】
そして、抵抗素子第１部分形成領域１３において、後の工程で抵抗素子第１部分２が形成される領域に抵抗素子第１部分領域用レジスト２４を形成し、その抵抗素子第１部分領域用レジスト２４で覆われていない保護酸化膜１６とポリシリコン膜１５とを異方性エッチングによって選択的に除去する。図２３に示されているように、その抵抗素子第１部分領域用レジスト２４は、後の工程で抵抗素子第１部分２−１が形成される領域の、長さが第１長さＬ３−１であり、抵抗素子第１部分２−２が形成される領域の長さが第２長さＬ３−２であり、抵抗素子第１部分２−３が形成される領域の長さが第２長さＬ３−３である。その第３製造過程において、酸化膜２３の間で、かつ、抵抗素子第１部分領域用レジスト２４で覆われていない領域の酸化膜１２が露出する。
【００５９】
図２８は、第３実施形態の抵抗素子１の第３製造過程の半導体材料の状態を例示する平面図である。図２８は、第１実施形態の抵抗素子１の製造工程の第１３段階を実行後で、コンタクト４を形成する前の状態に対応している。その第３製造過程において、抵抗素子第１部分領域用レジスト２４を除去した後、保護酸化膜１６と酸化膜２３とを含む層間絶縁膜６で抵抗素子第１部分２と抵抗素子第２部分３とを覆う。その後、コンタクト４と接続配線５を介して抵抗素子第１部分２−２と抵抗素子第１部分２−３とを接続するとともに、抵抗素子第２部分３−１と抵抗素子第２部分３−２とを接続する。第３実施形態の抵抗素子１は、抵抗素子第１部分２と抵抗素子第２部分３とを接触させるため、抵抗領域の中央部分の接続配線は不要になり、回路に必要な、例えば電源配線等の通過配線領域として利用可能となる。また、抵抗素子第１部分２と抵抗素子第２部分３とを分離していたスペースは削減となるため、抵抗素子領域の面積増大を抑制しつつ、高精度の抵抗素子１としての機能を提供することが可能となる。
【００６０】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。また、上述の複数の実施形態は、その構成、動作に矛盾が生じない範囲において組み合わせて実施することが可能である。
【符号の説明】
【００６１】
１…抵抗素子
２…抵抗素子第１部分
２ａ…抵抗素子第１部分
２ｂ…抵抗素子第１部分
２−１…抵抗素子第１部分
２−２…抵抗素子第１部分
２−３…抵抗素子第１部分
３…抵抗素子第２部分
３ａ…抵抗素子第２部分
３ｂ…抵抗素子第２部分
３−１…抵抗素子第２部分
３−２…抵抗素子第２部分
３−３…抵抗素子第２部分
４…コンタクト
５…接続配線
５ａ…第１接続配線
５ｂ…第２接続配線
５ｃ…第３接続配線
６…層間絶縁膜
１１…基板
１２…酸化膜
１３…抵抗素子第１部分形成領域
１４…抵抗素子第２部分形成領域
１５…ポリシリコン膜
１６…保護酸化膜
１７…窒化膜
１８…レジストパターン
１９…第１開口部
２１…抵抗素子第２部分領域用レジスト
２２…第２開口部
２３…酸化膜
２４…抵抗素子第１部分領域用レジスト
３１…接続領域
３２…接続領域
３３…接続領域
Ｗ１…第１幅
Ｗ２…第２幅
Ｈ１…高さ
Ｌ１…長さ
Ｌ２…長さ
Ｌ３−１…第１長さ
Ｌ３−２…第２長さ
Ｌ３−３…第２長さ
Ｌ３−４…第４長さ
Ｌ３−５…第５長さ
Ｌ３−６…第６長さ
Ｔ１…膜厚
１１１…基板
１１３…第１の抵抗体
１１４…抵抗補助体
１１５…第２の抵抗体
１１７…抵抗素子
１２１…絶縁膜
１２３…抵抗体間絶縁膜
１２５…層間絶縁膜
１３１…コンタクト
１３３…配線
１３５…配線
２１５…多結晶シリコン膜
【技術分野】
【０００１】
本発明は、抵抗素子および抵抗素子の製造方法に関し、特に高精度アナログ回路に適用可能な抵抗素子および抵抗素子の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高精度化の要求に伴って、精度の高い半導体素子が要求されてきている。例えば、電源回路や高精度アナログ回路などを搭載した半導体装置は、複数の抵抗素子を備えている。それらの抵抗素子に対する抵抗値のばらつきを抑制する技術が要求されている。半導体装置に用いられる抵抗素子は、絶縁膜の上に形成された多結晶シリコン膜を、抵抗素子の形状にパターニングすることによって形成される。
【０００３】
その抵抗素子は、多結晶シリコン膜に対する露光やエッチングなどの加工工程を経て形成される。多結晶シリコン膜を加工する時の寸法ばらつきは、その加工によって形成される抵抗素子の抵抗値のばらつきの要因になることがある。露光やエッチングなどの加工工程での寸法ばらつきに起因する抵抗値のばらつきを抑制する技術が知られている（例えば、特許文献１参照）。
【０００４】
図１は、特許文献１に記載された抵抗素子１１７の構成を示す図である。図１の（ａ）は、その抵抗素子１１７の平面を示す平面図であり、図１の（ｂ）は、図１（ａ）におけるＡ−Ａ線に沿ったその抵抗素子１１７の断面を示す断面図である。
【０００５】
図１の（ａ）を参照すると、特許文献１に記載の抵抗素子１１７は、第１の抵抗体１１３と、抵抗補助体１１４と、第２の抵抗体１１５と、抵抗体間絶縁膜１２３と、コンタクト１３１と、配線１３５とを備えている。抵抗体間絶縁膜１２３は、第１の抵抗体１１３と第２の抵抗体１１５との間に形成されている。配線１３５は、第１の抵抗体１１３と第２の抵抗体１１５を直列に接続している。抵抗素子１１７は、第１の抵抗体１１３と第２の抵抗体１１５の相対向する一端部がコンタクト１３１を介して配線１３５で互いに接続され、他端部において、コンタクト１３１を介して配線１３３で半導体装置内の他の素子（図示されず）に接続されている。
【０００６】
図１の（ｂ）を参照すると、第１の抵抗体１１３及び抵抗補助体１１４は、基板１１１の上の絶縁膜１２１上に伸長した側面を備えている。抵抗体間絶縁膜１２３は、第１の抵抗体１１３及び抵抗補助体１１４の上面及び側面、並びに絶縁膜１２１の上面に設けられている。第２の抵抗体１１５は、側面が、抵抗体間絶縁膜１２３を介して第１の抵抗体１１３及び抵抗補助体１１４の伸長した側面に対向している。また、第２の抵抗体１１５は、上面が、第１の抵抗体１１３及び抵抗補助体１１４の上に形成された抵抗体間絶縁膜１２３の上面とほぼ同一面をなしている。第２の抵抗体１１５は、隣接する第１の抵抗体１１３（または抵抗補助体１１４）の幅と合計した幅が一定となるように形成されている。
【０００７】
図２は、特許文献１に記載の抵抗素子１１７の製造工程を示す断面図である。図２の（ａ）を参照すると、その製造工程において、第１の抵抗体１３及び抵抗補助体１４となるポリシリコン膜をエッチング除去し、第１の抵抗体１１３及び抵抗補助体１１４となる帯状のポリシリコン膜を形成している。その後に、絶縁膜１２１及び第１の抵抗体１１３の上に、第１の抵抗体１１３の側面も覆うように、抵抗体間絶縁膜１２３を形成している。
【０００８】
図２の（ｂ）を参照すると、その製造工程において、抵抗体間絶縁膜１２３の上に、第２のポリシリコン膜であるポリシリコン膜２１５を、第１の抵抗体１１３及び絶縁膜１２１の上面の抵抗体間絶縁膜１２３の段差を埋める程度以上の膜厚になるように、ＬＰＣＶＤ法などで形成している。
【０００９】
図２（ｃ）を参照すると、その製造工程において、ポリシリコン膜２１５を表面側から、ＣＭＰ（Chemical and Mechanical Polishing）法にて薄くして、ポリシリコン膜２１５の上面が、第１の抵抗体１１３上の抵抗体間絶縁膜１２３の上面と同じ面になるように形成している。
【００１０】
特許文献１に記載の抵抗素子１１７は、第１の抵抗体１１３と抵抗補助体１１４との間に第２の抵抗体１１５を形成し、その第１の抵抗体１１３と第２の抵抗体１１５とを接続することで、加工ばらつきの影響を抑制している。例えば、第１の抵抗体１１３と抵抗補助体１１４とが、設計段階の幅よりも太くなった場合、抵抗値は低くなるように変動する。このとき、第２の抵抗体１１５は、第１の抵抗体１１３（または抵抗補助体１１４）の幅に依存して、その幅が細くなる。したがって、第２の抵抗体１１５の抵抗値は高くなるように変動し、第１の抵抗体１１３と第２の抵抗体１１５とを接続することで、全体の抵抗変動を抑制している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−１６５６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献１に記載の抵抗素子１１７を製造する場合、上述したように、ＣＭＰ（Chemical and Mechanical Polishing）法にて、ポリシリコン膜２１５の上面と第１の抵抗体１１３上の抵抗体間絶縁膜１２３の上面とが同じ面になるようにしている。しかしながら、第２の抵抗体１１５を形成する工程におけるＣＭＰでは、その第２の抵抗体１１５の膜厚がばらつくことがある。第２の抵抗体１１５の膜厚のばらつきは、全体の抵抗値の変動を引き起こしてしまい、抵抗素子１１７の高精度化の妨げになる。本発明が解決しようとする課題は、膜厚のばらつきに起因する抵抗値の変動を抑制し、より高精度な抵抗素子を提供することにある。
【課題を解決するための手段】
【００１３】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
上記の課題を解決するために、第１膜厚（Ｔ１）（Ｈ１）で形成され、第１幅（Ｗ１）を有する抵抗素子第１部分（２）と、第１膜厚（Ｔ１）（Ｈ１）で形成され、第１幅（Ｗ１）に依存して決定する第２幅（Ｗ２）を有する抵抗素子第２部分（３）とを具備する抵抗素子を構成する。ここにおいて、第１幅（Ｗ１）と第２幅（Ｗ２）との和は一定である。また、抵抗素子第１部分（２）は、抵抗素子第１部分（２）の底面からの高さが第１高さ（Ｈ１）となる位置に、抵抗素子第１部分（２）の上面を有する。また、抵抗素子第２部分（３）は、抵抗素子第１部分（２）の底面を含む面からの高さが第１高さ（Ｈ１）となる位置に、抵抗素子第２部分（３）の上面を有する。そして、抵抗素子第１部分（２）と抵抗素子第２部分（３）とは、接続部を介して互いに接続されている。
【００１５】
上記のような抵抗素子は、抵抗素子第１部分（２）の幅が製造ばらつきに起因して変動した場合であっても、その変動に対応して抵抗素子第２部分（３）の幅が変動する。両方の部分を接続して、基本となる抵抗部品を構成する。その抵抗素子第１部分（２）と抵抗素子第２部分（３）とは、同一工程で形成された導電体膜（ポリシリコン膜）の膜厚を変えることなく構成されている。
【００１６】
また、以下の［ａ］〜［ｇ］の工程を実施することで、上記の課題を解決するための抵抗素子を構成することができる。その製造方法において、［ａ］第１幅（Ｗ１）の抵抗素子第１部分（２）が設けられる第１部分配置予定領域（１３）と第２幅（Ｗ２）の抵抗素子第２部分（３）が設けられる第２部分配置予定領域（１４）とを特定する。［ｂ］基板に形成された第１絶縁膜（１２）の上に第１膜厚（Ｔ１）の導電体膜（１５）を形成する。［ｃ］第１部分配置予定領域（１３）の導電体膜（１５）と第２部分配置予定領域（１４）の導電体膜（１５）とに、トレンチ状の第１開口部（１９）を有する第２絶縁膜（１７）を形成する。［ｄ］第２部分配置予定領域（１４）を第１レジスト（２１）で覆い、第１レジスト（２１）で覆われていない第２絶縁膜（１７）をマスクにして、第１部分配置予定領域（１３）の導電体膜（１５）を選択的にエッチングして導電体膜（１５）に第２開口部（２２）を形成する。［ｅ］第１レジスト（２１）を除去した後、第１開口部（１９）と第２開口部（２２）とを、第２絶縁膜（１７）とはエッチングレートが異なる第３絶縁膜（２３）で埋めた後、第２絶縁膜（１７）を除去する。［ｆ］第１部分配置予定領域（１３）の第３絶縁膜（２３）と導電体膜（１５）とを、第２レジストで覆う。［ｇ］第２レジストで覆われていない第３絶縁膜（２３）をマスクにして、導電体膜（１５）を選択的にエッチングして導電体膜（１５）に第３開口部を形成する。
【００１７】
上述のように、上記の課題を解決するための抵抗素子の製造方法において、第１膜厚（Ｔ１）の導電体膜（１５）に対する平坦化工程を実行することなく抵抗素子第１部分（２）と抵抗素子第２部分（３）とを構成している。また、抵抗素子第１部分（２）抵抗素子第２部分（３）を形成する際の絶縁膜を利用して、自己整合的に互いの幅を特定している。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、膜厚のばらつきに起因する抵抗値の変動を抑制し、より高精度な抵抗素子を提供することが可能とある。
【図面の簡単な説明】
【００１９】
【図１】図１は、従来の抵抗素子の構成を示す図である。
【図２】図２は、従来の抵抗素子の製造工程を示す断面図である。
【図３】図３は、第１実施形態の抵抗素子１の構成を例示する平面図である。
【図４】図４は、第１実施形態の抵抗素子１の構成を例示する断面図である。
【図５Ａ】図５Ａは、第１実施形態の抵抗素子１の製造工程における第１段階の半導体材料の状態を例示する断面図である。
【図５Ｂ】図５Ｂは、第１実施形態の抵抗素子１の製造工程における第１段階の半導体材料の状態を例示する平面図である。
【図６】図６は、第１実施形態の抵抗素子１の製造工程における第２段階の半導体材料の状態を例示する断面図である。
【図７Ａ】図７Ａは、第１実施形態の抵抗素子１の製造工程における第３段階の半導体材料の状態を例示する断面図である。
【図７Ｂ】図７Ｂは、第１実施形態の抵抗素子１の第３段階の半導体材料の状態を例示する平面図である。
【図８】図８は、第１実施形態の抵抗素子１の製造工程における第４段階の半導体材料の状態を例示する断面図である。
【図９】図９は、第１実施形態の抵抗素子１の製造工程における第５段階の半導体材料の状態を例示する断面図である。
【図１０Ａ】図１０Ａは、第１実施形態の抵抗素子１の製造工程における第６段階の半導体材料の状態を例示する断面図である。
【図１０Ｂ】図１０Ｂは、第１実施形態の抵抗素子１の製造工程における第６段階の半導体材料の状態を例示する平面図である。
【図１１】図１１は、第１実施形態の抵抗素子１の製造工程における第７段階の半導体材料の状態を例示する断面図である。
【図１２Ａ】図１２Ａは、第１実施形態の抵抗素子１の製造工程における第８段階の半導体材料の状態を例示する断面図である。
【図１２Ｂ】図１２Ｂは、第１実施形態の抵抗素子１の製造工程における第８段階の半導体材料の状態を例示する平面図である。
【図１３】図１３は、第１実施形態の抵抗素子１の製造工程における第９段階の半導体材料の状態を例示する断面図である。
【図１４】図１４は、第１実施形態の抵抗素子１の製造工程における第１０段階の半導体材料の状態を例示する断面図である。
【図１５Ａ】図１５Ａは、第１実施形態の抵抗素子１の製造工程における第１１段階の半導体材料の状態を例示する断面図である。
【図１５Ｂ】図１５Ｂは、第１実施形態の抵抗素子１の製造工程における第１１段階の半導体材料の状態を例示する平面図である。
【図１６】図１６は、第１実施形態の抵抗素子１の製造工程における第１２段階の半導体材料の状態を例示する断面図である。
【図１７Ａ】図１７Ａは、第１実施形態の抵抗素子１の製造工程における第１３段階の半導体材料の状態を例示する断面図である。
【図１７Ｂ】図１７Ｂは、第１実施形態の抵抗素子１の製造工程における第１３段階の半導体材料の状態を例示する平面図である。
【図１８】図１８は、第１実施形態の抵抗素子１の製造工程における第１４段階の半導体材料の状態を例示する断面図である。
【図１９】図１９は、特許文献１に記載の抵抗素子１１７の比較例における構成を例示する断面図である。
【図２０】図２０は、第２実施形態の抵抗素子１の構成を例示する平面図である。
【図２１】図２１は、第２実施形態の抵抗素子１の第１製造過程の半導体材料の状態を例示する平面図である。
【図２２】図２２は、第２実施形態の抵抗素子１の第２製造過程の半導体材料の状態を例示する平面図である。
【図２３】図２３は、第２実施形態の抵抗素子１の第３製造過程の半導体材料の状態を例示する平面図である。
【図２４】図２４は、第２実施形態の抵抗素子１の第４製造過程の半導体材料の状態を例示する平面図である。
【図２５】図２５は、第３実施形態の抵抗素子１の構成を例示する平面図である。
【図２６】図２６は、第３実施形態の抵抗素子１の第１製造過程の半導体材料の状態を例示する平面図である。
【図２７】図２７は、第３実施形態の抵抗素子１の第２製造過程の半導体材料の状態を例示する平面図である。
【図２８】図２８は、第３実施形態の抵抗素子１の第３製造過程の半導体材料の状態を例示する平面図である。
【発明を実施するための形態】
【００２０】
［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図３は、本実施形態の抵抗素子１の構成を例示する平面図である。本実施形態の抵抗素子１は、抵抗素子第１部分２と、抵抗素子第２部分３と、コンタクト４と、接続配線５とを備えている。また、抵抗素子第１部分２と抵抗素子第２部分３とは、層間絶縁膜６で覆われている。以下の第１実施形態においては、二つの抵抗素子第１部分２と二つの抵抗素子第２部分３とを備えている抵抗素子１を例示する。この構成は、本実施形態の抵抗素子１に対する理解を容易にするためのものであり、抵抗素子１における抵抗素子第１部分２や抵抗素子第２部分３の数を制限するものではない。なお、以下の実施形態において、複数の抵抗素子第１部分２、または複数の抵抗素子第２部分３の各々を区別する場合には、枝符号（例えば“２ａ”など）を付して説明を行う。
【００２１】
図３を参照すると、抵抗素子第１部分２は、長さが長さＬ１で幅が第１幅Ｗ１のポリシリコンで構成されている。その抵抗素子第１部分２（抵抗素子第１部分２ａ）は、隣に設けられた他の抵抗素子第１部分２（抵抗素子第１部分２ｂ）と第２幅Ｗ２と同じ距離だけ離れた位置に配置されている。抵抗素子第２部分３は、長さが長さＬ１で幅が第２幅Ｗ２のポリシリコンで構成されている。その抵抗素子第２部分３（抵抗素子第２部分３ａ）は、隣に設けられた他の抵抗素子第２部分３（抵抗素子第２部分３ｂ）と第１幅Ｗ１と同じ距離だけ離れた位置に配置されている。
【００２２】
接続配線５は、互いに独立して配置された抵抗素子第１部分２と抵抗素子第２部分３とを、コンタクト４を介して互いに接続している。その接続配線５は、第１接続配線５ａと、第２接続配線５ｂと、第３接続配線５ｃとを含んでいる。第１接続配線５ａは、抵抗素子１における一方の入出力端としての機能を提供する。第３接続配線５ｃは、抵抗素子１における他方の一方の入出力端としての機能を提供する。
【００２３】
図３に示されているように、抵抗素子第１部分２ａの一方の端部は、コンタクト４を介して第１接続配線５ａに接続されている。抵抗素子第１部分２ａの他方の端部は、コンタクト４を介して第２接続配線５ｂに接続されている。同様に、抵抗素子第１部分２ｂの一方の端部は、コンタクト４を介して第３接続配線５ｃに接続されている。抵抗素子第１部分２ｂの他方の端部は、コンタクト４を介して第２接続配線５ｂに接続されている。
【００２４】
抵抗素子第２部分３ａの一方の端部は、コンタクト４を介して第１接続配線５ａに接続されている。抵抗素子第２部分３ａの他方の端部は、コンタクト４を介して第２接続配線５ｂに接続されている。同様に、抵抗素子第２部分３ｂの一方の端部は、コンタクト４を介して第３接続配線５ｃに接続されている。抵抗素子第２部分３ｂの他方の端部は、コンタクト４を介して第２接続配線５ｂに接続されている。
【００２５】
図４は、図３の平面図におけるＡ−Ａ断面の構成を例示する断面図である。本実施形態の抵抗素子１において、抵抗素子第１部分２と抵抗素子第２部分３とは、基板１１の上に設けられた酸化膜１２の上に配置されている。図４に示されているように、抵抗素子第１部分２と抵抗素子第２部分３とは、酸化膜１２の上面からの高さが高さＨ１となるように形成されている。また、本実施形態の抵抗素子１において、抵抗素子第１部分２と抵抗素子第２部分３とは、第１幅Ｗ１と第２幅Ｗ２との和が一定値（Ｗ）になるように形成されている。
【００２６】
上述のように、本実施形態の抵抗素子１においては、幅が第１幅Ｗ１の抵抗素子第１部分２と、幅が第２幅Ｗ２の抵抗素子第２部分３とを、膜厚のばらつきを生じさせることなく構成することが可能である。その抵抗素子第１部分２と抵抗素子第２部分３とを接続して抵抗素子１とすることによって、高精度な抵抗素子１を構成することができる
【００２７】
以下に、本実施形態の抵抗素子１の製造工程について説明を行う。図５Ａは、本実施形態の抵抗素子１の製造工程における第１段階の半導体材料の状態を例示する断面図である。また、図５Ｂは、その第１段階の半導体材料の状態を例示する平面図である。本実施形態の抵抗素子１の製造工程における半導体材料は、抵抗素子第１部分形成領域１３と抵抗素子第２部分形成領域１４とを含んでいる。その抵抗素子第１部分形成領域１３には、抵抗素子第１部分２が形成され、その抵抗素子第２部分形成領域１４には、抵抗素子第２部分３が形成される。
【００２８】
図５Ａに示されているように、その第１段階において、基板１１の上に酸化膜１２を形成し、その酸化膜１２の上に、厚さが膜厚Ｔ１のポリシリコン膜１５を形成する。その後、ポリシリコン膜１５に、不純物をイオン注入によって導入する。そのポリシリコン膜１５の膜厚Ｔ１は、後の工程でも維持され、最終的に抵抗素子第１部分２と抵抗素子第２部分３の底面からの高さである高さＨ１となる。
【００２９】
図５Ｂに示されているように、その第１段階において、抵抗素子第１部分形成領域１３と抵抗素子第２部分形成領域１４との各々に対し、酸化膜１２を形成した後に、その酸化膜１２上に、同一工程でポリシリコン膜１５を形成する。その後、そのポリシリコン膜１５の全面に、後の工程で形成される抵抗素子第１部分２と抵抗素子第２部分３とが所定の抵抗値になるように、不純物をイオン注入する。
【００３０】
図６は、本実施形態の抵抗素子１の製造工程における第２段階の半導体材料の状態を例示する断面図である。その第２段階において、抵抗素子第１部分形成領域１３と抵抗素子第２部分形成領域１４の各々に対し、同一工程で保護酸化膜１６を形成し、その保護酸化膜１６の上に、同一工程で窒化膜１７を形成する。
【００３１】
図７Ａは、本実施形態の抵抗素子１の製造工程における第３段階の半導体材料の状態を例示する断面図である。また、図７Ｂは、その第３段階の半導体材料の状態を例示する平面図である。図７Ａに示されているように、その第３工程において、窒化膜１７の上にレジストパターン１８を形成する。そのレジストパターン１８は、幅が第１幅Ｗ１で形成されている。また、隣り合うレジストパターン１８同士は、互いの間隔が第２幅Ｗ２となるように配置されている。
【００３２】
図７Ｂに示されているように、抵抗素子第１部分形成領域１３と抵抗素子第２部分形成領域１４とには、複数のレジストパターン１８が、幅が第１幅Ｗ１の帯状に形成され、それらは互いに略平行に配置されている。また、それらの複数のレジストパターン１８は、互いの間隔が第２幅Ｗ２となるように離れて配置され、隣り合うレジストパターン１８の間では、窒化膜１７の表面が露出している。
【００３３】
図８は、本実施形態の抵抗素子１の製造工程における第４段階の半導体材料の状態を例示する断面図である。その第４段階において、レジストパターン１８をマスクにして窒化膜１７を異方性エッチングによって選択的に除去し保護酸化膜１６の表面を露出する。その異方性エッチングによって、幅が第２幅Ｗ２の第１開口部１９を形成する。
【００３４】
図９は、本実施形態の抵抗素子１の製造工程における第５段階の半導体材料の状態を例示する断面図である。その第５段階において、窒化膜１７の上のレジストパターン１８を除去し、そのレジストパターン１８で覆われていた窒化膜１７の表面を露出する。
【００３５】
図１０Ａは、本実施形態の抵抗素子１の製造工程における第６段階の半導体材料の状態を例示する断面図である。また、図１０Ｂは、本実施形態の抵抗素子１の製造工程における第６段階の半導体材料の状態を例示する平面図である。図１０Ａに示されているように、その第６段階において、抵抗素子第２部分形成領域１４に配置されている窒化膜１７と、その窒化膜１７の間で露出している保護酸化膜１６の表面を抵抗素子第２部分領域用レジスト２１で覆う。図１０Ｂに示されているように、その第６工程において、窒化膜１７が延伸する方向に沿って、長さが長さＬ１となるように抵抗素子第２部分領域用レジスト２１を形成する。抵抗素子第２部分領域用レジスト２１が、抵抗素子第２部分形成領域１４の保護酸化膜１６と窒化膜１７とを覆うことで、その抵抗素子第２部分領域用レジスト２１に覆われた保護酸化膜１６と窒化膜１７との下のポリシリコン膜１５も保護される。
【００３６】
図１１は、本実施形態の抵抗素子１の製造工程における第７段階の半導体材料の状態を例示する断面図である。その第７段階において、抵抗素子第１部分形成領域１３の窒化膜１７をマスクとして作用させ、保護酸化膜１６とポリシリコン膜１５を異方性エッチングによって選択的に除去する。その異方性エッチングによって、酸化膜１２の表面を露出するように、幅が第２幅Ｗ２の第２開口部２２を形成する。第２開口部２２は、第１開口部１９に続く開口部分として形成される。また、その第７段階において、抵抗素子第２部分形成領域１４では、抵抗素子第２部分領域用レジスト２１で覆われていない保護酸化膜１６とポリシリコン膜１５が、異方性エッチングによって選択的に除去される。
【００３７】
図１２Ａは、本実施形態の抵抗素子１の製造工程における第８段階の半導体材料の状態を例示する断面図である。また、図１２Ｂは、本実施形態の抵抗素子１の製造工程における第８段階の半導体材料の状態を例示する平面図である。図１２Ａに示されているように、その第８段階において、抵抗素子第２部分形成領域１４に形成されていた抵抗素子第２部分領域用レジスト２１を除去し、その抵抗素子第２部分領域用レジスト２１に覆われていた窒化膜１７と保護酸化膜１６とを再び露出する。図１２Ｂに示されているように、その第８段階で抵抗素子第２部分形成領域１４の抵抗素子第２部分領域用レジスト２１を除去することで、その酸化膜１２に覆われていた保護酸化膜１６と窒化膜１７とが露出する。また、抵抗素子第２部分領域用レジスト２１に覆われていなかった保護酸化膜１６とポリシリコン膜１５は、上述の第７段階において除去されているため、図１２Ｂに示されているように、その部分の酸化膜１２の表面が露出している。
【００３８】
図１３は、本実施形態の抵抗素子１の製造工程における第９段階の半導体材料の状態を例示する断面図である。その第９段階において、開口部（第１開口部１９、第２開口部２２）を埋める酸化膜２３を成長させる。その酸化膜２３は、抵抗素子第１部分形成領域１３において、第１開口部１９と第２開口部２２とを埋めるとともに窒化膜１７を覆う。また、その酸化膜２３は、抵抗素子第２部分形成領域１４において、第１開口部１９を覆っていた抵抗素子第２部分領域用レジスト２１が除去されたことで再び露出することになった第１開口部１９を埋めるとともに、露出していた窒化膜１７を覆う。その後、抵抗素子第１部分形成領域１３と抵抗素子第２部分形成領域１４とにおいて、その抵抗素子第１部分形成領域１３をＣＭＰで研磨して、酸化膜２３と窒化膜１７を平坦化させる。
【００３９】
図１４は、本実施形態の抵抗素子１の製造工程における第１０段階の半導体材料の状態を例示する断面図である。その第１０段階において、抵抗素子第１部分形成領域１３と抵抗素子第２部分形成領域１４とに形成されていた窒化膜１７を除去し、その窒化膜１７の下に位置していた保護酸化膜１６の表面を露出する。それによって、抵抗素子第２部分形成領域１４には、ポリシリコン膜１５と保護酸化膜１６の上に、幅が第１幅Ｗ１の開口部が形成される。
【００４０】
図１５Ａは、本実施形態の抵抗素子１の製造工程における第１１段階の半導体材料の状態を例示する断面図である。また、図１５Ｂは、本実施形態の抵抗素子１の製造工程における第１１段階の半導体材料の状態を例示する平面図である。図１５Ａに示されているように、その第１１段階において、抵抗素子第１部分形成領域１３に配置されている酸化膜２３と、その酸化膜２３の間で露出している保護酸化膜１６の表面を抵抗素子第２部分領域用レジスト２１で覆う。図１５Ｂに示されているように、その第６工程において、酸化膜２３が延伸する方向に沿って、長さが長さＬ１となるように抵抗素子第１部分領域用レジスト２４を形成する。抵抗素子第１部分領域用レジスト２４が、抵抗素子第１部分形成領域１３の保護酸化膜１６と酸化膜２３とを覆うことで、その抵抗素子第１部分領域用レジスト２４に覆われた保護酸化膜１６の下のポリシリコン膜１５も保護される。
【００４１】
図１６は、本実施形態の抵抗素子１の製造工程における第１２段階の半導体材料の状態を例示する断面図である。その第１２段階において、抵抗素子第２部分形成領域１４の酸化膜２３をマスクとして作用させて露出している保護酸化膜１６と、その保護酸化膜１６の下のポリシリコン膜１５を除去する。このとき、抵抗素子第１部分形成領域１３では、抵抗素子第１部分領域用レジスト２４で覆われているポリシリコン膜１５を保護しつつ、その抵抗素子第１部分領域用レジスト２４で覆われていない保護酸化膜１６と、その下のポリシリコン膜１５とを除去する。これによって、抵抗素子第１部分形成領域１３に抵抗素子第１部分２が形成され、抵抗素子第２部分形成領域１４に抵抗素子第２部分３が形成される。
【００４２】
図１７Ａは、本実施形態の抵抗素子１の製造工程における第１３段階の半導体材料の状態を例示する断面図である。また、図１７Ｂは、本実施形態の抵抗素子１の製造工程における第１３段階の半導体材料の状態を例示する平面図である。図１７Ａに示されているように、その第１３段階において、抵抗素子第１部分形成領域１３に形成されていた抵抗素子第１部分領域用レジスト２４を除去する。図１７Ｂに示されているように、抵抗素子第１部分領域用レジスト２４で覆われていた抵抗素子第１部分形成領域１３のポリシリコン膜１５は、長さが長さＬ１となるようにエッチングされ、それによって抵抗素子第１部分２の形状が形成される。また、抵抗素子第２部分形成領域１４のポリシリコン膜１５は、上述の第１２段階で、幅が第２幅Ｗ２となるようにエッチングされ、それによって抵抗素子第２部分３の形状が形成される。
【００４３】
図１８は、本実施形態の抵抗素子１の製造工程における第１４段階の半導体材料の状態を例示する断面図である。その第１４段階において、酸化膜２３と保護酸化膜１６とを含む層間絶縁膜６を形成する。その後、その層間絶縁膜６を貫通するコンタクト４を形成する。抵抗素子第１部分形成領域１３において、コンタクト４を介して抵抗素子第１部分２に接続される接続配線５を形成し、抵抗素子第２部分形成領域１４において、コンタクト４を介して抵抗素子第２部分３に接続される接続配線５を形成する。その接続配線５を介して、抵抗素子第１部分２と抵抗素子第２部分３とを接続することで、所定の抵抗値を有する抵抗素子１を完成させる。
【００４４】
［比較例］
以下に、本願発明に対する比較例について説明を行う。図１９は、上述した特許文献１に記載の抵抗素子１１７の比較例における構成を例示する断面図である。上述の抵抗素子１１７の製造工程には、ＣＭＰによって多結晶シリコン膜２１５を研磨する工程が含まれている。図１９に示されているように、第１の抵抗体１１３（または抵抗補助体１１４）の上面を覆う絶縁膜１２１が確実に露出するように多結晶シリコン膜２１５の研磨を実行した場合、第２の抵抗体１１５の膜厚が、第１の抵抗体１１３（または抵抗補助体１１４）よりも薄くなってしまうことがある。また、第２の抵抗体１１５の膜厚が薄くなるのを抑制しようとすると、絶縁膜１２１の上に、余分な多結晶シリコン材料が残留してしまう場合がある。
【００４５】
本実施形態の抵抗素子１は、比較例の抵抗素子１１７のようなＣＭＰ工程を行うことなく形成される。したがって、抵抗素子第１部分２と抵抗素子第２部分３とにおける膜厚のばらつきが生じることがなく、より高精度な抵抗素子１を構成することが可能となる。また、抵抗素子第１部分２と抵抗素子第２部分３とは、各々を自己整合的に形成する際の絶縁膜を利用して、互いの幅を特定している。したがって、抵抗素子第１部分２と抵抗素子第２部分３とを絶縁する絶縁膜に膜厚を制御する必要がなく、第１幅Ｗ１と第２幅Ｗ２との和を常に一定にすることができる。
【００４６】
［第２実施形態］
以下に、本願発明の抵抗素子１における第２実施形態について説明を行う。図２０は、第２実施形態の抵抗素子１の構成を例示する平面図である。上述の第１実施形態の抵抗素子１は、図３の座標軸を基準にしたとき、抵抗素子第１部分２と抵抗素子第２部分３とがｘ方向に並んで配置されていた。図２０に示されているように、第２実施形態の抵抗素子１は、抵抗素子第１部分２が配置されている抵抗素子第１部分形成領域１３と、抵抗素子第２部分３が配置されている抵抗素子第２部分形成領域１４とが、ｙ方向に並ぶように構成されている。以下の第２実施形態においては、３つの抵抗素子第１部分２と３つの抵抗素子第２部分３とが直列に接続された抵抗素子１を例示する。この構成は、本実施形態の抵抗素子１に対する理解を容易にするためのものであり、抵抗素子１における抵抗素子第１部分２や抵抗素子第２部分３の数や接続を制限するものではない
【００４７】
第１実施形態の抵抗素子１を構成する場合、抵抗本数が増加するに従い横方向の第１接続配線５ａや第３接続配線５ｃの本数も増加し、配線領域の面積が増加すると共に、接続が複雑化する懸念がある。第２実施形態の抵抗素子１では、抵抗素子第１部分２や抵抗素子第２部分３を形成する際の空き領域を、上層の配線を配置する領域として利用することにより、配線領域の面積拡大を抑え配線接続を単純化させることが可能である。
【００４８】
図２１は、第２実施形態の抵抗素子１の第１製造過程の半導体材料の状態を例示する平面図である。図２１は、第１実施形態の抵抗素子１の製造工程の第１〜第３段階を実行した後の状態に対応している。その第１製造過程において、基板１１の上に、酸化膜１２、ポリシリコン膜１５、保護酸化膜１６および窒化膜１７を順に形成した上に、幅が第１幅Ｗ１の帯状のレジストパターン１８を、隣り合うレジストパターン１８同士の距離が第２幅Ｗ２となるように形成する。図２１に示されているように、レジストパターン１８は、抵抗素子第１部分形成領域１３と抵抗素子第２部分形成領域１４とに渡って形成される。
【００４９】
図２２は、第２実施形態の抵抗素子１の第２製造過程の半導体材料の状態を例示する平面図である。図２２は、第１実施形態の抵抗素子１の製造工程の第４〜第７段階を実行した後の状態に対応している。その第２製造過程では、レジストパターン１８をマスクに異方性エッチングを行って窒化膜１７を選択的に除去して、保護酸化膜１６の表面を部分的に露出する。そして、抵抗素子第２部分形成領域１４において、後の工程で抵抗素子第２部分３が形成される領域に抵抗素子第２部分領域用レジスト２１を形成し、その抵抗素子第２部分領域用レジスト２１で覆われていない保護酸化膜１６とその下のポリシリコン膜１５とを選択的に除去する。図２２に示されているように、その第２製造過程において、窒化膜１７の間で、かつ、抵抗素子第２部分領域用レジスト２１で覆われていない領域の酸化膜１２が露出する。
【００５０】
図２３は、第２実施形態の抵抗素子１の第３製造過程の半導体材料の状態を例示する平面図である。図２３は、第１実施形態の抵抗素子１の製造工程の第８〜第１２段階を実行した後の状態に対応している。その第２製造過程では、抵抗素子第２部分形成領域１４に形成されていた抵抗素子第２部分領域用レジスト２１を除去する。そして、全面に酸化膜２３を形成した後、その酸化膜２３を平坦化して残留した酸化膜２３で窒化膜１７の間の第１開口部１９と第２開口部２２とを埋める。その後、窒化膜１７を除去して、酸化膜２３の間の窒化膜１７が設けられていた空間を開口部とする。そして、抵抗素子第１部分形成領域１３において、後の工程で抵抗素子第１部分２が形成される領域に抵抗素子第１部分領域用レジスト２４を形成し、その抵抗素子第１部分領域用レジスト２４で覆われていない保護酸化膜１６とポリシリコン膜１５とを異方性エッチングによって選択的に除去する。図２３に示されているように、その第３製造過程において、酸化膜２３の間で、かつ、抵抗素子第１部分領域用レジスト２４で覆われていない領域の酸化膜１２が露出する。
【００５１】
図２４は、第２実施形態の抵抗素子１の第４製造過程の半導体材料の状態を例示する平面図である。図２４は、第１実施形態の抵抗素子１の製造工程の第１３段階を実行後で、コンタクト４を形成する前の状態に対応している。その第４製造過程において、抵抗素子第１部分領域用レジスト２４を除去した後、保護酸化膜１６と酸化膜２３とを含む層間絶縁膜６で抵抗素子第１部分２と抵抗素子第２部分３とを覆う。その後、コンタクト４と接続配線５を介して抵抗素子第１部分２と抵抗素子第２部分３とを接続する。ことで、第２実施形態では、抵抗素子第１部分２と抵抗素子第２部分３とが近接しているため抵抗本数が増えても接続配線は短く単純化でき、その結果、配線領域の面積の増大を抑制しつつ、高精度の抵抗素子１としての機能を提供することが可能となる。
【００５２】
［第３実施形態］
以下に、本願発明の抵抗素子１における第３実施形態について説明を行う。図２５は、第３実施形態の抵抗素子１の構成を例示する平面図である。上述の第２実施形態の抵抗素子１は、抵抗素子第１部分形成領域１３に配置される抵抗素子第１部分２と、抵抗素子第２部分形成領域１４に配置される抵抗素子第２部分３とが、ｙ方向に離れている。第３実施形態の抵抗素子１は、抵抗素子第１部分２と抵抗素子第２部分３との一部が接触するような形状で構成されている。また、第３実施形態の抵抗素子１は、長さが異なる複数の抵抗素子第１部分２と、長さが異なる複数の抵抗素子第２部分３とが組み合わされて構成されている。なお、以下の第３実施形態においては、長さが異なる３つの抵抗素子第１部分２と、長さが異なる３つの抵抗素子第２部分３とを備え、それらが直列接続である抵抗素子１を例示する。この構成は、本実施形態の抵抗素子１に対する理解を容易にするためのものであり、抵抗素子１における抵抗素子第１部分２や抵抗素子第２部分３の数や接続を制限するものではない
【００５３】
図２５を参照すると、第３実施形態の抵抗素子１において、抵抗素子第１部分２は、長さが第１長さＬ３−１の抵抗素子第１部分２−１と、長さが第２長さＬ３−２の抵抗素子第１部分２−２と、長さが第２長さＬ３−３の抵抗素子第１部分２−３とを含んでいる。また、その抵抗素子１において、抵抗素子第２部分３は、長さが第４長さＬ３−４の抵抗素子第２部分３−１と、長さが第５長さＬ３−５の抵抗素子第２部分３−２と、長さが第６長さＬ３−６の抵抗素子第２部分３−３とを含んでいる。第３実施形態の抵抗素子１は、各抵抗部品の長さが、
第１長さＬ３−１＝第６長さＬ３−６
第２長さＬ３−２＝第５長さＬ３−５
第２長さＬ３−３＝第４長さＬ３−４
となるように構成されている。
【００５４】
また、第３実施形態の抵抗素子１において、抵抗素子第１部分２−１と抵抗素子第２部分３−１とは、接続領域３１を介して接続されている。抵抗素子第１部分２−２と抵抗素子第２部分３−２とは、接続領域３２を介して接続されている。抵抗素子第１部分２−３と抵抗素子第２部分３−３とは、接続領域３３を介して接続されている。その抵抗素子１は、接続領域３１をｘ−ｙ平面に垂直な面で切断した断面の面積と、接続領域３２をｘ−ｙ平面に垂直な面で切断した断面の面積と、接続領域３３をｘ−ｙ平面に垂直な面で切断した断面の面積とが、概ね同じ面積になるように構成されている。
【００５５】
図２６は、第３実施形態の抵抗素子１の第１製造過程の半導体材料の状態を例示する平面図である。図２６は、第１実施形態の抵抗素子１の製造工程の第１〜第７段階を実行した後の状態に対応している。その第１製造過程において、基板１１の上に、酸化膜１２、ポリシリコン膜１５、保護酸化膜１６および窒化膜１７を順に形成した上に、幅が第１幅Ｗ１の帯状のレジストパターン１８を、隣り合うレジストパターン１８同士の距離が第２幅Ｗ２となるように形成する。その後、そのレジストパターン１８をマスクに異方性エッチングを行って窒化膜１７を選択的に除去して、保護酸化膜１６の表面を部分的に露出する。
【００５６】
そして、抵抗素子第２部分形成領域１４において、後の工程で抵抗素子第２部分３が形成される領域に抵抗素子第２部分領域用レジスト２１を形成し、その抵抗素子第２部分領域用レジスト２１で覆われていない保護酸化膜１６とその下のポリシリコン膜１５とを選択的に除去する。図２６に示されているように、その抵抗素子第２部分領域用レジスト２１は、後の工程で抵抗素子第２部分３−１が形成される領域の、長さが第４長さＬ３−４であり、抵抗素子第２部分３−２が形成される領域の長さが第５長さＬ３−５であり、抵抗素子第２部分３−３が形成される領域の長さが第６長さＬ３−６である。その第１製造過程において、窒化膜１７の間で、かつ、抵抗素子第２部分領域用レジスト２１で覆われていない領域の酸化膜１２が露出する。
【００５７】
図２７は、第３実施形態の抵抗素子１の第２製造過程の半導体材料の状態を例示する平面図である。図２７は、第１実施形態の抵抗素子１の製造工程の第８〜第１２段階を実行した後の状態に対応している。その第２製造過程において、抵抗素子第２部分形成領域１４に形成されていた抵抗素子第２部分領域用レジスト２１を除去する。そして、全面に酸化膜２３を形成した後、その酸化膜２３を平坦化して残留した酸化膜２３で窒化膜１７の間の第１開口部１９と第２開口部２２とを埋める。その後、窒化膜１７を除去して、酸化膜２３の間の窒化膜１７が設けられていた空間を開口部とする。
【００５８】
そして、抵抗素子第１部分形成領域１３において、後の工程で抵抗素子第１部分２が形成される領域に抵抗素子第１部分領域用レジスト２４を形成し、その抵抗素子第１部分領域用レジスト２４で覆われていない保護酸化膜１６とポリシリコン膜１５とを異方性エッチングによって選択的に除去する。図２３に示されているように、その抵抗素子第１部分領域用レジスト２４は、後の工程で抵抗素子第１部分２−１が形成される領域の、長さが第１長さＬ３−１であり、抵抗素子第１部分２−２が形成される領域の長さが第２長さＬ３−２であり、抵抗素子第１部分２−３が形成される領域の長さが第２長さＬ３−３である。その第３製造過程において、酸化膜２３の間で、かつ、抵抗素子第１部分領域用レジスト２４で覆われていない領域の酸化膜１２が露出する。
【００５９】
図２８は、第３実施形態の抵抗素子１の第３製造過程の半導体材料の状態を例示する平面図である。図２８は、第１実施形態の抵抗素子１の製造工程の第１３段階を実行後で、コンタクト４を形成する前の状態に対応している。その第３製造過程において、抵抗素子第１部分領域用レジスト２４を除去した後、保護酸化膜１６と酸化膜２３とを含む層間絶縁膜６で抵抗素子第１部分２と抵抗素子第２部分３とを覆う。その後、コンタクト４と接続配線５を介して抵抗素子第１部分２−２と抵抗素子第１部分２−３とを接続するとともに、抵抗素子第２部分３−１と抵抗素子第２部分３−２とを接続する。第３実施形態の抵抗素子１は、抵抗素子第１部分２と抵抗素子第２部分３とを接触させるため、抵抗領域の中央部分の接続配線は不要になり、回路に必要な、例えば電源配線等の通過配線領域として利用可能となる。また、抵抗素子第１部分２と抵抗素子第２部分３とを分離していたスペースは削減となるため、抵抗素子領域の面積増大を抑制しつつ、高精度の抵抗素子１としての機能を提供することが可能となる。
【００６０】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。また、上述の複数の実施形態は、その構成、動作に矛盾が生じない範囲において組み合わせて実施することが可能である。
【符号の説明】
【００６１】
１…抵抗素子
２…抵抗素子第１部分
２ａ…抵抗素子第１部分
２ｂ…抵抗素子第１部分
２−１…抵抗素子第１部分
２−２…抵抗素子第１部分
２−３…抵抗素子第１部分
３…抵抗素子第２部分
３ａ…抵抗素子第２部分
３ｂ…抵抗素子第２部分
３−１…抵抗素子第２部分
３−２…抵抗素子第２部分
３−３…抵抗素子第２部分
４…コンタクト
５…接続配線
５ａ…第１接続配線
５ｂ…第２接続配線
５ｃ…第３接続配線
６…層間絶縁膜
１１…基板
１２…酸化膜
１３…抵抗素子第１部分形成領域
１４…抵抗素子第２部分形成領域
１５…ポリシリコン膜
１６…保護酸化膜
１７…窒化膜
１８…レジストパターン
１９…第１開口部
２１…抵抗素子第２部分領域用レジスト
２２…第２開口部
２３…酸化膜
２４…抵抗素子第１部分領域用レジスト
３１…接続領域
３２…接続領域
３３…接続領域
Ｗ１…第１幅
Ｗ２…第２幅
Ｈ１…高さ
Ｌ１…長さ
Ｌ２…長さ
Ｌ３−１…第１長さ
Ｌ３−２…第２長さ
Ｌ３−３…第２長さ
Ｌ３−４…第４長さ
Ｌ３−５…第５長さ
Ｌ３−６…第６長さ
Ｔ１…膜厚
１１１…基板
１１３…第１の抵抗体
１１４…抵抗補助体
１１５…第２の抵抗体
１１７…抵抗素子
１２１…絶縁膜
１２３…抵抗体間絶縁膜
１２５…層間絶縁膜
１３１…コンタクト
１３３…配線
１３５…配線
２１５…多結晶シリコン膜
【特許請求の範囲】
【請求項１】
第１膜厚で形成され、第１幅を有する抵抗素子第１部分と、
前記第１膜厚で形成され、前記第１幅に依存して決定する第２幅を有する抵抗素子第２部分と、
を具備し、
前記第１幅と前記第２幅との和は一定であり、
前記抵抗素子第１部分は、
前記抵抗素子第１部分の底面からの高さが第１高さとなる位置に、前記抵抗素子第１部分の上面を有し、
前記抵抗素子第２部分は、
前記抵抗素子第１部分の底面を含む面からの高さが前記第１高さとなる位置に、前記抵抗素子第２部分の上面を有し、
前記抵抗素子第１部分と前記抵抗素子第２部分とは、接続部を介して互いに接続される
抵抗素子。
【請求項２】
請求項１に記載の抵抗素子において、
前記抵抗素子第２部分は、
前記抵抗素子第１部分の隣に並ぶ他の抵抗素子第１部分と前記抵抗素子第１部分とに挟まれることなく配置される
抵抗素子。
【請求項３】
請求項２に記載の抵抗素子において、さらに、
前記抵抗素子第２部分の隣に並ぶ他の抵抗素子第２部分を備え、
前記抵抗素子第１部分と前記抵抗素子第２部分とが接続された第１部材は、前記他の抵抗素子第１部分と前記他の抵抗素子第２部分とが接続された第２部材に接続される
抵抗素子。
【請求項４】
請求項２または３に記載の抵抗素子において、
前記第１幅は、
前記抵抗素子第１部分を形成するときにパターニングしたレジストパターンの幅に対応し、
前記第２幅は、
前記レジストパターンと前記他の抵抗素子第１部分を形成するときにパターニングした他のレジストパターンとの距離に対応する
抵抗素子。
【請求項５】
請求項３または４に記載の抵抗素子において、
前記抵抗素子第１部分と前記他の抵抗素子第１部分とが並ぶ方向を第１方向とするとき、
前記抵抗素子第１部分は、
前記第１方向に交差する第２方向に沿って延伸する第１帯状領域の部分に形成され、
前記他の抵抗素子第１部分は、
前記第１帯状領域に隣接する絶縁領域を介して設けられた他の第１帯状領域の部分に形成され、
前記抵抗素子第２部分は、
前記絶縁領域を延長した第２帯状領域の部分に、前記第１帯状領域と前記他の第１帯状領域に重なることなく配置される
抵抗素子。
【請求項６】
請求項５に記載の抵抗素子において、
前記抵抗素子第１部分の上面は、
前記第１方向に交差する第２方向に平行で、前記第２帯状領域から遠い位置の第１長辺と、
前記第１長辺と反対の第２長辺と
を有し、
前記抵抗素子第２部分の上面は、
前記第２方向に平行で、前記第１帯状領域に近い位置の第３長辺と、
前記第３長辺と反対の位置で、前記他の第１帯状領域に近い位置の第４長辺と
を有し、
前記抵抗素子第２部分の前記第３長辺を含む直線は、前記抵抗素子第１部分の前記第２長辺を含む
抵抗素子。
【請求項７】
請求項６に記載の抵抗素子において、
前記抵抗素子第１部分と前記抵抗素子第２部分との各々は側面を有し、
前記抵抗素子第１部分の側面の一部は、接触部を介して前記抵抗素子第２部分の側面の一部に接触している
抵抗素子。
【請求項８】
（ａ）第１幅の抵抗素子第１部分が設けられる第１部分配置予定領域と第２幅の抵抗素子第２部分が設けられる第２部分配置予定領域とを特定するステップと、
（ｂ）基板に形成された第１絶縁膜の上に第１膜厚の導電体膜を形成するステップと、
（ｃ）前記第１部分配置予定領域の前記導電体膜と前記第２部分配置予定領域の前記導電体膜とに、トレンチ状の第１開口部を有する第２絶縁膜を形成するステップと、
（ｄ）前記第２部分配置予定領域を第１レジストで覆い、前記第１レジストで覆われていない前記第２絶縁膜をマスクにして、前記第１部分配置予定領域の前記導電体膜を選択的にエッチングして前記導電体膜に第２開口部を形成するステップと、
（ｅ）前記第１レジストを除去した後、前記第１開口部と前記第２開口部とを、前記第２絶縁膜とはエッチングレートが異なる第３絶縁膜で埋めた後、前記第２絶縁膜を除去するステップと、
（ｆ）前記第１部分配置予定領域の前記第３絶縁膜と前記導電体膜とを、第２レジストで覆うステップと、
（ｇ）前記第２レジストで覆われていない前記第３絶縁膜をマスクにして、前記導電体膜を選択的にエッチングして前記導電体膜に第３開口部を形成するステップと
を具備する
抵抗素子の製造方法。
【請求項９】
請求項８に記載の抵抗素子の製造方法において、
前記（ｃ）ステップは、
前記第２絶縁膜の上に、前記第２幅のトレンチを有するレジストパターンを形成するステップと、
前記レジストパターンにしたがって前記第１開口部を形成するステップと
を含み
前記（ｄ）ステップは、
前記第１開口部の下に、前記第２幅の前記第２開口部を形成するステップを含み、
前記（ｅ）ステップは、
前記第２絶縁膜を除去することで、前記第１幅の開口部を有する前記第３絶縁膜を形成するステップを含み、
前記（ｇ）ステップは、
前記第１幅の開口部を有する前記第３絶縁膜をマスクにして、前記第１幅の前記第３開口部を形成するステップを含む
抵抗素子の製造方法。
【請求項１０】
請求項８または９に記載の抵抗素子の製造方法において、
前記（ｄ）ステップは、
前記第２開口部に沿って延伸する第１帯状領域の部分に前記抵抗素子第１部分を形成するステップと、
前記第１帯状領域の隣の前記第２開口部を介して設けられた他の第１帯状領域の部分に前記他の抵抗素子第１部分を形成するステップと
を含み、
前記（ｇ）ステップは、
前記第２開口部を延長した第２帯状領域の部分に前記抵抗素子第２部分を形成するステップを含む
抵抗素子の製造方法。
【請求項１１】
請求項１０に記載の抵抗素子の製造方法において、
前記（ｄ）ステップは、
前記第２部分配置予定領域を前記第１レジストで覆うとともに、前記第１部分配置予定領域の一部を前記第１レジストで覆うステップを含み
前記（ｆ）ステップは、
前記第１部分配置予定領域を前記第２レジストで覆うとともに、前記第２部分配置予定領域の一部を前記第２レジストで覆うステップ
を含む
抵抗素子の製造方法。
【請求項１２】
請求項１１に記載の抵抗素子の製造方法において、
前記（ｄ）ステップは、
前記第１帯状領域の部分を、第１長さの前記第１レジストで覆うステップと、
前記他の第１帯状領域の部分を、第２長さの前記第１レジストで覆うステップと
を含み、
前記（ｆ）ステップは、
前記第２帯状領域の部分を、第３長さの前記第２レジストで覆うステップと、
前記他の第１帯状領域を介して前記第２帯状領域に設けられた他の２帯状領域を、第４長さの前記第２レジストで覆うステップと
を含み、
前記第１長さが前記第４長さと同等であり、前記第２長さが前記第３長さと同等である
抵抗素子の製造方法。
【請求項１３】
請求項８から１２の何れか一項に記載の抵抗素子の製造方法において、さらに、
（ｈ）前記第２レジストを除去した後、前記抵抗素子第１部分と前記抵抗素子第２部分とを層間絶縁膜で覆うステップと、
（ｉ）前記層間絶縁膜に形成されたコンタクトと前記コンタクトに接続された配線とを介して前記抵抗素子第１部分と前記抵抗素子第２部分とを接続するステップと
を具備する
抵抗素子の製造方法。
【請求項１】
第１膜厚で形成され、第１幅を有する抵抗素子第１部分と、
前記第１膜厚で形成され、前記第１幅に依存して決定する第２幅を有する抵抗素子第２部分と、
を具備し、
前記第１幅と前記第２幅との和は一定であり、
前記抵抗素子第１部分は、
前記抵抗素子第１部分の底面からの高さが第１高さとなる位置に、前記抵抗素子第１部分の上面を有し、
前記抵抗素子第２部分は、
前記抵抗素子第１部分の底面を含む面からの高さが前記第１高さとなる位置に、前記抵抗素子第２部分の上面を有し、
前記抵抗素子第１部分と前記抵抗素子第２部分とは、接続部を介して互いに接続される
抵抗素子。
【請求項２】
請求項１に記載の抵抗素子において、
前記抵抗素子第２部分は、
前記抵抗素子第１部分の隣に並ぶ他の抵抗素子第１部分と前記抵抗素子第１部分とに挟まれることなく配置される
抵抗素子。
【請求項３】
請求項２に記載の抵抗素子において、さらに、
前記抵抗素子第２部分の隣に並ぶ他の抵抗素子第２部分を備え、
前記抵抗素子第１部分と前記抵抗素子第２部分とが接続された第１部材は、前記他の抵抗素子第１部分と前記他の抵抗素子第２部分とが接続された第２部材に接続される
抵抗素子。
【請求項４】
請求項２または３に記載の抵抗素子において、
前記第１幅は、
前記抵抗素子第１部分を形成するときにパターニングしたレジストパターンの幅に対応し、
前記第２幅は、
前記レジストパターンと前記他の抵抗素子第１部分を形成するときにパターニングした他のレジストパターンとの距離に対応する
抵抗素子。
【請求項５】
請求項３または４に記載の抵抗素子において、
前記抵抗素子第１部分と前記他の抵抗素子第１部分とが並ぶ方向を第１方向とするとき、
前記抵抗素子第１部分は、
前記第１方向に交差する第２方向に沿って延伸する第１帯状領域の部分に形成され、
前記他の抵抗素子第１部分は、
前記第１帯状領域に隣接する絶縁領域を介して設けられた他の第１帯状領域の部分に形成され、
前記抵抗素子第２部分は、
前記絶縁領域を延長した第２帯状領域の部分に、前記第１帯状領域と前記他の第１帯状領域に重なることなく配置される
抵抗素子。
【請求項６】
請求項５に記載の抵抗素子において、
前記抵抗素子第１部分の上面は、
前記第１方向に交差する第２方向に平行で、前記第２帯状領域から遠い位置の第１長辺と、
前記第１長辺と反対の第２長辺と
を有し、
前記抵抗素子第２部分の上面は、
前記第２方向に平行で、前記第１帯状領域に近い位置の第３長辺と、
前記第３長辺と反対の位置で、前記他の第１帯状領域に近い位置の第４長辺と
を有し、
前記抵抗素子第２部分の前記第３長辺を含む直線は、前記抵抗素子第１部分の前記第２長辺を含む
抵抗素子。
【請求項７】
請求項６に記載の抵抗素子において、
前記抵抗素子第１部分と前記抵抗素子第２部分との各々は側面を有し、
前記抵抗素子第１部分の側面の一部は、接触部を介して前記抵抗素子第２部分の側面の一部に接触している
抵抗素子。
【請求項８】
（ａ）第１幅の抵抗素子第１部分が設けられる第１部分配置予定領域と第２幅の抵抗素子第２部分が設けられる第２部分配置予定領域とを特定するステップと、
（ｂ）基板に形成された第１絶縁膜の上に第１膜厚の導電体膜を形成するステップと、
（ｃ）前記第１部分配置予定領域の前記導電体膜と前記第２部分配置予定領域の前記導電体膜とに、トレンチ状の第１開口部を有する第２絶縁膜を形成するステップと、
（ｄ）前記第２部分配置予定領域を第１レジストで覆い、前記第１レジストで覆われていない前記第２絶縁膜をマスクにして、前記第１部分配置予定領域の前記導電体膜を選択的にエッチングして前記導電体膜に第２開口部を形成するステップと、
（ｅ）前記第１レジストを除去した後、前記第１開口部と前記第２開口部とを、前記第２絶縁膜とはエッチングレートが異なる第３絶縁膜で埋めた後、前記第２絶縁膜を除去するステップと、
（ｆ）前記第１部分配置予定領域の前記第３絶縁膜と前記導電体膜とを、第２レジストで覆うステップと、
（ｇ）前記第２レジストで覆われていない前記第３絶縁膜をマスクにして、前記導電体膜を選択的にエッチングして前記導電体膜に第３開口部を形成するステップと
を具備する
抵抗素子の製造方法。
【請求項９】
請求項８に記載の抵抗素子の製造方法において、
前記（ｃ）ステップは、
前記第２絶縁膜の上に、前記第２幅のトレンチを有するレジストパターンを形成するステップと、
前記レジストパターンにしたがって前記第１開口部を形成するステップと
を含み
前記（ｄ）ステップは、
前記第１開口部の下に、前記第２幅の前記第２開口部を形成するステップを含み、
前記（ｅ）ステップは、
前記第２絶縁膜を除去することで、前記第１幅の開口部を有する前記第３絶縁膜を形成するステップを含み、
前記（ｇ）ステップは、
前記第１幅の開口部を有する前記第３絶縁膜をマスクにして、前記第１幅の前記第３開口部を形成するステップを含む
抵抗素子の製造方法。
【請求項１０】
請求項８または９に記載の抵抗素子の製造方法において、
前記（ｄ）ステップは、
前記第２開口部に沿って延伸する第１帯状領域の部分に前記抵抗素子第１部分を形成するステップと、
前記第１帯状領域の隣の前記第２開口部を介して設けられた他の第１帯状領域の部分に前記他の抵抗素子第１部分を形成するステップと
を含み、
前記（ｇ）ステップは、
前記第２開口部を延長した第２帯状領域の部分に前記抵抗素子第２部分を形成するステップを含む
抵抗素子の製造方法。
【請求項１１】
請求項１０に記載の抵抗素子の製造方法において、
前記（ｄ）ステップは、
前記第２部分配置予定領域を前記第１レジストで覆うとともに、前記第１部分配置予定領域の一部を前記第１レジストで覆うステップを含み
前記（ｆ）ステップは、
前記第１部分配置予定領域を前記第２レジストで覆うとともに、前記第２部分配置予定領域の一部を前記第２レジストで覆うステップ
を含む
抵抗素子の製造方法。
【請求項１２】
請求項１１に記載の抵抗素子の製造方法において、
前記（ｄ）ステップは、
前記第１帯状領域の部分を、第１長さの前記第１レジストで覆うステップと、
前記他の第１帯状領域の部分を、第２長さの前記第１レジストで覆うステップと
を含み、
前記（ｆ）ステップは、
前記第２帯状領域の部分を、第３長さの前記第２レジストで覆うステップと、
前記他の第１帯状領域を介して前記第２帯状領域に設けられた他の２帯状領域を、第４長さの前記第２レジストで覆うステップと
を含み、
前記第１長さが前記第４長さと同等であり、前記第２長さが前記第３長さと同等である
抵抗素子の製造方法。
【請求項１３】
請求項８から１２の何れか一項に記載の抵抗素子の製造方法において、さらに、
（ｈ）前記第２レジストを除去した後、前記抵抗素子第１部分と前記抵抗素子第２部分とを層間絶縁膜で覆うステップと、
（ｉ）前記層間絶縁膜に形成されたコンタクトと前記コンタクトに接続された配線とを介して前記抵抗素子第１部分と前記抵抗素子第２部分とを接続するステップと
を具備する
抵抗素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１２−９４６４２（Ｐ２０１２−９４６４２Ａ）
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願番号】特願２０１０−２３９８６９（Ｐ２０１０−２３９８６９）
【出願日】平成２２年１０月２６日（２０１０．１０．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願日】平成２２年１０月２６日（２０１０．１０．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]