薄膜トランジスタとその製造方法、薄膜トランジスタアレイとその製造方法、及び、ディスプレイ装置
【課題】製造工程において半導体膜の膜質を低下させることなくその性能を維持し、少ない工程数によって、かつ、製造上の歩留まり及びスループットの優れた構造を有する薄膜トランジスタ及びその製造方法等を提供する。
【解決手段】薄膜トランジスタ１００は、酸化物半導体膜１２０を有し、当該酸化物半導体膜１２０は、各薄膜半導体毎に、ゲート電極１６０下及び隣接された薄膜トランジスタ間とにそれぞれ形成された第１領域１２１及び１２２と、ソース電極１４０及びドレイン電極１５０下であって第１領域１２１の前記水平方向におけるそれぞれの両端に並設されており、ソース電極１４０及びドレイン電極１５０にそれぞれ電気的に接続され、かつ、非駆動時に前記第１領域１２１及び１２２より低抵抗である第２領域１２３及び１２４と、を有している。
【解決手段】薄膜トランジスタ１００は、酸化物半導体膜１２０を有し、当該酸化物半導体膜１２０は、各薄膜半導体毎に、ゲート電極１６０下及び隣接された薄膜トランジスタ間とにそれぞれ形成された第１領域１２１及び１２２と、ソース電極１４０及びドレイン電極１５０下であって第１領域１２１の前記水平方向におけるそれぞれの両端に並設されており、ソース電極１４０及びドレイン電極１５０にそれぞれ電気的に接続され、かつ、非駆動時に前記第１領域１２１及び１２２より低抵抗である第２領域１２３及び１２４と、を有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法に関し、特に、酸化物半導体膜を第１領域（チャネル領域）と第１領域より低抵抗であり、ソース電極及びドレイン電極と接続される第２領域とに素子分離する技術に関する。
【背景技術】
【０００２】
近年、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）は、液晶ディスプレイ（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）または有機ＥＬディスプレイなどの駆動素子として用いられている。また、低温で成膜が可能な酸化物半導体を有する薄膜トランジスタの研究も進んでいる。
【０００３】
酸化物半導体膜を用いたＴＦＴとしては、ボトムゲート型またはトップゲート型があり、ボトムゲート型には、トップコンタクト型及びボトムコンタクト型が含まれており、その中でも、ボトムゲート・トップコンタクト型においては、液晶ディスプレイの駆動素子として事業化しているボトムゲート型アモルファスシリコンＴＦＴと類似する製造プロセスを有しているため、比較的容易に製造することができる利点を有しており、その研究も盛んに行われている。
【０００４】
例えば、ボトムゲート・トップコンタクト型の酸化物半導体ＴＦＴは、基材上より順にゲート電極、ゲート絶縁膜、酸化物半導体膜及びソース・ドレイン電極を積層して形成されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２９０１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載のボトムゲート・トップコンタクト型の酸化物半導体ＴＦＴにあっては、比較的容易に製造できる一方、ゲート電極、酸化物半導体膜、並びに、ソース電極及びドレイン電極をそれぞれ別工程で生成することとなり、工程数が多く、製造上のスループットについても限界がある。また、この酸化物半導体ＴＦＴにあっては、ソース電極及びドレイン電極を形成する際に、酸化物半導体における活性層上部、すなわち、バックチャネルがエッチャントにさらされるので、当該酸化物半導体膜の膜質が低下してＴＦＴの性能が劣化する場合がある。
【０００７】
本発明は、上記課題を解決するためになされたものであり、その目的は、製造工程において半導体膜の膜質を低下させることなくその性能を維持し、少ない工程数によって、かつ、製造上の歩留まり及びスループットの優れた構造を有する薄膜トランジスタ及びその製造方法等を提供することにある。
【課題を解決するための手段】
【０００８】
（１）上記課題を解決するため、本発明に係る薄膜トランジスタは、基材と、前記基材上に積層された酸化物半導体膜と、前記酸化物半導体膜に絶縁膜を介して積層されるとともに、積層方向に対して垂直となる水平方向に間隙を有してそれぞれ形成されるソース電極及びドレイン電極と、前記ソース電極及びドレイン電極の間に、当該ソース電極及びドレイン電極と物理的にかつ電気的に独立して形成され、かつ、前記半導体膜と前記絶縁膜によって絶縁されているゲート電極と、を備え、前記酸化物半導体膜が、前記ゲート電極下に形成された第１領域と、前記ソース電極及び前記ドレイン電極下に形成され、かつ、前記第１領域の前記水平方向におけるそれぞれの両端に並設されており、前記ソース電極及び前記ドレイン電極にそれぞれ電気的に接続されるとともに非駆動時に前記第１領域より低抵抗である第２領域と、を有している構成を備えている。
【０００９】
本発明に係る薄膜トランジスタによれば、低抵抗である第２領域がソース電極及びドレイン電極に接続されつつ、第１領域の水平方向におけるそれぞれの両端に形成されており、ドレイン電極及びゲート電極を接続するための接続領域（すなわち、第２領域）とチャネル領域（すなわち、第１領域）が酸化物半導体膜の同一平面上に形成されているので、ソース電極、ドレイン電極及びゲート電極を同一平面に形成することができる。したがって、本発明は、製造上の歩留まり及びスループットの優れた構造を有し、かつ、比較的容易に製造可能であるボトムゲート・トップコンタクト型における酸化物半導体の薄膜トランジスタより少ない工程数によって製造することできる。
【００１０】
そして、本発明に係る薄膜トランジスタによれば、上述のように、接続領域とチャネル領域が酸化物半導体膜の同一平面上に形成されており、酸化物半導体膜上に積層される層（例えば、絶縁膜または各電極など）に対して優れた段差被覆性（カバレッジ）を要求する必要がないので、製造上または構造上の汎用性を備え、種々の製造工程を用いて製造すること、及び、酸化物半導体膜上に積層される層に対して種々の材質を用いて製造することができる。
【００１１】
また、本発明に係る薄膜トランジスタによれば、ソース電極及びドレイン電極が絶縁膜上に形成されており、ソース電極及びドレイン電極が形成される際に酸化物半導体におけるチャネルである活性層上部が露出されていない。したがって、本発明は、製造中に酸化物半導体膜の膜質を低下させておらず、優れた半導体の性能を維持しているので、活性層上部がエッチャントにさらされて製造されたものより半導体性能を向上させることができる。
【００１２】
さらに、本発明に係る薄膜トランジスタによれば、酸化物半導体を電気的に分離すること（いわゆる、「素子分離」）によってドレイン電極及びゲート電極を接続するための接続領域（第２領域）とチャネル領域（第１領域）を形成しているので、複数の薄膜トランジスタを集積化する場合であっても、単一の半導体膜からチャネル領域を物理的に分離して形成する場合に比べて、容易に製造することができる。
【００１３】
（２）また、本発明に係る薄膜トランジスタは、前記第１領域のキャリア濃度が、非駆動時に１×１０１８／ｃｍ未満であることが好ましい。
【００１４】
（３）また、本発明に係る薄膜トランジスタは、前記第１領域の抵抗率が、非駆動時に１０７Ωｃｍ以上であることが好ましい。
【００１５】
（４）また、本発明に係る薄膜トランジスタは、前記第２領域における前記ソース電極及び前記ドレイン電極との界面でオーミック接触となっていることが好ましい。
【００１６】
（５）また、ディスプレイ装置は、（１）〜（４）に記載の薄膜トランジスタを有する構成を備えている。
【００１７】
本発明に係るディスプレイ装置によれば、少ない工程数によって製造すること、種々の製造工程を用いて製造すること及び酸化物半導体膜上に積層される層に対して種々の材質を用いて製造することが可能であって、半導体性能を向上させた薄膜トランジスタによってディスプレイ装置を提供することができる。
【００１８】
（６）上記課題を解決するため、本発明に係る薄膜トランジスタの製造方法は、基材上に酸化物半導体膜を積層する第１積層工程と、前記基材が形成されている面とは反対の面であって前記酸化物半導体膜の一部の領域に対してプラズマを用いた低抵抗化処理を実行し、第１領域と、前記第１領域の前記水平方向におけるそれぞれの両端に並設され、非駆動時に前記第１領域より低抵抗となる第２領域と、を形成する低抵抗化処理工程と、前記第１領域上に絶縁膜を介してゲート電極を形成し、かつ、前記第２領域上に当該第２領域と電気的に接続するソース電極及びドレイン電極を形成するための金属膜を積層する第２積層工程と、を含む構成を有している。
【００１９】
本発明に係る薄膜トランジスタの製造方法によれば、低抵抗である第２領域がソース電極及びドレイン電極に接続されつつ、第１領域の水平方向におけるそれぞれの両端に形成されており、ドレイン電極及びゲート電極を接続するための接続領域（すなわち、第２領域）とチャネル領域（すなわち、第１領域）が酸化物半導体膜の同一平面上に形成されているので、ソース電極、ドレイン電極及びゲート電極を同一平面に形成することができる。したがって、本発明は、製造上の歩留まり及びスループットを向上させることができるとともに、比較的容易に製造可能であるボトムゲート・トップコンタクト型における酸化物半導体の薄膜トランジスタより工程数を削減することができる。
【００２０】
そして、本発明に係る薄膜トランジスタの製造方法によれば、上述のように、接続領域とチャネル領域が酸化物半導体膜の同一平面上に形成されており、酸化物半導体膜上に積層される層（例えば、絶縁膜または各電極など）に対して優れた段差被覆性（カバレッジ）を要求する必要がないので、製造上または構造上の汎用性を備え、種々の製造工程を適用すること、及び、酸化物半導体膜上に積層される際に、種々の材質を適用することができる。
【００２１】
また、本発明に係る薄膜トランジスタの製造方法によれば、ソース電極及びドレイン電極が絶縁膜上に形成されており、ソース電極及びドレイン電極が形成される際に酸化物半導体におけるチャネルである活性層上部がエッチャントにさらされていない。したがって、本発明は、製造中に酸化物半導体膜の膜質を低下させていないので、優れた半導体の性能を維持しつつ薄膜トランジスタを製造することができる。
【００２２】
（７）また、本発明に係る薄膜トランジスタの製造方法は、前記第１積層工程においては、酸素を９０体積％以上有し、かつ、全圧が０．２〜１．０Ｐａであるスパッタガスを用いて前記酸化物半導体をスパッタ法によって成膜することによって基材上に酸化物半導体膜を積層する構成を有している。
【００２３】
本発明に係る薄膜トランジスタの製造方法によれば、的確に高抵抗の酸化物半導体膜を形成することができるので、性能を向上させた薄膜トランジスタを提供することができる。
【００２４】
（８）上記課題を解決するため、本発明に係る薄膜トランジスタアレイは、複数の薄膜トランジスタがアレイ形状に並設されている薄膜トランジスタアレイであって、基材と、前記基材上に積層された酸化物半導体膜と、前記酸化物半導体膜に絶縁膜を介して積層されるとともに、各薄膜トランジスタ毎に、積層方向に対して垂直となる水平方向に間隙を有してそれぞれ形成されるソース電極及びドレイン電極と、各薄膜トランジスタ毎に、前記ソース電極及びドレイン電極の間に、当該ソース電極及びドレイン電極と物理的にかつ電気的に独立して形成され、かつ、前記半導体膜と前記絶縁膜によって絶縁されているゲート電極と、を備え、前記酸化物半導体膜が、各薄膜トランジスタ毎に前記ゲート電極下及び隣接された薄膜トランジスタ間とにそれぞれ形成された第１領域と、前記ソース電極及び前記ドレイン電極下であって前記第１領域の前記水平方向におけるそれぞれの両端に並設されており、前記ソース電極及び前記ドレイン電極にそれぞれ電気的に接続され、かつ、非駆動時に前記第１領域より低抵抗である第２領域と、を有している構成を備えている。
【００２５】
本発明に係る薄膜トランジスタアレイによれば、少ない工程数によって製造すること、種々の製造工程を用いて製造すること及び酸化物半導体膜上に積層される層に対して種々の材質を用いて製造することが可能であって、半導体性能を向上させた薄膜トランジスタによって薄膜トランジスタアレイを提供することができる。
【００２６】
また、本発明に係る薄膜トランジスタアレイによれば、酸化物半導体を電気的に分離する素子分離によってドレイン電極及びゲート電極を接続するための接続領域（第２領域）とチャネル領域（第１領域）を形成しているので、単一の半導体膜からチャネル領域を物理的に分離して形成する場合に比べて、容易に製造することができる。
【００２７】
（９）上記課題を解決するため、本発明に係る薄膜トランジスタアレイの製造方法は、アレイ形状に複数の薄膜トランジスタを形成することによって形成される薄膜トランジスタアレイの製造方法であって、基材上に酸化物半導体膜を積層する第１積層工程と、前記基材が形成されている面とは反対の面であって前記酸化物半導体膜における所定の複数領域に対してプラズマを用いた低抵抗化処理を実行し、複数の第１領域と、各第１領域の前記水平方向におけるそれぞれの両端に並設され、非駆動時に前記第１領域より低抵抗となる第２領域と、をそれぞれ形成する低抵抗化処理工程と、前記各薄膜トランジスタにおけるチャネル領域に相当する第１領域上に絶縁膜を介してそれぞれゲート電極を形成し、かつ、前記各第２領域上に当該第２領域と電気的に接続するソース電極及びドレイン電極をそれぞれ形成するための金属膜を積層する第２積層工程と、を含む構成を有している。
【００２８】
本発明に係る薄膜トランジスタアレイの製造方法によれば、工程数を削減すること、種々の製造工程を適用すること、及び、酸化物半導体膜上に積層される際に、種々の材質を適用すること、及び、優れた半導体の性能を維持しつつ薄膜トランジスタを製造することができる。
【００２９】
また、本発明に係る薄膜トランジスタアレイの製造方法によれば、酸化物半導体を電気的に分離する素子分離によってドレイン電極及びゲート電極を接続するための接続領域（第２領域）とチャネル領域（第１領域）を形成しているので、単一の半導体膜からチャネル領域を物理的に分離して形成する場合に比べて、容易に製造することができる。
【発明の効果】
【００３０】
本発明に係る薄膜トランジスタ及びディスプレイ装置は、少ない工程数によって製造すること、種々の製造工程を用いて製造すること及び酸化物半導体膜上に積層される層に対して種々の材質を用いて製造することができるとともに、半導体性能を向上させることができる。
【００３１】
本発明に係る薄膜トランジスタの製造方法は、工程数を削減すること、種々の製造工程を適用すること、及び、酸化物半導体膜上に積層される際に、種々の材質を適用すること、及び、優れた半導体の性能を維持しつつ薄膜トランジスタを製造することができる。
【００３２】
また、本発明に係る薄膜トランジスタアレイは、少ない工程数によって製造すること、種々の製造工程を用いて製造すること及び酸化物半導体膜上に積層される層に対して種々の材質を用いて製造することが可能であって、半導体性能を向上させた薄膜トランジスタによって薄膜トランジスタアレイを提供することができるとともに、酸化物半導体を電気的に分離する素子分離によってドレイン電極及びゲート電極を接続するための接続領域（第２領域）とチャネル領域（第１領域）を形成しているので、単一の半導体膜からチャネル領域を物理的に分離して形成する場合に比べて、容易に製造することができる。
【００３３】
また、本発明に係る薄膜トランジスタアレイの製造方法は、工程数を削減すること、種々の製造工程を適用すること、及び、酸化物半導体膜上に積層される際に、種々の材質を適用すること、及び、優れた半導体の性能を維持しつつ薄膜トランジスタを製造することができるとともに、酸化物半導体を電気的に分離する素子分離によってドレイン電極及びゲート電極を接続するための接続領域（第２領域）とチャネル領域（第１領域）を形成しているので、単一の半導体膜からチャネル領域を物理的に分離して形成する場合に比べて、容易に製造することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明に係るアレイ形状に複数の薄膜トランジスタが並設された薄膜トランジスタアレイの上面図及び当該薄膜トランジスタアレイにおける一の薄膜トランジスタの断面図である。
【図２】一の実施形態における薄膜トランジスタ（薄膜トランジスタアレイ）の製造方法を説明するための図（その１）である。
【図３】一の実施形態における薄膜トランジスタ（薄膜トランジスタアレイ）の製造方法を説明するための図（その２）である。
【図４】一の実施形態における薄膜トランジスタ（薄膜トランジスタアレイ）の製造方法を説明するための図（その３）である。
【図５】一の実施形態における薄膜トランジスタ（薄膜トランジスタアレイ）の製造方法を説明するための図（その４）である。
【図６】本発明に係るディスプレイ装置の一部の上面図及び当該ディスプレイ装置の一の画素部分における断面図である。
【図７】一の実施形態におけるディスプレイ装置の製造方法を説明するための図（その１）である。
【図８】一の実施形態におけるディスプレイ装置の製造方法を説明するための図（その２）である。
【発明を実施するための形態】
【００３５】
以下、本発明の各実施形態について、図面を参照しながら説明する。なお、以下に説明する実施形態は、酸化物半導体を有する薄膜トランジスタによって形成された集積回路及びそれを用いディスプレイ装置に、本発明の薄膜トランジスタ、ディスプレイ装置、薄膜トランジスタアレイ、薄膜トランジスタの製造方法及び薄膜トランジスタアレイの製造方法に適用した場合の実施形態である。
【００３６】
＜薄膜トランジスタ（薄膜トランジスタアレイ）＞
まず、図１を用いて本発明に係る薄膜トランジスタ１００の実施形態について説明する。特に、本実施形態においては、アレイ形状に複数の薄膜トランジスタ１００を有する薄膜トランジスタアレイを用いて本発明に係る薄膜トランジスタ１００の実施形態について説明する。なお、図１は、本実施形態におけるアレイ形状に複数の薄膜トランジスタ１００が並設された薄膜トランジスタアレイ１０の上面図及び当該薄膜トランジスタアレイ１０における一の薄膜トランジスタ１００の断面図である。
【００３７】
本実施形態の薄膜トランジスタ１００は、ディスプレイ装置２００の各画素２０を駆動するためのＴＦＴであって、画素２０毎に形成されている。本実施形態の薄膜トランジスタ１００は、図１（ａ）及び（ｂ）に示すように、基材１１０と、基材１１０上に積層された酸化物半導体膜１２０と、酸化物半導体膜１２０上に積層されたゲート絶縁膜１３０と、各薄膜トランジスタ１００毎に、ゲート絶縁膜１３０上に積層方向に対して垂直となる水平方向に間隙を有してそれぞれ形成されるソース電極１４０及びドレイン電極１５０と、を備えている。
【００３８】
また、薄膜トランジスタ１００は、各薄膜トランジスタ１００毎に、ソース電極１４０及びドレイン電極１５０の間に、当該ソース電極１４０及びドレイン電極１５０と物理的にかつ電気的に独立して形成され、かつ、酸化物半導体膜１２０とゲート絶縁膜１３０によって絶縁されているゲート電極１６０と、を備えている。
【００３９】
特に、酸化物半導体膜１２０は、各薄膜半導体毎に、ゲート電極１６０下及び隣接された薄膜トランジスタ間とにそれぞれ形成された第１領域１２１及び１２２と、ソース電極１４０及びドレイン電極１５０下であって第１領域１２１の前記水平方向におけるそれぞれの両端に並設されており、ソース電極１４０及びドレイン電極１５０にそれぞれ電気的に接続され、かつ、非駆動時に前記第１領域１２１及び１２２より低抵抗である第２領域１２３及び１２４と、を有している。
【００４０】
なお、各薄膜トランジスタ１００の酸化物半導体膜１２０は、物理的には、同一の膜によって形成されているが、一の薄膜トランジスタと隣接する薄膜トランジスタにおける酸化物半導体膜１２０のそれぞれの第２領域１２３及び１２４間に、高抵抗である第１領域１２２が形成されることによって、電気的に分離されている（いわゆる、素子分離されている）。また、各薄膜トランジスタ１００のドレイン電極１５０は、後述するように、ディスプレイ装置２００における信号線としても機能するとともに、各薄膜トランジスタ１００は、最上部に共通線としても機能するディスプレイ装置２００における保持容量を保持するための下部電極１７０と、当該ディスプレイ装置２００の画素電極２３０として機能する当該下部電極に接続される電極１８０と、を有している。
【００４１】
基材１１０は、薄膜トランジスタ１００の支持基板をなす絶縁性のものであり、シリコン基板、セラミックス基板等の無機基板または有機基板によって形成される。また、この基材１１０は、有機基板として、ポリエーテルサルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリアミド、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリフェニレンサルファイ、ポリエーテルエーテルケトン、液晶ポリマー、フッ素樹脂、ポリカーボネート、ポリノルボルネン系樹脂、ポリサルホン、ポリアリレート、ポリアミドイミド、ポリエーテルイミド、又は熱可塑性ポリイミド等からなる各有機基板、又はそれらの複合基板によって形成される。
【００４２】
特に、本実施形態の基材１１０は、ガラス基板によって形成されているのが好ましい、また、この基材１１０の厚さは、諸条件により適宜選択可能であって、特に、０．０５ｍｍ以上３．０ｍｍ以下程度が好ましい。また、基材１１０がガラス基板によって形成されている場合には、液晶ディスプレイ用途のガラス基板または耐熱性の点ではやや劣るが安価な無アルカリガラス基板によって形成されていてもよい。
【００４３】
なお、この基材１１０は、剛性を有するものであってもよいし、厚さが５μｍ以上３００μｍ以下程度の薄いフレキシブルなフィルム状のものであってもよい。
【００４４】
酸化物半導体膜１２０は、１０１８／ｃｍ未満の電子キャリア濃度、または、１０７Ωｃｍ以上の抵抗率を有する高抵抗な酸化物半導体である。具体的には、酸化物半導体膜１２０は、ＩｎＭＺｎＯ（ＭはＧａ，Ａｌ，Ｆｅのうち少なくとも１種）を主たる構成元素とするアモルファス酸化物によって形成される。
【００４５】
特に、ＭがＧａであるＩｎＧａＺｎＯ系のアモルファス酸化物が好ましく、この場合には、Ｉｎ：Ｇａ：Ｚｎの組成比が１：１：１であることが好ましい。なお、組成割合は、蛍光Ｘ線（ＸＲＦ）装置によって測定したものである。ＩｎＧａＺｎＯ系のアモルファス酸化物については、ＩｎとＧａとＺｎの広い組成範囲でアモルファス相を示す。この三元系でアモルファス相を安定して示す組成範囲としては、ＩｎｘＧａｙＺｎｚＯ（３ｘ／２＋３ｙ／２＋ｚ）で比率ｘ／ｙが０．４〜１．４の範囲であり、比率ｚ／ｙが０．２〜１２の範囲にあるように表すことができる。なお、ＺｎＯに近い組成とＩｎ２Ｏ３に近い組成で結晶質を示す。また、アモルファス酸化物が、ＩｎxＧａ1-x酸化物（０≦ｘ≦１）、ＩｎxＺｎ1-x酸化物（０．２≦ｘ≦１）、ＩｎxＳｎ1-x酸化物（０．８≦ｘ≦１）、Ｉｎx（Ｚｎ，Ｓｎ）1-x酸化物（０．１５≦ｘ≦１）、ＩｎＧａＺｎ１−ｘＭｇｘ酸化物（０≦ｘ≦１）から選ばれるいずれかのアモルファス酸化物であってもよい。
【００４６】
本発明においては、後述の実施例で用いたＩｎＧａＺｎＯ系酸化物半導体膜（以下、「ＩＧＺＯ酸化物半導体膜」という。）を好ましく挙げることができる。また、このＩＧＺＯ酸化物半導体膜には、必要に応じて、Ａｌ、Ｆｅ、Ｓｎ等を構成元素として加えたものであってもよい。このＩＧＺＯ酸化物半導体膜は、室温から１５０℃程度の低温での成膜が可能であることから、耐熱性に乏しいプラスチック基板やガラス基板に対して好ましく適用できる。また、このＩＧＺＯ酸化物半導体膜の膜厚は、諸条件により適宜選択されることが可能であって、特に、２０ｎｍ〜１００ｎｍ程度が好ましい。
【００４７】
一方、酸化物半導体膜１２０は、チャネル領域として機能し、ゲート電極１６０下に形成される第１領域１２１及び１２２と、第１領域１２１及び１２２と物理的には水平方向に並設され、ソース電極１４０及びドレイン電極１５０下に形成される２つの第２領域１２３及び１２４と、を有している。特に、第２領域１２３及び１２４は、コンタクトホールＨを介してゲート絶縁膜１３０上に形成されたソース電極１４０及びドレイン電極１５０と電気的に接続されて、ソース電極及びドレイン電極との接続領域として機能するようになっている。また、第２領域１２３及び１２４は、第１領域１２１及び１２２より低抵抗となるように低抵抗化処理が施されて第１領域１２１及び１２２からは電気的に分離された領域、すなわち、素子分離された領域である。
【００４８】
第１領域１２１及び１２２は、１０１８／ｃｍ未満の電子キャリア濃度、または、１×１０７Ωｃｍ以上の抵抗率を有している。特に、第１領域１２１及び１２２は、絶縁状態でもよいし、第２領域との界面がショットキー接触をしていてもよい。また、各第２領域１２３及び１２４は、ソース電極１４０及びドレイン電極１５０との間に接触抵抗１０−４Ω・ｃｍ２以下を有し、ソース電極１４０及びドレイン電極との電極・半導体界面においてオーミック接触が得られる状態となっている。
【００４９】
なお、各第２領域１２３及び１２４は、トランジスタとしての機能を発揮するため、酸化物半導体の表面から２０ｎｍ程度の深さ、すなわち、厚さを有している。また、低抵抗化とは、第２領域１２３及び１２４とソース電極１４０またはドレイン電極１５０との界面において電気的な阻害要因が排除されたオーミック接触が得られることをいう。ただし、完全なオーミック接触でなくてもよく、第２領域１２３及び１２４とソース電極１４０またはドレイン電極１５０との界面において５％程度の多少の電圧・電流による変動が生じている状態も含む。
【００５０】
ゲート絶縁膜１３０は、絶縁性及び誘電性の観点から、例えば、酸化珪素（ＳｉＯ２）、窒化珪素（ＳｉＮｘ）、窒化酸化珪素（ＳｉＯｘＮｙ）などのシリコン酸化物若しくはシリコン窒化物、酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）、二酸化ジルコニウム（ＺｒＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）などの金属酸化物、または、アクリル樹脂、イミド樹脂、アミド樹脂、フェノール樹脂などの有機系絶縁体から形成される。特に、本実施形態のゲート絶縁膜１３０には、酸化珪素を用いるのが好ましい。また、ゲート絶縁膜１３０の膜厚は、諸条件により適宜選択可能であって、特に、１５０ｎｍから５μｍ程度が好ましい。
【００５１】
ソース電極１４０及びドレイン電極１５０は、アルミニウム（Ａｌ）、銅（Ｃｕ）その他の導電性の金属材料によって形成されている。また、ソース電極１４０及びドレイン電極１５０の厚さは、諸条件により適宜選択可能であって、特に、３０ｎｍ以上が好ましい。また、ソース電極１４０及びドレイン電極１５０は、コンタクトホールＨを介して酸化物半導体膜１２０に形成された第２領域１２３及び１２４に接続される。
【００５２】
ゲート電極１６０は、ソース電極１４０及びドレイン電極１５０と同様に、アルミニウム（Ａｌ）、銅（Ｃｕ）その他の導電性の金属材料によって形成されている。また、ゲート電極１６０の厚さは、諸条件により適宜選択可能であって、特に、３０ｎｍ以上が好ましい。特に、本実施形態のゲート電極１６０は、ソース電極１４０及びドレイン電極１５０と同一のタイミングで形成される。
【００５３】
＜薄膜トランジスタ（薄膜トランジスタアレイ）の製造方法＞
次に、図２〜４の各図を用いて本実施形態における薄膜トランジスタ１００（薄膜トランジスタアレイ１０）の製造方法について説明する。
【００５４】
なお、図２は、本実施形態における薄膜トランジスタ１００（薄膜トランジスタアレイ１０）の製造方法を説明するための図（その１）であり、図３は、本実施形態における薄膜トランジスタ１００（薄膜トランジスタアレイ１０）の製造方法を説明するための図（その２）である。なお、図４は、本実施形態における薄膜トランジスタ１００（薄膜トランジスタアレイ１０）の製造方法を説明するための図（その３）であり、本実施形態における薄膜トランジスタ１００（薄膜トランジスタアレイ１０）の製造方法を説明するための図（その４）である。
【００５５】
本実施形態の薄膜トランジスタ１００（薄膜トランジスタアレイ１０）の製造方法は、基材１１０上に酸化物半導体膜１２０を積層する第１積層工程と、基材１１０が形成されている面とは反対の面であって酸化物半導体膜１２０の一部の領域に対してプラズマを用いた低抵抗化処理を実行し、第１領域１２１及び１２２と、当該第１領域１２１及び１２２とは異なる領域であって第１領域１２１及び１２２より低抵抗となる第２領域１２３及び１２４と、を形成する低抵抗化処理工程と、第１領域１２１及び１２２上に絶縁膜を介してゲート電極１６０を形成し、かつ、第２領域１２３及び１２４上に当該第２領域１２３及び１２４と電気的に接続するソース電極１４０及びドレイン電極１５０を形成するための金属膜を積層する第２積層工程と、含む。
【００５６】
まず、図２（ａ）に示すように、基材１１０を準備し、基材１１０上に高抵抗な酸化物半導体、例えば、ＩＧＺＯ系の酸化物半導体膜１２０を、膜厚２０ｎｍ〜１００ｎｍとなるようにスパッタ法によって成膜する（第１積層工程）。具体的には、Ｉｎ、Ｇａ及びＺｎを含むターゲットに対して、酸素（Ｏ２）ガスとアルゴン（Ａｒ）等希ガスの混合ガスであって、当該酸素ガスが９０体積％以上（最大１００体積％）含まれた全圧が０．２Ｐａ〜１．０Ｐａのスパッタガスの雰囲気下でスパッタリングを実行することにより、ＩＧＺＯ系の酸化物半導体膜１２０のＩｎ：Ｇａ：Ｚｎの比が１：１：１とるように、かつ、当該ＩＧＺＯ半導体中に酸素を導入して成膜を行う。
【００５７】
このように、酸化物半導体膜１２０を成膜する際には、成膜される膜内の酸素量を多くすることができるようになっており、これにより酸化物半導体膜１２０全体を１０１８／ｃｍ未満の電子キャリア濃度、または、１０７Ωｃｍ以上の抵抗率を有するように高抵抗化させることができるようになっている。例えば、酸素量としては、４０ａｔ％以上（最大７０ａｔ％）含有するように酸化物半導体膜１２０を成膜する。
【００５８】
次いで、図２（ｂ）に示すように、酸化物半導体膜１２０上にレジスト２０を形成し、その後に当該レジスト２０によって、低抵抗化処理する第２領域１２３及び１２４以外の領域に相当する領域、すなわち、第１領域１２１及び１２２に相当する領域をパターニングしてマスキングする。
【００５９】
次いで、図２（ｃ）に示すように、積層方向において酸化物半導体膜１２０の上方からプラズマを酸化物半導体膜１２０における露出している領域、すなわち、第２領域１２３及び１２４に相当する領域に当てて、当該領域を低抵抗化させる（酸化物半導体膜１２０形成工程）。すなわち、第２領域１２３及び１２４に相当する領域の表面にプラズマによって酸素欠損を生じさせるとともに、それに伴ってキャリアを発生させて他の領域、すなわち、レジスト２０によってマスキングされている第１領域１２１及び１２２からの素子分離を生じさせて第２領域１２３及び１２４を形成させる。なお、プラズマは、アルゴン（Ａｒ）などの希ガスを用いたプラズマまたは四フッ化炭素系ガスなどのフッ化メタン系ガスを用いたプラズマを使用することができる。
【００６０】
なお、一般的には、複数の薄膜トランジスタ１００を同一基材１１０上に作製して、完成後に個々に切り出すようになっているため、当該工程では、基材１１０上に酸化物半導体膜１２０が成膜されたアレイ基板に対して所定のプラズマを当てるようになっている。また、レジスト２０の関係において、適宜第２領域１２３及び１２４を低抵抗化させるために、アルゴンプラズマまたは四フッ化炭素系ガスなどの各種のガスに５％程度の酸素ガスを含有させてもよい。この場合には、プラズマを当てる処理時間と、レジスト２０の厚さと、当該レジスト２０の解像度とのバランスによって調整することになる。例えば、チャネル長５μｍ、プラズマ処理時間が２００秒であれば、プラズマ処理に対するレジストの選択比から必要なレジスト厚を見積もる必要がある。
【００６１】
例えば、ＩＧＺＯ系の酸化物半導体膜１２０に対して、所定のチャンバー内において、流量５０ｍｌ／ｍｉｎ、圧力１０Ｐａのアルゴンプラズマを当てて、金属電極との関係で金属電極・半導体界面がショットキー接触となる状態のＩＧＺＯ膜をオーミック接触の状態にするための酸素欠損を生じさせて電子キャリアを発生させる。この結果、上記のような高低抵抗の酸化物半導体に対して、ソース電極１４０及びドレイン電極１５０との間に接触抵抗１０−４Ω・ｃｍ２以下となる、すなわち、オーミック接触となる第２領域１２３及び１２４がレジスト２０によってマスキングされていない領域に形成される。
【００６２】
次いで、図３（ａ）に示すように、酸化物半導体膜１２０上にマスキングとして形成されたレジスト２０を除去した後に、図３（ｂ）に示すように、酸化物半導体膜１２０上にゲート絶縁膜１３０を成膜する。具体的には、酸化物半導体膜１２０における高抵抗の領域、すなわち、第１領域１２１及び１２２が低抵抗化しないように、シリコン酸化物若しくはシリコン窒化物または金属酸化物のターゲットを用いてＤＣスパッタ法、または対向ターゲット式スパッタ法などを実行し、または、有機系絶縁体を塗布形成することによって酸化物半導体膜１２０上にゲート絶縁膜１３０を形成する。
【００６３】
なお、ＲＦスパッタ法よってゲート絶縁膜１３０を成膜した場合には、プラズマダメージによって第１領域１２１及び１２２が低抵抗化してしまうので、ここでは利用することはできない。
【００６４】
次いで、図３（ｃ）に示すように、ゲート絶縁膜１３０中にソース電極１４０及びドレイン電極１５０と酸化物半導体膜１２０の第２領域１２３及び１２４とを接続するためのコンタクトホールＨを形成するために、ゲート絶縁膜１３０上のコンタクトホールＨを形成する部分以外にレジスト３０を形成してマスキングする。特に、コンタクトホールＨが酸化物半導体膜１２０における第２領域１２３及び１２４上に形成されるように、該当する部分をレジスト３０によってマスキングする。
【００６５】
次いで、図４（ａ）及び（ｂ）に示すように、レジスト３０によってマスキングされた部分以外については、ウエットエッチングまたはドライエッチングなどの所定のエッチング処理を行って、ゲート絶縁膜１３０にコンタクトホールＨ用の穴部３１を形成するとともに、その後、レジスト３０を除去し、コンタクトホールＨ用の穴部３１を有するゲート絶縁膜１３０を形成する。
【００６６】
次いで、図４（ｃ）に示すように、上記形成された穴部３１に充填させ（コンタクトホールＨを設け）つつ、上述のように、形成されたゲート絶縁膜１３０上にソース電極１４０、ドレイン電極１５０及びゲート電極１６０を形成するための金属膜４０を成膜する。例えば、ＩＧＺＯ酸化物半導体膜１２０の全てを覆うように、厚さ３０ｎｍのアルミニウム膜を金属膜４０としてスパッタリング法などで成膜する。ただし、酸化物半導体膜１２０の第２領域１２３及び１２４において高抵抗化しないように、成膜する必要がある。なお、金属膜４０の膜厚は、ゲート絶縁膜１３０との段差によって断線が生じないように、３０ｎｍ程度が好ましい。
【００６７】
次いで、図５（ａ）に示すように、ソース電極１４０、ドレイン電極１５０及びゲート電極１６０が積層方向に対して垂直となる水平方向に間隙を有してそれぞれ形成されるように、かつ、ゲート電極１６０が、ソース電極１４０及びドレイン電極１５０の間に、当該ソース電極１４０及びドレイン電極１５０と物理的にかつ電気的に独立して形成されるように、金属膜４０上のソース電極１４０、ドレイン電極１５０及びゲート電極１６０が形成される部分にレジスト５０を形成してマスキングする。そして、図５（ｂ）に示すように、ウエットエッチングまたはドライエッチングなどの所定のエッチングを実行してソース電極１４０、ドレイン電極１５０及びゲート電極１６０をパターニングする。具体的には、基板の耐熱性に応じた成膜手段とパターニング手段が適用され、例えば、透明導電材料または金属材料でソース電極１４０、ドレイン電極１５０及びゲート電極１６０を形成する場合には、成膜手段としてスパッタリング法や各種ＣＶＤ法等を適用することができる。また、パターニング手段としては、フォトリソグラフィを適用することができるとともに、低温成膜が要求される場合には、成膜手段として低温成膜可能なスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。また、導電性高分子によってソース電極１４０、ドレイン電極１５０及びゲート電極１６０を形成する場合には、成膜手段として真空蒸着法やパターン印刷法等を適用することができるとともに、パターニング手段としてフォトリソグラフィを適用することができる。そして、図５（ｃ）に示すように、最後に上記レジスト５０を除去することによって薄膜トランジスタ１００が形成される。
【００６８】
＜ディスプレイ装置＞
次に、図６を用いて本発明に係るディスプレイ装置２００の実施形態について説明する。なお、図６は、本実施形態におけるディスプレイ装置２００の一部の上面図及び当該ディスプレイ装置２００の一の画素部分における断面図である。
【００６９】
本実施形態のディスプレイ装置２００は、図６に示すように、薄膜トランジスタ１００上に積層された層間絶縁膜２１０と、層間絶縁膜２１０上に、ゲート電極１６０及びソース電極１４０と接続させつつ、形成される走査線２２０及び画素電極２３０と、を有している。
【００７０】
層間絶縁膜２１０は、走査線２２０、画素電極２３０及び保持容量を形成するための絶縁層であり、３００ｎｍ以上の膜厚を有している。層間絶縁膜２１０は、例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ)などによって形成される。
【００７１】
走査線２２０は、ディスプレイ装置２００における図示しない表示領域において当該表示領域の水平方向に延在する線であって、ゲート電極１６０と接続される。本実施形態の走査線２２０は、例えば、ＩＴＯ、ＩＺＯ等によって形成されている。
【００７２】
画素電極２３０は、各画素２０毎に設けられており、各画素２０の点灯及び非点灯、図示しないバックライトの透過及び非透過を制御するための電極である。本実施形態の画素電極２３０は、例えば、ＩＴＯ、ＩＺＯ等によって形成されている。
【００７３】
＜ディスプレイ装置の製造方法＞
次に、図７または図８の各図を用いて本実施形態におけるディスプレイ装置２００の製造方法について説明する。なお、図７は、一の実施形態におけるディスプレイ装置２００の製造方法を説明するための図（その１）である。また、図８は、一の実施形態におけるディスプレイ装置２００の製造方法を説明するための図（その２）である。
【００７４】
まず、図７（ａ）に示すように、上述のように作製された薄膜トランジスタ１００を準備し、薄膜トランジスタ１００上に、すなわち、ソース電極１４０、ドレイン電極１５０、ゲート電極１６０及びゲート絶縁膜１３０を覆うように層間絶縁膜２１０を成膜する。例えば、層間絶縁膜２１０をＢＰＳＧ膜によって形成する場合には、ＡＰＣＶＤ（常圧ＣＶＤ）法によって成膜し、その後、図７（ｂ）に示すように、ゲート電極１６０とソース電極１４０を走査線２２０及び画素電極２３０に接続するためのコンタクトホールＨ用の穴部６１を形成する。
【００７５】
次いで、図７（ｃ）に示すように、上記形成された穴部６１に充填させ（コンタクトホールＨを設け）つつ、走査線２２０及び画素電極１８０を形成するための金属膜７０を成膜する。例えば、薄膜トランジスタ１００の全てを覆うように、厚さ３０ｎｍのアルミニウム膜を金属膜７０としてスパッタリング法などで成膜する。
【００７６】
次いで、図８（ａ）に示すように、走査線２２０及びが画素電極２３０を形成する部分にレジスト８０を形成してマスキングを行う。特に、各画素２０のゲート電極１６０を一定方向に接続するための走査線２２０が形成されるように、かつ、各ソース電極１４０と接続されるように、走査線２２０及びが画素電極２３０の部分をマスキングする。
【００７７】
次いで、図８（ｂ）に示すように、ウエットエッチングまたはドライエッチングなどの所定のエッチング処理によって金属膜７０をパターニングし、最後に上記レジスト８０を除去することによって図６に示すようにディスプレイ装置２００が形成される。
【００７８】
＜作用効果＞
以上本実施形態の薄膜トランジスタ１００及びその製造方法は、低抵抗である第２領域１２３及び１２４がソース電極１４０及びドレイン電極１５０に接続されつつ、第１領域１２１及び１２２の水平方向におけるそれぞれの両端に形成させ、ドレイン電極１５０及びゲート電極１６０を接続するための接続領域（すなわち、第２領域１２３及び１２４）とチャネル領域（すなわち、第１領域１２１及び１２２）が酸化物半導体膜１２０の同一平面上に形成することができるので、ソース電極１４０、ドレイン電極１５０及びゲート電極１６０を同一平面上に形成することができるとともに、比較的容易に製造可能であるボトムゲート・トップコンタクト型にける酸化物半導体の薄膜トランジスタ１００より、工程数を削減することができるとともに、製造上の歩留まり及びスループットを向上させることができる。
【００７９】
また、本実施形態の薄膜トランジスタ１００及びその製造方法は、上述のように、接続領域とチャネル領域が酸化物半導体膜１２０の同一平面上に形成されており、酸化物半導体膜１２０上に積層される層（例えば、絶縁膜または各電極など）に対して優れた段差被覆性（カバレッジ）を要求する必要がないので、製造上または構造上の汎用性を備え、種々の製造工程に適用することができるとともに、酸化物半導体膜１２０上に積層される層に対して種々の材質を用いることができる。
【００８０】
また、本実施形態の薄膜トランジスタ１００及びその製造方法は、ソース電極１４０及びドレイン電極１５０が絶縁膜上に形成させることが可能であって、ソース電極１４０及びドレイン電極１５０が形成される際に酸化物半導体におけるバックチャネルが露出されていないため、当該ソース電極１４０及びドレイン電極１５０が形成される際に酸化物半導体におけるバックチャネルがエッチャントにさらされず、酸化物半導体膜１２０の膜質を低下させることもないので、酸化物半導体膜１２０の性能を劣化させずに製造することができる。
【００８１】
また、本実施形態の薄膜トランジスタ１００及びその製造方法は、酸化物半導体を電気的に分離すること（いわゆる、「素子分離」）によってドレイン電極１５０及びゲート電極１６０を接続するための接続領域（第２領域１２３及び１２４）とチャネル領域（第１領域１２１及び１２２）を形成しているので、複数の薄膜トランジスタ１００を集積化またはアレイ化する場合であっても、単一の酸化物半導体膜からチャネル領域を物理的に分離して形成する場合に比べて、容易に製造することができる。
【００８２】
また、本実施形態のディスプレイ装置２００は、少ない工程数によって製造すること、種々の製造工程を用いて製造すること及び酸化物半導体膜１２０上に積層される層に対して種々の材質を用いて製造することができるとともに、半導体性能を向上させることができる。
【００８３】
＜変形例＞
なお、本実施形態は、複数の薄膜トランジスタ１００を有する薄膜トランジスタアレイ１０及びそれから構成されるディスプレイ装置２００について説明したが、集積回路においても、上述の薄膜トランジスタ１００によって構成することが可能である。すなわち、集積回路は、上述のような複数の薄膜トランジスタ１００を備えた構成を有することによって、少ない工程数によって製造すること、種々の製造工程を用いて製造すること及び酸化物半導体膜上に積層される層に対して種々の材質を用いて製造することができるとともに、半導体性能を向上させることができる。
【符号の説明】
【００８４】
１０ … 薄膜トランジスタアレイ
２０ … 画素
１００ … 薄膜トランジスタ
１１０ … 基材
１２０ … 酸化物半導体膜
１２１、１２２ … 第１領域
１２２、１２３ … 第２領域
１３０ … ゲート絶縁膜
１４０ … ソース電極
１５０ … ドレイン電極
１６０ … ゲート電極
１７０ … 下部電極
１８０ … 画素電極
２００ … ディスプレイ装置
２１０ … 層間絶縁膜
２２０ … 走査線
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法に関し、特に、酸化物半導体膜を第１領域（チャネル領域）と第１領域より低抵抗であり、ソース電極及びドレイン電極と接続される第２領域とに素子分離する技術に関する。
【背景技術】
【０００２】
近年、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）は、液晶ディスプレイ（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）または有機ＥＬディスプレイなどの駆動素子として用いられている。また、低温で成膜が可能な酸化物半導体を有する薄膜トランジスタの研究も進んでいる。
【０００３】
酸化物半導体膜を用いたＴＦＴとしては、ボトムゲート型またはトップゲート型があり、ボトムゲート型には、トップコンタクト型及びボトムコンタクト型が含まれており、その中でも、ボトムゲート・トップコンタクト型においては、液晶ディスプレイの駆動素子として事業化しているボトムゲート型アモルファスシリコンＴＦＴと類似する製造プロセスを有しているため、比較的容易に製造することができる利点を有しており、その研究も盛んに行われている。
【０００４】
例えば、ボトムゲート・トップコンタクト型の酸化物半導体ＴＦＴは、基材上より順にゲート電極、ゲート絶縁膜、酸化物半導体膜及びソース・ドレイン電極を積層して形成されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２９０１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載のボトムゲート・トップコンタクト型の酸化物半導体ＴＦＴにあっては、比較的容易に製造できる一方、ゲート電極、酸化物半導体膜、並びに、ソース電極及びドレイン電極をそれぞれ別工程で生成することとなり、工程数が多く、製造上のスループットについても限界がある。また、この酸化物半導体ＴＦＴにあっては、ソース電極及びドレイン電極を形成する際に、酸化物半導体における活性層上部、すなわち、バックチャネルがエッチャントにさらされるので、当該酸化物半導体膜の膜質が低下してＴＦＴの性能が劣化する場合がある。
【０００７】
本発明は、上記課題を解決するためになされたものであり、その目的は、製造工程において半導体膜の膜質を低下させることなくその性能を維持し、少ない工程数によって、かつ、製造上の歩留まり及びスループットの優れた構造を有する薄膜トランジスタ及びその製造方法等を提供することにある。
【課題を解決するための手段】
【０００８】
（１）上記課題を解決するため、本発明に係る薄膜トランジスタは、基材と、前記基材上に積層された酸化物半導体膜と、前記酸化物半導体膜に絶縁膜を介して積層されるとともに、積層方向に対して垂直となる水平方向に間隙を有してそれぞれ形成されるソース電極及びドレイン電極と、前記ソース電極及びドレイン電極の間に、当該ソース電極及びドレイン電極と物理的にかつ電気的に独立して形成され、かつ、前記半導体膜と前記絶縁膜によって絶縁されているゲート電極と、を備え、前記酸化物半導体膜が、前記ゲート電極下に形成された第１領域と、前記ソース電極及び前記ドレイン電極下に形成され、かつ、前記第１領域の前記水平方向におけるそれぞれの両端に並設されており、前記ソース電極及び前記ドレイン電極にそれぞれ電気的に接続されるとともに非駆動時に前記第１領域より低抵抗である第２領域と、を有している構成を備えている。
【０００９】
本発明に係る薄膜トランジスタによれば、低抵抗である第２領域がソース電極及びドレイン電極に接続されつつ、第１領域の水平方向におけるそれぞれの両端に形成されており、ドレイン電極及びゲート電極を接続するための接続領域（すなわち、第２領域）とチャネル領域（すなわち、第１領域）が酸化物半導体膜の同一平面上に形成されているので、ソース電極、ドレイン電極及びゲート電極を同一平面に形成することができる。したがって、本発明は、製造上の歩留まり及びスループットの優れた構造を有し、かつ、比較的容易に製造可能であるボトムゲート・トップコンタクト型における酸化物半導体の薄膜トランジスタより少ない工程数によって製造することできる。
【００１０】
そして、本発明に係る薄膜トランジスタによれば、上述のように、接続領域とチャネル領域が酸化物半導体膜の同一平面上に形成されており、酸化物半導体膜上に積層される層（例えば、絶縁膜または各電極など）に対して優れた段差被覆性（カバレッジ）を要求する必要がないので、製造上または構造上の汎用性を備え、種々の製造工程を用いて製造すること、及び、酸化物半導体膜上に積層される層に対して種々の材質を用いて製造することができる。
【００１１】
また、本発明に係る薄膜トランジスタによれば、ソース電極及びドレイン電極が絶縁膜上に形成されており、ソース電極及びドレイン電極が形成される際に酸化物半導体におけるチャネルである活性層上部が露出されていない。したがって、本発明は、製造中に酸化物半導体膜の膜質を低下させておらず、優れた半導体の性能を維持しているので、活性層上部がエッチャントにさらされて製造されたものより半導体性能を向上させることができる。
【００１２】
さらに、本発明に係る薄膜トランジスタによれば、酸化物半導体を電気的に分離すること（いわゆる、「素子分離」）によってドレイン電極及びゲート電極を接続するための接続領域（第２領域）とチャネル領域（第１領域）を形成しているので、複数の薄膜トランジスタを集積化する場合であっても、単一の半導体膜からチャネル領域を物理的に分離して形成する場合に比べて、容易に製造することができる。
【００１３】
（２）また、本発明に係る薄膜トランジスタは、前記第１領域のキャリア濃度が、非駆動時に１×１０１８／ｃｍ未満であることが好ましい。
【００１４】
（３）また、本発明に係る薄膜トランジスタは、前記第１領域の抵抗率が、非駆動時に１０７Ωｃｍ以上であることが好ましい。
【００１５】
（４）また、本発明に係る薄膜トランジスタは、前記第２領域における前記ソース電極及び前記ドレイン電極との界面でオーミック接触となっていることが好ましい。
【００１６】
（５）また、ディスプレイ装置は、（１）〜（４）に記載の薄膜トランジスタを有する構成を備えている。
【００１７】
本発明に係るディスプレイ装置によれば、少ない工程数によって製造すること、種々の製造工程を用いて製造すること及び酸化物半導体膜上に積層される層に対して種々の材質を用いて製造することが可能であって、半導体性能を向上させた薄膜トランジスタによってディスプレイ装置を提供することができる。
【００１８】
（６）上記課題を解決するため、本発明に係る薄膜トランジスタの製造方法は、基材上に酸化物半導体膜を積層する第１積層工程と、前記基材が形成されている面とは反対の面であって前記酸化物半導体膜の一部の領域に対してプラズマを用いた低抵抗化処理を実行し、第１領域と、前記第１領域の前記水平方向におけるそれぞれの両端に並設され、非駆動時に前記第１領域より低抵抗となる第２領域と、を形成する低抵抗化処理工程と、前記第１領域上に絶縁膜を介してゲート電極を形成し、かつ、前記第２領域上に当該第２領域と電気的に接続するソース電極及びドレイン電極を形成するための金属膜を積層する第２積層工程と、を含む構成を有している。
【００１９】
本発明に係る薄膜トランジスタの製造方法によれば、低抵抗である第２領域がソース電極及びドレイン電極に接続されつつ、第１領域の水平方向におけるそれぞれの両端に形成されており、ドレイン電極及びゲート電極を接続するための接続領域（すなわち、第２領域）とチャネル領域（すなわち、第１領域）が酸化物半導体膜の同一平面上に形成されているので、ソース電極、ドレイン電極及びゲート電極を同一平面に形成することができる。したがって、本発明は、製造上の歩留まり及びスループットを向上させることができるとともに、比較的容易に製造可能であるボトムゲート・トップコンタクト型における酸化物半導体の薄膜トランジスタより工程数を削減することができる。
【００２０】
そして、本発明に係る薄膜トランジスタの製造方法によれば、上述のように、接続領域とチャネル領域が酸化物半導体膜の同一平面上に形成されており、酸化物半導体膜上に積層される層（例えば、絶縁膜または各電極など）に対して優れた段差被覆性（カバレッジ）を要求する必要がないので、製造上または構造上の汎用性を備え、種々の製造工程を適用すること、及び、酸化物半導体膜上に積層される際に、種々の材質を適用することができる。
【００２１】
また、本発明に係る薄膜トランジスタの製造方法によれば、ソース電極及びドレイン電極が絶縁膜上に形成されており、ソース電極及びドレイン電極が形成される際に酸化物半導体におけるチャネルである活性層上部がエッチャントにさらされていない。したがって、本発明は、製造中に酸化物半導体膜の膜質を低下させていないので、優れた半導体の性能を維持しつつ薄膜トランジスタを製造することができる。
【００２２】
（７）また、本発明に係る薄膜トランジスタの製造方法は、前記第１積層工程においては、酸素を９０体積％以上有し、かつ、全圧が０．２〜１．０Ｐａであるスパッタガスを用いて前記酸化物半導体をスパッタ法によって成膜することによって基材上に酸化物半導体膜を積層する構成を有している。
【００２３】
本発明に係る薄膜トランジスタの製造方法によれば、的確に高抵抗の酸化物半導体膜を形成することができるので、性能を向上させた薄膜トランジスタを提供することができる。
【００２４】
（８）上記課題を解決するため、本発明に係る薄膜トランジスタアレイは、複数の薄膜トランジスタがアレイ形状に並設されている薄膜トランジスタアレイであって、基材と、前記基材上に積層された酸化物半導体膜と、前記酸化物半導体膜に絶縁膜を介して積層されるとともに、各薄膜トランジスタ毎に、積層方向に対して垂直となる水平方向に間隙を有してそれぞれ形成されるソース電極及びドレイン電極と、各薄膜トランジスタ毎に、前記ソース電極及びドレイン電極の間に、当該ソース電極及びドレイン電極と物理的にかつ電気的に独立して形成され、かつ、前記半導体膜と前記絶縁膜によって絶縁されているゲート電極と、を備え、前記酸化物半導体膜が、各薄膜トランジスタ毎に前記ゲート電極下及び隣接された薄膜トランジスタ間とにそれぞれ形成された第１領域と、前記ソース電極及び前記ドレイン電極下であって前記第１領域の前記水平方向におけるそれぞれの両端に並設されており、前記ソース電極及び前記ドレイン電極にそれぞれ電気的に接続され、かつ、非駆動時に前記第１領域より低抵抗である第２領域と、を有している構成を備えている。
【００２５】
本発明に係る薄膜トランジスタアレイによれば、少ない工程数によって製造すること、種々の製造工程を用いて製造すること及び酸化物半導体膜上に積層される層に対して種々の材質を用いて製造することが可能であって、半導体性能を向上させた薄膜トランジスタによって薄膜トランジスタアレイを提供することができる。
【００２６】
また、本発明に係る薄膜トランジスタアレイによれば、酸化物半導体を電気的に分離する素子分離によってドレイン電極及びゲート電極を接続するための接続領域（第２領域）とチャネル領域（第１領域）を形成しているので、単一の半導体膜からチャネル領域を物理的に分離して形成する場合に比べて、容易に製造することができる。
【００２７】
（９）上記課題を解決するため、本発明に係る薄膜トランジスタアレイの製造方法は、アレイ形状に複数の薄膜トランジスタを形成することによって形成される薄膜トランジスタアレイの製造方法であって、基材上に酸化物半導体膜を積層する第１積層工程と、前記基材が形成されている面とは反対の面であって前記酸化物半導体膜における所定の複数領域に対してプラズマを用いた低抵抗化処理を実行し、複数の第１領域と、各第１領域の前記水平方向におけるそれぞれの両端に並設され、非駆動時に前記第１領域より低抵抗となる第２領域と、をそれぞれ形成する低抵抗化処理工程と、前記各薄膜トランジスタにおけるチャネル領域に相当する第１領域上に絶縁膜を介してそれぞれゲート電極を形成し、かつ、前記各第２領域上に当該第２領域と電気的に接続するソース電極及びドレイン電極をそれぞれ形成するための金属膜を積層する第２積層工程と、を含む構成を有している。
【００２８】
本発明に係る薄膜トランジスタアレイの製造方法によれば、工程数を削減すること、種々の製造工程を適用すること、及び、酸化物半導体膜上に積層される際に、種々の材質を適用すること、及び、優れた半導体の性能を維持しつつ薄膜トランジスタを製造することができる。
【００２９】
また、本発明に係る薄膜トランジスタアレイの製造方法によれば、酸化物半導体を電気的に分離する素子分離によってドレイン電極及びゲート電極を接続するための接続領域（第２領域）とチャネル領域（第１領域）を形成しているので、単一の半導体膜からチャネル領域を物理的に分離して形成する場合に比べて、容易に製造することができる。
【発明の効果】
【００３０】
本発明に係る薄膜トランジスタ及びディスプレイ装置は、少ない工程数によって製造すること、種々の製造工程を用いて製造すること及び酸化物半導体膜上に積層される層に対して種々の材質を用いて製造することができるとともに、半導体性能を向上させることができる。
【００３１】
本発明に係る薄膜トランジスタの製造方法は、工程数を削減すること、種々の製造工程を適用すること、及び、酸化物半導体膜上に積層される際に、種々の材質を適用すること、及び、優れた半導体の性能を維持しつつ薄膜トランジスタを製造することができる。
【００３２】
また、本発明に係る薄膜トランジスタアレイは、少ない工程数によって製造すること、種々の製造工程を用いて製造すること及び酸化物半導体膜上に積層される層に対して種々の材質を用いて製造することが可能であって、半導体性能を向上させた薄膜トランジスタによって薄膜トランジスタアレイを提供することができるとともに、酸化物半導体を電気的に分離する素子分離によってドレイン電極及びゲート電極を接続するための接続領域（第２領域）とチャネル領域（第１領域）を形成しているので、単一の半導体膜からチャネル領域を物理的に分離して形成する場合に比べて、容易に製造することができる。
【００３３】
また、本発明に係る薄膜トランジスタアレイの製造方法は、工程数を削減すること、種々の製造工程を適用すること、及び、酸化物半導体膜上に積層される際に、種々の材質を適用すること、及び、優れた半導体の性能を維持しつつ薄膜トランジスタを製造することができるとともに、酸化物半導体を電気的に分離する素子分離によってドレイン電極及びゲート電極を接続するための接続領域（第２領域）とチャネル領域（第１領域）を形成しているので、単一の半導体膜からチャネル領域を物理的に分離して形成する場合に比べて、容易に製造することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明に係るアレイ形状に複数の薄膜トランジスタが並設された薄膜トランジスタアレイの上面図及び当該薄膜トランジスタアレイにおける一の薄膜トランジスタの断面図である。
【図２】一の実施形態における薄膜トランジスタ（薄膜トランジスタアレイ）の製造方法を説明するための図（その１）である。
【図３】一の実施形態における薄膜トランジスタ（薄膜トランジスタアレイ）の製造方法を説明するための図（その２）である。
【図４】一の実施形態における薄膜トランジスタ（薄膜トランジスタアレイ）の製造方法を説明するための図（その３）である。
【図５】一の実施形態における薄膜トランジスタ（薄膜トランジスタアレイ）の製造方法を説明するための図（その４）である。
【図６】本発明に係るディスプレイ装置の一部の上面図及び当該ディスプレイ装置の一の画素部分における断面図である。
【図７】一の実施形態におけるディスプレイ装置の製造方法を説明するための図（その１）である。
【図８】一の実施形態におけるディスプレイ装置の製造方法を説明するための図（その２）である。
【発明を実施するための形態】
【００３５】
以下、本発明の各実施形態について、図面を参照しながら説明する。なお、以下に説明する実施形態は、酸化物半導体を有する薄膜トランジスタによって形成された集積回路及びそれを用いディスプレイ装置に、本発明の薄膜トランジスタ、ディスプレイ装置、薄膜トランジスタアレイ、薄膜トランジスタの製造方法及び薄膜トランジスタアレイの製造方法に適用した場合の実施形態である。
【００３６】
＜薄膜トランジスタ（薄膜トランジスタアレイ）＞
まず、図１を用いて本発明に係る薄膜トランジスタ１００の実施形態について説明する。特に、本実施形態においては、アレイ形状に複数の薄膜トランジスタ１００を有する薄膜トランジスタアレイを用いて本発明に係る薄膜トランジスタ１００の実施形態について説明する。なお、図１は、本実施形態におけるアレイ形状に複数の薄膜トランジスタ１００が並設された薄膜トランジスタアレイ１０の上面図及び当該薄膜トランジスタアレイ１０における一の薄膜トランジスタ１００の断面図である。
【００３７】
本実施形態の薄膜トランジスタ１００は、ディスプレイ装置２００の各画素２０を駆動するためのＴＦＴであって、画素２０毎に形成されている。本実施形態の薄膜トランジスタ１００は、図１（ａ）及び（ｂ）に示すように、基材１１０と、基材１１０上に積層された酸化物半導体膜１２０と、酸化物半導体膜１２０上に積層されたゲート絶縁膜１３０と、各薄膜トランジスタ１００毎に、ゲート絶縁膜１３０上に積層方向に対して垂直となる水平方向に間隙を有してそれぞれ形成されるソース電極１４０及びドレイン電極１５０と、を備えている。
【００３８】
また、薄膜トランジスタ１００は、各薄膜トランジスタ１００毎に、ソース電極１４０及びドレイン電極１５０の間に、当該ソース電極１４０及びドレイン電極１５０と物理的にかつ電気的に独立して形成され、かつ、酸化物半導体膜１２０とゲート絶縁膜１３０によって絶縁されているゲート電極１６０と、を備えている。
【００３９】
特に、酸化物半導体膜１２０は、各薄膜半導体毎に、ゲート電極１６０下及び隣接された薄膜トランジスタ間とにそれぞれ形成された第１領域１２１及び１２２と、ソース電極１４０及びドレイン電極１５０下であって第１領域１２１の前記水平方向におけるそれぞれの両端に並設されており、ソース電極１４０及びドレイン電極１５０にそれぞれ電気的に接続され、かつ、非駆動時に前記第１領域１２１及び１２２より低抵抗である第２領域１２３及び１２４と、を有している。
【００４０】
なお、各薄膜トランジスタ１００の酸化物半導体膜１２０は、物理的には、同一の膜によって形成されているが、一の薄膜トランジスタと隣接する薄膜トランジスタにおける酸化物半導体膜１２０のそれぞれの第２領域１２３及び１２４間に、高抵抗である第１領域１２２が形成されることによって、電気的に分離されている（いわゆる、素子分離されている）。また、各薄膜トランジスタ１００のドレイン電極１５０は、後述するように、ディスプレイ装置２００における信号線としても機能するとともに、各薄膜トランジスタ１００は、最上部に共通線としても機能するディスプレイ装置２００における保持容量を保持するための下部電極１７０と、当該ディスプレイ装置２００の画素電極２３０として機能する当該下部電極に接続される電極１８０と、を有している。
【００４１】
基材１１０は、薄膜トランジスタ１００の支持基板をなす絶縁性のものであり、シリコン基板、セラミックス基板等の無機基板または有機基板によって形成される。また、この基材１１０は、有機基板として、ポリエーテルサルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリアミド、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリフェニレンサルファイ、ポリエーテルエーテルケトン、液晶ポリマー、フッ素樹脂、ポリカーボネート、ポリノルボルネン系樹脂、ポリサルホン、ポリアリレート、ポリアミドイミド、ポリエーテルイミド、又は熱可塑性ポリイミド等からなる各有機基板、又はそれらの複合基板によって形成される。
【００４２】
特に、本実施形態の基材１１０は、ガラス基板によって形成されているのが好ましい、また、この基材１１０の厚さは、諸条件により適宜選択可能であって、特に、０．０５ｍｍ以上３．０ｍｍ以下程度が好ましい。また、基材１１０がガラス基板によって形成されている場合には、液晶ディスプレイ用途のガラス基板または耐熱性の点ではやや劣るが安価な無アルカリガラス基板によって形成されていてもよい。
【００４３】
なお、この基材１１０は、剛性を有するものであってもよいし、厚さが５μｍ以上３００μｍ以下程度の薄いフレキシブルなフィルム状のものであってもよい。
【００４４】
酸化物半導体膜１２０は、１０１８／ｃｍ未満の電子キャリア濃度、または、１０７Ωｃｍ以上の抵抗率を有する高抵抗な酸化物半導体である。具体的には、酸化物半導体膜１２０は、ＩｎＭＺｎＯ（ＭはＧａ，Ａｌ，Ｆｅのうち少なくとも１種）を主たる構成元素とするアモルファス酸化物によって形成される。
【００４５】
特に、ＭがＧａであるＩｎＧａＺｎＯ系のアモルファス酸化物が好ましく、この場合には、Ｉｎ：Ｇａ：Ｚｎの組成比が１：１：１であることが好ましい。なお、組成割合は、蛍光Ｘ線（ＸＲＦ）装置によって測定したものである。ＩｎＧａＺｎＯ系のアモルファス酸化物については、ＩｎとＧａとＺｎの広い組成範囲でアモルファス相を示す。この三元系でアモルファス相を安定して示す組成範囲としては、ＩｎｘＧａｙＺｎｚＯ（３ｘ／２＋３ｙ／２＋ｚ）で比率ｘ／ｙが０．４〜１．４の範囲であり、比率ｚ／ｙが０．２〜１２の範囲にあるように表すことができる。なお、ＺｎＯに近い組成とＩｎ２Ｏ３に近い組成で結晶質を示す。また、アモルファス酸化物が、ＩｎxＧａ1-x酸化物（０≦ｘ≦１）、ＩｎxＺｎ1-x酸化物（０．２≦ｘ≦１）、ＩｎxＳｎ1-x酸化物（０．８≦ｘ≦１）、Ｉｎx（Ｚｎ，Ｓｎ）1-x酸化物（０．１５≦ｘ≦１）、ＩｎＧａＺｎ１−ｘＭｇｘ酸化物（０≦ｘ≦１）から選ばれるいずれかのアモルファス酸化物であってもよい。
【００４６】
本発明においては、後述の実施例で用いたＩｎＧａＺｎＯ系酸化物半導体膜（以下、「ＩＧＺＯ酸化物半導体膜」という。）を好ましく挙げることができる。また、このＩＧＺＯ酸化物半導体膜には、必要に応じて、Ａｌ、Ｆｅ、Ｓｎ等を構成元素として加えたものであってもよい。このＩＧＺＯ酸化物半導体膜は、室温から１５０℃程度の低温での成膜が可能であることから、耐熱性に乏しいプラスチック基板やガラス基板に対して好ましく適用できる。また、このＩＧＺＯ酸化物半導体膜の膜厚は、諸条件により適宜選択されることが可能であって、特に、２０ｎｍ〜１００ｎｍ程度が好ましい。
【００４７】
一方、酸化物半導体膜１２０は、チャネル領域として機能し、ゲート電極１６０下に形成される第１領域１２１及び１２２と、第１領域１２１及び１２２と物理的には水平方向に並設され、ソース電極１４０及びドレイン電極１５０下に形成される２つの第２領域１２３及び１２４と、を有している。特に、第２領域１２３及び１２４は、コンタクトホールＨを介してゲート絶縁膜１３０上に形成されたソース電極１４０及びドレイン電極１５０と電気的に接続されて、ソース電極及びドレイン電極との接続領域として機能するようになっている。また、第２領域１２３及び１２４は、第１領域１２１及び１２２より低抵抗となるように低抵抗化処理が施されて第１領域１２１及び１２２からは電気的に分離された領域、すなわち、素子分離された領域である。
【００４８】
第１領域１２１及び１２２は、１０１８／ｃｍ未満の電子キャリア濃度、または、１×１０７Ωｃｍ以上の抵抗率を有している。特に、第１領域１２１及び１２２は、絶縁状態でもよいし、第２領域との界面がショットキー接触をしていてもよい。また、各第２領域１２３及び１２４は、ソース電極１４０及びドレイン電極１５０との間に接触抵抗１０−４Ω・ｃｍ２以下を有し、ソース電極１４０及びドレイン電極との電極・半導体界面においてオーミック接触が得られる状態となっている。
【００４９】
なお、各第２領域１２３及び１２４は、トランジスタとしての機能を発揮するため、酸化物半導体の表面から２０ｎｍ程度の深さ、すなわち、厚さを有している。また、低抵抗化とは、第２領域１２３及び１２４とソース電極１４０またはドレイン電極１５０との界面において電気的な阻害要因が排除されたオーミック接触が得られることをいう。ただし、完全なオーミック接触でなくてもよく、第２領域１２３及び１２４とソース電極１４０またはドレイン電極１５０との界面において５％程度の多少の電圧・電流による変動が生じている状態も含む。
【００５０】
ゲート絶縁膜１３０は、絶縁性及び誘電性の観点から、例えば、酸化珪素（ＳｉＯ２）、窒化珪素（ＳｉＮｘ）、窒化酸化珪素（ＳｉＯｘＮｙ）などのシリコン酸化物若しくはシリコン窒化物、酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）、二酸化ジルコニウム（ＺｒＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）などの金属酸化物、または、アクリル樹脂、イミド樹脂、アミド樹脂、フェノール樹脂などの有機系絶縁体から形成される。特に、本実施形態のゲート絶縁膜１３０には、酸化珪素を用いるのが好ましい。また、ゲート絶縁膜１３０の膜厚は、諸条件により適宜選択可能であって、特に、１５０ｎｍから５μｍ程度が好ましい。
【００５１】
ソース電極１４０及びドレイン電極１５０は、アルミニウム（Ａｌ）、銅（Ｃｕ）その他の導電性の金属材料によって形成されている。また、ソース電極１４０及びドレイン電極１５０の厚さは、諸条件により適宜選択可能であって、特に、３０ｎｍ以上が好ましい。また、ソース電極１４０及びドレイン電極１５０は、コンタクトホールＨを介して酸化物半導体膜１２０に形成された第２領域１２３及び１２４に接続される。
【００５２】
ゲート電極１６０は、ソース電極１４０及びドレイン電極１５０と同様に、アルミニウム（Ａｌ）、銅（Ｃｕ）その他の導電性の金属材料によって形成されている。また、ゲート電極１６０の厚さは、諸条件により適宜選択可能であって、特に、３０ｎｍ以上が好ましい。特に、本実施形態のゲート電極１６０は、ソース電極１４０及びドレイン電極１５０と同一のタイミングで形成される。
【００５３】
＜薄膜トランジスタ（薄膜トランジスタアレイ）の製造方法＞
次に、図２〜４の各図を用いて本実施形態における薄膜トランジスタ１００（薄膜トランジスタアレイ１０）の製造方法について説明する。
【００５４】
なお、図２は、本実施形態における薄膜トランジスタ１００（薄膜トランジスタアレイ１０）の製造方法を説明するための図（その１）であり、図３は、本実施形態における薄膜トランジスタ１００（薄膜トランジスタアレイ１０）の製造方法を説明するための図（その２）である。なお、図４は、本実施形態における薄膜トランジスタ１００（薄膜トランジスタアレイ１０）の製造方法を説明するための図（その３）であり、本実施形態における薄膜トランジスタ１００（薄膜トランジスタアレイ１０）の製造方法を説明するための図（その４）である。
【００５５】
本実施形態の薄膜トランジスタ１００（薄膜トランジスタアレイ１０）の製造方法は、基材１１０上に酸化物半導体膜１２０を積層する第１積層工程と、基材１１０が形成されている面とは反対の面であって酸化物半導体膜１２０の一部の領域に対してプラズマを用いた低抵抗化処理を実行し、第１領域１２１及び１２２と、当該第１領域１２１及び１２２とは異なる領域であって第１領域１２１及び１２２より低抵抗となる第２領域１２３及び１２４と、を形成する低抵抗化処理工程と、第１領域１２１及び１２２上に絶縁膜を介してゲート電極１６０を形成し、かつ、第２領域１２３及び１２４上に当該第２領域１２３及び１２４と電気的に接続するソース電極１４０及びドレイン電極１５０を形成するための金属膜を積層する第２積層工程と、含む。
【００５６】
まず、図２（ａ）に示すように、基材１１０を準備し、基材１１０上に高抵抗な酸化物半導体、例えば、ＩＧＺＯ系の酸化物半導体膜１２０を、膜厚２０ｎｍ〜１００ｎｍとなるようにスパッタ法によって成膜する（第１積層工程）。具体的には、Ｉｎ、Ｇａ及びＺｎを含むターゲットに対して、酸素（Ｏ２）ガスとアルゴン（Ａｒ）等希ガスの混合ガスであって、当該酸素ガスが９０体積％以上（最大１００体積％）含まれた全圧が０．２Ｐａ〜１．０Ｐａのスパッタガスの雰囲気下でスパッタリングを実行することにより、ＩＧＺＯ系の酸化物半導体膜１２０のＩｎ：Ｇａ：Ｚｎの比が１：１：１とるように、かつ、当該ＩＧＺＯ半導体中に酸素を導入して成膜を行う。
【００５７】
このように、酸化物半導体膜１２０を成膜する際には、成膜される膜内の酸素量を多くすることができるようになっており、これにより酸化物半導体膜１２０全体を１０１８／ｃｍ未満の電子キャリア濃度、または、１０７Ωｃｍ以上の抵抗率を有するように高抵抗化させることができるようになっている。例えば、酸素量としては、４０ａｔ％以上（最大７０ａｔ％）含有するように酸化物半導体膜１２０を成膜する。
【００５８】
次いで、図２（ｂ）に示すように、酸化物半導体膜１２０上にレジスト２０を形成し、その後に当該レジスト２０によって、低抵抗化処理する第２領域１２３及び１２４以外の領域に相当する領域、すなわち、第１領域１２１及び１２２に相当する領域をパターニングしてマスキングする。
【００５９】
次いで、図２（ｃ）に示すように、積層方向において酸化物半導体膜１２０の上方からプラズマを酸化物半導体膜１２０における露出している領域、すなわち、第２領域１２３及び１２４に相当する領域に当てて、当該領域を低抵抗化させる（酸化物半導体膜１２０形成工程）。すなわち、第２領域１２３及び１２４に相当する領域の表面にプラズマによって酸素欠損を生じさせるとともに、それに伴ってキャリアを発生させて他の領域、すなわち、レジスト２０によってマスキングされている第１領域１２１及び１２２からの素子分離を生じさせて第２領域１２３及び１２４を形成させる。なお、プラズマは、アルゴン（Ａｒ）などの希ガスを用いたプラズマまたは四フッ化炭素系ガスなどのフッ化メタン系ガスを用いたプラズマを使用することができる。
【００６０】
なお、一般的には、複数の薄膜トランジスタ１００を同一基材１１０上に作製して、完成後に個々に切り出すようになっているため、当該工程では、基材１１０上に酸化物半導体膜１２０が成膜されたアレイ基板に対して所定のプラズマを当てるようになっている。また、レジスト２０の関係において、適宜第２領域１２３及び１２４を低抵抗化させるために、アルゴンプラズマまたは四フッ化炭素系ガスなどの各種のガスに５％程度の酸素ガスを含有させてもよい。この場合には、プラズマを当てる処理時間と、レジスト２０の厚さと、当該レジスト２０の解像度とのバランスによって調整することになる。例えば、チャネル長５μｍ、プラズマ処理時間が２００秒であれば、プラズマ処理に対するレジストの選択比から必要なレジスト厚を見積もる必要がある。
【００６１】
例えば、ＩＧＺＯ系の酸化物半導体膜１２０に対して、所定のチャンバー内において、流量５０ｍｌ／ｍｉｎ、圧力１０Ｐａのアルゴンプラズマを当てて、金属電極との関係で金属電極・半導体界面がショットキー接触となる状態のＩＧＺＯ膜をオーミック接触の状態にするための酸素欠損を生じさせて電子キャリアを発生させる。この結果、上記のような高低抵抗の酸化物半導体に対して、ソース電極１４０及びドレイン電極１５０との間に接触抵抗１０−４Ω・ｃｍ２以下となる、すなわち、オーミック接触となる第２領域１２３及び１２４がレジスト２０によってマスキングされていない領域に形成される。
【００６２】
次いで、図３（ａ）に示すように、酸化物半導体膜１２０上にマスキングとして形成されたレジスト２０を除去した後に、図３（ｂ）に示すように、酸化物半導体膜１２０上にゲート絶縁膜１３０を成膜する。具体的には、酸化物半導体膜１２０における高抵抗の領域、すなわち、第１領域１２１及び１２２が低抵抗化しないように、シリコン酸化物若しくはシリコン窒化物または金属酸化物のターゲットを用いてＤＣスパッタ法、または対向ターゲット式スパッタ法などを実行し、または、有機系絶縁体を塗布形成することによって酸化物半導体膜１２０上にゲート絶縁膜１３０を形成する。
【００６３】
なお、ＲＦスパッタ法よってゲート絶縁膜１３０を成膜した場合には、プラズマダメージによって第１領域１２１及び１２２が低抵抗化してしまうので、ここでは利用することはできない。
【００６４】
次いで、図３（ｃ）に示すように、ゲート絶縁膜１３０中にソース電極１４０及びドレイン電極１５０と酸化物半導体膜１２０の第２領域１２３及び１２４とを接続するためのコンタクトホールＨを形成するために、ゲート絶縁膜１３０上のコンタクトホールＨを形成する部分以外にレジスト３０を形成してマスキングする。特に、コンタクトホールＨが酸化物半導体膜１２０における第２領域１２３及び１２４上に形成されるように、該当する部分をレジスト３０によってマスキングする。
【００６５】
次いで、図４（ａ）及び（ｂ）に示すように、レジスト３０によってマスキングされた部分以外については、ウエットエッチングまたはドライエッチングなどの所定のエッチング処理を行って、ゲート絶縁膜１３０にコンタクトホールＨ用の穴部３１を形成するとともに、その後、レジスト３０を除去し、コンタクトホールＨ用の穴部３１を有するゲート絶縁膜１３０を形成する。
【００６６】
次いで、図４（ｃ）に示すように、上記形成された穴部３１に充填させ（コンタクトホールＨを設け）つつ、上述のように、形成されたゲート絶縁膜１３０上にソース電極１４０、ドレイン電極１５０及びゲート電極１６０を形成するための金属膜４０を成膜する。例えば、ＩＧＺＯ酸化物半導体膜１２０の全てを覆うように、厚さ３０ｎｍのアルミニウム膜を金属膜４０としてスパッタリング法などで成膜する。ただし、酸化物半導体膜１２０の第２領域１２３及び１２４において高抵抗化しないように、成膜する必要がある。なお、金属膜４０の膜厚は、ゲート絶縁膜１３０との段差によって断線が生じないように、３０ｎｍ程度が好ましい。
【００６７】
次いで、図５（ａ）に示すように、ソース電極１４０、ドレイン電極１５０及びゲート電極１６０が積層方向に対して垂直となる水平方向に間隙を有してそれぞれ形成されるように、かつ、ゲート電極１６０が、ソース電極１４０及びドレイン電極１５０の間に、当該ソース電極１４０及びドレイン電極１５０と物理的にかつ電気的に独立して形成されるように、金属膜４０上のソース電極１４０、ドレイン電極１５０及びゲート電極１６０が形成される部分にレジスト５０を形成してマスキングする。そして、図５（ｂ）に示すように、ウエットエッチングまたはドライエッチングなどの所定のエッチングを実行してソース電極１４０、ドレイン電極１５０及びゲート電極１６０をパターニングする。具体的には、基板の耐熱性に応じた成膜手段とパターニング手段が適用され、例えば、透明導電材料または金属材料でソース電極１４０、ドレイン電極１５０及びゲート電極１６０を形成する場合には、成膜手段としてスパッタリング法や各種ＣＶＤ法等を適用することができる。また、パターニング手段としては、フォトリソグラフィを適用することができるとともに、低温成膜が要求される場合には、成膜手段として低温成膜可能なスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。また、導電性高分子によってソース電極１４０、ドレイン電極１５０及びゲート電極１６０を形成する場合には、成膜手段として真空蒸着法やパターン印刷法等を適用することができるとともに、パターニング手段としてフォトリソグラフィを適用することができる。そして、図５（ｃ）に示すように、最後に上記レジスト５０を除去することによって薄膜トランジスタ１００が形成される。
【００６８】
＜ディスプレイ装置＞
次に、図６を用いて本発明に係るディスプレイ装置２００の実施形態について説明する。なお、図６は、本実施形態におけるディスプレイ装置２００の一部の上面図及び当該ディスプレイ装置２００の一の画素部分における断面図である。
【００６９】
本実施形態のディスプレイ装置２００は、図６に示すように、薄膜トランジスタ１００上に積層された層間絶縁膜２１０と、層間絶縁膜２１０上に、ゲート電極１６０及びソース電極１４０と接続させつつ、形成される走査線２２０及び画素電極２３０と、を有している。
【００７０】
層間絶縁膜２１０は、走査線２２０、画素電極２３０及び保持容量を形成するための絶縁層であり、３００ｎｍ以上の膜厚を有している。層間絶縁膜２１０は、例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ)などによって形成される。
【００７１】
走査線２２０は、ディスプレイ装置２００における図示しない表示領域において当該表示領域の水平方向に延在する線であって、ゲート電極１６０と接続される。本実施形態の走査線２２０は、例えば、ＩＴＯ、ＩＺＯ等によって形成されている。
【００７２】
画素電極２３０は、各画素２０毎に設けられており、各画素２０の点灯及び非点灯、図示しないバックライトの透過及び非透過を制御するための電極である。本実施形態の画素電極２３０は、例えば、ＩＴＯ、ＩＺＯ等によって形成されている。
【００７３】
＜ディスプレイ装置の製造方法＞
次に、図７または図８の各図を用いて本実施形態におけるディスプレイ装置２００の製造方法について説明する。なお、図７は、一の実施形態におけるディスプレイ装置２００の製造方法を説明するための図（その１）である。また、図８は、一の実施形態におけるディスプレイ装置２００の製造方法を説明するための図（その２）である。
【００７４】
まず、図７（ａ）に示すように、上述のように作製された薄膜トランジスタ１００を準備し、薄膜トランジスタ１００上に、すなわち、ソース電極１４０、ドレイン電極１５０、ゲート電極１６０及びゲート絶縁膜１３０を覆うように層間絶縁膜２１０を成膜する。例えば、層間絶縁膜２１０をＢＰＳＧ膜によって形成する場合には、ＡＰＣＶＤ（常圧ＣＶＤ）法によって成膜し、その後、図７（ｂ）に示すように、ゲート電極１６０とソース電極１４０を走査線２２０及び画素電極２３０に接続するためのコンタクトホールＨ用の穴部６１を形成する。
【００７５】
次いで、図７（ｃ）に示すように、上記形成された穴部６１に充填させ（コンタクトホールＨを設け）つつ、走査線２２０及び画素電極１８０を形成するための金属膜７０を成膜する。例えば、薄膜トランジスタ１００の全てを覆うように、厚さ３０ｎｍのアルミニウム膜を金属膜７０としてスパッタリング法などで成膜する。
【００７６】
次いで、図８（ａ）に示すように、走査線２２０及びが画素電極２３０を形成する部分にレジスト８０を形成してマスキングを行う。特に、各画素２０のゲート電極１６０を一定方向に接続するための走査線２２０が形成されるように、かつ、各ソース電極１４０と接続されるように、走査線２２０及びが画素電極２３０の部分をマスキングする。
【００７７】
次いで、図８（ｂ）に示すように、ウエットエッチングまたはドライエッチングなどの所定のエッチング処理によって金属膜７０をパターニングし、最後に上記レジスト８０を除去することによって図６に示すようにディスプレイ装置２００が形成される。
【００７８】
＜作用効果＞
以上本実施形態の薄膜トランジスタ１００及びその製造方法は、低抵抗である第２領域１２３及び１２４がソース電極１４０及びドレイン電極１５０に接続されつつ、第１領域１２１及び１２２の水平方向におけるそれぞれの両端に形成させ、ドレイン電極１５０及びゲート電極１６０を接続するための接続領域（すなわち、第２領域１２３及び１２４）とチャネル領域（すなわち、第１領域１２１及び１２２）が酸化物半導体膜１２０の同一平面上に形成することができるので、ソース電極１４０、ドレイン電極１５０及びゲート電極１６０を同一平面上に形成することができるとともに、比較的容易に製造可能であるボトムゲート・トップコンタクト型にける酸化物半導体の薄膜トランジスタ１００より、工程数を削減することができるとともに、製造上の歩留まり及びスループットを向上させることができる。
【００７９】
また、本実施形態の薄膜トランジスタ１００及びその製造方法は、上述のように、接続領域とチャネル領域が酸化物半導体膜１２０の同一平面上に形成されており、酸化物半導体膜１２０上に積層される層（例えば、絶縁膜または各電極など）に対して優れた段差被覆性（カバレッジ）を要求する必要がないので、製造上または構造上の汎用性を備え、種々の製造工程に適用することができるとともに、酸化物半導体膜１２０上に積層される層に対して種々の材質を用いることができる。
【００８０】
また、本実施形態の薄膜トランジスタ１００及びその製造方法は、ソース電極１４０及びドレイン電極１５０が絶縁膜上に形成させることが可能であって、ソース電極１４０及びドレイン電極１５０が形成される際に酸化物半導体におけるバックチャネルが露出されていないため、当該ソース電極１４０及びドレイン電極１５０が形成される際に酸化物半導体におけるバックチャネルがエッチャントにさらされず、酸化物半導体膜１２０の膜質を低下させることもないので、酸化物半導体膜１２０の性能を劣化させずに製造することができる。
【００８１】
また、本実施形態の薄膜トランジスタ１００及びその製造方法は、酸化物半導体を電気的に分離すること（いわゆる、「素子分離」）によってドレイン電極１５０及びゲート電極１６０を接続するための接続領域（第２領域１２３及び１２４）とチャネル領域（第１領域１２１及び１２２）を形成しているので、複数の薄膜トランジスタ１００を集積化またはアレイ化する場合であっても、単一の酸化物半導体膜からチャネル領域を物理的に分離して形成する場合に比べて、容易に製造することができる。
【００８２】
また、本実施形態のディスプレイ装置２００は、少ない工程数によって製造すること、種々の製造工程を用いて製造すること及び酸化物半導体膜１２０上に積層される層に対して種々の材質を用いて製造することができるとともに、半導体性能を向上させることができる。
【００８３】
＜変形例＞
なお、本実施形態は、複数の薄膜トランジスタ１００を有する薄膜トランジスタアレイ１０及びそれから構成されるディスプレイ装置２００について説明したが、集積回路においても、上述の薄膜トランジスタ１００によって構成することが可能である。すなわち、集積回路は、上述のような複数の薄膜トランジスタ１００を備えた構成を有することによって、少ない工程数によって製造すること、種々の製造工程を用いて製造すること及び酸化物半導体膜上に積層される層に対して種々の材質を用いて製造することができるとともに、半導体性能を向上させることができる。
【符号の説明】
【００８４】
１０ … 薄膜トランジスタアレイ
２０ … 画素
１００ … 薄膜トランジスタ
１１０ … 基材
１２０ … 酸化物半導体膜
１２１、１２２ … 第１領域
１２２、１２３ … 第２領域
１３０ … ゲート絶縁膜
１４０ … ソース電極
１５０ … ドレイン電極
１６０ … ゲート電極
１７０ … 下部電極
１８０ … 画素電極
２００ … ディスプレイ装置
２１０ … 層間絶縁膜
２２０ … 走査線
【特許請求の範囲】
【請求項１】
基材と、
前記基材上に積層された酸化物半導体膜と、
前記酸化物半導体膜に絶縁膜を介して積層されるとともに、積層方向に対して垂直となる水平方向に間隙を有してそれぞれ形成されるソース電極及びドレイン電極と、
前記ソース電極及びドレイン電極の間に、当該ソース電極及びドレイン電極と物理的にかつ電気的に独立して形成され、かつ、前記半導体膜と前記絶縁膜によって絶縁されているゲート電極と、
を備え、
前記酸化物半導体膜が、
前記ゲート電極下に形成された第１領域と、
前記ソース電極及び前記ドレイン電極下であって前記第１領域の前記水平方向におけるそれぞれの両端に並設されており、前記ソース電極及び前記ドレイン電極にそれぞれ電気的に接続され、かつ、非駆動時に前記第１領域より低抵抗である第２領域と、
を有していることを特徴とする薄膜トランジスタ。
【請求項２】
前記第１領域のキャリア濃度が、非駆動時に１×１０１８／ｃｍ未満である、請求項１に記載の薄膜トランジスタ。
【請求項３】
前記第１領域の抵抗率が、非駆動時に１０７Ωｃｍ以上である、請求項１に記載の薄膜トランジスタ。
【請求項４】
前記第２領域における前記ソース電極及び前記ドレイン電極との界面でオーミック接触となっている請求項１〜３の何れか一項に記載の薄膜トランジスタ。
【請求項５】
請求項１〜４の何れか一項に記載の薄膜トランジスタが画素毎にアレイ状に複数併設されていることを特徴とするディスプレイ装置。
【請求項６】
基材上に酸化物半導体膜を積層する第１積層工程と、
前記基材が形成されている面とは反対の面であって前記酸化物半導体膜の一部の領域に対してプラズマを用いた低抵抗化処理を実行し、第１領域と、前記第１領域の前記水平方向におけるそれぞれの両端に並設され、非駆動時に前記第１領域より低抵抗となる第２領域と、を形成する低抵抗化処理工程と、
前記第１領域上に絶縁膜を介してゲート電極を形成し、かつ、前記第２領域上に当該第２領域と電気的に接続するソース電極及びドレイン電極を形成するための金属膜を積層する第２積層工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項７】
前記第１積層工程においては、酸素を９０体積％以上有し、かつ、全圧が０．２〜１．０Ｐａであるスパッタガスを用いて前記酸化物半導体をスパッタ法によって成膜することによって基材上に酸化物半導体膜を積層する、請求項６に記載の薄膜トランジスタの製造方法。
【請求項８】
複数の薄膜トランジスタがアレイ形状に並設されている薄膜トランジスタアレイであって、
基材と、
前記基材上に積層された酸化物半導体膜と、
前記酸化物半導体膜に絶縁膜を介して積層されるとともに、各薄膜トランジスタ毎に、積層方向に対して垂直となる水平方向に間隙を有してそれぞれ形成されるソース電極及びドレイン電極と、
各薄膜トランジスタ毎に、前記ソース電極及びドレイン電極の間に、当該ソース電極及びドレイン電極と物理的にかつ電気的に独立して形成され、かつ、前記半導体膜と前記絶縁膜によって絶縁されているゲート電極と、
を備え、
前記酸化物半導体膜が、
各薄膜トランジスタ毎に前記ゲート電極下及び隣接された薄膜トランジスタ間とにそれぞれ形成された第１領域と、
前記ソース電極及び前記ドレイン電極下であって前記第１領域の前記水平方向におけるそれぞれの両端に並設されており、前記ソース電極及び前記ドレイン電極にそれぞれ電気的に接続され、かつ、非駆動時に前記第１領域より低抵抗である第２領域と、
を有していることを特徴とする薄膜トランジスタアレイ。
【請求項９】
アレイ形状に複数の薄膜トランジスタを形成することによって形成される薄膜トランジスタアレイの製造方法であって、
基材上に酸化物半導体膜を積層する第１積層工程と、
前記基材が形成されている面とは反対の面であって前記酸化物半導体膜における所定の複数領域に対してプラズマを用いた低抵抗化処理を実行し、複数の第１領域と、各第１領域の前記水平方向におけるそれぞれの両端に並設され、非駆動時に前記第１領域より低抵抗となる第２領域と、をそれぞれ形成する低抵抗化処理工程と、
前記各薄膜トランジスタにおけるチャネル領域に相当する第１領域上に絶縁膜を介してそれぞれゲート電極を形成し、かつ、前記各第２領域上に当該第２領域と電気的に接続するソース電極及びドレイン電極をそれぞれ形成するための金属膜を積層する第２積層工程と、
を含むことを特徴とする薄膜トランジスタアレイの製造方法。
【請求項１】
基材と、
前記基材上に積層された酸化物半導体膜と、
前記酸化物半導体膜に絶縁膜を介して積層されるとともに、積層方向に対して垂直となる水平方向に間隙を有してそれぞれ形成されるソース電極及びドレイン電極と、
前記ソース電極及びドレイン電極の間に、当該ソース電極及びドレイン電極と物理的にかつ電気的に独立して形成され、かつ、前記半導体膜と前記絶縁膜によって絶縁されているゲート電極と、
を備え、
前記酸化物半導体膜が、
前記ゲート電極下に形成された第１領域と、
前記ソース電極及び前記ドレイン電極下であって前記第１領域の前記水平方向におけるそれぞれの両端に並設されており、前記ソース電極及び前記ドレイン電極にそれぞれ電気的に接続され、かつ、非駆動時に前記第１領域より低抵抗である第２領域と、
を有していることを特徴とする薄膜トランジスタ。
【請求項２】
前記第１領域のキャリア濃度が、非駆動時に１×１０１８／ｃｍ未満である、請求項１に記載の薄膜トランジスタ。
【請求項３】
前記第１領域の抵抗率が、非駆動時に１０７Ωｃｍ以上である、請求項１に記載の薄膜トランジスタ。
【請求項４】
前記第２領域における前記ソース電極及び前記ドレイン電極との界面でオーミック接触となっている請求項１〜３の何れか一項に記載の薄膜トランジスタ。
【請求項５】
請求項１〜４の何れか一項に記載の薄膜トランジスタが画素毎にアレイ状に複数併設されていることを特徴とするディスプレイ装置。
【請求項６】
基材上に酸化物半導体膜を積層する第１積層工程と、
前記基材が形成されている面とは反対の面であって前記酸化物半導体膜の一部の領域に対してプラズマを用いた低抵抗化処理を実行し、第１領域と、前記第１領域の前記水平方向におけるそれぞれの両端に並設され、非駆動時に前記第１領域より低抵抗となる第２領域と、を形成する低抵抗化処理工程と、
前記第１領域上に絶縁膜を介してゲート電極を形成し、かつ、前記第２領域上に当該第２領域と電気的に接続するソース電極及びドレイン電極を形成するための金属膜を積層する第２積層工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項７】
前記第１積層工程においては、酸素を９０体積％以上有し、かつ、全圧が０．２〜１．０Ｐａであるスパッタガスを用いて前記酸化物半導体をスパッタ法によって成膜することによって基材上に酸化物半導体膜を積層する、請求項６に記載の薄膜トランジスタの製造方法。
【請求項８】
複数の薄膜トランジスタがアレイ形状に並設されている薄膜トランジスタアレイであって、
基材と、
前記基材上に積層された酸化物半導体膜と、
前記酸化物半導体膜に絶縁膜を介して積層されるとともに、各薄膜トランジスタ毎に、積層方向に対して垂直となる水平方向に間隙を有してそれぞれ形成されるソース電極及びドレイン電極と、
各薄膜トランジスタ毎に、前記ソース電極及びドレイン電極の間に、当該ソース電極及びドレイン電極と物理的にかつ電気的に独立して形成され、かつ、前記半導体膜と前記絶縁膜によって絶縁されているゲート電極と、
を備え、
前記酸化物半導体膜が、
各薄膜トランジスタ毎に前記ゲート電極下及び隣接された薄膜トランジスタ間とにそれぞれ形成された第１領域と、
前記ソース電極及び前記ドレイン電極下であって前記第１領域の前記水平方向におけるそれぞれの両端に並設されており、前記ソース電極及び前記ドレイン電極にそれぞれ電気的に接続され、かつ、非駆動時に前記第１領域より低抵抗である第２領域と、
を有していることを特徴とする薄膜トランジスタアレイ。
【請求項９】
アレイ形状に複数の薄膜トランジスタを形成することによって形成される薄膜トランジスタアレイの製造方法であって、
基材上に酸化物半導体膜を積層する第１積層工程と、
前記基材が形成されている面とは反対の面であって前記酸化物半導体膜における所定の複数領域に対してプラズマを用いた低抵抗化処理を実行し、複数の第１領域と、各第１領域の前記水平方向におけるそれぞれの両端に並設され、非駆動時に前記第１領域より低抵抗となる第２領域と、をそれぞれ形成する低抵抗化処理工程と、
前記各薄膜トランジスタにおけるチャネル領域に相当する第１領域上に絶縁膜を介してそれぞれゲート電極を形成し、かつ、前記各第２領域上に当該第２領域と電気的に接続するソース電極及びドレイン電極をそれぞれ形成するための金属膜を積層する第２積層工程と、
を含むことを特徴とする薄膜トランジスタアレイの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−３３７７８（Ｐ２０１２−３３７７８Ａ）
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願番号】特願２０１０−１７３０９８（Ｐ２０１０−１７３０９８）
【出願日】平成２２年７月３０日（２０１０．７．３０）
【出願人】（０００００２８９７）大日本印刷株式会社 (14,506)
【Ｆターム（参考）】
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願日】平成２２年７月３０日（２０１０．７．３０）
【出願人】（０００００２８９７）大日本印刷株式会社 (14,506)
【Ｆターム（参考）】
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