半導体装置及び半導体装置の製造方法
【課題】エッチング量を少なくしても素子分離膜の周辺にＨｉｇｈ−ｋゲート絶縁膜材料やゲート電極材料が残ることを抑制できるようにする。
【解決手段】素子分離膜１０２はＳＴＩ構造を有しており、基板１０１に埋め込まれており、かつトランジスタが形成される素子形成領域を分離している。素子分離膜１０２の側面の上端は、トランジスタのチャネル形成層よりも上に位置しており、かつチャネル形成層の表面から素子分離膜１０２の側面の最上部までの高さｈが３５ｎｍ以下である。また素子分離膜１０２のうちチャネル形成層よりも上に位置している部分の側面は、基板の表面に対する角度θが８０度以下である。
【解決手段】素子分離膜１０２はＳＴＩ構造を有しており、基板１０１に埋め込まれており、かつトランジスタが形成される素子形成領域を分離している。素子分離膜１０２の側面の上端は、トランジスタのチャネル形成層よりも上に位置しており、かつチャネル形成層の表面から素子分離膜１０２の側面の最上部までの高さｈが３５ｎｍ以下である。また素子分離膜１０２のうちチャネル形成層よりも上に位置している部分の側面は、基板の表面に対する角度θが８０度以下である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離膜を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ゲート絶縁膜の薄膜化にＳｉＯ２やＳｉＯＮでは対応できなくなり、Ｈｉｇｈ−ｋ(ゲート絶縁膜)／メタル電極構造が使われるようになりつつある。ゲート絶縁膜にはＨｆやＺｒ、Ｌａ、Ａｌなど、メタル電極にはＴｉやＴａ、Ｗなどを含む。これらは通常、金属汚染元素として扱われており、不必要な場所に導入されると歩留まり低下を招く。従って、ゲート加工直後には次工程以降に使用するプロセス装置への汚染や製造ラインへの飛散を避けるため、ゲート以外の領域の汚染元素を完全に除去する必要がある。更に、残ったメタルが後工程で除去されることで空孔などを形成しやすくなり、特性劣化を招くことも考えられる。このため、ゲート加工工程以降の金属汚染に対する管理が非常に重要である。
【０００３】
なお、特許文献１には、メモリー部とロジック部のパターンの粗密差によって生じるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離膜の突き出し量の違いにより、ゲート形成リソグラフィー時のフォーカスマージンを狭くすること、及びこれを解決するために、メモリー領域で実施するチャネル注入工程で素子分離膜の高さ調整のためのウェットエッチングを行うことが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−０３２７００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ゲート電極の側面は垂直であることが求められる場合が多い。この場合、ドライエッチングプロセスでゲート電極の側面を垂直に加工したあとに、ゲート電極膜の残渣や汚染をエッチングにより除去することになる。しかしながら、このエッチング工程において、ゲート電極のエッジ近傍に位置するゲート絶縁膜やゲート電極も溶解するため、エッチング量はなるべく少なくする必要がある。
【課題を解決するための手段】
【０００６】
本発明によれば、基板と、
前記基板に埋め込まれ、素子形成領域を分離している素子分離膜と、
前記素子形成領域に形成されたトランジスタと、
を備え、
前記素子分離膜の側面の上端は、前記トランジスタのチャネル形成層よりも上に位置しており、かつ前記チャネル形成層の表面からの高さが３５ｎｍ以下であり、
前記素子分離膜の側面は、前記基板の表面に対する角度が８０度以下である半導体装置が提供される。
【０００７】
本発明によれば、素子分離膜の側面の上端は、トランジスタのチャネル形成層よりも上に位置しており、かつチャネル形成層の表面からの高さが３５ｎｍ以下である。また素子分離膜の側面は、基板の表面に対する角度が８０度以下である。このようにすることにより、エッチング量を少なくしても素子分離膜の周辺にＨｉｇｈ−ｋゲート絶縁膜材料やゲート電極材料が残ることを抑制できる。
【０００８】
本発明によれば、基板に素子分離膜を埋め込み、素子形成領域を分離する工程と、
前記素子形成領域上及び前記素子分離膜上にゲート電極膜を形成し、前記ゲート電極膜を選択的に除去することにより、前記素子形成領域にトランジスタのゲート電極を形成する工程と、
を備え、
前記素子分離膜を前記基板に埋め込む工程において、前記素子分離膜の側面の上端を前記基板よりも上にさせ、前記トランジスタのチャネル形成層の表面から前記上端までの高さを３５ｎｍ以下にして、かつ前記素子分離膜の側面を、前記基板の表面に対する角度が８０度以下となるようにする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、エッチング量を少なくしても素子分離膜の周辺にＨｉｇｈ−ｋゲート絶縁膜材料やゲート電極材料が残ることを抑制できる。
【図面の簡単な説明】
【００１０】
【図１（ａ）】実施形態に係る半導体装置が有する素子分離膜１０２の形状を説明するための断面図である。
【図１（ｂ）】素子分離膜の断面形状に対して、図１（ａ）に示した定義で角度θがどのようになるかを模式的に示したものである。
【図１（ｃ）】素子分離膜の側面にゲート電極の残渣が非常に残りやすい逆テーパー形状の場合を模式的に示したものである。
【図２】図１（ａ）を用いた定義を使って、素子分離膜の周辺にＨｉｇｈ−ｋゲート絶縁膜材料やゲート電極材料が残らないことが確認できた範囲を示す図である。
【図３（ａ）】実施例１に係る半導体装置の製造方法を示す断面図である
【図３（ｂ）】実施例１に係る半導体装置の製造方法を示す断面図である
【図３（ｃ）】実施例１に係る半導体装置の製造方法を示す断面図である
【図３（ｄ）】実施例１に係る半導体装置の製造方法を示す断面図である
【図３（ｅ）】実施例１に係る半導体装置の製造方法を示す断面図である
【図３（ｆ）】実施例１に係る半導体装置の製造方法を示す断面図である
【図３（ｇ）】実施例１に係る半導体装置の製造方法を示す断面図である
【図３（ｈ）】実施例１に係る半導体装置の製造方法を示す断面図である
【図３（ｉ）】実施例１に係る半導体装置の製造方法を示す断面図である
【図４（ａ）】実施例２に係る半導体装置の製造方法を示す断面図である
【図４（ｂ）】実施例２に係る半導体装置の製造方法を示す断面図である
【図４（ｃ）】実施例２に係る半導体装置の製造方法を示す断面図である
【図５（ａ）】実施例３に係る半導体装置の製造方法を示す断面図である
【図５（ｂ）】実施例３に係る半導体装置の製造方法を示す断面図である
【図５（ｃ）】実施例３に係る半導体装置の製造方法を示す断面図である
【図５（ｄ）】実施例３に係る半導体装置の製造方法を示す断面図である
【図５（ｅ）】実施例３に係る半導体装置の製造方法を示す断面図である
【図５（ｆ）】実施例３に係る半導体装置の製造方法を示す断面図である
【図５（ｇ）】実施例３に係る半導体装置の製造方法を示す断面図である
【図６】比較例に係る半導体装置の構成を示す断面図である。
【図７】比較例に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
図１（ａ）は、実施形態に係る半導体装置が有する素子分離膜１０２の形状を説明するための断面図である。実施形態に係る半導体装置は、基板１０１、素子分離膜１０２、及びＦＥＴ（Field Effect Transistor）（本図では図示せず）を備えている。基板１０１は、例えばＳｉ基板である。素子分離膜１０２はＳＴＩ構造を有しており、基板１０１に埋め込まれており、かつトランジスタが形成される素子形成領域を分離している。本発明では、素子分離膜１０２の高さを、トランジスタのチャネル形成層表面から測った素子分離膜１０２の最上部の高さｈと規定する。ここでいうチャネル形成層表面とは、加工などによって生ずる局所的な凹凸は対象外として、グローバルな水平面（プロセスを行う前の基板１０１と平行）である。基板１０１に埋め込まれずに突き出ている素子分離膜１０２の表面の各点に対して、接線と水平面のなす角度θ（０〜９０度の範囲：後述）とすると、素子分離膜１０２の側面に生ずるθのもっとも大きな値（９０度に最も近い値）がゲート電極膜などの残渣の生じやすさに影響する。ここで、接線と水平面のなす角度θは２つ（０〜９０度の範囲にあるものと、９０〜１８０度の範囲にあるもの）あるが、角度θとしては図１（ａ）に示すように、その内の小さい方と定義する（０≦θ≦９０度）。ＳＴＩ側面の傾きは、通常、上端近くが最も大きく、ＳＴＩ中央の最上部に向けてラウンド形状となる。
【００１３】
図１（ｂ）は、素子分離膜１０２の断面形状に対して、図１（ａ）に示した定義で角度θがどのようになるかを模式的に示したものである。角度θが小さければ、ゲート電極膜の残渣は残りにくい。
【００１４】
図１（ｃ）は、素子分離膜１０２の側面にゲート電極の残渣が非常に残りやすい逆テーパー形状の場合を模式的に示したものである。図１（ａ）の定義では、逆テーパー部分の角度が比較的大きくなる部分がある。しかしこのような形状の場合、ＳＴＩ側面の傾きが必ず９０度になるところが現れるので、図１（ｃ）に示した形状の場合、上記した角度θは素子分離膜１０２の側面の中で必ず９０度のところが現れる。このため、素子分離膜１０２の側面に生ずる角度θの最大の値を用いることにより、コンタミネーションの残りやすさを的確に定義できている。
【００１５】
図２は、図１を用いた定義を使って、素子分離膜１０２の周辺にＨｉｇｈ−ｋゲート絶縁膜材料やゲート電極材料が残らないことが確認できた範囲を示している。後述する作用及び効果の説明から明らかなように、この数値範囲はＨｉｇｈ−ｋゲート絶縁膜を形成する直前の値である。しかしながら、現実には、Ｈｉｇｈ−ｋゲート絶縁膜およびメタル電極を形成した後に、ＳＴＩ表面を削ることはほとんど無いので、概ね、半導体装置ができあがった状態の値になる。この範囲は、基板１０１の表面に溝を形成して、形成直後の素子分離膜１０２の高さｈが５０ｎｍである場合の結果であるが、その値が変わっても、図２に示した範囲に大きな影響は無い。後述するようなプロセスフローにおいて、素子分離膜１０２の高さが３５ｎｍ以下（図２の２０１で示す）で、かつ素子分離膜１０２の側面の角度θの最大値が８０度以下（図２の２０２で示す）では、エッチング量を少なくしても素子分離膜１０２の周辺にＨｉｇｈ−ｋゲート絶縁膜材料やゲート電極材料が残ることはなかった。
【００１６】
次に、実施例に係る半導体装置について説明するが、その前に、比較例としての半導体装置を、図６，７に示す。図６に示す例では、Ｓｉ基板６０１上に素子分離膜６０２が形成され、Ｓｉ基板６０１表面にはＨＶ（高耐圧）領域６１３、ＭＶ（中耐圧）領域６２３、ＬＶ（低耐圧）領域６３３があり、それぞれの領域にｐＦＥＴ６１１，６２１，６３１とｎＦＥＴ６１２，６２２，６３２が形成されている。ｐＦＥＴ６１１，６２１，６３１が形成される領域にはＳｉ基板６０１と異なる半導体膜６０３が形成され、それぞれの領域には材料や膜厚の異なるゲート絶縁膜６０４，６０５，６０６が形成されている。ゲート絶縁膜６０４，６０５，６０６上にはゲート電極６０７が形成されている。このような構造、即ち複数のゲート電極構造（以下、マルチゲートと呼ぶ）やＳｉ基板上のｐＦＥＴ形成領域あるいはｎＦＥＴ形成領域にＳｉとは異なる半導体膜が形成された構造を用いる場合、作り分け工程を必要とし、その際に各領域で素子分離膜６０２に高さ差が生じやすくなる（図７）。図６の例では、ｐＦＥＴ形成領域の表面にＳｉＧｅ膜を形成し、ＨＶ領域のゲート絶縁膜形成、ＭＶ領域のゲート絶縁膜形成、ＬＶ領域にゲート絶縁膜形成、という順で形成しているが、その結果、ウエハ面内で最も高さが高い素子分離膜６０２はＨＶ（高耐圧）のｎＦＥＴ形成領域（図７に６１４で示している）であり、最も高さが低いＳＴＩはＬＶ（低耐圧）のｐＦＥＴ形成領域（図７に６３４で示している）である。素子分離膜６０２の高さが高い領域では、素子分離膜６０２の側面にメタルなどのコンタミネーション６０８が残りやすく、素子分離膜６０２の高さが低くなって素子分離膜６０２中央部に窪みができるような極端なケースではやはりメタルなどのコンタミネーションが残りやすい。
【００１７】
（実施例１）
図３（ａ）〜図３（ｉ）は、実施例１に係る半導体装置の製造方法を示す断面図である。まず図３（ａ）に示すように、基板１０１に素子分離用の溝を形成し、この溝及び基板１０１上に絶縁膜を形成する。次いで、基板１０１の表面上に位置する絶縁膜を、例えばＣＭＰ法により除去する。これにより、素子分離膜１０２が形成される。素子分離膜１０２は、ＨＶ（高耐圧ＦＥＴ）形成領域３１３、ＭＶ（中耐圧ＦＥＴ）形成領域３２３、及びＬＶ（低耐圧ＦＥＴ）形成領域３３３を分離している。ＨＶ形成領域３１３は、さらにｐＦＥＴ形成領域３１１及びｎＦＥＴ形成領域３１２に分離されており、ＭＶ形成領域３２３は、さらにｐＦＥＴ形成領域３２１及びｎＦＥＴ形成領域３２２に分離されており、ＬＶ形成領域３３３は、さらにｐＦＥＴ形成領域３３１及びｎＦＥＴ形成領域３３２に分離されている。この状態では、ｐＦＥＴ形成領域であるかｎＦＥＴ形成領域であるかにかかわらず。素子分離膜１０２の高さｈの差はほとんどない。なお素子分離膜１０２の幅は、例えば７０ｎｍ以下であるが、これに限定されない。
【００１８】
次いで図３（ｂ）に示すように、基板１０１上に酸化シリコン膜３０３を選択的に形成する。酸化シリコン膜３０３の厚さは、例えば５ｎｍである。次いで、ｎＦＥＴ形成領域３１２，３２２，３３２に位置する酸化シリコン膜３０３上に、レジスト膜３０４を形成する。
【００１９】
次いで図３（ｃ）に示すように、レジスト膜３０４をマスクとして酸化シリコン膜３０３をエッチングする。ここで用いられるエッチング液は、例えばフッ酸、好ましくは希釈フッ酸（ＨＦ：Ｈ２Ｏ＝１：２００）を用いる。このエッチングでは、ある程度のオーバーエッチを行う（例えばＳｉＯ２膜を７ｎｍ、すなわち対象の酸化シリコン膜３０３の厚さに対して４０％オーバーする程度）。これにより、ｎＦＥＴ形成領域３１２，３２２，３３２に選択的に酸化シリコン膜３０３が形成され、かつｐＦＥＴ形成領域３１１，３２１，３３１は基板１０１が露出した状態になる。
【００２０】
この処理において、ｐＦＥＴ形成領域３１１，３２１，３３１の周囲に位置する素子分離膜１０２はフッ酸によりエッチングされ、その他の領域、例えばｎＦＥＴ形成領域３１２，３２２，３３２の周囲に位置する素子分離膜１０２と比較して低くなる。
【００２１】
その後、レジスト膜３０４を除去する。次いで、ｐＦＥＴ形成領域３１１，３２１，３３１に位置する基板１０１上に、半導体層３０５を選択的に形成する。半導体層３０５は、例えばＳｉＧｅ層であるが、Ｇｅ膜であってもよい。半導体層３０５の厚さは、例えば１０ｎｍである。半導体層３０５は、ｐＦＥＴの移動度を上げるために形成される。
【００２２】
次いで図３（ｄ）に示すように、ｐＦＥＴ形成領域３１１，３２１，３３１及びその周囲に位置する素子分離膜１０２を、レジスト膜３０６で覆う。
【００２３】
次いで図３（ｅ）に示すように、レジスト膜３０６で覆われていない領域の表面（ｎＦＥＴ形成領域３１２，３２２，３３２上の酸化シリコン膜３０３および素子分離膜１０２）をフッ酸処理する。これにより、図３（ｃ）を用いて説明した工程で生じた素子分離膜１０２の高さの差をなくすことができる。このエッチングでは、図３（ｃ）の場合と同様に、ある程度のオーバーエッチを行う（例えばＳｉＯ２膜を７ｎｍ、すなわち対象の酸化シリコン膜３０３の厚さに対して４０％オーバーする程度）。
【００２４】
その後図３（ｆ）に示すように、ＨＶ（高耐圧ＦＥＴ）用絶縁膜３０７としてウエハ全面に例えばＡＬＤ−ＳｉＯ２またはＨＴＯ膜（Ｈｉｇｈ−Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ；高温でＣＶＤ成膜したＳｉＯ２）を３．５ｎｍの厚さで成膜し、レジスト膜（図示せず）を用いたフッ酸処理を行う。これにより、ＭＶ形成領域３２３に位置するＨＶ用絶縁膜３０７のみが選択的に除去される。ここでも、エッチング量は対象のＳｉＯ２厚さに対して４０％オーバーとした。その際、ＭＶ形成領域３２３及びその周囲に位置する素子分離膜１０２のみ高さが低くなる。
【００２５】
次いで図３（ｇ）に示すように、ＨＶ用絶縁膜３０７の場合と同様にＭＶ用ゲート絶縁膜３０８をウエハ全面に、例えば３．５ｎｍの厚さで成膜し、ＬＶ形成領域３３３に位置するＨＶ用絶縁膜３０７及びＭＶ用ゲート絶縁膜３０８のみをフッ酸を用いて除去する。エッチング量は、対象のＳｉＯ２厚さ７．０ｎｍに対して４０％オーバーとした。その際にはＬＶ形成領域３２３及びその周囲に位置する素子分離膜１０２のみ高さが低くなる。上記の実施例では、最も素子分離膜１０２がエッチングされる領域はＬＶ領域で、ＳｉＯ２換算膜厚で２４ｎｍ、素子分離膜１０２のエッチング速度はＳｉＯ２より２０％速かったので、素子分離膜１０２で最も削れる領域は３０ｎｍ弱となっている。ここでは、フッ酸溶液として、希釈フッ酸（ＨＦ：Ｈ２Ｏ＝１：２００）を用いた例を示したが、ＢＨＦ（Ｂｕｆｆｅｒｅｄ ＨＦ）を用いることもできる。
【００２６】
このような、膜厚の異なる複数のゲート絶縁膜形成（以降、マルチオキサイド形成）により、特にＨＶ形成領域３１３とＬＶ形成領域３３３においてｐＦＥＴ形成領域とｎＦＥＴ形成領域の間で素子分離膜１０２に高さの差が生じるが、半導体層３０５を形成した後に図３（ｅ）を用いて説明した工程を行うことにより、素子分離膜１０２の高さの面内分布を２５ｎｍ以下、条件によっては１０ｎｍ以下に抑える事ができる。
【００２７】
次いで図３（ｈ）に示すように、基板全体にＨｉｇｈ−ｋゲート絶縁膜３０９を形成する。次いで、ＬＶ形成領域３３３を除いて、Ｈｉｇｈ−ｋゲート絶縁膜３０９を選択的に除去する。Ｈｉｇｈ−ｋゲート絶縁膜３０９は、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯ、又はＺｒＳｉＯを主成分とし、不純物拡散防止のために窒素が添加されている。なお、ＦＥＴのしきい値を制御するために不純物が添加されもよい。また、Ｈｉｇｈ−ｋゲート絶縁膜３０９としては、上記のＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯ、ＺｒＳｉＯを主成分とした酸化膜とＳｉＯ２薄膜あるいはＳｉＯＮ薄膜との積層構造を用いることもできる。
【００２８】
その後、図３（ｉ）に示すように、基板１０１の全面にゲート電極膜を形成し、このゲート電極膜を選択的に除去する。これにより、各ＦＥＴのゲート電極３１０が形成される。ゲート電極膜としては、ゲート絶縁膜との界面に金属含有膜、例えばＴｉＮあるいはＴａＮなどの窒化金属膜を主成分とする金属薄膜を例えば５〜１０ｎｍ形成し、その上にＳｉあるいは金属（Ａｌ、Ｗ、Ｃｕ）あるいはシリサイドあるいはジャーマナイドを積層した構造を用いることができる。本実施例において、ｎＦＥＴはチャネル形成層が基板１０１になり、ｐＦＥＴはチャネル形成層が半導体層３０５になる。
【００２９】
その後、汚染除去のための洗浄処理を行うことによって、ゲートスタック部以外のメタル残渣やＨｉｇｈ−ｋ膜残渣を完全に取り除くことができる。なお本図に示した半導体装置は、ＨＶ形成領域３１３におけるｎＦＥＴ形成領域３１２とｐＦＥＴ形成領域３１１の間の素子分離膜１０２の高さの差（第２の差分）が、ＨＶ形成領域３１３のｎＦＥＴ形成領域３１２とＬＶ形成領域３３３のｎＦＥＴ形成領域３３２の間の素子分離膜１０２の高さの差（第１の差分）よりも小さい。
【００３０】
以上、このようなプロセスによって、素子分離膜１０２の高さが最大となるＨＶ形成領域３１３の素子分離膜１０２の上限を３５ｎｍ以下にして、素子分離膜１０２の高さが最小となるＬＶ領域の素子分離膜１０２の高さの下限を５ｎｍ程度以上にすることができる。素子分離膜１０２の側面の角度は、素子分離膜１０２の高さを減らすと共に図２の２０３のラインに沿って変化した。即ち、素子分離膜１０２のエッチングを増やした部分ほど、素子分離膜１０２の側面の角度は小さくなり、ゲート電極膜の材料やＨｉｇｈ−ｋゲート絶縁膜が残りにくいような形状になった。
【００３１】
なお、素子分離膜１０２の高さを５ｎｍ未満にすることは可能であるが、この場合、素子分離膜１０２の表面に、図６に示した凹部６０９が形成される可能性が出てくる。凹部６０９が形成されると、凹部６０９内にゲート電極膜の材料やＨｉｇｈ−ｋゲート絶縁膜が残る可能性がでてくる。
【００３２】
また工程数が増えることを厭わなければ、図３（ｆ）の後に、素子分離膜１０２の高さが高い部分だけを選択的にフッ酸処理する（レジストパターンによるマスク形成とフッ酸処理）ことなどで、素子分離膜１０２の高さの違いを小さくすることもできる。
【００３３】
（実施例２）
図４（ａ）〜図４（ｃ）は実施例２の構造を形成するプロセスフローである。まず実施例１において図３（ａ）〜図３（ｃ）で説明した処理を行う。これにより、図４（ａ）に示すように、図３（ｃ）と同様の状態になる。具体的には、ｐＦＥＴ形成領域３１１，３２１，３３１に位置する基板１０１上に半導体層３０５が形成される。
【００３４】
次いで図４（ｂ）に示すように、基板１０１の全面にＳｉＯ２膜４０１を形成する。次いでレジストパターン（図示せず）を形成する。このレジストパターンは、ｐＦＥＴ形成領域３１１，３２１，３３１及びその周囲に位置する素子分離膜１０２を覆い、ｎＦＥＴ形成領域３１２，３２２，３３２及びその周囲に位置する素子分離膜１０２を覆っていない。次いでこのレジストパターンをマスクとしてＳｉＯ２膜４０１をエッチングする。エッチング液には、例えばフッ酸溶液が用いられる。これにより、ｎＦＥＴ形成領域３１２，３２２，３３２に位置するＳｉＯ２膜４０１は除去され、基板１０１が露出する。この工程において、ｐＦＥＴ形成領域３１１，３２１，３３１及びその周囲に位置する素子分離膜１０２の高さと、ｎＦＥＴ形成領域形成領域３１２，３２２，３３２及びその周囲に位置する素子分離膜１０２の高さとが一致するようにエッチング条件（例えば時間）を調整することが望ましい。
【００３５】
その後、ｎＦＥＴ形成領域３１２，３２２，３３２に位置する基板１０１の表面に半導体膜４０２を選択的に形成する。半導体膜４０２はｎＦＥＴのチャネルにおける電子移動度を上げるために設けられる。半導体膜４０２としては、例えばＳｉＣ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、又はＩｎＧａＡｓなどを用いることができる。
【００３６】
次いで図４（ｃ）に示すように、ｐＦＥＴ形成領域３１１，３２１，３３１に位置するＳｉＯ２膜４０１をエッチングにより除去する。この状態において、ｐＦＥＴ形成領域３１１，３２１，３３１に位置する基板１０１上には半導体層３０５が位置しており、ｎＦＥＴ形成領域３１２，３２２，３３２に位置する基板１０１上には半導体膜４０２が位置している。そして半導体層３０５，４０２の周囲に位置する素子分離膜１０２の高さのばらつきは小さくなっている。
【００３７】
なお、さらに、半導体層３０５，４０２をレジスト膜で覆った状態で素子分離膜１０２をエッチングすることにより、基板１０１の全面において素子分離膜１０２の高さをそろえてもよい。
【００３８】
なお図４（ｃ）は、実施例１における図３（ｅ）に対応する状態である。そして実施例１において図３（ｆ）〜図３（ｉ）を用いて説明した処理を行うことにより、第１の実施例と同様の構造を形成することができる。ただし、ｎＦＥＴは、半導体膜４０２上にゲート絶縁膜及びゲート電極が形成される。
【００３９】
実施例２では、実施例１と同様の効果が得られる。またｐＦＥＴ形成領域３１１，３２１，３３１とｎＦＥＴ形成領域３１２，３２２，３３２の両方に、それぞれ基板１０１よりも電子移動度が高い半導体層３０５，４０２が形成されている。このような構成をとる場合、それぞれの半導体３０５，４０２膜を形成する前処理としてフッ酸処理を行うことができるので、素子分離膜１０２の高さを揃えるために新たな工程を追加する必要がない。
【００４０】
（実施例３）
図５（ａ）〜図５（ｇ）は実施例３にかかる半導体装置の製造方法を示す断面図である。実施例１において、ｐＦＥＴ形成領域３１１，３２１，３３１とｎＦＥＴ形成領域３１２，３２２，３３２のそれぞれに対してフッ酸処理をする際に、それぞれ１回ずつレジストパターン形成プロセスを行った。これに対して本実施例は、レジストパターン形成プロセスを１回だけにして、そのパターン情報を元に、ｐＦＥＴ形成領域３１１，３２１，３３１とｎＦＥＴ形成領域３１２，３２２，３３２のそれぞれに対してフッ酸処理を行えるようにしたものである。まず図５（ａ）は図３（ａ）と同じ状態を示している。
【００４１】
次いで図５（ｂ）に示すように、基板１０１の表面に薄いＳｉＯ２膜５０１を形成し、続いて基板１０１の表面から素子分離膜１０２の上端までの高さより厚くＳｉＮ膜５０２を形成する。
【００４２】
次いで図５（ｃ）に示すように、ｐＦＥＴ形成領域３１１，３２１，３３１上に開口部を有するレジストパターン５０３を形成する。
【００４３】
次いで図５（ｄ）に示すように、レジストパターン５０３をマスクとしてエッチングを行う。これにより、ｐＦＥＴ形成領域３１１，３２１，３３１に位置するＳｉＮ膜５０２を除去する。その後、レジストパターン５０３を除去し、更にフッ酸処理によってｐＦＥＴ形成領域３１１，３２１，３３１に位置するＳｉＯ２膜５０１および素子分離膜１０２の上部を除去する。
【００４４】
次いで図５（ｅ）に示すように、ｐＦＥＴ形成領域３１１，３２１，３３１に位置する基板１０１上に半導体層３０５を形成する。
【００４５】
次いで図５（ｆ）に示すように、有機膜（例えば、非晶質のカーボン膜）５０４を基板１０１の全面に形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）あるいはリフロー後のエッチバックによって、ｎＦＥＴ形成領域３１２，３２２，３３２に位置するＳｉＮ膜５０２を露出させる。
【００４６】
次いで図５（ｇ）に示すように、ｎＦＥＴ形成領域３１２，３２２，３３２に位置するＳｉＮ膜５０２を、例えば熱燐酸液を用いて除去する。次いでフッ酸処理によってｎＦＥＴ形成領域３１２，３２２，３３２に位置するＳｉＯ２膜５０２及び素子分離膜１０２の上部を除去する。これにより、図３（ｅ）と同様の構造を形成することができる。これ以降の工程は、実施例１と同様であるため、説明を省略する。
【００４７】
本実施例によれば、素子の微細化に伴って高価格化が予想される露光工程数を減らせる。また実施例１と比較して露光工程数が少なくなるため、露光工程の位置ずれの影響を小さくできる。
【００４８】
以上の各実施例をまとめると、以下のようになる。表面に段差がある状態で、表面に膜（絶縁膜、半導体膜、導電膜など）を形成し、異方性ドライエッチングを施すと、基板に垂直方向からエッチングが進むことになる。段差部分が垂直に近いほど垂直方向から見た膜厚は、成膜した膜厚に較べて大きくなり、段差形状が垂直の場合、垂直方向から見た膜厚は成膜膜厚＋段差となる。通常、ドライエッチングは、成膜膜厚分＋３０〜５０％前後の時間で処理されることが多い。平坦部の膜がなくなると露出表面に占めるエッチング対象膜の比率は著しく減少するため、エッチング速度が著しく増加し、段差部のエッチング対象膜は除去される。ゲートスタック構造（ゲート電極、ゲート絶縁膜の積層構造）をドライ加工する場合、上層（即ち、ゲート電極）をエッチングする場合には、数１０％のオーバーエッチングを行うことで段差部からも上層膜は除去される。しかし、平坦部の膜がなくなった（Ｊｕｓｔエッチ）時に露出表面に占めるエッチング対象膜の比率は、段差が大きいほどあるいは垂直形状に近いほど大きくなるので、除去されにくい傾向がある。
【００４９】
最下層のゲート絶縁膜のエッチング時は、オーバーエッチングの余裕（平坦部で、下層膜がエッチングに曝される時間）は、微細化と共に小さくなっている。Ｈｉｇｈ−ｋゲート絶縁膜の場合、最下層には薄いＳｉＯ２かＳｉＯＮが形成され、その層でエッチングを止める必要がある。その段階で、段差部から被エッチング材料を十分に除去する必要があり、素子分離膜の高さと側壁の角度の範囲を規定することで段差部からメタル材料およびＨｉｇｈ−ｋ材料を十分に除去することができた。
【００５０】
素子分離膜の形状を制御することで、ゲート加工時のドライエッチングプロセスによる相対的な膜厚が薄くなり、残渣が低減する。また、ボイドが発生しないため、ボイド中に高誘電率膜やメタル膜が残る事もない。ゲートのドライエッチングエッチ後の汚染除去ウェットプロセスで、ウェット量を少なくできるため、ゲートのサイドエッチが抑制され、特性劣化への影響を抑制できる。また、ゲート加工工程以降でのプロセス装置やライン内への金属汚染も生じない。
【００５１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば上記した実施気形態および実施例では、説明をわかりやすくするために、角度θを素子分離膜１０２の側面に限るような記載にした。しかし、基板１０１に埋め込まれずにプロセス途中で露出する素子分離膜１０２の表面全体に対して角度θを算出して、角度θが８０度を越えないようにすることで残渣の発生を防止できる。例えば、図６に記載したような凹部６０９が生じた場合、その部分での角度θの最大値は９０度になるので、残渣が生じやすいと判断することができる。
【符号の説明】
【００５２】
１０１ 基板
１０２ 素子分離膜
３０３ 酸化シリコン膜
３０４ レジスト膜
３０５ 半導体層
３０６ レジスト膜
３０７ ＨＶ用絶縁膜
３０８ ＭＶ用ゲート絶縁膜
３０９ Ｈｉｇｈ−ｋゲート絶縁膜
３１０ ゲート電極
３１１ ｐＦＥＴ形成領域
３１２ ｎＦＥＴ形成領域
３１３ ＨＶ形成領域
３２１ ｐＦＥＴ形成領域
３２２ ｎＦＥＴ形成領域
３２３ ＭＶ形成領域
３３１ ｐＦＥＴ形成領域
３３２ ｎＦＥＴ形成領域
３３３ ＬＶ形成領域
４０１ ＳｉＯ２膜
４０２ 半導体膜
５０１ ＳｉＯ２膜
５０２ ＳｉＮ膜
５０３ レジストパターン
５０４ 有機膜
６０１ Ｓｉ基板
６０２ 素子分離膜
６０３ 半導体膜
６０４ ゲート絶縁膜
６０５ ゲート絶縁膜
６０６ ゲート絶縁膜
６０７ ゲート電極
６０８ コンタミネーション
６０９ 凹部
６１１ ｐＦＥＴ
６１２ ｎＦＥＴ
６１３ ＨＶ領域
６１４ ｎＦＥＴ形成領域
６２１ ｐＦＥＴ
６２２ ｎＦＥＴ
６２３ ＭＶ領域
６３１ ｐＦＥＴ
６３２ ｎＦＥＴ
６３３ ＬＶ領域
６３４ ｐＦＥＴ形成領域
【技術分野】
【０００１】
本発明は、素子分離膜を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ゲート絶縁膜の薄膜化にＳｉＯ２やＳｉＯＮでは対応できなくなり、Ｈｉｇｈ−ｋ(ゲート絶縁膜)／メタル電極構造が使われるようになりつつある。ゲート絶縁膜にはＨｆやＺｒ、Ｌａ、Ａｌなど、メタル電極にはＴｉやＴａ、Ｗなどを含む。これらは通常、金属汚染元素として扱われており、不必要な場所に導入されると歩留まり低下を招く。従って、ゲート加工直後には次工程以降に使用するプロセス装置への汚染や製造ラインへの飛散を避けるため、ゲート以外の領域の汚染元素を完全に除去する必要がある。更に、残ったメタルが後工程で除去されることで空孔などを形成しやすくなり、特性劣化を招くことも考えられる。このため、ゲート加工工程以降の金属汚染に対する管理が非常に重要である。
【０００３】
なお、特許文献１には、メモリー部とロジック部のパターンの粗密差によって生じるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離膜の突き出し量の違いにより、ゲート形成リソグラフィー時のフォーカスマージンを狭くすること、及びこれを解決するために、メモリー領域で実施するチャネル注入工程で素子分離膜の高さ調整のためのウェットエッチングを行うことが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−０３２７００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ゲート電極の側面は垂直であることが求められる場合が多い。この場合、ドライエッチングプロセスでゲート電極の側面を垂直に加工したあとに、ゲート電極膜の残渣や汚染をエッチングにより除去することになる。しかしながら、このエッチング工程において、ゲート電極のエッジ近傍に位置するゲート絶縁膜やゲート電極も溶解するため、エッチング量はなるべく少なくする必要がある。
【課題を解決するための手段】
【０００６】
本発明によれば、基板と、
前記基板に埋め込まれ、素子形成領域を分離している素子分離膜と、
前記素子形成領域に形成されたトランジスタと、
を備え、
前記素子分離膜の側面の上端は、前記トランジスタのチャネル形成層よりも上に位置しており、かつ前記チャネル形成層の表面からの高さが３５ｎｍ以下であり、
前記素子分離膜の側面は、前記基板の表面に対する角度が８０度以下である半導体装置が提供される。
【０００７】
本発明によれば、素子分離膜の側面の上端は、トランジスタのチャネル形成層よりも上に位置しており、かつチャネル形成層の表面からの高さが３５ｎｍ以下である。また素子分離膜の側面は、基板の表面に対する角度が８０度以下である。このようにすることにより、エッチング量を少なくしても素子分離膜の周辺にＨｉｇｈ−ｋゲート絶縁膜材料やゲート電極材料が残ることを抑制できる。
【０００８】
本発明によれば、基板に素子分離膜を埋め込み、素子形成領域を分離する工程と、
前記素子形成領域上及び前記素子分離膜上にゲート電極膜を形成し、前記ゲート電極膜を選択的に除去することにより、前記素子形成領域にトランジスタのゲート電極を形成する工程と、
を備え、
前記素子分離膜を前記基板に埋め込む工程において、前記素子分離膜の側面の上端を前記基板よりも上にさせ、前記トランジスタのチャネル形成層の表面から前記上端までの高さを３５ｎｍ以下にして、かつ前記素子分離膜の側面を、前記基板の表面に対する角度が８０度以下となるようにする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、エッチング量を少なくしても素子分離膜の周辺にＨｉｇｈ−ｋゲート絶縁膜材料やゲート電極材料が残ることを抑制できる。
【図面の簡単な説明】
【００１０】
【図１（ａ）】実施形態に係る半導体装置が有する素子分離膜１０２の形状を説明するための断面図である。
【図１（ｂ）】素子分離膜の断面形状に対して、図１（ａ）に示した定義で角度θがどのようになるかを模式的に示したものである。
【図１（ｃ）】素子分離膜の側面にゲート電極の残渣が非常に残りやすい逆テーパー形状の場合を模式的に示したものである。
【図２】図１（ａ）を用いた定義を使って、素子分離膜の周辺にＨｉｇｈ−ｋゲート絶縁膜材料やゲート電極材料が残らないことが確認できた範囲を示す図である。
【図３（ａ）】実施例１に係る半導体装置の製造方法を示す断面図である
【図３（ｂ）】実施例１に係る半導体装置の製造方法を示す断面図である
【図３（ｃ）】実施例１に係る半導体装置の製造方法を示す断面図である
【図３（ｄ）】実施例１に係る半導体装置の製造方法を示す断面図である
【図３（ｅ）】実施例１に係る半導体装置の製造方法を示す断面図である
【図３（ｆ）】実施例１に係る半導体装置の製造方法を示す断面図である
【図３（ｇ）】実施例１に係る半導体装置の製造方法を示す断面図である
【図３（ｈ）】実施例１に係る半導体装置の製造方法を示す断面図である
【図３（ｉ）】実施例１に係る半導体装置の製造方法を示す断面図である
【図４（ａ）】実施例２に係る半導体装置の製造方法を示す断面図である
【図４（ｂ）】実施例２に係る半導体装置の製造方法を示す断面図である
【図４（ｃ）】実施例２に係る半導体装置の製造方法を示す断面図である
【図５（ａ）】実施例３に係る半導体装置の製造方法を示す断面図である
【図５（ｂ）】実施例３に係る半導体装置の製造方法を示す断面図である
【図５（ｃ）】実施例３に係る半導体装置の製造方法を示す断面図である
【図５（ｄ）】実施例３に係る半導体装置の製造方法を示す断面図である
【図５（ｅ）】実施例３に係る半導体装置の製造方法を示す断面図である
【図５（ｆ）】実施例３に係る半導体装置の製造方法を示す断面図である
【図５（ｇ）】実施例３に係る半導体装置の製造方法を示す断面図である
【図６】比較例に係る半導体装置の構成を示す断面図である。
【図７】比較例に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
図１（ａ）は、実施形態に係る半導体装置が有する素子分離膜１０２の形状を説明するための断面図である。実施形態に係る半導体装置は、基板１０１、素子分離膜１０２、及びＦＥＴ（Field Effect Transistor）（本図では図示せず）を備えている。基板１０１は、例えばＳｉ基板である。素子分離膜１０２はＳＴＩ構造を有しており、基板１０１に埋め込まれており、かつトランジスタが形成される素子形成領域を分離している。本発明では、素子分離膜１０２の高さを、トランジスタのチャネル形成層表面から測った素子分離膜１０２の最上部の高さｈと規定する。ここでいうチャネル形成層表面とは、加工などによって生ずる局所的な凹凸は対象外として、グローバルな水平面（プロセスを行う前の基板１０１と平行）である。基板１０１に埋め込まれずに突き出ている素子分離膜１０２の表面の各点に対して、接線と水平面のなす角度θ（０〜９０度の範囲：後述）とすると、素子分離膜１０２の側面に生ずるθのもっとも大きな値（９０度に最も近い値）がゲート電極膜などの残渣の生じやすさに影響する。ここで、接線と水平面のなす角度θは２つ（０〜９０度の範囲にあるものと、９０〜１８０度の範囲にあるもの）あるが、角度θとしては図１（ａ）に示すように、その内の小さい方と定義する（０≦θ≦９０度）。ＳＴＩ側面の傾きは、通常、上端近くが最も大きく、ＳＴＩ中央の最上部に向けてラウンド形状となる。
【００１３】
図１（ｂ）は、素子分離膜１０２の断面形状に対して、図１（ａ）に示した定義で角度θがどのようになるかを模式的に示したものである。角度θが小さければ、ゲート電極膜の残渣は残りにくい。
【００１４】
図１（ｃ）は、素子分離膜１０２の側面にゲート電極の残渣が非常に残りやすい逆テーパー形状の場合を模式的に示したものである。図１（ａ）の定義では、逆テーパー部分の角度が比較的大きくなる部分がある。しかしこのような形状の場合、ＳＴＩ側面の傾きが必ず９０度になるところが現れるので、図１（ｃ）に示した形状の場合、上記した角度θは素子分離膜１０２の側面の中で必ず９０度のところが現れる。このため、素子分離膜１０２の側面に生ずる角度θの最大の値を用いることにより、コンタミネーションの残りやすさを的確に定義できている。
【００１５】
図２は、図１を用いた定義を使って、素子分離膜１０２の周辺にＨｉｇｈ−ｋゲート絶縁膜材料やゲート電極材料が残らないことが確認できた範囲を示している。後述する作用及び効果の説明から明らかなように、この数値範囲はＨｉｇｈ−ｋゲート絶縁膜を形成する直前の値である。しかしながら、現実には、Ｈｉｇｈ−ｋゲート絶縁膜およびメタル電極を形成した後に、ＳＴＩ表面を削ることはほとんど無いので、概ね、半導体装置ができあがった状態の値になる。この範囲は、基板１０１の表面に溝を形成して、形成直後の素子分離膜１０２の高さｈが５０ｎｍである場合の結果であるが、その値が変わっても、図２に示した範囲に大きな影響は無い。後述するようなプロセスフローにおいて、素子分離膜１０２の高さが３５ｎｍ以下（図２の２０１で示す）で、かつ素子分離膜１０２の側面の角度θの最大値が８０度以下（図２の２０２で示す）では、エッチング量を少なくしても素子分離膜１０２の周辺にＨｉｇｈ−ｋゲート絶縁膜材料やゲート電極材料が残ることはなかった。
【００１６】
次に、実施例に係る半導体装置について説明するが、その前に、比較例としての半導体装置を、図６，７に示す。図６に示す例では、Ｓｉ基板６０１上に素子分離膜６０２が形成され、Ｓｉ基板６０１表面にはＨＶ（高耐圧）領域６１３、ＭＶ（中耐圧）領域６２３、ＬＶ（低耐圧）領域６３３があり、それぞれの領域にｐＦＥＴ６１１，６２１，６３１とｎＦＥＴ６１２，６２２，６３２が形成されている。ｐＦＥＴ６１１，６２１，６３１が形成される領域にはＳｉ基板６０１と異なる半導体膜６０３が形成され、それぞれの領域には材料や膜厚の異なるゲート絶縁膜６０４，６０５，６０６が形成されている。ゲート絶縁膜６０４，６０５，６０６上にはゲート電極６０７が形成されている。このような構造、即ち複数のゲート電極構造（以下、マルチゲートと呼ぶ）やＳｉ基板上のｐＦＥＴ形成領域あるいはｎＦＥＴ形成領域にＳｉとは異なる半導体膜が形成された構造を用いる場合、作り分け工程を必要とし、その際に各領域で素子分離膜６０２に高さ差が生じやすくなる（図７）。図６の例では、ｐＦＥＴ形成領域の表面にＳｉＧｅ膜を形成し、ＨＶ領域のゲート絶縁膜形成、ＭＶ領域のゲート絶縁膜形成、ＬＶ領域にゲート絶縁膜形成、という順で形成しているが、その結果、ウエハ面内で最も高さが高い素子分離膜６０２はＨＶ（高耐圧）のｎＦＥＴ形成領域（図７に６１４で示している）であり、最も高さが低いＳＴＩはＬＶ（低耐圧）のｐＦＥＴ形成領域（図７に６３４で示している）である。素子分離膜６０２の高さが高い領域では、素子分離膜６０２の側面にメタルなどのコンタミネーション６０８が残りやすく、素子分離膜６０２の高さが低くなって素子分離膜６０２中央部に窪みができるような極端なケースではやはりメタルなどのコンタミネーションが残りやすい。
【００１７】
（実施例１）
図３（ａ）〜図３（ｉ）は、実施例１に係る半導体装置の製造方法を示す断面図である。まず図３（ａ）に示すように、基板１０１に素子分離用の溝を形成し、この溝及び基板１０１上に絶縁膜を形成する。次いで、基板１０１の表面上に位置する絶縁膜を、例えばＣＭＰ法により除去する。これにより、素子分離膜１０２が形成される。素子分離膜１０２は、ＨＶ（高耐圧ＦＥＴ）形成領域３１３、ＭＶ（中耐圧ＦＥＴ）形成領域３２３、及びＬＶ（低耐圧ＦＥＴ）形成領域３３３を分離している。ＨＶ形成領域３１３は、さらにｐＦＥＴ形成領域３１１及びｎＦＥＴ形成領域３１２に分離されており、ＭＶ形成領域３２３は、さらにｐＦＥＴ形成領域３２１及びｎＦＥＴ形成領域３２２に分離されており、ＬＶ形成領域３３３は、さらにｐＦＥＴ形成領域３３１及びｎＦＥＴ形成領域３３２に分離されている。この状態では、ｐＦＥＴ形成領域であるかｎＦＥＴ形成領域であるかにかかわらず。素子分離膜１０２の高さｈの差はほとんどない。なお素子分離膜１０２の幅は、例えば７０ｎｍ以下であるが、これに限定されない。
【００１８】
次いで図３（ｂ）に示すように、基板１０１上に酸化シリコン膜３０３を選択的に形成する。酸化シリコン膜３０３の厚さは、例えば５ｎｍである。次いで、ｎＦＥＴ形成領域３１２，３２２，３３２に位置する酸化シリコン膜３０３上に、レジスト膜３０４を形成する。
【００１９】
次いで図３（ｃ）に示すように、レジスト膜３０４をマスクとして酸化シリコン膜３０３をエッチングする。ここで用いられるエッチング液は、例えばフッ酸、好ましくは希釈フッ酸（ＨＦ：Ｈ２Ｏ＝１：２００）を用いる。このエッチングでは、ある程度のオーバーエッチを行う（例えばＳｉＯ２膜を７ｎｍ、すなわち対象の酸化シリコン膜３０３の厚さに対して４０％オーバーする程度）。これにより、ｎＦＥＴ形成領域３１２，３２２，３３２に選択的に酸化シリコン膜３０３が形成され、かつｐＦＥＴ形成領域３１１，３２１，３３１は基板１０１が露出した状態になる。
【００２０】
この処理において、ｐＦＥＴ形成領域３１１，３２１，３３１の周囲に位置する素子分離膜１０２はフッ酸によりエッチングされ、その他の領域、例えばｎＦＥＴ形成領域３１２，３２２，３３２の周囲に位置する素子分離膜１０２と比較して低くなる。
【００２１】
その後、レジスト膜３０４を除去する。次いで、ｐＦＥＴ形成領域３１１，３２１，３３１に位置する基板１０１上に、半導体層３０５を選択的に形成する。半導体層３０５は、例えばＳｉＧｅ層であるが、Ｇｅ膜であってもよい。半導体層３０５の厚さは、例えば１０ｎｍである。半導体層３０５は、ｐＦＥＴの移動度を上げるために形成される。
【００２２】
次いで図３（ｄ）に示すように、ｐＦＥＴ形成領域３１１，３２１，３３１及びその周囲に位置する素子分離膜１０２を、レジスト膜３０６で覆う。
【００２３】
次いで図３（ｅ）に示すように、レジスト膜３０６で覆われていない領域の表面（ｎＦＥＴ形成領域３１２，３２２，３３２上の酸化シリコン膜３０３および素子分離膜１０２）をフッ酸処理する。これにより、図３（ｃ）を用いて説明した工程で生じた素子分離膜１０２の高さの差をなくすことができる。このエッチングでは、図３（ｃ）の場合と同様に、ある程度のオーバーエッチを行う（例えばＳｉＯ２膜を７ｎｍ、すなわち対象の酸化シリコン膜３０３の厚さに対して４０％オーバーする程度）。
【００２４】
その後図３（ｆ）に示すように、ＨＶ（高耐圧ＦＥＴ）用絶縁膜３０７としてウエハ全面に例えばＡＬＤ−ＳｉＯ２またはＨＴＯ膜（Ｈｉｇｈ−Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ；高温でＣＶＤ成膜したＳｉＯ２）を３．５ｎｍの厚さで成膜し、レジスト膜（図示せず）を用いたフッ酸処理を行う。これにより、ＭＶ形成領域３２３に位置するＨＶ用絶縁膜３０７のみが選択的に除去される。ここでも、エッチング量は対象のＳｉＯ２厚さに対して４０％オーバーとした。その際、ＭＶ形成領域３２３及びその周囲に位置する素子分離膜１０２のみ高さが低くなる。
【００２５】
次いで図３（ｇ）に示すように、ＨＶ用絶縁膜３０７の場合と同様にＭＶ用ゲート絶縁膜３０８をウエハ全面に、例えば３．５ｎｍの厚さで成膜し、ＬＶ形成領域３３３に位置するＨＶ用絶縁膜３０７及びＭＶ用ゲート絶縁膜３０８のみをフッ酸を用いて除去する。エッチング量は、対象のＳｉＯ２厚さ７．０ｎｍに対して４０％オーバーとした。その際にはＬＶ形成領域３２３及びその周囲に位置する素子分離膜１０２のみ高さが低くなる。上記の実施例では、最も素子分離膜１０２がエッチングされる領域はＬＶ領域で、ＳｉＯ２換算膜厚で２４ｎｍ、素子分離膜１０２のエッチング速度はＳｉＯ２より２０％速かったので、素子分離膜１０２で最も削れる領域は３０ｎｍ弱となっている。ここでは、フッ酸溶液として、希釈フッ酸（ＨＦ：Ｈ２Ｏ＝１：２００）を用いた例を示したが、ＢＨＦ（Ｂｕｆｆｅｒｅｄ ＨＦ）を用いることもできる。
【００２６】
このような、膜厚の異なる複数のゲート絶縁膜形成（以降、マルチオキサイド形成）により、特にＨＶ形成領域３１３とＬＶ形成領域３３３においてｐＦＥＴ形成領域とｎＦＥＴ形成領域の間で素子分離膜１０２に高さの差が生じるが、半導体層３０５を形成した後に図３（ｅ）を用いて説明した工程を行うことにより、素子分離膜１０２の高さの面内分布を２５ｎｍ以下、条件によっては１０ｎｍ以下に抑える事ができる。
【００２７】
次いで図３（ｈ）に示すように、基板全体にＨｉｇｈ−ｋゲート絶縁膜３０９を形成する。次いで、ＬＶ形成領域３３３を除いて、Ｈｉｇｈ−ｋゲート絶縁膜３０９を選択的に除去する。Ｈｉｇｈ−ｋゲート絶縁膜３０９は、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯ、又はＺｒＳｉＯを主成分とし、不純物拡散防止のために窒素が添加されている。なお、ＦＥＴのしきい値を制御するために不純物が添加されもよい。また、Ｈｉｇｈ−ｋゲート絶縁膜３０９としては、上記のＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯ、ＺｒＳｉＯを主成分とした酸化膜とＳｉＯ２薄膜あるいはＳｉＯＮ薄膜との積層構造を用いることもできる。
【００２８】
その後、図３（ｉ）に示すように、基板１０１の全面にゲート電極膜を形成し、このゲート電極膜を選択的に除去する。これにより、各ＦＥＴのゲート電極３１０が形成される。ゲート電極膜としては、ゲート絶縁膜との界面に金属含有膜、例えばＴｉＮあるいはＴａＮなどの窒化金属膜を主成分とする金属薄膜を例えば５〜１０ｎｍ形成し、その上にＳｉあるいは金属（Ａｌ、Ｗ、Ｃｕ）あるいはシリサイドあるいはジャーマナイドを積層した構造を用いることができる。本実施例において、ｎＦＥＴはチャネル形成層が基板１０１になり、ｐＦＥＴはチャネル形成層が半導体層３０５になる。
【００２９】
その後、汚染除去のための洗浄処理を行うことによって、ゲートスタック部以外のメタル残渣やＨｉｇｈ−ｋ膜残渣を完全に取り除くことができる。なお本図に示した半導体装置は、ＨＶ形成領域３１３におけるｎＦＥＴ形成領域３１２とｐＦＥＴ形成領域３１１の間の素子分離膜１０２の高さの差（第２の差分）が、ＨＶ形成領域３１３のｎＦＥＴ形成領域３１２とＬＶ形成領域３３３のｎＦＥＴ形成領域３３２の間の素子分離膜１０２の高さの差（第１の差分）よりも小さい。
【００３０】
以上、このようなプロセスによって、素子分離膜１０２の高さが最大となるＨＶ形成領域３１３の素子分離膜１０２の上限を３５ｎｍ以下にして、素子分離膜１０２の高さが最小となるＬＶ領域の素子分離膜１０２の高さの下限を５ｎｍ程度以上にすることができる。素子分離膜１０２の側面の角度は、素子分離膜１０２の高さを減らすと共に図２の２０３のラインに沿って変化した。即ち、素子分離膜１０２のエッチングを増やした部分ほど、素子分離膜１０２の側面の角度は小さくなり、ゲート電極膜の材料やＨｉｇｈ−ｋゲート絶縁膜が残りにくいような形状になった。
【００３１】
なお、素子分離膜１０２の高さを５ｎｍ未満にすることは可能であるが、この場合、素子分離膜１０２の表面に、図６に示した凹部６０９が形成される可能性が出てくる。凹部６０９が形成されると、凹部６０９内にゲート電極膜の材料やＨｉｇｈ−ｋゲート絶縁膜が残る可能性がでてくる。
【００３２】
また工程数が増えることを厭わなければ、図３（ｆ）の後に、素子分離膜１０２の高さが高い部分だけを選択的にフッ酸処理する（レジストパターンによるマスク形成とフッ酸処理）ことなどで、素子分離膜１０２の高さの違いを小さくすることもできる。
【００３３】
（実施例２）
図４（ａ）〜図４（ｃ）は実施例２の構造を形成するプロセスフローである。まず実施例１において図３（ａ）〜図３（ｃ）で説明した処理を行う。これにより、図４（ａ）に示すように、図３（ｃ）と同様の状態になる。具体的には、ｐＦＥＴ形成領域３１１，３２１，３３１に位置する基板１０１上に半導体層３０５が形成される。
【００３４】
次いで図４（ｂ）に示すように、基板１０１の全面にＳｉＯ２膜４０１を形成する。次いでレジストパターン（図示せず）を形成する。このレジストパターンは、ｐＦＥＴ形成領域３１１，３２１，３３１及びその周囲に位置する素子分離膜１０２を覆い、ｎＦＥＴ形成領域３１２，３２２，３３２及びその周囲に位置する素子分離膜１０２を覆っていない。次いでこのレジストパターンをマスクとしてＳｉＯ２膜４０１をエッチングする。エッチング液には、例えばフッ酸溶液が用いられる。これにより、ｎＦＥＴ形成領域３１２，３２２，３３２に位置するＳｉＯ２膜４０１は除去され、基板１０１が露出する。この工程において、ｐＦＥＴ形成領域３１１，３２１，３３１及びその周囲に位置する素子分離膜１０２の高さと、ｎＦＥＴ形成領域形成領域３１２，３２２，３３２及びその周囲に位置する素子分離膜１０２の高さとが一致するようにエッチング条件（例えば時間）を調整することが望ましい。
【００３５】
その後、ｎＦＥＴ形成領域３１２，３２２，３３２に位置する基板１０１の表面に半導体膜４０２を選択的に形成する。半導体膜４０２はｎＦＥＴのチャネルにおける電子移動度を上げるために設けられる。半導体膜４０２としては、例えばＳｉＣ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、又はＩｎＧａＡｓなどを用いることができる。
【００３６】
次いで図４（ｃ）に示すように、ｐＦＥＴ形成領域３１１，３２１，３３１に位置するＳｉＯ２膜４０１をエッチングにより除去する。この状態において、ｐＦＥＴ形成領域３１１，３２１，３３１に位置する基板１０１上には半導体層３０５が位置しており、ｎＦＥＴ形成領域３１２，３２２，３３２に位置する基板１０１上には半導体膜４０２が位置している。そして半導体層３０５，４０２の周囲に位置する素子分離膜１０２の高さのばらつきは小さくなっている。
【００３７】
なお、さらに、半導体層３０５，４０２をレジスト膜で覆った状態で素子分離膜１０２をエッチングすることにより、基板１０１の全面において素子分離膜１０２の高さをそろえてもよい。
【００３８】
なお図４（ｃ）は、実施例１における図３（ｅ）に対応する状態である。そして実施例１において図３（ｆ）〜図３（ｉ）を用いて説明した処理を行うことにより、第１の実施例と同様の構造を形成することができる。ただし、ｎＦＥＴは、半導体膜４０２上にゲート絶縁膜及びゲート電極が形成される。
【００３９】
実施例２では、実施例１と同様の効果が得られる。またｐＦＥＴ形成領域３１１，３２１，３３１とｎＦＥＴ形成領域３１２，３２２，３３２の両方に、それぞれ基板１０１よりも電子移動度が高い半導体層３０５，４０２が形成されている。このような構成をとる場合、それぞれの半導体３０５，４０２膜を形成する前処理としてフッ酸処理を行うことができるので、素子分離膜１０２の高さを揃えるために新たな工程を追加する必要がない。
【００４０】
（実施例３）
図５（ａ）〜図５（ｇ）は実施例３にかかる半導体装置の製造方法を示す断面図である。実施例１において、ｐＦＥＴ形成領域３１１，３２１，３３１とｎＦＥＴ形成領域３１２，３２２，３３２のそれぞれに対してフッ酸処理をする際に、それぞれ１回ずつレジストパターン形成プロセスを行った。これに対して本実施例は、レジストパターン形成プロセスを１回だけにして、そのパターン情報を元に、ｐＦＥＴ形成領域３１１，３２１，３３１とｎＦＥＴ形成領域３１２，３２２，３３２のそれぞれに対してフッ酸処理を行えるようにしたものである。まず図５（ａ）は図３（ａ）と同じ状態を示している。
【００４１】
次いで図５（ｂ）に示すように、基板１０１の表面に薄いＳｉＯ２膜５０１を形成し、続いて基板１０１の表面から素子分離膜１０２の上端までの高さより厚くＳｉＮ膜５０２を形成する。
【００４２】
次いで図５（ｃ）に示すように、ｐＦＥＴ形成領域３１１，３２１，３３１上に開口部を有するレジストパターン５０３を形成する。
【００４３】
次いで図５（ｄ）に示すように、レジストパターン５０３をマスクとしてエッチングを行う。これにより、ｐＦＥＴ形成領域３１１，３２１，３３１に位置するＳｉＮ膜５０２を除去する。その後、レジストパターン５０３を除去し、更にフッ酸処理によってｐＦＥＴ形成領域３１１，３２１，３３１に位置するＳｉＯ２膜５０１および素子分離膜１０２の上部を除去する。
【００４４】
次いで図５（ｅ）に示すように、ｐＦＥＴ形成領域３１１，３２１，３３１に位置する基板１０１上に半導体層３０５を形成する。
【００４５】
次いで図５（ｆ）に示すように、有機膜（例えば、非晶質のカーボン膜）５０４を基板１０１の全面に形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）あるいはリフロー後のエッチバックによって、ｎＦＥＴ形成領域３１２，３２２，３３２に位置するＳｉＮ膜５０２を露出させる。
【００４６】
次いで図５（ｇ）に示すように、ｎＦＥＴ形成領域３１２，３２２，３３２に位置するＳｉＮ膜５０２を、例えば熱燐酸液を用いて除去する。次いでフッ酸処理によってｎＦＥＴ形成領域３１２，３２２，３３２に位置するＳｉＯ２膜５０２及び素子分離膜１０２の上部を除去する。これにより、図３（ｅ）と同様の構造を形成することができる。これ以降の工程は、実施例１と同様であるため、説明を省略する。
【００４７】
本実施例によれば、素子の微細化に伴って高価格化が予想される露光工程数を減らせる。また実施例１と比較して露光工程数が少なくなるため、露光工程の位置ずれの影響を小さくできる。
【００４８】
以上の各実施例をまとめると、以下のようになる。表面に段差がある状態で、表面に膜（絶縁膜、半導体膜、導電膜など）を形成し、異方性ドライエッチングを施すと、基板に垂直方向からエッチングが進むことになる。段差部分が垂直に近いほど垂直方向から見た膜厚は、成膜した膜厚に較べて大きくなり、段差形状が垂直の場合、垂直方向から見た膜厚は成膜膜厚＋段差となる。通常、ドライエッチングは、成膜膜厚分＋３０〜５０％前後の時間で処理されることが多い。平坦部の膜がなくなると露出表面に占めるエッチング対象膜の比率は著しく減少するため、エッチング速度が著しく増加し、段差部のエッチング対象膜は除去される。ゲートスタック構造（ゲート電極、ゲート絶縁膜の積層構造）をドライ加工する場合、上層（即ち、ゲート電極）をエッチングする場合には、数１０％のオーバーエッチングを行うことで段差部からも上層膜は除去される。しかし、平坦部の膜がなくなった（Ｊｕｓｔエッチ）時に露出表面に占めるエッチング対象膜の比率は、段差が大きいほどあるいは垂直形状に近いほど大きくなるので、除去されにくい傾向がある。
【００４９】
最下層のゲート絶縁膜のエッチング時は、オーバーエッチングの余裕（平坦部で、下層膜がエッチングに曝される時間）は、微細化と共に小さくなっている。Ｈｉｇｈ−ｋゲート絶縁膜の場合、最下層には薄いＳｉＯ２かＳｉＯＮが形成され、その層でエッチングを止める必要がある。その段階で、段差部から被エッチング材料を十分に除去する必要があり、素子分離膜の高さと側壁の角度の範囲を規定することで段差部からメタル材料およびＨｉｇｈ−ｋ材料を十分に除去することができた。
【００５０】
素子分離膜の形状を制御することで、ゲート加工時のドライエッチングプロセスによる相対的な膜厚が薄くなり、残渣が低減する。また、ボイドが発生しないため、ボイド中に高誘電率膜やメタル膜が残る事もない。ゲートのドライエッチングエッチ後の汚染除去ウェットプロセスで、ウェット量を少なくできるため、ゲートのサイドエッチが抑制され、特性劣化への影響を抑制できる。また、ゲート加工工程以降でのプロセス装置やライン内への金属汚染も生じない。
【００５１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば上記した実施気形態および実施例では、説明をわかりやすくするために、角度θを素子分離膜１０２の側面に限るような記載にした。しかし、基板１０１に埋め込まれずにプロセス途中で露出する素子分離膜１０２の表面全体に対して角度θを算出して、角度θが８０度を越えないようにすることで残渣の発生を防止できる。例えば、図６に記載したような凹部６０９が生じた場合、その部分での角度θの最大値は９０度になるので、残渣が生じやすいと判断することができる。
【符号の説明】
【００５２】
１０１ 基板
１０２ 素子分離膜
３０３ 酸化シリコン膜
３０４ レジスト膜
３０５ 半導体層
３０６ レジスト膜
３０７ ＨＶ用絶縁膜
３０８ ＭＶ用ゲート絶縁膜
３０９ Ｈｉｇｈ−ｋゲート絶縁膜
３１０ ゲート電極
３１１ ｐＦＥＴ形成領域
３１２ ｎＦＥＴ形成領域
３１３ ＨＶ形成領域
３２１ ｐＦＥＴ形成領域
３２２ ｎＦＥＴ形成領域
３２３ ＭＶ形成領域
３３１ ｐＦＥＴ形成領域
３３２ ｎＦＥＴ形成領域
３３３ ＬＶ形成領域
４０１ ＳｉＯ２膜
４０２ 半導体膜
５０１ ＳｉＯ２膜
５０２ ＳｉＮ膜
５０３ レジストパターン
５０４ 有機膜
６０１ Ｓｉ基板
６０２ 素子分離膜
６０３ 半導体膜
６０４ ゲート絶縁膜
６０５ ゲート絶縁膜
６０６ ゲート絶縁膜
６０７ ゲート電極
６０８ コンタミネーション
６０９ 凹部
６１１ ｐＦＥＴ
６１２ ｎＦＥＴ
６１３ ＨＶ領域
６１４ ｎＦＥＴ形成領域
６２１ ｐＦＥＴ
６２２ ｎＦＥＴ
６２３ ＭＶ領域
６３１ ｐＦＥＴ
６３２ ｎＦＥＴ
６３３ ＬＶ領域
６３４ ｐＦＥＴ形成領域
【特許請求の範囲】
【請求項１】
基板と、
前記基板に埋め込まれ、素子形成領域を分離している素子分離膜と、
前記素子形成領域に形成されたトランジスタと、
を備え、
前記素子分離膜の側面の上端は、前記トランジスタのチャネル形成層よりも上に位置しており、かつ前記チャネル形成層の表面からの高さが３５ｎｍ以下であり、
前記素子分離膜の側面は、前記基板の表面に対する角度が８０度以下である半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記トランジスタのゲート電極は、金属含有膜を含む半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記チャネル形成層は前記基板である半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置において、
前記チャネル形成層として、前記素子形成領域に位置する前記基板上に形成された半導体層を有する半導体装置。
【請求項５】
請求項１又は２に記載の半導体装置において、
第１の前記素子形成領域及び第２の前記素子形成領域と、
前記第１の素子形成領域に形成された第１チャネル導電型の前記トランジスタと、
前記第２の素子形成領域に形成された第２チャネル導電型の前記トランジスタと、
を備え、
前記第２素子形成領域に位置する前記基板上に形成された半導体層を有しており、
前記第１チャネル導電型の前記トランジスタの前記チャネル形成層の表面から当該トランジスタを分離している前記素子分離膜の側面の上端までの高さと、前記第２チャネル導電型の前記トランジスタの前記チャネル形成層の表面から当該トランジスタを分離している前記素子分離膜の側面の上端までの高さとの差は、１０ｎｍ以下である半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
複数の前記第１の素子形成領域と複数の前記第２の前記素子形成領域と、
いずれかの前記第１の素子形成領域に形成され、第１の閾値電圧を有する前記第１チャネル導電型の前記トランジスタと、
他の前記第１の素子形成領域に形成され、第２の閾値電圧を有する前記第１チャネル導電型の前記トランジスタと、
いずれかの前記第２の素子形成領域に形成され、前記第１の閾値電圧を有する前記第２チャネル導電型の前記トランジスタと、
他の前記第２の素子形成領域に形成され、前記第２の閾値電圧を有する前記第２チャネル導電型の前記トランジスタと、
を備え、
前記第１の閾値電圧を有する前記第１チャネル導電型の前記トランジスタの前記チャネル形成層の表面から当該トランジスタを分離している前記素子分離膜の側面の上端までの高さと、前記第２の閾値電圧を有する前記第１チャネル導電型の前記トランジスタの前記チャネル形成層の表面から当該トランジスタを分離している前記素子分離膜の側面の上端までの高さとの差を第１の差分とし、
前記第１の閾値電圧を有する前記第１チャネル導電型の前記トランジスタの前記チャネル形成層の表面から当該トランジスタを分離している前記素子分離膜の側面の上端までの高さと、前記第１の閾値電圧を有する前記第２チャネル導電型の前記トランジスタの前記チャネル形成層の表面から当該トランジスタを分離している前記素子分離膜の側面の上端までの高さとの差を第２の差分とした場合、
前記第２の差分は前記第１の差分よりも小さい半導体装置。
【請求項７】
基板に素子分離膜を埋め込み、素子形成領域を分離する工程と、
前記素子形成領域上及び前記素子分離膜上にゲート電極膜を形成し、前記ゲート電極膜を選択的に除去することにより、前記素子形成領域にトランジスタのゲート電極を形成する工程と、
を備え、
前記素子分離膜を前記基板に埋め込む工程において、前記素子分離膜の側面の上端を前記基板よりも上にさせ、前記トランジスタのチャネル形成層の表面から前記上端までの高さを３５ｎｍ以下にして、かつ前記素子分離膜の側面を、前記基板の表面に対する角度が８０度以下となるようにする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置において、
前記基板に素子分離膜を埋め込む工程において、第１チャネル導電型の前記トランジスタが形成される第１の前記素子形成領域と、第２チャネル導電型の前記トランジスタが形成される第２の前記素子形成領域と、を分離し、
前記ゲート電極を形成する工程の前に、前記第２の素子形成領域に位置する前記基板上に選択的に半導体層を形成する工程を有し、
前記素子分離膜を形成する工程の後に、前記第１の素子形成領域を分離する前記素子分離膜を選択的にエッチングする工程を有する半導体装置の製造方法。
【請求項１】
基板と、
前記基板に埋め込まれ、素子形成領域を分離している素子分離膜と、
前記素子形成領域に形成されたトランジスタと、
を備え、
前記素子分離膜の側面の上端は、前記トランジスタのチャネル形成層よりも上に位置しており、かつ前記チャネル形成層の表面からの高さが３５ｎｍ以下であり、
前記素子分離膜の側面は、前記基板の表面に対する角度が８０度以下である半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記トランジスタのゲート電極は、金属含有膜を含む半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記チャネル形成層は前記基板である半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置において、
前記チャネル形成層として、前記素子形成領域に位置する前記基板上に形成された半導体層を有する半導体装置。
【請求項５】
請求項１又は２に記載の半導体装置において、
第１の前記素子形成領域及び第２の前記素子形成領域と、
前記第１の素子形成領域に形成された第１チャネル導電型の前記トランジスタと、
前記第２の素子形成領域に形成された第２チャネル導電型の前記トランジスタと、
を備え、
前記第２素子形成領域に位置する前記基板上に形成された半導体層を有しており、
前記第１チャネル導電型の前記トランジスタの前記チャネル形成層の表面から当該トランジスタを分離している前記素子分離膜の側面の上端までの高さと、前記第２チャネル導電型の前記トランジスタの前記チャネル形成層の表面から当該トランジスタを分離している前記素子分離膜の側面の上端までの高さとの差は、１０ｎｍ以下である半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
複数の前記第１の素子形成領域と複数の前記第２の前記素子形成領域と、
いずれかの前記第１の素子形成領域に形成され、第１の閾値電圧を有する前記第１チャネル導電型の前記トランジスタと、
他の前記第１の素子形成領域に形成され、第２の閾値電圧を有する前記第１チャネル導電型の前記トランジスタと、
いずれかの前記第２の素子形成領域に形成され、前記第１の閾値電圧を有する前記第２チャネル導電型の前記トランジスタと、
他の前記第２の素子形成領域に形成され、前記第２の閾値電圧を有する前記第２チャネル導電型の前記トランジスタと、
を備え、
前記第１の閾値電圧を有する前記第１チャネル導電型の前記トランジスタの前記チャネル形成層の表面から当該トランジスタを分離している前記素子分離膜の側面の上端までの高さと、前記第２の閾値電圧を有する前記第１チャネル導電型の前記トランジスタの前記チャネル形成層の表面から当該トランジスタを分離している前記素子分離膜の側面の上端までの高さとの差を第１の差分とし、
前記第１の閾値電圧を有する前記第１チャネル導電型の前記トランジスタの前記チャネル形成層の表面から当該トランジスタを分離している前記素子分離膜の側面の上端までの高さと、前記第１の閾値電圧を有する前記第２チャネル導電型の前記トランジスタの前記チャネル形成層の表面から当該トランジスタを分離している前記素子分離膜の側面の上端までの高さとの差を第２の差分とした場合、
前記第２の差分は前記第１の差分よりも小さい半導体装置。
【請求項７】
基板に素子分離膜を埋め込み、素子形成領域を分離する工程と、
前記素子形成領域上及び前記素子分離膜上にゲート電極膜を形成し、前記ゲート電極膜を選択的に除去することにより、前記素子形成領域にトランジスタのゲート電極を形成する工程と、
を備え、
前記素子分離膜を前記基板に埋め込む工程において、前記素子分離膜の側面の上端を前記基板よりも上にさせ、前記トランジスタのチャネル形成層の表面から前記上端までの高さを３５ｎｍ以下にして、かつ前記素子分離膜の側面を、前記基板の表面に対する角度が８０度以下となるようにする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置において、
前記基板に素子分離膜を埋め込む工程において、第１チャネル導電型の前記トランジスタが形成される第１の前記素子形成領域と、第２チャネル導電型の前記トランジスタが形成される第２の前記素子形成領域と、を分離し、
前記ゲート電極を形成する工程の前に、前記第２の素子形成領域に位置する前記基板上に選択的に半導体層を形成する工程を有し、
前記素子分離膜を形成する工程の後に、前記第１の素子形成領域を分離する前記素子分離膜を選択的にエッチングする工程を有する半導体装置の製造方法。
【図１（ａ）】
【図１（ｂ）】
【図１（ｃ）】
【図２】
【図３（ａ）】
【図３（ｂ）】
【図３（ｃ）】
【図３（ｄ）】
【図３（ｅ）】
【図３（ｆ）】
【図３（ｇ）】
【図３（ｈ）】
【図３（ｉ）】
【図４（ａ）】
【図４（ｂ）】
【図４（ｃ）】
【図５（ａ）】
【図５（ｂ）】
【図５（ｃ）】
【図５（ｄ）】
【図５（ｅ）】
【図５（ｆ）】
【図５（ｇ）】
【図６】
【図７】
【図１（ｂ）】
【図１（ｃ）】
【図２】
【図３（ａ）】
【図３（ｂ）】
【図３（ｃ）】
【図３（ｄ）】
【図３（ｅ）】
【図３（ｆ）】
【図３（ｇ）】
【図３（ｈ）】
【図３（ｉ）】
【図４（ａ）】
【図４（ｂ）】
【図４（ｃ）】
【図５（ａ）】
【図５（ｂ）】
【図５（ｃ）】
【図５（ｄ）】
【図５（ｅ）】
【図５（ｆ）】
【図５（ｇ）】
【図６】
【図７】
【公開番号】特開２０１１−２１６５８９（Ｐ２０１１−２１６５８９Ａ）
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願番号】特願２０１０−８１９２６（Ｐ２０１０−８１９２６）
【出願日】平成２２年３月３１日（２０１０．３．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願日】平成２２年３月３１日（２０１０．３．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]