【課題】高電子移動度トランジスタ及びその製造方法を提供する。
【解決手段】高電子移動度トランジスタ（ＨＥＭＴ）及びその製造方法に係り、該高電子移動度トランジスタは、基板と、基板から離隔された位置に備わった高電子移動度トランジスタ積層物と、基板と高電子移動度トランジスタ積層物との間に位置した疑似絶縁層と、を含み、該疑似絶縁層は、異なる相の少なくとも２つの物質を含む。前記異なる相の少なくとも２つの物質は、固体物質と非固体物質とを含む。前記固体物質は、半導体物質であり、前記非固体物質は、空気である。 （もっと読む）

【課題】大面積のアクティブ面積を有するＳＯＩ基板を製造する。
【解決手段】Ｓｉを含む基板の一つの面の一部の上方に、ＳｉＧｅを含む第１の層と、Ｓｉを含む第２の層とを基板側からこの順に配置する積層部を形成する工程（ａ）と、積層部の上方と基板の積層部が形成された領域とは異なる領域の上方とにまたがる第３の層を形成する工程（ｂ）と、積層部の上方に位置する第３の層及び第２の層の各一部をエッチングすることにより、第１の層の一部を露出させる工程（ｃ）と、工程（ｃ）において露出した第１の層を、基板の第１の面に沿った方向にエッチングする工程（ｄ）と、工程（ｃ）においてエッチングされた第２の層を、基板の第１の面に沿った方向にエピタキシャル成長させる工程（ｅ）と、積層部が形成された領域の基板と、第２の層との間にＳｉＯ_２を含む第４の層を形成する工程（ｆ）と、を含む。 （もっと読む）

【課題】従来の半導体装置においては、シリコンエピタキシャル層に結晶欠陥が生じ易いという問題がある。
【解決手段】半導体装置１は、シリコン基板１０、歪み付与層２０、シリコン層３０、ＦＥＴ４０、および素子分離領域５０を備えている。シリコン基板１０上には、歪み付与層２０が設けられている。歪み付与層２０上には、シリコン層３０が設けられている。歪み付与層２０は、シリコン層３０中のＦＥＴ４０のチャネル部に格子歪みを生じさせる。シリコン層３０中には、ＦＥＴ４０が設けられている。ＦＥＴ４０は、ソース・ドレイン領域４２、ＳＤ ｅｘｔｅｎｓｉｏｎ領域４３、ゲート電極４４およびサイドウォール４６を含んでいる。ソース・ドレイン領域４２と上述の歪み付与層２０とは、互いに離間している。ＦＥＴ４０の周囲には、素子分離領域５０が設けられている。素子分離領域５０は、シリコン層３０を貫通して歪み付与層２０まで達している。 （もっと読む）

【課題】第１のトランジスタと第２のトランジスタが、ぞれぞれのドレイン領域とソース領域を共有して同一の半導体基板上に形成される構成の半導体装置の製造において、それぞれのトランジスタのソース領域およびドレイン領域の直下に埋め込み絶縁膜を効率的に形成できる製造方法を提供する。
【解決手段】半導体基板上にそれぞれのトランジスタのソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層と半導体層を順次形成することにより充填し、さらに第１のトランジスタのソース領域および第２のトランジスタのドレイン領域直下のＳｉＧｅ混晶層を、素子分離溝を介して選択エッチングにより除去し、第１のトランジスタのドレイン領域および第２のトランジスタのソース領域として共有される拡散領域直下のＳｉＧｅ混晶層を、前記拡散領域に形成した孔を介して選択エッチングし、除去する。 （もっと読む）

【課題】シリコンエピタキシャル層の支えの喪失を防止した、局所ＳＯＩ構造の形成方法の提供。
【解決手段】ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４とシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４が積層された構造において、
それぞれ、Ｎウェル３１ＮＷ及びＰウェル３１ＰＷがＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４側に突き出る構造を形成し、ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４をエッチングにより除去する際に、支えとなるようにする。 （もっと読む）

【課題】工程増を最小限とした簡便な手法で、素子形成領域における化合物半導体と同時に、しかもその結晶性を損なうことなく確実な素子分離を実現し、信頼性の高い化合物半導体装置を実現する。
【解決手段】Ｓｉ基板１上の素子分離領域に初期層３を選択的に形成し、初期層３上を含むＳｉ基板１上の全面に化合物半導体の積層構造４を形成して、積層構造４は、素子分離領域では初期層３と共に素子分離構造４Ｂとなり、素子形成領域ではソース電極５、ドレイン電極６及びゲート電極７が形成される素子形成層４Ａとなる。 （もっと読む）

【課題】上下方向からそれぞれ成長する熱酸化膜同士の界面において隙間が形成されるのを防止する半導体装置の製造方法を提供する。
【解決手段】支持体膜２２となる酸化膜を形成した後、Ｓｉ、Ｇｅのうち少なくともいずれか一種類以上の物質を支持体膜２２にイオン注入し支持体膜２２を改質することで支持体膜２２の熱膨張係数を調節し、支持体膜２２が上に凸となる反りを緩和、又は反りを凹とすることで熱酸化を行う場合に発生する空洞部の中央での隙間発生を抑制或いは防止する。 （もっと読む）

【課題】包囲型ゲート電極付きの歪みＳＯＩ構造のＭＩＳＦＥＴの提供
【解決手段】
半導体基板１上に第１の絶縁膜２が設けられ、第１の絶縁膜２上に第２の絶縁膜３が選択的に設けられ、第２の絶縁膜３上に設けられた第１の半導体層５間に、第２の絶縁膜３が設けられていない部分上に設けられた第２の半導体層６が挟まれた構造からなる半導体層が島状に絶縁分離されて設けられ、第２の半導体層６の周囲にはゲート絶縁膜１２を介して包囲型ゲート電極１３が設けられ、第１の半導体層５には概略高濃度ソースドレイン領域（８、１１）及び低濃度ソースドレイン領域（９、１０）が設けられ、第２の半導体層６には概略チャネル領域が設けられ、高濃度のソースドレイン領域（８、１１）及び包囲型ゲート電極１３には配線体（１７、１８、２０、２１）が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】金奥不純物を除去するゲッタリングの効果を高めるために有利な技術を提供する。
【解決手段】半導体装置の製造方法は第１絶縁膜１０２を形成する工程と、第１絶縁膜１０２を除去する工程とポリシリコン膜１０３を形成する工程と、第１面の１０１１側および第２面１０１２の側のポリシリコン膜１０３の上に第２絶縁膜２０１を形成する工程と、開口ＯＰを有するマスクを使って第１面１０１１の側の第２絶縁膜をエッチングする処理を含み、半導体基板１０１の第１面１０１１における開口１０５によって規定される領域に素子分離を形成する工程と、第１面１０１１の側および第２面１０１２の側の第２絶縁膜２０１を除去する工程と、第１面１０１１および第２面１０１２のうち第１面１０１１の側のポリシリコン膜１０３を除去する工程と、第２面１０１２の側のポリシリコン膜１０３が除去されないように保護する保護膜を形成する工程とを含む。 （もっと読む）

【課題】転位ループが発生するおそれがあるダミーパターン領域を有しながらも、転位ループによる基板上の他の素子等への悪影響が抑えられた半導体装置を提供する。
【解決手段】一実施の形態による半導体装置は、基板上に形成された素子分離絶縁膜と、前記素子分離絶縁膜により前記基板上に区画された素子領域およびダミーパターン領域と、前記素子領域内の前記基板上に形成された第１のエピタキシャル結晶層と、前記ダミーパターン領域内の前記基板上に形成された第２のエピタキシャル結晶層と、を有する。第１のエピタキシャル結晶層は前記基板を構成する結晶と異なる格子定数を有する結晶からなる。第２のエピタキシャル結晶層は前記第１のエピタキシャル結晶層と同じ結晶からなる。前記第２のエピタキシャル結晶層と前記基板との界面上の任意の点を含む前記基板の（１１１）面は、前記第２のエピタキシャル結晶層よりも深い領域で前記素子分離絶縁膜に囲まれる。 （もっと読む）

【課題】容易なプロセスにより単結晶半導体層を形成したＳＯＩ構造のＭＩＳＦＥＴの提供
【解決手段】半導体基板１上に、第１の絶縁膜２を介して、一部に空孔４を有する第２の絶縁膜３が設けられ、空孔４上及び第２の絶縁膜３の一部上に島状に絶縁分離された半導体層６が設けられ、半導体層６上にゲート酸化膜１２を介して、空孔４直上に空孔４の幅以下のゲート電極１３が設けられ、半導体層６には、ゲート電極１３に自己整合して低濃度のソースドレイン領域（９，１０）が、ゲート電極１３の側壁に設けられたサイドウォール１４に自己整合して高濃度のソースドレイン領域（８，１１）がそれぞれ設けられ、ゲート電極１３（配線図示せず）及び高濃度のソースドレイン領域（８，１１）にはバリアメタル１７を有する導電プラグ１８を介してバリアメタル２０を有する配線２１が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】ＳＯＩ構造の単結晶半導体層（ＳｉＧｅ層／歪みＳｉ層／ＳｉＧｅ層）上のＭＩＳＦＥＴの提供
【解決手段】半導体基板１に選択的に設けられた第１のトレンチの下部側面及び底面に絶縁膜３が設けられ、側面絶縁膜３間の底面絶縁膜３上に空孔４が設けられ、空孔４及び側面絶縁膜３上には単結晶半導体層が設けられ、半導体層は絶縁膜２が埋め込まれた第２のトレンチにより、島状に絶縁分離され、歪みＳｉ層６直上にはゲート酸化膜１１を介してゲート電極１２が設けられ、半導体層には、ゲート電極１２に自己整合してｎ型ソースドレイン領域（８、９）が、ゲート電極１２の側壁のサイドウォール１３に自己整合して、ｎ^＋型ソースドレイン領域（７、１０）がそれぞれ設けられ、ゲート電極１２（配線図示せず）及びｎ^＋型ソースドレイン領域にはバリアメタル１６を有する導電プラグ１７を介してバリアメタル１９を有する配線２０が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】エッチング量を少なくしても素子分離膜の周辺にＨｉｇｈ−ｋゲート絶縁膜材料やゲート電極材料が残ることを抑制できるようにする。
【解決手段】素子分離膜１０２はＳＴＩ構造を有しており、基板１０１に埋め込まれており、かつトランジスタが形成される素子形成領域を分離している。素子分離膜１０２の側面の上端は、トランジスタのチャネル形成層よりも上に位置しており、かつチャネル形成層の表面から素子分離膜１０２の側面の最上部までの高さｈが３５ｎｍ以下である。また素子分離膜１０２のうちチャネル形成層よりも上に位置している部分の側面は、基板の表面に対する角度θが８０度以下である。 （もっと読む）

【課題】光照射面側の素子分離を強化して、混色を低減させ、感度向上、素子分離部の暗電流低減できる固体撮像装置、及びその製造方法を提供すること。
【解決手段】ｎ型の半導体基板３０表面内に形成された前記ｎ型の拡散層３２を含み、前記半導体基板の裏面側から表面側に向かって照射された光により前記半導体基板内で生成された電子を蓄積する電荷蓄積部ＰＤと、前記電荷蓄積部を挟み、前記半導体基板表面からこの半導体基板内に達するように形成されたｐ型の第１、第２拡散層（３６）と、前記電荷蓄積部を電気的に分離し、前記半導体基板の前記裏面側が開口されるよう形成された第１、第２トレンチ５５に埋め込まれたｐ型のａ−アモルファスシリコン化合物（ｐ型ａ−ＳｉＣ）と、を具備する。 （もっと読む）

【課題】本発明は、シリコン基板と充填材、及び化合物半導体と充填材のそれぞれの界面に生じる、基板長手方向の熱応力を抑制することができる半導体構造を提供することを目的とする。
【解決手段】本発明の半導体構造は、シリコン基板と、シリコン基板上に形成された、溝部を有する窒化物半導体と、溝部に充填された酸化シリコンと、を有し、窒化物半導体に対する酸化シリコンの体積が、１．９倍以上４．１倍以下である。 （もっと読む）

【課題】貼り合わせＳＯＩ基板を使用せずに、容易なプロセスにより、高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】ｐ型のＳｉ基板１上に、一部に空孔４を有するシリコン酸化膜２が設けられ、空孔４を挟んでシリコン酸化膜２上に延在したｐ型のＳＯＩＣ基板（Ｓｉ）５が設けられ、シリコン窒化膜３により素子分離されている。空孔４に自己整合して、ＳＯＩＣ基板５上にゲート酸化膜１０を介してゲート電極１１が設けられ、ゲート電極１１の側壁にサイドウォール１２が設けられ、ＳＯＩＣ基板５には、ゲート電極１１に自己整合してｎ型ソースドレイン領域（７、８）及びサイドウォール１２に自己整合してｎ型ソースドレイン領域（６、９）が設けられ、ｎ型ソースドレイン領域には、バリアメタル１５を有する導電プラグ１６を介してバリアメタル１８を有するＣｕ配線１９が接続されている構造からなるＮチャネルのＭＩＳ電界効果トランジスタ。 （もっと読む）

【課題】良質な半導体装置を提供することを目的としている。
【解決手段】素子分離領域間の凸部１０８を含むシリコン基板１０６と、凸部１０８上の絶縁部１１２と、絶縁部１１２上のシリコンフィン１１４と、上面が凸部１０８の上面よりも低く位置する素子分離領域内の素子分離層１１６と、シリコンフィン１１４に設けられたソース／ドレイン領域と、ソース／ドレイン領域１０４のシリコンフィン１１４の側面から外側に突き出た横方向エピ成長シリコン部１１８と、ゲート電極領域１０２内のゲート絶縁層１２２を介してシリコンフィン１１４上に設けられるゲート電極１２４と、ゲート電極１２４の側面に隣接する第１のスペーサ１２８と、ソース／ドレイン領域１０４内の凸部１０８の側面を覆う第２のスペーサ１３０とを備える。 （もっと読む）

半導体装置が、第１の基板（１０２、２０２）と、第１の基板の第１の部分の上に位置し、埋め込み層（１０４、２０４）によって第１の基板から分離される第２の基板とを含む。この半導体装置はまた、第１の基板の第２の部分の上に位置し、第２の基板から隔離されるエピタキシャル層（１０８、２２０）を含む。この半導体装置はさらに、少なくとも部分的に第２の基板内に形成される第１のトランジスタ（１１６）と、少なくとも部分的にエピタキシャル層内またはその上に形成される第２のトランジスタ（１２８）とを含む。第２の基板およびエピタキシャル層は、異なる電子および正孔移動度を有するバルク特性を有する。トランジスタの少なくとも１つは、少なくとも約５Ｖの１つまたは複数の信号を受け取るように構成される。第１の基板は第１の結晶面方位を有し、第２の基板は第２の結晶面方位を有し得る。
（もっと読む）

【課題】本発明は、受光センサー部内のＰ型領域のホウ素がＮ型領域中へ拡散することを抑制して飽和電荷量の低下を抑えることを可能にする。
【解決手段】半導体基板１１に形成されたＮ型領域１３と、前記Ｎ型領域１３上に形成された第１炭化シリコン層２１と、前記炭化シリコン層２１上に形成されたシリコン層２２からなるＰ型領域１４とで構成されたフォトダイオード１５を有する。 （もっと読む）

【課題】ナノスケールのエピタキシー技術を用いた高品質のヘテロエピタキシーを提供する。
【解決手段】集積回路構造は、第一半導体材料からなる半導体基板と、半導体基板の二つの絶縁体と、二つの絶縁体間にあってそれらの側壁に隣接する半導体領域とを備える。半導体領域は、第一半導体材料と異なる第二半導体材料からなり、幅は約５０ nmより小さい。 （もっと読む）