半導体装置
【課題】良質な半導体装置を提供することを目的としている。
【解決手段】素子分離領域間の凸部１０８を含むシリコン基板１０６と、凸部１０８上の絶縁部１１２と、絶縁部１１２上のシリコンフィン１１４と、上面が凸部１０８の上面よりも低く位置する素子分離領域内の素子分離層１１６と、シリコンフィン１１４に設けられたソース／ドレイン領域と、ソース／ドレイン領域１０４のシリコンフィン１１４の側面から外側に突き出た横方向エピ成長シリコン部１１８と、ゲート電極領域１０２内のゲート絶縁層１２２を介してシリコンフィン１１４上に設けられるゲート電極１２４と、ゲート電極１２４の側面に隣接する第１のスペーサ１２８と、ソース／ドレイン領域１０４内の凸部１０８の側面を覆う第２のスペーサ１３０とを備える。
【解決手段】素子分離領域間の凸部１０８を含むシリコン基板１０６と、凸部１０８上の絶縁部１１２と、絶縁部１１２上のシリコンフィン１１４と、上面が凸部１０８の上面よりも低く位置する素子分離領域内の素子分離層１１６と、シリコンフィン１１４に設けられたソース／ドレイン領域と、ソース／ドレイン領域１０４のシリコンフィン１１４の側面から外側に突き出た横方向エピ成長シリコン部１１８と、ゲート電極領域１０２内のゲート絶縁層１２２を介してシリコンフィン１１４上に設けられるゲート電極１２４と、ゲート電極１２４の側面に隣接する第１のスペーサ１２８と、ソース／ドレイン領域１０４内の凸部１０８の側面を覆う第２のスペーサ１３０とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、例えばマルチゲートＭＯＳ（metal oxide silicon）トランジスタに関する。
【背景技術】
【０００２】
トランジスタのデザインは改良され、発展されており、異なるタイプのトランジスタの数は増え続けている。より速い駆動電流を有する縮小されたデバイス（scaled devices）やプレーナ（平面）ＭＯＳＦＥＴに比べてショートチャネル効果が抑制されたデバイスを提供するためにダブルゲートの非プレーナＭＯＳＦＥＴ（例えばフィンＭＯＳＦＥＴ（metal oxide semiconductor field effect transistors））およびトライゲートの非プレーナＭＯＳＦＥＴを含む、マルチゲートの非プレーナＭＯＳＦＥＴが開発されている。ＳＲＡＭ（static random access memory）のセルはこのようなマルチゲートの非プレーナＭＯＳＦＥＴを用いることができる。
【０００３】
ダブルゲートの非プレーナＭＯＳＦＥＴは、チャネル領域が薄いシリコンフィン内に形成されるＦＥＴである。ソースおよびドレイン領域は、チャネル領域の両側のフィンの対向する端部に形成される。ゲートは、チャネル領域に対応する領域内の薄いシリコンフィン上に形成される。フィンＭＯＳＦＥＴは、完全に空乏化されるほど薄いフィンを有するダブルゲートの非プレーナＦＥＴのタイプである。
【０００４】
トライゲートの非プレーナＭＯＳＦＥＴは、ダブルゲートの非プレーナＭＯＳＦＥＴの構造と類似の構造を有している。しかしながら、フィンの幅と高さは、ゲートが上面と対向する側壁を含むチャネルの３つの側面上に形成されることができるように、ほぼ同じである。高さと幅の割合は、チャネルが完全に空乏化され、トライゲートのＭＯＳＦＥＴの３次元フィールド効果がより大きな駆動電流を得られ、プレーナトランジスタに比べてショートチャネル特性が改善されるため、一般的に３：２〜２：３の範囲である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７、３０４、３８４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
良質な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、素子分離領域間の凸部を含むシリコン基板と、凸部上の絶縁部と、絶縁部上のシリコンフィンと、上面が凸部の上面よりも低く位置する素子分離領域内の素子分離層と、前記シリコンフィンに設けられたソース／ドレイン領域と、前記ソース／ドレイン領域のシリコンフィンの側面から外側に突き出た横方向エピ成長シリコン部（laterally grown silicon）と、ゲート電極領域内のゲート絶縁層を介してシリコンフィン上に設けられるゲート電極と、ゲート電極の側面に隣接する第１のスペーサと、ソース／ドレイン領域内の凸部の側面を覆う第２のスペーサとを備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係るマルチゲートＭＯＳトランジスタの例を示す斜視図である。
【図２】図２（ａ）は、第１の実施形態に係るマルチゲートＭＯＳトランジスタの例であり、ゲート電極領域の一部を示す図１のＸ１−Ｘ１線に沿った断面図であり、図２（ｂ）は、第１の実施形態に係るマルチゲートＭＯＳトランジスタの例であり、ソース／ドレイン領域の一部を示す図１のＸ２−Ｘ２線に沿った断面図である。
【図３】図３（ａ）は、第１の実施形態に係る他のマルチゲートＭＯＳトランジスタの例であり、ゲート電極領域の一部を示す断面図であり、図３（ｂ）は、第１の実施形態に係る他のマルチゲートＭＯＳトランジスタの例であり、ソース／ドレイン領域の一部を示す断面図である。
【図４】第２の実施形態に係るマルチゲートＭＯＳトランジスタの例を示す斜視図である。
【図５】図５（ａ）は、第２の実施形態に係るマルチゲートＭＯＳトランジスタの例であり、ゲート電極領域の一部を示す図４のＸ３−Ｘ３線に沿った断面図であり、図５（ｂ）は、第２の実施形態に係るマルチゲートＭＯＳトランジスタの例であり、ソース／ドレイン領域の一部を示す図４のＸ４−Ｘ４線に沿った断面図である。
【図６】図６（ａ）は、第２の実施形態に係る他のマルチゲートＭＯＳトランジスタの例であり、ゲート電極領域の一部を示す断面図であり、図６（ｂ）は、第２の実施形態に係る他のマルチゲートＭＯＳトランジスタの例であり、ソース／ドレイン領域の一部を示す断面図である。
【図７】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図８】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図９】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１０】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１１】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１２】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１３】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１４】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１５】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１６】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１７】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１８】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１９】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図２０】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図２１】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図２２】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図２３】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図２４】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図２５】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図２６】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図２７】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示すフロー図である。
【図２８】実施形態に係るマルチゲートＭＯＳトランジスタのセル領域を減らす方法を示すフロー図である。
【発明を実施するための形態】
【０００９】
ここでは、マルチゲートＭＯＳトランジスタおよびその製造方法が提供される。特に、実施形態では、ダブルゲートのフィンＦＥＴや、トライゲートのフィンＦＥＴなどを提供する。また、特に、実施形態は、ＳＯＮ（silicon on nothing）ダブルゲートのフィンＦＥＴ、またはＳＯＮトライゲートのフィンＦＥＴを供給することが可能である。ＳＯＮ技術において、エアギャップ（例えば開口部）はチャネル領域の下に形成され、絶縁膜がギャップ内に形成される。
【００１０】
従来の一般的なバルクフィンＦＥＴ形成工程は、トランジスタのパンチスルーリークを抑制するため、チャネル下部に高濃度イオン注入を含んでいる。しかしながら、不純物イオンは、チャネル領域に拡散され得る。そのためにＶｔの変化を引き起こしうる。従来のバルクフィンＦＥＴの形成プロセスにおいて、フィンの高さは、一般にＲＩＥ（reactive ion etching）による素子分離領域（shallow trench isolation）絶縁膜のエッチバックによって規定される。フィンの高さは、ＲＩＥによってバラツキを引き起こされうる。
【００１１】
本マルチゲートＭＯＳトランジスタは、後述する利点のいくつかを提供することが可能である。１）マルチゲートＭＯＳトランジスタは、マルチゲートＭＯＳトランジスタがパンチスルーを防止するためのイオン注入を必要としないため、十分に均一なデバイスの特性を提供することが可能であり、２）マルチゲートＭＯＳトランジスタのフィンの高さは、ＲＩＥ工程ではなく、エピタキシャル工程によって形成された層の厚さによって規定されるため、十分に一様にすることができ、３）マルチゲートＭＯＳトランジスタは、低コストバルクシリコン基板によって形成することができ、および／または４）マルチゲートＭＯＳトランジスタは、バルクシリコン基板の凸部の側面が、絶縁層で覆われているため、フィンとシリコン基板との間の短絡を抑制することが可能である。
【００１２】
実施形態は、図面を参照して説明される。図中の同一の符号は同じ要素であることを意味している。後述する文章において、説明の目的で、多くの特定の詳記が、請求された主題の完全な理解を提供するために示されている。しかしながら、これらの特定の詳記なしでも、請求された主題を実施可能なことが明らかであろう。他の例において、よく知られた構造やデバイスは、請求された主題の説明を容易にするためにブロックダイアグラムで示されている。
【００１３】
（第１の実施形態）
図１は、マルチゲートＭＯＳトランジスタの一例の斜視図を示している。図２（ａ）は、ＦＥＴ（または電界効果トランジスタとも呼ぶ）１００のゲート電極領域の一部であり、図１のゲート電極領域１０２のＸ１−Ｘ１線に沿った断面図を示している。図２（ｂ）は、ＦＥＴ１００のソース／ドレイン領域の一部であり、図１のソース／ドレイン領域１０４のＸ２−Ｘ２線に沿った断面図を示している。
【００１４】
マルチゲートＭＯＳトランジスタ１００は、素子分離領域（shallow trench region）１１０間の一つ以上の凸部１０８と、凸部１０８上に設けられた一つ以上の絶縁部１１２と、絶縁部１１２上に設けられた一つ以上のシリコンフィン１１４と、素子分離領域（shallow trench isolation region）１１０中の素子分離層（shallow trench isolation layer）１１６と、トランジスタが２以上のシリコンフィンを含んでいる場合、Ｓ／Ｄ（ソースおよびドレイン）抵抗、および／またはソース／ドレイン領域中のシリコンフィン同士の電気的な接続を行うことが可能である横方向エピ成長シリコン部（laterally grown silicon）１１８と、ゲート電極１２０と、ゲート電極１２０の側面に近接された第１のスペーサ１２８と、ソース／ドレイン領域中の凸部１０８の側面に近接された第２のスペーサ１３０と、を含んでいるバルク半導体基板（例えばバルクシリコン基板）１０６を含むことが可能である。ソース／ドレイン部（例えば、拡散層）はシリコンフィン内（例えば、シリコンフィン１３２の上面および側面）および／またはソース／ドレイン領域内に形成することができる。二つの凸部、二つの絶縁部、二つのシリコンフィンは、簡単のため図１および図２（ｂ）に図示されている。しかしながら、本マルチゲートＭＯＳトランジスタは、一つ以上の凸部、一つ以上の絶縁部、一つ以上のシリコンフィンを含むことができる。マルチゲートＭＯＳトランジスタ１００はトライゲートフィンＦＥＴと呼ばれうる。
【００１５】
一つ以上の隣接するトランジスタ１３４は、バルクシリコン基板上に選択的に配置することができる。この例では、一つの隣接するトランジスタ１３４が、マルチゲートＭＯＳトランジスタ１００に隣接して配置されている。図１には図示されていないが、バルクシリコン基板の凸部と、絶縁部の凸部は第２のスペーサ１３０によって覆われている。絶縁部の側面の上部は図１で見ることができる。横方向エピ成長シリコン部１１８は、横方向エピ成長シリコン部１１８の下のシリコンフィン１１４を示すために、図１では省略されている。
【００１６】
図１、図２（ａ）に示すように、ゲート電極領域１０２において、マルチＭＯＳトランジスタはシリコンフィン１１４上のゲート電極１２０を含んでいる。ゲート電極１２０は、ゲート絶縁層を介してシリコンフィン１１４上に設けられる。ゲート電極１２０は、例えばシリコンフィン１１４上のＨｉｇｈ−Ｋ部１２２、Ｈｉｇｈ−Ｋ部１２２上の金属部１２４、および金属部１２４上のポリシリコン部１２６などの適当なゲート電極材料を含むことができる。Ｈｉｇｈ−Ｋ部１２２は、素子分離層１１６の上面上に、絶縁部１１２の側面上、およびシリコンフィン１１４の上面と側面とに形成されることが可能である。金属部１２４は、Ｈｉｇｈ−Ｋ部上と、金属部上のポリシリコン部１２６の間に形成されることができる。ひとつの実施形態において、ゲート電極１２０は、バルクシリコン基板の凸部１０８上に形成される。
【００１７】
図１、図２（ｂ）に示すように、ソース／ドレイン領域１０４において、マルチゲートＭＯＳトランジスタは、ソース／ドレイン（Ｓ／Ｄ）抵抗値および／または、二つ以上のシリコンフィンが含まれる場合のシリコンフィン間の電気的な接続を行うことができる横方向エピ成長シリコン部１１８を含んでいる。マルチゲートＭＯＳトランジスタはさらに、凸部１０８の側面に近接し設けられた第２のスペーサ１３０を含んでいる。マルチゲートＭＯＳトランジスタは、二つの側面および上面拡散層１３２を含むシリコンフィン１１４および横方向エピ成長シリコン部１１８からなるソース／ドレイン部を含むことができる。ソース／ドレイン部は、一つ以上のｐ型ドーパント（例えばボロン）またはｎ型ドーパント（例えば砒素）を含んでいる。
【００１８】
マルチゲートＭＯＳトランジスタは、バルクシリコン基板の表面に実質的に平行な方向に沿って、バルクシリコン基板の表面に対して実質的に垂直に形作られている一つ以上のシリコンフィン１１４を含んでいる。このようなトランジスタにおいて、電流は、バルクシリコン基板の表面に実質的に平行な方向に沿ってシリコンフィンの側面または上面を流れる。シリコンフィンは、フィンと呼ばれる。
【００１９】
本実施形態のトランジスタは、ダブルゲートタイプトランジスタでも良い。ダブルゲートトランジスタは、一般的にバルクシリコン基板の表面に実質的に平行な方向に沿って配置され、バルクシリコン基板の表面に対して実質的に垂直に形成されている比較的細いフィンを含んでいる。チャネルは、シリコンフィンの二つの側面に形成され、電流は、二つ以上の面を流れる。
【００２０】
本実施形態のトランジスタは、トライゲートタイプトランジスタでも良い。トライゲートトランジスタは、一般的にバルクシリコン基板の表面に実質的に平行な方向に沿って配置され、バルクシリコン基板の表面に対して実質的に垂直に形成されている比較的幅の広いフィンを含んでいる。チャネルは、シリコンフィンの二つの側面および上面の３面に形成され、電流は、３面を流れる。
【００２１】
バルクシリコン基板の一つ以上の凸部１０８は、バルクシリコン基板の表面に実質的に平行な方向に沿って配置され、バルクシリコン基板の表面に対して実質的に垂直に形成されている。凸部は、素子分離領域のバルクシリコン基板をエッチング除去することで形成されても良い。
【００２２】
一つ以上の絶縁部１１２は、バルクシリコン基板の一つ以上の凸部上に形成されている。絶縁部１１２は適当な絶縁材を含むことができる。絶縁部１１２は、一つ以上の異なる絶縁材料を含むことができる。一実施形態において、絶縁部１１２は、第１のシリコン酸化部、シリコン窒化部、そして第２のシリコン酸化部の三つに別けられた部分を有している。酸化物―窒化物―酸化物（oxide-nitride-oxide）の構成は、ＯＮＯ部と呼ばれる。
【００２３】
シリコンフィン１１４は、絶縁部１１２上に形成されている。シリコンフィン１１４は、エピタキシャル成長工程によって形成することができる。シリコンフィン１１４は、エピタキシャル成長によって形成されるので、シリコンフィン１１４間の高さバラツキを最小限にすることができる。
【００２４】
素子分離層１１６は、素子分離領域１１０内に形成される。素子分離層１１６の上面は、凸部１０８の上面よりも下に配置される。素子分離層１１６は、凸部１０８の下部分のみを囲み、凸部１０８の全ての部分は囲まない。素子分離層１１６は、適当な絶縁材料を含むことができる。素子分離層１１６の材料の例は、シリコン酸化物（例えばＳｉｘＯｙおよびＳｉＯ２）のような酸化物、シリコン窒化物（例えばＳｉｘＮｙ、シリコンリッチのシリコン窒化物、および窒素リッチのシリコン窒化物）のような窒化物を含んでいる。
【００２５】
横方向エピ成長シリコン部１１８は、ソース／ドレイン領域１０４において、シリコンフィン１１４の側面上にある。横方向エピ成長シリコン部１１８は、シリコンフィン１１４の側面から外側に突き出ている。横方向エピ成長シリコン部１１８は、ソース／ドレイン領域１０４において、Ｓ／Ｄ抵抗を低減し、かつ／または、シリコンフィン１１４間の電気的な接続を行うことができる。横方向エピ成長シリコン部１１８は、ゲート電極領域において、二つ以上のシリコンフィンを電気的に接続しない。横方向エピ成長シリコン部１１８は、典型的にシリコンを含み、シリコンエピタキシャル工程で形成することが可能である。横方向エピ成長シリコン部１１８は、少なくともシリコンフィン１１４の側面上にシリコンエピタキシャル層を成長させることで形成することができる。
【００２６】
ゲート電極１２０のＨｉｇｈ−Ｋ部１２２は、例えばハフニウム酸化物（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）、アルミナ（Ａｌ２Ｏ３）、タンタル酸化物（Ｔａ２Ｏ５）、チタン酸化物（ＴｉＯ２）、ジルコニア酸化物（ＺｒＯ２）、イットリウム酸化物（Ｙ２Ｏ３）、シリコンジルコニア酸化物（ＳｉＺｒＯ４）、ランタン酸化物（Ｌａ２Ｏ５）、シリケイトに相当する他の物等のような金属酸化物などの適当なＨｉｇｈ−Ｋ材料を含むことができる。金属部は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン窒化物（ＴｉＮ）および金（Ａｕ）またはこれらの合金等の適当な金属材料を含むことができる。
【００２７】
第１のスペーサ１２８は、ゲート電極１０２の側面に近接して形成されている。第１のスペーサ１２８は、ゲート電極１０２の側面を覆う（例えば、Ｈｉｇｈ−Ｋ部、金属部、およびポリシリコン部の側面）。第１のスペーサ１２８は、適当な絶縁材料を含むことができる。第１のスペーサ１２８の材料の例は、シリコン酸化物（例えばＳｉｘＯｙ、およびＳｉＯ２）のような酸化物と、シリコン窒化物（例えば、ＳｉｘＮｙ、シリコンリッチのシリコン窒化物、窒素リッチのシリコン窒化物）のような窒化物とを含んでいる。ゲート電極１０２の金属部１２４はＨｉｇｈ−Ｋ部、ポリシリコン部、第１のスペーサ１２８に覆われている。金属部１２４の側面は第１のスペーサ１２８に覆われている。
【００２８】
この例において、第２のスペーサ１３０は、ソース／ドレイン領域中の絶縁部、凸部１０８の側面に近接して形成されている。第２のスペーサ１３０は、ソース／ドレイン領域内の絶縁部１１２の側面の下部分及び凸部１０８の側面を覆っている。第２のスペーサ１３０は、適当な絶縁材料を含むことができる。第２のスペーサ１３０の材料の例は、シリコン酸化物（例えばＳｉｘＯｙ、およびＳｉＯ２）のような酸化物と、シリコン窒化物（例えば、ＳｉｘＮｙ、シリコンリッチのシリコン窒化物、窒素リッチのシリコン窒化物）のような窒化物とを含んでいる。
【００２９】
図２（ｂ）において、第２のスペーサ１３０は、近接する第２のスペーサ１３０とは接触せず、スペース（ギャップ）は、第２のスペーサ１３０間に設けられている。しかしながら、第２のスペーサ１３０の一部は、互いに接触してもよい。
【００３０】
横方向エピ成長シリコン部１１８は、凸部１０８または半導体基板１０６に接触していない。そのため、ソース／ドレイン領域１０４は、凸部１０８または半導体基板１０６に電気的に接続されない。言い換えると、横方向エピ成長シリコン部１１８は、第２のスペーサ１３０によって凸部１０８から分離される。
【００３１】
横方向エピ成長シリコン部１１８の下部分は、第２のスペーサ１３０に接触している。また、図示していないが、横方向エピ成長シリコン部１１８は、第１のスペーサ１２８に接触している。
【００３２】
図１、２（ａ）、２（ｂ）には示していないが、金属シリサイドは、横方向エピ成長シリコン部１１８、ゲート電極１０２、またはそれら両方の上に形成することが可能である。金属シリサイドは、タングステン、タンタル、モリブデンなど、および、プラチナ、パラジウム、コバルト、ニッケルなどの周期表の８族の金属などの耐熱性の高い金属を含むことが可能である。
【００３３】
図３（ａ）および図３（ｂ）は、マルチゲートＭＯＳトランジスタ３００の他の例を示している。図３（ａ）は、トランジスタ３００のゲート電極領域３０２の一部の断面図を示している。図３（ｂ）は、トランジスタ３００のソース／ドレイン領域３０４の一部の断面図を示している。マルチゲートＭＯＳトランジスタは、素子分離領域（shallow trench region）３１０間の凸部３０８を含んでいるバルクシリコン基板３０６と、凸部３０８上の絶縁部３１２と、絶縁部３１２上のシリコンフィン３１４と、シリコンフィン３１４上のマスク部３１６と、素子分離領域（shallow trench isolation region）３１０内の素子分離層３１８とを含んでいる。マスク部３１６は、素子分離（shallow trench isolation）を形成する際のエッチングマスクとして用いられるマスク層の部分である。マスク部３１６は、適当な絶縁材料を含むことができる。マスク部３１６の材料の例は、シリコン酸化物（例えばＳｉｘＯｙ、およびＳｉＯ２）のような酸化物と、シリコン窒化物（例えば、ＳｉｘＮｙ、シリコンリッチのシリコン窒化物、窒素リッチのシリコン窒化物）のような窒化物とを含んでいる。１実施形態において、マスク部３１６は、シリコン窒化物を含んでいる。マルチゲートＭＯＳトランジスタ３００は、ダブルゲートフィンＦＥＴと呼ばれる。
【００３４】
図３（ａ）に示すように、ゲート電極領域３０２において、マルチゲートＭＯＳトランジスタは、マスク部３１６上にゲート電極３２０を含んでいる。ゲート電極３０２はゲート絶縁層を介してシリコンフィン上に設けられる。ゲート電極３０２は、例えばシリコンフィン３１４上のＨｉｇｈ−Ｋ部３２２と、Ｈｉｇｈ−Ｋ部３２２上の金属部３２４と、金属部３２４上のポリシリコン部３２６との、適当なゲート電極材料を含むことができる。Ｈｉｇｈ−Ｋ部３２２は素子分離層３１８の上面上、凸部３０８の側面、絶縁部３１２の側面、シリコンフィン３１４の側面、およびマスク部３１６の上面と側面とに形成することができる。金属部３２４は、Ｈｉｇｈ−Ｋ部３２２、およびポリシリコン部３２６の間に形成することができる。本実施形態では、ゲート電極は、バルクシリコン基板３０６の凸部３０８の側面部分上にも形成される。
【００３５】
図３（ｂ）に示すように、ソース／ドレイン領域３０４において、マルチゲートＭＯＳトランジスタはＳ／Ｄ抵抗を低減し、かつ／またはシリコンフィン３１４間の電気的な接続を行うことができる横方向エピ成長シリコン部３２８を含んでいる。この横方向エピ成長シリコン部３２８は、第２のスペーサ３３０、または、図示していないが、第１のスペーサ１２８に接触している。マルチゲートＭＯＳトランジスタは更に、シリコンフィン３１４の側面と凸部３０８の側面とに近接する第２のスペーサ３３０を含んでいる。マルチゲートＭＯＳトランジスタは、ソース/ドレイン領域において、シリコンフィン３１４の二つの側面３３２と、ソース／ドレイン領域の横方向エピ成長シリコン部３２８とを含むことができる。
【００３６】
（第２の実施形態）
図４は、マルチゲートＭＯＳトランジスタ４００の他の例の斜視図である。図５（ａ）は、図４のＸ３−Ｘ３線に沿った電界効果トランジスタ４００のゲート電極領域４０２の一部の断面図を示している。図５（ｂ）は、図４のＸ４−Ｘ４線に沿った電界効果トランジスタ４００のソース／ドレイン領域４０４の一部の断面図を示している。
【００３７】
マルチゲートＭＯＳトランジスタ４００は、素子分離領域４１０間の一つ以上の凸部４０８を含んでいるバルクシリコン基板４０６と、凸部４０８上の一つ以上の絶縁部４１２と、絶縁部４１２上の一つ以上のシリコンフィン４１４と、素子分離領域４１０内の素子分離層４１６と、Ｓ／Ｄ抵抗を低減し、および／またはシリコンフィン４１４間の電気的な接続を行うことができる横方向エピ成長シリコン部４１８と、ゲート電極４２０と、ゲート電極４２０の側面に近接された第１のスペーサ４２８とを含むことができる。素子分離層４１６の上面は、絶縁部４１２の上面と、絶縁部４１２の下面との間に位置している。マルチゲートＭＯＳトランジスタのソース/ドレインは、シリコンフィン４１４の上面と側面４３０と、ソース／ドレイン領域の横方向エピ成長シリコン部４１８とを含んでいる。図４および５（ｂ）において、二つの凸部、二つの絶縁部、および二つのシリコンフィンが示されているが、本実施形態のマルチゲートＭＯＳトランジスタ４００は、一つ以上の凸部、一つ以上の絶縁部、および一つ以上のシリコンフィンを含むことができる。マルチゲートＭＯＳトランジスタ４００は、トライゲートフィンＦＥＴと呼ばれうる。
【００３８】
絶縁部４１２の下部分およびバルクシリコン基板４０６の凸部４０８は素子分離層４１６によって覆われている。横方向エピ成長シリコン部４１８は図４において横方向エピ成長シリコン部４１８の下のシリコンフィン４１４を図示するために省略されている。一つ以上の隣接するトランジスタ４３２を、バルクシリコン基板４０６上に配置することができる。
【００３９】
図４、図５（ａ）に示すように、ゲート電極領域４０２において、マルチゲートＭＯＳトランジスタはシリコンフィン４１４上のゲート電極４２０を含んでいる。ゲート電極４０２は、ゲート絶縁層を介してシリコンフィン４１４上に儲けられる。ゲート電極４０２は例えばシリコンフィン４１４上のＨｉｇｈ−Ｋ部４２２と、Ｈｉｇｈ−Ｋ部４２２上の金属部４２４と、金属部４２４上のポリシリコン部４２６との、適当なゲート電極材料を含むことができる。Ｈｉｇｈ−Ｋ部４２２は、素子分離層４１６の上面と、絶縁部４１２の側面と、シリコンフィン４１４の上面および側面とに形成することができる。金属部４２４は、Ｈｉｇｈ−Ｋ部４２２上および金属部４２４上のポリシリコン部４２６の間に形成することができる。本実施形態では、ゲート電極はバルクシリコン基板の凸部４０８の側面には形成されない。
【００４０】
図４、図５（ｂ）に示すように、ソース／ドレイン領域４０４において、マルチゲートＭＯＳトランジスタはＳ／Ｄ抵抗を低減しおよび／またはシリコンフィン４１４間の電気的な接続を行うことができる横方向エピ成長シリコン部４１８を含んでいる。本例において、マルチゲートＭＯＳトランジスタは絶縁部４１２の側面および凸部の側面に近接している絶縁スペーサ（図２（ｂ）のスペーサ１３０）を含んでいない。その代わり、素子分離層４１６は、絶縁部４１２の側面の下部分と、凸部４０８の側面を覆い、横方向エピ成長シリコン部４１８と接触する。マルチゲートＭＯＳトランジスタのソース/ドレインは、シリコンフィン４１４の２つの側面および上面４３０を含んでいるシリコンフィン４１４と、ソース／ドレイン領域における横方向エピ成長シリコン部４１８とを含むことができる。また、図示していないが、横方向エピ成長シリコン部４１８は、第１のスペーサ４２８に接触している。
【００４１】
シリコンフィン４１４の側面からの成長シリコンは、素子分離層４１６によって物理的にブロックされ、下方向に成長しないため、横方向エピ成長シリコン部４１８は、凸部４０８とは電気的に接続されない。
【００４２】
図６（ａ）および図６（ｂ）は、マルチゲートＭＯＳトランジスタ６００の他の例を示している。図６（ａ）は、電界効果トランジスタ６００のゲート電極領域６０２の一部の断面図を示している。図６（ｂ）は、電界効果トランジスタ６００のソース／ドレイン領域６０４の一部の断面図を示している。マルチゲートＭＯＳトランジスタは、素子分離領域（shallow trench region）６１０間の一つ以上の凸部６０８を含んでいるバルクシリコン基板６０６と、凸部６０８上の一つ以上の絶縁部６１２と、絶縁部６１２上の一つ以上のシリコンフィン６１４と、シリコンフィン６１４上の一つ以上のマスク部６１６と、素子分離領域（shallow trench isolation region）６１０内の素子分離層６１８とを含んでいる。マスク部６１６は、素子分離（shallow trench isolation）を形成する際のエッチングマスクとして用いられるマスク層の部分である。マスク部６１６は、図３（ａ）、図３（ｂ）に関連して記載されたマスク部と同様の材料を含むことができる。図６（ｂ）において二つの凸部６０８、二つの絶縁部６１２、および二つのシリコンフィン６１４が示されているが、本実施形態のマルチゲートＭＯＳトランジスタ６００は、一つ以上の凸部６０８、一つ以上の絶縁部６１２、および一つ以上のシリコンフィン６１４を含むことができる。マルチゲートＭＯＳトランジスタ６００は、ダブルゲートフィンＦＥＴと呼ばれうる。
【００４３】
図６（ａ）に示すように、ゲート電極領域６０２において、マルチゲートＭＯＳトランジスタは、マスク部上にゲート電極６２０を含んでいる。ゲート電極６０２はゲート絶縁層を介してシリコンフィン６１４上に儲けられる。ゲート電極６０２は、例えばＨｉｇｈ−Ｋ部６２２、Ｈｉｇｈ−Ｋ部６２２上の金属部６２４、およびポリシリコン部６２６のような適当なゲート電極材料を含むことが可能であり、Ｈｉｇｈ−Ｋ部６２２は、素子分離層６１８の上部分と、絶縁部６１２の側面の上部分と、シリコンフィン６１４の側面と、マスク部６１６の上面および側面上とに形成されることが可能である。金属部６２４は、Ｈｉｇｈ−Ｋ部６２２上に形成されることができ、ポリシリコン部６２６は金属部６２４上に形成することができる。本実施形態では、ゲート電極は、バルクシリコン基板の凸部６０８の側面には形成されない。
【００４４】
図６（ｂ）に示すように、ソース／ドレイン領域６０４において、マルチゲートＭＯＳトランジスタはＳ／Ｄ抵抗を低減しおよび／またはシリコンフィン３１４間の電気的な接続を行うことができる横方向エピ成長シリコン部６２８を含んでいる。この横方向エピ成長シリコン部６２８は、素子分離層６１８、または、図示していないが、第１のスペーサ４２８に接触している。本例では、マルチゲートＭＯＳトランジスタは、絶縁部の側面および凸部の側面に近接している絶縁スペーサを含んでいない。代わりに、素子分離層は、絶縁部の側面の下部分と、凸部の側面を覆う。その結果、シリコンフィンと凸部（例えばバルクシリコン）との間のショート回路を抑制および／または防止する。マルチゲートＭＯＳトランジスタのソース/ドレインは、シリコンフィン６１４の２つの側面６３０を含んでいるシリコンフィン６１４と、ソース／ドレイン領域における横方向エピ成長シリコン部６２８とを含むことができる。
【００４５】
図７〜図１５、図１６〜図２０、図２１〜図２６を参照することで、マルチゲートＭＯＳトランジスタの多くの可能な実施形態の中で３つを明確に図示している。図７は、マルチゲートＭＯＳトランジスタ７００の製造途中の断面図を示している。この製造途中のトランジスタは、バルクシリコン基板７０２、バルクシリコン基板上のシリコンゲルマニウム層７０４、シリコン層７０６、および第１のパターンマスク層７０８を含むことが出来る。
【００４６】
シリコンゲルマニウム層７０４は、エピタキシャル成長法によって形成されることができる。シリコンゲルマニウムエピタキシャル成長は、例えばシリコンソースガス（例えば、ＳｉＨ２Ｃｌ２、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ８、ＳｉＦ４等）、ゲルマニウムソースガス（例えば、ＧｅＨ４、ＧｅＦ４等）、および自由に選択可能なキャリアガスを用いて上昇された温度（例えば６００℃）などの適当な条件下で行われることができる。
【００４７】
シリコンゲルマニウム部７０４は適当な量のゲルマニウムを有する。本実施形態において、シリコンゲルマニウム層７０４は、約５ｗｔ％以上かつ約８０ｗｔ％以下のシリコン、および約２０ｗｔ％以上かつ約９５ｗｔ％以下のゲルマニウムを備えている。他の実施形態において、シリコンゲルマニウム層７０４は、約５０ｗｔ％以上かつ約７５ｗｔ％以下のシリコン、および約２５ｗｔ％以上かつ約５０ｗｔ％以下のゲルマニウムを備えている。さらに他の実施形態において、シリコンゲルマニウム層７０４は、約６０ｗｔ％以上かつ約７０ｗｔ％以下のシリコン、および約３０ｗｔ％以上かつ約４０ｗｔ％以下のゲルマニウムを備えている。
【００４８】
シリコンゲルマニウム層７０４は、組み立てられたマルチゲートＭＯＳトランジスタ構造の所望の実施例に依存した適当な高さを有している。この高さは変わっても良く、本実施形態において重要ではない。本実施形態において、シリコンゲルマニウム層７０４の高さは約５ｎｍ以上かつ約８０ｎｍ以下である。他の本実施形態において、シリコンゲルマニウム層７０４の高さは約１０ｎｍ以上かつ約７０ｎｍ以下である。さらに他の本実施形態において、シリコンゲルマニウム層７０４の高さは約１５ｎｍ以上かつ約６０ｎｍ以下である。
【００４９】
シリコン層７０６は、エピタキシャル成長法によって形成されることができる。シリコンエピタキシャル成長は、例えばシリコンソースガス（例えば、ＳｉＨ２Ｃｌ２、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ８、ＳｉＦ４等）、および自由に選択可能なキャリアガスを用いて上昇された温度（例えば７００℃）などの適当な条件下で行われることができる。
【００５０】
シリコン層７０６は、組み立てられたマルチゲートＭＯＳトランジスタ構造の所望の実施例に依存した適当な高さを有している。この高さは変わっても良く、本実施形態において重要ではない。本実施形態において、シリコン層７０６の高さは約５ｎｍ以上かつ約８０ｎｍ以下である。他の本実施形態において、シリコン層７０６の高さは約１０ｎｍ以上かつ約７０ｎｍ以下である。さらに他の本実施形態において、シリコン層７０６の高さは約１５ｎｍ以上かつ約６０ｎｍ以下である。
【００５１】
第１のパターンマスク層７０８は、適当な方法で形成されることができる。例えば、第１のパターンマスク層７０８は、リソグラフィや側壁転写法などによって形成される。図７に示していないが、側壁転写法によって第１のパターンマスク層７０８が形成された場合、第１のパターンマスク層７０８は、断面形状が三角形や台形などの形になる可能性がある。マスク層は、典型的に、シリコン酸化膜、またはシリコン窒化物、シリコンが多いシリコン窒化物、窒素リッチのシリコン窒化物などである。
【００５２】
図８は素子分離領域８００の形成工程を示している。その結果、図８は、素子分離領域８００間に、バルクシリコン基板の２個以上の凸部８０２と、凸部８０２上の２個以上のシリコンゲルマニウム部８０４と、シリコンゲルマニウム部８０４上の２個以上のシリコンフィン８０６とを形成することを示している。図８において二つの凸部８０２、二つのシリコンゲルマニウム部８０４、および二つのシリコンフィン８０６が示されているが、一つ以上の凸部８０２、一つ以上のシリコンゲルマニウム部８０４、および一つ以上のシリコンフィン８０６が形成されることが可能である。素子分離領域８００は、第１のパターンマスク層７０８を用い、第１のパターンマスク層７０８によって覆われていないバルクシリコン基板の部分を除去することで、バルクシリコン基板の上部分に形成される。
素子分離領域は、適当なエッチング技術によって形成されることが可能である。エッチングの例は、ＲＩＥおよび異方性のケミカルウエットを含んでいる。異方性のケミカルウエットエッチングのエッチャントの例は、テトラアルキルアンモニウム水酸化物（例えば、テトラメチルアンモニウム水酸化物（ＴＭＡＨ））およびアンモニウム水酸化物（ＮＨ４ＯＨ）のような基礎溶液を含んでいる。例として、ＴＭＡＨ溶液を用いた溝の形成を後述している。ＴＭＡＨ溶液を用いた溝の形成は、バルクシリコン基板をＴＭＡＨ溶液に浸すこと、またはバルクシリコン基板の上面上にＴＭＡＨ溶液をスプレーするまたは広げることによって典型的に処理される。
【００５３】
ＴＭＡＨ溶液は、他の構成要素への実質的なダメージやエッチング無しに、バルクシリコン基板の部分の除去を促進するのに十分な量のＴＭＡＨを含みうる。一実施形態において、ＴＭＡＨ溶液は、重さに対し約０．５％以上かつ約４０％以下のＴＭＡＨを含んでいる。バルクシリコン基板は、溝の形成を促進するための適当な時間かつ適当な温度でＴＭＡＨ溶液に接触させられる。一実施形態において、シリコン基板は、約５秒以上かつ約２０分以下の間、約２０℃以上かつ約１００℃以下でＴＭＡＨ溶液に接触させられる。
【００５４】
他の実施形態において、エッチャントはＮＨ４ＯＨ溶液である。ＮＨ４ＯＨは、望ましい濃度のＮＨ４ＯＨ（例えば、ＮＨ４ＯＨ：Ｈ２Ｏ＝ １：３０００（ｗｔ／ｗｔ））を有するＴＭＡＨ溶液を作るための脱イオン水（de-ionized water）のような水で薄められうる。シリコン基板は、約１００秒間、約４５℃の温度でＮＨ４ＯＨに接触させられる。
【００５５】
素子分離領域は、適当な深さ（例えば、素子分離領域の底面からシリコン層の上面までの距離）を有している。トレンチは、実質的に同一の深さを有することができる。この深さは変わっても良く、本実施形態にとって重要ではない。深さは、組み立てられた電界効果トランジスタの所望の実施例に依存し得る。一実施形態において、トレンチの深さは約３０ｎｍ以上かつ約２００ｎｍ以下である。他の本実施形態において、深さは約４０ｎｍ以上かつ約１５０ｎｍ以下である。さらに他の本実施形態において、深さは約５０ｎｍ以上かつ約１００ｎｍ以下である。そのまたさらに他の本実施形態において、深さは約７０ｎｍである。
【００５６】
素子分離領域の形成の結果、バルクシリコン基板の一つ以上の凸部と、凸部上の一つ以上のシリコンゲルマニウム部と、シリコンゲルマニウム部上の一つ以上のシリコンフィンとが形成される。凸部、一つ以上のシリコンゲルマニウム部、一つ以上のシリコンフィンは、実質的に長方形の平行六方体（rectangular parallelepiped）形状を有している。凸部、シリコンゲルマニウム部、およびシリコンフィンの上面および下面の寸法は、組み立てられた電界効果トランジスタの所望の実施例に依存している適当な長さを有している。
【００５７】
シリコンゲルマニウム部およびシリコンフィンの高さは、シリコンゲルマニウム層およびシリコン層の高さとそれぞれ同様である。一実施形態において、凸部の高さは、約２０ｎｍ以上かつ約１５０ｎｍ以下である。他の実施形態において、凸部の高さは、約３０ｎｍ以上かつ約１３０ｎｍ以下である。さらに他の実施形態において、凸部の高さは、約４
０ｎｍ以上かつ約１００ｎｍ以下である。
【００５８】
一実施形態において、凸部、シリコンゲルマニウム部、およびシリコンフィンの上面および下面の短辺は、約５ｎｍ以上かつ約１００ｎｍ以下である。他の実施形態において、凸部、シリコンゲルマニウム部、およびシリコンフィンの上面および下面の短辺は、約７ｎｍ以上かつ約７０ｎｍ以下である。さらに他の実施形態において、凸部、シリコンゲルマニウム部、およびシリコンフィンの上面および下面の短辺は、約１０ｎｍ以上かつ約５０ｎｍ以下である。
【００５９】
一実施形態において、凸部、シリコンゲルマニウム部、およびシリコンフィンの上面および下面の長辺は、約１５０ｎｍ以上かつ約１５００ｎｍ以下である。他の実施形態において、凸部、シリコンゲルマニウム部、およびシリコンフィンの上面および下面の短辺は、約４００ｎｍ以上かつ約１３００ｎｍ以下である。さらに他の実施形態において、凸部、シリコンゲルマニウム部、およびシリコンフィンの上面および下面の短辺は、約５００ｎｍ以上かつ約１０００ｎｍ以下である。
【００６０】
素子分離領域の形成の結果、隣接トランジスタ部８０８は形成されることができる。図８において、隣接トランジスタ部８０８をＵ型で示しているが、隣接トランジスタ部８０８は、適当な形を有することができる。一実施形態において、隣接トランジスタ部８０８は、線型、Ｉ型、Ｌ型、Ｔ型、Ｙ型、Ｖ型またはこれらの組み合わせを有する。
【００６１】
図９は、素子分離領域８００における素子分離層９００の形成を示している。素子分離層９００は、バルクシリコン基板上に素子分離層の材料を堆積し、ＣＭＰ（chemical mechanical polishing）および／またはエッチング（例えばＲＩＥ）により前記材料の上部分を除去して形成することができる。第１のパターンマスク層７０８は、シリコンフィンの上面上に存在し、絶縁材料の上部分はＣＭＰによって第１のパターンマスク層７０８の上面まで研磨される。次に絶縁層の上部分はＲＩＥによってさらに除去される。その後、第１のパターンハードマスクは適当なエッチングによって除去することが出来る。
【００６２】
素子分離層９００は、素子分離層９００の上面が凸部の上面より低い限り、適当な高さを有している。素子分離層の上面は凸部の上面の下に位置している。一実施形態において、素子分離層の高さは、約５ｎｍ以上かつ約１３５ｎｍ以下である。他の実施形態において、素子分離層の高さは、約１０ｎｍ以上かつ約１１０ｎｍ以下である。さらに他の実施形態において、素子分離層の高さは、約１０ｎｍ以上かつ約７０ｎｍ以下である。
【００６３】
凸部８０２の上面は、素子分離層９００によって囲まれない。凸部の上面は、素子分離層９００の上面上に突き出されている。一実施形態において、突き出された凸部の高さは、約１５ｎｍ以上かつ約１４０ｎｍ以下である。他の実施形態において、突き出された凸部の高さは、約２０ｎｍ以上かつ約１２０ｎｍ以下である。さらに他の実施形態において、突き出された凸部の高さは、約３０ｎｍ以上かつ約９０ｎｍ以下である。
【００６４】
図１０は、ゲート電極領域１００２内のシリコンフィン上にゲート電極１０００を形成することを示している。ゲート電極１０００は、シリコンフィン８０４の長手方向に実質的に直交した方向に形成されることができる。本実施形態ではゲート電極１０００は、シリコンフィン８０４の長辺の真ん中に形成されることができる。ゲート電極１０００は、図２に関連して記載された同様の方法で、シリコンフィン８０４上にＨｉｇｈ−Ｋ部と、Ｈｉｇｈ−Ｋ部上に金属部と、金属部上にポリシリコン部とを含むことが出来る。
【００６５】
ゲート電極１０００は、適当な方法で形成することができる。例えば、Ｈｉｇｈ−Ｋ層は、ＣＶＤを含む適当な技術によってバルクシリコン基板（例えばシリコンフィン）上に形成される。金属層は、ＣＶＤおよびＰＶＤ（physical vapor deposition）を含む適当な技術によってＨｉｇｈ−Ｋ層上に形成される。ポリシリコン層は、堆積（例えば、ＣＶＤ等）によってＨｉｇｈ−Ｋ層上に形成されることができる。Ｈｉｇｈ−Ｋ層、金属層、およびポリシリコン層は、第２のパターンマスク層１００４を用いてリソグラフィ、およびエッチング技術によってパターン形成される。
【００６６】
ゲート電極１０００は、組み立てられた電界効果トランジスタの所望の実施例に依存する適当な寸法を有する。一実施形態において、ゲート電極１０００の高さは約５０ｎｍ以上かつ約２００ｎｍ以下である。他の本実施形態において、ゲート電極１０００の高さは約６０ｎｍ以上かつ約１８０ｎｍ以下である。さらに他の本実施形態において、ゲート電極１０００の高さは約７０ｎｍ以上かつ約１５０ｎｍ以下である。
【００６７】
一実施形態において、ゲート電極１０００の短辺は、約５ｎｍ以上かつ約５０ｎｍ以下である。他の実施形態において、ゲート電極１０００の短辺は、約７ｎｍ以上かつ約４５ｎｍ以下である。さらに他の実施形態において、ゲート電極１０００の短辺は、約１０ｎｍ以上かつ約４０ｎｍ以下である。一実施形態において、ゲート電極１０００の長辺は、約２００ｎｍ以上かつ約１５００ｎｍ以下である。他の実施形態において、ゲート電極１０００の長辺は、約３００ｎｍ以上かつ約１３００ｎｍ以下である。さらに他の実施形態において、ゲート電極１０００の長辺は、約４００ｎｍ以上かつ１２００ｎｍ以下である。
【００６８】
一実施形態において、Ｈｉｇｈ−Ｋ部の高さは、約０．５ｎｍ以上かつ約２０ｎｍ以下である。他の実施形態において、Ｈｉｇｈ−Ｋ部の高さは、約０．７ｎｍ以上かつ約１０ｎｍ以下である。さらに他の実施形態において、Ｈｉｇｈ−Ｋ部の高さは、約１ｎｍ以上かつ約８ｎｍ以下である。一実施形態において、金属部の高さは、約０．５ｎｍ以上かつ約２０ｎｍ以下である。他の実施形態において、金属部の高さは、約０．７ｎｍ以上かつ約１０ｎｍ以下である。さらに他の実施形態において、金属部の高さは、約１ｎｍ以上かつ約８ｎｍ以下である。一実施形態において、ポリシリコン部の高さは、約３０ｎｍ以上かつ約２００ｎｍ以下である。他の実施形態において、ポリシリコン部の高さは、約４０ｎｍ以上かつ約１８０ｎｍ以下である。さらに他の実施形態において、ポリシリコン部の高さは、約５０ｎｍ以上かつ約１５０ｎｍ以下である。
【００６９】
図１１は、ゲート電極１０００の側面に隣接して第１のスペーサ１１００を形成することを示している。第１のスペーサ（第１の絶縁スペーサ）１１００は、適当な絶縁材料（例えばシリコン酸化物、やシリコン窒化物など）を含むことができる。第１のスペーサ１１００は、ＣＶＤを含む適当な方法を用いた堆積膜の一部をエッチング除去および／またはエッチバックすることで、形成することが可能である。第１のスペーサ１１００は、ゲート電極１０００の金属部を覆う。そして、第１のスペーサ１１００は、シリコンゲルマニウム部を除去する、後のエッチングプロセス中に、金属層を保護するエッチマスクとして役に立つことができる。
【００７０】
図１２および１３は、シリコンゲルマニウム部８０４を絶縁部１３００に替えることを示している。図１２は、シリコンゲルマニウム部８０４を除去し、それによって、凸部８０２およびシリコンフィン８０６間に２個以上の第１の開口部（例えばキャビティ）を形成することを示している。図１３は、２個以上の開口部１２００において２個以上の絶縁部１３００が形成されることを示している。
【００７１】
図１２に図示するように、２個以上のシリコンゲルマニウム部８０４はエッチングによって除去され、２個以上の第１の開口部１２００が形成される。ゲート電極の金属部（の品質、完全性）は、エッチングによる影響および／またはダメージを受けない。これは、ゲート電極の金属部がＨｉｇｈ−Ｋ部、ゲートのポリシリコン部、および／または第１のスペーサ１１００によって覆われているためである。金属部は、Ｈｉｇｈ−Ｋ部、ゲートのポリシリコン部、第１のスペーサ１１００によって覆われているため、シリコンゲルマニウムのエッチング中にエッチャントに曝されない。
【００７２】
シリコンゲルマニウム部は、シリコンゲルマニウム部と、電界効果トランジスタの他の層／構成要素の完全さに実質的に影響またはダメージを与えない適当な金属エッチャントとが接触することで、除去することが出来る。シリコンゲルマニウム部は、酸性のガス（例えばＨＣｌガス）を用いたドライエッチングによって除去することが出来る。金属エッチャントのほかの例は、酸化性のエッチャント溶液を含んでいる。酸化性のエッチャントの例は、例えば、Ｈ２ＳＯ４／Ｈ２Ｏ２、ＨＮＯ３／Ｈ２Ｏ２、ＨＣｌ／Ｈ２Ｏ２、Ｈ２Ｏ２／ＮＨ４ＯＨ／Ｈ２Ｏ、Ｈ３ＰＯ４、ＨＮＯ３、ＣＨ３ＣＯＯＨなどを備えている酸性の溶液を含んでいる。
【００７３】
図１３に示すように、２個以上の絶縁部１３００が第１の開口部１２００内に形成される。絶縁部１３００は、適当な方法（例えば酸化や堆積など）によって形成することができる。例えば、絶縁部は、形成途中のトランジスタの曝された面（例えば、バルクシリコン基板の凸部の上面、およびシリコンフィンの低面）上に絶縁材料を含む一つ以上の膜を、ＣＶＤにより堆積し、絶縁層の１部をエッチング除去および／またはエッチバックすることによって形成される。絶縁部がＯＮＯ構造である場合、第１のシリコン酸化層（図示せず）は形成途中のトランジスタの曝されているある面上に形成され、シリコン窒化層（図示せず）は第１のシリコン酸化層上に形成され、第２のシリコン酸化層（図示せず）は、シリコン窒化層上に形成される。他の実施形態において、絶縁部は低温のＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）によって形成されることができる。プラズマ成長酸化物は、スノー酸化物（snow oxide）と呼ばれ得る。絶縁部は、約２００℃以上かつ４００℃以下の温度で成長するプラズマ成長酸化物を含むことができる。
【００７４】
形成途中のトランジスタの露出面上に形成された絶縁層の部分はエッチング（例えば、異方性エッチングを含んでいるドライエッチング）によって除去することができる。異方性ドライエッチングの例は、ＣＨ３Ｆ／Ａｒ／Ｏ２、ＣＨＦ３／Ａｒなどを含んでいるＲＩＥを含んでいる。前記部分は、エッチングの結果、２個以上のシリコンフィンが露出される適当なコンディション下のエッチングによって除去されることができる。エッチング条件（例えばエッチング終了時間）を最適化および／または制御することで、絶縁層の残る部分の量を制御することができる。図１３に示すように、凸部間の絶縁部およびソース／ドレイン領域１３０２内の絶縁部は残すことができ、その結果、ソース／ドレイン領域内の第２のスペーサ１３０４が形成される。換言すると、凸部の側面に隣接する絶縁部は、残すことが出来る。凸部の側面に隣接する第２のスペーサは、バルクシリコン基板上に形成されたシリコンフィンおよび凸部間の電気的ショート不良を防止および／または緩和することができる。一実施形態において、隣接トランジスタ部の側面に隣接する絶縁部は残すことができる。図１３において、凸部８０２は第２のスペーサ１３０４によって覆われ、図示されていない。
【００７５】
図１４は、Ｓ／Ｄ抵抗を低減し、および／またはソース／ドレイン領域１３０２内のシリコンフィンの電気的な接続を行うことができる横方向エピ成長シリコン部１４００を形成することを示している。横方向エピ成長シリコン部は、適当な技術で形成することができる。横方向エピ成長シリコン部１４００はシリコンエピタキシャル工程によって形成することができるシリコンエピタキシャル工程において、シリコンエピタキシャル層は、シリコンフィンの表面上に形成される。シリコンエピタキシャル層は、少なくとも横方向に成長することが可能である。その結果、シリコンフィンの幅が広がる。シリコンエピタキシャル層は同時に垂直に成長することが出来る。シリコンエピタキシャル成長は、例えばソースガスとしてＳｉＨ２Ｃｌ２、ＳｉＣｌ４、キャリアガスとしてＨ２とを用い、８００℃のような高温条件下で行われることができる。横方向エピ成長シリコン部は、シリコンフィンと、凸部とを電気的に接続しない。横方向エピ成長シリコン部は、ゲート領域において、シリコンフィン間を電気的に接続しない。
図１５は、第２のスペーサの側面、絶縁部、ゲート電極、またはそれらの組み合わせに隣接する第３のスペーサ１５００の追加の形成を示している。第３のスペーサ１５００は、適当な絶縁材料（例えば、シリコン酸化物、シリコン窒化物など）を含むことができる。第３のスペーサ１５００は、ＣＶＤを含む適当な方法によって堆積した膜の１部をエッチング除去および／またはエッチバックすることによって形成することができる。
【００７６】
図１５に示していないが、ソース／ドレイン部は、図２（ｂ）に関連して記載した方法と同様に、ソース／ドレイン領域内の２個以上のシリコンフィン内および横方向エピ成長シリコン部内に形成される。適当なイオン注入材料や濃度を、ソース／ドレイン部に用いることができる。例えば、ソース／ドレイン部は、１種以上のｐ型ドーパント（例えばボロン）、またはｎ型ドーパント（例えば砒素）を含んでいる。
ソース／ドレイン部は、適当な方法で形成することが可能である。ソース／ドレイン部は、１種以上のドーパントのイオン注入によって形成することができる。ソース／ドレイン部は、比較的高いエネルギーレベルおよび／または比較的高いドーパントの注入によって形成することができる。一実施形態において、ソース／ドレイン部は、約２ＫｅＶ以上かつ約１５ＫｅＶ以下のエネルギーレベル、および約５×１０１４ａｔｏｍｓ／ｃｍ２以上かつ約５×１０１５ａｔｏｍｓ／ｃｍ２以下のドーズで形成される。
【００７７】
図１５に示していないが、金属シリサイドは、横方向エピ成長シリコン部の上に形成されることができる。金属シリサイドは、ゲート電極のポリシリコン部の上面上に形成されることができる。金属シリサイドは、横方向エピ成長シリコン部１４００および／またはゲート電極のポリシリコン部のシリコンと、トランジスタ上に形成された金属層との化学反応によって形成することができる。
図示していないが、金属層は、トランジスタ上に形成される。金属層は、後の工程において、金属シリサイドに変えることができる適当な金属化合物を含むことができる。金属の例は、タングステン、タンタル、モリブデンなど、およびプラチナ、パラジウム、コバルト、ニッケルなどの周期表の８族の金属などの耐熱性の金属を含んでいる。金属層は、後の熱処理において、横方向エピ成長シリコンおよび／またはゲート電極のポリシリコン部の下地シリコンと反応し金属シリサイドを形成する事ができる。金属層は、例えばＣＶＤ、ＰＶＤなどの適当な方法によって形成されることができる。金属層は、例えば後の工程において形成される金属シリサイドの望ましい膜厚に依存した適当な膜厚を有している。
金属層は、熱処理によってトランジスタの構成要素である下地シリコンとの間に化学反応を引き起こし、金属シリサイドに変わることができる。シリサイド工程の間、金属層の金属は、トランジスタの構成要素である下地シリコン内に拡散することができ、そこに金属シリサイドを形成することができる。結果として、金属シリサイドは、電界効果トランジスタ上に選択的に形成される。（例えば、横方向エピ成長シリコン部および／またはゲート電極の上面）
金属シリサイドは、例えば所望の実施形態および／または形成された電界効果トランジスタに依存した適当な高さを有することができる。一実施形態において、金属シリサイドは約５ｎｍ以上かつ約３０ｎｍ以下の高さを有している。他の実施形態において、金属シリサイドは約１０ｎｍ以上かつ約２５ｎｍ以下の高さを有している。
【００７８】
シリサイド工程の適当な条件およびパラメータ（例えば、温度、熱処理時間など）の選択は、例えば金属シリサイドの望ましい寸法（例えば、高さ）、金属層および／または下地シリコンの構造および／または組成、所望の実施形態および／または形成される電界効果トランジスタの構造などに依存する。例えば、金属シリサイドは、ＲＴＡ（rapid thermal annealing）によって形成される。
【００７９】
例えばサイドスペーサおよびＳＴＩｓ（shallow trench isolations）上の金属層の部分はシリコンと反応を起こしていないため、金属のままであり、例えばエッチングによって金属部分のみを選択的に除去することができる。金属層の未反応部分は、、金属シリサイドに実質的に影響またはダメージを与えない適当な金属エッチャントを用いることにより除去することができる。金属エッチャントの例は、酸化性のエッチャント溶液を含んでいる。酸化性のエッチャントの例は、例えば、Ｈ２ＳＯ４／Ｈ２Ｏ２、ＨＮＯ３／Ｈ２Ｏ２、ＨＣｌ／Ｈ２Ｏ２、Ｈ２Ｏ２／ＮＨ４ＯＨ／Ｈ２Ｏ、Ｈ３ＰＯ４、ＨＮＯ３、ＣＨ３ＣＯＯＨなどを備えている酸性の溶液を含んでいる。他の金属エッチャントも、電界効果トランジスタの他の構成要素やシリサイド層と選択的に金属層の未反応部分を除去できる限りは使用することが可能である。
【００８０】
図示していないが、マルチゲートＭＯＳトランジスタの形成の他の実施形態において、第１のパターンマスク層は除去されない。マルチゲートＭＯＳトランジスタは、第１のパターンマスク層７０８を除去しないことを除いて、図７〜図１５に関連して記載された方法と同様に形成することができる。マスク層７０８は、図３（ａ）、３（ｂ）に関連して記載した方法と同様に、結果としてマルチゲートＭＯＳトランジスタに残る。
【００８１】
図１６〜図２０は、第１のゲート電極を第２のゲート電極に替えることを示している。第１のゲート電極は、ダミーゲート電極として呼ばれ得る。図１６は、他の例のマルチゲートＭＯＳトランジスタ１６００の一部の製造途中の断面図を示している。マルチゲートＭＯＳトランジスタは、素子分離領域１６０４間に２以上の凸部（図示せず）を具備するバルクシリコン基板１６０２と、凸部上の２以上の絶縁部１６０６と、絶縁部１６０６上の２以上のシリコンフィン１６０８と、素子分離領域１６０４内の素子分離層１６１０と、ゲート電極領域１６１４内の第１のゲート電極１６１２と、シリコン酸化層（例えばＳｉＯ２層）１７０４上の第１のポリシリコン部１７０６と、ゲート電極の側面に隣接した第１のスペーサ１６１６と、図１３に関連して記載した方法と同様に、ソース／ドレイン領域１６２０内の凸部の側面に隣接する第２のスペーサ１６１８とを含むことができる。第１のゲート電極（例えば、ダミーゲート）は、シリコン酸化層（例えばＳｉＯ２層）と、シリコン酸化層上のポリシリコン部とを含むことができる。バルクシリコン基板の凸部、および絶縁部の部分は、第２のスペーサで覆われているが、図示していない。
【００８２】
ゲート交換工程が行われる際、第１のゲート電極はダミーであり、後で第２のゲート電極に交換されるので、第１のゲート電極はＨｉｇｈ−Ｋ部、金属部、を含む必要がない。ゲート交換工程は、適当なタイミング（製造工程中の適当な場所）で行うことができる。第２ゲート電極は、シリコンフィンの側面に隣接する横方向エピ成長シリコンおよびシリサイドを形成した後、層間絶縁膜を堆積し、平坦化し、第１のゲート電極（例えば、ダミーゲート）の上面を露出させた後、第１のゲート電極を第2のゲート電極に置き換えることによって形成することができる。
【００８３】
図１７は、図１６のＸ５−Ｘ５線に沿った電界効果トランジスタ１６００の一部の断面図である。Ｘ５−Ｘ５線は、シリコンフィンの長辺に沿ってシリコンフィン１６０８の中間を通って引かれている。図１７は、バルクシリコン基板上に層間プリメタル絶縁層１７００を形成することを示している。図１７は、バルクシリコン基板の凸部１７０２と、２個以上のシリコンフィン１６０８上のシリコン酸化層１７０４、およびシリコン酸化層１７０４上の第１のポリシリコン部１７０６を具備している第１のゲート電極１６１２とを図示している。シリコン酸化層１７０４は、例えば約３ｎｍ程度の適当な高さを有している。第１のポリシリコン部１７０６は、例えば約１００ｎｍ程度の適当な高さを有している。
【００８４】
層間プリメタル絶縁層１７００の上面は、第１のゲート電極の第１のポリシリコン部の上面と実質的に同一平面である。換言すると、第１のポリシリコン部の上面は露出される。しかし、シリコンフィンは、プリメタル絶縁層に覆われ、露出されない。
プリメタル絶縁層は、適当な絶縁材料を含むことができる。絶縁材料の例は、シリコン酸化物（例えばＳｉｘＯｙ、およびＳｉＯ２）のような酸化物と、シリコン窒化物（例えば、ＳｉｘＮｙ、シリコンリッチのシリコン窒化物、窒素リッチのシリコン窒化物）のような窒化物とを含んでいる。プリメタル絶縁層は、典型的にシリコン酸化物を含んでいる。プリメタル絶縁層は、例えば堆積（例えば、ＣＶＤ、スピンオン技術など）およびＣＭＰ、および／またはエッチング技術によって適当な方法によって形成することができる。プリメタル絶縁層がＣＭＰを用いて形成される際、第１のスペーサはＣＭＰ工程のＣＭＰストッパとなることができる。
【００８５】
図１８は、第１のゲート電極１６１２を除去することで第２の開口部１８００を形成することを示している。第２のゲート電極は、後の工程において第２の開口部１８００内に形成される。第１のゲート電極は、例えばエッチングなどの適当な方法によって除去することができる。第１のゲート電極が第１のポリシリコン部１７０６およびシリコン酸化層１７０４を備えているため、第１のゲート電極は、ポリシリコンエッチャントおよびシリコン酸化物のためのエッチャントを含む適当なエッチャントを用いて除去することができる。ポリシリコンエッチャントの例は、ＴＭＡＨ、アルカリ金属水酸化物（例えば、ＫＯＨ（potassium hydroxide）およびＣｅＯＨ（cerium hydroxide））などを含んでいる。
【００８６】
図１９は、第２の開口部１８００上のＨｉｇｈ−Ｋ層１９００と、Ｈｉｇｈ−Ｋ層１９００上の金属層１９０２と、金属層１９０２上の別の金属層１９０４とを形成することを示している。この三層は、ゲート領域内のシリコンフィンの上面上と、第１のスペーサの側面上と、プリメタル絶縁層の上面上とに形成される。金属層１９０２はゲートの仕事関数を定義する層であり、金属層１９０４はゲート溝１８００を埋め込み、低抵抗ゲート電極を形成するための金属層である。
【００８７】
図２０は、第２のゲート電極２０００を形成することを示している。第２のゲート電極２０００は、第２の開口部１８００内の第２のＨｉｇｈ−Ｋ部２００２と、第２の金属部２００４と、第３の金属部２００６とを含んでいる適当なゲート電極材料を含むことができる。第２のゲート電極は、プリメタル絶縁層上のＨｉｇｈ−Ｋ層、金属層を除去することによって形成される。第２のゲート電極の上面は第１のスペーサの上面と同一平面であることができる。不要なＨｉｇｈ−Ｋ層、金属層の部分は、ＣＭＰおよび／またはエッチングで除去することができる。
【００８８】
図２１は、他の例のマルチゲートＭＯＳトランジスタ２１００の一部の製造途中の断面図を示している。マルチゲートＭＯＳトランジスタは、素子分離領域２１０６間に２個以上の凸部２１０４を具備するバルクシリコン基板２１０２と、凸部上の２個以上のシリコンゲルマニウム部２１０８と、図８に関連して記載した方法と同様に、シリコンゲルマニウム部２１０８上の２個以上のシリコンフィン２１１０とを含むことができる。凸部、シリコンゲルマニウム部、およびシリコンフィンは、エッチマスクとしてパターンマスク層２１１２を用いたエッチングによって形成することができる。１個以上の隣接トランジスタ部２１１４は、トランジスタ２１００に隣接して配置することができる。
【００８９】
図２２は、素子分離領域２１０６内に素子分離層２２００を形成することを示している。素子分離層２２００は、図９に関連する記載と同様の方法で形成することができる。素子分離層２２００は、素子分離層２２００の上面がシリコンゲルマニウム部の底面および上面間に位置する限り適当な高さを有している。素子分離層２２００の高さは、凸部の高さよりも高い。素子分離層２２００の高さがシリコンゲルマニウム部の底面および上面間に位置しているので、シリコンゲルマニウム部の底面は、素子分離層２２００によって囲まれ、シリコンゲルマニウム部の上面は、素子分離層２２００の上面上に突出している。
【００９０】
一実施形態において、素子分離層２２００の高さは、約１５ｎｍ以上かつ約１４０ｎｍ以下である。他の実施形態において、素子分離層２２００の高さは、約１５ｎｍ以上かつ約１２０ｎｍ以下である。さらに他の実施形態において、素子分離層２２００の高さは、約１５ｎｍ以上かつ約９０ｎｍ以下である。
【００９１】
図２３は、ゲート電極領域２３０２内のシリコンフィン上にゲート電極２３００を形成することを示している。ゲート電極２３００は、図１０に関連する記載と同様にして形成することができる。ゲート電極２３００は、図５（ａ）に関連する記載と同様にしてシリコンフィン上のＨｉｇｈ−Ｋ部と、Ｈｉｇｈ−Ｋ部上の金属部と、金属部上のポリシリコン部とを含むことができる。ゲート電極２３００は、ＣＶＤを含む適当な方法によってバルクシリコン基板（例えばシリコンフィン）上にＨｉｇｈ−Ｋ層が形成されることと、ＣＶＤやＰＶＤ（physical vapor deposition）を含む適当な方法によって、Ｈｉｇｈ−Ｋ層上に金属層が形成されることと、堆積（例えば、ＣＶＤ、スピンオン法など）によって、Ｈｉｇｈ−Ｋ層上にポリシリコン層を形成することと、次に、リソグラフィと、第２のパターンマスク層２３０４を用いたエッチング法によって、Ｈｉｇｈ−Ｋ層、金属層、およびポリシリコン層をパターニングすることによって形成することができる。
【００９２】
図２４は、ゲート電極２３００の側面に隣接する第１のスペーサ２４００を形成することを示している。第１のスペーサ２４００は、適当な絶縁材料（例えば、シリコン酸化物、シリコン窒化物、など）を含むことができる。第１のスペーサは、図１１に関連する記載と同様の方法で形成することができる。
【００９３】
図２５および２６は、シリコンゲルマニウム部２１０８を絶縁部に交換することを示している。図２５は、シリコンゲルマニウム部を除去することで、凸部およびシリコンフィン間に２個以上の第１の開口部（例えばキャビティ）２５００を形成することを示している。図２６は、２以上の開口部内に２個以上の絶縁部２６００を形成することを示している。
【００９４】
図２５に示すように、シリコンゲルマニウム部２１０８は、図１２に関連して記載した同様の方法のエッチングにより除去することができる。ゲート電極の金属部の完全性はエッチングによって悪影響および／またはダメージをうけない。これは、ゲート電極の金属部が、Ｈｉｇｈ−Ｋ部、ゲートポリシリコン部、および第１のスペーサ２４００に覆われているためである。金属部は、シリコンゲルマニウムのエッチング時に、エッチャントに曝されない。
【００９５】
図２６に示すように、２個以上の絶縁部２６００は、第１の開口部２５００内に形成される。絶縁部２６００は、図１３に関連して記載された同様の方法において適当な方法で形成することができる。本例において、スペーサは、凸部が素子分離層２２００によって囲まれているため、凸部２１０４の側面に隣接して形成されない。素子分離層２２００は、バルクシリコン基板上のシリコンフィンおよび凸部間の電気的ショート不良を防止することができる。
【００９６】
図示していないが、絶縁部を形成した後、エピ成長シリコン部は、図１４に記載した同様の方法において形成することができる。第３のスペーサ、ソース／ドレイン部、および／または金属シリサイドは、図１５に関連して記載した同様の方法において追加で形成することができる。
【００９７】
図示していないが、マルチゲートＭＯＳトランジスタの形成の他の実施形態において、ゲート電極２３００は、絶縁部の形成の後、第２のゲート電極と交換される。図１６〜図２０に関連して記載された同様の方法において、ゲート電極を除去することができ、第２のゲート電極を形成することができる。
【００９８】
図示していないが、マルチゲートＭＯＳトランジスタの形成の他の実施形態において、第１のパターンマスク層２１１２は除去されない。マルチゲートＭＯＳトランジスタは、第１のパターンマスク２１１２が除去されないということを除いて、図２１〜図２６に関連して記載した同様の方法において形成することができる。マスク層２１１２は、結果的に図６（ａ）および６（ｂ）に関連して記載した同様の方法でマルチゲートＭＯＳトランジスタに残る。
【００９９】
図２７は、マルチゲートＭＯＳトランジスタの形成の方法の一例２７００を示している。２７０２において、シリコンゲルマニウム層はバルクシリコン基板上に形成され、シリコン層はシリコンゲルマニウム層上に形成される。２７０４において、素子分離領域は、バルクシリコン基板内に形成され、これにより、素子分離領域間に、バルクシリコン基板の２以上の凸部、凸部上の２以上のシリコンゲルマニウム部、シリコンゲルマニウム部上の２以上のシリコンフィンが形成される。２７０６において、素子分離領域内に素子分離層が形成される。素子分離層の上面は、凸部の上面の下に配置される。２７０８において、第１のゲート電極は、シリコンフィン上に形成される。第１のゲート電極は、シリコンフィン上の第１のＨｉｇｈ−Ｋ部と、第１のＨｉｇｈ−Ｋ部上の第１の金属部と、第１の金属部上の第１のポリシリコン部とを有している。２７１０において、第１のスペーサは、第１のゲート電極の側面に隣接して形成される。２７１２において、シリコンゲルマニウム部は、絶縁部と交換される。２７１４において、第２のスペーサは、凸部の側面に隣接して形成される。２７１６において、横方向エピ成長シリコンは、ソース／ドレイン領域内に形成される。
【０１００】
図２８は、マルチゲートＭＯＳトランジスタの形成の他の方法の一例２８００を示している。２８０２において、バルク半導体層上にシリコンゲルマニウム層が形成され、シリコンゲルマニウム層上にシリコン層が形成される。２８０４において、バルクシリコン基板内に素子分離領域が形成され、これにより、素子分離領域間に、バルクシリコン基板の２以上の凸部、凸部上の２以上のシリコンゲルマニウム部、シリコンゲルマニウム部上の２以上のシリコンフィンが形成される。２８０６において、素子分離領域内に素子分離層が形成される。素子分離層の上面は、シリコンゲルマニウム部の底面および上面間に配置される。２８０８において、第１のゲート電極はシリコンフィン上に形成される。第１のゲート電極は、シリコンフィン上の第１のＨｉｇｈ−Ｋ部と、第１のＨｉｇｈ−Ｋ部上の第１の金属部と、第１の金属部上の第１のポリシリコンとを含んでいる。２８１０において、２以上のシリコンゲルマニウム部は、２以上の絶縁部に交換される。２８１２において、ソース／ドレイン領域内に横方向エピ成長シリコン部が形成される。
【０１０１】
図２７および図２８に示していないが、シリコンゲルマニウム部と絶縁部を交換する際、ゲート電極の金属部は、第１のスペーサとＨｉｇｈ−Ｋ部によって覆うことができる。シリコンゲルマニウム部と絶縁部を交換する際、ゲート電極の金属部の側面は、第１のスペーサで覆うことができる。この方法は、第１のゲート電極を第２のゲート電極に交換することをさらに含むことができる。第１のゲート電極と第２のゲート電極とを交換することは、第１の電極を除去することと、ゲート領域内のシリコンフィン上に第２のＨｉｇｈ−Ｋ部と、第２のＨｉｇｈ−Ｋ部上の第２の金属部と、第２の金属部上の第３の金属部とを形成することとを含んでいる。
【０１０２】
図示していないが、本実施形態は、マルチゲートＭＯＳトランジスタおよび他のタイプのトランジスタを含むハイブリッドロジック回路を提供することができる。例えば、ハイブリッドロジック回路は、ダブルまたはトライゲートフィンＦＥＴおよびプレーナＭＯＳＦＥＴを含んでいる。ハイブリッドロジック回路において、ダブルまたはトライゲートフィンＦＥＴの素子分離領域の深さは、プレーナＭＯＳＦＥＴの深さより浅くてもよい。
【０１０３】
上述したことは、開示した発明の例を含んでいる。勿論、開示した発明の記載の目的のための構成要素及び方法の全ての考えうる組み合わせを書く事は不可能である。しかし、図の中の一般的な技術は、開示された発明の更なる組み合わせ及び入れ替えが可能であると認識できる。したがって、開示された発明は、添付された請求項の精神及び目的の中に含まれる変形、改良及び変化のような全ての変更を包含するつもりである。さらに、詳細な説明または請求項で使われている、含む、有する、持つ、またはこれらの系統の用語は、備えるという用語が、転換語としてクレームにて記載された場合と類似の解釈を含む。
【０１０４】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０１０５】
１００、３００、４００、６００…ＭＯＳトランジスタ、
１０２、３０２、４０２、６０２、…ゲート電極、
１０４、３０４、４０４、６０４…ソース／ドレイン領域、
１０６、３０６、４０６、６０６…半導体基板、
１０８、３０８、４０８、６０８…凸部、 １１０、３１０、６１０…素子分離領域、 １１２、３１２、４１２、６１２…絶縁部、
１１４、３１４、４１４、６１４…シリコンフィン、
１１６、３１８、４１６、６１８…素子分離層、
１１８、３２８、４１８、６２８…横方向エピ成長シリコン部、
１２０、３２０、４２０、６２０…ゲート電極、
１２２、３２２、４２２、６２２…Ｈｉｇｈ−Ｋ部、
１２４、３２４、４２４、６２４…金属部、
１２６、３２６、４２６、６２６…ポリシリコン部、
１２８、４２８…第１のスペーサ、 １３０、３３０…第２のスペーサ、
１３２、３３２、４３０、６３０…シリコンフィン、
１３４、４３２…トランジスタ、 ３１６、６１６…マスク部、
【技術分野】
【０００１】
本発明の実施形態は、例えばマルチゲートＭＯＳ（metal oxide silicon）トランジスタに関する。
【背景技術】
【０００２】
トランジスタのデザインは改良され、発展されており、異なるタイプのトランジスタの数は増え続けている。より速い駆動電流を有する縮小されたデバイス（scaled devices）やプレーナ（平面）ＭＯＳＦＥＴに比べてショートチャネル効果が抑制されたデバイスを提供するためにダブルゲートの非プレーナＭＯＳＦＥＴ（例えばフィンＭＯＳＦＥＴ（metal oxide semiconductor field effect transistors））およびトライゲートの非プレーナＭＯＳＦＥＴを含む、マルチゲートの非プレーナＭＯＳＦＥＴが開発されている。ＳＲＡＭ（static random access memory）のセルはこのようなマルチゲートの非プレーナＭＯＳＦＥＴを用いることができる。
【０００３】
ダブルゲートの非プレーナＭＯＳＦＥＴは、チャネル領域が薄いシリコンフィン内に形成されるＦＥＴである。ソースおよびドレイン領域は、チャネル領域の両側のフィンの対向する端部に形成される。ゲートは、チャネル領域に対応する領域内の薄いシリコンフィン上に形成される。フィンＭＯＳＦＥＴは、完全に空乏化されるほど薄いフィンを有するダブルゲートの非プレーナＦＥＴのタイプである。
【０００４】
トライゲートの非プレーナＭＯＳＦＥＴは、ダブルゲートの非プレーナＭＯＳＦＥＴの構造と類似の構造を有している。しかしながら、フィンの幅と高さは、ゲートが上面と対向する側壁を含むチャネルの３つの側面上に形成されることができるように、ほぼ同じである。高さと幅の割合は、チャネルが完全に空乏化され、トライゲートのＭＯＳＦＥＴの３次元フィールド効果がより大きな駆動電流を得られ、プレーナトランジスタに比べてショートチャネル特性が改善されるため、一般的に３：２〜２：３の範囲である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７、３０４、３８４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
良質な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、素子分離領域間の凸部を含むシリコン基板と、凸部上の絶縁部と、絶縁部上のシリコンフィンと、上面が凸部の上面よりも低く位置する素子分離領域内の素子分離層と、前記シリコンフィンに設けられたソース／ドレイン領域と、前記ソース／ドレイン領域のシリコンフィンの側面から外側に突き出た横方向エピ成長シリコン部（laterally grown silicon）と、ゲート電極領域内のゲート絶縁層を介してシリコンフィン上に設けられるゲート電極と、ゲート電極の側面に隣接する第１のスペーサと、ソース／ドレイン領域内の凸部の側面を覆う第２のスペーサとを備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係るマルチゲートＭＯＳトランジスタの例を示す斜視図である。
【図２】図２（ａ）は、第１の実施形態に係るマルチゲートＭＯＳトランジスタの例であり、ゲート電極領域の一部を示す図１のＸ１−Ｘ１線に沿った断面図であり、図２（ｂ）は、第１の実施形態に係るマルチゲートＭＯＳトランジスタの例であり、ソース／ドレイン領域の一部を示す図１のＸ２−Ｘ２線に沿った断面図である。
【図３】図３（ａ）は、第１の実施形態に係る他のマルチゲートＭＯＳトランジスタの例であり、ゲート電極領域の一部を示す断面図であり、図３（ｂ）は、第１の実施形態に係る他のマルチゲートＭＯＳトランジスタの例であり、ソース／ドレイン領域の一部を示す断面図である。
【図４】第２の実施形態に係るマルチゲートＭＯＳトランジスタの例を示す斜視図である。
【図５】図５（ａ）は、第２の実施形態に係るマルチゲートＭＯＳトランジスタの例であり、ゲート電極領域の一部を示す図４のＸ３−Ｘ３線に沿った断面図であり、図５（ｂ）は、第２の実施形態に係るマルチゲートＭＯＳトランジスタの例であり、ソース／ドレイン領域の一部を示す図４のＸ４−Ｘ４線に沿った断面図である。
【図６】図６（ａ）は、第２の実施形態に係る他のマルチゲートＭＯＳトランジスタの例であり、ゲート電極領域の一部を示す断面図であり、図６（ｂ）は、第２の実施形態に係る他のマルチゲートＭＯＳトランジスタの例であり、ソース／ドレイン領域の一部を示す断面図である。
【図７】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図８】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図９】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１０】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１１】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１２】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１３】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１４】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１５】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１６】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１７】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１８】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図１９】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図２０】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図２１】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図２２】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図２３】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図２４】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図２５】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図２６】実施形態に係る他のマルチゲートＭＯＳトランジスタの形成方法を示す図である。
【図２７】実施形態に係るマルチゲートＭＯＳトランジスタの形成方法を示すフロー図である。
【図２８】実施形態に係るマルチゲートＭＯＳトランジスタのセル領域を減らす方法を示すフロー図である。
【発明を実施するための形態】
【０００９】
ここでは、マルチゲートＭＯＳトランジスタおよびその製造方法が提供される。特に、実施形態では、ダブルゲートのフィンＦＥＴや、トライゲートのフィンＦＥＴなどを提供する。また、特に、実施形態は、ＳＯＮ（silicon on nothing）ダブルゲートのフィンＦＥＴ、またはＳＯＮトライゲートのフィンＦＥＴを供給することが可能である。ＳＯＮ技術において、エアギャップ（例えば開口部）はチャネル領域の下に形成され、絶縁膜がギャップ内に形成される。
【００１０】
従来の一般的なバルクフィンＦＥＴ形成工程は、トランジスタのパンチスルーリークを抑制するため、チャネル下部に高濃度イオン注入を含んでいる。しかしながら、不純物イオンは、チャネル領域に拡散され得る。そのためにＶｔの変化を引き起こしうる。従来のバルクフィンＦＥＴの形成プロセスにおいて、フィンの高さは、一般にＲＩＥ（reactive ion etching）による素子分離領域（shallow trench isolation）絶縁膜のエッチバックによって規定される。フィンの高さは、ＲＩＥによってバラツキを引き起こされうる。
【００１１】
本マルチゲートＭＯＳトランジスタは、後述する利点のいくつかを提供することが可能である。１）マルチゲートＭＯＳトランジスタは、マルチゲートＭＯＳトランジスタがパンチスルーを防止するためのイオン注入を必要としないため、十分に均一なデバイスの特性を提供することが可能であり、２）マルチゲートＭＯＳトランジスタのフィンの高さは、ＲＩＥ工程ではなく、エピタキシャル工程によって形成された層の厚さによって規定されるため、十分に一様にすることができ、３）マルチゲートＭＯＳトランジスタは、低コストバルクシリコン基板によって形成することができ、および／または４）マルチゲートＭＯＳトランジスタは、バルクシリコン基板の凸部の側面が、絶縁層で覆われているため、フィンとシリコン基板との間の短絡を抑制することが可能である。
【００１２】
実施形態は、図面を参照して説明される。図中の同一の符号は同じ要素であることを意味している。後述する文章において、説明の目的で、多くの特定の詳記が、請求された主題の完全な理解を提供するために示されている。しかしながら、これらの特定の詳記なしでも、請求された主題を実施可能なことが明らかであろう。他の例において、よく知られた構造やデバイスは、請求された主題の説明を容易にするためにブロックダイアグラムで示されている。
【００１３】
（第１の実施形態）
図１は、マルチゲートＭＯＳトランジスタの一例の斜視図を示している。図２（ａ）は、ＦＥＴ（または電界効果トランジスタとも呼ぶ）１００のゲート電極領域の一部であり、図１のゲート電極領域１０２のＸ１−Ｘ１線に沿った断面図を示している。図２（ｂ）は、ＦＥＴ１００のソース／ドレイン領域の一部であり、図１のソース／ドレイン領域１０４のＸ２−Ｘ２線に沿った断面図を示している。
【００１４】
マルチゲートＭＯＳトランジスタ１００は、素子分離領域（shallow trench region）１１０間の一つ以上の凸部１０８と、凸部１０８上に設けられた一つ以上の絶縁部１１２と、絶縁部１１２上に設けられた一つ以上のシリコンフィン１１４と、素子分離領域（shallow trench isolation region）１１０中の素子分離層（shallow trench isolation layer）１１６と、トランジスタが２以上のシリコンフィンを含んでいる場合、Ｓ／Ｄ（ソースおよびドレイン）抵抗、および／またはソース／ドレイン領域中のシリコンフィン同士の電気的な接続を行うことが可能である横方向エピ成長シリコン部（laterally grown silicon）１１８と、ゲート電極１２０と、ゲート電極１２０の側面に近接された第１のスペーサ１２８と、ソース／ドレイン領域中の凸部１０８の側面に近接された第２のスペーサ１３０と、を含んでいるバルク半導体基板（例えばバルクシリコン基板）１０６を含むことが可能である。ソース／ドレイン部（例えば、拡散層）はシリコンフィン内（例えば、シリコンフィン１３２の上面および側面）および／またはソース／ドレイン領域内に形成することができる。二つの凸部、二つの絶縁部、二つのシリコンフィンは、簡単のため図１および図２（ｂ）に図示されている。しかしながら、本マルチゲートＭＯＳトランジスタは、一つ以上の凸部、一つ以上の絶縁部、一つ以上のシリコンフィンを含むことができる。マルチゲートＭＯＳトランジスタ１００はトライゲートフィンＦＥＴと呼ばれうる。
【００１５】
一つ以上の隣接するトランジスタ１３４は、バルクシリコン基板上に選択的に配置することができる。この例では、一つの隣接するトランジスタ１３４が、マルチゲートＭＯＳトランジスタ１００に隣接して配置されている。図１には図示されていないが、バルクシリコン基板の凸部と、絶縁部の凸部は第２のスペーサ１３０によって覆われている。絶縁部の側面の上部は図１で見ることができる。横方向エピ成長シリコン部１１８は、横方向エピ成長シリコン部１１８の下のシリコンフィン１１４を示すために、図１では省略されている。
【００１６】
図１、図２（ａ）に示すように、ゲート電極領域１０２において、マルチＭＯＳトランジスタはシリコンフィン１１４上のゲート電極１２０を含んでいる。ゲート電極１２０は、ゲート絶縁層を介してシリコンフィン１１４上に設けられる。ゲート電極１２０は、例えばシリコンフィン１１４上のＨｉｇｈ−Ｋ部１２２、Ｈｉｇｈ−Ｋ部１２２上の金属部１２４、および金属部１２４上のポリシリコン部１２６などの適当なゲート電極材料を含むことができる。Ｈｉｇｈ−Ｋ部１２２は、素子分離層１１６の上面上に、絶縁部１１２の側面上、およびシリコンフィン１１４の上面と側面とに形成されることが可能である。金属部１２４は、Ｈｉｇｈ−Ｋ部上と、金属部上のポリシリコン部１２６の間に形成されることができる。ひとつの実施形態において、ゲート電極１２０は、バルクシリコン基板の凸部１０８上に形成される。
【００１７】
図１、図２（ｂ）に示すように、ソース／ドレイン領域１０４において、マルチゲートＭＯＳトランジスタは、ソース／ドレイン（Ｓ／Ｄ）抵抗値および／または、二つ以上のシリコンフィンが含まれる場合のシリコンフィン間の電気的な接続を行うことができる横方向エピ成長シリコン部１１８を含んでいる。マルチゲートＭＯＳトランジスタはさらに、凸部１０８の側面に近接し設けられた第２のスペーサ１３０を含んでいる。マルチゲートＭＯＳトランジスタは、二つの側面および上面拡散層１３２を含むシリコンフィン１１４および横方向エピ成長シリコン部１１８からなるソース／ドレイン部を含むことができる。ソース／ドレイン部は、一つ以上のｐ型ドーパント（例えばボロン）またはｎ型ドーパント（例えば砒素）を含んでいる。
【００１８】
マルチゲートＭＯＳトランジスタは、バルクシリコン基板の表面に実質的に平行な方向に沿って、バルクシリコン基板の表面に対して実質的に垂直に形作られている一つ以上のシリコンフィン１１４を含んでいる。このようなトランジスタにおいて、電流は、バルクシリコン基板の表面に実質的に平行な方向に沿ってシリコンフィンの側面または上面を流れる。シリコンフィンは、フィンと呼ばれる。
【００１９】
本実施形態のトランジスタは、ダブルゲートタイプトランジスタでも良い。ダブルゲートトランジスタは、一般的にバルクシリコン基板の表面に実質的に平行な方向に沿って配置され、バルクシリコン基板の表面に対して実質的に垂直に形成されている比較的細いフィンを含んでいる。チャネルは、シリコンフィンの二つの側面に形成され、電流は、二つ以上の面を流れる。
【００２０】
本実施形態のトランジスタは、トライゲートタイプトランジスタでも良い。トライゲートトランジスタは、一般的にバルクシリコン基板の表面に実質的に平行な方向に沿って配置され、バルクシリコン基板の表面に対して実質的に垂直に形成されている比較的幅の広いフィンを含んでいる。チャネルは、シリコンフィンの二つの側面および上面の３面に形成され、電流は、３面を流れる。
【００２１】
バルクシリコン基板の一つ以上の凸部１０８は、バルクシリコン基板の表面に実質的に平行な方向に沿って配置され、バルクシリコン基板の表面に対して実質的に垂直に形成されている。凸部は、素子分離領域のバルクシリコン基板をエッチング除去することで形成されても良い。
【００２２】
一つ以上の絶縁部１１２は、バルクシリコン基板の一つ以上の凸部上に形成されている。絶縁部１１２は適当な絶縁材を含むことができる。絶縁部１１２は、一つ以上の異なる絶縁材料を含むことができる。一実施形態において、絶縁部１１２は、第１のシリコン酸化部、シリコン窒化部、そして第２のシリコン酸化部の三つに別けられた部分を有している。酸化物―窒化物―酸化物（oxide-nitride-oxide）の構成は、ＯＮＯ部と呼ばれる。
【００２３】
シリコンフィン１１４は、絶縁部１１２上に形成されている。シリコンフィン１１４は、エピタキシャル成長工程によって形成することができる。シリコンフィン１１４は、エピタキシャル成長によって形成されるので、シリコンフィン１１４間の高さバラツキを最小限にすることができる。
【００２４】
素子分離層１１６は、素子分離領域１１０内に形成される。素子分離層１１６の上面は、凸部１０８の上面よりも下に配置される。素子分離層１１６は、凸部１０８の下部分のみを囲み、凸部１０８の全ての部分は囲まない。素子分離層１１６は、適当な絶縁材料を含むことができる。素子分離層１１６の材料の例は、シリコン酸化物（例えばＳｉｘＯｙおよびＳｉＯ２）のような酸化物、シリコン窒化物（例えばＳｉｘＮｙ、シリコンリッチのシリコン窒化物、および窒素リッチのシリコン窒化物）のような窒化物を含んでいる。
【００２５】
横方向エピ成長シリコン部１１８は、ソース／ドレイン領域１０４において、シリコンフィン１１４の側面上にある。横方向エピ成長シリコン部１１８は、シリコンフィン１１４の側面から外側に突き出ている。横方向エピ成長シリコン部１１８は、ソース／ドレイン領域１０４において、Ｓ／Ｄ抵抗を低減し、かつ／または、シリコンフィン１１４間の電気的な接続を行うことができる。横方向エピ成長シリコン部１１８は、ゲート電極領域において、二つ以上のシリコンフィンを電気的に接続しない。横方向エピ成長シリコン部１１８は、典型的にシリコンを含み、シリコンエピタキシャル工程で形成することが可能である。横方向エピ成長シリコン部１１８は、少なくともシリコンフィン１１４の側面上にシリコンエピタキシャル層を成長させることで形成することができる。
【００２６】
ゲート電極１２０のＨｉｇｈ−Ｋ部１２２は、例えばハフニウム酸化物（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）、アルミナ（Ａｌ２Ｏ３）、タンタル酸化物（Ｔａ２Ｏ５）、チタン酸化物（ＴｉＯ２）、ジルコニア酸化物（ＺｒＯ２）、イットリウム酸化物（Ｙ２Ｏ３）、シリコンジルコニア酸化物（ＳｉＺｒＯ４）、ランタン酸化物（Ｌａ２Ｏ５）、シリケイトに相当する他の物等のような金属酸化物などの適当なＨｉｇｈ−Ｋ材料を含むことができる。金属部は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン窒化物（ＴｉＮ）および金（Ａｕ）またはこれらの合金等の適当な金属材料を含むことができる。
【００２７】
第１のスペーサ１２８は、ゲート電極１０２の側面に近接して形成されている。第１のスペーサ１２８は、ゲート電極１０２の側面を覆う（例えば、Ｈｉｇｈ−Ｋ部、金属部、およびポリシリコン部の側面）。第１のスペーサ１２８は、適当な絶縁材料を含むことができる。第１のスペーサ１２８の材料の例は、シリコン酸化物（例えばＳｉｘＯｙ、およびＳｉＯ２）のような酸化物と、シリコン窒化物（例えば、ＳｉｘＮｙ、シリコンリッチのシリコン窒化物、窒素リッチのシリコン窒化物）のような窒化物とを含んでいる。ゲート電極１０２の金属部１２４はＨｉｇｈ−Ｋ部、ポリシリコン部、第１のスペーサ１２８に覆われている。金属部１２４の側面は第１のスペーサ１２８に覆われている。
【００２８】
この例において、第２のスペーサ１３０は、ソース／ドレイン領域中の絶縁部、凸部１０８の側面に近接して形成されている。第２のスペーサ１３０は、ソース／ドレイン領域内の絶縁部１１２の側面の下部分及び凸部１０８の側面を覆っている。第２のスペーサ１３０は、適当な絶縁材料を含むことができる。第２のスペーサ１３０の材料の例は、シリコン酸化物（例えばＳｉｘＯｙ、およびＳｉＯ２）のような酸化物と、シリコン窒化物（例えば、ＳｉｘＮｙ、シリコンリッチのシリコン窒化物、窒素リッチのシリコン窒化物）のような窒化物とを含んでいる。
【００２９】
図２（ｂ）において、第２のスペーサ１３０は、近接する第２のスペーサ１３０とは接触せず、スペース（ギャップ）は、第２のスペーサ１３０間に設けられている。しかしながら、第２のスペーサ１３０の一部は、互いに接触してもよい。
【００３０】
横方向エピ成長シリコン部１１８は、凸部１０８または半導体基板１０６に接触していない。そのため、ソース／ドレイン領域１０４は、凸部１０８または半導体基板１０６に電気的に接続されない。言い換えると、横方向エピ成長シリコン部１１８は、第２のスペーサ１３０によって凸部１０８から分離される。
【００３１】
横方向エピ成長シリコン部１１８の下部分は、第２のスペーサ１３０に接触している。また、図示していないが、横方向エピ成長シリコン部１１８は、第１のスペーサ１２８に接触している。
【００３２】
図１、２（ａ）、２（ｂ）には示していないが、金属シリサイドは、横方向エピ成長シリコン部１１８、ゲート電極１０２、またはそれら両方の上に形成することが可能である。金属シリサイドは、タングステン、タンタル、モリブデンなど、および、プラチナ、パラジウム、コバルト、ニッケルなどの周期表の８族の金属などの耐熱性の高い金属を含むことが可能である。
【００３３】
図３（ａ）および図３（ｂ）は、マルチゲートＭＯＳトランジスタ３００の他の例を示している。図３（ａ）は、トランジスタ３００のゲート電極領域３０２の一部の断面図を示している。図３（ｂ）は、トランジスタ３００のソース／ドレイン領域３０４の一部の断面図を示している。マルチゲートＭＯＳトランジスタは、素子分離領域（shallow trench region）３１０間の凸部３０８を含んでいるバルクシリコン基板３０６と、凸部３０８上の絶縁部３１２と、絶縁部３１２上のシリコンフィン３１４と、シリコンフィン３１４上のマスク部３１６と、素子分離領域（shallow trench isolation region）３１０内の素子分離層３１８とを含んでいる。マスク部３１６は、素子分離（shallow trench isolation）を形成する際のエッチングマスクとして用いられるマスク層の部分である。マスク部３１６は、適当な絶縁材料を含むことができる。マスク部３１６の材料の例は、シリコン酸化物（例えばＳｉｘＯｙ、およびＳｉＯ２）のような酸化物と、シリコン窒化物（例えば、ＳｉｘＮｙ、シリコンリッチのシリコン窒化物、窒素リッチのシリコン窒化物）のような窒化物とを含んでいる。１実施形態において、マスク部３１６は、シリコン窒化物を含んでいる。マルチゲートＭＯＳトランジスタ３００は、ダブルゲートフィンＦＥＴと呼ばれる。
【００３４】
図３（ａ）に示すように、ゲート電極領域３０２において、マルチゲートＭＯＳトランジスタは、マスク部３１６上にゲート電極３２０を含んでいる。ゲート電極３０２はゲート絶縁層を介してシリコンフィン上に設けられる。ゲート電極３０２は、例えばシリコンフィン３１４上のＨｉｇｈ−Ｋ部３２２と、Ｈｉｇｈ−Ｋ部３２２上の金属部３２４と、金属部３２４上のポリシリコン部３２６との、適当なゲート電極材料を含むことができる。Ｈｉｇｈ−Ｋ部３２２は素子分離層３１８の上面上、凸部３０８の側面、絶縁部３１２の側面、シリコンフィン３１４の側面、およびマスク部３１６の上面と側面とに形成することができる。金属部３２４は、Ｈｉｇｈ−Ｋ部３２２、およびポリシリコン部３２６の間に形成することができる。本実施形態では、ゲート電極は、バルクシリコン基板３０６の凸部３０８の側面部分上にも形成される。
【００３５】
図３（ｂ）に示すように、ソース／ドレイン領域３０４において、マルチゲートＭＯＳトランジスタはＳ／Ｄ抵抗を低減し、かつ／またはシリコンフィン３１４間の電気的な接続を行うことができる横方向エピ成長シリコン部３２８を含んでいる。この横方向エピ成長シリコン部３２８は、第２のスペーサ３３０、または、図示していないが、第１のスペーサ１２８に接触している。マルチゲートＭＯＳトランジスタは更に、シリコンフィン３１４の側面と凸部３０８の側面とに近接する第２のスペーサ３３０を含んでいる。マルチゲートＭＯＳトランジスタは、ソース/ドレイン領域において、シリコンフィン３１４の二つの側面３３２と、ソース／ドレイン領域の横方向エピ成長シリコン部３２８とを含むことができる。
【００３６】
（第２の実施形態）
図４は、マルチゲートＭＯＳトランジスタ４００の他の例の斜視図である。図５（ａ）は、図４のＸ３−Ｘ３線に沿った電界効果トランジスタ４００のゲート電極領域４０２の一部の断面図を示している。図５（ｂ）は、図４のＸ４−Ｘ４線に沿った電界効果トランジスタ４００のソース／ドレイン領域４０４の一部の断面図を示している。
【００３７】
マルチゲートＭＯＳトランジスタ４００は、素子分離領域４１０間の一つ以上の凸部４０８を含んでいるバルクシリコン基板４０６と、凸部４０８上の一つ以上の絶縁部４１２と、絶縁部４１２上の一つ以上のシリコンフィン４１４と、素子分離領域４１０内の素子分離層４１６と、Ｓ／Ｄ抵抗を低減し、および／またはシリコンフィン４１４間の電気的な接続を行うことができる横方向エピ成長シリコン部４１８と、ゲート電極４２０と、ゲート電極４２０の側面に近接された第１のスペーサ４２８とを含むことができる。素子分離層４１６の上面は、絶縁部４１２の上面と、絶縁部４１２の下面との間に位置している。マルチゲートＭＯＳトランジスタのソース/ドレインは、シリコンフィン４１４の上面と側面４３０と、ソース／ドレイン領域の横方向エピ成長シリコン部４１８とを含んでいる。図４および５（ｂ）において、二つの凸部、二つの絶縁部、および二つのシリコンフィンが示されているが、本実施形態のマルチゲートＭＯＳトランジスタ４００は、一つ以上の凸部、一つ以上の絶縁部、および一つ以上のシリコンフィンを含むことができる。マルチゲートＭＯＳトランジスタ４００は、トライゲートフィンＦＥＴと呼ばれうる。
【００３８】
絶縁部４１２の下部分およびバルクシリコン基板４０６の凸部４０８は素子分離層４１６によって覆われている。横方向エピ成長シリコン部４１８は図４において横方向エピ成長シリコン部４１８の下のシリコンフィン４１４を図示するために省略されている。一つ以上の隣接するトランジスタ４３２を、バルクシリコン基板４０６上に配置することができる。
【００３９】
図４、図５（ａ）に示すように、ゲート電極領域４０２において、マルチゲートＭＯＳトランジスタはシリコンフィン４１４上のゲート電極４２０を含んでいる。ゲート電極４０２は、ゲート絶縁層を介してシリコンフィン４１４上に儲けられる。ゲート電極４０２は例えばシリコンフィン４１４上のＨｉｇｈ−Ｋ部４２２と、Ｈｉｇｈ−Ｋ部４２２上の金属部４２４と、金属部４２４上のポリシリコン部４２６との、適当なゲート電極材料を含むことができる。Ｈｉｇｈ−Ｋ部４２２は、素子分離層４１６の上面と、絶縁部４１２の側面と、シリコンフィン４１４の上面および側面とに形成することができる。金属部４２４は、Ｈｉｇｈ−Ｋ部４２２上および金属部４２４上のポリシリコン部４２６の間に形成することができる。本実施形態では、ゲート電極はバルクシリコン基板の凸部４０８の側面には形成されない。
【００４０】
図４、図５（ｂ）に示すように、ソース／ドレイン領域４０４において、マルチゲートＭＯＳトランジスタはＳ／Ｄ抵抗を低減しおよび／またはシリコンフィン４１４間の電気的な接続を行うことができる横方向エピ成長シリコン部４１８を含んでいる。本例において、マルチゲートＭＯＳトランジスタは絶縁部４１２の側面および凸部の側面に近接している絶縁スペーサ（図２（ｂ）のスペーサ１３０）を含んでいない。その代わり、素子分離層４１６は、絶縁部４１２の側面の下部分と、凸部４０８の側面を覆い、横方向エピ成長シリコン部４１８と接触する。マルチゲートＭＯＳトランジスタのソース/ドレインは、シリコンフィン４１４の２つの側面および上面４３０を含んでいるシリコンフィン４１４と、ソース／ドレイン領域における横方向エピ成長シリコン部４１８とを含むことができる。また、図示していないが、横方向エピ成長シリコン部４１８は、第１のスペーサ４２８に接触している。
【００４１】
シリコンフィン４１４の側面からの成長シリコンは、素子分離層４１６によって物理的にブロックされ、下方向に成長しないため、横方向エピ成長シリコン部４１８は、凸部４０８とは電気的に接続されない。
【００４２】
図６（ａ）および図６（ｂ）は、マルチゲートＭＯＳトランジスタ６００の他の例を示している。図６（ａ）は、電界効果トランジスタ６００のゲート電極領域６０２の一部の断面図を示している。図６（ｂ）は、電界効果トランジスタ６００のソース／ドレイン領域６０４の一部の断面図を示している。マルチゲートＭＯＳトランジスタは、素子分離領域（shallow trench region）６１０間の一つ以上の凸部６０８を含んでいるバルクシリコン基板６０６と、凸部６０８上の一つ以上の絶縁部６１２と、絶縁部６１２上の一つ以上のシリコンフィン６１４と、シリコンフィン６１４上の一つ以上のマスク部６１６と、素子分離領域（shallow trench isolation region）６１０内の素子分離層６１８とを含んでいる。マスク部６１６は、素子分離（shallow trench isolation）を形成する際のエッチングマスクとして用いられるマスク層の部分である。マスク部６１６は、図３（ａ）、図３（ｂ）に関連して記載されたマスク部と同様の材料を含むことができる。図６（ｂ）において二つの凸部６０８、二つの絶縁部６１２、および二つのシリコンフィン６１４が示されているが、本実施形態のマルチゲートＭＯＳトランジスタ６００は、一つ以上の凸部６０８、一つ以上の絶縁部６１２、および一つ以上のシリコンフィン６１４を含むことができる。マルチゲートＭＯＳトランジスタ６００は、ダブルゲートフィンＦＥＴと呼ばれうる。
【００４３】
図６（ａ）に示すように、ゲート電極領域６０２において、マルチゲートＭＯＳトランジスタは、マスク部上にゲート電極６２０を含んでいる。ゲート電極６０２はゲート絶縁層を介してシリコンフィン６１４上に儲けられる。ゲート電極６０２は、例えばＨｉｇｈ−Ｋ部６２２、Ｈｉｇｈ−Ｋ部６２２上の金属部６２４、およびポリシリコン部６２６のような適当なゲート電極材料を含むことが可能であり、Ｈｉｇｈ−Ｋ部６２２は、素子分離層６１８の上部分と、絶縁部６１２の側面の上部分と、シリコンフィン６１４の側面と、マスク部６１６の上面および側面上とに形成されることが可能である。金属部６２４は、Ｈｉｇｈ−Ｋ部６２２上に形成されることができ、ポリシリコン部６２６は金属部６２４上に形成することができる。本実施形態では、ゲート電極は、バルクシリコン基板の凸部６０８の側面には形成されない。
【００４４】
図６（ｂ）に示すように、ソース／ドレイン領域６０４において、マルチゲートＭＯＳトランジスタはＳ／Ｄ抵抗を低減しおよび／またはシリコンフィン３１４間の電気的な接続を行うことができる横方向エピ成長シリコン部６２８を含んでいる。この横方向エピ成長シリコン部６２８は、素子分離層６１８、または、図示していないが、第１のスペーサ４２８に接触している。本例では、マルチゲートＭＯＳトランジスタは、絶縁部の側面および凸部の側面に近接している絶縁スペーサを含んでいない。代わりに、素子分離層は、絶縁部の側面の下部分と、凸部の側面を覆う。その結果、シリコンフィンと凸部（例えばバルクシリコン）との間のショート回路を抑制および／または防止する。マルチゲートＭＯＳトランジスタのソース/ドレインは、シリコンフィン６１４の２つの側面６３０を含んでいるシリコンフィン６１４と、ソース／ドレイン領域における横方向エピ成長シリコン部６２８とを含むことができる。
【００４５】
図７〜図１５、図１６〜図２０、図２１〜図２６を参照することで、マルチゲートＭＯＳトランジスタの多くの可能な実施形態の中で３つを明確に図示している。図７は、マルチゲートＭＯＳトランジスタ７００の製造途中の断面図を示している。この製造途中のトランジスタは、バルクシリコン基板７０２、バルクシリコン基板上のシリコンゲルマニウム層７０４、シリコン層７０６、および第１のパターンマスク層７０８を含むことが出来る。
【００４６】
シリコンゲルマニウム層７０４は、エピタキシャル成長法によって形成されることができる。シリコンゲルマニウムエピタキシャル成長は、例えばシリコンソースガス（例えば、ＳｉＨ２Ｃｌ２、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ８、ＳｉＦ４等）、ゲルマニウムソースガス（例えば、ＧｅＨ４、ＧｅＦ４等）、および自由に選択可能なキャリアガスを用いて上昇された温度（例えば６００℃）などの適当な条件下で行われることができる。
【００４７】
シリコンゲルマニウム部７０４は適当な量のゲルマニウムを有する。本実施形態において、シリコンゲルマニウム層７０４は、約５ｗｔ％以上かつ約８０ｗｔ％以下のシリコン、および約２０ｗｔ％以上かつ約９５ｗｔ％以下のゲルマニウムを備えている。他の実施形態において、シリコンゲルマニウム層７０４は、約５０ｗｔ％以上かつ約７５ｗｔ％以下のシリコン、および約２５ｗｔ％以上かつ約５０ｗｔ％以下のゲルマニウムを備えている。さらに他の実施形態において、シリコンゲルマニウム層７０４は、約６０ｗｔ％以上かつ約７０ｗｔ％以下のシリコン、および約３０ｗｔ％以上かつ約４０ｗｔ％以下のゲルマニウムを備えている。
【００４８】
シリコンゲルマニウム層７０４は、組み立てられたマルチゲートＭＯＳトランジスタ構造の所望の実施例に依存した適当な高さを有している。この高さは変わっても良く、本実施形態において重要ではない。本実施形態において、シリコンゲルマニウム層７０４の高さは約５ｎｍ以上かつ約８０ｎｍ以下である。他の本実施形態において、シリコンゲルマニウム層７０４の高さは約１０ｎｍ以上かつ約７０ｎｍ以下である。さらに他の本実施形態において、シリコンゲルマニウム層７０４の高さは約１５ｎｍ以上かつ約６０ｎｍ以下である。
【００４９】
シリコン層７０６は、エピタキシャル成長法によって形成されることができる。シリコンエピタキシャル成長は、例えばシリコンソースガス（例えば、ＳｉＨ２Ｃｌ２、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ８、ＳｉＦ４等）、および自由に選択可能なキャリアガスを用いて上昇された温度（例えば７００℃）などの適当な条件下で行われることができる。
【００５０】
シリコン層７０６は、組み立てられたマルチゲートＭＯＳトランジスタ構造の所望の実施例に依存した適当な高さを有している。この高さは変わっても良く、本実施形態において重要ではない。本実施形態において、シリコン層７０６の高さは約５ｎｍ以上かつ約８０ｎｍ以下である。他の本実施形態において、シリコン層７０６の高さは約１０ｎｍ以上かつ約７０ｎｍ以下である。さらに他の本実施形態において、シリコン層７０６の高さは約１５ｎｍ以上かつ約６０ｎｍ以下である。
【００５１】
第１のパターンマスク層７０８は、適当な方法で形成されることができる。例えば、第１のパターンマスク層７０８は、リソグラフィや側壁転写法などによって形成される。図７に示していないが、側壁転写法によって第１のパターンマスク層７０８が形成された場合、第１のパターンマスク層７０８は、断面形状が三角形や台形などの形になる可能性がある。マスク層は、典型的に、シリコン酸化膜、またはシリコン窒化物、シリコンが多いシリコン窒化物、窒素リッチのシリコン窒化物などである。
【００５２】
図８は素子分離領域８００の形成工程を示している。その結果、図８は、素子分離領域８００間に、バルクシリコン基板の２個以上の凸部８０２と、凸部８０２上の２個以上のシリコンゲルマニウム部８０４と、シリコンゲルマニウム部８０４上の２個以上のシリコンフィン８０６とを形成することを示している。図８において二つの凸部８０２、二つのシリコンゲルマニウム部８０４、および二つのシリコンフィン８０６が示されているが、一つ以上の凸部８０２、一つ以上のシリコンゲルマニウム部８０４、および一つ以上のシリコンフィン８０６が形成されることが可能である。素子分離領域８００は、第１のパターンマスク層７０８を用い、第１のパターンマスク層７０８によって覆われていないバルクシリコン基板の部分を除去することで、バルクシリコン基板の上部分に形成される。
素子分離領域は、適当なエッチング技術によって形成されることが可能である。エッチングの例は、ＲＩＥおよび異方性のケミカルウエットを含んでいる。異方性のケミカルウエットエッチングのエッチャントの例は、テトラアルキルアンモニウム水酸化物（例えば、テトラメチルアンモニウム水酸化物（ＴＭＡＨ））およびアンモニウム水酸化物（ＮＨ４ＯＨ）のような基礎溶液を含んでいる。例として、ＴＭＡＨ溶液を用いた溝の形成を後述している。ＴＭＡＨ溶液を用いた溝の形成は、バルクシリコン基板をＴＭＡＨ溶液に浸すこと、またはバルクシリコン基板の上面上にＴＭＡＨ溶液をスプレーするまたは広げることによって典型的に処理される。
【００５３】
ＴＭＡＨ溶液は、他の構成要素への実質的なダメージやエッチング無しに、バルクシリコン基板の部分の除去を促進するのに十分な量のＴＭＡＨを含みうる。一実施形態において、ＴＭＡＨ溶液は、重さに対し約０．５％以上かつ約４０％以下のＴＭＡＨを含んでいる。バルクシリコン基板は、溝の形成を促進するための適当な時間かつ適当な温度でＴＭＡＨ溶液に接触させられる。一実施形態において、シリコン基板は、約５秒以上かつ約２０分以下の間、約２０℃以上かつ約１００℃以下でＴＭＡＨ溶液に接触させられる。
【００５４】
他の実施形態において、エッチャントはＮＨ４ＯＨ溶液である。ＮＨ４ＯＨは、望ましい濃度のＮＨ４ＯＨ（例えば、ＮＨ４ＯＨ：Ｈ２Ｏ＝ １：３０００（ｗｔ／ｗｔ））を有するＴＭＡＨ溶液を作るための脱イオン水（de-ionized water）のような水で薄められうる。シリコン基板は、約１００秒間、約４５℃の温度でＮＨ４ＯＨに接触させられる。
【００５５】
素子分離領域は、適当な深さ（例えば、素子分離領域の底面からシリコン層の上面までの距離）を有している。トレンチは、実質的に同一の深さを有することができる。この深さは変わっても良く、本実施形態にとって重要ではない。深さは、組み立てられた電界効果トランジスタの所望の実施例に依存し得る。一実施形態において、トレンチの深さは約３０ｎｍ以上かつ約２００ｎｍ以下である。他の本実施形態において、深さは約４０ｎｍ以上かつ約１５０ｎｍ以下である。さらに他の本実施形態において、深さは約５０ｎｍ以上かつ約１００ｎｍ以下である。そのまたさらに他の本実施形態において、深さは約７０ｎｍである。
【００５６】
素子分離領域の形成の結果、バルクシリコン基板の一つ以上の凸部と、凸部上の一つ以上のシリコンゲルマニウム部と、シリコンゲルマニウム部上の一つ以上のシリコンフィンとが形成される。凸部、一つ以上のシリコンゲルマニウム部、一つ以上のシリコンフィンは、実質的に長方形の平行六方体（rectangular parallelepiped）形状を有している。凸部、シリコンゲルマニウム部、およびシリコンフィンの上面および下面の寸法は、組み立てられた電界効果トランジスタの所望の実施例に依存している適当な長さを有している。
【００５７】
シリコンゲルマニウム部およびシリコンフィンの高さは、シリコンゲルマニウム層およびシリコン層の高さとそれぞれ同様である。一実施形態において、凸部の高さは、約２０ｎｍ以上かつ約１５０ｎｍ以下である。他の実施形態において、凸部の高さは、約３０ｎｍ以上かつ約１３０ｎｍ以下である。さらに他の実施形態において、凸部の高さは、約４
０ｎｍ以上かつ約１００ｎｍ以下である。
【００５８】
一実施形態において、凸部、シリコンゲルマニウム部、およびシリコンフィンの上面および下面の短辺は、約５ｎｍ以上かつ約１００ｎｍ以下である。他の実施形態において、凸部、シリコンゲルマニウム部、およびシリコンフィンの上面および下面の短辺は、約７ｎｍ以上かつ約７０ｎｍ以下である。さらに他の実施形態において、凸部、シリコンゲルマニウム部、およびシリコンフィンの上面および下面の短辺は、約１０ｎｍ以上かつ約５０ｎｍ以下である。
【００５９】
一実施形態において、凸部、シリコンゲルマニウム部、およびシリコンフィンの上面および下面の長辺は、約１５０ｎｍ以上かつ約１５００ｎｍ以下である。他の実施形態において、凸部、シリコンゲルマニウム部、およびシリコンフィンの上面および下面の短辺は、約４００ｎｍ以上かつ約１３００ｎｍ以下である。さらに他の実施形態において、凸部、シリコンゲルマニウム部、およびシリコンフィンの上面および下面の短辺は、約５００ｎｍ以上かつ約１０００ｎｍ以下である。
【００６０】
素子分離領域の形成の結果、隣接トランジスタ部８０８は形成されることができる。図８において、隣接トランジスタ部８０８をＵ型で示しているが、隣接トランジスタ部８０８は、適当な形を有することができる。一実施形態において、隣接トランジスタ部８０８は、線型、Ｉ型、Ｌ型、Ｔ型、Ｙ型、Ｖ型またはこれらの組み合わせを有する。
【００６１】
図９は、素子分離領域８００における素子分離層９００の形成を示している。素子分離層９００は、バルクシリコン基板上に素子分離層の材料を堆積し、ＣＭＰ（chemical mechanical polishing）および／またはエッチング（例えばＲＩＥ）により前記材料の上部分を除去して形成することができる。第１のパターンマスク層７０８は、シリコンフィンの上面上に存在し、絶縁材料の上部分はＣＭＰによって第１のパターンマスク層７０８の上面まで研磨される。次に絶縁層の上部分はＲＩＥによってさらに除去される。その後、第１のパターンハードマスクは適当なエッチングによって除去することが出来る。
【００６２】
素子分離層９００は、素子分離層９００の上面が凸部の上面より低い限り、適当な高さを有している。素子分離層の上面は凸部の上面の下に位置している。一実施形態において、素子分離層の高さは、約５ｎｍ以上かつ約１３５ｎｍ以下である。他の実施形態において、素子分離層の高さは、約１０ｎｍ以上かつ約１１０ｎｍ以下である。さらに他の実施形態において、素子分離層の高さは、約１０ｎｍ以上かつ約７０ｎｍ以下である。
【００６３】
凸部８０２の上面は、素子分離層９００によって囲まれない。凸部の上面は、素子分離層９００の上面上に突き出されている。一実施形態において、突き出された凸部の高さは、約１５ｎｍ以上かつ約１４０ｎｍ以下である。他の実施形態において、突き出された凸部の高さは、約２０ｎｍ以上かつ約１２０ｎｍ以下である。さらに他の実施形態において、突き出された凸部の高さは、約３０ｎｍ以上かつ約９０ｎｍ以下である。
【００６４】
図１０は、ゲート電極領域１００２内のシリコンフィン上にゲート電極１０００を形成することを示している。ゲート電極１０００は、シリコンフィン８０４の長手方向に実質的に直交した方向に形成されることができる。本実施形態ではゲート電極１０００は、シリコンフィン８０４の長辺の真ん中に形成されることができる。ゲート電極１０００は、図２に関連して記載された同様の方法で、シリコンフィン８０４上にＨｉｇｈ−Ｋ部と、Ｈｉｇｈ−Ｋ部上に金属部と、金属部上にポリシリコン部とを含むことが出来る。
【００６５】
ゲート電極１０００は、適当な方法で形成することができる。例えば、Ｈｉｇｈ−Ｋ層は、ＣＶＤを含む適当な技術によってバルクシリコン基板（例えばシリコンフィン）上に形成される。金属層は、ＣＶＤおよびＰＶＤ（physical vapor deposition）を含む適当な技術によってＨｉｇｈ−Ｋ層上に形成される。ポリシリコン層は、堆積（例えば、ＣＶＤ等）によってＨｉｇｈ−Ｋ層上に形成されることができる。Ｈｉｇｈ−Ｋ層、金属層、およびポリシリコン層は、第２のパターンマスク層１００４を用いてリソグラフィ、およびエッチング技術によってパターン形成される。
【００６６】
ゲート電極１０００は、組み立てられた電界効果トランジスタの所望の実施例に依存する適当な寸法を有する。一実施形態において、ゲート電極１０００の高さは約５０ｎｍ以上かつ約２００ｎｍ以下である。他の本実施形態において、ゲート電極１０００の高さは約６０ｎｍ以上かつ約１８０ｎｍ以下である。さらに他の本実施形態において、ゲート電極１０００の高さは約７０ｎｍ以上かつ約１５０ｎｍ以下である。
【００６７】
一実施形態において、ゲート電極１０００の短辺は、約５ｎｍ以上かつ約５０ｎｍ以下である。他の実施形態において、ゲート電極１０００の短辺は、約７ｎｍ以上かつ約４５ｎｍ以下である。さらに他の実施形態において、ゲート電極１０００の短辺は、約１０ｎｍ以上かつ約４０ｎｍ以下である。一実施形態において、ゲート電極１０００の長辺は、約２００ｎｍ以上かつ約１５００ｎｍ以下である。他の実施形態において、ゲート電極１０００の長辺は、約３００ｎｍ以上かつ約１３００ｎｍ以下である。さらに他の実施形態において、ゲート電極１０００の長辺は、約４００ｎｍ以上かつ１２００ｎｍ以下である。
【００６８】
一実施形態において、Ｈｉｇｈ−Ｋ部の高さは、約０．５ｎｍ以上かつ約２０ｎｍ以下である。他の実施形態において、Ｈｉｇｈ−Ｋ部の高さは、約０．７ｎｍ以上かつ約１０ｎｍ以下である。さらに他の実施形態において、Ｈｉｇｈ−Ｋ部の高さは、約１ｎｍ以上かつ約８ｎｍ以下である。一実施形態において、金属部の高さは、約０．５ｎｍ以上かつ約２０ｎｍ以下である。他の実施形態において、金属部の高さは、約０．７ｎｍ以上かつ約１０ｎｍ以下である。さらに他の実施形態において、金属部の高さは、約１ｎｍ以上かつ約８ｎｍ以下である。一実施形態において、ポリシリコン部の高さは、約３０ｎｍ以上かつ約２００ｎｍ以下である。他の実施形態において、ポリシリコン部の高さは、約４０ｎｍ以上かつ約１８０ｎｍ以下である。さらに他の実施形態において、ポリシリコン部の高さは、約５０ｎｍ以上かつ約１５０ｎｍ以下である。
【００６９】
図１１は、ゲート電極１０００の側面に隣接して第１のスペーサ１１００を形成することを示している。第１のスペーサ（第１の絶縁スペーサ）１１００は、適当な絶縁材料（例えばシリコン酸化物、やシリコン窒化物など）を含むことができる。第１のスペーサ１１００は、ＣＶＤを含む適当な方法を用いた堆積膜の一部をエッチング除去および／またはエッチバックすることで、形成することが可能である。第１のスペーサ１１００は、ゲート電極１０００の金属部を覆う。そして、第１のスペーサ１１００は、シリコンゲルマニウム部を除去する、後のエッチングプロセス中に、金属層を保護するエッチマスクとして役に立つことができる。
【００７０】
図１２および１３は、シリコンゲルマニウム部８０４を絶縁部１３００に替えることを示している。図１２は、シリコンゲルマニウム部８０４を除去し、それによって、凸部８０２およびシリコンフィン８０６間に２個以上の第１の開口部（例えばキャビティ）を形成することを示している。図１３は、２個以上の開口部１２００において２個以上の絶縁部１３００が形成されることを示している。
【００７１】
図１２に図示するように、２個以上のシリコンゲルマニウム部８０４はエッチングによって除去され、２個以上の第１の開口部１２００が形成される。ゲート電極の金属部（の品質、完全性）は、エッチングによる影響および／またはダメージを受けない。これは、ゲート電極の金属部がＨｉｇｈ−Ｋ部、ゲートのポリシリコン部、および／または第１のスペーサ１１００によって覆われているためである。金属部は、Ｈｉｇｈ−Ｋ部、ゲートのポリシリコン部、第１のスペーサ１１００によって覆われているため、シリコンゲルマニウムのエッチング中にエッチャントに曝されない。
【００７２】
シリコンゲルマニウム部は、シリコンゲルマニウム部と、電界効果トランジスタの他の層／構成要素の完全さに実質的に影響またはダメージを与えない適当な金属エッチャントとが接触することで、除去することが出来る。シリコンゲルマニウム部は、酸性のガス（例えばＨＣｌガス）を用いたドライエッチングによって除去することが出来る。金属エッチャントのほかの例は、酸化性のエッチャント溶液を含んでいる。酸化性のエッチャントの例は、例えば、Ｈ２ＳＯ４／Ｈ２Ｏ２、ＨＮＯ３／Ｈ２Ｏ２、ＨＣｌ／Ｈ２Ｏ２、Ｈ２Ｏ２／ＮＨ４ＯＨ／Ｈ２Ｏ、Ｈ３ＰＯ４、ＨＮＯ３、ＣＨ３ＣＯＯＨなどを備えている酸性の溶液を含んでいる。
【００７３】
図１３に示すように、２個以上の絶縁部１３００が第１の開口部１２００内に形成される。絶縁部１３００は、適当な方法（例えば酸化や堆積など）によって形成することができる。例えば、絶縁部は、形成途中のトランジスタの曝された面（例えば、バルクシリコン基板の凸部の上面、およびシリコンフィンの低面）上に絶縁材料を含む一つ以上の膜を、ＣＶＤにより堆積し、絶縁層の１部をエッチング除去および／またはエッチバックすることによって形成される。絶縁部がＯＮＯ構造である場合、第１のシリコン酸化層（図示せず）は形成途中のトランジスタの曝されているある面上に形成され、シリコン窒化層（図示せず）は第１のシリコン酸化層上に形成され、第２のシリコン酸化層（図示せず）は、シリコン窒化層上に形成される。他の実施形態において、絶縁部は低温のＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）によって形成されることができる。プラズマ成長酸化物は、スノー酸化物（snow oxide）と呼ばれ得る。絶縁部は、約２００℃以上かつ４００℃以下の温度で成長するプラズマ成長酸化物を含むことができる。
【００７４】
形成途中のトランジスタの露出面上に形成された絶縁層の部分はエッチング（例えば、異方性エッチングを含んでいるドライエッチング）によって除去することができる。異方性ドライエッチングの例は、ＣＨ３Ｆ／Ａｒ／Ｏ２、ＣＨＦ３／Ａｒなどを含んでいるＲＩＥを含んでいる。前記部分は、エッチングの結果、２個以上のシリコンフィンが露出される適当なコンディション下のエッチングによって除去されることができる。エッチング条件（例えばエッチング終了時間）を最適化および／または制御することで、絶縁層の残る部分の量を制御することができる。図１３に示すように、凸部間の絶縁部およびソース／ドレイン領域１３０２内の絶縁部は残すことができ、その結果、ソース／ドレイン領域内の第２のスペーサ１３０４が形成される。換言すると、凸部の側面に隣接する絶縁部は、残すことが出来る。凸部の側面に隣接する第２のスペーサは、バルクシリコン基板上に形成されたシリコンフィンおよび凸部間の電気的ショート不良を防止および／または緩和することができる。一実施形態において、隣接トランジスタ部の側面に隣接する絶縁部は残すことができる。図１３において、凸部８０２は第２のスペーサ１３０４によって覆われ、図示されていない。
【００７５】
図１４は、Ｓ／Ｄ抵抗を低減し、および／またはソース／ドレイン領域１３０２内のシリコンフィンの電気的な接続を行うことができる横方向エピ成長シリコン部１４００を形成することを示している。横方向エピ成長シリコン部は、適当な技術で形成することができる。横方向エピ成長シリコン部１４００はシリコンエピタキシャル工程によって形成することができるシリコンエピタキシャル工程において、シリコンエピタキシャル層は、シリコンフィンの表面上に形成される。シリコンエピタキシャル層は、少なくとも横方向に成長することが可能である。その結果、シリコンフィンの幅が広がる。シリコンエピタキシャル層は同時に垂直に成長することが出来る。シリコンエピタキシャル成長は、例えばソースガスとしてＳｉＨ２Ｃｌ２、ＳｉＣｌ４、キャリアガスとしてＨ２とを用い、８００℃のような高温条件下で行われることができる。横方向エピ成長シリコン部は、シリコンフィンと、凸部とを電気的に接続しない。横方向エピ成長シリコン部は、ゲート領域において、シリコンフィン間を電気的に接続しない。
図１５は、第２のスペーサの側面、絶縁部、ゲート電極、またはそれらの組み合わせに隣接する第３のスペーサ１５００の追加の形成を示している。第３のスペーサ１５００は、適当な絶縁材料（例えば、シリコン酸化物、シリコン窒化物など）を含むことができる。第３のスペーサ１５００は、ＣＶＤを含む適当な方法によって堆積した膜の１部をエッチング除去および／またはエッチバックすることによって形成することができる。
【００７６】
図１５に示していないが、ソース／ドレイン部は、図２（ｂ）に関連して記載した方法と同様に、ソース／ドレイン領域内の２個以上のシリコンフィン内および横方向エピ成長シリコン部内に形成される。適当なイオン注入材料や濃度を、ソース／ドレイン部に用いることができる。例えば、ソース／ドレイン部は、１種以上のｐ型ドーパント（例えばボロン）、またはｎ型ドーパント（例えば砒素）を含んでいる。
ソース／ドレイン部は、適当な方法で形成することが可能である。ソース／ドレイン部は、１種以上のドーパントのイオン注入によって形成することができる。ソース／ドレイン部は、比較的高いエネルギーレベルおよび／または比較的高いドーパントの注入によって形成することができる。一実施形態において、ソース／ドレイン部は、約２ＫｅＶ以上かつ約１５ＫｅＶ以下のエネルギーレベル、および約５×１０１４ａｔｏｍｓ／ｃｍ２以上かつ約５×１０１５ａｔｏｍｓ／ｃｍ２以下のドーズで形成される。
【００７７】
図１５に示していないが、金属シリサイドは、横方向エピ成長シリコン部の上に形成されることができる。金属シリサイドは、ゲート電極のポリシリコン部の上面上に形成されることができる。金属シリサイドは、横方向エピ成長シリコン部１４００および／またはゲート電極のポリシリコン部のシリコンと、トランジスタ上に形成された金属層との化学反応によって形成することができる。
図示していないが、金属層は、トランジスタ上に形成される。金属層は、後の工程において、金属シリサイドに変えることができる適当な金属化合物を含むことができる。金属の例は、タングステン、タンタル、モリブデンなど、およびプラチナ、パラジウム、コバルト、ニッケルなどの周期表の８族の金属などの耐熱性の金属を含んでいる。金属層は、後の熱処理において、横方向エピ成長シリコンおよび／またはゲート電極のポリシリコン部の下地シリコンと反応し金属シリサイドを形成する事ができる。金属層は、例えばＣＶＤ、ＰＶＤなどの適当な方法によって形成されることができる。金属層は、例えば後の工程において形成される金属シリサイドの望ましい膜厚に依存した適当な膜厚を有している。
金属層は、熱処理によってトランジスタの構成要素である下地シリコンとの間に化学反応を引き起こし、金属シリサイドに変わることができる。シリサイド工程の間、金属層の金属は、トランジスタの構成要素である下地シリコン内に拡散することができ、そこに金属シリサイドを形成することができる。結果として、金属シリサイドは、電界効果トランジスタ上に選択的に形成される。（例えば、横方向エピ成長シリコン部および／またはゲート電極の上面）
金属シリサイドは、例えば所望の実施形態および／または形成された電界効果トランジスタに依存した適当な高さを有することができる。一実施形態において、金属シリサイドは約５ｎｍ以上かつ約３０ｎｍ以下の高さを有している。他の実施形態において、金属シリサイドは約１０ｎｍ以上かつ約２５ｎｍ以下の高さを有している。
【００７８】
シリサイド工程の適当な条件およびパラメータ（例えば、温度、熱処理時間など）の選択は、例えば金属シリサイドの望ましい寸法（例えば、高さ）、金属層および／または下地シリコンの構造および／または組成、所望の実施形態および／または形成される電界効果トランジスタの構造などに依存する。例えば、金属シリサイドは、ＲＴＡ（rapid thermal annealing）によって形成される。
【００７９】
例えばサイドスペーサおよびＳＴＩｓ（shallow trench isolations）上の金属層の部分はシリコンと反応を起こしていないため、金属のままであり、例えばエッチングによって金属部分のみを選択的に除去することができる。金属層の未反応部分は、、金属シリサイドに実質的に影響またはダメージを与えない適当な金属エッチャントを用いることにより除去することができる。金属エッチャントの例は、酸化性のエッチャント溶液を含んでいる。酸化性のエッチャントの例は、例えば、Ｈ２ＳＯ４／Ｈ２Ｏ２、ＨＮＯ３／Ｈ２Ｏ２、ＨＣｌ／Ｈ２Ｏ２、Ｈ２Ｏ２／ＮＨ４ＯＨ／Ｈ２Ｏ、Ｈ３ＰＯ４、ＨＮＯ３、ＣＨ３ＣＯＯＨなどを備えている酸性の溶液を含んでいる。他の金属エッチャントも、電界効果トランジスタの他の構成要素やシリサイド層と選択的に金属層の未反応部分を除去できる限りは使用することが可能である。
【００８０】
図示していないが、マルチゲートＭＯＳトランジスタの形成の他の実施形態において、第１のパターンマスク層は除去されない。マルチゲートＭＯＳトランジスタは、第１のパターンマスク層７０８を除去しないことを除いて、図７〜図１５に関連して記載された方法と同様に形成することができる。マスク層７０８は、図３（ａ）、３（ｂ）に関連して記載した方法と同様に、結果としてマルチゲートＭＯＳトランジスタに残る。
【００８１】
図１６〜図２０は、第１のゲート電極を第２のゲート電極に替えることを示している。第１のゲート電極は、ダミーゲート電極として呼ばれ得る。図１６は、他の例のマルチゲートＭＯＳトランジスタ１６００の一部の製造途中の断面図を示している。マルチゲートＭＯＳトランジスタは、素子分離領域１６０４間に２以上の凸部（図示せず）を具備するバルクシリコン基板１６０２と、凸部上の２以上の絶縁部１６０６と、絶縁部１６０６上の２以上のシリコンフィン１６０８と、素子分離領域１６０４内の素子分離層１６１０と、ゲート電極領域１６１４内の第１のゲート電極１６１２と、シリコン酸化層（例えばＳｉＯ２層）１７０４上の第１のポリシリコン部１７０６と、ゲート電極の側面に隣接した第１のスペーサ１６１６と、図１３に関連して記載した方法と同様に、ソース／ドレイン領域１６２０内の凸部の側面に隣接する第２のスペーサ１６１８とを含むことができる。第１のゲート電極（例えば、ダミーゲート）は、シリコン酸化層（例えばＳｉＯ２層）と、シリコン酸化層上のポリシリコン部とを含むことができる。バルクシリコン基板の凸部、および絶縁部の部分は、第２のスペーサで覆われているが、図示していない。
【００８２】
ゲート交換工程が行われる際、第１のゲート電極はダミーであり、後で第２のゲート電極に交換されるので、第１のゲート電極はＨｉｇｈ−Ｋ部、金属部、を含む必要がない。ゲート交換工程は、適当なタイミング（製造工程中の適当な場所）で行うことができる。第２ゲート電極は、シリコンフィンの側面に隣接する横方向エピ成長シリコンおよびシリサイドを形成した後、層間絶縁膜を堆積し、平坦化し、第１のゲート電極（例えば、ダミーゲート）の上面を露出させた後、第１のゲート電極を第2のゲート電極に置き換えることによって形成することができる。
【００８３】
図１７は、図１６のＸ５−Ｘ５線に沿った電界効果トランジスタ１６００の一部の断面図である。Ｘ５−Ｘ５線は、シリコンフィンの長辺に沿ってシリコンフィン１６０８の中間を通って引かれている。図１７は、バルクシリコン基板上に層間プリメタル絶縁層１７００を形成することを示している。図１７は、バルクシリコン基板の凸部１７０２と、２個以上のシリコンフィン１６０８上のシリコン酸化層１７０４、およびシリコン酸化層１７０４上の第１のポリシリコン部１７０６を具備している第１のゲート電極１６１２とを図示している。シリコン酸化層１７０４は、例えば約３ｎｍ程度の適当な高さを有している。第１のポリシリコン部１７０６は、例えば約１００ｎｍ程度の適当な高さを有している。
【００８４】
層間プリメタル絶縁層１７００の上面は、第１のゲート電極の第１のポリシリコン部の上面と実質的に同一平面である。換言すると、第１のポリシリコン部の上面は露出される。しかし、シリコンフィンは、プリメタル絶縁層に覆われ、露出されない。
プリメタル絶縁層は、適当な絶縁材料を含むことができる。絶縁材料の例は、シリコン酸化物（例えばＳｉｘＯｙ、およびＳｉＯ２）のような酸化物と、シリコン窒化物（例えば、ＳｉｘＮｙ、シリコンリッチのシリコン窒化物、窒素リッチのシリコン窒化物）のような窒化物とを含んでいる。プリメタル絶縁層は、典型的にシリコン酸化物を含んでいる。プリメタル絶縁層は、例えば堆積（例えば、ＣＶＤ、スピンオン技術など）およびＣＭＰ、および／またはエッチング技術によって適当な方法によって形成することができる。プリメタル絶縁層がＣＭＰを用いて形成される際、第１のスペーサはＣＭＰ工程のＣＭＰストッパとなることができる。
【００８５】
図１８は、第１のゲート電極１６１２を除去することで第２の開口部１８００を形成することを示している。第２のゲート電極は、後の工程において第２の開口部１８００内に形成される。第１のゲート電極は、例えばエッチングなどの適当な方法によって除去することができる。第１のゲート電極が第１のポリシリコン部１７０６およびシリコン酸化層１７０４を備えているため、第１のゲート電極は、ポリシリコンエッチャントおよびシリコン酸化物のためのエッチャントを含む適当なエッチャントを用いて除去することができる。ポリシリコンエッチャントの例は、ＴＭＡＨ、アルカリ金属水酸化物（例えば、ＫＯＨ（potassium hydroxide）およびＣｅＯＨ（cerium hydroxide））などを含んでいる。
【００８６】
図１９は、第２の開口部１８００上のＨｉｇｈ−Ｋ層１９００と、Ｈｉｇｈ−Ｋ層１９００上の金属層１９０２と、金属層１９０２上の別の金属層１９０４とを形成することを示している。この三層は、ゲート領域内のシリコンフィンの上面上と、第１のスペーサの側面上と、プリメタル絶縁層の上面上とに形成される。金属層１９０２はゲートの仕事関数を定義する層であり、金属層１９０４はゲート溝１８００を埋め込み、低抵抗ゲート電極を形成するための金属層である。
【００８７】
図２０は、第２のゲート電極２０００を形成することを示している。第２のゲート電極２０００は、第２の開口部１８００内の第２のＨｉｇｈ−Ｋ部２００２と、第２の金属部２００４と、第３の金属部２００６とを含んでいる適当なゲート電極材料を含むことができる。第２のゲート電極は、プリメタル絶縁層上のＨｉｇｈ−Ｋ層、金属層を除去することによって形成される。第２のゲート電極の上面は第１のスペーサの上面と同一平面であることができる。不要なＨｉｇｈ−Ｋ層、金属層の部分は、ＣＭＰおよび／またはエッチングで除去することができる。
【００８８】
図２１は、他の例のマルチゲートＭＯＳトランジスタ２１００の一部の製造途中の断面図を示している。マルチゲートＭＯＳトランジスタは、素子分離領域２１０６間に２個以上の凸部２１０４を具備するバルクシリコン基板２１０２と、凸部上の２個以上のシリコンゲルマニウム部２１０８と、図８に関連して記載した方法と同様に、シリコンゲルマニウム部２１０８上の２個以上のシリコンフィン２１１０とを含むことができる。凸部、シリコンゲルマニウム部、およびシリコンフィンは、エッチマスクとしてパターンマスク層２１１２を用いたエッチングによって形成することができる。１個以上の隣接トランジスタ部２１１４は、トランジスタ２１００に隣接して配置することができる。
【００８９】
図２２は、素子分離領域２１０６内に素子分離層２２００を形成することを示している。素子分離層２２００は、図９に関連する記載と同様の方法で形成することができる。素子分離層２２００は、素子分離層２２００の上面がシリコンゲルマニウム部の底面および上面間に位置する限り適当な高さを有している。素子分離層２２００の高さは、凸部の高さよりも高い。素子分離層２２００の高さがシリコンゲルマニウム部の底面および上面間に位置しているので、シリコンゲルマニウム部の底面は、素子分離層２２００によって囲まれ、シリコンゲルマニウム部の上面は、素子分離層２２００の上面上に突出している。
【００９０】
一実施形態において、素子分離層２２００の高さは、約１５ｎｍ以上かつ約１４０ｎｍ以下である。他の実施形態において、素子分離層２２００の高さは、約１５ｎｍ以上かつ約１２０ｎｍ以下である。さらに他の実施形態において、素子分離層２２００の高さは、約１５ｎｍ以上かつ約９０ｎｍ以下である。
【００９１】
図２３は、ゲート電極領域２３０２内のシリコンフィン上にゲート電極２３００を形成することを示している。ゲート電極２３００は、図１０に関連する記載と同様にして形成することができる。ゲート電極２３００は、図５（ａ）に関連する記載と同様にしてシリコンフィン上のＨｉｇｈ−Ｋ部と、Ｈｉｇｈ−Ｋ部上の金属部と、金属部上のポリシリコン部とを含むことができる。ゲート電極２３００は、ＣＶＤを含む適当な方法によってバルクシリコン基板（例えばシリコンフィン）上にＨｉｇｈ−Ｋ層が形成されることと、ＣＶＤやＰＶＤ（physical vapor deposition）を含む適当な方法によって、Ｈｉｇｈ−Ｋ層上に金属層が形成されることと、堆積（例えば、ＣＶＤ、スピンオン法など）によって、Ｈｉｇｈ−Ｋ層上にポリシリコン層を形成することと、次に、リソグラフィと、第２のパターンマスク層２３０４を用いたエッチング法によって、Ｈｉｇｈ−Ｋ層、金属層、およびポリシリコン層をパターニングすることによって形成することができる。
【００９２】
図２４は、ゲート電極２３００の側面に隣接する第１のスペーサ２４００を形成することを示している。第１のスペーサ２４００は、適当な絶縁材料（例えば、シリコン酸化物、シリコン窒化物、など）を含むことができる。第１のスペーサは、図１１に関連する記載と同様の方法で形成することができる。
【００９３】
図２５および２６は、シリコンゲルマニウム部２１０８を絶縁部に交換することを示している。図２５は、シリコンゲルマニウム部を除去することで、凸部およびシリコンフィン間に２個以上の第１の開口部（例えばキャビティ）２５００を形成することを示している。図２６は、２以上の開口部内に２個以上の絶縁部２６００を形成することを示している。
【００９４】
図２５に示すように、シリコンゲルマニウム部２１０８は、図１２に関連して記載した同様の方法のエッチングにより除去することができる。ゲート電極の金属部の完全性はエッチングによって悪影響および／またはダメージをうけない。これは、ゲート電極の金属部が、Ｈｉｇｈ−Ｋ部、ゲートポリシリコン部、および第１のスペーサ２４００に覆われているためである。金属部は、シリコンゲルマニウムのエッチング時に、エッチャントに曝されない。
【００９５】
図２６に示すように、２個以上の絶縁部２６００は、第１の開口部２５００内に形成される。絶縁部２６００は、図１３に関連して記載された同様の方法において適当な方法で形成することができる。本例において、スペーサは、凸部が素子分離層２２００によって囲まれているため、凸部２１０４の側面に隣接して形成されない。素子分離層２２００は、バルクシリコン基板上のシリコンフィンおよび凸部間の電気的ショート不良を防止することができる。
【００９６】
図示していないが、絶縁部を形成した後、エピ成長シリコン部は、図１４に記載した同様の方法において形成することができる。第３のスペーサ、ソース／ドレイン部、および／または金属シリサイドは、図１５に関連して記載した同様の方法において追加で形成することができる。
【００９７】
図示していないが、マルチゲートＭＯＳトランジスタの形成の他の実施形態において、ゲート電極２３００は、絶縁部の形成の後、第２のゲート電極と交換される。図１６〜図２０に関連して記載された同様の方法において、ゲート電極を除去することができ、第２のゲート電極を形成することができる。
【００９８】
図示していないが、マルチゲートＭＯＳトランジスタの形成の他の実施形態において、第１のパターンマスク層２１１２は除去されない。マルチゲートＭＯＳトランジスタは、第１のパターンマスク２１１２が除去されないということを除いて、図２１〜図２６に関連して記載した同様の方法において形成することができる。マスク層２１１２は、結果的に図６（ａ）および６（ｂ）に関連して記載した同様の方法でマルチゲートＭＯＳトランジスタに残る。
【００９９】
図２７は、マルチゲートＭＯＳトランジスタの形成の方法の一例２７００を示している。２７０２において、シリコンゲルマニウム層はバルクシリコン基板上に形成され、シリコン層はシリコンゲルマニウム層上に形成される。２７０４において、素子分離領域は、バルクシリコン基板内に形成され、これにより、素子分離領域間に、バルクシリコン基板の２以上の凸部、凸部上の２以上のシリコンゲルマニウム部、シリコンゲルマニウム部上の２以上のシリコンフィンが形成される。２７０６において、素子分離領域内に素子分離層が形成される。素子分離層の上面は、凸部の上面の下に配置される。２７０８において、第１のゲート電極は、シリコンフィン上に形成される。第１のゲート電極は、シリコンフィン上の第１のＨｉｇｈ−Ｋ部と、第１のＨｉｇｈ−Ｋ部上の第１の金属部と、第１の金属部上の第１のポリシリコン部とを有している。２７１０において、第１のスペーサは、第１のゲート電極の側面に隣接して形成される。２７１２において、シリコンゲルマニウム部は、絶縁部と交換される。２７１４において、第２のスペーサは、凸部の側面に隣接して形成される。２７１６において、横方向エピ成長シリコンは、ソース／ドレイン領域内に形成される。
【０１００】
図２８は、マルチゲートＭＯＳトランジスタの形成の他の方法の一例２８００を示している。２８０２において、バルク半導体層上にシリコンゲルマニウム層が形成され、シリコンゲルマニウム層上にシリコン層が形成される。２８０４において、バルクシリコン基板内に素子分離領域が形成され、これにより、素子分離領域間に、バルクシリコン基板の２以上の凸部、凸部上の２以上のシリコンゲルマニウム部、シリコンゲルマニウム部上の２以上のシリコンフィンが形成される。２８０６において、素子分離領域内に素子分離層が形成される。素子分離層の上面は、シリコンゲルマニウム部の底面および上面間に配置される。２８０８において、第１のゲート電極はシリコンフィン上に形成される。第１のゲート電極は、シリコンフィン上の第１のＨｉｇｈ−Ｋ部と、第１のＨｉｇｈ−Ｋ部上の第１の金属部と、第１の金属部上の第１のポリシリコンとを含んでいる。２８１０において、２以上のシリコンゲルマニウム部は、２以上の絶縁部に交換される。２８１２において、ソース／ドレイン領域内に横方向エピ成長シリコン部が形成される。
【０１０１】
図２７および図２８に示していないが、シリコンゲルマニウム部と絶縁部を交換する際、ゲート電極の金属部は、第１のスペーサとＨｉｇｈ−Ｋ部によって覆うことができる。シリコンゲルマニウム部と絶縁部を交換する際、ゲート電極の金属部の側面は、第１のスペーサで覆うことができる。この方法は、第１のゲート電極を第２のゲート電極に交換することをさらに含むことができる。第１のゲート電極と第２のゲート電極とを交換することは、第１の電極を除去することと、ゲート領域内のシリコンフィン上に第２のＨｉｇｈ−Ｋ部と、第２のＨｉｇｈ−Ｋ部上の第２の金属部と、第２の金属部上の第３の金属部とを形成することとを含んでいる。
【０１０２】
図示していないが、本実施形態は、マルチゲートＭＯＳトランジスタおよび他のタイプのトランジスタを含むハイブリッドロジック回路を提供することができる。例えば、ハイブリッドロジック回路は、ダブルまたはトライゲートフィンＦＥＴおよびプレーナＭＯＳＦＥＴを含んでいる。ハイブリッドロジック回路において、ダブルまたはトライゲートフィンＦＥＴの素子分離領域の深さは、プレーナＭＯＳＦＥＴの深さより浅くてもよい。
【０１０３】
上述したことは、開示した発明の例を含んでいる。勿論、開示した発明の記載の目的のための構成要素及び方法の全ての考えうる組み合わせを書く事は不可能である。しかし、図の中の一般的な技術は、開示された発明の更なる組み合わせ及び入れ替えが可能であると認識できる。したがって、開示された発明は、添付された請求項の精神及び目的の中に含まれる変形、改良及び変化のような全ての変更を包含するつもりである。さらに、詳細な説明または請求項で使われている、含む、有する、持つ、またはこれらの系統の用語は、備えるという用語が、転換語としてクレームにて記載された場合と類似の解釈を含む。
【０１０４】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０１０５】
１００、３００、４００、６００…ＭＯＳトランジスタ、
１０２、３０２、４０２、６０２、…ゲート電極、
１０４、３０４、４０４、６０４…ソース／ドレイン領域、
１０６、３０６、４０６、６０６…半導体基板、
１０８、３０８、４０８、６０８…凸部、 １１０、３１０、６１０…素子分離領域、 １１２、３１２、４１２、６１２…絶縁部、
１１４、３１４、４１４、６１４…シリコンフィン、
１１６、３１８、４１６、６１８…素子分離層、
１１８、３２８、４１８、６２８…横方向エピ成長シリコン部、
１２０、３２０、４２０、６２０…ゲート電極、
１２２、３２２、４２２、６２２…Ｈｉｇｈ−Ｋ部、
１２４、３２４、４２４、６２４…金属部、
１２６、３２６、４２６、６２６…ポリシリコン部、
１２８、４２８…第１のスペーサ、 １３０、３３０…第２のスペーサ、
１３２、３３２、４３０、６３０…シリコンフィン、
１３４、４３２…トランジスタ、 ３１６、６１６…マスク部、
【特許請求の範囲】
【請求項１】
素子分離領域間の凸部を含むシリコン基板と、
前記凸部上の絶縁部と、
前記絶縁部上のシリコンフィンと、
上面が前記凸部の上面よりも低く位置する前記素子分離領域内の素子分離層と、
前記シリコンフィンに設けられたソース／ドレイン領域と、
前記ソース／ドレイン領域の前記シリコンフィンの側面から外側に突き出た横方向エピ成長シリコン部と、
ゲート電極領域内のゲート絶縁層を介して前記シリコンフィン上に設けられるゲート電極と、
前記ゲート電極の側面に隣接する第１のスペーサと、
前記ソース／ドレイン領域内の前記凸部の側面を覆う第２のスペーサと
を備えることを特徴とする半導体装置。
【請求項２】
前記横方向エピ成長シリコン部は、前記第１のスペーサまたは前記第２のスペーサに接触していることを特徴とする請求項１記載の半導体装置。
【請求項３】
素子分離領域間の凸部を含むシリコン基板と、
前記凸部上の絶縁部と、
前記絶縁部上のシリコンフィンと、
上面が前記絶縁部の底面および上面間に位置する前記素子分離領域内の素子分離層と、
前記シリコンフィンに設けられたソース／ドレイン領域と、
前記ソース／ドレイン領域の前記シリコンフィンから外側に突き出た横方向エピ成長シリコン部と、
ゲート電極領域内のゲート絶縁層を介して前記シリコンフィン上に設けられるゲート電極と、
前記ゲート電極の側面に隣接する第１のスペーサと、
を備え、
前記素子分離層は、前記ソース／ドレイン領域内の前記凸部の側面を覆う
ことを特徴とする半導体装置。
【請求項４】
前記横方向エピ成長シリコン部は、前記第１のスペーサまたは前記素子分離層に接触していることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第２のスペーサは、前記凸部、および前記絶縁部の側面に設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項１】
素子分離領域間の凸部を含むシリコン基板と、
前記凸部上の絶縁部と、
前記絶縁部上のシリコンフィンと、
上面が前記凸部の上面よりも低く位置する前記素子分離領域内の素子分離層と、
前記シリコンフィンに設けられたソース／ドレイン領域と、
前記ソース／ドレイン領域の前記シリコンフィンの側面から外側に突き出た横方向エピ成長シリコン部と、
ゲート電極領域内のゲート絶縁層を介して前記シリコンフィン上に設けられるゲート電極と、
前記ゲート電極の側面に隣接する第１のスペーサと、
前記ソース／ドレイン領域内の前記凸部の側面を覆う第２のスペーサと
を備えることを特徴とする半導体装置。
【請求項２】
前記横方向エピ成長シリコン部は、前記第１のスペーサまたは前記第２のスペーサに接触していることを特徴とする請求項１記載の半導体装置。
【請求項３】
素子分離領域間の凸部を含むシリコン基板と、
前記凸部上の絶縁部と、
前記絶縁部上のシリコンフィンと、
上面が前記絶縁部の底面および上面間に位置する前記素子分離領域内の素子分離層と、
前記シリコンフィンに設けられたソース／ドレイン領域と、
前記ソース／ドレイン領域の前記シリコンフィンから外側に突き出た横方向エピ成長シリコン部と、
ゲート電極領域内のゲート絶縁層を介して前記シリコンフィン上に設けられるゲート電極と、
前記ゲート電極の側面に隣接する第１のスペーサと、
を備え、
前記素子分離層は、前記ソース／ドレイン領域内の前記凸部の側面を覆う
ことを特徴とする半導体装置。
【請求項４】
前記横方向エピ成長シリコン部は、前記第１のスペーサまたは前記素子分離層に接触していることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第２のスペーサは、前記凸部、および前記絶縁部の側面に設けられていることを特徴とする請求項１または２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１１−１２９８７２（Ｐ２０１１−１２９８７２Ａ）
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願番号】特願２０１０−１９９２５１（Ｐ２０１０−１９９２５１）
【出願日】平成２２年９月６日（２０１０．９．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願日】平成２２年９月６日（２０１０．９．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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