【課題】higher-k材料であるチタン酸化膜の半導体基板との界面を安定化でき、さらなる微細化に対応できるゲート構造を実現できるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極とを備えている。ゲート絶縁膜は、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜５であり、ゲート電極は、第１の金属膜６又は第２の金属膜８を含む導電膜から構成されている。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を用いたＣＭＩＳ型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜であるＩＬの膜厚が増加することによって、閾値電圧の絶対値が増加するという問題がある。
【解決手段】本願の一つの発明は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。 （もっと読む）

【課題】微細化を達成するとともに、ゲート電極等の信頼性を確保する半導体装置の製造方法を提供する。
【解決手段】Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのそれぞれのゲート形成領域において、Ｎ型ＭＩＳトランジスタのゲート形成領域の凹部内に形成されたゲート絶縁膜Ｆ０上に第１の金属含有膜Ｆ１を、Ｐ型ＭＩＳトランジスタのゲート形成領域の凹部内に形成されたゲート絶縁膜Ｆ０上に第３の金属含有膜Ｆ３を形成し、第１の金属含有膜Ｆ１上及び第３の金属含有膜Ｆ３上に第２の金属含有膜Ｆ２を形成し、Ｎ型ＭＩＳトランジスタのゲート絶縁膜Ｆ０に接する第１の金属含有膜Ｆ１の仕事関数がＰ型ＭＩＳトランジスタのゲート絶縁膜Ｆ０に接する第３の金属含有膜Ｆ３の仕事関数よりも小さい。 （もっと読む）

【課題】短チャネルでもオフ特性の優れたトランジスタ等の半導体装置を提供する。
【解決手段】ソース１０２ａの周囲をエクステンション領域１０３ａおよびハロー領域１０５ａ、ドレイン１０２ｂの周囲をエクステンション領域１０３ｂおよびハロー領域１０５ｂで取り囲むように配置し、また、不純物濃度の低い基板１０１がソース１０２ａ、ドレイン１０２ｂと接しない構造とする。さらに、ゲート絶縁物１０９を介して高仕事関数電極１０４を設け、基板１０１の表面近傍にエクステンション領域１０３ａおよびエクステンション領域１０３ｂより侵入する電子を排除する。このような構造とすることにより、短チャネルでもチャネル領域の不純物濃度を低下させることができ、良好なトランジスタ特性を得ることができる。 （もっと読む）

【課題】エッチング量を少なくしても素子分離膜の周辺にＨｉｇｈ−ｋゲート絶縁膜材料やゲート電極材料が残ることを抑制できるようにする。
【解決手段】素子分離膜１０２はＳＴＩ構造を有しており、基板１０１に埋め込まれており、かつトランジスタが形成される素子形成領域を分離している。素子分離膜１０２の側面の上端は、トランジスタのチャネル形成層よりも上に位置しており、かつチャネル形成層の表面から素子分離膜１０２の側面の最上部までの高さｈが３５ｎｍ以下である。また素子分離膜１０２のうちチャネル形成層よりも上に位置している部分の側面は、基板の表面に対する角度θが８０度以下である。 （もっと読む）

本願は、半導体デバイス及びその製造方法に関するものである。本発明の半導体デバイスの製造方法は、半導体基板を提供する工程と、半導体基板に、該半導体基板に形成されたゲート絶縁層及び該ゲート絶縁層に形成された犠牲ゲートを含むゲート領域と、ソース／ドレイン領域とを含むトランジスタ構造を形成する工程と、第１の層間絶縁層を堆積し、犠牲ゲートを露出させるように該第１の層間絶縁層に対して平坦化を行う工程と、犠牲ゲートを除去して、リプレースメントゲートホールを形成する工程と、第１の層間絶縁層におけるソース／ドレイン領域に対応する位置に、第１のコンタクトホールを形成する工程と、第１のコンタクトホール及びリプレースメントゲートホールに第１の導電材料を充填して、ソース／ドレイン領域に接触する第１のコンタクト部と、リプレースメントゲートとを形成する工程とを含む。本発明によれば、リプレースメントゲートと第１のコンタクト部は、同一の工程で同じ材料を堆積して形成することができるため、製造プロセスを簡単化できた。
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【課題】耐電圧、耐熱性、耐放射線性、及び高速性が優れ、かつ、チャネル領域を短くでき、素子の応答性が高いダイヤモンド半導体素子を高精度で製造できる半導体素子の製造方法を提供する。
【解決手段】第１のダイヤモンド半導体領域１の表面上に、絶縁膜２と多層金属電極層３と犠牲層４とを積層し、犠牲層４上に、局所的にレジスト５をパターン形成する。多層金属電極層３の最上層は、Ｐｔ又はＰｔ合金により形成する。そして、レジスト５をマスクとして第１の犠牲層、多層金属電極層及び絶縁膜をエッチングした後、レジスト５を除去して、第１のダイヤモンド半導体領域１上に絶縁膜２と金属電極層３と第１の犠牲層４との積層体をパターン形成する。その後、第１のダイヤモンド半導体領域１上に、不純物の高濃度ドープ層７を形成する。その後、犠牲層４をエッチング除去し、高濃度ドープ層７上に金属電極８を形成する。 （もっと読む）

【課題】 置換ゲート工程で発生する不良を防止できる半導体装置の製造方法を提供する。
【解決手段】本発明による半導体装置の製造方法は、半導体基板上にゲート絶縁膜および犠牲ゲート電極を含むゲートパターンを形成する段階、前記半導体基板および前記ゲートパターン上にエッチング停止層および絶縁層を形成する段階、前記エッチング停止層が露出するまで前記絶縁層を除去する段階、前記犠牲ゲート電極が露出するまで前記エッチング停止層をエッチバックする段階、前記犠牲ゲート電極を除去し、結果物の全体構造の上面に金属層を形成する段階、前記絶縁層が露出するまで前記金属層を除去する段階、および前記金属層を所定の深さでエッチバックする段階を含む。 （もっと読む）

【課題】仕事関数を十分に制御することができ、閾値電圧の変動を抑制した半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置１は、半導体基板１０に第１導電型チャネルＭＯＳＦＥＴを備える。第１導電型チャネルＭＯＳＦＥＴは、例えばＰチャネルＭＯＳＦＥＴであって、半導体基板１０の上に設けられたゲート絶縁膜２１と、ゲート電極６５とからなる。ゲート電極６５は、ゲート絶縁膜２１の上に設けられた金属ゲート電極２０と、金属ゲート電極２０の上に設けられた金属酸化膜２４と、金属酸化膜２４の上に設けられた金属ゲート電極２６と、を含んでいる。 （もっと読む）

【課題】メタルゲート電極を有するｐチャネル型電界効果トランジスタにおいて、所望するしきい値電圧を安定して得ることのできる技術を提供する。
【解決手段】半導体基板１上に形成されたＨｆＳｉＯＮ膜からなるゲート絶縁膜５ｈ上に、Ｍｅ−Ｏ−Ａｌ−Ｏ−Ｍｅ結合を含むＭｅ_１−ｘＡｌ_ｘＯ_ｙ（０．２≦ｘ≦０．７５、０．２≦ｙ≦１．５）組成の導電性膜を一部に有するメタルゲート電極６、またはＭｅ−Ｏ−Ａｌ−Ｎ−Ｍｅ結合を含むＭｅ_１−ｘＡｌ_ｘＮ_１−ｚＯ_ｚ（０．２≦ｘ≦０．７５、０．１≦ｚ≦０．９）組成の導電性膜を一部に有するメタルゲート電極６を形成する。 （もっと読む）

【課題】 非対称型半導体デバイス、及びその製造の際にスペーサ・スキームを用いる方法を提供する
【解決手段】 高ｋゲート誘電体の表面上に配置された非対称型ゲート・スタックを含む半構造体が提供される。非対称型ゲート・スタックは、第１の部分と第２の部分とを含み、第１の部分は、第２の部分とは異なる閾値電圧を有する。本発明の非対称型ゲート・スタックの第１の部分は、下から上に、閾値電圧調整材料及び少なくとも第１の導電性スペーサを含み、本発明の非対称型ゲート・スタックの第２の部分は、ゲート誘電体の上の少なくとも第２の導電性スペーサを含む。幾つかの実施形態において、第２の導電性スペーサは、下にある高ｋゲート誘電体と直接接触しており、他の実施形態においては、第１及び第２の導電性スペーサは、前記閾値電圧調整材料と直接接触している。 （もっと読む）

【課題】高い仕事関数及び高温安定性を備えたメタルゲートを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上に形成されたゲート誘電体層１０８と、ゲート誘電体層１０８上に形成された酸素を含む合金層１１０と、酸素を含む合金層１１０上に形成されたRe層１１２と、ゲート誘電体層１０８と酸素を含む合金層１１０との間に位置するRe酸化物層５０２を含むp 型電界効果トランジスタを具備する。 （もっと読む）

【課題】高電力で高性能なデバイスによって生成される熱応力に耐えることができる金属相互接続システムを提供する。
【解決手段】半導体デバイス構造であって、炭化ケイ素およびＩＩＩ族窒化物からなる群から選択される広バンドギャップの半導体部分と、該半導体部分に対する相互接続構造であって、それぞれ２つの高導電性層と互い違いに、少なくとも２つの拡散バリア層を含む、相互接続構造とを備え、該拡散バリア層は、該高導電性層とは異なる熱膨張係数を有し、該高導電性層よりも低い熱膨張係数を有し、該それぞれの熱膨張係数の差異は、該高導電性層の膨張を抑えるために十分な大きさであるが、層間の接着強度を超える歪みを隣接層間に生じさせる差異よりも小さい、半導体デバイス構造。 （もっと読む）

【課題】阻害反応物を用いてドーパント前駆体が利用可能な結合部位の一部を阻害することによって、堆積したドーパントの濃度および均一性を制御することができる。ＡＬＤプロセスにおいて、阻害反応物をドーパント前駆体の導入前に導入することができる、または阻害反応物およびドーパント前駆体を同時に導入することができる。
【解決手段】原子層堆積プロセス（ＡＬＤ）によって、基板表面または２つの薄膜間の界面をドープする方法が提供される。 （もっと読む）

【課題】インバータ回路など、電気接続された２つの半導体スイッチによるスイッチング動作を行なうための電気回路において、寄生インダクタンスおよびオン抵抗を抑制することができる構造の半導体素子を提供すること。
【解決手段】この半導体素子は、基板１と、基板１の一方側に形成される半導体積層構造部２とを備える。半導体積層構造部２は、ｎ型層５、このｎ型層５の一方側（下面側）に積層されたｐ型層４、およびこのｐ型層４に積層されたｎ型層３からなる縦型ｎｐｎ構造の第１半導体積層構造８と、ｎ型層５をこの第１半導体積層構造８と共有し、ｎ型層５、このｎ型層５の他方側（上面側）に積層されたｐ型層６、およびこのｐ型層６に積層されたｎ型層７からなる縦型ｎｐｎ構造の第２半導体積層構造９とを備える。 （もっと読む）

【課題】駆動能力を低下させることなく、半導体装置内部の高電界が与える影響によって生じるＧＩＤＬを低減する。
【解決手段】ゲート電極１０８は、ゲート電極１０８のチャネル長方向の中央部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第１の導電部１０８Ａと、ゲート電極１０８のチャネル長方向の両端部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第２の導電部１０８Ｂとを含む。第１の導電部１０８Ａの第１の仕事関数と第２の導電部１０８Ｂの第２の仕事関数とが異なっている。 （もっと読む）

【課題】 ゲート電極上のシリサイド膜の断線を抑制する。
【解決手段】 ソース・ドレイン領域をデュアルシリサイド構造とし、ゲート電極の仕事関数はｎ型ＭＩＳトランジスタ、ｐ型ＭＩＳトランジスタそれぞれの有するメタルゲート電極により定める構造とし、且つ、メタルゲート電極上の多結晶シリコン層は共通のｎ＋ドーピング層とし、ゲート上シリサイド膜はn型領域に対しショットキー障壁が低くなる材料で形成する。 （もっと読む）

【課題】Ｐチャネル型トランジスタの閾値電圧を制御することができる半導体装置、およびその半導体装置の製造方法を提供する。
【解決手段】ＮＴｒとＰＴｒとを含む半導体装置において、Ｎ型チャネル形成領域とＰ型チャネル形成領域とを有するＮ型半導体基板２上に絶縁膜Ｆが形成され、絶縁膜Ｆにゲート電極用溝Ａ及びＢとが形成され、ゲート電極用溝Ａ及びＢの内側表面上にゲート絶縁膜２０が形成され、ＮＴｒ領域におけるゲート絶縁膜２０上にＮＴｒ仕事関数制御メタル膜２１が形成され、ＮＴｒ仕事関数制御メタル膜２１及びゲート絶縁膜２０上にフッ素がドープされたＰＴｒ仕事関数制御メタル膜２３が形成され、ＰＴｒ仕事関数制御メタル膜２３の上層に、ゲート電極用溝に埋め込まれてゲート電極が形成されている構成とする。 （もっと読む）

【課題】電界効果型トランジスタのリーク電流を低減し、寿命の向上を図るための簡便な修復方法を提供することを課題とする。また、作製コストの増加を抑え、消費電力が小さく、且つ信頼性の高い半導体装置を提供することを課題とする。
【解決手段】ソース電極又はドレイン電極の一方と、ゲート電極との間に、電気的な衝撃を加える。または、ソース電極又はドレイン電極の一方と、ソース電極又はドレイン電極の他方との間に、電気的な衝撃を加える。これにより、リークパスを絶縁化し、リーク電流を低減することができる。なお、上記の電気的な衝撃は、静電気等の電気パルスであっても良いし、直流電圧、交流電圧、直流電流、交流電流等であっても良い。 （もっと読む）

【課題】従来のＣＭＩＳデバイスにおいては、価電子帯端近くの高い仕事関数を有する金属は、還元雰囲気アニール後に実効仕事関数が低下する。
【解決手段】半導体装置は、ソースとドレイン間のＮ型半導体層上に形成された金属元素を含むゲート絶縁膜と、ゲート絶縁膜上に形成され、膜厚が３ｎｍ以下であるカーボン層と、カーボン層上に形成されたゲート電極とを有し、ゲート電極／ゲート絶縁膜界面へのカーボン層による仕事関数の上昇効果により、還元雰囲気アニール耐性のない価電子帯端近くの高い仕事関数を有する金属を用いずとも、ＰＭＩＳＦＥＴに必要な実効仕事関数を得ることができ、低い閾値電圧を実現する。 （もっと読む）