半導体装置及びその製造方法
【課題】駆動能力を低下させることなく、半導体装置内部の高電界が与える影響によって生じるＧＩＤＬを低減する。
【解決手段】ゲート電極１０８は、ゲート電極１０８のチャネル長方向の中央部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第１の導電部１０８Ａと、ゲート電極１０８のチャネル長方向の両端部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第２の導電部１０８Ｂとを含む。第１の導電部１０８Ａの第１の仕事関数と第２の導電部１０８Ｂの第２の仕事関数とが異なっている。
【解決手段】ゲート電極１０８は、ゲート電極１０８のチャネル長方向の中央部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第１の導電部１０８Ａと、ゲート電極１０８のチャネル長方向の両端部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第２の導電部１０８Ｂとを含む。第１の導電部１０８Ａの第１の仕事関数と第２の導電部１０８Ｂの第２の仕事関数とが異なっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲート電極の構造に関する。
【背景技術】
【０００２】
図２２は従来の半導体装置、具体的にはＭＩＳＦＥＴの構造を示す断面図である。図２２に示すように、基板１１のウェル領域１２の表面部にチャネル領域１３が形成されており、チャネル領域１３の両側にエクステンション領域１４が形成されており、チャネル領域１３及び各エクステンション領域１４を挟むようにソース・ドレイン領域１５が形成されている。チャネル領域１３上にはゲート絶縁膜１６が形成されており、ゲート絶縁膜１６の上にゲート電極１７が形成されている。また、エクステンション領域１４上にはゲート電極１７を挟むように絶縁性サイドウォールスペーサ１８が形成されている。ゲート絶縁膜１６は、ＳｉＯ2 等の低い比誘電率を有する単一種類の材料により形成されている。ゲート電極１７は、多結晶シリコン等の単一の仕事関数を有する材料により形成されている。絶縁性サイドウォールスペーサ１８はＳｉＯ2 又はＳｉＮにより形成されている。尚、各エクステンション領域１４の一部分は領域Ａ（以下、オーバーラップ領域Ａという）においてゲート電極１７とオーバーラップするように形成されている。
【０００３】
以下、ＭＩＳＦＥＴの微細化に伴う半導体装置内部の電界強度の増大について述べる。
【０００４】
半導体装置の高速化及び高性能化が進み、半導体装置が微細化されるに伴い、エクステンション領域はより浅く形成される。これにより、エクステンション領域のシート抵抗が増大する。このため、ＭＩＳＦＥＴの電流駆動能力を維持するために電圧を下げにくくなり、電圧のスケーリングが困難になってくる。その結果、半導体装置の内部の電界強度が増大してしまう。
【０００５】
半導体装置内部の高電界の影響として、ゲート電圧により生じる電界に起因するドレイン電流リーク（ＧＩＤＬ：Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）がある。
【０００６】
図２２に示す半導体装置において、前述のＧＩＤＬが生じるメカニズムについて説明する。
【０００７】
ソース・ドレイン領域１５のうちのドレイン領域にドレイン電圧が印加されると、ゲート絶縁膜１６との界面近傍に位置するエクステンション領域１４のオーバーラップ領域Ａにおいて、ドレイン電圧によりチャネル長方向に生じる電界と、ゲート電極１７に印加されるゲート電圧により垂直方向（基板１１の主面に対して垂直な方向）に生じる電界とが重畳され、オーバーラップ領域Ａにおいて高電界が生じてしまう。これにより、バンド間トンネルによりキャリアが発生し、それがリーク電流つまりＧＩＤＬの原因となる。尚、ＧＩＤＬは、ゲート絶縁膜１６が薄くなったり、或いは、ゲート絶縁膜１６の比誘電率が高くなると増大する。
【０００８】
このＧＩＤＬを抑制する方法として、特許文献１に、ゲート絶縁膜の側面がゲート電極の側面よりもゲート電極内部側に入り込んだ構造を有する半導体装置が提案されている。
【０００９】
以下、図２３を参照しながら、特許文献１に開示された従来の半導体装置について説明する。図２３に示すように、シリコン基板等の半導体基板２１のウェル領域２２の表面部にチャネル領域２３が形成されており、チャネル領域２３の両側にソース・ドレイン領域２４が形成されている。チャネル領域２３上には、高い比誘電率（ｋ＝４０）を有するゲート絶縁膜２５が形成されており、ゲート絶縁膜２５の上にゲート電極２６が形成されている。ゲート電極２６の両側面には絶縁性サイドウォールスペーサ２７が形成されている。尚、各ソース・ドレイン領域２４の一部分は領域Ａ（以下、オーバーラップ領域Ａという）においてゲート電極２６とオーバーラップするように形成されている。すなわち、チャネル領域２３とソース・ドレイン領域２４との境界がゲート電極２６の側面よりもゲート電極２６の内部側に位置している。また、ゲート絶縁膜２５の側面も、ゲート電極２６の側面よりもゲート電極２６の内部側に位置している。詳細には、ゲート絶縁膜２５の側面は、ゲート電極２６の側面からオフセット量Ｂだけゲート電極２６の内部側に入り込んでおり、オーバーラップ領域Ａ上に位置している。
【００１０】
特許文献１に開示された、図２３に示す構造を用いることによって、チャネル領域２３の一部分がゲート絶縁膜２５により覆われないことになり、当該部分においてゲート電圧による電界が十分に作用しなくなるため、オーバーラップ領域Ａでの電界を弱めることができ、それによってＧＩＤＬを低減することができる。
【特許文献１】特開２００４−１８６２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図２３に示す従来の半導体装置においては、以下のような問題が存在する。すなわち、ゲート絶縁膜２５の側面がゲート電極２６の側面よりもオフセット量Ｂだけゲート電極２６の内部側に入り込んだ構造を用いているため、オーバーラップ領域Ａの実質的な範囲がオフセット量Ｂだけ減少する。すなわち、オーバーラップ領域Ａのうちゲート絶縁膜２５が形成されていない部分のソース・ドレイン領域２４において、ゲート電圧による電界が十分に作用しないことにより寄生抵抗が増加するため、駆動能力が低下するという問題が生じる。
【００１２】
前記に鑑み、本発明は、駆動能力を低下させることなく、半導体装置内部の高電界が与える影響によって生じるＧＩＤＬを低減することを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明に係る半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の表面部における前記ゲート電極の両側に形成された不純物領域とを備え、前記ゲート電極は、前記ゲート電極のチャネル長方向の中央部に位置し且つ前記ゲート絶縁膜と接する第１の導電部と、前記ゲート電極の前記チャネル長方向の両端部に位置し且つ前記ゲート絶縁膜と接する第２の導電部とを含み、前記第１の導電部の第１の仕事関数と前記第２の導電部の第２の仕事関数とが異なっている。
【００１４】
本発明の半導体装置によると、ゲート電極中央部（第１の導電部）の第１の仕事関数とゲート電極両端部（第２の導電部）の第２の仕事関数とが異なっているため、第２の仕事関数のみをゲート電極両側の不純物領域（例えばエクステンション領域）の第３の仕事関数に近づけてやることができる。このため、不純物領域の一部分とゲート電極両端部との実質的なオーバーラップ領域を確保しつつ、ゲート電圧に起因して基板主面に対して垂直な方向に生じる電界の強度を、ゲート電極両端部の第２の導電部の下側においてのみ低減することができる。従って、駆動能力を低下させることなく、半導体装置内部の高電界が与える影響によって生じるＧＩＤＬを低減することができる。また、ゲート電極両端部の下側の電界強度つまり半導体装置内部の最大電界強度を低下させることができるため、ホットキャリアの発生を抑制することができる。
【００１５】
すなわち、本発明の半導体装置において、前記不純物領域の第３の仕事関数と前記第１の導電部の前記第１の仕事関数との差と比べて、前記不純物領域の前記第３の仕事関数と前記第２の導電部の前記第２の仕事関数との差が小さい。
【００１６】
具体的には、本発明の半導体装置において、前記不純物領域及び前記第２の導電部はそれぞれｎ型シリコンから構成されており、前記第１の導電部は金属又は金属化合物から構成されていてもよい。この場合、前記金属はＭｏ、Ｔａ又はＷであってもよく、前記金属化合物はＴｉＮ、ＭｏＳｉＮ又はＬａＯであってもよい。ここで、金属化合物は合金であっても良い。
【００１７】
或いは、本発明の半導体装置において、前記不純物領域及び前記第２の導電部はそれぞれｐ型シリコンから構成されており、前記第１の導電部は金属又は金属化合物から構成されていてもよい。この場合、前記金属はＴａ、Ｗ又はＰｔであってもよく、前記金属化合物はＴｉＮ、ＭｏＳｉＮ、ＲｕＯ2 、ＴａＮ、ＴａＣ又はＰｔＷであってもよい。
【００１８】
尚、本発明の半導体装置において、前記不純物領域はエクステンション領域であってもよい。この場合、前記エクステンション領域の一部分が前記ゲート電極の前記チャネル長方向の両端部とオーバーラップしており、前記ゲート絶縁膜の両側面が前記エクステンション領域上に位置していてもよい。また、前記ゲート電極から見て前記エクステンション領域の外側の前記半導体基板の表面部に形成されたソース・ドレイン領域を備えていてもよいし、前記ゲート電極の両側面に形成された絶縁性サイドウォールスペーサを備えていてもよい。ここで、エクステンション領域はＬＤＤ（lightly doped drain ）領域であっても良い。
【００１９】
また、本発明の半導体装置において、前記ゲート絶縁膜が高誘電率膜を含むと、ゲート絶縁膜の酸化膜換算膜厚を小さくしつつ物理膜厚を大きくすることができるので、リーク電流を抑制しながら、トランジスタを高性能化することができる。ここで、高誘電率膜とは、シリコン酸化膜（比誘電率３．９）よりも高い比誘電率、望ましくは８以上の比誘電率を有する絶縁性酸化物膜である。また、この場合、前記ゲート絶縁膜が、前記半導体基板と前記高誘電率膜との間に形成された絶縁性界面層を含むと、界面特性を向上させることができる。
【００２０】
また、本発明の半導体装置において、前記第１の導電部と前記第２の導電部とは電気的に接続されていてもよいし、前記第１の導電部は前記第２の導電部上に乗りかかるように形成されていてもよいし、前記第２の導電部は前記第１の導電部を跨ぐように形成されていてもよい。
【００２１】
また、本発明の半導体装置において、前記ゲート絶縁膜の側面と前記ゲート電極の側面とが面一であると、ゲート絶縁膜の側面がゲート電極の側面よりもゲート電極内部側に入り込んだ構造のように不純物領域の一部分とゲート電極両端部との実質的なオーバーラップ領域が低減してしまう事態を回避することができる。
【００２２】
尚、本発明の半導体装置を製造する際には、ダミーゲートを用いて形成した凹部の壁面に前記第２の導電部を形成した後、当該凹部が埋まるように前記第１の導電部を形成することにより、前記ゲート電極を形成してもよい。或いは、前記第１の導電部を形成した後、前記第１の導電部を覆うように導電膜を形成し、その後、当該導電膜に対してエッチバック又はパターニングを行って前記第１の導電部の側壁に前記第２の導電部を形成することにより、前記ゲート電極を形成してもよい。
【発明の効果】
【００２３】
本発明によると、ゲート電極両端部の下側において生じる半導体装置内部の最大電界強度を選択的に低減させることができるため、駆動能力を低下させることなく、半導体装置内部の高電界が与える影響によって生じるＧＩＤＬを低減することができる。
【００２４】
また、本発明によると、半導体装置内部の最大電界強度を低減させることができるため、ホットキャリアの発生を抑制することができる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、ｎ型のＭＩＳＦＥＴを例として、図面を参照しながら説明する。
【００２６】
図１は、第１の実施形態に係る半導体装置の構造を示す断面図である。図１に示すように、例えばシリコン基板等の半導体基板１０１にｐ型のウェル領域１０２が形成されており、ウェル領域１０２の表面部にｐ型のチャネル領域１０３が形成されている。ウェル領域１０２の表面部におけるチャネル領域１０３の両側には例えばｎ型のエクステンション領域１０４が形成されていると共に、チャネル領域１０３及びエクステンション領域１０４を挟むように例えばｎ+ 型のソース・ドレイン領域１０５が形成されている。チャネル領域１０３上には、例えば比誘電率ｋ＝３．９を有する絶縁性界面層１０６及び絶縁性界面層１０６よりも高い比誘電率（例えばｋ＝４０）を有する高誘電率膜１０７が順次形成され、ゲート絶縁膜を構成している。高誘電率膜１０７上にはゲート電極１０８が形成されており、ゲート電極１０８を挟むようにエクステンション領域１０４上に例えばＳｉＯ2 からなる絶縁性サイドウォールスペーサ１０９が形成されている。ここで、絶縁性界面層１０６は、例えばＳｉＯ2 膜、ＳｉＮ膜、ＨｆＳｉＯx 膜、ＺｒＳｉＯx 膜又はＡｌＳｉＯx 膜等である。また、エクステンション領域１０４の一部分は領域Ａ（以下、オーバーラップ領域Ａという）においてゲート電極１０８のチャネル長方向の両端部とオーバーラップするように形成されている。すなわち、チャネル領域１０３とエクステンション領域１０４との境界はゲート電極１０８の側面よりもゲート電極１０８の内部側に入り込んでいる。尚、絶縁性界面層１０６及び高誘電率膜１０７からなるゲート絶縁膜の側面とゲート電極１０８の側面とは面一であり、当該ゲート絶縁膜の両側面はエクステンション領域１０４上に位置する。
【００２７】
本実施形態の特徴は、ゲート電極１０８が、ゲート電極１０８のチャネル長方向の中央部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第１の導電部１０８Ａと、ゲート電極１０８のチャネル長方向の両端部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第２の導電部１０８Ｂとを含み、第１の導電部１０８Ａの第１の仕事関数と第２の導電部１０８Ｂの第２の仕事関数とが異なっていることである。尚、第１の導電部１０８Ａと第２の導電部１０８Ｂとは電気的に接続されている。
【００２８】
具体的には、第１の導電部１０８Ａは、例えば４．４ｅＶの仕事関数（第１の仕事関数）を有しており、例えば金属から構成されている。また、第２の導電部１０８Ｂは、第１の導電部１０８Ａと比べてエクステンション領域１０４つまりｎ型シリコンの仕事関数（第３の仕事関数）により近い例えば４．２ｅＶの仕事関数（第２の仕事関数）を有しており、第１の導電部１０８Ａを挟むように形成されている。ここで、第１の導電部１０８Ａの両側に設けられた第２の導電部１０８Ｂのそれぞれは幅（チャネル長方向の幅）Ｃを有する。すなわち、第１の導電部１０８Ａと第２の導電部１０８Ｂとの境界は、高誘電率膜１０７つまりゲート絶縁膜の側面からゲート電極１０８の内部側に幅Ｃだけ入り込んでいる。
【００２９】
尚、第２の導電部１０８Ｂの幅Ｃは０ｎｍよりも大きければ、後述する効果を得ることができる。また、第２の導電部１０８Ｂの幅Ｃはオーバーラップ領域Ａの長さよりも大きくてもよいが、トランジスタ特性を劣化させないためには、オーバーラップ領域Ａの長さに対する第２の導電部１０８Ｂの幅Ｃの超過分が５ｎｍを超えないことが好ましい。
【００３０】
以下、図１に示す本実施形態の半導体装置つまりｎ型のＭＩＳＦＥＴに正のドレイン電圧及び負のゲート電圧を印加した場合にオーバーラップ領域Ａに生じる垂直方向（半導体基板１０１の主面に対して垂直な方向を言う。以下同じ）の電界について説明する。本実施形態においては、オーバーラップ領域Ａ上に位置する部分のゲート電極１０８つまり第２の導電部１０８Ｂの第２の仕事関数は第１の導電部１０８Ａの第１の仕事関数よりもｎ型のエクステンション領域１０４つまりｎ型シリコンの第３の仕事関数に近い。このため、ｎ型のエクステンション領域１０４の第３の仕事関数と第２の導電部１０８Ｂの第２の仕事関数との差は、ｎ型のエクステンション領域１０４の第３の仕事関数と第１の導電部１０８Ａの第１の仕事関数との差よりも小さくなる。その結果、オーバーラップ領域Ａの長さを一定に保ったまま、言い換えると、エクステンション領域１０４の一部分とゲート電極１０８の両端部との実質的なオーバーラップ領域を確保しつつ、ゲート電圧に起因して垂直方向に生じる電界の強度を、オーバーラップ領域Ａにおいて選択的に低減することができる。従って、駆動能力を低下させることなく、半導体装置内部の高電界が与える影響によって生じるＧＩＤＬを低減することができる。また、ゲート電極１０８の両端部の下側の電界強度つまり半導体装置内部の最大電界強度を低下させることができるため、ホットキャリアの発生を抑制することができる。
【００３１】
以下、ゲート電極１０８における第２の導電部１０８Ｂの第２の仕事関数をｎ型のエクステンション領域１０４つまりｎ型シリコンの第３の仕事関数に近づけてやることにより、オーバーラップ領域Ａにおける垂直方向の電界の強度を低減できる理由について詳述する。
【００３２】
図２（ａ）は一般的なｎ型ＭＩＳＦＥＴの断面図である。図２（ａ）に示すｎ型ＭＩＳＦＥＴは、ゲート電極とゲート絶縁膜とｐ- 型のウェル領域とｎ+ 型のソース領域とｎ+ 型のドレイン領域とからなる。尚、説明を簡略化するために、ゲート電極は単一の仕事関数を持つ材料によって構成されているものとする。図２（ｂ）及び図２（ｃ）はそれぞれ図２（ａ）中のＡ−Ａ’線に沿ったバンド構造の模式図であり、図２（ｂ）はゲート電極が４．１ｅＶの仕事関数（ｎ+ 型のポリシリコンの仕事関数に相当）を持つ場合のバンド構造の模式図であり、図２（ｃ）はゲート電極が４．６ｅＶの仕事関数（大きい仕事関数）を持つ場合のバンド構造の模式図である。尚、図２（ｂ）及び図２（ｃ）において、ｎ+ 型のドレイン領域の仕事関数は４．１ｅＶであるとしている。また、図２（ｂ）及び図２（ｃ）に示すバンド構造はいずれも、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄがともに０Ｖである場合のものである。また、図２（ｂ）及び図２（ｃ）において、縦軸は電位の大きさ（下向きを正）を表し、横軸は位置を表し、バンドを示す線の傾きが電界強度を示す。図２（ｂ）に示すように、ゲート電極が４．１ｅＶの仕事関数を持つ場合、ドレイン領域の仕事関数とゲート電極の仕事関数との間に差がないため、ｎ+ 型のドレイン領域とゲート絶縁膜との間においてバンドの曲がりは生じない。一方、図２（ｃ）に示すように、ゲート電極が大きい仕事関数（４．６ｅＶ）を持つ場合、ゲート電極の仕事関数がドレイン領域の仕事関数よりも大きくなるため、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄがともに０Ｖであったとしても、その差に相当する正の電圧（およそ４．６−４．１＝０．５Ｖ）が見かけ上既に印加された状態にある。その結果、図２（ｃ）に示すように、ｎ+ 型のドレイン領域とゲート絶縁膜との間においてバンドに曲がりが生じている。
【００３３】
図３（ａ）及び図３（ｂ）はそれぞれＧＩＤＬが顕著になる電圧条件でのバンド構造（図２（ａ）中のＡ−Ａ’線に沿ったバンド構造）の模式図であり、図３（ａ）はゲート電極が４．１ｅＶの仕事関数（ｎ+ 型のポリシリコンの仕事関数に相当）を持つ場合のバンド構造の模式図であり、図３（ｂ）はゲート電極が４．６ｅＶの仕事関数（大きい仕事関数）を持つ場合のバンド構造の模式図である。尚、図３（ａ）及び図３（ｂ）において、ｎ+ 型のドレイン領域の仕事関数は４．１ｅＶであるとしている。また、図３（ａ）及び図３（ｂ）に示すバンド構造はいずれも、ＧＩＤＬが顕著になる電圧条件を使用した場合、具体的にはゲート電圧Ｖｇが０Ｖ、ドレイン電圧Ｖｄが１．２Ｖである場合のものである。また、図３（ａ）及び図３（ｂ）において、縦軸は電位の大きさ（下向きを正）を表し、横軸は位置を表し、バンドを示す線の傾きが電界強度を示す。図３（ａ）に示すように、ゲート電極が４．１ｅＶの仕事関数を持つ場合、１．２Ｖのドレイン電圧Ｖｄが印加されることにより、ｎ+ 型のドレイン領域とゲート絶縁膜との間において１．２Ｖのドレイン電圧Ｖｄの分だけバンドが曲がっている。一方、図３（ｂ）に示すように、ゲート電極が大きい仕事関数（４．６ｅＶ）を持つ場合、前述のように、ゲート電極の仕事関数とドレイン領域の仕事関数との差に相当する正の電圧（約０．５Ｖ）が既に見かけ上印加された状態において１．２Ｖのドレイン電圧Ｖｄが重畳的に印加されるため、ゲート電極とドレイン領域との間には、図３（ａ）に示す場合よりも大きな電圧が印加されていることになる。このため、ｎ+ 型のドレイン領域とゲート絶縁膜との間におけるバンドの曲がりも、図３（ａ）に示す場合よりも大きくなり、その結果、バンドを示す線の傾きに相当する電界強度も、図３（ａ）に示す場合と比べて大きくなる。
【００３４】
以上に説明したように、ｎ型ＭＩＳＦＥＴの場合、ゲート電極の仕事関数が大きくなるに従って垂直方向の電界の強度が大きくなる。従って、本実施形態のように、ゲート電極１０８の両端部に設けられた第２の導電部１０８Ｂの第２の仕事関数を小さくしてｎ型のエクステンション領域１０４つまりｎ型シリコンの第３の仕事関数に近づけてやることにより、オーバーラップ領域Ａにおける垂直方向の電界の強度を低減することができる。
【００３５】
尚、第１の実施形態において、ゲート電極１０８の第１の導電部１０８Ａの仕事関数（第１の仕事関数）をｐ型シリコンの仕事関数により近づけることによって、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）を抑制することができる。
【００３６】
また、第１の実施形態において、絶縁性界面層１０６の比誘電率を３．９に設定したが、これに限らず、高誘電率膜１０７の比誘電率（４０）よりも小さい任意の値に設定することができる。また、絶縁性界面層１０６の厚さは少なくとも０よりも大きければ、界面特性を向上させることができる。また、高誘電率膜１０７の比誘電率を４０に設定したが、これに限らず、絶縁性界面層（シリコン酸化膜）１０６の比誘電率（３．９）よりも大きい任意の値に設定することができる。尚、高誘電率膜１０７としては、８以上の比誘電率を有する絶縁性酸化物膜を用いることが望ましく、例えば、Ａｌ2 Ｏ3 膜、ＺｒＯ2 膜、ＨｆＯ2 膜、ＨｆＳｉＯx 膜、ＺｒＳｉＯx 膜、Ｙ2 Ｏ3 膜、Ｌａ2 Ｏ3 膜、ＰｒＯx 膜などを用いることができる。
【００３７】
また、第１の実施形態において、ゲート電極１０８の第１の導電部１０８Ａの仕事関数を４．４ｅＶに設定したが、これに限らず、第２の導電部１０８Ｂの仕事関数よりもｐ型シリコンの仕事関数に近い任意の値に設定することができる。このとき、第１の導電部１０８Ａの構成材料は半導体であっても金属であってもよい。また、ゲート電極１０８の第２の導電部１０８Ｂの仕事関数を４．２ｅＶに設定したが、これに限らず、第１の導電部１０８Ａの仕事関数よりもｎ型シリコンの仕事関数に近い任意の値に設定することができる。このとき、第２の導電部１０８Ｂの構成材料は半導体であっても金属であってもよい。例えば、第１の導電部１０８Ａの構成材料として、ＴｉＮ、Ｍｏ、ＭｏＳｉＮ、Ｔａ、Ｗ又はＬａＯなど用いることができ、第２の導電部１０８Ｂの構成材料としては、ｎ型ポリシリコンを用いることができる。
【００３８】
また、第１の実施形態において、ｎ型のＭＩＳＦＥＴのゲート構造を対象として説明したが、本発明はｐ型のＭＩＳＦＥＴのゲート構造にも適用可能である。この場合、ゲート電極１０８の第１の導電部１０８Ａの構成材料には、第２の導電部１０８Ｂよりもｎ型シリコンの仕事関数に近い仕事関数を有する半導体又は金属等を用い、ゲート電極１０８の第２の導電部１０８Ｂの構成材料には、第１の導電部１０８Ａよりもｐ型シリコンの仕事関数に近い仕事関数を有する半導体又は金属等を用いる。例えば、第１の導電部１０８Ａの構成材料として、ＴｉＮ、ＭｏＳｉＮ、ＲｕＯ2 、Ｔａ、ＴａＮ、ＴａＣ、Ｗ、ＰｔＷ又はＰｔなど用いることができ、第２の導電部１０８Ｂの構成材料としては、ｐ型ポリシリコンを用いることができる。ｐ型のＭＩＳＦＥＴのゲート構造を対象とする場合、チャネル領域１０３はｎ型シリコンから構成され、エクステンション領域１０４はｐ型シリコンから構成され、ソース・ドレイン領域１０５はｐ+ 型シリコンから構成される。
【００３９】
以下、図１に示す本実施形態の半導体装置がｐ型のＭＩＳＦＥＴであるとして、負のドレイン電圧及び負のゲート電圧を印加した場合にオーバーラップ領域Ａに生じる垂直方向の電界について、特に、ゲート電極１０８における第２の導電部１０８Ｂの第２の仕事関数をエクステンション領域１０４つまりｐ型シリコンの第３の仕事関数に近づけてやることにより、オーバーラップ領域Ａにおける垂直方向の電界の強度を低減できる理由について説明する。
【００４０】
図４（ａ）は一般的なｐ型ＭＩＳＦＥＴの断面図である。図４（ａ）に示すｐ型ＭＩＳＦＥＴは、ゲート電極とゲート絶縁膜とｎ- 型のウェル領域とｐ+ 型のソース領域とｐ+ 型のドレイン領域とからなる。尚、説明を簡略化するために、ゲート電極は単一の仕事関数を持つ材料によって構成されているものとする。図４（ｂ）及び図４（ｃ）はそれぞれ図４（ａ）中のＡ−Ａ’線に沿ったバンド構造の模式図であり、図４（ｂ）はゲート電極が５．２ｅＶの仕事関数（ｐ+ 型のポリシリコンの仕事関数に相当）を持つ場合のバンド構造の模式図であり、図４（ｃ）はゲート電極が４．６ｅＶの仕事関数（小さい仕事関数）を持つ場合のバンド構造の模式図である。尚、図４（ｂ）及び図４（ｃ）において、ｐ+ 型のドレイン領域の仕事関数は５．２ｅＶであるとしている。また、図４（ｂ）及び図４（ｃ）に示すバンド構造はいずれも、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄがともに０Ｖである場合のものである。また、図４（ｂ）及び図４（ｃ）において、縦軸は電位の大きさ（下向きを正）を表し、横軸は位置を表し、バンドを示す線の傾きが電界強度を示す。図４（ｂ）に示すように、ゲート電極が５．２ｅＶの仕事関数を持つ場合、ドレイン領域の仕事関数とゲート電極の仕事関数との間に差がないため、ｐ+ 型のドレイン領域とゲート絶縁膜との間においてバンドの曲がりは生じない。一方、図４（ｃ）に示すように、ゲート電極が小さい仕事関数（４．６ｅＶ）を持つ場合、ゲート電極の仕事関数がドレイン領域の仕事関数よりも小さくなるため、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄがともに０Ｖであったとしても、その差に相当する負の電圧（およそ４．６−５．２＝−０．６Ｖ）が既に見かけ上印加された状態にある。その結果、図４（ｃ）に示すように、ｐ+ 型のドレイン領域とゲート絶縁膜との間においてバンドに曲がりが生じている。
【００４１】
図５（ａ）及び図５（ｂ）はそれぞれＧＩＤＬが顕著になる電圧条件でのバンド構造（図４（ａ）中のＡ−Ａ’線に沿ったバンド構造）の模式図であり、図５（ａ）はゲート電極が５．２ｅＶの仕事関数（ｐ+ 型のポリシリコンの仕事関数に相当）を持つ場合のバンド構造の模式図であり、図５（ｂ）はゲート電極が４．６ｅＶの仕事関数（小さい仕事関数）を持つ場合のバンド構造の模式図である。尚、図５（ａ）及び図５（ｂ）において、ｐ+ 型のドレイン領域の仕事関数は５．２ｅＶであるとしている。また、図５（ａ）及び図５（ｂ）に示すバンド構造はいずれも、ＧＩＤＬが顕著になる電圧条件を使用した場合、具体的にはゲート電圧Ｖｇが０Ｖ、ドレイン電圧Ｖｄが−１．２Ｖである場合のものである。また、図５（ａ）及び図５（ｂ）において、縦軸は電位の大きさ（下向きを正）を表し、横軸は位置を表し、バンドを示す線の傾きが電界強度を示す。図５（ａ）に示すように、ゲート電極が５．２ｅＶの仕事関数を持つ場合、−１．２Ｖのドレイン電圧Ｖｄが印加されることにより、ｐ+ 型のドレイン領域とゲート絶縁膜との間において−１．２Ｖのドレイン電圧Ｖｄの分だけバンドが曲がっている。一方、図５（ｂ）に示すように、ゲート電極が小さい仕事関数（４．６ｅＶ）を持つ場合、前述のように、ゲート電極の仕事関数とドレイン領域の仕事関数との差に相当する負の電圧（約−０．６Ｖ）が既に見かけ上印加された状態において−１．２Ｖのドレイン電圧Ｖｄが重畳的に印加されるため、ゲート電極とドレイン領域との間には、図５（ａ）に示す場合よりも大きな電圧が印加されていることになる。このため、ｐ+ 型のドレイン領域とゲート絶縁膜との間におけるバンドの曲がりも、図５（ａ）に示す場合よりも大きくなり、その結果、バンドを示す線の傾きに相当する電界強度も、図５（ａ）に示す場合と比べて大きくなる。
【００４２】
以上に説明したように、ｐ型ＭＩＳＦＥＴの場合、ゲート電極の仕事関数が小さくなるに従って垂直方向の電界の強度が大きくなる。従って、ゲート電極１０８の両端部に設けられた第２の導電部１０８Ｂの第２の仕事関数を大きくしてｐ型のエクステンション領域１０４つまりｐ型シリコンの第３の仕事関数に近づけてやることにより、オーバーラップ領域Ａにおける垂直方向の電界の強度を低減することができる。
【００４３】
また、第１の実施形態において、ゲート電極１０８における第１の導電部１０８Ａの仕事関数（４．４ｅＶ）と第２の導電部１０８Ｂの仕事関数（４．２ｅＶ）との差（以下、単に仕事関数差と称する）を０．２ｅＶに設定したが、これに限らず、当該差を１０ｍｅＶ程度から５００ｍｅＶ程度までの範囲の任意の値に適宜設定することができる。以下、ｎ型ＭＩＳＦＥＴを例として、仕事関数差が１０ｍｅＶ程度以上あれば、本発明のＧＩＤＬ低減効果を得ることができることについて説明する。本願発明者は、図１に示す本実施形態の半導体装置の構造を対象として閾値電圧とＧＩＤＬの指標となる基板リーク電流（ＧＩＤＬが大きいほど基板リーク電流が増加する）との関係についてデバイスシミュレーションを行った。デバイスシミュレーションにおいては、ドレイン電圧Ｖｄを１．２Ｖ、ゲート電圧Ｖｇを０Ｖ、基板電圧（ソース電圧）を０Ｖ、オーバーラップ領域Ａの長さを２ｎｍ、第２の導電部１０８Ｂの幅Ｃを５ｎｍ、仕事関数差を２００ｍｅＶ、１５０ｍｅＶ、１００ｍｅＶ、５０ｍｅＶ、３０ｍｅＶ、２０ｍｅＶ、１０ｍｅＶ、０ｍｅＶに設定した。図６は、デバイスシミュレーションの結果を示している。図６に示すように、同一の閾値電圧で比較した場合、第１の導電部１０８Ａの仕事関数（第１の仕事関数）と比較して第２の導電部１０８Ｂの仕事関数（第２の仕事関数）が小さくなるに従って、つまり、仕事関数差が大きくなるに従って、基板リーク電流が小さくなっている。ここで、仕事関数差が１０ｍｅＶの場合でも、仕事関数差がない場合と比較して基板リーク電流が小さくなっていることから、ｎ型ＭＩＳＦＥＴにおいては、仕事関数差が１０ｍｅＶ以上あれば、本発明の目的とするＧＩＤＬ低減効果を得ることができることが分かる。
【００４４】
図７は、ゲート電極用の各種材料と仕事関数との関係を示す。図７に示すように、ｎ型ＭＩＳＦＥＴのゲート構造に本発明を適用する場合、ゲート電極１０８の第１の導電部１０８Ａの構成材料として、ＴｉＮ、Ｍｏ、ＭｏＳｉＮ、Ｔａ、Ｗ、ＬａＯなど用いることができ、第２の導電部１０８Ｂの構成材料としては、ｎ型ポリシリコンを用いることができる。また、図７に示すように、ｐ型ＭＩＳＦＥＴのゲート構造に本発明を適用する場合、ゲート電極１０８の第２の導電部１０８Ｂの構成材料として、ＴｉＮ、ＭｏＳｉＮ、ＲｕＯ2 、Ｔａ、ＴａＮ、ＴａＣ、Ｗ、ＰｔＷ、Ｐｔなど用いることができ、第２の導電部１０８Ｂの構成材料としては、ｐ型ポリシリコンを用いることができる。
【００４５】
以下、図１に示す本実施形態の半導体装置を製造するための方法の一例について説明する。図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）及び図１０（ａ）〜（ｃ）は本実施形態の半導体装置の製造方法の各工程を示す断面図である。
【００４６】
まず、図８（ａ）に示すように、例えばシリコン基板などの半導体基板１０１にイオン注入法を用いてウェル領域１０２を形成した後、半導体基板１０１の表面部にイオン注入を用いてチャネル領域１０３を形成する。ｎ型ＭＩＳＦＥＴのウェル領域１０２及びチャネル領域１０３を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのウェル領域１０２及びチャネル領域１０３を形成する場合には、例えばリンなどのｎ型不純物のイオン注入を行う。
【００４７】
次に、図８（ｂ）に示すように、半導体基板１０１上に、例えば熱酸化法により厚さ０．１〜５．０ｎｍの酸化シリコン膜からなる絶縁性界面層１０６を形成した後、絶縁性界面層１０６上に、例えばＨｆＯ2 膜からなる高誘電率膜１０７を形成する。ＨｆＯ2 膜の形成は、例えばＨｆＣｌ2 とＮＨ3 とを用いたＣＶＤ（chemical vapor deposition ）法、又は有機系のＨｆガスを用いたＣＶＤ法により行う。或いは、ハフニウム窒化物のターゲットを用いたスパッタリング法により、窒化ハフニウム膜を形成した後、当該窒化ハフニウム膜を酸化することにより、ＨｆＯ2 膜を形成してもよい。その後、高誘電率膜１０７上に、例えばＣＶＤ法によりポリシリコン又はアモルファスシリコンからなる厚さ２００ｎｍ程度までの導電膜１４０を形成する。
【００４８】
次に、図８（ｃ）に示すように、導電膜１４０をゲート電極形状にパターニングすることによって、ダミーゲート電極１５０を形成する。このとき、ダミーゲート電極１５０の外側の高誘電率膜１０７及び絶縁性界面層１０６を除去しても良い。
【００４９】
次に、図９（ａ）に示すように、ダミーゲート電極１５０をマスクとしてイオン注入を行うことにより、ダミーゲート電極１５０の両側の半導体基板１０１の表面部にエクステンション領域１０４を形成する。ｎ型ＭＩＳＦＥＴのエクステンション領域１０４を形成する場合には、例えば砒素又はリンなどのｎ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのエクステンション領域１０４を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。尚、エクステンション領域１０４の一部分は領域Ａ（以下、オーバーラップ領域Ａという）においてダミーゲート電極１５０のチャネル長方向の両端部とオーバーラップするように形成されている。
【００５０】
次に、図９（ｂ）に示すように、ダミーゲート電極１５０の両側面に絶縁性サイドウォールスペーサ１０９を形成する。具体的には、まず、例えばＣＶＤ法によりダミーゲート電極１５０を被覆するように基板全面に酸化シリコン膜を堆積した後、当該酸化シリコン膜をエッチバックすることにより、ダミーゲート電極１５０の両側面に絶縁性サイドウォールスペーサ１０９を形成する。次に、絶縁性サイドウォールスペーサ１０９及びダミーゲート電極１５０をマスクとしてイオン注入を行うことにより、ダミーゲート電極１５０から見て絶縁性サイドウォールスペーサ１０９の外側に位置する半導体基板１０１の表面部に、エクステンション領域１０４よりも深い接合を有するソース・ドレイン領域１０５を形成した後、注入された不純物イオンを活性化するためのアニール処理を施す。ｎ型ＭＩＳＦＥＴのソース・ドレイン領域１０５を形成する場合には、例えば砒素又はリンなどのｎ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのソース・ドレイン領域１０５を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。
【００５１】
次に、図９（ｃ）に示すように、ダミーゲート電極１５０を覆うように半導体基板１０１上に、例えばＣＶＤ法により酸化シリコンからなる層間絶縁膜１１０を形成する。続いて、例えばＣＭＰ（chemical mechanical polishing ）法によりダミーゲート電極１５０の上面が露出するまで層間絶縁膜１１０を除去する。次に、図１０（ａ）に示すように、層間絶縁膜１１０から露出したダミーゲート電極１５０をエッチングにより除去して、高誘電率膜１０７つまりゲート絶縁膜を露出させる。
【００５２】
次に、図１０（ｂ）に示すように、ダミーゲート電極１５０の除去により形成された凹部（以下、ゲート電極形成用凹部という）を含む基板全面に、例えばＣＶＤ法により厚さ２〜２０ｎｍのポリシリコン膜１５１を堆積する。ここで、ｎ型ＭＩＳＦＥＴを形成する場合には、ポリシリコン膜１５１にｎ型不純物をドープし、ｐ型ＭＩＳＦＥＴを形成する場合には、ポリシリコン膜１５１にｐ型不純物をドープする。
【００５３】
次に、図１０（ｃ）に示すように、ポリシリコン膜１５１に対してエッチバックを行うことにより、ゲート電極形成用凹部の壁面に形成されている部分を除いてポリシリコン膜１５１を除去する。これにより、ゲート電極形成用凹部の壁面に、図１に示すゲート電極１０８の第２の導電部１０８Ｂが形成される。
【００５４】
次に、図１に示すゲート電極１０８の第１の導電部１０８Ａとなる導電膜によってゲート電極形成用凹部を埋め込んだ後、当該凹部からはみ出た当該導電膜を例えばＣＭＰ法によって除去することにより、図１に示すゲート電極構造が完成する。ここで、第１の導電部１０８Ａとなる導電膜の材料としては、純金属、合金又は金属化合物等を用いることができる。具体的は、例えばスパッタリング法により、第１の導電部１０８Ａとなる導電膜として、ｎ型ＭＩＳＦＥＴを形成する場合には、ＴｉＮ膜、Ｍｏ膜、ＭｏＳｉＮ膜、Ｔａ膜、Ｗ膜又はＬａＯ膜などを形成し、ｐ型ＭＩＳＦＥＴを形成する場合には、ＴｉＮ膜、ＭｏＳｉＮ膜、ＲｕＯ2 膜、Ｔａ膜、ＴａＮ膜、ＴａＣ膜、Ｗ膜、ＰｔＷ膜又はＰｔ膜などを形成する。
【００５５】
以上に説明した、本実施形態に係る半導体装置の製造方法は、ゲート電極１０８の第２の導電部１０８Ｂの形成後に第１の導電部１０８Ａを形成することを特徴とするものであり、以下のような効果を奏する。すなわち、ダミーゲート電極１５０をエッチングにより除去してゲート電極形成用凹部を形成し、当該凹部内にゲート絶縁膜（高誘電率膜１０７）を露出させた後、第２の導電部１０８Ｂとなるポリシリコン膜１５１をゲート電極形成用凹部内に堆積して当該ポリシリコン膜１５１をエッチバックすることにより第２の導電部１０８Ｂを形成している。そして、第１の導電部１０８Ａとなる導電膜によってゲート電極形成用凹部を埋め込み、その不要部分をＣＭＰ法によって除去することにより、第１の導電部１０８Ａを形成している。このように形成されたゲート電極１０８は、ゲート電極１０８のチャネル長方向の中央部に位置し且つ第１の仕事関数を有する第１の導電部１０８Ａと、ゲート電極１０８のチャネル長方向の両端部に位置し且つ第１の仕事関数とは異なる第２の仕事関数を有する第２の導電部１０８Ｂとから構成される。従って、図１に示す本実施形態の半導体装置による効果、つまり、ゲート電圧に起因して垂直方向に生じる電界の強度を、オーバーラップ領域Ａにおいて選択的に低減することによってＧＩＤＬを低減できるという効果が得られる。
【００５６】
また、本実施形態に係る半導体装置の製造方法によると、ダミーゲート電極１５０の除去により形成したゲート電極形成用凹部に第２の導電部１０８Ｂ及び第１の導電部１０８Ａを順次埋め込むため、本発明のゲート電極構造をパターニングによって形成する場合のように合わせズレが生じることを防止することができる。
【００５７】
また、本実施形態に係る半導体装置の製造方法において、図８（ｂ）に示す工程でゲート絶縁膜となる絶縁性界面層１０６及び高誘電率膜１０７を形成したが、これに代えて、例えば熱酸化法により厚さ０．１〜５．０ｎｍの酸化シリコン膜からなるダミーゲート絶縁膜を形成し、図１０（ａ）に示す工程で当該ダミーゲート絶縁膜をダミーゲート電極１５０と共に除去した後、ゲート電極形成用凹部の底部に、例えば絶縁性界面層及び高誘電率膜からなるゲート絶縁膜を形成しても良い。
【００５８】
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る半導体装置について、ｎ型のＭＩＳＦＥＴを例として、図面を参照しながら説明する。
【００５９】
図１１は、第１の実施形態の変形例に係る半導体装置の構造を示す断面図である。尚、図１１において、図１に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００６０】
図１１に示すように、本変形例に係る半導体装置が図１に示す第１の実施形態と異なっている点は、次の通りである。すなわち、第１の実施形態では、ゲート電極１０８のチャネル長方向の両端部に位置する第２の導電部１０８Ｂが、ゲート電極１０８のチャネル長方向の中央部に位置する第１の導電部１０８Ａを挟むように形成されていた。言い換えると、第２の導電部１０８Ｂはゲート電極１０８の側壁部全体に（ゲート電極１０８の上面から下面まで）形成されていた。それに対して、本変形例では、ゲート電極１０８のチャネル長方向の両端部に位置する第２の導電部１０８Ｂが高誘電率膜１０７つまりゲート絶縁膜と接するように形成されている点は、第１の実施形態と同じであるが、第２の導電部１０８Ｂがゲート電極１０８の上部には形成されておらず、第１の導電部１０８Ａが第２の導電部１０８Ｂ上に乗りかかるように形成されている点が、第１の実施形態と異なっている。
【００６１】
すなわち、第１の実施形態で述べた本発明による効果は、ゲート電極中央の第１の導電部１０８Ａとゲート電極端部の第２の導電部１０８Ｂとがそれぞれゲート絶縁膜と接していれば、得られるのであって、ゲート電極上部において各導電部がどのように形成されているかは関係ないのである。
【００６２】
図１１に示す本変形例に係る半導体装置を製造する場合、第１の実施形態の図１０（ｃ）に示す工程で、ゲート電極形成用凹部の壁面上部に形成されているポリシリコン膜１５１も除去してしまえばよい。これにより、図１２に示すように、ゲート電極形成用凹部の壁面のうち上部を除いて、ゲート電極１０８の第２の導電部１０８Ｂが形成される。
【００６３】
本変形例に係る半導体装置の製造方法によると、ダミーゲート電極１５０をエッチングにより除去してゲート電極形成用凹部を形成し、当該凹部内にゲート絶縁膜（高誘電率膜１０７）を露出させた後、第２の導電部１０８Ｂとなるポリシリコン膜１５１をゲート電極形成用凹部内に堆積して当該ポリシリコン膜１５１をエッチバックすることにより第２の導電部１０８Ｂを形成した後において、ゲート電極形成用凹部の幅をその開口面近傍で広くすることができる。従って、当該凹部を第１の導電部１０８Ａとなる導電膜によって埋め込む際に、当該導電膜の埋め込み性を改善することができる。この結果、スパッタリング法などのカバレッジの悪い成膜方法を用いて第１の導電部１０８Ａとなる導電膜を形成する場合にも、ボイドを発生させることなく、ゲート電極形成用凹部に第１の導電部１０８Ａとなる導電膜を埋め込むことができる。
【００６４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、ｎ型のＭＩＳＦＥＴを例として、図面を参照しながら説明する。
【００６５】
図１３は、第２の実施形態に係る半導体装置の構造を示す断面図である。尚、図１３において、図１に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００６６】
図１３に示すように、本実施形態に係る半導体装置が図１に示す第１の実施形態と異なっている点は、次の通りである。すなわち、第１の実施形態では、ゲート電極１０８のチャネル長方向の両端部に位置する第２の導電部１０８Ｂは矩形状断面を有していた。それに対して、本実施形態では、第２の導電部１０８Ｂがゲート電極１０８のチャネル長方向の両端部に位置している点は、第１の実施形態と同じであるが、第２の導電部１０８Ｂがゲート電極１０８の上部コーナーにおいて丸められている点が、第１の実施形態と異なっている。尚、第２の導電部１０８Ｂの形状の違いに起因して、絶縁性サイドウォールスペーサ１０９の形状も第１の実施形態と若干異なっている。
【００６７】
図１３に示す本実施形態の半導体装置によっても第１の実施形態と同様の効果を得ることができる。
【００６８】
以下、図１３に示す本実施形態の半導体装置を製造するための方法の一例について説明する。図１４（ａ）〜（ｃ）及び図１５（ａ）〜（ｃ）は本実施形態の半導体装置の製造方法の各工程を示す断面図である。
【００６９】
まず、図１４（ａ）に示すように、例えばシリコン基板などの半導体基板１０１にイオン注入法を用いてウェル領域１０２を形成した後、半導体基板１０１の表面部にイオン注入を用いてチャネル領域１０３を形成する。ｎ型ＭＩＳＦＥＴのウェル領域１０２及びチャネル領域１０３を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのウェル領域１０２及びチャネル領域１０３を形成する場合には、例えばリンなどのｎ型不純物のイオン注入を行う。
【００７０】
次に、図１４（ｂ）に示すように、半導体基板１０１上に、例えば熱酸化法により厚さ０．１〜５．０ｎｍの酸化シリコン膜からなる絶縁性界面層１０６を形成した後、絶縁性界面層１０６上に、例えばＨｆＯ2 膜からなる高誘電率膜１０７を形成する。ＨｆＯ2 膜の形成は、例えばＨｆＣｌ2 とＮＨ3 とを用いたＣＶＤ法、又は有機系のＨｆガスを用いたＣＶＤ法により行う。或いは、ハフニウム窒化物のターゲットを用いたスパッタリング法により、窒化ハフニウム膜を形成した後、当該窒化ハフニウム膜を酸化することにより、ＨｆＯ2 膜を形成してもよい。その後、高誘電率膜１０７上に、図１３に示すゲート電極１０８の第１の導電部１０８Ａとなる厚さ２００ｎｍ程度までの導電膜１６０を形成する。ここで、導電膜１６０の材料としては、純金属、合金又は金属化合物等を用いることができる。具体的は、例えばスパッタリング法により、導電膜１６０として、ｎ型ＭＩＳＦＥＴを形成する場合には、ＴｉＮ膜、Ｍｏ膜、ＭｏＳｉＮ膜、Ｔａ膜、Ｗ膜又はＬａＯ膜などを形成し、ｐ型ＭＩＳＦＥＴを形成する場合には、ＴｉＮ膜、ＭｏＳｉＮ膜、ＲｕＯ2 膜、Ｔａ膜、ＴａＮ膜、ＴａＣ膜、Ｗ膜、ＰｔＷ膜又はＰｔ膜などを形成する。
【００７１】
次に、図１４（ｃ）に示すように、導電膜１６０をパターニングして第１の導電部１０８Ａを形成した後、図１５（ａ）に示すように、第１の導電部１０８Ａを覆うように基板全面に、例えばＣＶＤ法により厚さ２〜２０ｎｍのポリシリコン膜１６１を堆積する。ここで、ｎ型ＭＩＳＦＥＴを形成する場合には、ポリシリコン膜１６１にｎ型不純物をドープし、ｐ型ＭＩＳＦＥＴを形成する場合には、ポリシリコン膜１６１にｐ型不純物をドープする。
【００７２】
次に、図１５（ｂ）に示すように、ポリシリコン膜１６１に対してエッチバックを行って第１の導電部１０８Ａの両側面に、ポリシリコン膜１６１からなる第２の導電部１０８Ｂを形成する。これにより、第１の導電部１０８Ａと第２の導電部１０８Ｂとからなるゲート電極１０８が形成される。このとき、ゲート電極１０８の外側の高誘電率膜１０７及び絶縁性界面層１０６を除去しても良い。
【００７３】
次に、図１５（ｃ）に示すように、ゲート電極１０８をマスクとしてイオン注入を行うことにより、ゲート電極１０８の両側の半導体基板１０１の表面部にエクステンション領域１０４を形成する。ｎ型ＭＩＳＦＥＴのエクステンション領域１０４を形成する場合には、例えば砒素又はリンなどのｎ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのエクステンション領域１０４を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。尚、エクステンション領域１０４の一部分は領域Ａ（以下、オーバーラップ領域Ａという）においてゲート電極１０８のチャネル長方向の両端部とオーバーラップするように形成されている。
【００７４】
最後に、図１３に示す構造を得るために、ゲート電極１０８の両側面に絶縁性サイドウォールスペーサ１０９を形成する。具体的には、まず、例えばＣＶＤ法によりゲート電極１０８を被覆するように基板全面に酸化シリコン膜を堆積した後、当該酸化シリコン膜をエッチバックすることにより、ゲート電極１０８の両側面に絶縁性サイドウォールスペーサ１０９を形成する。次に、絶縁性サイドウォールスペーサ１０９及びゲート電極１０８をマスクとしてイオン注入を行うことにより、ゲート電極１０８から見て絶縁性サイドウォールスペーサ１０９の外側に位置する半導体基板１０１の表面部に、エクステンション領域１０４よりも深い接合を有するソース・ドレイン領域１０５を形成した後、注入された不純物イオンを活性化するためのアニール処理を施す。ｎ型ＭＩＳＦＥＴのソース・ドレイン領域１０５を形成する場合には、例えば砒素又はリンなどのｎ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのソース・ドレイン領域１０５を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。
【００７５】
以上に説明した、本実施形態に係る半導体装置の製造方法は、ゲート電極１０８の第１の導電部１０８Ａの形成後に第２の導電部１０８Ｂを形成することを特徴とするものであるが、エッチバックを用いることにより、第１の導電部１０８Ａに対して自己整合的に第２の導電部１０８Ｂを形成するため、第２の導電部１０８Ｂをパターニングによって形成する場合のように合わせズレが生じることを防止することができる。
【００７６】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、ｎ型のＭＩＳＦＥＴを例として、図面を参照しながら説明する。
【００７７】
図１６は、第３の実施形態に係る半導体装置の構造を示す断面図である。尚、図１６において、図１に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００７８】
図１６に示すように、本実施形態に係る半導体装置が図１に示す第１の実施形態と異なっている点は、次の通りである。すなわち、第１の実施形態では、ゲート電極１０８のチャネル長方向の中央部に位置する第１の導電部１０８Ａが、ゲート電極１０８のチャネル長方向の両端部に位置する第２の導電部１０８Ｂによって挟まれるように形成されていた。言い換えると、第１の導電部１０８Ａはゲート電極１０８の中央部全体に（ゲート電極１０８の上面から下面まで）形成されていた。それに対して、本実施形態では、ゲート電極１０８のチャネル長方向の中央部に位置する第１の導電部１０８Ａが高誘電率膜１０７つまりゲート絶縁膜と接するように形成されている点は、第１の実施形態と同じであるが、第１の導電部１０８Ａがゲート電極１０８の下部以外には形成されておらず、第２の導電部１０８Ｂが第１の導電部１０８Ａを跨ぐように形成されている点が、第１の実施形態と異なっている。
【００７９】
すなわち、第１の実施形態で述べた本発明による効果は、ゲート電極中央の第１の導電部１０８Ａとゲート電極端部の第２の導電部１０８Ｂとがそれぞれゲート絶縁膜と接していれば、得られるのであって、ゲート電極上部において各導電部がどのように形成されているかは関係ないのである。
【００８０】
以下、図１６に示す本実施形態の半導体装置を製造するための方法の一例について説明する。図１７（ａ）〜（ｃ）及び図１８（ａ）〜（ｃ）は本実施形態の半導体装置の製造方法の各工程を示す断面図である。
【００８１】
まず、図１７（ａ）に示すように、例えばシリコン基板などの半導体基板１０１にイオン注入法を用いてウェル領域１０２を形成した後、半導体基板１０１の表面部にイオン注入を用いてチャネル領域１０３を形成する。ｎ型ＭＩＳＦＥＴのウェル領域１０２及びチャネル領域１０３を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのウェル領域１０２及びチャネル領域１０３を形成する場合には、例えばリンなどのｎ型不純物のイオン注入を行う。
【００８２】
次に、図１７（ｂ）に示すように、半導体基板１０１上に、例えば熱酸化法により厚さ０．１〜５．０ｎｍの酸化シリコン膜からなる絶縁性界面層１０６を形成した後、絶縁性界面層１０６上に、例えばＨｆＯ2 膜からなる高誘電率膜１０７を形成する。ＨｆＯ2 膜の形成は、例えばＨｆＣｌ2 とＮＨ3 とを用いたＣＶＤ法、又は有機系のＨｆガスを用いたＣＶＤ法により行う。或いは、ハフニウム窒化物のターゲットを用いたスパッタリング法により、窒化ハフニウム膜を形成した後、当該窒化ハフニウム膜を酸化することにより、ＨｆＯ2 膜を形成してもよい。その後、高誘電率膜１０７上に、図１６に示すゲート電極１０８の第１の導電部１０８Ａとなる例えば厚さ１０〜５０ｎｍ程度の導電膜１７０を形成する。ここで、導電膜１７０の材料としては、純金属、合金又は金属化合物等を用いることができる。具体的は、例えばスパッタリング法により、導電膜１７０として、ｎ型ＭＩＳＦＥＴを形成する場合には、ＴｉＮ膜、Ｍｏ膜、ＭｏＳｉＮ膜、Ｔａ膜、Ｗ膜又はＬａＯ膜などを形成し、ｐ型ＭＩＳＦＥＴを形成する場合には、ＴｉＮ膜、ＭｏＳｉＮ膜、ＲｕＯ2 膜、Ｔａ膜、ＴａＮ膜、ＴａＣ膜、Ｗ膜、ＰｔＷ膜又はＰｔ膜などを形成する。
【００８３】
次に、図１７（ｃ）に示すように、導電膜１７０をパターニングして第１の導電部１０８Ａを形成した後、図１８（ａ）に示すように、第１の導電部１０８Ａを覆うように基板全面に、例えばＣＶＤ法により厚さ２００ｎｍ程度までのポリシリコン膜１７１を堆積する。ここで、ｎ型ＭＩＳＦＥＴを形成する場合には、ポリシリコン膜１７１にｎ型不純物をドープし、ｐ型ＭＩＳＦＥＴを形成する場合には、ポリシリコン膜１７１にｐ型不純物をドープする。
【００８４】
次に、図１８（ｂ）に示すように、ゲート電極形成領域を覆うレジストパターン（図示省略）をマスクとして、ポリシリコン膜１７１に対してドライエッチングを行うことにより、第１の導電部１０８Ａを覆うようにポリシリコン膜１７１からなる第２の導電部１０８Ｂを形成する。これにより、第１の導電部１０８Ａと第２の導電部１０８Ｂとからなるゲート電極１０８が形成される。このとき、ゲート電極１０８の外側の高誘電率膜１０７及び絶縁性界面層１０６を除去しても良い。
【００８５】
次に、図１８（ｃ）に示すように、ゲート電極１０８をマスクとしてイオン注入を行うことにより、ゲート電極１０８の両側の半導体基板１０１の表面部にエクステンション領域１０４を形成する。ｎ型ＭＩＳＦＥＴのエクステンション領域１０４を形成する場合には、例えば砒素又はリンなどのｎ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのエクステンション領域１０４を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。尚、エクステンション領域１０４の一部分は領域Ａ（以下、オーバーラップ領域Ａという）においてゲート電極１０８のチャネル長方向の両端部とオーバーラップするように形成されている。
【００８６】
最後に、図１６に示す構造を得るために、ゲート電極１０８の両側面に絶縁性サイドウォールスペーサ１０９を形成する。具体的には、まず、例えばＣＶＤ法によりゲート電極１０８を被覆するように基板全面に酸化シリコン膜を堆積した後、当該酸化シリコン膜をエッチバックすることにより、ゲート電極１０８の両側面に絶縁性サイドウォールスペーサ１０９を形成する。次に、絶縁性サイドウォールスペーサ１０９及びゲート電極１０８をマスクとしてイオン注入を行うことにより、ゲート電極１０８から見て絶縁性サイドウォールスペーサ１０９の外側に位置する半導体基板１０１の表面部に、エクステンション領域１０４よりも深い接合を有するソース・ドレイン領域１０５を形成した後、注入された不純物イオンを活性化するためのアニール処理を施す。ｎ型ＭＩＳＦＥＴのソース・ドレイン領域１０５を形成する場合には、例えば砒素又はリンなどのｎ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのソース・ドレイン領域１０５を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。
【００８７】
以上に説明した、本実施形態に係る半導体装置の製造方法は、ゲート電極１０８の第１の導電部１０８Ａの形成後に第２の導電部１０８Ｂを形成することを特徴とするものであり、以下のような効果を奏する。すなわち、ゲート絶縁膜（高誘電率膜１０７）上にゲート電極１０８の第１の導電部１０８Ａとなる導電膜１７０を形成し、導電膜１７０をパターニングして第１の導電部１０８Ａを形成した後、第１の導電部１０８Ａの仕事関数とは異なる仕事関数を有するポリシリコン膜１７１を第１の導電部１０８Ａを覆うように形成し、ポリシリコン膜１７１をエッチングすることにより第２の導電部１０８Ｂを形成している。このように形成されたゲート電極１０８は、ゲート電極１０８のチャネル長方向の中央部に位置し且つ第１の仕事関数を有する第１の導電部１０８Ａと、ゲート電極１０８のチャネル長方向の両端部に位置し且つ第１の仕事関数とは異なる第２の仕事関数を有する第２の導電部１０８Ｂとから構成される。従って、図１に示す第１の実施形態の半導体装置と同様の効果、つまり、ゲート電圧に起因して垂直方向に生じる電界の強度を、オーバーラップ領域Ａにおいて選択的に低減することによってＧＩＤＬを低減できるという効果が得られる。
【００８８】
（第３の実施形態の変形例）
以下、本発明の第３の実施形態の変形例に係る半導体装置について、ｎ型のＭＩＳＦＥＴを例として、図面を参照しながら説明する。
【００８９】
図１９は、第３の実施形態の変形例に係る半導体装置の構造を示す断面図である。尚、図１９において、図１に示す第１の実施形態又は図１６に示す第３の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００９０】
図１９に示すように、本変形例に係る半導体装置が図１に示す第１の実施形態と異なっている点は、次の通りである。すなわち、第１の実施形態では、ゲート電極１０８のチャネル長方向の中央部に位置する第１の導電部１０８Ａが、ゲート電極１０８のチャネル長方向の両端部に位置する第２の導電部１０８Ｂによって挟まれるように形成されていた。言い換えると、第１の導電部１０８Ａはゲート電極１０８の中央部全体に（ゲート電極１０８の上面から下面まで）形成されていた。それに対して、本実施形態では、ゲート電極１０８のチャネル長方向の中央部に位置する第１の導電部１０８Ａが高誘電率膜１０７つまりゲート絶縁膜と接するように形成されている点は、第１の実施形態と同じであるが、第１の導電部１０８Ａがゲート電極１０８の上部には形成されておらず、第２の導電部１０８Ｂが第１の導電部１０８Ａを跨ぐように形成されている点が、第１の実施形態と異なっている。
【００９１】
すなわち、第１の実施形態で述べた本発明による効果は、ゲート電極中央の第１の導電部１０８Ａとゲート電極端部の第２の導電部１０８Ｂとがそれぞれゲート絶縁膜と接していれば、得られるのであって、ゲート電極上部において各導電部がどのように形成されているかは関係ないのである。
【００９２】
また、本変形例に係る半導体装置が図１６に示す第３の実施形態と異なっている点は、次の通りである。すなわち、第３の実施形態では、第１の導電部１０８Ａが単一の仕事関数を有する単一の材料（例えば金属）から構成されていたのに対して、本変形例では、第１の導電部１０８Ａは、下層の（高誘電率膜１０７つまりゲート絶縁膜と接する）金属含有層１１１と上層のシリコン層１１２との積層構造を有している。
【００９３】
その他、本変形例に係る半導体装置においては、図１９に示すように、第１又は第３の実施形態と異なり、ゲート電極１０８及びソース・ドレイン領域１０５のそれぞれの表面部にシリサイド層１１３が形成されている。
【００９４】
以下、図１９に示す本変形例の半導体装置を製造するための方法の一例について説明する。図２０（ａ）〜（ｃ）及び図２１（ａ）〜（ｃ）は本変形例の半導体装置の製造方法の各工程を示す断面図である。
【００９５】
まず、図２０（ａ）に示すように、例えばシリコン基板などの半導体基板１０１にイオン注入法を用いてウェル領域１０２を形成した後、半導体基板１０１の表面部にイオン注入を用いてチャネル領域１０３を形成する。ｎ型ＭＩＳＦＥＴのウェル領域１０２及びチャネル領域１０３を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのウェル領域１０２及びチャネル領域１０３を形成する場合には、例えばリンなどのｎ型不純物のイオン注入を行う。
【００９６】
次に、図２０（ｂ）に示すように、半導体基板１０１上に、例えば熱酸化法により厚さ０．１〜５．０ｎｍの酸化シリコン膜からなる絶縁性界面層１０６を形成した後、絶縁性界面層１０６上に、例えばＨｆＯ2 膜からなる高誘電率膜１０７を形成する。ＨｆＯ2 膜の形成は、例えばＨｆＣｌ2 とＮＨ3 とを用いたＣＶＤ法、又は有機系のＨｆガスを用いたＣＶＤ法により行う。或いは、ハフニウム窒化物のターゲットを用いたスパッタリング法により、窒化ハフニウム膜を形成した後、当該窒化ハフニウム膜を酸化することにより、ＨｆＯ2 膜を形成してもよい。その後、高誘電率膜１０７上に、図１９に示すゲート電極１０８の第１の導電部１０８Ａの一部となる例えば厚さ１０〜５０ｎｍ程度の金属含有層１１１を形成する。ここで、金属含有層１１１の材料としては、純金属、合金又は金属化合物等を用いることができる。具体的は、例えばスパッタリング法により、金属含有層１１１として、ｎ型ＭＩＳＦＥＴを形成する場合には、ＴｉＮ膜、Ｍｏ膜、ＭｏＳｉＮ膜、Ｔａ膜、Ｗ膜又はＬａＯ膜などを形成し、ｐ型ＭＩＳＦＥＴを形成する場合には、ＴｉＮ膜、ＭｏＳｉＮ膜、ＲｕＯ2 膜、Ｔａ膜、ＴａＮ膜、ＴａＣ膜、Ｗ膜、ＰｔＷ膜又はＰｔ膜などを形成する。続いて、金属含有層１１１上に、図１９に示すゲート電極１０８の第１の導電部１０８Ａの一部となる厚さ２００ｎｍ程度までのシリコン層１１２を例えばＣＶＤ法を用いて堆積する。ここで、シリコン層１１２の材料としては、ポリシリコン又はアモルファスシリコンのいずれを用いても良い。
【００９７】
次に、図２０（ｃ）に示すように、リソグラフィ技術により第１の導電部１０８Ａの形成領域を覆うように形成したレジストパターン（図示省略）をマスクとして、シリコン層１１２及び金属含有層１１１に対してドライエッチングを行って、金属含有層１１１及びシリコン層１１２からなる第１の導電部１０８Ａを形成する。このとき、レジストパターンに代えて、ＳｉＯ2 膜又は窒化シリコン膜等をマスクとして用いてもよい。続いて、図２１（ａ）に示すように、第１の導電部１０８Ａを被覆するように基板全面に、図１９に示すゲート電極１０８の第２の導電部１０８Ｂとなる厚さ５０〜２００ｎｍ程度のポリシリコン膜１８１を例えばＣＶＤ法により堆積する。ここで、ｎ型ＭＩＳＦＥＴを形成する場合には、ポリシリコン膜１８１にｎ型不純物をドープし、ｐ型ＭＩＳＦＥＴを形成する場合には、ポリシリコン膜１８１にｐ型不純物をドープする。また、このとき、シリコン層１１２からなる第１の導電部１０８Ａにも、ポリシリコン膜１８１にドープした不純物と同じ不純物をドープする。また、ポリシリコン膜１８１に代えて、アモルファスシリコン膜を形成しても良い。
【００９８】
次に、図２１（ｂ）に示すように、リソグラフィ技術によりゲート電極形成領域を覆うように形成したレジストパターン（図示省略）をマスクとして、ポリシリコン膜１８１に対してドライエッチングを行うことにより、第１の導電部１０８Ａを覆うようにポリシリコン膜１８１からなる第２の導電部１０８Ｂを形成する。これにより、第１の導電部１０８Ａと第２の導電部１０８Ｂとからなるゲート電極１０８が形成される。このとき、ゲート電極１０８の外側の高誘電率膜１０７及び絶縁性界面層１０６を除去しても良い。また、レジストパターンに代えて、ＳｉＯ2 膜又は窒化シリコン膜等をマスクとして用いてもよい。
【００９９】
次に、図２１（ｃ）に示すように、ゲート電極１０８をマスクとしてイオン注入を行うことにより、ゲート電極１０８の両側の半導体基板１０１の表面部にエクステンション領域１０４を形成する。ｎ型ＭＩＳＦＥＴのエクステンション領域１０４を形成する場合には、例えば砒素又はリンなどのｎ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのエクステンション領域１０４を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。尚、エクステンション領域１０４の一部分は領域Ａ（以下、オーバーラップ領域Ａという）においてゲート電極１０８のチャネル長方向の両端部とオーバーラップするように形成されている。
【０１００】
次に、図１９に示す構造を得るために、ゲート電極１０８の両側面に絶縁性サイドウォールスペーサ１０９を形成する。具体的には、まず、例えばＣＶＤ法によりゲート電極１０８を被覆するように基板全面に酸化シリコン膜を堆積した後、当該酸化シリコン膜をエッチバックすることにより、ゲート電極１０８の両側面に絶縁性サイドウォールスペーサ１０９を形成する。次に、絶縁性サイドウォールスペーサ１０９及びゲート電極１０８をマスクとしてイオン注入を行うことにより、ゲート電極１０８から見て絶縁性サイドウォールスペーサ１０９の外側に位置する半導体基板１０１の表面部に、エクステンション領域１０４よりも深い接合を有するソース・ドレイン領域１０５を形成した後、注入された不純物イオンを活性化するためのアニール処理を施す。ｎ型ＭＩＳＦＥＴのソース・ドレイン領域１０５を形成する場合には、例えば砒素又はリンなどのｎ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのソース・ドレイン領域１０５を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。
【０１０１】
最後に、ゲート電極１０８及びソース・ドレイン領域１０５のそれぞれの表面部（絶縁性サイドウォールスペーサ１０９に覆われていない部分）にシリサイド層１１３を形成する。シリサイド層１１３の形成においては、まず、ゲート電極１０８及びソース・ドレイン領域１０５を覆うように基板全面に、例えばニッケル、コバルト又は白金からなる金属膜を形成する。続いて、熱処理を行って、ゲート電極１０８及びソース・ドレイン領域１０５のそれぞれの表面部を構成するシリコンと金属膜とを反応させることによって、シリサイド層１１３を形成する。その後、未反応の金属膜を除去する。
【０１０２】
以上に説明した、本変形例に係る半導体装置の製造方法は、ゲート電極１０８の第１の導電部１０８Ａの形成後に第２の導電部１０８Ｂを形成することを特徴とするものであり、以下のような効果を奏する。すなわち、ゲート絶縁膜（高誘電率膜１０７）上にゲート電極１０８の第１の導電部１０８Ａとなる金属含有層１１１及びシリコン層１１２を形成し、金属含有層１１１及びシリコン層１１２をパターニングして第１の導電部１０８Ａを形成した後、第１の導電部１０８Ａ（正確には金属含有層１１１）の仕事関数とは異なる仕事関数を有するポリシリコン膜１８１を第１の導電部１０８Ａを覆うように形成し、ポリシリコン膜１８１をエッチングすることにより第２の導電部１０８Ｂを形成している。このように形成されたゲート電極１０８は、ゲート電極１０８のチャネル長方向の中央部に位置し且つ第１の仕事関数を有する第１の導電部１０８Ａと、ゲート電極１０８のチャネル長方向の両端部に位置し且つ第１の仕事関数とは異なる第２の仕事関数を有する第２の導電部１０８Ｂとから構成される。従って、図１に示す第１の実施形態の半導体装置と同様の効果、つまり、ゲート電圧に起因して垂直方向に生じる電界の強度を、オーバーラップ領域Ａにおいて選択的に低減することによってＧＩＤＬを低減できるという効果が得られる。
【産業上の利用可能性】
【０１０３】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＩＳＦＥＴのゲート電極の構造に本発明を適用した場合には、リーク電流を抑制できるという効果が得られ、有用である。
【図面の簡単な説明】
【０１０４】
【図１】図１は本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置によって得られる効果を説明するための図である。
【図３】図３（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置によって得られる効果を説明するための図である。
【図４】図４（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置によって得られる効果を説明するための図である。
【図５】図５（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置によって得られる効果を説明するための図である。
【図６】図６は、本発明の第１の実施形態に係る半導体装置によって得られる効果を説明するための図である。
【図７】図７は、本発明の第１の実施形態に係る半導体装置において使用可能なゲート電極用の各種材料と仕事関数との関係を示す図である。
【図８】図８（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】図１１は本発明の第１の実施形態の変形例に係る半導体装置の構造を示す断面図である。
【図１２】図１２は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】図１３は本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図１４】図１４（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１５】図１５（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１６】図１６は本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。
【図１７】図１７（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１８】図１８（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１９】図１９は本発明の第３の実施形態の変形例に係る半導体装置の構造を示す断面図である。
【図２０】図２０（ａ）〜（ｃ）は、本発明の第３の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２１】図２１（ａ）〜（ｃ）は、本発明の第３の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２２】図２２は従来の半導体装置を示す断面図である。
【図２３】図２３は従来の半導体装置を示す断面図である。
【符号の説明】
【０１０５】
１０１ 半導体基板
１０２ ウェル領域
１０３ チャネル領域
１０４ エクステンション領域
１０５ ソース・ドレイン領域
１０６ 絶縁性界面層
１０７ 高誘電率膜
１０８ ゲート電極
１０８Ａ 第１の導電部
１０８Ｂ 第２の導電部
１０９ 絶縁性サイドウォールスペーサ
１１０ 層間絶縁膜
１１１ 金属含有層
１１２ シリコン層
１１３ シリサイド層
１４０ 導電膜
１５０ ダミーゲート電極
１５１ ポリシリコン膜
１６０ 導電膜
１６１ ポリシリコン膜
１７０ 導電膜
１７１ ポリシリコン膜
１８１ ポリシリコン膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲート電極の構造に関する。
【背景技術】
【０００２】
図２２は従来の半導体装置、具体的にはＭＩＳＦＥＴの構造を示す断面図である。図２２に示すように、基板１１のウェル領域１２の表面部にチャネル領域１３が形成されており、チャネル領域１３の両側にエクステンション領域１４が形成されており、チャネル領域１３及び各エクステンション領域１４を挟むようにソース・ドレイン領域１５が形成されている。チャネル領域１３上にはゲート絶縁膜１６が形成されており、ゲート絶縁膜１６の上にゲート電極１７が形成されている。また、エクステンション領域１４上にはゲート電極１７を挟むように絶縁性サイドウォールスペーサ１８が形成されている。ゲート絶縁膜１６は、ＳｉＯ2 等の低い比誘電率を有する単一種類の材料により形成されている。ゲート電極１７は、多結晶シリコン等の単一の仕事関数を有する材料により形成されている。絶縁性サイドウォールスペーサ１８はＳｉＯ2 又はＳｉＮにより形成されている。尚、各エクステンション領域１４の一部分は領域Ａ（以下、オーバーラップ領域Ａという）においてゲート電極１７とオーバーラップするように形成されている。
【０００３】
以下、ＭＩＳＦＥＴの微細化に伴う半導体装置内部の電界強度の増大について述べる。
【０００４】
半導体装置の高速化及び高性能化が進み、半導体装置が微細化されるに伴い、エクステンション領域はより浅く形成される。これにより、エクステンション領域のシート抵抗が増大する。このため、ＭＩＳＦＥＴの電流駆動能力を維持するために電圧を下げにくくなり、電圧のスケーリングが困難になってくる。その結果、半導体装置の内部の電界強度が増大してしまう。
【０００５】
半導体装置内部の高電界の影響として、ゲート電圧により生じる電界に起因するドレイン電流リーク（ＧＩＤＬ：Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）がある。
【０００６】
図２２に示す半導体装置において、前述のＧＩＤＬが生じるメカニズムについて説明する。
【０００７】
ソース・ドレイン領域１５のうちのドレイン領域にドレイン電圧が印加されると、ゲート絶縁膜１６との界面近傍に位置するエクステンション領域１４のオーバーラップ領域Ａにおいて、ドレイン電圧によりチャネル長方向に生じる電界と、ゲート電極１７に印加されるゲート電圧により垂直方向（基板１１の主面に対して垂直な方向）に生じる電界とが重畳され、オーバーラップ領域Ａにおいて高電界が生じてしまう。これにより、バンド間トンネルによりキャリアが発生し、それがリーク電流つまりＧＩＤＬの原因となる。尚、ＧＩＤＬは、ゲート絶縁膜１６が薄くなったり、或いは、ゲート絶縁膜１６の比誘電率が高くなると増大する。
【０００８】
このＧＩＤＬを抑制する方法として、特許文献１に、ゲート絶縁膜の側面がゲート電極の側面よりもゲート電極内部側に入り込んだ構造を有する半導体装置が提案されている。
【０００９】
以下、図２３を参照しながら、特許文献１に開示された従来の半導体装置について説明する。図２３に示すように、シリコン基板等の半導体基板２１のウェル領域２２の表面部にチャネル領域２３が形成されており、チャネル領域２３の両側にソース・ドレイン領域２４が形成されている。チャネル領域２３上には、高い比誘電率（ｋ＝４０）を有するゲート絶縁膜２５が形成されており、ゲート絶縁膜２５の上にゲート電極２６が形成されている。ゲート電極２６の両側面には絶縁性サイドウォールスペーサ２７が形成されている。尚、各ソース・ドレイン領域２４の一部分は領域Ａ（以下、オーバーラップ領域Ａという）においてゲート電極２６とオーバーラップするように形成されている。すなわち、チャネル領域２３とソース・ドレイン領域２４との境界がゲート電極２６の側面よりもゲート電極２６の内部側に位置している。また、ゲート絶縁膜２５の側面も、ゲート電極２６の側面よりもゲート電極２６の内部側に位置している。詳細には、ゲート絶縁膜２５の側面は、ゲート電極２６の側面からオフセット量Ｂだけゲート電極２６の内部側に入り込んでおり、オーバーラップ領域Ａ上に位置している。
【００１０】
特許文献１に開示された、図２３に示す構造を用いることによって、チャネル領域２３の一部分がゲート絶縁膜２５により覆われないことになり、当該部分においてゲート電圧による電界が十分に作用しなくなるため、オーバーラップ領域Ａでの電界を弱めることができ、それによってＧＩＤＬを低減することができる。
【特許文献１】特開２００４−１８６２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図２３に示す従来の半導体装置においては、以下のような問題が存在する。すなわち、ゲート絶縁膜２５の側面がゲート電極２６の側面よりもオフセット量Ｂだけゲート電極２６の内部側に入り込んだ構造を用いているため、オーバーラップ領域Ａの実質的な範囲がオフセット量Ｂだけ減少する。すなわち、オーバーラップ領域Ａのうちゲート絶縁膜２５が形成されていない部分のソース・ドレイン領域２４において、ゲート電圧による電界が十分に作用しないことにより寄生抵抗が増加するため、駆動能力が低下するという問題が生じる。
【００１２】
前記に鑑み、本発明は、駆動能力を低下させることなく、半導体装置内部の高電界が与える影響によって生じるＧＩＤＬを低減することを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明に係る半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の表面部における前記ゲート電極の両側に形成された不純物領域とを備え、前記ゲート電極は、前記ゲート電極のチャネル長方向の中央部に位置し且つ前記ゲート絶縁膜と接する第１の導電部と、前記ゲート電極の前記チャネル長方向の両端部に位置し且つ前記ゲート絶縁膜と接する第２の導電部とを含み、前記第１の導電部の第１の仕事関数と前記第２の導電部の第２の仕事関数とが異なっている。
【００１４】
本発明の半導体装置によると、ゲート電極中央部（第１の導電部）の第１の仕事関数とゲート電極両端部（第２の導電部）の第２の仕事関数とが異なっているため、第２の仕事関数のみをゲート電極両側の不純物領域（例えばエクステンション領域）の第３の仕事関数に近づけてやることができる。このため、不純物領域の一部分とゲート電極両端部との実質的なオーバーラップ領域を確保しつつ、ゲート電圧に起因して基板主面に対して垂直な方向に生じる電界の強度を、ゲート電極両端部の第２の導電部の下側においてのみ低減することができる。従って、駆動能力を低下させることなく、半導体装置内部の高電界が与える影響によって生じるＧＩＤＬを低減することができる。また、ゲート電極両端部の下側の電界強度つまり半導体装置内部の最大電界強度を低下させることができるため、ホットキャリアの発生を抑制することができる。
【００１５】
すなわち、本発明の半導体装置において、前記不純物領域の第３の仕事関数と前記第１の導電部の前記第１の仕事関数との差と比べて、前記不純物領域の前記第３の仕事関数と前記第２の導電部の前記第２の仕事関数との差が小さい。
【００１６】
具体的には、本発明の半導体装置において、前記不純物領域及び前記第２の導電部はそれぞれｎ型シリコンから構成されており、前記第１の導電部は金属又は金属化合物から構成されていてもよい。この場合、前記金属はＭｏ、Ｔａ又はＷであってもよく、前記金属化合物はＴｉＮ、ＭｏＳｉＮ又はＬａＯであってもよい。ここで、金属化合物は合金であっても良い。
【００１７】
或いは、本発明の半導体装置において、前記不純物領域及び前記第２の導電部はそれぞれｐ型シリコンから構成されており、前記第１の導電部は金属又は金属化合物から構成されていてもよい。この場合、前記金属はＴａ、Ｗ又はＰｔであってもよく、前記金属化合物はＴｉＮ、ＭｏＳｉＮ、ＲｕＯ2 、ＴａＮ、ＴａＣ又はＰｔＷであってもよい。
【００１８】
尚、本発明の半導体装置において、前記不純物領域はエクステンション領域であってもよい。この場合、前記エクステンション領域の一部分が前記ゲート電極の前記チャネル長方向の両端部とオーバーラップしており、前記ゲート絶縁膜の両側面が前記エクステンション領域上に位置していてもよい。また、前記ゲート電極から見て前記エクステンション領域の外側の前記半導体基板の表面部に形成されたソース・ドレイン領域を備えていてもよいし、前記ゲート電極の両側面に形成された絶縁性サイドウォールスペーサを備えていてもよい。ここで、エクステンション領域はＬＤＤ（lightly doped drain ）領域であっても良い。
【００１９】
また、本発明の半導体装置において、前記ゲート絶縁膜が高誘電率膜を含むと、ゲート絶縁膜の酸化膜換算膜厚を小さくしつつ物理膜厚を大きくすることができるので、リーク電流を抑制しながら、トランジスタを高性能化することができる。ここで、高誘電率膜とは、シリコン酸化膜（比誘電率３．９）よりも高い比誘電率、望ましくは８以上の比誘電率を有する絶縁性酸化物膜である。また、この場合、前記ゲート絶縁膜が、前記半導体基板と前記高誘電率膜との間に形成された絶縁性界面層を含むと、界面特性を向上させることができる。
【００２０】
また、本発明の半導体装置において、前記第１の導電部と前記第２の導電部とは電気的に接続されていてもよいし、前記第１の導電部は前記第２の導電部上に乗りかかるように形成されていてもよいし、前記第２の導電部は前記第１の導電部を跨ぐように形成されていてもよい。
【００２１】
また、本発明の半導体装置において、前記ゲート絶縁膜の側面と前記ゲート電極の側面とが面一であると、ゲート絶縁膜の側面がゲート電極の側面よりもゲート電極内部側に入り込んだ構造のように不純物領域の一部分とゲート電極両端部との実質的なオーバーラップ領域が低減してしまう事態を回避することができる。
【００２２】
尚、本発明の半導体装置を製造する際には、ダミーゲートを用いて形成した凹部の壁面に前記第２の導電部を形成した後、当該凹部が埋まるように前記第１の導電部を形成することにより、前記ゲート電極を形成してもよい。或いは、前記第１の導電部を形成した後、前記第１の導電部を覆うように導電膜を形成し、その後、当該導電膜に対してエッチバック又はパターニングを行って前記第１の導電部の側壁に前記第２の導電部を形成することにより、前記ゲート電極を形成してもよい。
【発明の効果】
【００２３】
本発明によると、ゲート電極両端部の下側において生じる半導体装置内部の最大電界強度を選択的に低減させることができるため、駆動能力を低下させることなく、半導体装置内部の高電界が与える影響によって生じるＧＩＤＬを低減することができる。
【００２４】
また、本発明によると、半導体装置内部の最大電界強度を低減させることができるため、ホットキャリアの発生を抑制することができる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、ｎ型のＭＩＳＦＥＴを例として、図面を参照しながら説明する。
【００２６】
図１は、第１の実施形態に係る半導体装置の構造を示す断面図である。図１に示すように、例えばシリコン基板等の半導体基板１０１にｐ型のウェル領域１０２が形成されており、ウェル領域１０２の表面部にｐ型のチャネル領域１０３が形成されている。ウェル領域１０２の表面部におけるチャネル領域１０３の両側には例えばｎ型のエクステンション領域１０４が形成されていると共に、チャネル領域１０３及びエクステンション領域１０４を挟むように例えばｎ+ 型のソース・ドレイン領域１０５が形成されている。チャネル領域１０３上には、例えば比誘電率ｋ＝３．９を有する絶縁性界面層１０６及び絶縁性界面層１０６よりも高い比誘電率（例えばｋ＝４０）を有する高誘電率膜１０７が順次形成され、ゲート絶縁膜を構成している。高誘電率膜１０７上にはゲート電極１０８が形成されており、ゲート電極１０８を挟むようにエクステンション領域１０４上に例えばＳｉＯ2 からなる絶縁性サイドウォールスペーサ１０９が形成されている。ここで、絶縁性界面層１０６は、例えばＳｉＯ2 膜、ＳｉＮ膜、ＨｆＳｉＯx 膜、ＺｒＳｉＯx 膜又はＡｌＳｉＯx 膜等である。また、エクステンション領域１０４の一部分は領域Ａ（以下、オーバーラップ領域Ａという）においてゲート電極１０８のチャネル長方向の両端部とオーバーラップするように形成されている。すなわち、チャネル領域１０３とエクステンション領域１０４との境界はゲート電極１０８の側面よりもゲート電極１０８の内部側に入り込んでいる。尚、絶縁性界面層１０６及び高誘電率膜１０７からなるゲート絶縁膜の側面とゲート電極１０８の側面とは面一であり、当該ゲート絶縁膜の両側面はエクステンション領域１０４上に位置する。
【００２７】
本実施形態の特徴は、ゲート電極１０８が、ゲート電極１０８のチャネル長方向の中央部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第１の導電部１０８Ａと、ゲート電極１０８のチャネル長方向の両端部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第２の導電部１０８Ｂとを含み、第１の導電部１０８Ａの第１の仕事関数と第２の導電部１０８Ｂの第２の仕事関数とが異なっていることである。尚、第１の導電部１０８Ａと第２の導電部１０８Ｂとは電気的に接続されている。
【００２８】
具体的には、第１の導電部１０８Ａは、例えば４．４ｅＶの仕事関数（第１の仕事関数）を有しており、例えば金属から構成されている。また、第２の導電部１０８Ｂは、第１の導電部１０８Ａと比べてエクステンション領域１０４つまりｎ型シリコンの仕事関数（第３の仕事関数）により近い例えば４．２ｅＶの仕事関数（第２の仕事関数）を有しており、第１の導電部１０８Ａを挟むように形成されている。ここで、第１の導電部１０８Ａの両側に設けられた第２の導電部１０８Ｂのそれぞれは幅（チャネル長方向の幅）Ｃを有する。すなわち、第１の導電部１０８Ａと第２の導電部１０８Ｂとの境界は、高誘電率膜１０７つまりゲート絶縁膜の側面からゲート電極１０８の内部側に幅Ｃだけ入り込んでいる。
【００２９】
尚、第２の導電部１０８Ｂの幅Ｃは０ｎｍよりも大きければ、後述する効果を得ることができる。また、第２の導電部１０８Ｂの幅Ｃはオーバーラップ領域Ａの長さよりも大きくてもよいが、トランジスタ特性を劣化させないためには、オーバーラップ領域Ａの長さに対する第２の導電部１０８Ｂの幅Ｃの超過分が５ｎｍを超えないことが好ましい。
【００３０】
以下、図１に示す本実施形態の半導体装置つまりｎ型のＭＩＳＦＥＴに正のドレイン電圧及び負のゲート電圧を印加した場合にオーバーラップ領域Ａに生じる垂直方向（半導体基板１０１の主面に対して垂直な方向を言う。以下同じ）の電界について説明する。本実施形態においては、オーバーラップ領域Ａ上に位置する部分のゲート電極１０８つまり第２の導電部１０８Ｂの第２の仕事関数は第１の導電部１０８Ａの第１の仕事関数よりもｎ型のエクステンション領域１０４つまりｎ型シリコンの第３の仕事関数に近い。このため、ｎ型のエクステンション領域１０４の第３の仕事関数と第２の導電部１０８Ｂの第２の仕事関数との差は、ｎ型のエクステンション領域１０４の第３の仕事関数と第１の導電部１０８Ａの第１の仕事関数との差よりも小さくなる。その結果、オーバーラップ領域Ａの長さを一定に保ったまま、言い換えると、エクステンション領域１０４の一部分とゲート電極１０８の両端部との実質的なオーバーラップ領域を確保しつつ、ゲート電圧に起因して垂直方向に生じる電界の強度を、オーバーラップ領域Ａにおいて選択的に低減することができる。従って、駆動能力を低下させることなく、半導体装置内部の高電界が与える影響によって生じるＧＩＤＬを低減することができる。また、ゲート電極１０８の両端部の下側の電界強度つまり半導体装置内部の最大電界強度を低下させることができるため、ホットキャリアの発生を抑制することができる。
【００３１】
以下、ゲート電極１０８における第２の導電部１０８Ｂの第２の仕事関数をｎ型のエクステンション領域１０４つまりｎ型シリコンの第３の仕事関数に近づけてやることにより、オーバーラップ領域Ａにおける垂直方向の電界の強度を低減できる理由について詳述する。
【００３２】
図２（ａ）は一般的なｎ型ＭＩＳＦＥＴの断面図である。図２（ａ）に示すｎ型ＭＩＳＦＥＴは、ゲート電極とゲート絶縁膜とｐ- 型のウェル領域とｎ+ 型のソース領域とｎ+ 型のドレイン領域とからなる。尚、説明を簡略化するために、ゲート電極は単一の仕事関数を持つ材料によって構成されているものとする。図２（ｂ）及び図２（ｃ）はそれぞれ図２（ａ）中のＡ−Ａ’線に沿ったバンド構造の模式図であり、図２（ｂ）はゲート電極が４．１ｅＶの仕事関数（ｎ+ 型のポリシリコンの仕事関数に相当）を持つ場合のバンド構造の模式図であり、図２（ｃ）はゲート電極が４．６ｅＶの仕事関数（大きい仕事関数）を持つ場合のバンド構造の模式図である。尚、図２（ｂ）及び図２（ｃ）において、ｎ+ 型のドレイン領域の仕事関数は４．１ｅＶであるとしている。また、図２（ｂ）及び図２（ｃ）に示すバンド構造はいずれも、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄがともに０Ｖである場合のものである。また、図２（ｂ）及び図２（ｃ）において、縦軸は電位の大きさ（下向きを正）を表し、横軸は位置を表し、バンドを示す線の傾きが電界強度を示す。図２（ｂ）に示すように、ゲート電極が４．１ｅＶの仕事関数を持つ場合、ドレイン領域の仕事関数とゲート電極の仕事関数との間に差がないため、ｎ+ 型のドレイン領域とゲート絶縁膜との間においてバンドの曲がりは生じない。一方、図２（ｃ）に示すように、ゲート電極が大きい仕事関数（４．６ｅＶ）を持つ場合、ゲート電極の仕事関数がドレイン領域の仕事関数よりも大きくなるため、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄがともに０Ｖであったとしても、その差に相当する正の電圧（およそ４．６−４．１＝０．５Ｖ）が見かけ上既に印加された状態にある。その結果、図２（ｃ）に示すように、ｎ+ 型のドレイン領域とゲート絶縁膜との間においてバンドに曲がりが生じている。
【００３３】
図３（ａ）及び図３（ｂ）はそれぞれＧＩＤＬが顕著になる電圧条件でのバンド構造（図２（ａ）中のＡ−Ａ’線に沿ったバンド構造）の模式図であり、図３（ａ）はゲート電極が４．１ｅＶの仕事関数（ｎ+ 型のポリシリコンの仕事関数に相当）を持つ場合のバンド構造の模式図であり、図３（ｂ）はゲート電極が４．６ｅＶの仕事関数（大きい仕事関数）を持つ場合のバンド構造の模式図である。尚、図３（ａ）及び図３（ｂ）において、ｎ+ 型のドレイン領域の仕事関数は４．１ｅＶであるとしている。また、図３（ａ）及び図３（ｂ）に示すバンド構造はいずれも、ＧＩＤＬが顕著になる電圧条件を使用した場合、具体的にはゲート電圧Ｖｇが０Ｖ、ドレイン電圧Ｖｄが１．２Ｖである場合のものである。また、図３（ａ）及び図３（ｂ）において、縦軸は電位の大きさ（下向きを正）を表し、横軸は位置を表し、バンドを示す線の傾きが電界強度を示す。図３（ａ）に示すように、ゲート電極が４．１ｅＶの仕事関数を持つ場合、１．２Ｖのドレイン電圧Ｖｄが印加されることにより、ｎ+ 型のドレイン領域とゲート絶縁膜との間において１．２Ｖのドレイン電圧Ｖｄの分だけバンドが曲がっている。一方、図３（ｂ）に示すように、ゲート電極が大きい仕事関数（４．６ｅＶ）を持つ場合、前述のように、ゲート電極の仕事関数とドレイン領域の仕事関数との差に相当する正の電圧（約０．５Ｖ）が既に見かけ上印加された状態において１．２Ｖのドレイン電圧Ｖｄが重畳的に印加されるため、ゲート電極とドレイン領域との間には、図３（ａ）に示す場合よりも大きな電圧が印加されていることになる。このため、ｎ+ 型のドレイン領域とゲート絶縁膜との間におけるバンドの曲がりも、図３（ａ）に示す場合よりも大きくなり、その結果、バンドを示す線の傾きに相当する電界強度も、図３（ａ）に示す場合と比べて大きくなる。
【００３４】
以上に説明したように、ｎ型ＭＩＳＦＥＴの場合、ゲート電極の仕事関数が大きくなるに従って垂直方向の電界の強度が大きくなる。従って、本実施形態のように、ゲート電極１０８の両端部に設けられた第２の導電部１０８Ｂの第２の仕事関数を小さくしてｎ型のエクステンション領域１０４つまりｎ型シリコンの第３の仕事関数に近づけてやることにより、オーバーラップ領域Ａにおける垂直方向の電界の強度を低減することができる。
【００３５】
尚、第１の実施形態において、ゲート電極１０８の第１の導電部１０８Ａの仕事関数（第１の仕事関数）をｐ型シリコンの仕事関数により近づけることによって、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）を抑制することができる。
【００３６】
また、第１の実施形態において、絶縁性界面層１０６の比誘電率を３．９に設定したが、これに限らず、高誘電率膜１０７の比誘電率（４０）よりも小さい任意の値に設定することができる。また、絶縁性界面層１０６の厚さは少なくとも０よりも大きければ、界面特性を向上させることができる。また、高誘電率膜１０７の比誘電率を４０に設定したが、これに限らず、絶縁性界面層（シリコン酸化膜）１０６の比誘電率（３．９）よりも大きい任意の値に設定することができる。尚、高誘電率膜１０７としては、８以上の比誘電率を有する絶縁性酸化物膜を用いることが望ましく、例えば、Ａｌ2 Ｏ3 膜、ＺｒＯ2 膜、ＨｆＯ2 膜、ＨｆＳｉＯx 膜、ＺｒＳｉＯx 膜、Ｙ2 Ｏ3 膜、Ｌａ2 Ｏ3 膜、ＰｒＯx 膜などを用いることができる。
【００３７】
また、第１の実施形態において、ゲート電極１０８の第１の導電部１０８Ａの仕事関数を４．４ｅＶに設定したが、これに限らず、第２の導電部１０８Ｂの仕事関数よりもｐ型シリコンの仕事関数に近い任意の値に設定することができる。このとき、第１の導電部１０８Ａの構成材料は半導体であっても金属であってもよい。また、ゲート電極１０８の第２の導電部１０８Ｂの仕事関数を４．２ｅＶに設定したが、これに限らず、第１の導電部１０８Ａの仕事関数よりもｎ型シリコンの仕事関数に近い任意の値に設定することができる。このとき、第２の導電部１０８Ｂの構成材料は半導体であっても金属であってもよい。例えば、第１の導電部１０８Ａの構成材料として、ＴｉＮ、Ｍｏ、ＭｏＳｉＮ、Ｔａ、Ｗ又はＬａＯなど用いることができ、第２の導電部１０８Ｂの構成材料としては、ｎ型ポリシリコンを用いることができる。
【００３８】
また、第１の実施形態において、ｎ型のＭＩＳＦＥＴのゲート構造を対象として説明したが、本発明はｐ型のＭＩＳＦＥＴのゲート構造にも適用可能である。この場合、ゲート電極１０８の第１の導電部１０８Ａの構成材料には、第２の導電部１０８Ｂよりもｎ型シリコンの仕事関数に近い仕事関数を有する半導体又は金属等を用い、ゲート電極１０８の第２の導電部１０８Ｂの構成材料には、第１の導電部１０８Ａよりもｐ型シリコンの仕事関数に近い仕事関数を有する半導体又は金属等を用いる。例えば、第１の導電部１０８Ａの構成材料として、ＴｉＮ、ＭｏＳｉＮ、ＲｕＯ2 、Ｔａ、ＴａＮ、ＴａＣ、Ｗ、ＰｔＷ又はＰｔなど用いることができ、第２の導電部１０８Ｂの構成材料としては、ｐ型ポリシリコンを用いることができる。ｐ型のＭＩＳＦＥＴのゲート構造を対象とする場合、チャネル領域１０３はｎ型シリコンから構成され、エクステンション領域１０４はｐ型シリコンから構成され、ソース・ドレイン領域１０５はｐ+ 型シリコンから構成される。
【００３９】
以下、図１に示す本実施形態の半導体装置がｐ型のＭＩＳＦＥＴであるとして、負のドレイン電圧及び負のゲート電圧を印加した場合にオーバーラップ領域Ａに生じる垂直方向の電界について、特に、ゲート電極１０８における第２の導電部１０８Ｂの第２の仕事関数をエクステンション領域１０４つまりｐ型シリコンの第３の仕事関数に近づけてやることにより、オーバーラップ領域Ａにおける垂直方向の電界の強度を低減できる理由について説明する。
【００４０】
図４（ａ）は一般的なｐ型ＭＩＳＦＥＴの断面図である。図４（ａ）に示すｐ型ＭＩＳＦＥＴは、ゲート電極とゲート絶縁膜とｎ- 型のウェル領域とｐ+ 型のソース領域とｐ+ 型のドレイン領域とからなる。尚、説明を簡略化するために、ゲート電極は単一の仕事関数を持つ材料によって構成されているものとする。図４（ｂ）及び図４（ｃ）はそれぞれ図４（ａ）中のＡ−Ａ’線に沿ったバンド構造の模式図であり、図４（ｂ）はゲート電極が５．２ｅＶの仕事関数（ｐ+ 型のポリシリコンの仕事関数に相当）を持つ場合のバンド構造の模式図であり、図４（ｃ）はゲート電極が４．６ｅＶの仕事関数（小さい仕事関数）を持つ場合のバンド構造の模式図である。尚、図４（ｂ）及び図４（ｃ）において、ｐ+ 型のドレイン領域の仕事関数は５．２ｅＶであるとしている。また、図４（ｂ）及び図４（ｃ）に示すバンド構造はいずれも、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄがともに０Ｖである場合のものである。また、図４（ｂ）及び図４（ｃ）において、縦軸は電位の大きさ（下向きを正）を表し、横軸は位置を表し、バンドを示す線の傾きが電界強度を示す。図４（ｂ）に示すように、ゲート電極が５．２ｅＶの仕事関数を持つ場合、ドレイン領域の仕事関数とゲート電極の仕事関数との間に差がないため、ｐ+ 型のドレイン領域とゲート絶縁膜との間においてバンドの曲がりは生じない。一方、図４（ｃ）に示すように、ゲート電極が小さい仕事関数（４．６ｅＶ）を持つ場合、ゲート電極の仕事関数がドレイン領域の仕事関数よりも小さくなるため、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄがともに０Ｖであったとしても、その差に相当する負の電圧（およそ４．６−５．２＝−０．６Ｖ）が既に見かけ上印加された状態にある。その結果、図４（ｃ）に示すように、ｐ+ 型のドレイン領域とゲート絶縁膜との間においてバンドに曲がりが生じている。
【００４１】
図５（ａ）及び図５（ｂ）はそれぞれＧＩＤＬが顕著になる電圧条件でのバンド構造（図４（ａ）中のＡ−Ａ’線に沿ったバンド構造）の模式図であり、図５（ａ）はゲート電極が５．２ｅＶの仕事関数（ｐ+ 型のポリシリコンの仕事関数に相当）を持つ場合のバンド構造の模式図であり、図５（ｂ）はゲート電極が４．６ｅＶの仕事関数（小さい仕事関数）を持つ場合のバンド構造の模式図である。尚、図５（ａ）及び図５（ｂ）において、ｐ+ 型のドレイン領域の仕事関数は５．２ｅＶであるとしている。また、図５（ａ）及び図５（ｂ）に示すバンド構造はいずれも、ＧＩＤＬが顕著になる電圧条件を使用した場合、具体的にはゲート電圧Ｖｇが０Ｖ、ドレイン電圧Ｖｄが−１．２Ｖである場合のものである。また、図５（ａ）及び図５（ｂ）において、縦軸は電位の大きさ（下向きを正）を表し、横軸は位置を表し、バンドを示す線の傾きが電界強度を示す。図５（ａ）に示すように、ゲート電極が５．２ｅＶの仕事関数を持つ場合、−１．２Ｖのドレイン電圧Ｖｄが印加されることにより、ｐ+ 型のドレイン領域とゲート絶縁膜との間において−１．２Ｖのドレイン電圧Ｖｄの分だけバンドが曲がっている。一方、図５（ｂ）に示すように、ゲート電極が小さい仕事関数（４．６ｅＶ）を持つ場合、前述のように、ゲート電極の仕事関数とドレイン領域の仕事関数との差に相当する負の電圧（約−０．６Ｖ）が既に見かけ上印加された状態において−１．２Ｖのドレイン電圧Ｖｄが重畳的に印加されるため、ゲート電極とドレイン領域との間には、図５（ａ）に示す場合よりも大きな電圧が印加されていることになる。このため、ｐ+ 型のドレイン領域とゲート絶縁膜との間におけるバンドの曲がりも、図５（ａ）に示す場合よりも大きくなり、その結果、バンドを示す線の傾きに相当する電界強度も、図５（ａ）に示す場合と比べて大きくなる。
【００４２】
以上に説明したように、ｐ型ＭＩＳＦＥＴの場合、ゲート電極の仕事関数が小さくなるに従って垂直方向の電界の強度が大きくなる。従って、ゲート電極１０８の両端部に設けられた第２の導電部１０８Ｂの第２の仕事関数を大きくしてｐ型のエクステンション領域１０４つまりｐ型シリコンの第３の仕事関数に近づけてやることにより、オーバーラップ領域Ａにおける垂直方向の電界の強度を低減することができる。
【００４３】
また、第１の実施形態において、ゲート電極１０８における第１の導電部１０８Ａの仕事関数（４．４ｅＶ）と第２の導電部１０８Ｂの仕事関数（４．２ｅＶ）との差（以下、単に仕事関数差と称する）を０．２ｅＶに設定したが、これに限らず、当該差を１０ｍｅＶ程度から５００ｍｅＶ程度までの範囲の任意の値に適宜設定することができる。以下、ｎ型ＭＩＳＦＥＴを例として、仕事関数差が１０ｍｅＶ程度以上あれば、本発明のＧＩＤＬ低減効果を得ることができることについて説明する。本願発明者は、図１に示す本実施形態の半導体装置の構造を対象として閾値電圧とＧＩＤＬの指標となる基板リーク電流（ＧＩＤＬが大きいほど基板リーク電流が増加する）との関係についてデバイスシミュレーションを行った。デバイスシミュレーションにおいては、ドレイン電圧Ｖｄを１．２Ｖ、ゲート電圧Ｖｇを０Ｖ、基板電圧（ソース電圧）を０Ｖ、オーバーラップ領域Ａの長さを２ｎｍ、第２の導電部１０８Ｂの幅Ｃを５ｎｍ、仕事関数差を２００ｍｅＶ、１５０ｍｅＶ、１００ｍｅＶ、５０ｍｅＶ、３０ｍｅＶ、２０ｍｅＶ、１０ｍｅＶ、０ｍｅＶに設定した。図６は、デバイスシミュレーションの結果を示している。図６に示すように、同一の閾値電圧で比較した場合、第１の導電部１０８Ａの仕事関数（第１の仕事関数）と比較して第２の導電部１０８Ｂの仕事関数（第２の仕事関数）が小さくなるに従って、つまり、仕事関数差が大きくなるに従って、基板リーク電流が小さくなっている。ここで、仕事関数差が１０ｍｅＶの場合でも、仕事関数差がない場合と比較して基板リーク電流が小さくなっていることから、ｎ型ＭＩＳＦＥＴにおいては、仕事関数差が１０ｍｅＶ以上あれば、本発明の目的とするＧＩＤＬ低減効果を得ることができることが分かる。
【００４４】
図７は、ゲート電極用の各種材料と仕事関数との関係を示す。図７に示すように、ｎ型ＭＩＳＦＥＴのゲート構造に本発明を適用する場合、ゲート電極１０８の第１の導電部１０８Ａの構成材料として、ＴｉＮ、Ｍｏ、ＭｏＳｉＮ、Ｔａ、Ｗ、ＬａＯなど用いることができ、第２の導電部１０８Ｂの構成材料としては、ｎ型ポリシリコンを用いることができる。また、図７に示すように、ｐ型ＭＩＳＦＥＴのゲート構造に本発明を適用する場合、ゲート電極１０８の第２の導電部１０８Ｂの構成材料として、ＴｉＮ、ＭｏＳｉＮ、ＲｕＯ2 、Ｔａ、ＴａＮ、ＴａＣ、Ｗ、ＰｔＷ、Ｐｔなど用いることができ、第２の導電部１０８Ｂの構成材料としては、ｐ型ポリシリコンを用いることができる。
【００４５】
以下、図１に示す本実施形態の半導体装置を製造するための方法の一例について説明する。図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）及び図１０（ａ）〜（ｃ）は本実施形態の半導体装置の製造方法の各工程を示す断面図である。
【００４６】
まず、図８（ａ）に示すように、例えばシリコン基板などの半導体基板１０１にイオン注入法を用いてウェル領域１０２を形成した後、半導体基板１０１の表面部にイオン注入を用いてチャネル領域１０３を形成する。ｎ型ＭＩＳＦＥＴのウェル領域１０２及びチャネル領域１０３を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのウェル領域１０２及びチャネル領域１０３を形成する場合には、例えばリンなどのｎ型不純物のイオン注入を行う。
【００４７】
次に、図８（ｂ）に示すように、半導体基板１０１上に、例えば熱酸化法により厚さ０．１〜５．０ｎｍの酸化シリコン膜からなる絶縁性界面層１０６を形成した後、絶縁性界面層１０６上に、例えばＨｆＯ2 膜からなる高誘電率膜１０７を形成する。ＨｆＯ2 膜の形成は、例えばＨｆＣｌ2 とＮＨ3 とを用いたＣＶＤ（chemical vapor deposition ）法、又は有機系のＨｆガスを用いたＣＶＤ法により行う。或いは、ハフニウム窒化物のターゲットを用いたスパッタリング法により、窒化ハフニウム膜を形成した後、当該窒化ハフニウム膜を酸化することにより、ＨｆＯ2 膜を形成してもよい。その後、高誘電率膜１０７上に、例えばＣＶＤ法によりポリシリコン又はアモルファスシリコンからなる厚さ２００ｎｍ程度までの導電膜１４０を形成する。
【００４８】
次に、図８（ｃ）に示すように、導電膜１４０をゲート電極形状にパターニングすることによって、ダミーゲート電極１５０を形成する。このとき、ダミーゲート電極１５０の外側の高誘電率膜１０７及び絶縁性界面層１０６を除去しても良い。
【００４９】
次に、図９（ａ）に示すように、ダミーゲート電極１５０をマスクとしてイオン注入を行うことにより、ダミーゲート電極１５０の両側の半導体基板１０１の表面部にエクステンション領域１０４を形成する。ｎ型ＭＩＳＦＥＴのエクステンション領域１０４を形成する場合には、例えば砒素又はリンなどのｎ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのエクステンション領域１０４を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。尚、エクステンション領域１０４の一部分は領域Ａ（以下、オーバーラップ領域Ａという）においてダミーゲート電極１５０のチャネル長方向の両端部とオーバーラップするように形成されている。
【００５０】
次に、図９（ｂ）に示すように、ダミーゲート電極１５０の両側面に絶縁性サイドウォールスペーサ１０９を形成する。具体的には、まず、例えばＣＶＤ法によりダミーゲート電極１５０を被覆するように基板全面に酸化シリコン膜を堆積した後、当該酸化シリコン膜をエッチバックすることにより、ダミーゲート電極１５０の両側面に絶縁性サイドウォールスペーサ１０９を形成する。次に、絶縁性サイドウォールスペーサ１０９及びダミーゲート電極１５０をマスクとしてイオン注入を行うことにより、ダミーゲート電極１５０から見て絶縁性サイドウォールスペーサ１０９の外側に位置する半導体基板１０１の表面部に、エクステンション領域１０４よりも深い接合を有するソース・ドレイン領域１０５を形成した後、注入された不純物イオンを活性化するためのアニール処理を施す。ｎ型ＭＩＳＦＥＴのソース・ドレイン領域１０５を形成する場合には、例えば砒素又はリンなどのｎ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのソース・ドレイン領域１０５を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。
【００５１】
次に、図９（ｃ）に示すように、ダミーゲート電極１５０を覆うように半導体基板１０１上に、例えばＣＶＤ法により酸化シリコンからなる層間絶縁膜１１０を形成する。続いて、例えばＣＭＰ（chemical mechanical polishing ）法によりダミーゲート電極１５０の上面が露出するまで層間絶縁膜１１０を除去する。次に、図１０（ａ）に示すように、層間絶縁膜１１０から露出したダミーゲート電極１５０をエッチングにより除去して、高誘電率膜１０７つまりゲート絶縁膜を露出させる。
【００５２】
次に、図１０（ｂ）に示すように、ダミーゲート電極１５０の除去により形成された凹部（以下、ゲート電極形成用凹部という）を含む基板全面に、例えばＣＶＤ法により厚さ２〜２０ｎｍのポリシリコン膜１５１を堆積する。ここで、ｎ型ＭＩＳＦＥＴを形成する場合には、ポリシリコン膜１５１にｎ型不純物をドープし、ｐ型ＭＩＳＦＥＴを形成する場合には、ポリシリコン膜１５１にｐ型不純物をドープする。
【００５３】
次に、図１０（ｃ）に示すように、ポリシリコン膜１５１に対してエッチバックを行うことにより、ゲート電極形成用凹部の壁面に形成されている部分を除いてポリシリコン膜１５１を除去する。これにより、ゲート電極形成用凹部の壁面に、図１に示すゲート電極１０８の第２の導電部１０８Ｂが形成される。
【００５４】
次に、図１に示すゲート電極１０８の第１の導電部１０８Ａとなる導電膜によってゲート電極形成用凹部を埋め込んだ後、当該凹部からはみ出た当該導電膜を例えばＣＭＰ法によって除去することにより、図１に示すゲート電極構造が完成する。ここで、第１の導電部１０８Ａとなる導電膜の材料としては、純金属、合金又は金属化合物等を用いることができる。具体的は、例えばスパッタリング法により、第１の導電部１０８Ａとなる導電膜として、ｎ型ＭＩＳＦＥＴを形成する場合には、ＴｉＮ膜、Ｍｏ膜、ＭｏＳｉＮ膜、Ｔａ膜、Ｗ膜又はＬａＯ膜などを形成し、ｐ型ＭＩＳＦＥＴを形成する場合には、ＴｉＮ膜、ＭｏＳｉＮ膜、ＲｕＯ2 膜、Ｔａ膜、ＴａＮ膜、ＴａＣ膜、Ｗ膜、ＰｔＷ膜又はＰｔ膜などを形成する。
【００５５】
以上に説明した、本実施形態に係る半導体装置の製造方法は、ゲート電極１０８の第２の導電部１０８Ｂの形成後に第１の導電部１０８Ａを形成することを特徴とするものであり、以下のような効果を奏する。すなわち、ダミーゲート電極１５０をエッチングにより除去してゲート電極形成用凹部を形成し、当該凹部内にゲート絶縁膜（高誘電率膜１０７）を露出させた後、第２の導電部１０８Ｂとなるポリシリコン膜１５１をゲート電極形成用凹部内に堆積して当該ポリシリコン膜１５１をエッチバックすることにより第２の導電部１０８Ｂを形成している。そして、第１の導電部１０８Ａとなる導電膜によってゲート電極形成用凹部を埋め込み、その不要部分をＣＭＰ法によって除去することにより、第１の導電部１０８Ａを形成している。このように形成されたゲート電極１０８は、ゲート電極１０８のチャネル長方向の中央部に位置し且つ第１の仕事関数を有する第１の導電部１０８Ａと、ゲート電極１０８のチャネル長方向の両端部に位置し且つ第１の仕事関数とは異なる第２の仕事関数を有する第２の導電部１０８Ｂとから構成される。従って、図１に示す本実施形態の半導体装置による効果、つまり、ゲート電圧に起因して垂直方向に生じる電界の強度を、オーバーラップ領域Ａにおいて選択的に低減することによってＧＩＤＬを低減できるという効果が得られる。
【００５６】
また、本実施形態に係る半導体装置の製造方法によると、ダミーゲート電極１５０の除去により形成したゲート電極形成用凹部に第２の導電部１０８Ｂ及び第１の導電部１０８Ａを順次埋め込むため、本発明のゲート電極構造をパターニングによって形成する場合のように合わせズレが生じることを防止することができる。
【００５７】
また、本実施形態に係る半導体装置の製造方法において、図８（ｂ）に示す工程でゲート絶縁膜となる絶縁性界面層１０６及び高誘電率膜１０７を形成したが、これに代えて、例えば熱酸化法により厚さ０．１〜５．０ｎｍの酸化シリコン膜からなるダミーゲート絶縁膜を形成し、図１０（ａ）に示す工程で当該ダミーゲート絶縁膜をダミーゲート電極１５０と共に除去した後、ゲート電極形成用凹部の底部に、例えば絶縁性界面層及び高誘電率膜からなるゲート絶縁膜を形成しても良い。
【００５８】
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る半導体装置について、ｎ型のＭＩＳＦＥＴを例として、図面を参照しながら説明する。
【００５９】
図１１は、第１の実施形態の変形例に係る半導体装置の構造を示す断面図である。尚、図１１において、図１に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００６０】
図１１に示すように、本変形例に係る半導体装置が図１に示す第１の実施形態と異なっている点は、次の通りである。すなわち、第１の実施形態では、ゲート電極１０８のチャネル長方向の両端部に位置する第２の導電部１０８Ｂが、ゲート電極１０８のチャネル長方向の中央部に位置する第１の導電部１０８Ａを挟むように形成されていた。言い換えると、第２の導電部１０８Ｂはゲート電極１０８の側壁部全体に（ゲート電極１０８の上面から下面まで）形成されていた。それに対して、本変形例では、ゲート電極１０８のチャネル長方向の両端部に位置する第２の導電部１０８Ｂが高誘電率膜１０７つまりゲート絶縁膜と接するように形成されている点は、第１の実施形態と同じであるが、第２の導電部１０８Ｂがゲート電極１０８の上部には形成されておらず、第１の導電部１０８Ａが第２の導電部１０８Ｂ上に乗りかかるように形成されている点が、第１の実施形態と異なっている。
【００６１】
すなわち、第１の実施形態で述べた本発明による効果は、ゲート電極中央の第１の導電部１０８Ａとゲート電極端部の第２の導電部１０８Ｂとがそれぞれゲート絶縁膜と接していれば、得られるのであって、ゲート電極上部において各導電部がどのように形成されているかは関係ないのである。
【００６２】
図１１に示す本変形例に係る半導体装置を製造する場合、第１の実施形態の図１０（ｃ）に示す工程で、ゲート電極形成用凹部の壁面上部に形成されているポリシリコン膜１５１も除去してしまえばよい。これにより、図１２に示すように、ゲート電極形成用凹部の壁面のうち上部を除いて、ゲート電極１０８の第２の導電部１０８Ｂが形成される。
【００６３】
本変形例に係る半導体装置の製造方法によると、ダミーゲート電極１５０をエッチングにより除去してゲート電極形成用凹部を形成し、当該凹部内にゲート絶縁膜（高誘電率膜１０７）を露出させた後、第２の導電部１０８Ｂとなるポリシリコン膜１５１をゲート電極形成用凹部内に堆積して当該ポリシリコン膜１５１をエッチバックすることにより第２の導電部１０８Ｂを形成した後において、ゲート電極形成用凹部の幅をその開口面近傍で広くすることができる。従って、当該凹部を第１の導電部１０８Ａとなる導電膜によって埋め込む際に、当該導電膜の埋め込み性を改善することができる。この結果、スパッタリング法などのカバレッジの悪い成膜方法を用いて第１の導電部１０８Ａとなる導電膜を形成する場合にも、ボイドを発生させることなく、ゲート電極形成用凹部に第１の導電部１０８Ａとなる導電膜を埋め込むことができる。
【００６４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、ｎ型のＭＩＳＦＥＴを例として、図面を参照しながら説明する。
【００６５】
図１３は、第２の実施形態に係る半導体装置の構造を示す断面図である。尚、図１３において、図１に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００６６】
図１３に示すように、本実施形態に係る半導体装置が図１に示す第１の実施形態と異なっている点は、次の通りである。すなわち、第１の実施形態では、ゲート電極１０８のチャネル長方向の両端部に位置する第２の導電部１０８Ｂは矩形状断面を有していた。それに対して、本実施形態では、第２の導電部１０８Ｂがゲート電極１０８のチャネル長方向の両端部に位置している点は、第１の実施形態と同じであるが、第２の導電部１０８Ｂがゲート電極１０８の上部コーナーにおいて丸められている点が、第１の実施形態と異なっている。尚、第２の導電部１０８Ｂの形状の違いに起因して、絶縁性サイドウォールスペーサ１０９の形状も第１の実施形態と若干異なっている。
【００６７】
図１３に示す本実施形態の半導体装置によっても第１の実施形態と同様の効果を得ることができる。
【００６８】
以下、図１３に示す本実施形態の半導体装置を製造するための方法の一例について説明する。図１４（ａ）〜（ｃ）及び図１５（ａ）〜（ｃ）は本実施形態の半導体装置の製造方法の各工程を示す断面図である。
【００６９】
まず、図１４（ａ）に示すように、例えばシリコン基板などの半導体基板１０１にイオン注入法を用いてウェル領域１０２を形成した後、半導体基板１０１の表面部にイオン注入を用いてチャネル領域１０３を形成する。ｎ型ＭＩＳＦＥＴのウェル領域１０２及びチャネル領域１０３を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのウェル領域１０２及びチャネル領域１０３を形成する場合には、例えばリンなどのｎ型不純物のイオン注入を行う。
【００７０】
次に、図１４（ｂ）に示すように、半導体基板１０１上に、例えば熱酸化法により厚さ０．１〜５．０ｎｍの酸化シリコン膜からなる絶縁性界面層１０６を形成した後、絶縁性界面層１０６上に、例えばＨｆＯ2 膜からなる高誘電率膜１０７を形成する。ＨｆＯ2 膜の形成は、例えばＨｆＣｌ2 とＮＨ3 とを用いたＣＶＤ法、又は有機系のＨｆガスを用いたＣＶＤ法により行う。或いは、ハフニウム窒化物のターゲットを用いたスパッタリング法により、窒化ハフニウム膜を形成した後、当該窒化ハフニウム膜を酸化することにより、ＨｆＯ2 膜を形成してもよい。その後、高誘電率膜１０７上に、図１３に示すゲート電極１０８の第１の導電部１０８Ａとなる厚さ２００ｎｍ程度までの導電膜１６０を形成する。ここで、導電膜１６０の材料としては、純金属、合金又は金属化合物等を用いることができる。具体的は、例えばスパッタリング法により、導電膜１６０として、ｎ型ＭＩＳＦＥＴを形成する場合には、ＴｉＮ膜、Ｍｏ膜、ＭｏＳｉＮ膜、Ｔａ膜、Ｗ膜又はＬａＯ膜などを形成し、ｐ型ＭＩＳＦＥＴを形成する場合には、ＴｉＮ膜、ＭｏＳｉＮ膜、ＲｕＯ2 膜、Ｔａ膜、ＴａＮ膜、ＴａＣ膜、Ｗ膜、ＰｔＷ膜又はＰｔ膜などを形成する。
【００７１】
次に、図１４（ｃ）に示すように、導電膜１６０をパターニングして第１の導電部１０８Ａを形成した後、図１５（ａ）に示すように、第１の導電部１０８Ａを覆うように基板全面に、例えばＣＶＤ法により厚さ２〜２０ｎｍのポリシリコン膜１６１を堆積する。ここで、ｎ型ＭＩＳＦＥＴを形成する場合には、ポリシリコン膜１６１にｎ型不純物をドープし、ｐ型ＭＩＳＦＥＴを形成する場合には、ポリシリコン膜１６１にｐ型不純物をドープする。
【００７２】
次に、図１５（ｂ）に示すように、ポリシリコン膜１６１に対してエッチバックを行って第１の導電部１０８Ａの両側面に、ポリシリコン膜１６１からなる第２の導電部１０８Ｂを形成する。これにより、第１の導電部１０８Ａと第２の導電部１０８Ｂとからなるゲート電極１０８が形成される。このとき、ゲート電極１０８の外側の高誘電率膜１０７及び絶縁性界面層１０６を除去しても良い。
【００７３】
次に、図１５（ｃ）に示すように、ゲート電極１０８をマスクとしてイオン注入を行うことにより、ゲート電極１０８の両側の半導体基板１０１の表面部にエクステンション領域１０４を形成する。ｎ型ＭＩＳＦＥＴのエクステンション領域１０４を形成する場合には、例えば砒素又はリンなどのｎ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのエクステンション領域１０４を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。尚、エクステンション領域１０４の一部分は領域Ａ（以下、オーバーラップ領域Ａという）においてゲート電極１０８のチャネル長方向の両端部とオーバーラップするように形成されている。
【００７４】
最後に、図１３に示す構造を得るために、ゲート電極１０８の両側面に絶縁性サイドウォールスペーサ１０９を形成する。具体的には、まず、例えばＣＶＤ法によりゲート電極１０８を被覆するように基板全面に酸化シリコン膜を堆積した後、当該酸化シリコン膜をエッチバックすることにより、ゲート電極１０８の両側面に絶縁性サイドウォールスペーサ１０９を形成する。次に、絶縁性サイドウォールスペーサ１０９及びゲート電極１０８をマスクとしてイオン注入を行うことにより、ゲート電極１０８から見て絶縁性サイドウォールスペーサ１０９の外側に位置する半導体基板１０１の表面部に、エクステンション領域１０４よりも深い接合を有するソース・ドレイン領域１０５を形成した後、注入された不純物イオンを活性化するためのアニール処理を施す。ｎ型ＭＩＳＦＥＴのソース・ドレイン領域１０５を形成する場合には、例えば砒素又はリンなどのｎ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのソース・ドレイン領域１０５を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。
【００７５】
以上に説明した、本実施形態に係る半導体装置の製造方法は、ゲート電極１０８の第１の導電部１０８Ａの形成後に第２の導電部１０８Ｂを形成することを特徴とするものであるが、エッチバックを用いることにより、第１の導電部１０８Ａに対して自己整合的に第２の導電部１０８Ｂを形成するため、第２の導電部１０８Ｂをパターニングによって形成する場合のように合わせズレが生じることを防止することができる。
【００７６】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、ｎ型のＭＩＳＦＥＴを例として、図面を参照しながら説明する。
【００７７】
図１６は、第３の実施形態に係る半導体装置の構造を示す断面図である。尚、図１６において、図１に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００７８】
図１６に示すように、本実施形態に係る半導体装置が図１に示す第１の実施形態と異なっている点は、次の通りである。すなわち、第１の実施形態では、ゲート電極１０８のチャネル長方向の中央部に位置する第１の導電部１０８Ａが、ゲート電極１０８のチャネル長方向の両端部に位置する第２の導電部１０８Ｂによって挟まれるように形成されていた。言い換えると、第１の導電部１０８Ａはゲート電極１０８の中央部全体に（ゲート電極１０８の上面から下面まで）形成されていた。それに対して、本実施形態では、ゲート電極１０８のチャネル長方向の中央部に位置する第１の導電部１０８Ａが高誘電率膜１０７つまりゲート絶縁膜と接するように形成されている点は、第１の実施形態と同じであるが、第１の導電部１０８Ａがゲート電極１０８の下部以外には形成されておらず、第２の導電部１０８Ｂが第１の導電部１０８Ａを跨ぐように形成されている点が、第１の実施形態と異なっている。
【００７９】
すなわち、第１の実施形態で述べた本発明による効果は、ゲート電極中央の第１の導電部１０８Ａとゲート電極端部の第２の導電部１０８Ｂとがそれぞれゲート絶縁膜と接していれば、得られるのであって、ゲート電極上部において各導電部がどのように形成されているかは関係ないのである。
【００８０】
以下、図１６に示す本実施形態の半導体装置を製造するための方法の一例について説明する。図１７（ａ）〜（ｃ）及び図１８（ａ）〜（ｃ）は本実施形態の半導体装置の製造方法の各工程を示す断面図である。
【００８１】
まず、図１７（ａ）に示すように、例えばシリコン基板などの半導体基板１０１にイオン注入法を用いてウェル領域１０２を形成した後、半導体基板１０１の表面部にイオン注入を用いてチャネル領域１０３を形成する。ｎ型ＭＩＳＦＥＴのウェル領域１０２及びチャネル領域１０３を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのウェル領域１０２及びチャネル領域１０３を形成する場合には、例えばリンなどのｎ型不純物のイオン注入を行う。
【００８２】
次に、図１７（ｂ）に示すように、半導体基板１０１上に、例えば熱酸化法により厚さ０．１〜５．０ｎｍの酸化シリコン膜からなる絶縁性界面層１０６を形成した後、絶縁性界面層１０６上に、例えばＨｆＯ2 膜からなる高誘電率膜１０７を形成する。ＨｆＯ2 膜の形成は、例えばＨｆＣｌ2 とＮＨ3 とを用いたＣＶＤ法、又は有機系のＨｆガスを用いたＣＶＤ法により行う。或いは、ハフニウム窒化物のターゲットを用いたスパッタリング法により、窒化ハフニウム膜を形成した後、当該窒化ハフニウム膜を酸化することにより、ＨｆＯ2 膜を形成してもよい。その後、高誘電率膜１０７上に、図１６に示すゲート電極１０８の第１の導電部１０８Ａとなる例えば厚さ１０〜５０ｎｍ程度の導電膜１７０を形成する。ここで、導電膜１７０の材料としては、純金属、合金又は金属化合物等を用いることができる。具体的は、例えばスパッタリング法により、導電膜１７０として、ｎ型ＭＩＳＦＥＴを形成する場合には、ＴｉＮ膜、Ｍｏ膜、ＭｏＳｉＮ膜、Ｔａ膜、Ｗ膜又はＬａＯ膜などを形成し、ｐ型ＭＩＳＦＥＴを形成する場合には、ＴｉＮ膜、ＭｏＳｉＮ膜、ＲｕＯ2 膜、Ｔａ膜、ＴａＮ膜、ＴａＣ膜、Ｗ膜、ＰｔＷ膜又はＰｔ膜などを形成する。
【００８３】
次に、図１７（ｃ）に示すように、導電膜１７０をパターニングして第１の導電部１０８Ａを形成した後、図１８（ａ）に示すように、第１の導電部１０８Ａを覆うように基板全面に、例えばＣＶＤ法により厚さ２００ｎｍ程度までのポリシリコン膜１７１を堆積する。ここで、ｎ型ＭＩＳＦＥＴを形成する場合には、ポリシリコン膜１７１にｎ型不純物をドープし、ｐ型ＭＩＳＦＥＴを形成する場合には、ポリシリコン膜１７１にｐ型不純物をドープする。
【００８４】
次に、図１８（ｂ）に示すように、ゲート電極形成領域を覆うレジストパターン（図示省略）をマスクとして、ポリシリコン膜１７１に対してドライエッチングを行うことにより、第１の導電部１０８Ａを覆うようにポリシリコン膜１７１からなる第２の導電部１０８Ｂを形成する。これにより、第１の導電部１０８Ａと第２の導電部１０８Ｂとからなるゲート電極１０８が形成される。このとき、ゲート電極１０８の外側の高誘電率膜１０７及び絶縁性界面層１０６を除去しても良い。
【００８５】
次に、図１８（ｃ）に示すように、ゲート電極１０８をマスクとしてイオン注入を行うことにより、ゲート電極１０８の両側の半導体基板１０１の表面部にエクステンション領域１０４を形成する。ｎ型ＭＩＳＦＥＴのエクステンション領域１０４を形成する場合には、例えば砒素又はリンなどのｎ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのエクステンション領域１０４を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。尚、エクステンション領域１０４の一部分は領域Ａ（以下、オーバーラップ領域Ａという）においてゲート電極１０８のチャネル長方向の両端部とオーバーラップするように形成されている。
【００８６】
最後に、図１６に示す構造を得るために、ゲート電極１０８の両側面に絶縁性サイドウォールスペーサ１０９を形成する。具体的には、まず、例えばＣＶＤ法によりゲート電極１０８を被覆するように基板全面に酸化シリコン膜を堆積した後、当該酸化シリコン膜をエッチバックすることにより、ゲート電極１０８の両側面に絶縁性サイドウォールスペーサ１０９を形成する。次に、絶縁性サイドウォールスペーサ１０９及びゲート電極１０８をマスクとしてイオン注入を行うことにより、ゲート電極１０８から見て絶縁性サイドウォールスペーサ１０９の外側に位置する半導体基板１０１の表面部に、エクステンション領域１０４よりも深い接合を有するソース・ドレイン領域１０５を形成した後、注入された不純物イオンを活性化するためのアニール処理を施す。ｎ型ＭＩＳＦＥＴのソース・ドレイン領域１０５を形成する場合には、例えば砒素又はリンなどのｎ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのソース・ドレイン領域１０５を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。
【００８７】
以上に説明した、本実施形態に係る半導体装置の製造方法は、ゲート電極１０８の第１の導電部１０８Ａの形成後に第２の導電部１０８Ｂを形成することを特徴とするものであり、以下のような効果を奏する。すなわち、ゲート絶縁膜（高誘電率膜１０７）上にゲート電極１０８の第１の導電部１０８Ａとなる導電膜１７０を形成し、導電膜１７０をパターニングして第１の導電部１０８Ａを形成した後、第１の導電部１０８Ａの仕事関数とは異なる仕事関数を有するポリシリコン膜１７１を第１の導電部１０８Ａを覆うように形成し、ポリシリコン膜１７１をエッチングすることにより第２の導電部１０８Ｂを形成している。このように形成されたゲート電極１０８は、ゲート電極１０８のチャネル長方向の中央部に位置し且つ第１の仕事関数を有する第１の導電部１０８Ａと、ゲート電極１０８のチャネル長方向の両端部に位置し且つ第１の仕事関数とは異なる第２の仕事関数を有する第２の導電部１０８Ｂとから構成される。従って、図１に示す第１の実施形態の半導体装置と同様の効果、つまり、ゲート電圧に起因して垂直方向に生じる電界の強度を、オーバーラップ領域Ａにおいて選択的に低減することによってＧＩＤＬを低減できるという効果が得られる。
【００８８】
（第３の実施形態の変形例）
以下、本発明の第３の実施形態の変形例に係る半導体装置について、ｎ型のＭＩＳＦＥＴを例として、図面を参照しながら説明する。
【００８９】
図１９は、第３の実施形態の変形例に係る半導体装置の構造を示す断面図である。尚、図１９において、図１に示す第１の実施形態又は図１６に示す第３の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００９０】
図１９に示すように、本変形例に係る半導体装置が図１に示す第１の実施形態と異なっている点は、次の通りである。すなわち、第１の実施形態では、ゲート電極１０８のチャネル長方向の中央部に位置する第１の導電部１０８Ａが、ゲート電極１０８のチャネル長方向の両端部に位置する第２の導電部１０８Ｂによって挟まれるように形成されていた。言い換えると、第１の導電部１０８Ａはゲート電極１０８の中央部全体に（ゲート電極１０８の上面から下面まで）形成されていた。それに対して、本実施形態では、ゲート電極１０８のチャネル長方向の中央部に位置する第１の導電部１０８Ａが高誘電率膜１０７つまりゲート絶縁膜と接するように形成されている点は、第１の実施形態と同じであるが、第１の導電部１０８Ａがゲート電極１０８の上部には形成されておらず、第２の導電部１０８Ｂが第１の導電部１０８Ａを跨ぐように形成されている点が、第１の実施形態と異なっている。
【００９１】
すなわち、第１の実施形態で述べた本発明による効果は、ゲート電極中央の第１の導電部１０８Ａとゲート電極端部の第２の導電部１０８Ｂとがそれぞれゲート絶縁膜と接していれば、得られるのであって、ゲート電極上部において各導電部がどのように形成されているかは関係ないのである。
【００９２】
また、本変形例に係る半導体装置が図１６に示す第３の実施形態と異なっている点は、次の通りである。すなわち、第３の実施形態では、第１の導電部１０８Ａが単一の仕事関数を有する単一の材料（例えば金属）から構成されていたのに対して、本変形例では、第１の導電部１０８Ａは、下層の（高誘電率膜１０７つまりゲート絶縁膜と接する）金属含有層１１１と上層のシリコン層１１２との積層構造を有している。
【００９３】
その他、本変形例に係る半導体装置においては、図１９に示すように、第１又は第３の実施形態と異なり、ゲート電極１０８及びソース・ドレイン領域１０５のそれぞれの表面部にシリサイド層１１３が形成されている。
【００９４】
以下、図１９に示す本変形例の半導体装置を製造するための方法の一例について説明する。図２０（ａ）〜（ｃ）及び図２１（ａ）〜（ｃ）は本変形例の半導体装置の製造方法の各工程を示す断面図である。
【００９５】
まず、図２０（ａ）に示すように、例えばシリコン基板などの半導体基板１０１にイオン注入法を用いてウェル領域１０２を形成した後、半導体基板１０１の表面部にイオン注入を用いてチャネル領域１０３を形成する。ｎ型ＭＩＳＦＥＴのウェル領域１０２及びチャネル領域１０３を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのウェル領域１０２及びチャネル領域１０３を形成する場合には、例えばリンなどのｎ型不純物のイオン注入を行う。
【００９６】
次に、図２０（ｂ）に示すように、半導体基板１０１上に、例えば熱酸化法により厚さ０．１〜５．０ｎｍの酸化シリコン膜からなる絶縁性界面層１０６を形成した後、絶縁性界面層１０６上に、例えばＨｆＯ2 膜からなる高誘電率膜１０７を形成する。ＨｆＯ2 膜の形成は、例えばＨｆＣｌ2 とＮＨ3 とを用いたＣＶＤ法、又は有機系のＨｆガスを用いたＣＶＤ法により行う。或いは、ハフニウム窒化物のターゲットを用いたスパッタリング法により、窒化ハフニウム膜を形成した後、当該窒化ハフニウム膜を酸化することにより、ＨｆＯ2 膜を形成してもよい。その後、高誘電率膜１０７上に、図１９に示すゲート電極１０８の第１の導電部１０８Ａの一部となる例えば厚さ１０〜５０ｎｍ程度の金属含有層１１１を形成する。ここで、金属含有層１１１の材料としては、純金属、合金又は金属化合物等を用いることができる。具体的は、例えばスパッタリング法により、金属含有層１１１として、ｎ型ＭＩＳＦＥＴを形成する場合には、ＴｉＮ膜、Ｍｏ膜、ＭｏＳｉＮ膜、Ｔａ膜、Ｗ膜又はＬａＯ膜などを形成し、ｐ型ＭＩＳＦＥＴを形成する場合には、ＴｉＮ膜、ＭｏＳｉＮ膜、ＲｕＯ2 膜、Ｔａ膜、ＴａＮ膜、ＴａＣ膜、Ｗ膜、ＰｔＷ膜又はＰｔ膜などを形成する。続いて、金属含有層１１１上に、図１９に示すゲート電極１０８の第１の導電部１０８Ａの一部となる厚さ２００ｎｍ程度までのシリコン層１１２を例えばＣＶＤ法を用いて堆積する。ここで、シリコン層１１２の材料としては、ポリシリコン又はアモルファスシリコンのいずれを用いても良い。
【００９７】
次に、図２０（ｃ）に示すように、リソグラフィ技術により第１の導電部１０８Ａの形成領域を覆うように形成したレジストパターン（図示省略）をマスクとして、シリコン層１１２及び金属含有層１１１に対してドライエッチングを行って、金属含有層１１１及びシリコン層１１２からなる第１の導電部１０８Ａを形成する。このとき、レジストパターンに代えて、ＳｉＯ2 膜又は窒化シリコン膜等をマスクとして用いてもよい。続いて、図２１（ａ）に示すように、第１の導電部１０８Ａを被覆するように基板全面に、図１９に示すゲート電極１０８の第２の導電部１０８Ｂとなる厚さ５０〜２００ｎｍ程度のポリシリコン膜１８１を例えばＣＶＤ法により堆積する。ここで、ｎ型ＭＩＳＦＥＴを形成する場合には、ポリシリコン膜１８１にｎ型不純物をドープし、ｐ型ＭＩＳＦＥＴを形成する場合には、ポリシリコン膜１８１にｐ型不純物をドープする。また、このとき、シリコン層１１２からなる第１の導電部１０８Ａにも、ポリシリコン膜１８１にドープした不純物と同じ不純物をドープする。また、ポリシリコン膜１８１に代えて、アモルファスシリコン膜を形成しても良い。
【００９８】
次に、図２１（ｂ）に示すように、リソグラフィ技術によりゲート電極形成領域を覆うように形成したレジストパターン（図示省略）をマスクとして、ポリシリコン膜１８１に対してドライエッチングを行うことにより、第１の導電部１０８Ａを覆うようにポリシリコン膜１８１からなる第２の導電部１０８Ｂを形成する。これにより、第１の導電部１０８Ａと第２の導電部１０８Ｂとからなるゲート電極１０８が形成される。このとき、ゲート電極１０８の外側の高誘電率膜１０７及び絶縁性界面層１０６を除去しても良い。また、レジストパターンに代えて、ＳｉＯ2 膜又は窒化シリコン膜等をマスクとして用いてもよい。
【００９９】
次に、図２１（ｃ）に示すように、ゲート電極１０８をマスクとしてイオン注入を行うことにより、ゲート電極１０８の両側の半導体基板１０１の表面部にエクステンション領域１０４を形成する。ｎ型ＭＩＳＦＥＴのエクステンション領域１０４を形成する場合には、例えば砒素又はリンなどのｎ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのエクステンション領域１０４を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。尚、エクステンション領域１０４の一部分は領域Ａ（以下、オーバーラップ領域Ａという）においてゲート電極１０８のチャネル長方向の両端部とオーバーラップするように形成されている。
【０１００】
次に、図１９に示す構造を得るために、ゲート電極１０８の両側面に絶縁性サイドウォールスペーサ１０９を形成する。具体的には、まず、例えばＣＶＤ法によりゲート電極１０８を被覆するように基板全面に酸化シリコン膜を堆積した後、当該酸化シリコン膜をエッチバックすることにより、ゲート電極１０８の両側面に絶縁性サイドウォールスペーサ１０９を形成する。次に、絶縁性サイドウォールスペーサ１０９及びゲート電極１０８をマスクとしてイオン注入を行うことにより、ゲート電極１０８から見て絶縁性サイドウォールスペーサ１０９の外側に位置する半導体基板１０１の表面部に、エクステンション領域１０４よりも深い接合を有するソース・ドレイン領域１０５を形成した後、注入された不純物イオンを活性化するためのアニール処理を施す。ｎ型ＭＩＳＦＥＴのソース・ドレイン領域１０５を形成する場合には、例えば砒素又はリンなどのｎ型不純物のイオン注入を行う。また、ｐ型ＭＩＳＦＥＴのソース・ドレイン領域１０５を形成する場合には、例えばボロンなどのｐ型不純物のイオン注入を行う。
【０１０１】
最後に、ゲート電極１０８及びソース・ドレイン領域１０５のそれぞれの表面部（絶縁性サイドウォールスペーサ１０９に覆われていない部分）にシリサイド層１１３を形成する。シリサイド層１１３の形成においては、まず、ゲート電極１０８及びソース・ドレイン領域１０５を覆うように基板全面に、例えばニッケル、コバルト又は白金からなる金属膜を形成する。続いて、熱処理を行って、ゲート電極１０８及びソース・ドレイン領域１０５のそれぞれの表面部を構成するシリコンと金属膜とを反応させることによって、シリサイド層１１３を形成する。その後、未反応の金属膜を除去する。
【０１０２】
以上に説明した、本変形例に係る半導体装置の製造方法は、ゲート電極１０８の第１の導電部１０８Ａの形成後に第２の導電部１０８Ｂを形成することを特徴とするものであり、以下のような効果を奏する。すなわち、ゲート絶縁膜（高誘電率膜１０７）上にゲート電極１０８の第１の導電部１０８Ａとなる金属含有層１１１及びシリコン層１１２を形成し、金属含有層１１１及びシリコン層１１２をパターニングして第１の導電部１０８Ａを形成した後、第１の導電部１０８Ａ（正確には金属含有層１１１）の仕事関数とは異なる仕事関数を有するポリシリコン膜１８１を第１の導電部１０８Ａを覆うように形成し、ポリシリコン膜１８１をエッチングすることにより第２の導電部１０８Ｂを形成している。このように形成されたゲート電極１０８は、ゲート電極１０８のチャネル長方向の中央部に位置し且つ第１の仕事関数を有する第１の導電部１０８Ａと、ゲート電極１０８のチャネル長方向の両端部に位置し且つ第１の仕事関数とは異なる第２の仕事関数を有する第２の導電部１０８Ｂとから構成される。従って、図１に示す第１の実施形態の半導体装置と同様の効果、つまり、ゲート電圧に起因して垂直方向に生じる電界の強度を、オーバーラップ領域Ａにおいて選択的に低減することによってＧＩＤＬを低減できるという効果が得られる。
【産業上の利用可能性】
【０１０３】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＩＳＦＥＴのゲート電極の構造に本発明を適用した場合には、リーク電流を抑制できるという効果が得られ、有用である。
【図面の簡単な説明】
【０１０４】
【図１】図１は本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置によって得られる効果を説明するための図である。
【図３】図３（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置によって得られる効果を説明するための図である。
【図４】図４（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置によって得られる効果を説明するための図である。
【図５】図５（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置によって得られる効果を説明するための図である。
【図６】図６は、本発明の第１の実施形態に係る半導体装置によって得られる効果を説明するための図である。
【図７】図７は、本発明の第１の実施形態に係る半導体装置において使用可能なゲート電極用の各種材料と仕事関数との関係を示す図である。
【図８】図８（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】図１１は本発明の第１の実施形態の変形例に係る半導体装置の構造を示す断面図である。
【図１２】図１２は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】図１３は本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図１４】図１４（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１５】図１５（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１６】図１６は本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。
【図１７】図１７（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１８】図１８（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１９】図１９は本発明の第３の実施形態の変形例に係る半導体装置の構造を示す断面図である。
【図２０】図２０（ａ）〜（ｃ）は、本発明の第３の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２１】図２１（ａ）〜（ｃ）は、本発明の第３の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２２】図２２は従来の半導体装置を示す断面図である。
【図２３】図２３は従来の半導体装置を示す断面図である。
【符号の説明】
【０１０５】
１０１ 半導体基板
１０２ ウェル領域
１０３ チャネル領域
１０４ エクステンション領域
１０５ ソース・ドレイン領域
１０６ 絶縁性界面層
１０７ 高誘電率膜
１０８ ゲート電極
１０８Ａ 第１の導電部
１０８Ｂ 第２の導電部
１０９ 絶縁性サイドウォールスペーサ
１１０ 層間絶縁膜
１１１ 金属含有層
１１２ シリコン層
１１３ シリサイド層
１４０ 導電膜
１５０ ダミーゲート電極
１５１ ポリシリコン膜
１６０ 導電膜
１６１ ポリシリコン膜
１７０ 導電膜
１７１ ポリシリコン膜
１８１ ポリシリコン膜
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の表面部における前記ゲート電極の両側に形成された不純物領域とを備え、
前記ゲート電極は、前記ゲート電極のチャネル長方向の中央部に位置し且つ前記ゲート絶縁膜と接する第１の導電部と、前記ゲート電極の前記チャネル長方向の両端部に位置し且つ前記ゲート絶縁膜と接する第２の導電部とを含み、
前記第１の導電部の第１の仕事関数と前記第２の導電部の第２の仕事関数とが異なっていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記不純物領域の第３の仕事関数と前記第１の導電部の前記第１の仕事関数との差と比べて、前記不純物領域の前記第３の仕事関数と前記第２の導電部の前記第２の仕事関数との差が小さいことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記不純物領域及び前記第２の導電部はそれぞれｎ型シリコンからなり、
前記第１の導電部は金属又は金属化合物からなることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記金属はＭｏ、Ｔａ又はＷであることを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記金属化合物はＴｉＮ、ＭｏＳｉＮ又はＬａＯであることを特徴とする半導体装置。
【請求項６】
請求項１又は２に記載の半導体装置において、
前記不純物領域及び前記第２の導電部はそれぞれｐ型シリコンからなり、
前記第１の導電部は金属又は金属化合物からなることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記金属はＴａ、Ｗ又はＰｔであることを特徴とする半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記金属化合物はＴｉＮ、ＭｏＳｉＮ、ＲｕＯ2 、ＴａＮ、ＴａＣ又はＰｔＷであることを特徴とする半導体装置。
【請求項９】
請求項１〜８に記載の半導体装置において、
前記不純物領域はエクステンション領域であることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記エクステンション領域の一部分が前記ゲート電極の前記チャネル長方向の両端部とオーバーラップしており、前記ゲート絶縁膜の両側面が前記エクステンション領域上に位置することを特徴とする半導体装置。
【請求項１１】
請求項９又は１０に記載の半導体装置において、
前記ゲート電極から見て前記エクステンション領域の外側の前記半導体基板の表面部に形成されたソース・ドレイン領域を備えていることを特徴とする半導体装置。
【請求項１２】
請求項９〜１１のいずれか１項に記載の半導体装置において、
前記ゲート電極の両側面に形成された絶縁性サイドウォールスペーサを備えていることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜は高誘電率膜を含むことを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記ゲート絶縁膜は、前記半導体基板と前記高誘電率膜との間に形成された絶縁性界面層を含むことを特徴とする半導体装置。
【請求項１５】
請求項１〜１４のいずれか１項に記載の半導体装置において、
前記第１の導電部と前記第２の導電部とは電気的に接続されていることを特徴とする半導体装置。
【請求項１６】
請求項１〜１５のいずれか１項に記載の半導体装置において、
前記第１の導電部は前記第２の導電部上に乗りかかるように形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１〜１５のいずれか１項に記載の半導体装置において、
前記第２の導電部は前記第１の導電部を跨ぐように形成されていることを特徴とする半導体装置。
【請求項１８】
請求項１〜１７のいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜の側面と前記ゲート電極の側面とは面一であることを特徴とする半導体装置。
【請求項１９】
請求項１〜１８のいずれか１項に記載の半導体装置を製造するための方法であって、
ダミーゲートを用いて形成した凹部の壁面に前記第２の導電部を形成した後、当該凹部が埋まるように前記第１の導電部を形成することにより、前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１〜１８のいずれか１項に記載の半導体装置を製造するための方法であって、
前記第１の導電部を形成した後、前記第１の導電部を覆うように導電膜を形成し、その後、当該導電膜に対してエッチバック又はパターニングを行って前記第１の導電部の側壁に前記第２の導電部を形成することにより、前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の表面部における前記ゲート電極の両側に形成された不純物領域とを備え、
前記ゲート電極は、前記ゲート電極のチャネル長方向の中央部に位置し且つ前記ゲート絶縁膜と接する第１の導電部と、前記ゲート電極の前記チャネル長方向の両端部に位置し且つ前記ゲート絶縁膜と接する第２の導電部とを含み、
前記第１の導電部の第１の仕事関数と前記第２の導電部の第２の仕事関数とが異なっていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記不純物領域の第３の仕事関数と前記第１の導電部の前記第１の仕事関数との差と比べて、前記不純物領域の前記第３の仕事関数と前記第２の導電部の前記第２の仕事関数との差が小さいことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記不純物領域及び前記第２の導電部はそれぞれｎ型シリコンからなり、
前記第１の導電部は金属又は金属化合物からなることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記金属はＭｏ、Ｔａ又はＷであることを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記金属化合物はＴｉＮ、ＭｏＳｉＮ又はＬａＯであることを特徴とする半導体装置。
【請求項６】
請求項１又は２に記載の半導体装置において、
前記不純物領域及び前記第２の導電部はそれぞれｐ型シリコンからなり、
前記第１の導電部は金属又は金属化合物からなることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記金属はＴａ、Ｗ又はＰｔであることを特徴とする半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記金属化合物はＴｉＮ、ＭｏＳｉＮ、ＲｕＯ2 、ＴａＮ、ＴａＣ又はＰｔＷであることを特徴とする半導体装置。
【請求項９】
請求項１〜８に記載の半導体装置において、
前記不純物領域はエクステンション領域であることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記エクステンション領域の一部分が前記ゲート電極の前記チャネル長方向の両端部とオーバーラップしており、前記ゲート絶縁膜の両側面が前記エクステンション領域上に位置することを特徴とする半導体装置。
【請求項１１】
請求項９又は１０に記載の半導体装置において、
前記ゲート電極から見て前記エクステンション領域の外側の前記半導体基板の表面部に形成されたソース・ドレイン領域を備えていることを特徴とする半導体装置。
【請求項１２】
請求項９〜１１のいずれか１項に記載の半導体装置において、
前記ゲート電極の両側面に形成された絶縁性サイドウォールスペーサを備えていることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜は高誘電率膜を含むことを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記ゲート絶縁膜は、前記半導体基板と前記高誘電率膜との間に形成された絶縁性界面層を含むことを特徴とする半導体装置。
【請求項１５】
請求項１〜１４のいずれか１項に記載の半導体装置において、
前記第１の導電部と前記第２の導電部とは電気的に接続されていることを特徴とする半導体装置。
【請求項１６】
請求項１〜１５のいずれか１項に記載の半導体装置において、
前記第１の導電部は前記第２の導電部上に乗りかかるように形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１〜１５のいずれか１項に記載の半導体装置において、
前記第２の導電部は前記第１の導電部を跨ぐように形成されていることを特徴とする半導体装置。
【請求項１８】
請求項１〜１７のいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜の側面と前記ゲート電極の側面とは面一であることを特徴とする半導体装置。
【請求項１９】
請求項１〜１８のいずれか１項に記載の半導体装置を製造するための方法であって、
ダミーゲートを用いて形成した凹部の壁面に前記第２の導電部を形成した後、当該凹部が埋まるように前記第１の導電部を形成することにより、前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１〜１８のいずれか１項に記載の半導体装置を製造するための方法であって、
前記第１の導電部を形成した後、前記第１の導電部を覆うように導電膜を形成し、その後、当該導電膜に対してエッチバック又はパターニングを行って前記第１の導電部の側壁に前記第２の導電部を形成することにより、前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２００９−１２３９４４（Ｐ２００９−１２３９４４Ａ）
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願番号】特願２００７−２９６７３９（Ｐ２００７−２９６７３９）
【出願日】平成１９年１１月１５日（２００７．１１．１５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願日】平成１９年１１月１５日（２００７．１１．１５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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