【課題】高速度ＭＯＳＦＥＴを形成するための半導体デバイス技術が要請されている。
【解決手段】トランジスタゲートサイドウォールスペーサ（２７）に埋め込まれた導電層（２４）を形成することによって高速ＭＯＳトランジスタ（３２）は、用意される。この埋め込まれた導電層（２４）は、トランジスタ（３２）のゲート電極（１８）とソース／ドレイン領域（２８）から電気的に絶縁している。埋め込まれた導電層（２４）は、ソース／ドレイン伸長領域（３０）を覆うように配置され、ソース／ドレイン領域（２８）直列抵抗を低くすることでソース／ドレイン伸長領域内に電荷を蓄積する。 （もっと読む）

【課題】駆動能力を低下させることなく、半導体装置内部の高電界が与える影響によって生じるＧＩＤＬを低減する。
【解決手段】ゲート電極１０８は、ゲート電極１０８のチャネル長方向の中央部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第１の導電部１０８Ａと、ゲート電極１０８のチャネル長方向の両端部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第２の導電部１０８Ｂとを含む。第１の導電部１０８Ａの第１の仕事関数と第２の導電部１０８Ｂの第２の仕事関数とが異なっている。 （もっと読む）

【課題】ゲート長を増加させずにゲート電極の低抵抗化を可能にする。
【解決手段】半導体基板１１上の絶縁膜１２に形成されたゲート形成溝１３の内部にゲート絶縁膜１６を介してゲート電極１７が形成され、前記ゲート電極１７の一方側の前記半導体基板１１にソース領域１４が形成され、他方側の前記半導体基板１１にドレイン領域１５が形成された半導体装置１において、前記ゲート電極１７は、前記ゲート形成溝１３内から前記絶縁膜１２表面より突出して形成されたゲート電極本体部３０と、前記ゲート電極本体部３０の前記絶縁膜１２表面より突出した部分の側壁に形成された導電性のサイドウォール１８とを有することを特徴とする。 （もっと読む）

【課題】 バンド間トンネル電流の抑制が可能な半導体装置を提供すること。
【解決手段】 半導体装置は、ドレイン領域９、１１、１４と、第１の側壁を有するゲート構造体５と、第１の絶縁性サイドウォール構造体６、７と、該ゲート構造体５から電気的に絶縁される、該ドレイン領域９、１１、１４と電気的に接続される第１の導電性サイドウォール構造体１０、１３と、を少なくとも含む。第１の導電性サイドウォール構造体１０、１３は、該ドレイン領域９、１１、１４と実質同一の電位をとる。このため、第１の導電性サイドウォール構造体１０、１３から第１の絶縁性サイドウォール構造体６、７を介してゲート構造体５へ走る電界が生じることで、ドレイン領域９、１１、１４からゲート絶縁膜３を介してゲート構造体５へ走る電界の集中が緩和され、バンド間トンネル電流を抑制することが可能となる。 （もっと読む）

【課題】半導体装置のソース／ドレインとゲートおよびウェル間の漏洩電流を低減する。
【解決手段】電界効果トランジスタ２は、ゲート電極４のいずれかの側面に配置された第１および第２ソース／ドレイン領域２８を備え、第１および第２ソース／ドレイン領域２８に挟まれた、ゲート電極４の直下に位置する半導体基板２４内に、チャネル領域２６が形成される。基板上にゲート酸化物層２２が形成される。ゲート電極４は、ゲート酸化物層２２の表面と接触しており、少なくとも第１導電体層１０および第２導電体層１２を備える。第１導電体層１０および第２導電体層１２は互いに異なる仕事関数を有する材料から構成されている。ゲート電極４の第１導電体層１０はゲート酸化物層２２表面の第１部分４０と接触しており、第２導電体層１２はゲート酸化物層の表面の第２部分４２と接触している。第１導電体層１０は、さらに第２導電体層１２と導電接続されている。 （もっと読む）

【課題】 デバイス密度を増加させるために、Ｓ／Ｄコンタクト・ホールが、トランジスタ構造体のゲートに近接して形成されるが、ゲートから電気的に絶縁された、トランジスタ構造体（及びその製造方法）を提供すること。
【解決手段】 構造体、及びその製造方法である。この構造体は、（ａ）第１のＳ／Ｄ領域と第２のＳ／Ｄ領域との間に配置されたチャネル領域と、（ｂ）チャネル領域上のゲート誘電体領域と、（ｃ）ゲート誘電体領域上にあり、かつ、ゲート誘電体領域によりチャネル領域から電気的に絶縁されたゲート領域と、（ｄ）ゲート領域上の保護アンブレラ領域であって、保護アンブレラ領域は第１の誘電体材料を含み、ゲート領域が完全に保護アンブレラ領域の影の中にある、保護アンブレラ領域と、（ｅ）（ｉ）第２のＳ／Ｄ領域の真上にあり、これと電気的に接続され、かつ、（ｉｉ）保護アンブレラ領域のエッジと位置合わせされた充填されたコンタクト・ホールであって、コンタクト・ホールは、第１の誘電体材料とは異なる第２の誘電体材料を含む層間誘電体（ＩＬＤ）層によってゲート領域から物理的に分離された充填されたコンタクト・ホールと、を含む。 （もっと読む）

【課題】 ゲートドレイン電流の低減をはかり、ホットキャリア寿命の長い半導体装置を提供する。
【解決手段】 ゲート電極の側壁に形成されるサイドウォールが、ゲート絶縁膜に対してエッチング選択性をもつ材料で構成されたストッパ層を含むようにし、サイドウォールの形成に際し、ゲート絶縁膜を除去することなく形成でき、ゲート絶縁膜へのプラズマダメージを防ぐ。 （もっと読む）

【課題】本発明の目的は、素子分離絶縁膜の端部におけるシリサイド化を抑制して接合リークの発生を防止した半導体装置およびその製造方法を提供することにある。
【解決手段】本実施形態に係る半導体装置は、半導体基板１に形成され、活性領域を区画する素子分離絶縁膜３と、活性領域における半導体基板１上に、ゲート絶縁膜４を介して形成されたゲート電極５と、ゲート電極５の両側に形成されたサイドウォール絶縁膜６と、ゲート電極５の両側における半導体基板１に形成されたソース・ドレイン領域８と、ソース・ドレイン領域８の表層に形成されたシリサイド層１０と、素子分離絶縁膜の端部に生じた窪み部３ａを埋めるように形成され、端部における半導体基板１のシリサイド化を防止する第１絶縁膜２１とを有する。 （もっと読む）

半導体プロセス及び結果として得られるトランジスタであって、このプロセスでは、取り出し導電スペーサ（１４６，１５０）をゲート電極（１１６）の各側に形成する。取り出し導電部（１４６，１５０）及びゲート電極１１６を個別にドープして、これらの構造の各々がｎ型またはｐ型になるようにする。ソース／ドレイン領域（１５６）は、ソース／ドレイン領域がスペーサ（１４６，１５０）のいずれかの側に横方向に配置されるようにイオン注入により形成される。スペーサ（１４６，１５０）には、第１注入角のイオン注入（１３２）を使用して第１取り出しスペーサ（１４６）に不純物をドープし、そして第２注入角のイオン注入（１４０）を使用して第２取り出しスペーサ（１５０）に不純物をドープすることにより個別に不純物をドープすることができる。一実施形態では、異なる不純物のドーピングが行われる取り出しスペーサ（１４６，１５０）を使用することにより、しきい値調整用のチャネルイオン注入を行なう必要を無くすことができる。
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【課題】 本発明は、素子面積の増大を招くこと無しに、静電放電によるサージ印加時の熱破壊に対する耐性を向上させた半導体装置および半導体集積回路を提供するものである。
【解決手段】 本発明の半導体装置は、接地線が接続された半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された抵抗ゲート部と、ゲート絶縁膜および抵抗ゲート部をゲート長方向に挟み、導体物からなるゲート側壁と、ゲート側壁の一方に接触する半導体基板表面に形成され、接地線が接続されたソース領域と、ゲート側壁の他方に接触する半導体基板表面に形成され、信号線もしくは電源線が接続されたドレイン領域と、を備えることを特徴とする。 （もっと読む）