半導体装置およびその製造方法
【課題】従来のＣＭＩＳデバイスにおいては、価電子帯端近くの高い仕事関数を有する金属は、還元雰囲気アニール後に実効仕事関数が低下する。
【解決手段】半導体装置は、ソースとドレイン間のＮ型半導体層上に形成された金属元素を含むゲート絶縁膜と、ゲート絶縁膜上に形成され、膜厚が３ｎｍ以下であるカーボン層と、カーボン層上に形成されたゲート電極とを有し、ゲート電極／ゲート絶縁膜界面へのカーボン層による仕事関数の上昇効果により、還元雰囲気アニール耐性のない価電子帯端近くの高い仕事関数を有する金属を用いずとも、ＰＭＩＳＦＥＴに必要な実効仕事関数を得ることができ、低い閾値電圧を実現する。
【解決手段】半導体装置は、ソースとドレイン間のＮ型半導体層上に形成された金属元素を含むゲート絶縁膜と、ゲート絶縁膜上に形成され、膜厚が３ｎｍ以下であるカーボン層と、カーボン層上に形成されたゲート電極とを有し、ゲート電極／ゲート絶縁膜界面へのカーボン層による仕事関数の上昇効果により、還元雰囲気アニール耐性のない価電子帯端近くの高い仕事関数を有する金属を用いずとも、ＰＭＩＳＦＥＴに必要な実効仕事関数を得ることができ、低い閾値電圧を実現する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メタルゲート電極を用いた素子構造の半導体装置に関する。
【背景技術】
【０００２】
一般に、電子機器の高性能化や小型化の要求に従い、機器を構成する半導体装置の集積化及び性能向上が図られている。半導体装置例えば、ＭＩＳＦＥＴであれば、回路素子の微細化を図るためには、ゲート絶縁膜をより薄膜化することが必要となる。これまで多用されたポリシリコンゲート電極では、ゲート長が５０ｎｍ以下のデバイスに用いても、性能向上が実現されなくなっている。この技術世代では、ゲート絶縁膜のＳｉ０２換算膜厚が２ｎｍ以下となり、ポリシリコンゲート電極の界面空乏化によるゲート容量の低下が顕在化する。
【０００３】
ゲート電極の空乏化は、電極の電荷密度を増加させることで低減できるが、Ｓｉ中の不純物濃度は最大でも２×１０２０ｃｍ−２程度である。この場合でもＳｉ０２換算膜厚で０．５ｎｍに相当する容量低下が発生する。絶縁膜厚のＳｉ０２換算膜厚が２ｎｍ以下であるＣＭＯＳ技術世代では、この容量低下は深刻な問題となってくる。
【０００４】
そこで、ゲート電極材料として金属を用いるメタルゲート技術が注目を集めている（例えば、特許文献１参照）。金属は、原子密度と同程度の高い電荷密度を持つため、金属をゲート電極として用いた場合、ゲート電極の空乏化は無視することができる。
【特許文献１】特開２００６−２４５３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述したように、次世代のＣＭＩＳデバイスには、メタルゲート電極の導入が必須である。ＣＭＩＳデバイスにおいて、低い閾値電圧を実現するためには、ＮチャネルＭＩＳトランジスタ及びＰチャネルＭＩＳトランジスタのゲート電極は、それぞれシリコンの伝導帯端（〜４．１ｅＶ）及び価電子帯端（〜５．２ｅＶ）に近い実効仕事関数（Φｅｆｆ）を示す必要がある。
【０００６】
しかしながら、価電子帯端近くの高い仕事関数を有する金属は、ＨｆＳｉＯＮなどのｈｉｇｈ−ｋ絶縁膜上で還元雰囲気アニール後に実効仕事関数が低下してしまうという問題がある。ＭＩＳトランジスタ形成には４００〜４５０℃程度の還元雰囲気アニール処理工程が必須であるため、これらの問題により、低い閾値電圧を実現することができない。デュアルメタルゲートＣＭＩＳ構造実現のためには、上記問題点を克服することができるデバイス構造を見出す必要がある。
【０００７】
前述したように、ＣＭＩデバイスの性能向上のために、デュアルメタルゲート技術の導入が必須であるが、その実現にあたり、ＰＭＩＳメタルのΦｅｆｆの還元雰囲気アニールに対する不安定性が問題となっていた。
【０００８】
そこで本発明は、還元雰囲気アニール耐性に優れるメタルゲートを用いた低い閾値電圧を実現するＣＭIＳ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に従う実施形態は、上記課題を解決するためのものであり、基板と、前記基板上に形成されたＮ型半導体層と、前記Ｎ型半導体層に設けられた第１のソース領域及び第１のドレイン領域と、前記第１のソース領域及び第１のドレイン領域の間の前記Ｎ型半導体層上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、膜厚が３ｎｍ以下であるカーボン層と、前記カーボン層上に形成された第１のゲート電極と、前記基板上に形成されたＰ型半導体層と、前記Ｐ型半導体層に設けられた第２のソース領域及び第２のドレイン領域と、前記第２のソース領域及び第２のドレイン領域の間の前記Ｐ型半導体層上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、を備える半導体装置である。
【００１０】
さらに実施形態は、素子分離されたＰ型半導体領域及びＮ型半導体領域を有する半導体基板の前記Ｐ型半導体層領域に第１ダミーゲートを形成するとともに前記Ｎ型半導体領域に第２ダミーゲートを形成する工程と、前記第１ダミーゲートの両側の前記Ｐ型半導体領域にＮ型拡散層を形成する工程と、前記第２ダミーゲートの両側の前記Ｎ型半導体領域にＰ型拡散層を形成する工程と、前記Ｎ型拡散層及び前記Ｐ型拡散層を覆う前記第１及び第２ダミーゲートの側部に絶縁膜を形成する工程と、前記第１及び第２ダミーゲートを除去することにより前記絶縁層に第１及び第２の溝を形成する工程と、前記第１及び第２の溝の少なくとも底部に第１及び第２のゲート絶縁膜を形成する工程と、前記１ゲート絶縁膜上を覆わないが前記第２ゲート絶縁膜上を覆うカーボン層を形成する工程と、前記第１ゲート絶縁膜上及び前記カーボン層上に、ゲート電極材料を形成する工程と、を備える半導体装置の製造方法である。
【００１１】
また実施形態は、素子分離されたＰ型半導体領域及びＮ型半導体領域を有する半導体基板の前記Ｐ型半導体層領域に第１ゲート絶縁膜を形成するとともに前記Ｎ型半導体領域に第２ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上を覆わないが前記第２ゲート絶縁膜上を覆うカーボン層を形成する工程と、前記第１ゲート絶縁膜上及び前記カーボン層上に、ゲート電極材料を形成する工程と、前記カーボン層及び前記ゲート電極材料をエッチングし、前記ゲート電極材料からなる第１ゲート電極と前記ゲート電極材料及び前記カーボン層からなる第２ゲート電極を形成する工程と、その後、前記Ｐ型半導体領域内にＮ型拡散層を形成し、前記Ｎ型半導体領域内にＰ型拡散層を形成する工程と、を備える半導体装置の製造方法である。
【発明の効果】
【００１２】
本発明によれば、還元雰囲気アニール耐性に優れるメタルゲートを用いた低い閾値電圧を実現するＣＭIＳ半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態について詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の一構成例を示す断面図である。
本実施形態は、シリコン（Ｓｉ）半導体基板１の表面領域にはＰ型半導体領域４とＮ型半導体領域５が設けられ、それぞれの領域にＮチャネルＭＩＳトランジスタ１３、ＰチャネルＭＩＳトランジスタ１４が形成されている。Ｐ型、Ｎ型半導体領域４、５は、いわゆるウエル領域であり、それぞれにソース、ドレイン領域２及びエクステンション領域３が形成されている。ソース領域とドレイン領域は、任意のチャネル長の電流通路となるチャネル領域を挟んで設けられている。
【００１４】
Ｐ型半導体領域４及びＮ型半導体領域５の表面上にはゲート絶縁膜８が形成されている。Ｎ型半導体領域のゲート絶縁膜８の表面上には、１モノレイヤ以上３ｎｍ以下のカーボン（Ｃ）層１５が形成されている。Ｎ型半導体領域のゲート絶縁膜８の表面上にはゲート電極１１’が形成されている。P型半導体領域のカーボン（Ｃ）層１５の表面上にはゲート電極１１が形成されている。ゲート電極１１’及びゲート電極１１上には、さらにＷやＴｉＮといった高融点金属等のゲート電極１２が形成されていてもよい。これらの構成により、ＮチャネルＭＩＳトランジスタ１３及びＰチャネルＭＩＳトランジスタ１４が形成される。尚、図１のその他の構成である素子分離領域７、ソース、ドレイン領域２、エクステンション領域３、ゲート側壁絶縁膜６は、通常のスパッタリング、ＣＶＤ、ＲＩＥ等の半導体プロセスより形成する。
尚、ソース領域・ドレイン領域２としては、上述した不純物拡散層で形成されたものの他、シリサイド層で形成されたいわゆるショットキートランジスタでも構わない。
【００１５】
図２Ａは、還元雰囲気アニール後のフラットバンド電圧（Ｖfb）変調量とゲート電極／ゲート絶縁膜の間に形成されたカーボン層（以下、Ｃ層と称する）の厚さとの関係を示す図である。Ｖfb変調量とは、Ｖfb値からゲート電極／ゲート絶縁膜の間にＣ層が形成されていない場合のＶfb値をひいた値である。これは、１０００℃アニール無し（還元雰囲気アニールは実施）の結果を示し、ゲート電極はＴａカーバイド（以下、ＴａＣＸと称する）、ゲート絶縁膜はＳｉＯ２及びＨｆＳｉＯＮによる例である。
【００１６】
図２Ｂは１０００℃アニール後（１０００℃アニール後に還元雰囲気アニールも実施）のフラットバンド電圧（Ｖfb）変調量とゲート電極／ゲート絶縁膜の間に形成されたカーボン層（以下、Ｃ層と称する）の厚さとの関係を示す図である。このゲート電極は、ＴａＣＸ、ゲート絶縁膜はＨｆＳｉＯＮによる例である。
【００１７】
いずれの場合においても、ゲート電極/ゲート絶縁膜の間に形成されたＣ層の厚さが厚くなるとともにVfbは正方向に変化する。
【００１８】
ゲート電極として用いる金属の仕事関数に、このＶfb変調量が足された値が、ゲート電極の実効的な仕事関数Φeffとなるため、この効果を用いれば、ゲート電極１１として、仕事関数が４．４ｅＶ以上の金属を用いれば、PMISFETに相応しい高いΦeffを得ることができる。例えば、４．４ｅＶの仕事関数を有する金属をゲート電極１１として用いた場合でも、ゲート絶縁膜８とゲート電極１１との間にＣ層を挿入することで４．７ｅＶ以上のΦｅｆｆを実現することができる。一方、ゲート電極１１の仕事関数は４．９ｅＶ以下であることが望ましい。還元雰囲気アニール耐性に優れるからである。
【００１９】
ここで、ｐMISFETのゲート電極の還元雰囲気アニール耐性について説明する。価電子帯端近くの高い仕事関数を有する金属は、ＨｆＳｉＯＮなどのｈｉｇｈ−ｋ絶縁膜上で還元雰囲気アニール後にΦeffが低下するという問題がある。ＭＩＳトランジスタ形成には、４００〜４５０℃程度の還元雰囲気アニールが必須であるため、これらの問題により、高い仕事関数を有する金属をゲート電極に用いてもＰＭＩＳＦＥＴで低い閾値電圧を実現することができない。そこで本実施形態では、上述したゲート電極／ゲート絶縁膜界面へのＣ層挿入による実効仕事関数上昇効果を用いる。この結果、還元雰囲気アニール耐性のない価電子帯端近くの高い仕事関数を有する金属を用いずとも、ＰＭＩＳＦＥＴに必要な実効仕事関数を得ることができ、低い閾値電圧を実現する。
【００２０】
本実施形態において、ゲート絶縁膜８上に形成されるC層の厚さは３ｎｍ以下であることが望ましい。これは、Ｃ層の厚さが３ｎｍよりも厚くなると、ゲート電極11の仕事関数が、Φｅｆｆに作用しなくなり、ΦeffはCの仕事関数に本発明によるＶｆｂ変調効果が足された値になってしまうからである。尚、ゲート絶縁膜８上にＣが存在すればＶｆｂは変調すると考えられる。しかしながら、安定的にＶｆｂを変調させるためにC層の厚さは１モノレイヤ以上であることが望ましい。
【００２１】
ゲート電極１１’及びゲート電極１１としては、ＴａＣｘを用いることが望ましい。それは、ＴａＣｘの仕事関数は図３及び図４に示すように、組成や配向性によって制御可能であるため、ゲート電極１１’及びゲート電極１１に用いる金属種をＴａの一種類に限定することができるためである。CMISFETのゲート電極に用いる金属種は少ないほど、製造プロセスの煩雑化を防ぐことができる。
【００２２】
例えば組成による仕事関数制御を利用する場合、具体的には、ゲート電極１１’としてはＣの原子密度が６０％以下であるＴａＣｘを用いればよく、ゲート電極１１としてはＣの原子密度が６０％以上であるＴａＣｘを用いればよい。これは、図３に示すように、Ｃの原子密度が６０％以下であるＴａＣｘの仕事関数は４．４ｅＶ以下であり、Ｃの原子密度が６０％以上であるＴａＣｘの仕事関数は４．４ ｅＶ以上であるためである。尚、このとき、後述するような結晶配向性と仕事関数との関係から、ゲート電極１１’は、非晶質か、［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が６０％以下であることが望ましい。
【００２３】
また、配向性による仕事関数制御を利用する場合、ゲート電極１１’として膜厚方向のＴａＣ（１１１）面の結晶配向率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が６０％以下であるＴａＣｘを用いることが望ましい。これは、図4に示すように、膜厚方向のＴａＣ（１１１）面の結晶配向率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が６０％以下であれば、絶縁膜と接するゲート電極部分のうちＴａＣ(100)面が占める割合が増えるために、そのΦｅｆｆは４．４ ｅＶ以下となるためである。この場合には、Ｃの原子密度が６０％以上であっても４．４ ｅＶ以下のΦｅｆｆを得ることができる。さらに、Ｃの原子密度が６０％以上のＣリッチなＴａＣｘは、結晶化しないため、トランジスタ形成工程において、Ｐ-chトランジスタのＣ層とゲート電極ＴａＣｘが混合してもＰ-chトランジスタとしては、ゲート絶縁膜表面上にＴａＣ（１００）配向面が形成されることはなく、Ｐ-chトランジスタにおいて結晶配向性によりゲート電極のΦeffが低くなることはない。このため、Ｃの原子密度が６０％以上である場合にはＰ-chトランジスタにおいては、Cの原子密度によって決定する４．４ｅＶ以上の仕事関数とＣ層によるVfb変調量との和がΦeffとなる。
【００２４】
このため、ゲート電極１１’とゲート電極１１の組成を同一にすることができる。この場合には、ゲート電極１１’とゲート電極１１の加工を一括で行うことできるため、製造プロセスの煩雑化を回避する観点から最も望ましい。
【００２５】
また、ＴａＣｘ以外金属材料をＮ-chトランジスタのゲート電極として用いる場合、４．４ｅＶ以下の仕事関数を有する材料として、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｃｒ、Ｍｏ、Ｗ、Ｌａ、Ｙなどの金属、又は、これら金属のホウ化物、珪化物、もしくは窒化珪化物を用いることが考えられる。Ｇate-Ｆirstプロセスに適用する場合は、耐熱性や化学的安定性の観点から、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｃｒ、Ｍｏ、Ｗ、Ｌａ、Ｙなどの金属のホウ化物又は窒化珪化物を用いるのが最も好ましい。
【００２６】
ゲート絶縁膜としては、例えば、Ｔｉ、Ｈｆ、Ｚｒ及びＬａ等希土類元素の酸化物或いは混合酸化物、Ｔｉ、Ｈｆ、Ｚｒ及びＬａ等希土類元素のシリケート、アルミネート或いはこれらに窒素を添加した絶縁膜、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３或いはこれらに窒素を添加した絶縁膜などを用いることができる。尚、例えばＨｆのシリケートもしくはこれに窒素を添加した絶縁膜を用いる場合、高誘電率化によるリークメリットの観点から、Ｈｆ／Ｈｆ＋Ｓｉ≧０．５であることが望ましい。
【００２７】
また、図２Ａ及び２Ｂに示すように、１０００℃アニールの有無にかかわらずＣ層挿入によるＶfb上昇効果は得られる。従って、製造方法としては、ダマシンプロセス及びゲートファースト（Gate-First）プロセスのいずれも適用することができる。ここで、１０００℃アニール有の方がＣ層挿入によるＶfb上昇効果は高かった。従って、本実施形態はゲートファーストプロセスに特に適する。
【００２８】
次に、本実施形態における半導体装置の製造工程として、ダマシン工程を含む第1の製造工程を適用した例について説明する。
【００２９】
図５乃至図１０に示す製造工程は、所謂、リプレースメントゲートプロセスを用いた例である。尚、この製造工程は、ゲート電極１１’及び１1にＴａＣｘを使用した例である。
【００３０】
まず、図５に示すように、シリコン半導体基板（以下、半導体基板と称する）１に、ＳＴＩ構造の素子分離層７によって分離されたウエル領域となるＰ型半導体領域４及びＮ型半導体領域５を形成する。Ｐ型半導体領域４及びＮ型半導体領域５にそれぞれダミーゲートを形成し（図示せず）、これらをマスクとして利用し、公知なイオン注入法を用いて、半導体基板１上のＰ型半導体領域４には、Ｎ型不純物を注入してＮ型エクステンション領域３を形成し、またＮ型半導体領域５には、Ｐ型不純物を注入してＰ型エクステンション領域３’を形成する。
【００３１】
また、ダミーゲート及びゲート側壁６をマスクとしてＰ型半導体領域４にＮ型不純物を注入してＮ型拡散層２を形成するとともに、Ｎ型半導体領域５にＰ型不純物を注入してＰ型拡散層２’を形成する。
【００３２】
その後、上記ダミーゲートを除去することにより、図５に示す構造を得る。図５からわかるように、ダミーゲートが除去された後に、それぞれに溝１７が形成される。尚、拡散層２、２’上にサリサイド層を形成してもよい。
【００３３】
次に、図６に示すようにゲート絶縁膜８を形成する。
ゲート絶縁膜８としては、例えば、［Ｔｉ、Ｈｆ、Ｚｒ及びＬａ等希土類元素の酸化物或いは混合酸化物］、［Ｔｉ、Ｈｆ、Ｚｒ及びＬａ等希土類元素のシリケート、アルミネート或いは、これらに窒素を添加した絶縁膜］、［Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３或いはこれらに窒素を添加した絶縁膜］などを用いることができる。ここでは一例として、ＭＯＣＶＤ法(Metal OrgaＮic chemical vapor depositioＮ）法によりハフニウムリシケートを堆積した。堆積法はダミーゲートが除去された後の溝１７の底面及び側面に沿って絶縁膜を形勢することが可能であれば良く、ＡＬＤ法などでも構わない。
【００３４】
次に、図７に示すように、例えば、ＬＰＣＶＤ法により、ゲート絶縁膜８上に酸化シリコン膜を堆積させ、引き続き、ＰＥＰ（Photo EＮgraviＮg Process）により、この酸化シリコン膜をパターニングし、Ｐ型半導体領域４上のゲート絶縁膜８の表面上に酸化シリコン膜からなるマスク１８を形成する。
【００３５】
次に、Ｎ型半導体領域５上のゲート絶縁膜８及びマスク１８上に、膜厚が１モノレイヤ以上で３ｎｍ以下のＣ層１５を形成する。Ｃ層１５の成膜方法は、特に限定されるものではなく、成膜方法として例えば、スパッタリング法やＣＶＤ法や蒸着法などを用いることができる。但し、後の工程でＣ層１５は、リフトオフ法により剥離されるため、段差部分における被覆性（ステップカバレージ）が悪いスパッタリング法により形成することがより好ましい。本実施形態では、Ｃターゲットのスパッタリング法により膜厚３ｎｍのＣ層１５を形成した。
【００３６】
次に、図８に示すように、リフトオフ法により、図７に示すマスク材１８と共に、マスク材１８上のＣ層１５を剥離する。例えば、希ＨＦ水溶液を用いて、酸化シリコンからなるマスク材１８を剥離すれば、同時にマスク材１８上のＣ層１５も併せて剥離される。この時、Ｎ型半導体領域量のＣ層１５は剥離されない。
【００３７】
次に、図９に示すように、Ｎ，ＰチャネルＭＩＳトランジスタ１３，１４上においては、ゲート絶縁膜８８及びＣ層１５上に、ゲート電極１１’及び１1となる金属膜を形成する。
本実施形態ではゲート電極１１’及び１1として、例えば、Ｃ原子濃度が６０at.％〜８０at.％であり、膜厚方向に対するＴａＣ（１１１）面の結晶配向率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝×１００］が６０％以下であるＴａＣｘ（以下、第１のＴａＣｘと称する）を形成する。このとき、ＮチャネルＭＩＳトランジスタ１３では、第１のＴａＣｘがゲート絶縁膜８に接していることによる結晶配向性の効果により４．４ｅＶ以下の実効仕事関数が得られ、低い閾値電圧を実現することができる。一方、Ｃの原子密度が６０％以上のＣリッチなＴａＣｘは、結晶化しないため、トランジスタ形成工程において、Ｐ-chトランジスタのＣ層と第１のＴａＣｘが混合してもＰ-chトランジスタとしては、ゲート絶縁膜８の表面上にＴａＣ（１００）配向面が形成されることはない。Ｃ原子濃度が６０％at．以上であるＴａＣｘの仕事関数は、４．４ｅＶ以上である。つまり、Ｐ-chトランジスタにおいてはこの４．４ ｅＶ以上の仕事関数にＣ層による＋０．３Ｖ以上のＶfb上昇効果が加わって、ＰチャネルＭＩＳトランジスタで低い閾値電圧を得ることができる。
【００３８】
膜厚方向に対する上記第１のＴａＣｘを形成するためには、ＴａとＣが共存しながらＴａＣ成膜が進行するような成膜方法を用いることが有効ある。ＣＶＤ法を用いる場合には、ＴａソースとＣソースを同時供給することが望ましい。スパッタリング法を用いる場合には、ＴａターゲットとＣターゲットの同時スパッタリングを行うことが望ましい。
【００３９】
本実施形態においては、ＴａターゲットとＣターゲットの同時スパッタリングにより、上記第１のＴａＣｘを５０ｎｍ形成した。次に、例えばＭＯＣＶＤ法を用いて、それぞれのゲート電極１１上の狭くなった溝１７にＷやＴｉＮ等の高融点金属材料を埋め込み、金属ゲート電極１２を堆積させる。
【００４０】
次に、通常の化学機械研磨（ＣＭＰ）プロセスによって、表面側から層間絶縁膜１６が露呈するまで平坦化を図りつつ除去する。このＣＭＰ工程の終了により、図１０に示す構造のＮチャネルＭＩＳトランジスタ及びＰチャネルＭＩＳトランジスタが形成される。
【００４１】
次に、本実施形態における半導体装置の製造工程として、図１１乃至図２２に示すゲートファースト工程を含む第２の製造工程を適用した例について説明する。
まず、図１１に示すように、半導体基板１に、ＳＴＩ構造の素子分離層７によって分離されたＰ型半導体領域４及びＮ型半導体領域５にゲート絶縁膜８を形成する。
【００４２】
ゲート絶縁膜としては、例えば、Ｔｉ、Ｈｆ、Ｚｒ及びＬａ等希土類元素の酸化物或いは混合酸化物、Ｔｉ、Ｈｆ、Ｚｒ及びＬａ等希土類元素のシリケート、アルミネート或いはこれらに窒素を添加した絶縁膜、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３或いは、これらに窒素を添加した絶縁膜などを用いることができる。ここでは一例として、ＭＯＣＶＤ法（Metal OrgaＮic chemical vapor depositioＮ）法によりハフニウムリシケートを堆積した。堆積法はＭＢＥ（Molecular beam epitaxy)法、ＡＬＤ(Atomic layer depositioＮ）法、ＰＶＤ（Physical vapor depositioＮ）法などでも構わない。
【００４３】
次に、図１２に示すように、例えば、ＬＰＣＶＤ法により、ゲート絶縁膜８上に酸化シリコン膜を堆積し、引き続き、ＰＥＰ（Photo EＮgraviＮg Process）により、この酸化シリコン膜をパターニングし、Ｐ型半導体領域４上のゲート絶縁膜８の表面上に酸化シリコン膜からなるマスク１８を形成する。
【００４４】
次に、Ｎ型半導体領域５上のゲート絶縁膜８及びマスク１８上に１モノレイヤ以上で３ｎｍ以下のＣ層１５を形成する。Ｃ層１５の成膜方法は特に限定されるものではなく、成膜方法として例えばスパッタ法やＣＶＤ法などが挙げられるが、後述するように、Ｃ層１５はリフトオフ法により剥離されるため、段差部分における被覆性が悪いスパッタリング法により形成することがより好ましい。本実施形態では、Ｃターゲットを用いたスパッタリング法により、膜厚３ｎｍのＣ層１５を形成した。
【００４５】
次に、図１３に示すように、リフトオフ法により、図７に示すマスク材１８と共に、マスク材１８上のＣ層１５を剥離する。例えば、希ＨＦ水溶液を用いて、酸化シリコン膜からなるマスク材１８を剥離すれば、同時にマスク材１８上のＣ層も剥離される。この時、Ｎ型半導体領域量のＣ層１５は剥離されることはない。
【００４６】
次に、図１４に示すように、ゲート絶縁膜８上及びＣ層１５上に、ゲート電極１１’及び１1を形成する。本実施形態のゲート電極１１’及び１1として、Ｃ原子濃度が６０at.％〜８０at.％であり、膜厚方向に対するＴａＣ（１１１）面の結晶配向率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝×１００］が６０％以下であるＴａＣｘ（以下、第２のＴａＣｘと称する）を形成する。
【００４７】
このとき、ＮチャネルＭＩＳトランジスタ１３では、第１のＴａＣｘがゲート絶縁膜８に接していることによる結晶配向性の効果により４．４ｅＶ以下の実効仕事関数が得られ、低い閾値電圧を実現することができる。一方、Ｃ／Ｔａ≧１．５のＣリッチなＴａＣｘは、結晶化しないため、トランジスタ形成工程において、Ｐ-chトランジスタのＣ層と第２のＴａＣｘが混合してもＰ-chトランジスタとしては、ゲート絶縁膜８の表面上にＴａＣ（１００）配向面が形成されることはない。Ｃ原子濃度が６０％at．以上であるＴａＣｘの仕事関数は、４．４ｅＶ以上である。つまり、Ｐ-chトランジスタにおいてはこの４．４ ｅＶ以上の仕事関数にＣ層による＋０．３Ｖ以上のＶfb上昇効果が加わって、ＰチャネルＭＩＳトランジスタで低い閾値電圧を得ることができる。
【００４８】
膜厚方向に対する上記第２のＴａＣｘを形成するためには、ＴａとＣが共存しながらＴａＣ成膜が進行するような成膜方法を用いることが有効ある。ＣＶＤ法を用いる場合には、ＴａソースとＣソースを同時供給することが望ましい。スパッタリング法を用いる場合には、ＴａターゲットとＣターゲットの同時スパッタリングを行うことが望ましい。本実施形態では、ＴａターゲットとＣターゲットの同時スパッタリング法を用いて上記第２のＴａＣｘを膜厚５０ｎｍで形成した。次に、ゲート電極１１’及び１1上に、例えばＭＯＣＶＤ法によりＷやＴｉＮ等の高融点金属材料からなる高融点金属ゲート電極１２を堆積させる。
【００４９】
次に、図１５に示すように、通常のリソグラフィー技術とエッチング技術を用いて、ゲート電極レジストパターン２１を形成し、塩素系、臭素系などの通常のエッチングガスを用いてゲート電極１１’、ゲート電極１１、Ｃ層１５及びゲート絶縁膜８を加工した。このプロセスで、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタのゲート構造は、３ｎｍ以下と非常に薄いＣ層の有無以外は同一であるため、両トランジスタの一括加工が可能となる。
【００５０】
次に、Ｏ２アッシャー処理によりレジストパターン２１を除去する。その後、必要に応じて硫酸と過酸化水素水の混合液によってＯ２アッシャー処理で除去しきれなかったレジスト、残渣物などを化学的に除去する。
【００５１】
次に、図１６に示すように、Ｎ型半導体領域５の上部をレジスト（図示せず）で保護し、Ｐ型半導体領域４の領域に、Ｎ型の不純物をイオン注入する。そして、Ｎ型半導体領域５上のレジストを除去した後、１０００℃以上のスパイクアニールにより、Ｎ型エクステンション領域３を形成した。
【００５２】
次に、図１７に示すように、Ｐ型半導体領域４の上部をレジスト（図示せず）で保護し、Ｎ型半導体領域５の領域に、Ｐ型の不純物をイオン注入する。そして、Ｐ型半導体領域４上のレジストを除去した後、１０００℃以上のスパイクアニールにより、Ｐ型エクステンション領域３´を形成した。
【００５３】
次に、図１８に示すように、通常のプロセスでゲート側壁６を形成した。即ち、基板上の全面にＣＶＤ法等により酸化膜などを堆積した後、ゲート電極１２の上面が露出するまでＲＩＥ等でエッチバックする。
【００５４】
次に、図１９に示すように、Ｎ型半導体領域５の上部をレジスト１９で保護し、Ｐ型半導体領域４の領域に、Ｎ型の不純物を注入し、Ｎ型注入領域２を形成した。
次に、図２０に示すように、Ｎ型半導体領域５上のレジスト１９を剥離した後に、Ｐ型半導体領域４の上部をレジスト２０で保護し、Ｎ半導体領域５の領域に、Ｐ型の不純物を注入し、Ｐ型注入領域２´を形成した。
【００５５】
次に、図２１に示すように、Ｐ型半導体領域４上のレジスト２０を剥離した後に、９００℃以上の熱処理を行うことで、Ｎ型拡散層２及びＰ方拡散層２´を完全に活性化させた。この後は、層間絶縁膜１６の形成、平坦化処理など通常の工程を経て、図２２に示す構造が得られる。
【００５６】
また、本発明は前述した各実施形態に限定されるものではなく、その要旨を逸脱しない限り、各構成要素を変形して具体化することができる。特に、ゲート電極に求められる実効的な仕事関数は、その用途・世代によって異なる。そのような場合にも、本発明をそれぞれで求められる実効仕事関数に適宜対応するように適用することができる。尚、本実施形態では、基板としてシリコン半導体基板を例として説明するが、これに限定されるものではなく、半導体層を有する基板であればよく、例えば、液晶基板のように、ガラス基板等の基板上に半導体層が形成されたものでも、通常の製造工程の熱処理に耐得るものであれば本発明を適用することもできる。また、低温プロセスで本発明の半導体装置を形成する場合には、樹脂基板であっても適用できる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態に係わるＣＭＩＳ半導体装置の断面図である。
【図２Ａ】Ｖfbにおけるゲート電極／ゲート絶縁膜の間に形成されたＣ層厚さ依存性を示す図である。
【図２Ｂ】Ｖfbにおけるゲート電極／ゲート絶縁膜の間に形成されたＣ層厚さ依存性を示す図である。
【図３】ＴａＣｘの仕事関数の組成依存性を示す図である。
【図４】ＴａＣｘの仕事関数の配向性依存性を示す図である。
【図５】第１の実施形態に係わる半導体装置の第１の製造工程を示す断面図である。
【図６】第１の実施形態に係わる半導体装置の第１の製造工程を示す断面図である。
【図７】第１の実施形態に係わる半導体装置の第１の製造工程を示す断面図である。
【図８】第１の実施形態に係わる半導体装置の第１の製造工程を示す断面図である。
【図９】第１の実施形態に係わる半導体装置の第１の製造工程を示す断面図である。
【図１０】第１の実施形態に係わる半導体装置の第１の製造工程を示す断面図である。
【図１１】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図１２】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図１３】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図１４】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図１５】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図１６】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図１７】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図１８】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図１９】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図２０】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図２１】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図２２】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【符号の説明】
【００５８】
１…Ｓｉ半導体基板、２…ソース、ドレイン電極、３…エクステンション領域、４…Ｐ型半導体領域、５…Ｎ型半導体領域、６…ゲート側壁、７…素子分離領域、８…ゲート絶縁膜、１１’，１１，１２…ゲート電極、１３…ＮチャネルＭＩＳトランジスタ、１４…ＰチャネルＭＩＳトランジスタ、１５…カーボン層（Ｃ層）。
【技術分野】
【０００１】
本発明は、メタルゲート電極を用いた素子構造の半導体装置に関する。
【背景技術】
【０００２】
一般に、電子機器の高性能化や小型化の要求に従い、機器を構成する半導体装置の集積化及び性能向上が図られている。半導体装置例えば、ＭＩＳＦＥＴであれば、回路素子の微細化を図るためには、ゲート絶縁膜をより薄膜化することが必要となる。これまで多用されたポリシリコンゲート電極では、ゲート長が５０ｎｍ以下のデバイスに用いても、性能向上が実現されなくなっている。この技術世代では、ゲート絶縁膜のＳｉ０２換算膜厚が２ｎｍ以下となり、ポリシリコンゲート電極の界面空乏化によるゲート容量の低下が顕在化する。
【０００３】
ゲート電極の空乏化は、電極の電荷密度を増加させることで低減できるが、Ｓｉ中の不純物濃度は最大でも２×１０２０ｃｍ−２程度である。この場合でもＳｉ０２換算膜厚で０．５ｎｍに相当する容量低下が発生する。絶縁膜厚のＳｉ０２換算膜厚が２ｎｍ以下であるＣＭＯＳ技術世代では、この容量低下は深刻な問題となってくる。
【０００４】
そこで、ゲート電極材料として金属を用いるメタルゲート技術が注目を集めている（例えば、特許文献１参照）。金属は、原子密度と同程度の高い電荷密度を持つため、金属をゲート電極として用いた場合、ゲート電極の空乏化は無視することができる。
【特許文献１】特開２００６−２４５３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述したように、次世代のＣＭＩＳデバイスには、メタルゲート電極の導入が必須である。ＣＭＩＳデバイスにおいて、低い閾値電圧を実現するためには、ＮチャネルＭＩＳトランジスタ及びＰチャネルＭＩＳトランジスタのゲート電極は、それぞれシリコンの伝導帯端（〜４．１ｅＶ）及び価電子帯端（〜５．２ｅＶ）に近い実効仕事関数（Φｅｆｆ）を示す必要がある。
【０００６】
しかしながら、価電子帯端近くの高い仕事関数を有する金属は、ＨｆＳｉＯＮなどのｈｉｇｈ−ｋ絶縁膜上で還元雰囲気アニール後に実効仕事関数が低下してしまうという問題がある。ＭＩＳトランジスタ形成には４００〜４５０℃程度の還元雰囲気アニール処理工程が必須であるため、これらの問題により、低い閾値電圧を実現することができない。デュアルメタルゲートＣＭＩＳ構造実現のためには、上記問題点を克服することができるデバイス構造を見出す必要がある。
【０００７】
前述したように、ＣＭＩデバイスの性能向上のために、デュアルメタルゲート技術の導入が必須であるが、その実現にあたり、ＰＭＩＳメタルのΦｅｆｆの還元雰囲気アニールに対する不安定性が問題となっていた。
【０００８】
そこで本発明は、還元雰囲気アニール耐性に優れるメタルゲートを用いた低い閾値電圧を実現するＣＭIＳ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に従う実施形態は、上記課題を解決するためのものであり、基板と、前記基板上に形成されたＮ型半導体層と、前記Ｎ型半導体層に設けられた第１のソース領域及び第１のドレイン領域と、前記第１のソース領域及び第１のドレイン領域の間の前記Ｎ型半導体層上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、膜厚が３ｎｍ以下であるカーボン層と、前記カーボン層上に形成された第１のゲート電極と、前記基板上に形成されたＰ型半導体層と、前記Ｐ型半導体層に設けられた第２のソース領域及び第２のドレイン領域と、前記第２のソース領域及び第２のドレイン領域の間の前記Ｐ型半導体層上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、を備える半導体装置である。
【００１０】
さらに実施形態は、素子分離されたＰ型半導体領域及びＮ型半導体領域を有する半導体基板の前記Ｐ型半導体層領域に第１ダミーゲートを形成するとともに前記Ｎ型半導体領域に第２ダミーゲートを形成する工程と、前記第１ダミーゲートの両側の前記Ｐ型半導体領域にＮ型拡散層を形成する工程と、前記第２ダミーゲートの両側の前記Ｎ型半導体領域にＰ型拡散層を形成する工程と、前記Ｎ型拡散層及び前記Ｐ型拡散層を覆う前記第１及び第２ダミーゲートの側部に絶縁膜を形成する工程と、前記第１及び第２ダミーゲートを除去することにより前記絶縁層に第１及び第２の溝を形成する工程と、前記第１及び第２の溝の少なくとも底部に第１及び第２のゲート絶縁膜を形成する工程と、前記１ゲート絶縁膜上を覆わないが前記第２ゲート絶縁膜上を覆うカーボン層を形成する工程と、前記第１ゲート絶縁膜上及び前記カーボン層上に、ゲート電極材料を形成する工程と、を備える半導体装置の製造方法である。
【００１１】
また実施形態は、素子分離されたＰ型半導体領域及びＮ型半導体領域を有する半導体基板の前記Ｐ型半導体層領域に第１ゲート絶縁膜を形成するとともに前記Ｎ型半導体領域に第２ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上を覆わないが前記第２ゲート絶縁膜上を覆うカーボン層を形成する工程と、前記第１ゲート絶縁膜上及び前記カーボン層上に、ゲート電極材料を形成する工程と、前記カーボン層及び前記ゲート電極材料をエッチングし、前記ゲート電極材料からなる第１ゲート電極と前記ゲート電極材料及び前記カーボン層からなる第２ゲート電極を形成する工程と、その後、前記Ｐ型半導体領域内にＮ型拡散層を形成し、前記Ｎ型半導体領域内にＰ型拡散層を形成する工程と、を備える半導体装置の製造方法である。
【発明の効果】
【００１２】
本発明によれば、還元雰囲気アニール耐性に優れるメタルゲートを用いた低い閾値電圧を実現するＣＭIＳ半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態について詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の一構成例を示す断面図である。
本実施形態は、シリコン（Ｓｉ）半導体基板１の表面領域にはＰ型半導体領域４とＮ型半導体領域５が設けられ、それぞれの領域にＮチャネルＭＩＳトランジスタ１３、ＰチャネルＭＩＳトランジスタ１４が形成されている。Ｐ型、Ｎ型半導体領域４、５は、いわゆるウエル領域であり、それぞれにソース、ドレイン領域２及びエクステンション領域３が形成されている。ソース領域とドレイン領域は、任意のチャネル長の電流通路となるチャネル領域を挟んで設けられている。
【００１４】
Ｐ型半導体領域４及びＮ型半導体領域５の表面上にはゲート絶縁膜８が形成されている。Ｎ型半導体領域のゲート絶縁膜８の表面上には、１モノレイヤ以上３ｎｍ以下のカーボン（Ｃ）層１５が形成されている。Ｎ型半導体領域のゲート絶縁膜８の表面上にはゲート電極１１’が形成されている。P型半導体領域のカーボン（Ｃ）層１５の表面上にはゲート電極１１が形成されている。ゲート電極１１’及びゲート電極１１上には、さらにＷやＴｉＮといった高融点金属等のゲート電極１２が形成されていてもよい。これらの構成により、ＮチャネルＭＩＳトランジスタ１３及びＰチャネルＭＩＳトランジスタ１４が形成される。尚、図１のその他の構成である素子分離領域７、ソース、ドレイン領域２、エクステンション領域３、ゲート側壁絶縁膜６は、通常のスパッタリング、ＣＶＤ、ＲＩＥ等の半導体プロセスより形成する。
尚、ソース領域・ドレイン領域２としては、上述した不純物拡散層で形成されたものの他、シリサイド層で形成されたいわゆるショットキートランジスタでも構わない。
【００１５】
図２Ａは、還元雰囲気アニール後のフラットバンド電圧（Ｖfb）変調量とゲート電極／ゲート絶縁膜の間に形成されたカーボン層（以下、Ｃ層と称する）の厚さとの関係を示す図である。Ｖfb変調量とは、Ｖfb値からゲート電極／ゲート絶縁膜の間にＣ層が形成されていない場合のＶfb値をひいた値である。これは、１０００℃アニール無し（還元雰囲気アニールは実施）の結果を示し、ゲート電極はＴａカーバイド（以下、ＴａＣＸと称する）、ゲート絶縁膜はＳｉＯ２及びＨｆＳｉＯＮによる例である。
【００１６】
図２Ｂは１０００℃アニール後（１０００℃アニール後に還元雰囲気アニールも実施）のフラットバンド電圧（Ｖfb）変調量とゲート電極／ゲート絶縁膜の間に形成されたカーボン層（以下、Ｃ層と称する）の厚さとの関係を示す図である。このゲート電極は、ＴａＣＸ、ゲート絶縁膜はＨｆＳｉＯＮによる例である。
【００１７】
いずれの場合においても、ゲート電極/ゲート絶縁膜の間に形成されたＣ層の厚さが厚くなるとともにVfbは正方向に変化する。
【００１８】
ゲート電極として用いる金属の仕事関数に、このＶfb変調量が足された値が、ゲート電極の実効的な仕事関数Φeffとなるため、この効果を用いれば、ゲート電極１１として、仕事関数が４．４ｅＶ以上の金属を用いれば、PMISFETに相応しい高いΦeffを得ることができる。例えば、４．４ｅＶの仕事関数を有する金属をゲート電極１１として用いた場合でも、ゲート絶縁膜８とゲート電極１１との間にＣ層を挿入することで４．７ｅＶ以上のΦｅｆｆを実現することができる。一方、ゲート電極１１の仕事関数は４．９ｅＶ以下であることが望ましい。還元雰囲気アニール耐性に優れるからである。
【００１９】
ここで、ｐMISFETのゲート電極の還元雰囲気アニール耐性について説明する。価電子帯端近くの高い仕事関数を有する金属は、ＨｆＳｉＯＮなどのｈｉｇｈ−ｋ絶縁膜上で還元雰囲気アニール後にΦeffが低下するという問題がある。ＭＩＳトランジスタ形成には、４００〜４５０℃程度の還元雰囲気アニールが必須であるため、これらの問題により、高い仕事関数を有する金属をゲート電極に用いてもＰＭＩＳＦＥＴで低い閾値電圧を実現することができない。そこで本実施形態では、上述したゲート電極／ゲート絶縁膜界面へのＣ層挿入による実効仕事関数上昇効果を用いる。この結果、還元雰囲気アニール耐性のない価電子帯端近くの高い仕事関数を有する金属を用いずとも、ＰＭＩＳＦＥＴに必要な実効仕事関数を得ることができ、低い閾値電圧を実現する。
【００２０】
本実施形態において、ゲート絶縁膜８上に形成されるC層の厚さは３ｎｍ以下であることが望ましい。これは、Ｃ層の厚さが３ｎｍよりも厚くなると、ゲート電極11の仕事関数が、Φｅｆｆに作用しなくなり、ΦeffはCの仕事関数に本発明によるＶｆｂ変調効果が足された値になってしまうからである。尚、ゲート絶縁膜８上にＣが存在すればＶｆｂは変調すると考えられる。しかしながら、安定的にＶｆｂを変調させるためにC層の厚さは１モノレイヤ以上であることが望ましい。
【００２１】
ゲート電極１１’及びゲート電極１１としては、ＴａＣｘを用いることが望ましい。それは、ＴａＣｘの仕事関数は図３及び図４に示すように、組成や配向性によって制御可能であるため、ゲート電極１１’及びゲート電極１１に用いる金属種をＴａの一種類に限定することができるためである。CMISFETのゲート電極に用いる金属種は少ないほど、製造プロセスの煩雑化を防ぐことができる。
【００２２】
例えば組成による仕事関数制御を利用する場合、具体的には、ゲート電極１１’としてはＣの原子密度が６０％以下であるＴａＣｘを用いればよく、ゲート電極１１としてはＣの原子密度が６０％以上であるＴａＣｘを用いればよい。これは、図３に示すように、Ｃの原子密度が６０％以下であるＴａＣｘの仕事関数は４．４ｅＶ以下であり、Ｃの原子密度が６０％以上であるＴａＣｘの仕事関数は４．４ ｅＶ以上であるためである。尚、このとき、後述するような結晶配向性と仕事関数との関係から、ゲート電極１１’は、非晶質か、［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が６０％以下であることが望ましい。
【００２３】
また、配向性による仕事関数制御を利用する場合、ゲート電極１１’として膜厚方向のＴａＣ（１１１）面の結晶配向率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が６０％以下であるＴａＣｘを用いることが望ましい。これは、図4に示すように、膜厚方向のＴａＣ（１１１）面の結晶配向率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が６０％以下であれば、絶縁膜と接するゲート電極部分のうちＴａＣ(100)面が占める割合が増えるために、そのΦｅｆｆは４．４ ｅＶ以下となるためである。この場合には、Ｃの原子密度が６０％以上であっても４．４ ｅＶ以下のΦｅｆｆを得ることができる。さらに、Ｃの原子密度が６０％以上のＣリッチなＴａＣｘは、結晶化しないため、トランジスタ形成工程において、Ｐ-chトランジスタのＣ層とゲート電極ＴａＣｘが混合してもＰ-chトランジスタとしては、ゲート絶縁膜表面上にＴａＣ（１００）配向面が形成されることはなく、Ｐ-chトランジスタにおいて結晶配向性によりゲート電極のΦeffが低くなることはない。このため、Ｃの原子密度が６０％以上である場合にはＰ-chトランジスタにおいては、Cの原子密度によって決定する４．４ｅＶ以上の仕事関数とＣ層によるVfb変調量との和がΦeffとなる。
【００２４】
このため、ゲート電極１１’とゲート電極１１の組成を同一にすることができる。この場合には、ゲート電極１１’とゲート電極１１の加工を一括で行うことできるため、製造プロセスの煩雑化を回避する観点から最も望ましい。
【００２５】
また、ＴａＣｘ以外金属材料をＮ-chトランジスタのゲート電極として用いる場合、４．４ｅＶ以下の仕事関数を有する材料として、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｃｒ、Ｍｏ、Ｗ、Ｌａ、Ｙなどの金属、又は、これら金属のホウ化物、珪化物、もしくは窒化珪化物を用いることが考えられる。Ｇate-Ｆirstプロセスに適用する場合は、耐熱性や化学的安定性の観点から、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｃｒ、Ｍｏ、Ｗ、Ｌａ、Ｙなどの金属のホウ化物又は窒化珪化物を用いるのが最も好ましい。
【００２６】
ゲート絶縁膜としては、例えば、Ｔｉ、Ｈｆ、Ｚｒ及びＬａ等希土類元素の酸化物或いは混合酸化物、Ｔｉ、Ｈｆ、Ｚｒ及びＬａ等希土類元素のシリケート、アルミネート或いはこれらに窒素を添加した絶縁膜、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３或いはこれらに窒素を添加した絶縁膜などを用いることができる。尚、例えばＨｆのシリケートもしくはこれに窒素を添加した絶縁膜を用いる場合、高誘電率化によるリークメリットの観点から、Ｈｆ／Ｈｆ＋Ｓｉ≧０．５であることが望ましい。
【００２７】
また、図２Ａ及び２Ｂに示すように、１０００℃アニールの有無にかかわらずＣ層挿入によるＶfb上昇効果は得られる。従って、製造方法としては、ダマシンプロセス及びゲートファースト（Gate-First）プロセスのいずれも適用することができる。ここで、１０００℃アニール有の方がＣ層挿入によるＶfb上昇効果は高かった。従って、本実施形態はゲートファーストプロセスに特に適する。
【００２８】
次に、本実施形態における半導体装置の製造工程として、ダマシン工程を含む第1の製造工程を適用した例について説明する。
【００２９】
図５乃至図１０に示す製造工程は、所謂、リプレースメントゲートプロセスを用いた例である。尚、この製造工程は、ゲート電極１１’及び１1にＴａＣｘを使用した例である。
【００３０】
まず、図５に示すように、シリコン半導体基板（以下、半導体基板と称する）１に、ＳＴＩ構造の素子分離層７によって分離されたウエル領域となるＰ型半導体領域４及びＮ型半導体領域５を形成する。Ｐ型半導体領域４及びＮ型半導体領域５にそれぞれダミーゲートを形成し（図示せず）、これらをマスクとして利用し、公知なイオン注入法を用いて、半導体基板１上のＰ型半導体領域４には、Ｎ型不純物を注入してＮ型エクステンション領域３を形成し、またＮ型半導体領域５には、Ｐ型不純物を注入してＰ型エクステンション領域３’を形成する。
【００３１】
また、ダミーゲート及びゲート側壁６をマスクとしてＰ型半導体領域４にＮ型不純物を注入してＮ型拡散層２を形成するとともに、Ｎ型半導体領域５にＰ型不純物を注入してＰ型拡散層２’を形成する。
【００３２】
その後、上記ダミーゲートを除去することにより、図５に示す構造を得る。図５からわかるように、ダミーゲートが除去された後に、それぞれに溝１７が形成される。尚、拡散層２、２’上にサリサイド層を形成してもよい。
【００３３】
次に、図６に示すようにゲート絶縁膜８を形成する。
ゲート絶縁膜８としては、例えば、［Ｔｉ、Ｈｆ、Ｚｒ及びＬａ等希土類元素の酸化物或いは混合酸化物］、［Ｔｉ、Ｈｆ、Ｚｒ及びＬａ等希土類元素のシリケート、アルミネート或いは、これらに窒素を添加した絶縁膜］、［Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３或いはこれらに窒素を添加した絶縁膜］などを用いることができる。ここでは一例として、ＭＯＣＶＤ法(Metal OrgaＮic chemical vapor depositioＮ）法によりハフニウムリシケートを堆積した。堆積法はダミーゲートが除去された後の溝１７の底面及び側面に沿って絶縁膜を形勢することが可能であれば良く、ＡＬＤ法などでも構わない。
【００３４】
次に、図７に示すように、例えば、ＬＰＣＶＤ法により、ゲート絶縁膜８上に酸化シリコン膜を堆積させ、引き続き、ＰＥＰ（Photo EＮgraviＮg Process）により、この酸化シリコン膜をパターニングし、Ｐ型半導体領域４上のゲート絶縁膜８の表面上に酸化シリコン膜からなるマスク１８を形成する。
【００３５】
次に、Ｎ型半導体領域５上のゲート絶縁膜８及びマスク１８上に、膜厚が１モノレイヤ以上で３ｎｍ以下のＣ層１５を形成する。Ｃ層１５の成膜方法は、特に限定されるものではなく、成膜方法として例えば、スパッタリング法やＣＶＤ法や蒸着法などを用いることができる。但し、後の工程でＣ層１５は、リフトオフ法により剥離されるため、段差部分における被覆性（ステップカバレージ）が悪いスパッタリング法により形成することがより好ましい。本実施形態では、Ｃターゲットのスパッタリング法により膜厚３ｎｍのＣ層１５を形成した。
【００３６】
次に、図８に示すように、リフトオフ法により、図７に示すマスク材１８と共に、マスク材１８上のＣ層１５を剥離する。例えば、希ＨＦ水溶液を用いて、酸化シリコンからなるマスク材１８を剥離すれば、同時にマスク材１８上のＣ層１５も併せて剥離される。この時、Ｎ型半導体領域量のＣ層１５は剥離されない。
【００３７】
次に、図９に示すように、Ｎ，ＰチャネルＭＩＳトランジスタ１３，１４上においては、ゲート絶縁膜８８及びＣ層１５上に、ゲート電極１１’及び１1となる金属膜を形成する。
本実施形態ではゲート電極１１’及び１1として、例えば、Ｃ原子濃度が６０at.％〜８０at.％であり、膜厚方向に対するＴａＣ（１１１）面の結晶配向率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝×１００］が６０％以下であるＴａＣｘ（以下、第１のＴａＣｘと称する）を形成する。このとき、ＮチャネルＭＩＳトランジスタ１３では、第１のＴａＣｘがゲート絶縁膜８に接していることによる結晶配向性の効果により４．４ｅＶ以下の実効仕事関数が得られ、低い閾値電圧を実現することができる。一方、Ｃの原子密度が６０％以上のＣリッチなＴａＣｘは、結晶化しないため、トランジスタ形成工程において、Ｐ-chトランジスタのＣ層と第１のＴａＣｘが混合してもＰ-chトランジスタとしては、ゲート絶縁膜８の表面上にＴａＣ（１００）配向面が形成されることはない。Ｃ原子濃度が６０％at．以上であるＴａＣｘの仕事関数は、４．４ｅＶ以上である。つまり、Ｐ-chトランジスタにおいてはこの４．４ ｅＶ以上の仕事関数にＣ層による＋０．３Ｖ以上のＶfb上昇効果が加わって、ＰチャネルＭＩＳトランジスタで低い閾値電圧を得ることができる。
【００３８】
膜厚方向に対する上記第１のＴａＣｘを形成するためには、ＴａとＣが共存しながらＴａＣ成膜が進行するような成膜方法を用いることが有効ある。ＣＶＤ法を用いる場合には、ＴａソースとＣソースを同時供給することが望ましい。スパッタリング法を用いる場合には、ＴａターゲットとＣターゲットの同時スパッタリングを行うことが望ましい。
【００３９】
本実施形態においては、ＴａターゲットとＣターゲットの同時スパッタリングにより、上記第１のＴａＣｘを５０ｎｍ形成した。次に、例えばＭＯＣＶＤ法を用いて、それぞれのゲート電極１１上の狭くなった溝１７にＷやＴｉＮ等の高融点金属材料を埋め込み、金属ゲート電極１２を堆積させる。
【００４０】
次に、通常の化学機械研磨（ＣＭＰ）プロセスによって、表面側から層間絶縁膜１６が露呈するまで平坦化を図りつつ除去する。このＣＭＰ工程の終了により、図１０に示す構造のＮチャネルＭＩＳトランジスタ及びＰチャネルＭＩＳトランジスタが形成される。
【００４１】
次に、本実施形態における半導体装置の製造工程として、図１１乃至図２２に示すゲートファースト工程を含む第２の製造工程を適用した例について説明する。
まず、図１１に示すように、半導体基板１に、ＳＴＩ構造の素子分離層７によって分離されたＰ型半導体領域４及びＮ型半導体領域５にゲート絶縁膜８を形成する。
【００４２】
ゲート絶縁膜としては、例えば、Ｔｉ、Ｈｆ、Ｚｒ及びＬａ等希土類元素の酸化物或いは混合酸化物、Ｔｉ、Ｈｆ、Ｚｒ及びＬａ等希土類元素のシリケート、アルミネート或いはこれらに窒素を添加した絶縁膜、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３或いは、これらに窒素を添加した絶縁膜などを用いることができる。ここでは一例として、ＭＯＣＶＤ法（Metal OrgaＮic chemical vapor depositioＮ）法によりハフニウムリシケートを堆積した。堆積法はＭＢＥ（Molecular beam epitaxy)法、ＡＬＤ(Atomic layer depositioＮ）法、ＰＶＤ（Physical vapor depositioＮ）法などでも構わない。
【００４３】
次に、図１２に示すように、例えば、ＬＰＣＶＤ法により、ゲート絶縁膜８上に酸化シリコン膜を堆積し、引き続き、ＰＥＰ（Photo EＮgraviＮg Process）により、この酸化シリコン膜をパターニングし、Ｐ型半導体領域４上のゲート絶縁膜８の表面上に酸化シリコン膜からなるマスク１８を形成する。
【００４４】
次に、Ｎ型半導体領域５上のゲート絶縁膜８及びマスク１８上に１モノレイヤ以上で３ｎｍ以下のＣ層１５を形成する。Ｃ層１５の成膜方法は特に限定されるものではなく、成膜方法として例えばスパッタ法やＣＶＤ法などが挙げられるが、後述するように、Ｃ層１５はリフトオフ法により剥離されるため、段差部分における被覆性が悪いスパッタリング法により形成することがより好ましい。本実施形態では、Ｃターゲットを用いたスパッタリング法により、膜厚３ｎｍのＣ層１５を形成した。
【００４５】
次に、図１３に示すように、リフトオフ法により、図７に示すマスク材１８と共に、マスク材１８上のＣ層１５を剥離する。例えば、希ＨＦ水溶液を用いて、酸化シリコン膜からなるマスク材１８を剥離すれば、同時にマスク材１８上のＣ層も剥離される。この時、Ｎ型半導体領域量のＣ層１５は剥離されることはない。
【００４６】
次に、図１４に示すように、ゲート絶縁膜８上及びＣ層１５上に、ゲート電極１１’及び１1を形成する。本実施形態のゲート電極１１’及び１1として、Ｃ原子濃度が６０at.％〜８０at.％であり、膜厚方向に対するＴａＣ（１１１）面の結晶配向率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝×１００］が６０％以下であるＴａＣｘ（以下、第２のＴａＣｘと称する）を形成する。
【００４７】
このとき、ＮチャネルＭＩＳトランジスタ１３では、第１のＴａＣｘがゲート絶縁膜８に接していることによる結晶配向性の効果により４．４ｅＶ以下の実効仕事関数が得られ、低い閾値電圧を実現することができる。一方、Ｃ／Ｔａ≧１．５のＣリッチなＴａＣｘは、結晶化しないため、トランジスタ形成工程において、Ｐ-chトランジスタのＣ層と第２のＴａＣｘが混合してもＰ-chトランジスタとしては、ゲート絶縁膜８の表面上にＴａＣ（１００）配向面が形成されることはない。Ｃ原子濃度が６０％at．以上であるＴａＣｘの仕事関数は、４．４ｅＶ以上である。つまり、Ｐ-chトランジスタにおいてはこの４．４ ｅＶ以上の仕事関数にＣ層による＋０．３Ｖ以上のＶfb上昇効果が加わって、ＰチャネルＭＩＳトランジスタで低い閾値電圧を得ることができる。
【００４８】
膜厚方向に対する上記第２のＴａＣｘを形成するためには、ＴａとＣが共存しながらＴａＣ成膜が進行するような成膜方法を用いることが有効ある。ＣＶＤ法を用いる場合には、ＴａソースとＣソースを同時供給することが望ましい。スパッタリング法を用いる場合には、ＴａターゲットとＣターゲットの同時スパッタリングを行うことが望ましい。本実施形態では、ＴａターゲットとＣターゲットの同時スパッタリング法を用いて上記第２のＴａＣｘを膜厚５０ｎｍで形成した。次に、ゲート電極１１’及び１1上に、例えばＭＯＣＶＤ法によりＷやＴｉＮ等の高融点金属材料からなる高融点金属ゲート電極１２を堆積させる。
【００４９】
次に、図１５に示すように、通常のリソグラフィー技術とエッチング技術を用いて、ゲート電極レジストパターン２１を形成し、塩素系、臭素系などの通常のエッチングガスを用いてゲート電極１１’、ゲート電極１１、Ｃ層１５及びゲート絶縁膜８を加工した。このプロセスで、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタのゲート構造は、３ｎｍ以下と非常に薄いＣ層の有無以外は同一であるため、両トランジスタの一括加工が可能となる。
【００５０】
次に、Ｏ２アッシャー処理によりレジストパターン２１を除去する。その後、必要に応じて硫酸と過酸化水素水の混合液によってＯ２アッシャー処理で除去しきれなかったレジスト、残渣物などを化学的に除去する。
【００５１】
次に、図１６に示すように、Ｎ型半導体領域５の上部をレジスト（図示せず）で保護し、Ｐ型半導体領域４の領域に、Ｎ型の不純物をイオン注入する。そして、Ｎ型半導体領域５上のレジストを除去した後、１０００℃以上のスパイクアニールにより、Ｎ型エクステンション領域３を形成した。
【００５２】
次に、図１７に示すように、Ｐ型半導体領域４の上部をレジスト（図示せず）で保護し、Ｎ型半導体領域５の領域に、Ｐ型の不純物をイオン注入する。そして、Ｐ型半導体領域４上のレジストを除去した後、１０００℃以上のスパイクアニールにより、Ｐ型エクステンション領域３´を形成した。
【００５３】
次に、図１８に示すように、通常のプロセスでゲート側壁６を形成した。即ち、基板上の全面にＣＶＤ法等により酸化膜などを堆積した後、ゲート電極１２の上面が露出するまでＲＩＥ等でエッチバックする。
【００５４】
次に、図１９に示すように、Ｎ型半導体領域５の上部をレジスト１９で保護し、Ｐ型半導体領域４の領域に、Ｎ型の不純物を注入し、Ｎ型注入領域２を形成した。
次に、図２０に示すように、Ｎ型半導体領域５上のレジスト１９を剥離した後に、Ｐ型半導体領域４の上部をレジスト２０で保護し、Ｎ半導体領域５の領域に、Ｐ型の不純物を注入し、Ｐ型注入領域２´を形成した。
【００５５】
次に、図２１に示すように、Ｐ型半導体領域４上のレジスト２０を剥離した後に、９００℃以上の熱処理を行うことで、Ｎ型拡散層２及びＰ方拡散層２´を完全に活性化させた。この後は、層間絶縁膜１６の形成、平坦化処理など通常の工程を経て、図２２に示す構造が得られる。
【００５６】
また、本発明は前述した各実施形態に限定されるものではなく、その要旨を逸脱しない限り、各構成要素を変形して具体化することができる。特に、ゲート電極に求められる実効的な仕事関数は、その用途・世代によって異なる。そのような場合にも、本発明をそれぞれで求められる実効仕事関数に適宜対応するように適用することができる。尚、本実施形態では、基板としてシリコン半導体基板を例として説明するが、これに限定されるものではなく、半導体層を有する基板であればよく、例えば、液晶基板のように、ガラス基板等の基板上に半導体層が形成されたものでも、通常の製造工程の熱処理に耐得るものであれば本発明を適用することもできる。また、低温プロセスで本発明の半導体装置を形成する場合には、樹脂基板であっても適用できる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態に係わるＣＭＩＳ半導体装置の断面図である。
【図２Ａ】Ｖfbにおけるゲート電極／ゲート絶縁膜の間に形成されたＣ層厚さ依存性を示す図である。
【図２Ｂ】Ｖfbにおけるゲート電極／ゲート絶縁膜の間に形成されたＣ層厚さ依存性を示す図である。
【図３】ＴａＣｘの仕事関数の組成依存性を示す図である。
【図４】ＴａＣｘの仕事関数の配向性依存性を示す図である。
【図５】第１の実施形態に係わる半導体装置の第１の製造工程を示す断面図である。
【図６】第１の実施形態に係わる半導体装置の第１の製造工程を示す断面図である。
【図７】第１の実施形態に係わる半導体装置の第１の製造工程を示す断面図である。
【図８】第１の実施形態に係わる半導体装置の第１の製造工程を示す断面図である。
【図９】第１の実施形態に係わる半導体装置の第１の製造工程を示す断面図である。
【図１０】第１の実施形態に係わる半導体装置の第１の製造工程を示す断面図である。
【図１１】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図１２】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図１３】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図１４】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図１５】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図１６】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図１７】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図１８】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図１９】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図２０】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図２１】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【図２２】第１の実施形態に係わる半導体装置の第２の製造工程を示す断面図である。
【符号の説明】
【００５８】
１…Ｓｉ半導体基板、２…ソース、ドレイン電極、３…エクステンション領域、４…Ｐ型半導体領域、５…Ｎ型半導体領域、６…ゲート側壁、７…素子分離領域、８…ゲート絶縁膜、１１’，１１，１２…ゲート電極、１３…ＮチャネルＭＩＳトランジスタ、１４…ＰチャネルＭＩＳトランジスタ、１５…カーボン層（Ｃ層）。
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたＮ型半導体層と、
前記Ｎ型半導体層に設けられた第１のソース領域及び第１のドレイン領域と、
前記第１のソース領域及び第１のドレイン領域の間の前記Ｎ型半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、膜厚が３ｎｍ以下であるカーボン層と、
前記カーボン層上に形成された第１のゲート電極と、
前記基板上に形成されたＰ型半導体層と、
前記Ｐ型半導体層に設けられた第２のソース領域及び第２のドレイン領域と、
前記第２のソース領域及び第２のドレイン領域の間の前記Ｐ型半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１のゲート電極の少なくともゲート絶縁膜側の仕事関数が、４．４ｅＶ以上 4.9ｅＶ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のゲート電極の少なくとも前記第２のゲート絶縁膜側の実効仕事関数が、４．４ｅＶ以下であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１のゲート電極及び前記第２のゲート電極の少なくとも前記第１のゲート絶縁膜側及び前記第２のゲート絶縁膜側がそれぞれＴａカーバイドで形成されることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
【請求項５】
前記第１のゲート電極の少なくとも前記第１のゲート絶縁膜側のカーボン原子濃度が６０ａｔ．％以上であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２のゲート電極の少なくとも前記第２のゲート絶縁膜側のカーボン原子濃度が６０ａｔ．％以下であることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第２のゲート電極の少なくとも前記第２のゲート絶縁膜側において、膜厚方向に対するＴａＣ（１１１）面の結晶配向率［ＴａＣ（111）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝×１００］が６０％以下であることを特徴とする請求項４乃至請求項６の何れか一項に記載の半導体装置。
【請求項８】
前記第１のゲート絶縁膜及び第２のゲート絶縁膜がＨｆＳｉＯＮにより形成されることを特徴とする請求項１乃至請求項７の何れか一項に記載の半導体装置。
【請求項９】
素子分離されたＰ型半導体領域及びＮ型半導体領域を有する半導体基板の前記Ｐ型半導体層領域に第１ダミーゲートを形成するとともに前記Ｎ型半導体領域に第２ダミーゲートを形成する工程と、
前記第１ダミーゲートの両側の前記Ｐ型半導体領域にＮ型拡散層を形成する工程と、
前記第２ダミーゲートの両側の前記Ｎ型半導体領域にＰ型拡散層を形成する工程と、
前記Ｎ型拡散層及び前記Ｐ型拡散層を覆う前記第１及び第２ダミーゲートの側部に絶縁膜を形成する工程と、
前記第１及び第２ダミーゲートを除去することにより前記絶縁層に第１及び第２の溝を形成する工程と、
前記第１及び第２の溝の少なくとも底部に第１及び第２のゲート絶縁膜を形成する工程と、
前記１ゲート絶縁膜上を覆わないが前記第２ゲート絶縁膜上を覆うカーボン層を形成する工程と、
前記第１ゲート絶縁膜上及び前記カーボン層上に、ゲート電極材料を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１０】
素子分離されたＰ型半導体領域及びＮ型半導体領域を有する半導体基板の前記Ｐ型半導体層領域に第１ゲート絶縁膜を形成するとともに前記Ｎ型半導体領域に第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上を覆わないが前記第２ゲート絶縁膜上を覆うカーボン層を形成する工程と、
前記第１ゲート絶縁膜上及び前記カーボン層上に、ゲート電極材料を形成する工程と、
前記カーボン層及び前記ゲート電極材料をエッチングし、前記ゲート電極材料からなる第１ゲート電極と前記ゲート電極材料及び前記カーボン層からなる第２ゲート電極を形成する工程と、
その後、前記Ｐ型半導体領域内にＮ型拡散層を形成し、前記Ｎ型半導体領域内にＰ型拡散層を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項１】
基板と、
前記基板上に形成されたＮ型半導体層と、
前記Ｎ型半導体層に設けられた第１のソース領域及び第１のドレイン領域と、
前記第１のソース領域及び第１のドレイン領域の間の前記Ｎ型半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、膜厚が３ｎｍ以下であるカーボン層と、
前記カーボン層上に形成された第１のゲート電極と、
前記基板上に形成されたＰ型半導体層と、
前記Ｐ型半導体層に設けられた第２のソース領域及び第２のドレイン領域と、
前記第２のソース領域及び第２のドレイン領域の間の前記Ｐ型半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１のゲート電極の少なくともゲート絶縁膜側の仕事関数が、４．４ｅＶ以上 4.9ｅＶ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のゲート電極の少なくとも前記第２のゲート絶縁膜側の実効仕事関数が、４．４ｅＶ以下であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１のゲート電極及び前記第２のゲート電極の少なくとも前記第１のゲート絶縁膜側及び前記第２のゲート絶縁膜側がそれぞれＴａカーバイドで形成されることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
【請求項５】
前記第１のゲート電極の少なくとも前記第１のゲート絶縁膜側のカーボン原子濃度が６０ａｔ．％以上であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２のゲート電極の少なくとも前記第２のゲート絶縁膜側のカーボン原子濃度が６０ａｔ．％以下であることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第２のゲート電極の少なくとも前記第２のゲート絶縁膜側において、膜厚方向に対するＴａＣ（１１１）面の結晶配向率［ＴａＣ（111）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝×１００］が６０％以下であることを特徴とする請求項４乃至請求項６の何れか一項に記載の半導体装置。
【請求項８】
前記第１のゲート絶縁膜及び第２のゲート絶縁膜がＨｆＳｉＯＮにより形成されることを特徴とする請求項１乃至請求項７の何れか一項に記載の半導体装置。
【請求項９】
素子分離されたＰ型半導体領域及びＮ型半導体領域を有する半導体基板の前記Ｐ型半導体層領域に第１ダミーゲートを形成するとともに前記Ｎ型半導体領域に第２ダミーゲートを形成する工程と、
前記第１ダミーゲートの両側の前記Ｐ型半導体領域にＮ型拡散層を形成する工程と、
前記第２ダミーゲートの両側の前記Ｎ型半導体領域にＰ型拡散層を形成する工程と、
前記Ｎ型拡散層及び前記Ｐ型拡散層を覆う前記第１及び第２ダミーゲートの側部に絶縁膜を形成する工程と、
前記第１及び第２ダミーゲートを除去することにより前記絶縁層に第１及び第２の溝を形成する工程と、
前記第１及び第２の溝の少なくとも底部に第１及び第２のゲート絶縁膜を形成する工程と、
前記１ゲート絶縁膜上を覆わないが前記第２ゲート絶縁膜上を覆うカーボン層を形成する工程と、
前記第１ゲート絶縁膜上及び前記カーボン層上に、ゲート電極材料を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１０】
素子分離されたＰ型半導体領域及びＮ型半導体領域を有する半導体基板の前記Ｐ型半導体層領域に第１ゲート絶縁膜を形成するとともに前記Ｎ型半導体領域に第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上を覆わないが前記第２ゲート絶縁膜上を覆うカーボン層を形成する工程と、
前記第１ゲート絶縁膜上及び前記カーボン層上に、ゲート電極材料を形成する工程と、
前記カーボン層及び前記ゲート電極材料をエッチングし、前記ゲート電極材料からなる第１ゲート電極と前記ゲート電極材料及び前記カーボン層からなる第２ゲート電極を形成する工程と、
その後、前記Ｐ型半導体領域内にＮ型拡散層を形成し、前記Ｎ型半導体領域内にＰ型拡散層を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２００８−２４４３３１（Ｐ２００８−２４４３３１Ａ）
【公開日】平成２０年１０月９日（２００８．１０．９）
【国際特許分類】
【出願番号】特願２００７−８５７０９（Ｐ２００７−８５７０９）
【出願日】平成１９年３月２８日（２００７．３．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年１０月９日（２００８．１０．９）
【国際特許分類】
【出願日】平成１９年３月２８日（２００７．３．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]