ダイヤモンド半導体素子及びその製造方法
【課題】耐電圧、耐熱性、耐放射線性、及び高速性が優れ、かつ、チャネル領域を短くでき、素子の応答性が高いダイヤモンド半導体素子を高精度で製造できる半導体素子の製造方法を提供する。
【解決手段】第１のダイヤモンド半導体領域１の表面上に、絶縁膜２と多層金属電極層３と犠牲層４とを積層し、犠牲層４上に、局所的にレジスト５をパターン形成する。多層金属電極層３の最上層は、Ｐｔ又はＰｔ合金により形成する。そして、レジスト５をマスクとして第１の犠牲層、多層金属電極層及び絶縁膜をエッチングした後、レジスト５を除去して、第１のダイヤモンド半導体領域１上に絶縁膜２と金属電極層３と第１の犠牲層４との積層体をパターン形成する。その後、第１のダイヤモンド半導体領域１上に、不純物の高濃度ドープ層７を形成する。その後、犠牲層４をエッチング除去し、高濃度ドープ層７上に金属電極８を形成する。
【解決手段】第１のダイヤモンド半導体領域１の表面上に、絶縁膜２と多層金属電極層３と犠牲層４とを積層し、犠牲層４上に、局所的にレジスト５をパターン形成する。多層金属電極層３の最上層は、Ｐｔ又はＰｔ合金により形成する。そして、レジスト５をマスクとして第１の犠牲層、多層金属電極層及び絶縁膜をエッチングした後、レジスト５を除去して、第１のダイヤモンド半導体領域１上に絶縁膜２と金属電極層３と第１の犠牲層４との積層体をパターン形成する。その後、第１のダイヤモンド半導体領域１上に、不純物の高濃度ドープ層７を形成する。その後、犠牲層４をエッチング除去し、高濃度ドープ層７上に金属電極８を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイヤモンド薄膜を使用した電界効果トランジスタ等のダイヤモンド半導体素子に関する。
【背景技術】
【０００２】
ダイヤモンドは、その熱伝導率（２０Ｗ／ｃｍ・Ｋ）、バンドギャップ（５．４７ｅＶ）、飽和電子及びホール移動度（電子：２０００ｃｍ２／Ｖ・ｓ、正孔：２１００ｃｍ２／Ｖ・ｓ）といったデバイス特性が優れているため、高温及び放射線下で動作する電子デバイス、ハイパワーデバイス及び高周波デバイス等への応用が期待されている。
【０００３】
ダイヤモンド薄膜を用いた電界効果トランジスタ（ＦＥＴ）の１構造として、ゲート電極と動作層、即ちチャネル層との間に、絶縁層を挿入したＭＩＳＦＥＴが提案されている（特許文献１）。この特許文献１に記載されたＭＩＳＦＥＴは、ノーマリーオン形である。即ち、ゲート電位がソース電位に対して正になることによって、ドレイン電流が抑制されるしくみとなっている。小さなゲート電位の入力で、ドレイン電流を大きく変化させるためには、即ち、相互コンダクタンスを大きくするためには、ゲート電位の影響をチャネル中の深い領域まで及ぼさせ、キャリアの空乏領域を大きく広げる必要がある。このためには、ドナ又はアクセプタ濃度をある程度低く抑え、かつチャネル層の厚さはゲート電位の影響が及ぶ範囲以内に薄くしなければならない。一方、ドレイン電流を確保するためには、ドナ又はアクセプタ不純物の濃度を高くし、キャリア濃度を上げなければならないという相反する要求がある。
【０００４】
また、特許文献２においても、この特許文献２の図１に示すように、金属／絶縁性ダイヤモンド／半導体ダイヤモンド構造をゲート部に持つ電界効果トランジスタが提案されている。この特許文献２における絶縁性ダイヤモンドは、チャネル層である半導体ダイヤモンド層とゲート金属との間を絶縁する役割を担っている。トランジスタの動作機構は、特許文献１の場合とほぼ同様である。
【０００５】
ダイヤモンドが本来持つ高い移動度は、不純物及び結晶欠陥を極力なくして、初めて発現するものである。しかしながら、上述の従来のＭＩＳＦＥＴのように、チャネル層のキャリア源を確保するために、ドナ又はアクセプタをある程度の濃度でドーピングを行う必要がある構造では、不純物濃度の増加と共に、キャリア移動度が低くなるため、高周波応答性等が悪化することは免れない。
【０００６】
これに対し、チャネル層の不純物濃度を極力抑え、高周波用トランジスタへの応用を可能にした構造として、チャネル層として高抵抗ダイヤモンド層を使用した構造の電界効果トランジスタが開示されている（特許文献３）。即ち、この特許文献３には、ソース電極４に接触した第１の半導体ダイヤモンド層１と、ドレイン電池６に接触し、第１の半導体ダイヤモンド層１と同一導電形の第２の半導体ダイヤモンド層３とを有し、高抵抗ダイヤモンド層２が、第１及び第２の半導体ダイヤモンド層１、３の間に設けられ、ゲート電極５の作用を受ける電界効果トランジスタが開示されている。この高低抗ダイヤモンド層２の比抵抗は１００Ω・ｃｍ以上である。
【０００７】
このトランジスタの場合、特許文献３の図１に示されているように、ソース電極４からドレイン電極６に到達するキャリアは半導体ダイヤモンド層１、高抵抗ダイヤモンド層２及び半導体ダイヤモンド層３をこの順に流れる。そして、ゲート電極５に印加する電圧ＶＧを変化させることにより、高低抗ダイヤモンド層２のポテンシャルを変化させ、ソース電極４が接触する半導体ダイヤモンド層１から高抵抗ダイヤモンド層２へのキャリアの注入量を制御するようになっている。従って、前記ＭＩＳＦＥＴ等とは異なり、チャネル層７に空乏層を拡げてドレイン電流を制御する機構を有しないので、低ドーピング濃度で薄いダイヤモンドチャネル層を形成する必要はない。
【０００８】
以上の従来の半導体素子は、電界効果トランジスタの構造を基本としている。即ち、チャネル領域を挟んでソース電極及びドレイン電極があり、チャネル領域に接してゲート電極が設けられている。金属のソース電極及びドレイン電極とチャネル領域との接触抵抗は電力損失の原因となるため、接触領域には高濃度ドープ半導体を設けることによりオーミック接合を形成することが一般的に行われている。一方、チャネルとゲート電極との間に漏れ電流があると、増幅率低下等の性能低下を引き起こす。これを防ぐために、チャネルとゲート電極との間には、絶縁層を挿入するか、又はショットキー接合界面を形成することが一般的に行われている。
【０００９】
例えば、特許文献４には、絶縁性ダイヤモンド単結晶基板上にソース・ドレインとなる半導体ダイヤモンド層を形成し、これらの上にチャネル層となる低濃度Ｂドープｐ形半導体ダイヤモンド薄膜を形成し、チャネル層の上に絶縁膜を形成した後、ソース・ドレイン間にゲート電極を形成する半導体素子の製造方法が開示されている。
【００１０】
また、特許文献５には、第１ダイヤモンド層上に、ソース・ドレイン電極形状の選択成長用マスク材料層を形成し、第２ダイヤモンド層を成長初期よりも成長終期において幅が太くなるように形成した後、前記マスク材料層を除去し、ソース電極、ドレイン電極及びゲート電極を形成する方法が記載されている。
【００１１】
更に、特許文献６には、基板上にｐ形ドーパントを含むダイヤモンド層が形成されており、このダイヤモンド層上にソース電極、ドレイン電極及びゲート電極が形成された半導体素子において、前記ダイヤモンド層における前記ゲート電極と接触する表面領域に、ｎ形ドーパントが含まれる介在領域が設けられている半導体素子が開示されている。
【００１２】
ところで、電界効果トランジスタの性能を向上させるには、チャネル領域を短くする必要がある。トランジスタの性能指標として、流れる電流量があり、高い性能を有するトランジスタを実現するためにはより高い電流量を得ることが求められる。電流量は単位時間あたりに流れる電荷数であるので、高い電流量を得るためには電荷の流れる領域、即ちチャネル領域を極力短くすることが効果的である。
【００１３】
しかし、チャネル領域を短くしていくにつれ、その加工精度への要求がますます厳しくなる。電界効果トランジスタのような素子は、成膜及びエッチング等の複数の工程を経て作製される。これらの各工程毎に夫々必要な形状のパターンを加工し、お互いのパターン位置を合わせる（アライメントする）ことで、素子が形成される。従って、単一工程の加工精度の向上は勿論のこと、各工程間での位置合わせ（アライメント）精度の制御も重要なポイントである。
【００１４】
この位置合わせ加工精度を克服するために、シリコン半導体においては、前記電界効果トランジスタのゲート電極、ソース電極及びドレイン電極等は自己整合的に形成する方法を使用する。即ち、ゲート電極を形成した後、これをマスクとしてイオン注入により高濃度ドープすることで、ゲート電極とアライメントされたソース電極及びドレイン電極を形成することが可能である。
【００１５】
しかし、ダイヤモンドの場合、この方法をそのまま適用することはできない。即ち、高濃度ドープ層を得るためにダイヤモンド中へ不純物イオンを注入すると、注入された領域は結晶構造が破壊され、ダイヤモンドからグラファイトへと変化してしまう。これは続く熱処理工程等では回復させることができない。従って、シリコン半導体のようなプロセスをそのまま半導体ダイヤモンドに適用することは不可能である。
【００１６】
特許文献４に記載の半導体素子においては、ゲートとソース・ドレインとの間隔を小さくすることが困難である。
【００１７】
また、特許文献５に記載の半導体素子においては、ひさしとなるダイヤモンド層の下にも蒸着金属が回り込み、ゲートとソース・ドレインとの間隔制御が困難である。
【００１８】
更に、特許文献６に記載の半導体素子においては、チャネル領域に不純物をドープしたダイヤモンド層を使用するので、キャリアの移動度を高めることができない。更に、不純物をドープするためにイオン注入及びＮＨ３プラズマを照射しているが、この方法ではダイヤモンド層へのダメージの問題がある。イオン注入後に熱処理を施すことにより、ダメージの改善の傾向は見られるが、イオン注入で、一度結晶構造が破壊されると、実質的にこれを回復することは不可能である。また、ソース・ドレインに対して介在領域をセルフアラインで形成できるものの、その後にゲート電極を形成するため、ゲートと、ソース・ドレインとの間隔を高精度にアライメントすることは困難である。
【００１９】
これらの従来技術の問題点を解決するために、本願発明者等は、特許文献７において、ゲート電極を自己整合的に（セルフアラインで）形成することにより、加工精度を改善し、性能が高いダイヤモンド半導体素子の製造方法を提案した。
【００２０】
図８は、この特許文献７において、本願発明者等が提案したダイヤモンド半導体素子の製造方法の一例をその工程順に示す図である。図８に示すように、特許文献７の技術においては、ダイヤモンド半導体領域１上に絶縁膜２及びゲート電極層３の積層体を形成した（図８（ａ）乃至図８（ｅ））後に、ソース電極及びドレイン電極を形成するための第２及び第３の半導体領域７ａを形成する（図８（ｆ）乃至図８（ｊ））ことにより、絶縁膜２とゲート電極層３との積層体に対して第２及び第３の半導体領域の位置を自己整合的に決めることができる。また、特許文献７に記載の如く、素子の半導体領域をダイヤモンドで形成することにより、耐電圧、耐熱性、耐放射性及び高速性等に優れた半導体素子を得ることができ、チャネル領域の長さを短くすることにより、素子の応答性を向上させることができる。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開平１−１５８７７４号公報
【特許文献２】特開平３−２６３８７２号公報
【特許文献３】特開平６−２３２３８８号公報
【特許文献４】特開２００２−５７１６７号公報（図２）
【特許文献５】特開平５−２９６０９号公報（図１）
【特許文献６】特許第３２６９５１０号公報（図１，３，５，６）
【特許文献７】特開２００７−１４１９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、本願発明者等が特許文献７において提案した技術を用いた場合においても、第２及び第３のダイヤモンド半導体領域となる（不純物をドープした）ダイヤモンド膜の形成時に、例えばゲート電極層に使用する材料の選択によっては、ゲート電極層が劣化し、ダイヤモンド半導体素子の加工精度が低下する場合があることが分かった。従来、特許文献７に記載のダイヤモンド膜の形成工程においては、例えばプラズマ放電、高温雰囲気、高濃度のドーピングガス、長時間のドーピング処理等により、ゲート電極層は劣化しやすい条件下におかれる。このような場合においても、本願発明者等が提案した特許文献７の技術は、例えばダイヤモンド膜の形成条件を調整することにより、ゲート電極層の劣化を防止することができる。しかしながら、その一方で、半導体デバイスの性能の向上を目的として、ダイヤモンド膜の形成条件を、例えば使用する基板の種類又は半導体デバイスの性能によって調整することが必要になった場合、ダイヤモンド膜の形成条件によっては、ゲート電極層の劣化を防止することができない場合が生じてしまい、ダイヤモンド半導体素子の加工精度低下を防止することができない場合がある。
【００２３】
本発明はかかる問題点に鑑みてなされたものであって、加工精度を改善し、性能が高いダイヤモンド電界効果トランジスタ等の半導体素子を提供することを目的とし、更に、ダイヤモンド半導体領域としてのダイヤモンド膜の形成時にゲート電極層が劣化することを防止することができ、耐電圧、耐熱性、耐放射線性、及び高速性が優れ、かつ、チャネル領域を短くでき、素子の応答性が高いダイヤモンド半導体素子を高精度で製造できる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２４】
本発明に係るダイヤモンド半導体素子の製造方法は、第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層とを積層した上に、更に第１の犠牲層を積層する工程と、前記第１の犠牲層の表面上に、局所的にレジストをパターン形成する工程と、前記レジストをマスクとして、前記第１の犠牲層、前記多層金属電極層及び前記絶縁膜をエッチングした後、前記レジストを除去することにより、前記第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層と第１の犠牲層とからなる積層体をパターン形成する工程と、前記積層体の側面に第２の犠牲層を形成する工程と、全面に不純物がドープされたダイヤモンド膜を形成する工程と、前記第１及び第２の犠牲層をエッチングにより除去することによるリフトオフにより前記第１及び第２の犠牲層の上の前記ダイヤモンド膜を除去して、前記第１のダイヤモンド半導体領域の上に残存した前記ダイヤモンド膜により第２及び第３のダイヤモンド半導体領域を形成する工程と、前記第２及び第３のダイヤモンド半導体領域の表面上に金属電極を形成する工程と、を有し、前記多層金属電極層のうち、最上層をＰｔ又はＰｔ合金により形成することを特徴とする。本発明の多層金属電極層は、例えば真空蒸着、電子ビーム蒸着、イオンプレーティング、スパッタ蒸着及び有機金属ＣＶＤ（ＭＯＣＶＤ）によって、金属膜同士を蒸着することにより、形成することができる。
【００２５】
上述のダイヤモンド半導体素子の製造方法において、例えば前記積層体をパターン形成した後に、前記第１の犠牲層をマスクとして前記第１のダイヤモンド半導体領域の表面を更にエッチングして第１のダイヤモンド半導体領域の表面を掘り込むことができる。
【００２６】
又は、前記第２の犠牲層を形成する工程は、例えば前記積層体の側面に第２の絶縁膜を形成する工程と、この第２の絶縁膜の上に第２の犠牲層を形成する工程と、を有する。
【００２７】
上述のダイヤモンド半導体素子の製造方法において、例えば前記第２の犠牲層を形成する工程は、全面に第２の犠牲層を形成した後、エッチバックすることにより、前記積層体の側面に前記第２の犠牲層を残すものである。
【００２８】
本発明に係る他のダイヤモンド半導体素子の製造方法は、第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層とを積層する工程と、前記多層金属電極層の表面上に、局所的にレジストをパターン形成する工程と、前記レジストをマスクとして、前記多層金属電極層及び前記絶縁膜をエッチングした後、前記レジストを除去することにより、前記第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層とからなる積層体をパターン形成する工程と、前記第１のダイヤモンド半導体領域の表面上のみに前記多層金属電極層に接触しないように、不純物が高濃度にドープされたダイヤモンド膜を形成し、このダイヤモンド膜により第２及び第３のダイヤモンド半導体領域を形成する工程と、前記第２及び第３のダイヤモンド半導体領域の表面上に金属電極を形成する工程と、を有し、前記多層金属電極層のうち、最上層をＰｔ又はＰｔ合金により形成することを特徴とする。
【００２９】
本発明に係る更に他のダイヤモンド半導体素子の製造方法は、第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層とを積層した上に、更に第１の犠牲層を積層する工程と、前記第１の犠牲層の表面上に、局所的にレジストをパターン形成する工程と、前記レジストをマスクとして、前記第１の犠牲層、前記多層金属電極層及び前記絶縁膜をエッチングした後、前記レジストを除去することにより、前記第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層と第１の犠牲層とからなる積層体をパターン形成する工程と、前記第１のダイヤモンド半導体領域の表面上のみに前記多層金属電極層に接触しないように、不純物が高濃度にドープされたダイヤモンド膜を形成し、このダイヤモンド膜により第２及び第３のダイヤモンド半導体領域を形成する工程と、前記第１の犠牲層をエッチングにより除去する工程と、前記第２及び第３のダイヤモンド半導体領域の表面上に金属電極を形成する工程と、を有し、前記多層金属電極層のうち、最上層をＰｔ又はＰｔ合金により形成することを特徴とする。
【００３０】
この場合に、例えば前記積層体をパターン形成する工程と前記第２及び第３のダイヤモンド半導体領域を形成する工程との間に前記積層体の側面に第２の犠牲層を形成する工程を有し、前記第１の犠牲層を除去する工程において、前記第２の犠牲層もエッチングにより除去する。そして、前記第２の犠牲層を形成する工程は、例えば全面に第２の犠牲層を形成した後、エッチバックすることにより、前記積層体の側面に前記第２の犠牲層を残すものである。又は、前記積層体をパターン形成した後に、前記第１の犠牲層をマスクとして前記第１のダイヤモンド半導体領域の表面を更にエッチングして第１のダイヤモンド半導体領域の表面を掘り込むことができる。又は、例えば前記積層体をパターン形成する工程と前記第２及び第３のダイヤモンド半導体領域を形成する工程との間に前記積層体の側面に第２の絶縁膜を形成する工程を有し、この第２の絶縁膜を形成する工程は、全面に第２の絶縁膜を形成した後、エッチバックすることにより、前記積層体の側面に前記第２の絶縁膜を残すものである。
【００３１】
更に、前記絶縁膜と前記多層金属電極層との間に、少なくとも半導体元素を含有した半導体元素層を具備する緩衝層を積層することができる。この場合に、例えば前記多層金属電極層のうち、最下層の金属電極層はＷ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｃｒ、Ｃｏ及びＭｎからなる群から選択された少なくとも１種を含有し、前記半導体元素は、Ｓｉ又はＧｅである。また、前記緩衝層は、例えば、前記半導体元素層と前記半導体元素の酸化物層との２層構造を有し、前記第２及び第３のダイヤモンド半導体領域を形成する工程における温度によって加熱され、前記多層金属電極層と前記半導体元素層とが反応するものである。なお、半導体元素層は、半導体層の他、不純物を多量にドープして金属的性質としたものも含む概念である。よって、この点で半導体元素層は半導体層とは区別される。
【００３２】
上述のダイヤモンド半導体素子の製造方法において、例えば、前記多層金属電極層の最上層が、Ｐｔ合金により形成する場合は、このＰｔ合金は、Ｐｔを５０原子％以上含有する合金により形成されており、上下に積層された金属電極層同士は夫々異なる成分組成を有する。これらのＰｔ及びＰｔ合金は、例えばシリコン又はゲルマニウム等の半導体元素との間で安定な化合物を形成する材料である。この場合、例えば、前記最上層の厚さが５０乃至２００ｎｍである。
【００３３】
本発明に係るダイヤモンド半導体素子は、第１のダイヤモンド半導体領域上に局所的に形成され、下層の絶縁膜と上層の多層金属電極層からなる積層体と、前記第１のダイヤモンド半導体領域上で、前記積層体の両側に隣接し前記多層金属電極層と接触しないように設けられた第２及び第３のダイヤモンド半導体領域と、第２及び第３のダイヤモンド半導体領域上に夫々形成された電極と、を有し、前記多層金属電極層のうち、前記第１のダイヤモンド半導体領域から最も離隔した最上層がＰｔ又はＰｔ合金により形成されていることを特徴とする。
【００３４】
このダイヤモンド半導体素子において、例えば前記絶縁膜と前記多層金属電極層との間に緩衝層が配置されており、この緩衝層は、少なくとも半導体元素を含有する半導体元素層を具備する。この場合、例えば前記多層金属電極層のうち、最下層の金属電極層はＷ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｃｒ、Ｃｏ及びＭｎからなる群から選択された少なくとも１種を含有し、前記半導体元素は、Ｓｉ又はＧｅである。また、前記緩衝層は、少なくとも前記絶縁膜側の前記半導体元素の酸化物層と、前記多層金属電極層側の層と、を有する２以上の層により構成され、前記多層金属電極層側の層は、前記半導体元素と前記多層金属電極層の前記最下層の元素との化合物からなる。
【００３５】
また、前記第２及び第３のダイヤモンド半導体領域は、前記第１のダイヤモンド半導体領域よりも不純物が高濃度にドープされていることが好ましい。
【００３６】
更に、前記積層体の両側面に第２の絶縁膜が形成されていることが好ましい。
【００３７】
更にまた、例えば前記第２及び第３のダイヤモンド半導体領域と、前記積層体の前記絶縁膜とが、前記第１のダイヤモンド半導体領域と同一平面上に配置され、前記絶縁膜の厚さは、前記第２及び第３のダイヤモンド半導体領域の厚さよりも大きい。なお、前記絶縁膜は、例えば、金属酸化物、金属窒化物、金属酸窒化物、金属フッ化物及び窒素ドープダイヤモンドからなる群から選択された１種以上の材料からなる。
【００３８】
上述のダイヤモンド半導体素子において、前記多層金属電極層の最上層が、Ｐｔ合金により形成されている場合は、このＰｔ合金は、Ｐｔを５０原子％以上含有する合金により形成されており、上下に積層された金属電極層同士は夫々異なる成分組成を有することが好ましい。この場合、例えば前記最上層の厚さが５０乃至２００ｎｍである。
【発明の効果】
【００３９】
本発明によれば、第１乃至第３のダイヤモンド半導体領域をダイヤモンドで形成するため、耐電圧が高く、耐熱性、耐放射線性、及び高速性が優れたダイヤモンド半導体素子を製造することができ、絶縁膜及び多層金属電極層からなる積層体に対して第２及び第３の半導体領域の位置を自己整合的に決めることができ、チャネル領域を短くできるので、素子の応答性が高いダイヤモンド半導体素子を高精度で製造することができる。また、ゲート電極を多層金属電極層により構成し、多層金属電極層の最上層をＰｔ又はＰｔ合金により形成している。これにより、第２及び第３のダイヤモンド半導体領域となるダイヤモンド膜の形成工程において、例えばプラズマ放電、高温雰囲気、高濃度のドーピングガス、長時間のドーピング処理等により、ゲート電極層が劣化することを防止することができ、その結果、ダイヤモンド半導体素子の加工精度の低下を防止し、ダイヤモンド半導体素子の性能低下を防止することができる。更に、本発明においては、ダイヤモンドをチャネル領域に使用することにより、ＳｉＣ及びＧａＮ等の窒化物半導体よりも高い絶縁耐圧を有し、更にダイヤモンドは熱伝導率が物質中最高であることから、高電圧及び大電力での利用が可能である。従って、チャネルサイズを短くし、高電界としても材料自体が絶縁破壊されることはない。これにより、高速応答、オン抵抗の低減、オフ時漏れ電流の低減、高い逆電圧耐性、及び素子サイズの小型化によるコスト低減等、利点が多い。
【図面の簡単な説明】
【００４０】
【図１】（ａ）乃至（ｊ）は、本発明の第１実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。
【図２】（ａ）乃至（ｊ）は、本発明の第２実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。
【図３】（ａ）乃至（ｊ）は、本発明の第３実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。
【図４】（ａ）乃至（ｇ）は、本発明の第４実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。
【図５】（ａ）乃至（ｊ）は、本発明の第５実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。
【図６】（ａ）乃至（ｉ）は、本発明の第６実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。
【図７】（ａ）乃至（ｊ）は、本発明の第７実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。
【図８】（ａ）乃至（ｊ）は、従来のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００４１】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。上述の如く、本願発明者等は、特許文献７において、絶縁膜２とゲート電極層３との積層体に対して第２及び第３の半導体領域の位置を自己整合的に決めることができることを開示した。しかしながら、第２及び第３のダイヤモンド半導体領域となるダイヤモンド膜の形成時に、例えばゲート電極層に使用する材料の選択によっては、ゲート電極層が劣化し、ダイヤモンド半導体素子の加工精度が低下する場合があり、不純物がドープされたダイヤモンド膜の形成条件を、例えば使用する基板の種類又は半導体デバイスの性能によって調整することが必要になった場合に、ダイヤモンド膜の形成条件によっては、ゲート電極層の劣化を防止することができない場合が生じ、ダイヤモンド半導体素子の加工精度低下を防止することができなくなる場合が生じる。
【００４２】
このダイヤモンド膜形成時のゲート電極層の劣化を防止するために、本願発明者等は、鋭意実験検討を重ねた。従来、不純物がドープされたダイヤモンド膜の形成工程においては、例えばプラズマ放電、高温雰囲気、高濃度のドーピングガス、長時間のドーピング処理等により、ゲート電極層は劣化しやすい条件下におかれる。しかしながら、本願発明者等は、ゲート電極層を複数の層からなる多層金属電極層により形成し、多層金属電極層のうち、第１のダイヤモンド半導体領域から最も離隔した最上層をＰｔ又はＰｔ合金により形成すれば、ダイヤモンド膜の形成条件を従来であればゲート電極層が劣化しやすくなる条件とした場合においても、ダイヤモンド膜形成時のゲート電極層の劣化を防止することができ、これにより、ダイヤモンド半導体素子の加工精度低下を防止し、素子の性能低下を防止することができることを知見した。
【００４３】
図１（ａ）乃至図１（ｊ）は本発明の第１実施形態の半導体素子の製造方法を工程順に示す断面図である。図１（ａ）は、チャネル層としての第１のダイヤモンド半導体領域１を示す。この第１のダイヤモンド半導体領域１は、ノンドープ又は第２及び第３のダイヤモンド領域より低濃度にドープされたものである。図１（ｂ）に示すように、この第１のダイヤモンド半導体領域１の上に、絶縁膜２を形成し、絶縁膜２の上に、ゲート電極層（多層金属電極層）３を形成する。本発明においては、ゲート電極層３は、複数の層からなる多層金属電極層により形成し、多層金属電極層の最上層の金属電極膜３ａをＰｔ又はＰｔ合金により形成する。この多層金属電極層（ゲート電極層３）を形成する際には、先ず、絶縁膜２の上に金属電極膜３ｃを例えば真空蒸着、電子ビーム蒸着、イオンプレーティング、スパッタ蒸着及び有機金属ＣＶＤ（ＭＯＣＶＤ）によって形成し、同様の方法により、金属電極膜３ｃの上に、金属電極膜３ｂ、３ａを積層する。引き続いて、このゲート電極層３の上に、第１の犠牲層４を形成する。その後、図１（ｃ）に示すように、第１の犠牲層４の上に、レジスト５を電極パターンに形成する。次いで、図１（ｄ）に示すように、このレジスト５のパターンをマスクとして、第１の犠牲層４，ゲート電極層３及び絶縁膜２をエッチングする。これにより、第１の犠牲層４，ゲート電極層（多層金属電極層）３及び絶縁膜２からなる電極パターンの積層体が形成される。この積層体のエッチング時には、レジスト５は、エッチングによって次第に除去されていくが、エッチングが終了したら、積層体上に残存したレジスト５を除去する。これにより、第１の犠牲層４、ゲート電極層（多層金属電極層）３及び絶縁膜２からなる電極パターンの積層体が第１のダイヤモンド半導体領域１の上に形成される。
【００４４】
次いで、図１（ｆ）に示すように、全面に第２の犠牲層６を堆積する。これにより、第１の半導体領域１の表面、前記積層体（絶縁膜２、ゲート電極層（多層金属電極層）３及び犠牲層４）の側面及び前記積層体の（第１の犠牲層４の）表面の上に、第２の犠牲層６が形成される。その後、図１（ｇ）に示すように、エッチバックすることにより、前記積層体（絶縁膜２、ゲート電極層（多層金属電極層）３及び第１の犠牲層４）の側面にのみ、第２の犠牲層６を残存させる。次いで、図１（ｈ）に示すように、全面にダイヤモンド膜７を形成する。即ち、このダイヤモンド膜７は、不純物を第１のダイヤモンド半導体領域１よりも高濃度にドープしたダイヤモンド膜である。これにより、第１のダイヤモンド半導体層１の表面上、前記積層体（絶縁膜２、ゲート電極層（多層金属電極層）３及び第１の犠牲層４）の側面の第２の犠牲層６の上、及び前記積層体の（第１の犠牲層４の）表面上に、ダイヤモンド膜７が形成される。ダイヤモンド膜７の形成温度は、例えば２００乃至７００℃であり、好ましくは２００乃至６００℃である。その後、第１の犠牲層４及び第２の犠牲層６を溶解除去することにより、リフトオフ法によって、積層体側面及び積層体表面上のダイヤモンド膜７を除去する。これにより、第１のダイヤモンド半導体領域１の表面上の前記積層体の近傍に、第２の犠牲層６の厚さだけ前記積層体から離隔したダイヤモンド膜７ａが形成され、第２及び第３のダイヤモンド半導体領域が形成される。その後、図１（ｊ）に示すように、各ダイヤモンド膜７ａ上に、金属電極８を形成する。
【００４５】
このようにして形成された半導体素子は、１対の電極８がソース電極及びドレイン電極となり、電極８に印加された電流は、電極８からダイヤモンド膜７ａを介して第１のダイヤモンド半導体領域１により構成されるチャネル層に入り、相手方のダイヤモンド膜７ａを経て相手方の電極８に抜ける。そして、ゲート電極層３に印加された電圧により、チャネル層を流れる電流が制御される。
【００４６】
この場合に、前記積層体のチャネル領域の長さ、即ち、ダイヤモンド膜７ａ同士を結ぶ方向における前記積層体の長さ（幅）が１０ｎｍ乃至１μｍ、好ましくは、２０ｎｍ乃至０．５μｍである。そして、ダイヤモンド膜７ａは、前記積層体（絶縁膜２、ゲート電極層（多層金属電極層）３及び犠牲層４）の側面から、第２の犠牲層６の厚さ分だけ離隔しているにすぎず、極めて近接している。従って、本実施形態においては、チャネル領域の長さを極めて短くすることができる。そして、このチャネル領域の長さが短いと、電子が流れる時間が短く、素子の応答性が速くなる。
【００４７】
絶縁膜２の厚さは１乃至１００ｎｍであることが好ましい。絶縁膜２の厚さが薄い方が素子のスイッチング性能が高く、ゲートの絶縁性からは絶縁膜２の厚さが厚い方が好ましい。よって、スイッチング性能及びゲート絶縁性から絶縁膜２の厚さは１乃至１００ｎｍにすることが好ましい。ゲート電極層３の厚さは、金属電極膜３ａ、３ｂ及び３ｃを積層して多層金属電極層が形成された状態で５０ｎｍ乃至１μｍであることが好ましい。多層金属電極層としてのゲート電極層３の厚さが５０ｎｍ未満であると、電気抵抗が高くなりすぎ、ゲート電極層３の厚さが１μｍを超えると、加工性が悪化する。更に、犠牲層４の厚さは５０乃至５００ｎｍであることが好ましい。犠牲層４の厚さが５０ｎｍ未満であると、ダイヤモンド成膜時のマスクとして不向きである。一方、犠牲層４の厚さが５００ｎｍを超えると、厚くなりすぎて加工性が悪化する。
【００４８】
このように、本実施形態においては、第２及び第３のダイヤモンド半導体領域としてのダイヤモンド膜７ａが第２の犠牲層６の厚さ分だけ離隔して積層体に近接して設けられているので、ゲート電極層３とは接触しない状態で、前記積層体に極めて近接して設けることができるので、電荷が流れるチャネル領域を小さくすることができる。
【００４９】
第２及び第３の半導体領域としてのダイヤモンド膜７ａを、第１のダイヤモンド半導体領域１よりも高濃度にドープされたダイヤモンド半導体である半導体素子とすることにより、第２又は第３の半導体領域から高密度の電荷を第１の半導体領域に注入させることができる。また、第１の半導体領域１には電荷の移動を妨げる欠陥及び不純物が少ないものを使用することができるので、第１半導体領域の電荷移動速度を高くすることができ、素子性能をより高性能にできる。
【００５０】
絶縁膜２としては、絶縁性能の面から、金属酸化物、金属窒化物、金属酸窒化物、金属フッ化物及び窒素ドープダイヤモンドからなる群から選択することが好ましい。金属酸化物、金属窒化物、金属酸窒化物に用いられる金属としては、シリコン、アルミニウム、マグネシウム、チタニウム、ジルコニウム、ハフニウム、スカンジウム、イットリウム、ランタン、バナジウム、ニオブ、及びタンタルが挙げられる。中でもシリコン、アルミニウム、ハフニウム、ジルコニウムが好ましい。これらの金属は単独で金属酸化物、金属窒化物、金属酸窒化物として用いてもよく、また２種類以上の金属からなる金属酸化物、金属窒化物又は金属酸窒化物としても良い。金属フッ化物に用いられる金属としては、カルシウム、バリウム、マグネシウム、及びストロンチウムが挙げられる。窒素ドープダイヤモンドは、窒素による深い準位が存在し、高抵抗である。
【００５１】
第１乃至３のダイヤモンド半導体領域は、ダイヤモンドで形成されているので、高耐電圧、耐熱性、耐放射線性、及び高速性等に優れた半導体素子が得られる。
【００５２】
また、図１（ｊ）に示すように、絶縁膜２、並びに第２及び第３の半導体領域７ａがダイヤモンド半導体領域１の同一表面上にあり、同一平面上にある場合は、絶縁膜２の厚さが第２及び第３の半導体領域（ダイヤモンド膜７ａ）の厚さより厚くなるようにすることにより、ゲート電極層３との好ましくない接触をより効果的に防止することができる。
【００５３】
本発明においては、ゲート電極層３を多層金属電極層により構成し、多層金属電極層の最上層の金属電極膜３ａをＰｔ又はＰｔ合金により形成する。多層金属電極層の最上層の金属電極膜３ａをＰｔ合金により形成する場合においては、Ｐｔ合金は、Ｐｔを５０原子％以上含有する合金により形成されている。この場合、Ｐｔ以外のＰｔ合金の成分としては、例えばＡｕ、Ａｇ、Ｃｕ、Ｗ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｃｅ、Ｃｏ、Ｃｒ、Ｄｙ、Ｆｅ、Ｇｄ、Ｈｆ、Ｍｎ、Ｎｄ、Ｐｄ、Ｐｒ、Ｒｕ、Ｓｒ、Ｔｂ、Ｖ、Ｙ又はＺｒを含有することができる。本実施形態においては、最上層以外の金属電極膜３ｂ及び３ｃを夫々、高融点金属、例えばＴｉ、Ｖ、Ｃｒ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ若しくはＩｒ、又はこれらの金属群から選択された少なくとも１種を５０原子％以上含有する合金によって形成することができる。ゲート電極層３を複数の層からなる多層金属電極層により構成し、最上層の金属電極膜３ａをＰｔ又はＰｔ合金により形成することにより、ダイヤモンド膜７を形成する工程において、最上層のＰｔ又はＰｔ合金層がゲート電極層３を保護する。よって、プラズマ放電及びドーピング処理等によってゲート電極層３が劣化することを防止することができ、これにより、ダイヤモンド半導体素子の加工精度の低下を防止し、素子の性能低下を防止することができる。また、特に、前記金属膜３ｂ及び３ｃをＭｏ、Ｒｕ、Ｒｈ、Ｗ、Ｏｓ若しくはＩｒ、又はこれらの金属群から選択された少なくとも１種を５０原子％以上含有する合金により形成した場合においては、ゲート電極層３をＰｔ又はＰｔ合金からなる１層により形成した場合に比して、ゲート電極層３の電気抵抗を小さく抑えることができる。
【００５４】
また、第２及び第３の半導体領域となるダイヤモンド膜７を例えば７００℃以下の温度で形成することにより、絶縁膜／金属電極の積層体の熱膨張等による剥離及びダメージを防止することができる。この第２及び第３の半導体領域となるダイヤモンド膜７の形成温度は、好ましくは６００℃以下である。また温度下限としては２００℃以上での形成がより好ましい。２００℃を下回るとダイヤモンドの形成が困難になるからである。
【００５５】
第２及び第３の半導体領域には微結晶のダイヤモンドを用いることが効果的である。６００℃以下の低温で容易に形成可能なためである。また、微結晶ダイヤモンドを用いることで、高濃度なＮ型、Ｐ型いずれの半導体特性も得ることが可能である。これにより、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）タイプのトランジスタを形成することも可能となる。
【００５６】
微結晶のダイヤモンドの粒経としては１乃至１００ｎｍが好ましい。１ｎｍ以下の粒径を得ようとした場合、ダイヤモンドとしての特性を示しにくくなる。また、ダイヤモンド粒径が１００ｎｍ以上の場合、素子寸法のずれの原因となりやすいからである。
【００５７】
絶縁膜／金属電極の積層体を形成した後に第２及び第３の半導体領域を形成することにより、絶縁膜／金属電極の積層体に対して自己整合的に第２及び第３の半導体領域の位置を決めることができる。
【００５８】
絶縁膜／金属電極の積層体の上面及び側面に犠牲層を有した積層体を形成した後に、第２及び第３の半導体領域を形成することで、不要な部分に形成された第２及び第３の半導体領域を後工程にて除去することが可能となる。第１及び第２の犠牲層としては、絶縁膜、金属電極と選択的にエッチング除去できるものであればよい。
【００５９】
即ち、素子用の絶縁膜以外の絶縁材料で、前記金属酸化物、金属窒化物、金属酸窒化物、金属フッ化物等の絶縁材料が利用可能である。また、素子の金属電極以外の金属も利用することができる。
【００６０】
図２（ａ）乃至図２（ｊ）は本発明の第２実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。図２において、図１と同一構成物には同一符号を付してその詳細な説明は省略する。なお、本実施形態においても、第１実施形態と同様に、ゲート電極層３は、複数の層からなる多層金属電極層により形成する。本実施形態が図１に示す実施形態と異なる点は、図２（ｄ）に示す工程において、レジスト５をマスクとして、第１の犠牲層４、ゲート電極層（多層金属電極層）３及び絶縁膜２の積層体をエッチングし、積層体上に残存したレジスト５を除去した後、図２（ｅ）に示すように、第１の犠牲層４をマスクとしてエッチングを行い、ダイヤモンド半導体領域１の表面を若干堀込む。
【００６１】
これにより、得られた半導体素子は、図２（ｊ）に示すように、第２及び第３のダイヤモンド半導体領域としてのダイヤモンド膜７ａが形成されたダイヤモンド半導体領域１の表面が、絶縁膜２が形成されたダイヤモンド半導体領域１の表面よりも低くなる。従って、第１実施形態の効果に加え、第２及び第３のダイヤモンド半導体領域としてのダイヤモンド膜７ａと、ゲート電極層３との接触を確実に防止することができる。また、第１実施形態と同様に、ゲート電極層３を複数の層からなる多層金属電極層により構成し、最上層の金属電極膜３ａをＰｔ又はＰｔ合金により形成することにより、ダイヤモンド膜７を形成する工程において、最上層のＰｔ又はＰｔ合金層がゲート電極層３を保護する。よって、プラズマ放電及びドーピング処理等によってゲート電極層３が劣化することを防止することができ、これにより、ダイヤモンド半導体素子の加工精度の低下を防止し、素子の性能低下を防止することができる。
【００６２】
図３（ａ）乃至図３（ｊ）は本発明の第３実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。図３において、図１と同一構成物には同一符号を付してその詳細な説明は省略する。本実施形態が図１に示す実施形態と異なる点は、図３（ｆ）に示す第２の絶縁膜９を形成することである。図３（ｅ）に示すように、積層体（絶縁膜２，ゲート電極層（多層金属電極層）３及び第１の犠牲層４）をパターン形成した後、図３（ｆ）に示すように、全面に第２の絶縁膜９を形成し、更に第２の絶縁膜９の上に第２の犠牲層６を形成する。その後、図３（ｇ）に示すように、第２の絶縁膜９及び第２の犠牲層６をエッチバックして、前記積層体の側面にのみ、第２の絶縁膜９及び第２の犠牲層６を残す。その後、図３（ｈ）に示すように、全面にダイヤモンド膜７を形成する。次いで、図３（ｉ）に示すように、第１の犠牲層４及び第２の犠牲層６を溶解して、リフトオフ法によりこれらの第１の犠牲層４及び第２の犠牲層６上のダイヤモンド膜７を除去すると、積層体の側面を第２の絶縁膜９が覆う構造が形成される。その後、図３（ｊ）に示すように、ダイヤモンド半導体領域１上のダイヤモンド膜７ａ上に、金属電極８を形成して、ダイヤモンド電界効果トランジスタが形成される。
【００６３】
本実施形態においては、前記積層体の両側面に、第２の絶縁膜９を設けるので、第２及び第３のダイヤモンド半導体領域としてのダイヤモンド膜７とゲート電極層３との好ましくない接触をより効果的に防止することができる。また、ゲート電極層３を複数の層からなる多層金属電極層により構成し、最上層の金属電極膜３ａをＰｔ又はＰｔ合金により形成することにより、ダイヤモンド膜７を形成する工程において、最上層のＰｔ又はＰｔ合金層がゲート電極層３を保護する。よって、プラズマ放電及びドーピング処理等によってゲート電極層３が劣化することを防止することができ、これにより、ダイヤモンド半導体素子の加工精度の低下を防止し、素子の性能低下を防止することができる。
【００６４】
図４（ａ）乃至図４（ｇ）は本発明の第４実施形態に係るダイヤモンド半導体素子の製造方法を工程順に示す断面図である。図４（ａ）に示すように、チャネル層としての第１のダイヤモンド半導体領域１を用意し、図４（ｂ）に示すように、この第１のダイヤモンド半導体領域１の上に、絶縁膜２と、第１の緩衝層１１と、第２の緩衝層１２と、ゲート金属電極層３とをこの順に形成する。第１の緩衝層１１は、例えば、半導体の酸化物であり、第２の緩衝層１２は、例えば、半導体である。本実施形態においても、第１乃至第３実施形態と同様に、ゲート金属電極層３は、複数の層からなる多層金属電極層により形成し、多層金属電極層の最上層の金属電極膜３ａをＰｔ又はＰｔ合金により形成する。各金属電極膜を形成する場合には、例えば真空蒸着、電子ビーム蒸着、イオンプレーティング、スパッタ蒸着及び有機金属ＣＶＤ（ＭＯＣＶＤ）を行う。
【００６５】
その後、図４（ｃ）に示すように、ゲート金属電極層３上に電極パターンのレジスト５を形成し、図４（ｄ）に示すように、レジスト５をマスクとして、絶縁膜２、第１の緩衝層１１、第２の緩衝層１２及びゲート金属電極層（多層金属電極層）３の積層体をエッチングする。次いで、図４（ｅ）に示すように、積層体上に残存したレジスト５を除去し、図４（ｆ）に示すように、ダイヤモンド半導体領域１が露出している表面にのみ選択的に、第２及び第３のダイヤモンド半導体領域としてのダイヤモンド膜７ａを堆積する。これにより、第２の緩衝層１２はゲート電極層３との間で反応し、第２の緩衝層１２のゲート電極層３側には、第２の緩衝層１２の半導体元素とゲート電極層３の最下層の元素からなる化合物層１３が形成される。その後、図４（ｇ）に示すように、１対のダイヤモンド膜７ａ上に夫々金属電極８を形成する。
【００６６】
このように、本実施形態においては、チャネル層としての第１のダイヤモンド半導体領域１の上に、絶縁膜２、第１の緩衝層１１及び化合物層１３を介して、ゲート電極層３が形成され、ダイヤモンド膜７ａが前記積層体の側面に接触するように形成され、ソース・ドレイン電極８がダイヤモンド膜７ａに接触する構造の電界効果トランジスタが形成される。このトランジスタにおいては、ダイヤモンド膜７ａが絶縁膜２に接触しているので、前記積層体の直下にチャネル領域が形成され、このチャネル領域の長さが前記積層体の幅と一致するため、より一層チャネル領域を短くすることができる。
【００６７】
第２の緩衝層１２は、半導体元素を主成分とする層である。この半導体元素を主成分とする層は高温で安定であるとともに、ドーピングにより抵抗値を制御することが可能である。また、第１の緩衝層１１は、半導体元素の酸化物層である。但し、第１の緩衝層１１は必ずしも設ける必要はない。緩衝層として、半導体元素を主成分とする層（第２の緩衝層１２）と、半導体元素の酸化物層（第１の緩衝層１１）とからなることが好ましい。半導体元素を主成分とする第２の緩衝層１２は、ドーピングにより金属的となるので、ゲート電極３の金属層と良好な電気的接触を実現できる。半導体元素の酸化物層からなる第１の緩衝層１１は良好な絶縁材料となり、絶縁膜２とともに絶縁層を形成することができる。加えて、半導体元素とこの半導体元素の酸化物層とを組み合わせることで、お互いに密着性が良いため、安定な界面が形成できる。
【００６８】
前記半導体元素は例えばシリコン又はゲルマニウムである。そして、ゲート電極層３は複数の層からなる多層金属電極層であり、多層金属電極層の最上層の金属電極膜３ａは、例えば第１実施形態と同様の組成を有するＰｔ又はＰｔ合金により形成されている。多層金属電極層の最上層以外の金属電極膜３ｂ及び３ｃは、例えば高融点金属により構成されている。これにより、ダイヤモンド膜７を形成する工程において、最上層のＰｔ又はＰｔ合金層がゲート電極層３を保護する。よって、プラズマ放電及びドーピング処理等によってゲート電極層３が劣化することを防止することができ、これにより、ダイヤモンド半導体素子の加工精度の低下を防止し、素子の性能低下を防止することができる。半導体元素としてシリコンを使用した場合においては、第２の緩衝層１２の半導体元素とゲート電極層３の最下層の元素とが反応して形成された安定な化合物は、シリサイドと呼ばれる。
【００６９】
本実施形態においては、ゲート電極層３の最下層の金属電極膜３ｃを、例えば、Ａｕ、Ａｇ、Ｃｕ、Ｗ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｐｔ、Ｃｅ、Ｃｏ、Ｃｒ、Ｄｙ、Ｆｅ、Ｇｄ、Ｈｆ、Ｍｎ、Ｎｄ、Ｐｄ、Ｐｒ、Ｒｕ、Ｓｒ、Ｔｂ、Ｖ、Ｙ若しくはＺｒ、又はこれらの金属群から選択された少なくとも１種を含有する合金により形成することが好ましい。そして、上下に積層された金属電極層同士（本実施形態においては、金属電極膜３ａと３ｂ同士、及び金属電極膜３ｂと３ｃ同士）が夫々異なる金属成分組成を有する材料により形成することが好ましい。これらの金属又は合金は、いずれも例えばシリコン及びゲルマニウム等の半導体元素との間で安定的な化合物を形成する元素である。即ち、ゲート電極層３の最下層３ａを上記組成とすることにより、第２及び第３のダイヤモンド半導体領域の形成工程における温度によってゲート電極層３を加熱し、最下層の金属電極膜３ｃと半導体元素とからなる安定的な化合物層を形成することができる。
【００７０】
また、ゲート金属電極層３のうち、第１のダイヤモンド半導体領域１から最も離隔した最上層の金属電極膜３ａの厚さは、５０乃至２００ｎｍであることが好ましい。最上層の金属電極膜３ａの厚さが５０ｎｍ未満であると、ダイヤモンド膜７ａを形成する工程において、ゲート電極層３（金属電極膜３ａ、３ｂ及び３ｃ）を保護することができず、最上層の金属電極膜３ａの厚さが２００ｎｍを超えると、成膜時間が長くなると共に、例えば最上層の金属電極膜３ａをＰｔ又はＰｔ合金等の高価な材料で構成した場合においては、金属電極膜３ａとして使用する材料の使用量が多くなり、ダイヤモンド半導体素子の製造コストが増大する。
【００７１】
第２の緩衝層１２がシリコン層である場合、図４（ｆ）に示すダイヤモンド膜７ａの形成工程において、第２の緩衝層１２が加熱されてゲート電極層３、特に最下層の金属電極膜３ｃとの間で相互拡散し、安定的な化合物層１３が形成される。第２の緩衝層１２がシリコンの場合、高温での処理を行った際に、ゲート電極層３の最下層の金属層３ｃと第２の緩衝層１１との間で反応が進み、化合物層１３としてシリサイド層が形成される。シリサイド層が形成されると、界面に安定な結合が形成されるため、緩衝層／金属界面の密着性を向上できる。また、シリサイドは低抵抗性を示すので、そのまま金属電極として利用できる。一般的には絶縁膜をできるだけ薄くし、半導体層と金属との距離を小さくすることが好ましい。緩衝層がシリサイドを形成し、金属として作用することで、半導体層と金属との距離が不必要に大きくなることを防止できる。なお、この半導体層は、半導体領域のチャネル部を意味する。また、第２の緩衝層１２は、高温での処理時間及び処理温度により全て化合物層１３になる場合と、一部が化合物層にならずに残る場合とがある。好ましくは、第２の緩衝層１２は全て化合物層１３にする。
【００７２】
本実施形態においては、半導体領域上に絶縁膜／緩衝層／金属の積層体を配することにより、半導体が絶縁膜を介して金属と接触したキャパシタを安定に形成することができる。
【００７３】
図５（ａ）乃至図５（ｊ）は本発明の第５実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。本実施形態においては、図４（ｂ）に示す積層体の形成工程において、図５（ｂ）に示すように、ゲート電極層３上に犠牲層４を積層している。その他の構成については、図５（ｅ）に示す工程までは、図４（ａ）乃至（ｅ）に示す工程と同一である。本実施形態においては、図５（ｅ）に示す工程の後、図５（ｆ）に示すように、全面に第２の犠牲層６を形成する。その後、図５（ｇ）に示すように、第２の犠牲層６をエッチバックすることにより、積層体の側面にのみ、第２の犠牲層６が形成される。次いで、図５（ｈ）に示すように、第１のダイヤモンド半導体領域１の露出表面に選択的にダイヤモンド膜７ａを形成し、第２及び第３のダイヤモンド半導体領域を形成する。
【００７４】
次いで、図５（ｉ）に示すように、全面に金属電極層１４を形成し、図５（ｊ）に示すように、第１の犠牲層４及び第２の犠牲層６を溶解することにより、リフトオフ法により、前記積層体上の金属電極層１４を除去する。これにより、第１のダイヤモンド半導体領域１上に絶縁膜２、第１の緩衝層１１、化合物層１３及びゲート電極層３からなる積層体が形成され、この積層体の近傍に、金属電極層１４及びダイヤモンド膜７ａが前記積層体から第２の犠牲層６の厚さ分だけ離隔して第１のダイヤモンド半導体領域１上に形成される。これにより、本実施形態においては、第１実施形態と同様の効果を得ることができる。
【００７５】
図６（ａ）乃至図６（ｉ）は、本発明の第６実施形態に係るダイヤモンド半導体素子の製造方法を工程順に示す断面図である。図６において、図４と同一構成物には同一符号を付してその詳細な説明は省略する。本実施形態が図４に示す実施形態と異なる点は、ゲート電極層３上に犠牲層４を形成していることにある。これにより、本実施形態においては、第２実施形態と同様に、レジスト５をマスクとした絶縁膜２、第１の緩衝層１１、第２の緩衝層１２、ゲート電極層（多層金属電極層）３及び犠牲層４をエッチングした後のレジスト５の除去後に、犠牲層４をマスクとしてダイヤモンド半導体領域１の表面を堀込み、ダイヤモンド半導体領域１の表面に段差を形成する。
【００７６】
これにより、図６（ｉ）に示すように、第２及び第３のダイヤモンド半導体領域となるダイヤモンド膜７ａがゲート電極層４に接触することが確実に防止される。また、ゲート電極層３を複数の層からなる多層金属電極層により構成し、最上層の金属電極膜３ａをＰｔ又はＰｔ合金により形成することにより、ダイヤモンド膜７ａを形成する工程において、最上層のＰｔ又はＰｔ合金層がゲート電極層３を保護する。よって、プラズマ放電及びドーピング処理等によってゲート電極層３が劣化することを防止することができ、これにより、ダイヤモンド半導体素子の加工精度の低下を防止し、素子の性能低下を防止することができる。
【００７７】
図７（ａ）乃至図７（ｊ）は本発明の第７実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。図７において、図４と同一構成物には同一符号を付してその詳細な説明は省略する。本実施形態が図４に示す実施形態と異なる点は、図４（ｂ）に示す積層体の形成工程において、ゲート電極層３上に犠牲層４を形成することと、図７（ｆ）に示すように、第２の絶縁膜９を形成することである。図７（ｅ）に示すように、積層体（絶縁膜２，第１の緩衝層１１，第２の緩衝層１２，ゲート電極層（多層金属電極層）３及び犠牲層４）をパターン形成した後、図７（ｆ）に示すように、全面に第２の絶縁膜９を形成する。その後、図７（ｇ）に示すように、第２の絶縁膜９をエッチバックして、前記積層体の側面にのみ、第２の絶縁膜９を残す。その後、図７（ｈ）に示すように、第１のダイヤモンド半導体領域１の露出表面にのみ選択的に第２及び第３のダイヤモンド半導体領域となるダイヤモンド膜７ａを形成する。次いで、図７（ｉ）に示すように、犠牲層４を溶解すると、積層体の側面を第２の絶縁膜９が覆う構造が形成される。その後、図７（ｊ）に示すように、ダイヤモンド半導体領域１上のダイヤモンド膜７ａ上に、金属電極８を形成して、ダイヤモンド電界効果トランジスタが形成される。
【００７８】
本実施形態においては、前記積層体の両側面に、第２の絶縁膜９を設けるので、ゲート電極層３との好ましくない接触をより効果的に防止することができる。また、ゲート電極層３を複数の層からなる多層金属電極層により構成し、最上層の金属電極膜３ａをＰｔ又はＰｔ合金により形成することにより、ダイヤモンド膜７ａを形成する工程において、最上層のＰｔ又はＰｔ合金層がゲート電極層３を保護する。よって、プラズマ放電及びドーピング処理等によってゲート電極層３が劣化することを防止することができ、これにより、ダイヤモンド半導体素子の加工精度の低下を防止し、素子の性能低下を防止することができる。
【００７９】
上述の各実施形態により把握される本発明においては、特許文献４に記載された発明に対し、ソース・ドレインのダイヤモンド層と、ゲート電極との間隔を小さくすることができる。これにより、静電容量の寄生成分を小さくすることができ、高周波特性を向上させることができる。また、ソース・ドレインの金属電極とチャネルとの間隔（オフセット）を小さくすることができる。これにより、ソース・ドレインのダイヤモンド層（金属に比べて抵抗が高い）に起因する抵抗の寄生成分を小さくすることができ、電流増大を実現できる。このように、本発明は、寄生容量を低減できる結果、本来制御すべき電流量が増大するので、応答性が向上する。
【００８０】
また、特許文献５に記載された発明においては、ダイヤモンド層の上部を太くすることにより加工精度の向上を図っているが、これは、実質的には困難である。即ち、ソース・ドレイン電極を形成するために、蒸着法を使用するが、ダイヤモンド層の上部が完全なひさしにならず、ダイヤモンド層の底部にも金属電極が回り込む。その結果、金属電極が接触し、ダイヤモンド層の絶縁がとれなくなる虞がある。これに対し、本発明においては、犠牲層を使用するため、確実な絶縁が可能である。
【００８１】
更に、本発明においては、ゲート電極層３を複数の層からなる多層金属電極層により構成し、最上層の金属電極膜３ａをＰｔ又はＰｔ合金により形成することにより、ダイヤモンド膜７を形成する工程において、最上層のＰｔ又はＰｔ合金層がゲート電極層３を保護する。よって、プラズマ放電及びドーピング処理等によってゲート電極層３が劣化することを防止することができ、これにより、ダイヤモンド半導体素子の加工精度の低下を防止し、素子の性能低下を防止することができる。
【００８２】
更にまた、特許文献６に記載された半導体素子では、不純物をドープしたダイヤモンド層（１×１０１９ｃｍ−３程度）をチャネルとしてキャリアを流す。本発明においても、わずかにドープすることはあるが、そのドープ量は極めて低い（１×１０１７ｃｍ−３程度）。１×１０１９ｃｍ−３程度までドープした場合、ドープされた不純物により伝導キャリアが散乱され、移動度が著しく低下してしまう。このため、十分な電流量が得られない。本発明においてドープするレベル（１×１０１７ｃｍ−３程度）では、不純物による散乱はほとんど生じず、このような散乱が生じないダイヤモンド層をチャネルとして使用するため、高移動度を実現でき、大電流を得ることができる。
【００８３】
上述の如く、本発明においては、従来の技術に対し、本来制御すべき電流量が増大するので、応答性が向上する。
【００８４】
なお、上述の第１乃至第７実施形態においては、ゲート金属電極層として３層の金属電極膜３ａ、３ｂ及び３ｃを積層する例を説明したが、本発明においては、ゲート金属電極層３は３層に限らず、２層以上の金属電極を積層したものであればよい。
【００８５】
また、第４乃至第７実施形態においては、絶縁膜２とゲート金属電極層３との間に第１及び第２の緩衝層１１，１２を形成し、ダイヤモンド膜７ａの形成工程における加熱により、第２の緩衝層１２とゲート金属電極層３の最下層とを反応させて、化合物層１３を形成したが、第１乃至第３実施形態における絶縁膜２とゲート電極金属層（多層電極金属層）３との間に第１及び第２の緩衝層１１，１２を形成し、ダイヤモンド膜７の形成工程における加熱により、第２の緩衝層１２とゲート金属電極層３の最下層とを反応させて、化合物層１３を形成してもよい。この場合においても、第１の緩衝層１１は形成しなくてもよい。
【実施例１】
【００８６】
次に、本発明の効果を実証するための実施例について説明する。実施例１は、図１に示す製造方法によりダイヤモンド半導体素子を形成したものである。ノンドープのダイヤモンド単結晶を基材として、表面にホモエピタキシャルダイヤモンドを形成し、チャネル層とした。素子用の絶縁膜２として酸化アルミニウムを５０ｎｍ堆積させ、その上にゲート金属電極層３としてＭｏを１５０ｎｍ及びＰｔを５０ｎｍスパッタ法により積層し、更にその上に犠牲層４として酸化シリコンを５０ｎｍ連続して堆積させた。この上に電子ビームリソグラフィによりレジスト５をパターニングした。そして、このレジスト５をマスクとして、ドライエッチングにより酸化シリコン、Ｍｏ及びＰｔの多層金属電極層、並びに酸化アルミニウムのエッチングを行い、絶縁膜２／ゲート金属電極層（多層金属電極層）３／犠牲層４の積層体を得た。レジスト５を除去した後、第２の犠牲層６として再度酸化シリコンを５０ｎｍ堆積した。続いてドライエッチングによりエッチバックを行った。ドライエッチングは異方性エッチングであるため、積層体側壁に第２の犠牲層６が残存する。これに微結晶ダイヤモンドを２０ｎｍ堆積し、不純物ドープダイヤモンド膜７を形成した。堆積は６００℃にて（１０分間以下）マイクロ波プラズマＣＶＤ法により行い、原料ガスとして水素、メタン、二酸化炭素を用い、ドーピングのためにジボランを添加した。微結晶ダイヤモンドの粒径は２乃至３ｎｍであった。堆積後、希フッ酸にて酸化シリコンのエッチングを行い、続いて純水中にて超音波を印加することでチャネル層に接触していない部分のダイヤモンド膜７をリフトオフ除去した。その後、フォトリソグラフィ、リフトオフによりダイヤモンド膜７ａ上に電極８を形成した。金属電極としては、例えばＰｔ、Ａｕ、Ｔｉ、Ｗなどのオーム性接合特性を示す金属を使用した。
【００８７】
以上により、図１に示す素子構造の半導体素子が作製された。電気的特性評価を行った。ゲート金属層（多層金属電極層）３と第２及び第３のダイヤモンド半導体領域との間の絶縁性は充分に保たれており、Ｐ型不純物ドープダイヤモンド膜からチャネル層への正孔注入によるトランジスタ動作を確認することができた。
【実施例２】
【００８８】
この実施例２は図２に示す工程によりダイヤモンド半導体素子を形成したものである。ダイヤモンド単結晶を基材として、表面にホモエピタキシャルダイヤを形成しチャネル層とした。素子用の絶縁膜として酸化アルミニウムを５０ｎｍ堆積させ、その上にゲート金属電極層３として８０原子％のＭｏ及び２０原子％のＷからなる金属電極層を１５０ｎｍ、並びに５０原子％のＰｔ及び５０原子％のＡｕからなる金属電極層を５０ｎｍ連続して堆積させて多層金属電極層を形成し、更にその上に犠牲層として酸化シリコンを５０ｎｍ連続して堆積させた。この上に電子ビームリソグラフィによりレジストをパターニングした。そして、このレジストをマスクとして、ドライエッチングにより酸化シリコン、Ｍｏ−Ｗ合金、Ｐｔ−Ａｕ合金、及び酸化アルミニウムのエッチングを行い、絶縁膜／多層金属電極／犠牲層の積層体を得た。さらにダイヤモンドの表面２０ｎｍもエッチングした。以後は実施例１と同様の手法により第２及び第３のダイヤモンド半導体領域となるダイヤモンド膜、及び金属電極を形成した。
【００８９】
以上により、図２に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート電極と第２及び第３のダイヤモンド半導体領域との間の絶縁性は十分に保たれており、Ｐ型の不純物ドープダイヤモンド膜からチャネル層への正孔注入によるトランジスタ動作を確認した。
【実施例３】
【００９０】
この実施例３は図３に示す工程によりダイヤモンド半導体素子を形成したものである。ダイヤモンド単結晶を基材として、表面にホモエピタキシャルダイヤを形成しチャネル層とした。素子用の絶縁膜として酸化アルミニウムを５０ｎｍ堆積させ、その上にゲート金属電極層３としてＭｏを１５０ｎｍ及びＰｔを５０ｎｍスパッタ法により積層し、更にその上に犠牲層として酸化シリコンを５０ｎｍ、連続して堆積した。この上に電子ビームリソグラフィによりレジストをパターニングした。そして、このレジストをマスクとして、ドライエッチングにより酸化シリコン、Ｍｏ及びＰｔの多層金属電極層、並びに酸化アルミニウムのエッチングを行い、絶縁膜／ゲート金属電極層（多層金属電極層）３／犠牲層の積層体を得た。レジストを除去した後、第２の絶縁膜として、再度酸化アルミニウムを５０ｎｍ、そして第２の犠牲層として酸化シリコンを５０ｎｍ堆積した。続いてドライエッチングによりエッチバックを行った。ドライエッチングは異方性エッチングであるため、積層体側壁に第２の絶縁膜、第２の犠牲層が残存する。これに微結晶ダイヤモンドを２０ｎｍ堆積し、不純物ドープダイヤモンド膜７を形成した。堆積は６００℃にて、マイクロ波プラズマＣＶＤ法により行い、原料ガスとして水素、メタン、二酸化炭素を用い、ドーピングのためにジボランを添加した。堆積後、希フッ酸にて酸化シリコンのエッチングを行い、続いて純水中にて超音波を印加することでチャネル層に接触していない部分の高濃度ドープ層をリフトオフ除去した。リフトオフ後、積層体部分の電子顕微鏡観察を行った。第２の絶縁膜の先端部はほとんどがゲート金属に折れ曲がって付着しており、素子作製への影響がないことを確認した。その後、フォトリソグラフィ、リフトオフにより高濃度ドープ層への電極を形成した。金属電極としては、例えばＰｔ、Ａｕ、Ｔｉ、Ｗなどのオーム性接合特性を示す金属を用いた。
【００９１】
以上により、図３に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート金属と第２及び第３のダイヤモンド半導体領域との間の絶縁性は十分に保たれており、Ｐ型の不純物ドープダイヤモンド膜からチャネル層への正孔注入によるトランジスタ動作を確認した。
【実施例４】
【００９２】
この実施例４は図３に示す工程によりダイヤモンド半導体素子を形成したものである。ダイヤモンド単結晶を基材として、表面にホモエピタキシャルダイヤを形成しチャネル層とした。素子用の絶縁膜として酸化アルミニウムを５０ｎｍ堆積させ、その上にゲート金属電極層３としてＭｏを１５０ｎｍ及びＰｔを５０ｎｍスパッタ法により積層し、更にその上に犠牲層として酸化シリコンを５０ｎｍ、連続して堆積した。この上に電子ビームリソグラフィによりレジストをパターニングした。そして、このレジストをマスクとして、ドライエッチングにより酸化シリコン、Ｍｏ及びＰｔの多層金属電極層、酸化アルミニウムのエッチングを行い、絶縁膜／ゲート金属電極層（多層金属電極層）３／犠牲層の積層体を得た。レジストを除去した後、第２の絶縁膜として、再度酸化アルミニウムを５０ｎｍ、そして第２の幟牲層として酸化シリコンを５０ｎｍ堆積した。続いてドライエッチングによりエッチバックを行った。ドライエッチングは異方性エッチングであるため、積層体側壁に第２の絶縁膜、第２の犠牲層が残存する。これに微結晶ダイヤモンドを２０ｎｍ堆積し、不純物ドープダイヤモンド膜７ａを形成した。堆積は６００℃にて、マイクロ波プラズマＣＶＤ法により行い、原料ガスとして水素、メタン、二酸化炭素を用い、ドーピングのために窒素を添加した。微結晶ダイヤモンドの粒経は２乃至５ｎｍであった。堆積後、希フッ酸にて酸化シリコンのエッチングを行い、続いて純水中にて超音波を印加することでチャネル層に接触していない部分の高濃度ドープ層をリフトオフ除去した。リフトオフ後、積層体部分の電子顕微鏡観察を行った。第２の絶縁膜の先端部はほとんどがゲート金属に折れ曲がって付着しており、素子作製への影響がないことを確認した。その後、フォトリソグラフィ、リフトオフより高渡度ドープ層への電極を形成した。金属電極としては、例えばＰｔ、Ａｕ、Ｔｉ、Ｗなどのオーム性接合特性を示す金属を用いた。
【００９３】
以上により、図３に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート金属と第２及び第３のダイヤモンド半導体領域７ａとの間の絶縁性は十分に保たれており、Ｎ型の不純物ドープダイヤモンド膜からチャネル層への電子注入によるトランジスタ動作を確認した。
【００９４】
また、これ以外にダイヤモンドで第２及び第３のダイヤモンド半導体領域となるダイヤモンド膜を形成する方法としては、ダイヤモンドを化学気相合成する際にドーピングガスを導入する方法がある。このようなダイヤモンドの化学気相合成は、一般的に７００℃以上での高温で行われる。高温でのプロセスとなるため、トランジスタの金属電極があるような状態で処理を行った場合、金属電極が凝集したり、剥離したりする問題が発生する。即ち、ゲート電極などを形成した後に利用することはできず、上述した加工精度向上の要求に対応することができない。
【実施例５】
【００９５】
次に、実施例５について説明する。この実施例５は図４に示すダイヤモンド半導体素子の製造方法により製造されたものである。ダイヤモンド単結晶を基材として、表面にホモエピタキシャルダイヤモンドを形成し、チャネル層とした。素子用の絶縁膜２として酸化アルミニウム４５ｎｍ、第１の緩衝層１１の半導体元素の酸化物として酸化シリコンを５ｎｍ、第２の緩衝層１２の半導体元素としてポリシリコンを５０ｎｍ堆積させ、その上にゲート金属電極層３として８０原子％のＭｏ及び２０原子％のＷからなる金属電極層を１５０ｎｍ、並びに５０原子％のＰｔ及び５０原子％のＡｕからなる金属電極層を５０ｎｍ連続して堆積させて多層金属電極層を形成した。この上に電子ビームリソグラフィによりレジスト５をパターニングした。そしてこのレジスト５をマスクとして、ドライエッチングにより酸化シリコン、タングステン、酸化アルミニウムのエッチングを行い、絶縁膜２（酸化アルミニウム）／緩衝層１１，１２（酸化シリコン・ポリシリコン）／ゲート金属電極層（多層金属電極層）３(Ｍｏ−Ｗ合金及びＰｔ−Ａｕ合金)の積層体を得た。レジスト５を除去した後、ダイヤモンドを２０ｎｍ堆積し、不純物ドープダイヤモンド膜７ａを形成した。堆積は８００℃にて、マイクロ波プラズマＣＶＤ法により行い、原料ガスとして水素、メタンを用い、ドーピングのためにジボランを添加した。このときダイヤモンドは、ダイヤモンド形成前の段階において基材表面のダイヤモンドが露出していた部分にのみ選択的に成長した。堆積後、希フッ酸にて酸化シリコンのエッチングを行い、これを除去した。その後、フォトリソグラフィ、リフトオフにより高濃度ドープ層７ａ上に電極８を形成した。金属電極としては、例えばＰｔ、Ａｕ、Ｔｉ、Ｗなどのオーム性接合特性を示す金属を用いた。
【００９６】
以上により、図４に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート金属層３と第２及び第３のダイヤモンド半導体領域７ａとの間の絶縁性は十分に保たれており、Ｐ型の不純物ドープダイヤモンド膜７ａからチャネル層（第１のダイヤモンド半導体層１）への正孔注入によるトランジスタ動作を確認した。犠牲層４はダイヤモンド形成の段階でゲート金属電極３の表面を保護し、ゲート金属の変質防止に効果的である。
【実施例６】
【００９７】
この実施例６は図５に示す工程によりダイヤモンド半導体素子を製造したものである。積層体形成までは実施例５と同様のプロセスで行い、絶縁膜（酸化アルミニウム）／緩衝層（酸化シリコン／ポリシリコン）／ゲート金属電極層（多層金属電極層）３(Ｍｏ−Ｗ合金及びＰｔ)／犠牲層（酸化シリコン）の積層体を形成した。なお、本実施例においては、ゲート金属電極層３として８０原子％のＭｏ及び２０原子％のＷからなる金属電極層を１５０ｎｍ堆積させ、その上にＰｔからなる金属電極層を５０ｎｍ堆積させて多層金属電極層を形成した。本実施例においては、レジストを除去した後、第２の犠牲層６として再度酸化シリコンを５０ｎｍ堆積した。続いてドライエッチングによりエッチバックを行った。ドライエッチングは異方性エッチングであるため、積層体側壁に第２の犠牲層６が残存する。これにダイヤモンドを２０ｎｍ堆積し、不純物ドープダイヤモンド膜７ａを形成した。堆積は８００℃にて、マイクロ波プラズマＣＶＤ法により行い、原料ガスとして水素、メタンを用い、ドーピングのためにジボランを添加した。このとき、ダイヤモンドは、ダイヤモンド形成前の段階において基材表面のダイヤモンドが露出していた部分にのみ選択的に成長した。高濃度ドープ層用の金属電極をスパッタ法により堆積させた。金属電極としては、例えばＰｔ、Ａｕ、Ｔｉ、Ｗなどのオーム性接合特性を示す金属を用いた。堆積後、希フッ酸を用いて第２の犠牲層である酸化シリコンのエッチングを行い、第２の犠牲層と第２の犠牲層上に形成された金属電極を除去した。
【００９８】
以上により、図５に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート金属と第２及び第３のダイヤモンド半導体領域７ａとの間の絶縁性は十分に保たれており、Ｐ型の不純物ドープダイヤモンド膜７ａからチャネル層への正孔注入によるトランジスタ動作を確認した。また、第２の犠牲層６を用いることにより、不純物ドープダイヤモンド膜（第２及び第３のダイヤモンド半導体領域）と積層体との不用意な電気的接触を防止できる効果を付加できる。また、ソース・ドレイン電極となる金属電極を積層体の直近に配置することが可能になる。これにより素子の寄生抵抗を低減することができる。
【実施例７】
【００９９】
この実施例７は図６に示す工程によりダイヤモンド半導体素子を製造したものである。積層体形成までは実施例５と同様のプロセスで行い、絶縁膜（酸化アルミニウム）／緩衝層（酸化シリコン／ポリシリコン）／ゲート金属電極層（多層金属電極層）３(Ｍｏ及びＰｔ)／犠牲層（酸化シリコン）の積層体を形成した。なお、本実施例においては、ゲート金属電極層３として（絶縁膜２上に）Ｍｏを１５０ｎｍと、Ｐｔを５０ｎｍ堆積させて多層金属電極層を形成した。本実施例においては、ダイヤモンドの表面２０ｎｍもエッチングした。以後は実施例１と同様の手法により不純物ドープダイヤモンド膜及び金属電極を形成した。
【０１００】
以上により、図６に示す構造のダイヤモンド半導体素子が作製された。積層体の形状は設計どおりで、ゲート電極層３に劣化及び形状の変化は見られなかった。電気的特性評価を行った結果、ゲート金属と第２及び第３のダイヤモンド半導体領域７ａとの間の絶縁性は十分に保たれており、Ｐ型の不純物ドープダイヤモンド膜からチャネル層への正孔注入によるトランジスタ動作を確認した。このように、ダイヤモンド基板をエッチングしておくことにより、不純物をドープしたダイヤモンド膜７ａと積層体との不用意な電気的接触を確実に防止できる。
【実施例８】
【０１０１】
この実施例８は図７に示す工程によりダイヤモンド半導体素子を製造したものである。積層体を形成する工程までは実施例５と同様の工程で行い、絶縁膜（酸化アルミニウム）／緩衝層（酸化シリコン／ポリシリコン）／ゲート金属電極層（多層金属電極層）３(Ｍｏ及びＰｔ)／犠牲層（酸化シリコン）の積層体を形成した。なお、本実施例においても、ゲート金属電極層３として（絶縁膜上に）Ｍｏを１５０ｎｍと、Ｐｔを５０ｎｍ堆積させて多層金属電極層を形成した。本実施例においては、レジストを除去した後、第２の絶縁膜９として、再度酸化アルミニウムを５０ｎｍ堆積した。続いてドライエッチングによりエッチバックを行った。ドライエッチングは異方性エッチングであるため、積層体側壁に第２の絶縁膜９が残存する。これにダイヤモンドを２０ｎｍ堆積し、不純物ドープダイヤモンド膜７ａを形成した。堆積は８００℃にて、マイクロ波プラズマＣＶＤ法により行い、原料ガスとして水素、メタンを用い、ドーピングのためにジボランを添加した。このときダイヤモンドは、ダイヤモンド形成前の段階において基材表面のダイヤモンドが露出していた部分にのみ選択的に成長した。堆積後、希フッ酸にて酸化シリコンのエッチングを行い、これを除去した。酸化シリコンのエッチング後、積層体部分の電子顕微鏡観察を行った。第２の絶縁膜の先端部はほとんどがゲート電極層３に沿って折れ曲がって付着しており、素子作製への影響がないことを確認した。その後、フォトリソグラフィ、リフトオフにより高濃度ドープ層への電極を形成した。金属電極としては、例えばＰｔ、Ａｕ、Ｔｉ、Ｗなどのオーム性接合特性を示す金属を用いた。
【０１０２】
以上により、図７に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート金属と第２及び第３のダイヤモンド半導体領域７ａとの間の絶縁性は十分に保たれており、Ｐ型の不純物ドープダイヤモンド膜からチャネル層への正孔注入によるトランジスタ動作を確認した。
【０１０３】
このように、第２の絶縁膜９を設けることにより、第２及び第３のダイヤモンド半導体領域７ａと積層体との不用意な電気的接触を確実に防止できる。
【実施例９】
【０１０４】
上述の実施例１においては、ゲート電極層３としてＭｏを１５０ｎｍ及びＰｔを５０ｎｍ積層して多層金属電極層を形成したが、同様のプロセスを用い、金属の種類、組成及び金属膜厚を種々変化させて、ダイヤモンド電界効果トランジスタを作製し、積層体の形状及びトランジスタ特性を評価した。実施例９の評価結果の一部を下記表１に示す。なお、この表１において、積層体の形状については、ゲート金属電極層の劣化がなく、ダイヤモンド半導体素子の形状を設計通りにできた場合を○、ゲート金属電極層が若干劣化し、積層体の形状が若干変化した場合を△と評価した。また、トランジスタ特性については、金属電極膜同士の相互コンダクタンスが１０ｍＳ／ｍｍ以上であった場合を○、相互コンダクタンスが１０ｍＳ／ｍｍ未満であった場合を△と判定した。
【０１０５】
【表１】
【０１０６】
この表１に示すように、実施例１乃至７は、ゲート金属電極層３は、第１のダイヤモンド半導体領域から最も離隔した最上層がＰｔであるか、又はＰｔを５０原子％以上含有する合金により形成されており、積層された金属電極層同士が夫々異なる成分組成を有し、且つ最上層の金属電極膜の膜厚を５０ｎｍ以上とすることにより、積層体の形状を設計どおりに形成することができ、ゲート電極層の劣化を防止することができ、トランジスタ特性も良好であることが分かった。なお、本実施例においては、Ｐｔ以外の合金成分としてＡｕ及びＣｕを一例として示したが、Ｐｔ以外の合金成分がＡｇ、Ｗ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｃｅ、Ｃｏ、Ｃｒ、Ｄｙ、Ｆｅ、Ｇｄ、Ｈｆ、Ｍｎ、Ｎｄ、Ｐｄ、Ｐｒ、Ｒｕ、Ｓｒ、Ｔｂ、Ｖ、Ｙ及びＺｒからなる群から選択された少なくとも１種を含有するものである場合においても、本実施例と同様の効果を得ることができる。
【０１０７】
これに対して、実施例８乃至１０は、ゲート電極の劣化及びトランジスタ特性の低下は抑制できるものの、実施例８及び９は最上層のＰｔ合金中のＰｔの含有量が５０原子％未満であり、実施例１０は最上層の厚さが５０ｎｍ未満であったので、ゲート金属電極層が若干劣化し、トランジスタ特性も若干低下した。
【実施例１０】
【０１０８】
本実施例は、ゲート電極層３を２層構成とし、ゲート電極層の最上層をＰｔにより形成し、下層の電極層の成分を夫々変化させた場合における実施例である。下層の電極層の成分については、Ｗ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｃｒ、Ｃｏ又はＭｎとした。なお、本実施例においては、上層のＰｔ層の厚さについては５０ｎｍで一定とし、下層の電極層の厚さについては１５０ｎｍで一定とした。そして、ダイヤモンド電界効果トランジスタを作製し、積層体の形状及びトランジスタ特性を評価した。本実施形態においても、積層体の形状及びトランジスタ特性の評価方法については、実施例９と同様とした。本実施例の評価結果を下記表２に示す。
【０１０９】
【表２】
【０１１０】
この表２に示すように、ゲート電極層の下層の電極層の成分をＷ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｃｒ、Ｃｏ又はＭｎとした場合においては、いずれの場合にも積層体の形状の劣化は発生せず、トランジスタ特性も良好であった。よって、本実施例により、ゲート電極層を多層金属電極層とした場合においても、ゲート電極層をＰｔの単層により構成した場合と同等にゲート電極層の形状及びトランジスタ性能を良好にすることができることが分かる。従って、例えばＰｔ層の５０ｎｍを除く部分を他の金属で置き換えることができ、ダイヤモンド半導体素子の製造コストを低減することができる。なお、ゲート電極層の下層の電極層の成分をＡｕ、Ａｇ、Ｃｕ、Ｐｔ、Ｃｅ、Ｄｙ、Ｆｅ、Ｇｄ、Ｈｆ、Ｎｄ、Ｐｄ、Ｐｒ、Ｒｕ、Ｓｒ、Ｔｂ、Ｖ、Ｙ若しくはＺｒ、又はこれらの金属群から選択された少なくとも１種を含有するものである場合においても、本実施例と同様の効果を得ることができる。
【符号の説明】
【０１１１】
１：第１のダイヤモンド半導体領域、２：絶縁膜、３：ゲート電極層、４：犠牲層、５：レジスト、６：第２の犠牲層、７，７ａ：ダイヤモンド膜（高濃度ドープ層）、８：電極、９：第２の絶縁膜、１１：第１の緩衝層、１２：第２の緩衝層、１３：化合物（シリサイド）層、１４：金属電極層
【技術分野】
【０００１】
本発明は、ダイヤモンド薄膜を使用した電界効果トランジスタ等のダイヤモンド半導体素子に関する。
【背景技術】
【０００２】
ダイヤモンドは、その熱伝導率（２０Ｗ／ｃｍ・Ｋ）、バンドギャップ（５．４７ｅＶ）、飽和電子及びホール移動度（電子：２０００ｃｍ２／Ｖ・ｓ、正孔：２１００ｃｍ２／Ｖ・ｓ）といったデバイス特性が優れているため、高温及び放射線下で動作する電子デバイス、ハイパワーデバイス及び高周波デバイス等への応用が期待されている。
【０００３】
ダイヤモンド薄膜を用いた電界効果トランジスタ（ＦＥＴ）の１構造として、ゲート電極と動作層、即ちチャネル層との間に、絶縁層を挿入したＭＩＳＦＥＴが提案されている（特許文献１）。この特許文献１に記載されたＭＩＳＦＥＴは、ノーマリーオン形である。即ち、ゲート電位がソース電位に対して正になることによって、ドレイン電流が抑制されるしくみとなっている。小さなゲート電位の入力で、ドレイン電流を大きく変化させるためには、即ち、相互コンダクタンスを大きくするためには、ゲート電位の影響をチャネル中の深い領域まで及ぼさせ、キャリアの空乏領域を大きく広げる必要がある。このためには、ドナ又はアクセプタ濃度をある程度低く抑え、かつチャネル層の厚さはゲート電位の影響が及ぶ範囲以内に薄くしなければならない。一方、ドレイン電流を確保するためには、ドナ又はアクセプタ不純物の濃度を高くし、キャリア濃度を上げなければならないという相反する要求がある。
【０００４】
また、特許文献２においても、この特許文献２の図１に示すように、金属／絶縁性ダイヤモンド／半導体ダイヤモンド構造をゲート部に持つ電界効果トランジスタが提案されている。この特許文献２における絶縁性ダイヤモンドは、チャネル層である半導体ダイヤモンド層とゲート金属との間を絶縁する役割を担っている。トランジスタの動作機構は、特許文献１の場合とほぼ同様である。
【０００５】
ダイヤモンドが本来持つ高い移動度は、不純物及び結晶欠陥を極力なくして、初めて発現するものである。しかしながら、上述の従来のＭＩＳＦＥＴのように、チャネル層のキャリア源を確保するために、ドナ又はアクセプタをある程度の濃度でドーピングを行う必要がある構造では、不純物濃度の増加と共に、キャリア移動度が低くなるため、高周波応答性等が悪化することは免れない。
【０００６】
これに対し、チャネル層の不純物濃度を極力抑え、高周波用トランジスタへの応用を可能にした構造として、チャネル層として高抵抗ダイヤモンド層を使用した構造の電界効果トランジスタが開示されている（特許文献３）。即ち、この特許文献３には、ソース電極４に接触した第１の半導体ダイヤモンド層１と、ドレイン電池６に接触し、第１の半導体ダイヤモンド層１と同一導電形の第２の半導体ダイヤモンド層３とを有し、高抵抗ダイヤモンド層２が、第１及び第２の半導体ダイヤモンド層１、３の間に設けられ、ゲート電極５の作用を受ける電界効果トランジスタが開示されている。この高低抗ダイヤモンド層２の比抵抗は１００Ω・ｃｍ以上である。
【０００７】
このトランジスタの場合、特許文献３の図１に示されているように、ソース電極４からドレイン電極６に到達するキャリアは半導体ダイヤモンド層１、高抵抗ダイヤモンド層２及び半導体ダイヤモンド層３をこの順に流れる。そして、ゲート電極５に印加する電圧ＶＧを変化させることにより、高低抗ダイヤモンド層２のポテンシャルを変化させ、ソース電極４が接触する半導体ダイヤモンド層１から高抵抗ダイヤモンド層２へのキャリアの注入量を制御するようになっている。従って、前記ＭＩＳＦＥＴ等とは異なり、チャネル層７に空乏層を拡げてドレイン電流を制御する機構を有しないので、低ドーピング濃度で薄いダイヤモンドチャネル層を形成する必要はない。
【０００８】
以上の従来の半導体素子は、電界効果トランジスタの構造を基本としている。即ち、チャネル領域を挟んでソース電極及びドレイン電極があり、チャネル領域に接してゲート電極が設けられている。金属のソース電極及びドレイン電極とチャネル領域との接触抵抗は電力損失の原因となるため、接触領域には高濃度ドープ半導体を設けることによりオーミック接合を形成することが一般的に行われている。一方、チャネルとゲート電極との間に漏れ電流があると、増幅率低下等の性能低下を引き起こす。これを防ぐために、チャネルとゲート電極との間には、絶縁層を挿入するか、又はショットキー接合界面を形成することが一般的に行われている。
【０００９】
例えば、特許文献４には、絶縁性ダイヤモンド単結晶基板上にソース・ドレインとなる半導体ダイヤモンド層を形成し、これらの上にチャネル層となる低濃度Ｂドープｐ形半導体ダイヤモンド薄膜を形成し、チャネル層の上に絶縁膜を形成した後、ソース・ドレイン間にゲート電極を形成する半導体素子の製造方法が開示されている。
【００１０】
また、特許文献５には、第１ダイヤモンド層上に、ソース・ドレイン電極形状の選択成長用マスク材料層を形成し、第２ダイヤモンド層を成長初期よりも成長終期において幅が太くなるように形成した後、前記マスク材料層を除去し、ソース電極、ドレイン電極及びゲート電極を形成する方法が記載されている。
【００１１】
更に、特許文献６には、基板上にｐ形ドーパントを含むダイヤモンド層が形成されており、このダイヤモンド層上にソース電極、ドレイン電極及びゲート電極が形成された半導体素子において、前記ダイヤモンド層における前記ゲート電極と接触する表面領域に、ｎ形ドーパントが含まれる介在領域が設けられている半導体素子が開示されている。
【００１２】
ところで、電界効果トランジスタの性能を向上させるには、チャネル領域を短くする必要がある。トランジスタの性能指標として、流れる電流量があり、高い性能を有するトランジスタを実現するためにはより高い電流量を得ることが求められる。電流量は単位時間あたりに流れる電荷数であるので、高い電流量を得るためには電荷の流れる領域、即ちチャネル領域を極力短くすることが効果的である。
【００１３】
しかし、チャネル領域を短くしていくにつれ、その加工精度への要求がますます厳しくなる。電界効果トランジスタのような素子は、成膜及びエッチング等の複数の工程を経て作製される。これらの各工程毎に夫々必要な形状のパターンを加工し、お互いのパターン位置を合わせる（アライメントする）ことで、素子が形成される。従って、単一工程の加工精度の向上は勿論のこと、各工程間での位置合わせ（アライメント）精度の制御も重要なポイントである。
【００１４】
この位置合わせ加工精度を克服するために、シリコン半導体においては、前記電界効果トランジスタのゲート電極、ソース電極及びドレイン電極等は自己整合的に形成する方法を使用する。即ち、ゲート電極を形成した後、これをマスクとしてイオン注入により高濃度ドープすることで、ゲート電極とアライメントされたソース電極及びドレイン電極を形成することが可能である。
【００１５】
しかし、ダイヤモンドの場合、この方法をそのまま適用することはできない。即ち、高濃度ドープ層を得るためにダイヤモンド中へ不純物イオンを注入すると、注入された領域は結晶構造が破壊され、ダイヤモンドからグラファイトへと変化してしまう。これは続く熱処理工程等では回復させることができない。従って、シリコン半導体のようなプロセスをそのまま半導体ダイヤモンドに適用することは不可能である。
【００１６】
特許文献４に記載の半導体素子においては、ゲートとソース・ドレインとの間隔を小さくすることが困難である。
【００１７】
また、特許文献５に記載の半導体素子においては、ひさしとなるダイヤモンド層の下にも蒸着金属が回り込み、ゲートとソース・ドレインとの間隔制御が困難である。
【００１８】
更に、特許文献６に記載の半導体素子においては、チャネル領域に不純物をドープしたダイヤモンド層を使用するので、キャリアの移動度を高めることができない。更に、不純物をドープするためにイオン注入及びＮＨ３プラズマを照射しているが、この方法ではダイヤモンド層へのダメージの問題がある。イオン注入後に熱処理を施すことにより、ダメージの改善の傾向は見られるが、イオン注入で、一度結晶構造が破壊されると、実質的にこれを回復することは不可能である。また、ソース・ドレインに対して介在領域をセルフアラインで形成できるものの、その後にゲート電極を形成するため、ゲートと、ソース・ドレインとの間隔を高精度にアライメントすることは困難である。
【００１９】
これらの従来技術の問題点を解決するために、本願発明者等は、特許文献７において、ゲート電極を自己整合的に（セルフアラインで）形成することにより、加工精度を改善し、性能が高いダイヤモンド半導体素子の製造方法を提案した。
【００２０】
図８は、この特許文献７において、本願発明者等が提案したダイヤモンド半導体素子の製造方法の一例をその工程順に示す図である。図８に示すように、特許文献７の技術においては、ダイヤモンド半導体領域１上に絶縁膜２及びゲート電極層３の積層体を形成した（図８（ａ）乃至図８（ｅ））後に、ソース電極及びドレイン電極を形成するための第２及び第３の半導体領域７ａを形成する（図８（ｆ）乃至図８（ｊ））ことにより、絶縁膜２とゲート電極層３との積層体に対して第２及び第３の半導体領域の位置を自己整合的に決めることができる。また、特許文献７に記載の如く、素子の半導体領域をダイヤモンドで形成することにより、耐電圧、耐熱性、耐放射性及び高速性等に優れた半導体素子を得ることができ、チャネル領域の長さを短くすることにより、素子の応答性を向上させることができる。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開平１−１５８７７４号公報
【特許文献２】特開平３−２６３８７２号公報
【特許文献３】特開平６−２３２３８８号公報
【特許文献４】特開２００２−５７１６７号公報（図２）
【特許文献５】特開平５−２９６０９号公報（図１）
【特許文献６】特許第３２６９５１０号公報（図１，３，５，６）
【特許文献７】特開２００７−１４１９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、本願発明者等が特許文献７において提案した技術を用いた場合においても、第２及び第３のダイヤモンド半導体領域となる（不純物をドープした）ダイヤモンド膜の形成時に、例えばゲート電極層に使用する材料の選択によっては、ゲート電極層が劣化し、ダイヤモンド半導体素子の加工精度が低下する場合があることが分かった。従来、特許文献７に記載のダイヤモンド膜の形成工程においては、例えばプラズマ放電、高温雰囲気、高濃度のドーピングガス、長時間のドーピング処理等により、ゲート電極層は劣化しやすい条件下におかれる。このような場合においても、本願発明者等が提案した特許文献７の技術は、例えばダイヤモンド膜の形成条件を調整することにより、ゲート電極層の劣化を防止することができる。しかしながら、その一方で、半導体デバイスの性能の向上を目的として、ダイヤモンド膜の形成条件を、例えば使用する基板の種類又は半導体デバイスの性能によって調整することが必要になった場合、ダイヤモンド膜の形成条件によっては、ゲート電極層の劣化を防止することができない場合が生じてしまい、ダイヤモンド半導体素子の加工精度低下を防止することができない場合がある。
【００２３】
本発明はかかる問題点に鑑みてなされたものであって、加工精度を改善し、性能が高いダイヤモンド電界効果トランジスタ等の半導体素子を提供することを目的とし、更に、ダイヤモンド半導体領域としてのダイヤモンド膜の形成時にゲート電極層が劣化することを防止することができ、耐電圧、耐熱性、耐放射線性、及び高速性が優れ、かつ、チャネル領域を短くでき、素子の応答性が高いダイヤモンド半導体素子を高精度で製造できる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２４】
本発明に係るダイヤモンド半導体素子の製造方法は、第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層とを積層した上に、更に第１の犠牲層を積層する工程と、前記第１の犠牲層の表面上に、局所的にレジストをパターン形成する工程と、前記レジストをマスクとして、前記第１の犠牲層、前記多層金属電極層及び前記絶縁膜をエッチングした後、前記レジストを除去することにより、前記第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層と第１の犠牲層とからなる積層体をパターン形成する工程と、前記積層体の側面に第２の犠牲層を形成する工程と、全面に不純物がドープされたダイヤモンド膜を形成する工程と、前記第１及び第２の犠牲層をエッチングにより除去することによるリフトオフにより前記第１及び第２の犠牲層の上の前記ダイヤモンド膜を除去して、前記第１のダイヤモンド半導体領域の上に残存した前記ダイヤモンド膜により第２及び第３のダイヤモンド半導体領域を形成する工程と、前記第２及び第３のダイヤモンド半導体領域の表面上に金属電極を形成する工程と、を有し、前記多層金属電極層のうち、最上層をＰｔ又はＰｔ合金により形成することを特徴とする。本発明の多層金属電極層は、例えば真空蒸着、電子ビーム蒸着、イオンプレーティング、スパッタ蒸着及び有機金属ＣＶＤ（ＭＯＣＶＤ）によって、金属膜同士を蒸着することにより、形成することができる。
【００２５】
上述のダイヤモンド半導体素子の製造方法において、例えば前記積層体をパターン形成した後に、前記第１の犠牲層をマスクとして前記第１のダイヤモンド半導体領域の表面を更にエッチングして第１のダイヤモンド半導体領域の表面を掘り込むことができる。
【００２６】
又は、前記第２の犠牲層を形成する工程は、例えば前記積層体の側面に第２の絶縁膜を形成する工程と、この第２の絶縁膜の上に第２の犠牲層を形成する工程と、を有する。
【００２７】
上述のダイヤモンド半導体素子の製造方法において、例えば前記第２の犠牲層を形成する工程は、全面に第２の犠牲層を形成した後、エッチバックすることにより、前記積層体の側面に前記第２の犠牲層を残すものである。
【００２８】
本発明に係る他のダイヤモンド半導体素子の製造方法は、第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層とを積層する工程と、前記多層金属電極層の表面上に、局所的にレジストをパターン形成する工程と、前記レジストをマスクとして、前記多層金属電極層及び前記絶縁膜をエッチングした後、前記レジストを除去することにより、前記第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層とからなる積層体をパターン形成する工程と、前記第１のダイヤモンド半導体領域の表面上のみに前記多層金属電極層に接触しないように、不純物が高濃度にドープされたダイヤモンド膜を形成し、このダイヤモンド膜により第２及び第３のダイヤモンド半導体領域を形成する工程と、前記第２及び第３のダイヤモンド半導体領域の表面上に金属電極を形成する工程と、を有し、前記多層金属電極層のうち、最上層をＰｔ又はＰｔ合金により形成することを特徴とする。
【００２９】
本発明に係る更に他のダイヤモンド半導体素子の製造方法は、第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層とを積層した上に、更に第１の犠牲層を積層する工程と、前記第１の犠牲層の表面上に、局所的にレジストをパターン形成する工程と、前記レジストをマスクとして、前記第１の犠牲層、前記多層金属電極層及び前記絶縁膜をエッチングした後、前記レジストを除去することにより、前記第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層と第１の犠牲層とからなる積層体をパターン形成する工程と、前記第１のダイヤモンド半導体領域の表面上のみに前記多層金属電極層に接触しないように、不純物が高濃度にドープされたダイヤモンド膜を形成し、このダイヤモンド膜により第２及び第３のダイヤモンド半導体領域を形成する工程と、前記第１の犠牲層をエッチングにより除去する工程と、前記第２及び第３のダイヤモンド半導体領域の表面上に金属電極を形成する工程と、を有し、前記多層金属電極層のうち、最上層をＰｔ又はＰｔ合金により形成することを特徴とする。
【００３０】
この場合に、例えば前記積層体をパターン形成する工程と前記第２及び第３のダイヤモンド半導体領域を形成する工程との間に前記積層体の側面に第２の犠牲層を形成する工程を有し、前記第１の犠牲層を除去する工程において、前記第２の犠牲層もエッチングにより除去する。そして、前記第２の犠牲層を形成する工程は、例えば全面に第２の犠牲層を形成した後、エッチバックすることにより、前記積層体の側面に前記第２の犠牲層を残すものである。又は、前記積層体をパターン形成した後に、前記第１の犠牲層をマスクとして前記第１のダイヤモンド半導体領域の表面を更にエッチングして第１のダイヤモンド半導体領域の表面を掘り込むことができる。又は、例えば前記積層体をパターン形成する工程と前記第２及び第３のダイヤモンド半導体領域を形成する工程との間に前記積層体の側面に第２の絶縁膜を形成する工程を有し、この第２の絶縁膜を形成する工程は、全面に第２の絶縁膜を形成した後、エッチバックすることにより、前記積層体の側面に前記第２の絶縁膜を残すものである。
【００３１】
更に、前記絶縁膜と前記多層金属電極層との間に、少なくとも半導体元素を含有した半導体元素層を具備する緩衝層を積層することができる。この場合に、例えば前記多層金属電極層のうち、最下層の金属電極層はＷ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｃｒ、Ｃｏ及びＭｎからなる群から選択された少なくとも１種を含有し、前記半導体元素は、Ｓｉ又はＧｅである。また、前記緩衝層は、例えば、前記半導体元素層と前記半導体元素の酸化物層との２層構造を有し、前記第２及び第３のダイヤモンド半導体領域を形成する工程における温度によって加熱され、前記多層金属電極層と前記半導体元素層とが反応するものである。なお、半導体元素層は、半導体層の他、不純物を多量にドープして金属的性質としたものも含む概念である。よって、この点で半導体元素層は半導体層とは区別される。
【００３２】
上述のダイヤモンド半導体素子の製造方法において、例えば、前記多層金属電極層の最上層が、Ｐｔ合金により形成する場合は、このＰｔ合金は、Ｐｔを５０原子％以上含有する合金により形成されており、上下に積層された金属電極層同士は夫々異なる成分組成を有する。これらのＰｔ及びＰｔ合金は、例えばシリコン又はゲルマニウム等の半導体元素との間で安定な化合物を形成する材料である。この場合、例えば、前記最上層の厚さが５０乃至２００ｎｍである。
【００３３】
本発明に係るダイヤモンド半導体素子は、第１のダイヤモンド半導体領域上に局所的に形成され、下層の絶縁膜と上層の多層金属電極層からなる積層体と、前記第１のダイヤモンド半導体領域上で、前記積層体の両側に隣接し前記多層金属電極層と接触しないように設けられた第２及び第３のダイヤモンド半導体領域と、第２及び第３のダイヤモンド半導体領域上に夫々形成された電極と、を有し、前記多層金属電極層のうち、前記第１のダイヤモンド半導体領域から最も離隔した最上層がＰｔ又はＰｔ合金により形成されていることを特徴とする。
【００３４】
このダイヤモンド半導体素子において、例えば前記絶縁膜と前記多層金属電極層との間に緩衝層が配置されており、この緩衝層は、少なくとも半導体元素を含有する半導体元素層を具備する。この場合、例えば前記多層金属電極層のうち、最下層の金属電極層はＷ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｃｒ、Ｃｏ及びＭｎからなる群から選択された少なくとも１種を含有し、前記半導体元素は、Ｓｉ又はＧｅである。また、前記緩衝層は、少なくとも前記絶縁膜側の前記半導体元素の酸化物層と、前記多層金属電極層側の層と、を有する２以上の層により構成され、前記多層金属電極層側の層は、前記半導体元素と前記多層金属電極層の前記最下層の元素との化合物からなる。
【００３５】
また、前記第２及び第３のダイヤモンド半導体領域は、前記第１のダイヤモンド半導体領域よりも不純物が高濃度にドープされていることが好ましい。
【００３６】
更に、前記積層体の両側面に第２の絶縁膜が形成されていることが好ましい。
【００３７】
更にまた、例えば前記第２及び第３のダイヤモンド半導体領域と、前記積層体の前記絶縁膜とが、前記第１のダイヤモンド半導体領域と同一平面上に配置され、前記絶縁膜の厚さは、前記第２及び第３のダイヤモンド半導体領域の厚さよりも大きい。なお、前記絶縁膜は、例えば、金属酸化物、金属窒化物、金属酸窒化物、金属フッ化物及び窒素ドープダイヤモンドからなる群から選択された１種以上の材料からなる。
【００３８】
上述のダイヤモンド半導体素子において、前記多層金属電極層の最上層が、Ｐｔ合金により形成されている場合は、このＰｔ合金は、Ｐｔを５０原子％以上含有する合金により形成されており、上下に積層された金属電極層同士は夫々異なる成分組成を有することが好ましい。この場合、例えば前記最上層の厚さが５０乃至２００ｎｍである。
【発明の効果】
【００３９】
本発明によれば、第１乃至第３のダイヤモンド半導体領域をダイヤモンドで形成するため、耐電圧が高く、耐熱性、耐放射線性、及び高速性が優れたダイヤモンド半導体素子を製造することができ、絶縁膜及び多層金属電極層からなる積層体に対して第２及び第３の半導体領域の位置を自己整合的に決めることができ、チャネル領域を短くできるので、素子の応答性が高いダイヤモンド半導体素子を高精度で製造することができる。また、ゲート電極を多層金属電極層により構成し、多層金属電極層の最上層をＰｔ又はＰｔ合金により形成している。これにより、第２及び第３のダイヤモンド半導体領域となるダイヤモンド膜の形成工程において、例えばプラズマ放電、高温雰囲気、高濃度のドーピングガス、長時間のドーピング処理等により、ゲート電極層が劣化することを防止することができ、その結果、ダイヤモンド半導体素子の加工精度の低下を防止し、ダイヤモンド半導体素子の性能低下を防止することができる。更に、本発明においては、ダイヤモンドをチャネル領域に使用することにより、ＳｉＣ及びＧａＮ等の窒化物半導体よりも高い絶縁耐圧を有し、更にダイヤモンドは熱伝導率が物質中最高であることから、高電圧及び大電力での利用が可能である。従って、チャネルサイズを短くし、高電界としても材料自体が絶縁破壊されることはない。これにより、高速応答、オン抵抗の低減、オフ時漏れ電流の低減、高い逆電圧耐性、及び素子サイズの小型化によるコスト低減等、利点が多い。
【図面の簡単な説明】
【００４０】
【図１】（ａ）乃至（ｊ）は、本発明の第１実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。
【図２】（ａ）乃至（ｊ）は、本発明の第２実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。
【図３】（ａ）乃至（ｊ）は、本発明の第３実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。
【図４】（ａ）乃至（ｇ）は、本発明の第４実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。
【図５】（ａ）乃至（ｊ）は、本発明の第５実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。
【図６】（ａ）乃至（ｉ）は、本発明の第６実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。
【図７】（ａ）乃至（ｊ）は、本発明の第７実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。
【図８】（ａ）乃至（ｊ）は、従来のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００４１】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。上述の如く、本願発明者等は、特許文献７において、絶縁膜２とゲート電極層３との積層体に対して第２及び第３の半導体領域の位置を自己整合的に決めることができることを開示した。しかしながら、第２及び第３のダイヤモンド半導体領域となるダイヤモンド膜の形成時に、例えばゲート電極層に使用する材料の選択によっては、ゲート電極層が劣化し、ダイヤモンド半導体素子の加工精度が低下する場合があり、不純物がドープされたダイヤモンド膜の形成条件を、例えば使用する基板の種類又は半導体デバイスの性能によって調整することが必要になった場合に、ダイヤモンド膜の形成条件によっては、ゲート電極層の劣化を防止することができない場合が生じ、ダイヤモンド半導体素子の加工精度低下を防止することができなくなる場合が生じる。
【００４２】
このダイヤモンド膜形成時のゲート電極層の劣化を防止するために、本願発明者等は、鋭意実験検討を重ねた。従来、不純物がドープされたダイヤモンド膜の形成工程においては、例えばプラズマ放電、高温雰囲気、高濃度のドーピングガス、長時間のドーピング処理等により、ゲート電極層は劣化しやすい条件下におかれる。しかしながら、本願発明者等は、ゲート電極層を複数の層からなる多層金属電極層により形成し、多層金属電極層のうち、第１のダイヤモンド半導体領域から最も離隔した最上層をＰｔ又はＰｔ合金により形成すれば、ダイヤモンド膜の形成条件を従来であればゲート電極層が劣化しやすくなる条件とした場合においても、ダイヤモンド膜形成時のゲート電極層の劣化を防止することができ、これにより、ダイヤモンド半導体素子の加工精度低下を防止し、素子の性能低下を防止することができることを知見した。
【００４３】
図１（ａ）乃至図１（ｊ）は本発明の第１実施形態の半導体素子の製造方法を工程順に示す断面図である。図１（ａ）は、チャネル層としての第１のダイヤモンド半導体領域１を示す。この第１のダイヤモンド半導体領域１は、ノンドープ又は第２及び第３のダイヤモンド領域より低濃度にドープされたものである。図１（ｂ）に示すように、この第１のダイヤモンド半導体領域１の上に、絶縁膜２を形成し、絶縁膜２の上に、ゲート電極層（多層金属電極層）３を形成する。本発明においては、ゲート電極層３は、複数の層からなる多層金属電極層により形成し、多層金属電極層の最上層の金属電極膜３ａをＰｔ又はＰｔ合金により形成する。この多層金属電極層（ゲート電極層３）を形成する際には、先ず、絶縁膜２の上に金属電極膜３ｃを例えば真空蒸着、電子ビーム蒸着、イオンプレーティング、スパッタ蒸着及び有機金属ＣＶＤ（ＭＯＣＶＤ）によって形成し、同様の方法により、金属電極膜３ｃの上に、金属電極膜３ｂ、３ａを積層する。引き続いて、このゲート電極層３の上に、第１の犠牲層４を形成する。その後、図１（ｃ）に示すように、第１の犠牲層４の上に、レジスト５を電極パターンに形成する。次いで、図１（ｄ）に示すように、このレジスト５のパターンをマスクとして、第１の犠牲層４，ゲート電極層３及び絶縁膜２をエッチングする。これにより、第１の犠牲層４，ゲート電極層（多層金属電極層）３及び絶縁膜２からなる電極パターンの積層体が形成される。この積層体のエッチング時には、レジスト５は、エッチングによって次第に除去されていくが、エッチングが終了したら、積層体上に残存したレジスト５を除去する。これにより、第１の犠牲層４、ゲート電極層（多層金属電極層）３及び絶縁膜２からなる電極パターンの積層体が第１のダイヤモンド半導体領域１の上に形成される。
【００４４】
次いで、図１（ｆ）に示すように、全面に第２の犠牲層６を堆積する。これにより、第１の半導体領域１の表面、前記積層体（絶縁膜２、ゲート電極層（多層金属電極層）３及び犠牲層４）の側面及び前記積層体の（第１の犠牲層４の）表面の上に、第２の犠牲層６が形成される。その後、図１（ｇ）に示すように、エッチバックすることにより、前記積層体（絶縁膜２、ゲート電極層（多層金属電極層）３及び第１の犠牲層４）の側面にのみ、第２の犠牲層６を残存させる。次いで、図１（ｈ）に示すように、全面にダイヤモンド膜７を形成する。即ち、このダイヤモンド膜７は、不純物を第１のダイヤモンド半導体領域１よりも高濃度にドープしたダイヤモンド膜である。これにより、第１のダイヤモンド半導体層１の表面上、前記積層体（絶縁膜２、ゲート電極層（多層金属電極層）３及び第１の犠牲層４）の側面の第２の犠牲層６の上、及び前記積層体の（第１の犠牲層４の）表面上に、ダイヤモンド膜７が形成される。ダイヤモンド膜７の形成温度は、例えば２００乃至７００℃であり、好ましくは２００乃至６００℃である。その後、第１の犠牲層４及び第２の犠牲層６を溶解除去することにより、リフトオフ法によって、積層体側面及び積層体表面上のダイヤモンド膜７を除去する。これにより、第１のダイヤモンド半導体領域１の表面上の前記積層体の近傍に、第２の犠牲層６の厚さだけ前記積層体から離隔したダイヤモンド膜７ａが形成され、第２及び第３のダイヤモンド半導体領域が形成される。その後、図１（ｊ）に示すように、各ダイヤモンド膜７ａ上に、金属電極８を形成する。
【００４５】
このようにして形成された半導体素子は、１対の電極８がソース電極及びドレイン電極となり、電極８に印加された電流は、電極８からダイヤモンド膜７ａを介して第１のダイヤモンド半導体領域１により構成されるチャネル層に入り、相手方のダイヤモンド膜７ａを経て相手方の電極８に抜ける。そして、ゲート電極層３に印加された電圧により、チャネル層を流れる電流が制御される。
【００４６】
この場合に、前記積層体のチャネル領域の長さ、即ち、ダイヤモンド膜７ａ同士を結ぶ方向における前記積層体の長さ（幅）が１０ｎｍ乃至１μｍ、好ましくは、２０ｎｍ乃至０．５μｍである。そして、ダイヤモンド膜７ａは、前記積層体（絶縁膜２、ゲート電極層（多層金属電極層）３及び犠牲層４）の側面から、第２の犠牲層６の厚さ分だけ離隔しているにすぎず、極めて近接している。従って、本実施形態においては、チャネル領域の長さを極めて短くすることができる。そして、このチャネル領域の長さが短いと、電子が流れる時間が短く、素子の応答性が速くなる。
【００４７】
絶縁膜２の厚さは１乃至１００ｎｍであることが好ましい。絶縁膜２の厚さが薄い方が素子のスイッチング性能が高く、ゲートの絶縁性からは絶縁膜２の厚さが厚い方が好ましい。よって、スイッチング性能及びゲート絶縁性から絶縁膜２の厚さは１乃至１００ｎｍにすることが好ましい。ゲート電極層３の厚さは、金属電極膜３ａ、３ｂ及び３ｃを積層して多層金属電極層が形成された状態で５０ｎｍ乃至１μｍであることが好ましい。多層金属電極層としてのゲート電極層３の厚さが５０ｎｍ未満であると、電気抵抗が高くなりすぎ、ゲート電極層３の厚さが１μｍを超えると、加工性が悪化する。更に、犠牲層４の厚さは５０乃至５００ｎｍであることが好ましい。犠牲層４の厚さが５０ｎｍ未満であると、ダイヤモンド成膜時のマスクとして不向きである。一方、犠牲層４の厚さが５００ｎｍを超えると、厚くなりすぎて加工性が悪化する。
【００４８】
このように、本実施形態においては、第２及び第３のダイヤモンド半導体領域としてのダイヤモンド膜７ａが第２の犠牲層６の厚さ分だけ離隔して積層体に近接して設けられているので、ゲート電極層３とは接触しない状態で、前記積層体に極めて近接して設けることができるので、電荷が流れるチャネル領域を小さくすることができる。
【００４９】
第２及び第３の半導体領域としてのダイヤモンド膜７ａを、第１のダイヤモンド半導体領域１よりも高濃度にドープされたダイヤモンド半導体である半導体素子とすることにより、第２又は第３の半導体領域から高密度の電荷を第１の半導体領域に注入させることができる。また、第１の半導体領域１には電荷の移動を妨げる欠陥及び不純物が少ないものを使用することができるので、第１半導体領域の電荷移動速度を高くすることができ、素子性能をより高性能にできる。
【００５０】
絶縁膜２としては、絶縁性能の面から、金属酸化物、金属窒化物、金属酸窒化物、金属フッ化物及び窒素ドープダイヤモンドからなる群から選択することが好ましい。金属酸化物、金属窒化物、金属酸窒化物に用いられる金属としては、シリコン、アルミニウム、マグネシウム、チタニウム、ジルコニウム、ハフニウム、スカンジウム、イットリウム、ランタン、バナジウム、ニオブ、及びタンタルが挙げられる。中でもシリコン、アルミニウム、ハフニウム、ジルコニウムが好ましい。これらの金属は単独で金属酸化物、金属窒化物、金属酸窒化物として用いてもよく、また２種類以上の金属からなる金属酸化物、金属窒化物又は金属酸窒化物としても良い。金属フッ化物に用いられる金属としては、カルシウム、バリウム、マグネシウム、及びストロンチウムが挙げられる。窒素ドープダイヤモンドは、窒素による深い準位が存在し、高抵抗である。
【００５１】
第１乃至３のダイヤモンド半導体領域は、ダイヤモンドで形成されているので、高耐電圧、耐熱性、耐放射線性、及び高速性等に優れた半導体素子が得られる。
【００５２】
また、図１（ｊ）に示すように、絶縁膜２、並びに第２及び第３の半導体領域７ａがダイヤモンド半導体領域１の同一表面上にあり、同一平面上にある場合は、絶縁膜２の厚さが第２及び第３の半導体領域（ダイヤモンド膜７ａ）の厚さより厚くなるようにすることにより、ゲート電極層３との好ましくない接触をより効果的に防止することができる。
【００５３】
本発明においては、ゲート電極層３を多層金属電極層により構成し、多層金属電極層の最上層の金属電極膜３ａをＰｔ又はＰｔ合金により形成する。多層金属電極層の最上層の金属電極膜３ａをＰｔ合金により形成する場合においては、Ｐｔ合金は、Ｐｔを５０原子％以上含有する合金により形成されている。この場合、Ｐｔ以外のＰｔ合金の成分としては、例えばＡｕ、Ａｇ、Ｃｕ、Ｗ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｃｅ、Ｃｏ、Ｃｒ、Ｄｙ、Ｆｅ、Ｇｄ、Ｈｆ、Ｍｎ、Ｎｄ、Ｐｄ、Ｐｒ、Ｒｕ、Ｓｒ、Ｔｂ、Ｖ、Ｙ又はＺｒを含有することができる。本実施形態においては、最上層以外の金属電極膜３ｂ及び３ｃを夫々、高融点金属、例えばＴｉ、Ｖ、Ｃｒ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ若しくはＩｒ、又はこれらの金属群から選択された少なくとも１種を５０原子％以上含有する合金によって形成することができる。ゲート電極層３を複数の層からなる多層金属電極層により構成し、最上層の金属電極膜３ａをＰｔ又はＰｔ合金により形成することにより、ダイヤモンド膜７を形成する工程において、最上層のＰｔ又はＰｔ合金層がゲート電極層３を保護する。よって、プラズマ放電及びドーピング処理等によってゲート電極層３が劣化することを防止することができ、これにより、ダイヤモンド半導体素子の加工精度の低下を防止し、素子の性能低下を防止することができる。また、特に、前記金属膜３ｂ及び３ｃをＭｏ、Ｒｕ、Ｒｈ、Ｗ、Ｏｓ若しくはＩｒ、又はこれらの金属群から選択された少なくとも１種を５０原子％以上含有する合金により形成した場合においては、ゲート電極層３をＰｔ又はＰｔ合金からなる１層により形成した場合に比して、ゲート電極層３の電気抵抗を小さく抑えることができる。
【００５４】
また、第２及び第３の半導体領域となるダイヤモンド膜７を例えば７００℃以下の温度で形成することにより、絶縁膜／金属電極の積層体の熱膨張等による剥離及びダメージを防止することができる。この第２及び第３の半導体領域となるダイヤモンド膜７の形成温度は、好ましくは６００℃以下である。また温度下限としては２００℃以上での形成がより好ましい。２００℃を下回るとダイヤモンドの形成が困難になるからである。
【００５５】
第２及び第３の半導体領域には微結晶のダイヤモンドを用いることが効果的である。６００℃以下の低温で容易に形成可能なためである。また、微結晶ダイヤモンドを用いることで、高濃度なＮ型、Ｐ型いずれの半導体特性も得ることが可能である。これにより、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）タイプのトランジスタを形成することも可能となる。
【００５６】
微結晶のダイヤモンドの粒経としては１乃至１００ｎｍが好ましい。１ｎｍ以下の粒径を得ようとした場合、ダイヤモンドとしての特性を示しにくくなる。また、ダイヤモンド粒径が１００ｎｍ以上の場合、素子寸法のずれの原因となりやすいからである。
【００５７】
絶縁膜／金属電極の積層体を形成した後に第２及び第３の半導体領域を形成することにより、絶縁膜／金属電極の積層体に対して自己整合的に第２及び第３の半導体領域の位置を決めることができる。
【００５８】
絶縁膜／金属電極の積層体の上面及び側面に犠牲層を有した積層体を形成した後に、第２及び第３の半導体領域を形成することで、不要な部分に形成された第２及び第３の半導体領域を後工程にて除去することが可能となる。第１及び第２の犠牲層としては、絶縁膜、金属電極と選択的にエッチング除去できるものであればよい。
【００５９】
即ち、素子用の絶縁膜以外の絶縁材料で、前記金属酸化物、金属窒化物、金属酸窒化物、金属フッ化物等の絶縁材料が利用可能である。また、素子の金属電極以外の金属も利用することができる。
【００６０】
図２（ａ）乃至図２（ｊ）は本発明の第２実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。図２において、図１と同一構成物には同一符号を付してその詳細な説明は省略する。なお、本実施形態においても、第１実施形態と同様に、ゲート電極層３は、複数の層からなる多層金属電極層により形成する。本実施形態が図１に示す実施形態と異なる点は、図２（ｄ）に示す工程において、レジスト５をマスクとして、第１の犠牲層４、ゲート電極層（多層金属電極層）３及び絶縁膜２の積層体をエッチングし、積層体上に残存したレジスト５を除去した後、図２（ｅ）に示すように、第１の犠牲層４をマスクとしてエッチングを行い、ダイヤモンド半導体領域１の表面を若干堀込む。
【００６１】
これにより、得られた半導体素子は、図２（ｊ）に示すように、第２及び第３のダイヤモンド半導体領域としてのダイヤモンド膜７ａが形成されたダイヤモンド半導体領域１の表面が、絶縁膜２が形成されたダイヤモンド半導体領域１の表面よりも低くなる。従って、第１実施形態の効果に加え、第２及び第３のダイヤモンド半導体領域としてのダイヤモンド膜７ａと、ゲート電極層３との接触を確実に防止することができる。また、第１実施形態と同様に、ゲート電極層３を複数の層からなる多層金属電極層により構成し、最上層の金属電極膜３ａをＰｔ又はＰｔ合金により形成することにより、ダイヤモンド膜７を形成する工程において、最上層のＰｔ又はＰｔ合金層がゲート電極層３を保護する。よって、プラズマ放電及びドーピング処理等によってゲート電極層３が劣化することを防止することができ、これにより、ダイヤモンド半導体素子の加工精度の低下を防止し、素子の性能低下を防止することができる。
【００６２】
図３（ａ）乃至図３（ｊ）は本発明の第３実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。図３において、図１と同一構成物には同一符号を付してその詳細な説明は省略する。本実施形態が図１に示す実施形態と異なる点は、図３（ｆ）に示す第２の絶縁膜９を形成することである。図３（ｅ）に示すように、積層体（絶縁膜２，ゲート電極層（多層金属電極層）３及び第１の犠牲層４）をパターン形成した後、図３（ｆ）に示すように、全面に第２の絶縁膜９を形成し、更に第２の絶縁膜９の上に第２の犠牲層６を形成する。その後、図３（ｇ）に示すように、第２の絶縁膜９及び第２の犠牲層６をエッチバックして、前記積層体の側面にのみ、第２の絶縁膜９及び第２の犠牲層６を残す。その後、図３（ｈ）に示すように、全面にダイヤモンド膜７を形成する。次いで、図３（ｉ）に示すように、第１の犠牲層４及び第２の犠牲層６を溶解して、リフトオフ法によりこれらの第１の犠牲層４及び第２の犠牲層６上のダイヤモンド膜７を除去すると、積層体の側面を第２の絶縁膜９が覆う構造が形成される。その後、図３（ｊ）に示すように、ダイヤモンド半導体領域１上のダイヤモンド膜７ａ上に、金属電極８を形成して、ダイヤモンド電界効果トランジスタが形成される。
【００６３】
本実施形態においては、前記積層体の両側面に、第２の絶縁膜９を設けるので、第２及び第３のダイヤモンド半導体領域としてのダイヤモンド膜７とゲート電極層３との好ましくない接触をより効果的に防止することができる。また、ゲート電極層３を複数の層からなる多層金属電極層により構成し、最上層の金属電極膜３ａをＰｔ又はＰｔ合金により形成することにより、ダイヤモンド膜７を形成する工程において、最上層のＰｔ又はＰｔ合金層がゲート電極層３を保護する。よって、プラズマ放電及びドーピング処理等によってゲート電極層３が劣化することを防止することができ、これにより、ダイヤモンド半導体素子の加工精度の低下を防止し、素子の性能低下を防止することができる。
【００６４】
図４（ａ）乃至図４（ｇ）は本発明の第４実施形態に係るダイヤモンド半導体素子の製造方法を工程順に示す断面図である。図４（ａ）に示すように、チャネル層としての第１のダイヤモンド半導体領域１を用意し、図４（ｂ）に示すように、この第１のダイヤモンド半導体領域１の上に、絶縁膜２と、第１の緩衝層１１と、第２の緩衝層１２と、ゲート金属電極層３とをこの順に形成する。第１の緩衝層１１は、例えば、半導体の酸化物であり、第２の緩衝層１２は、例えば、半導体である。本実施形態においても、第１乃至第３実施形態と同様に、ゲート金属電極層３は、複数の層からなる多層金属電極層により形成し、多層金属電極層の最上層の金属電極膜３ａをＰｔ又はＰｔ合金により形成する。各金属電極膜を形成する場合には、例えば真空蒸着、電子ビーム蒸着、イオンプレーティング、スパッタ蒸着及び有機金属ＣＶＤ（ＭＯＣＶＤ）を行う。
【００６５】
その後、図４（ｃ）に示すように、ゲート金属電極層３上に電極パターンのレジスト５を形成し、図４（ｄ）に示すように、レジスト５をマスクとして、絶縁膜２、第１の緩衝層１１、第２の緩衝層１２及びゲート金属電極層（多層金属電極層）３の積層体をエッチングする。次いで、図４（ｅ）に示すように、積層体上に残存したレジスト５を除去し、図４（ｆ）に示すように、ダイヤモンド半導体領域１が露出している表面にのみ選択的に、第２及び第３のダイヤモンド半導体領域としてのダイヤモンド膜７ａを堆積する。これにより、第２の緩衝層１２はゲート電極層３との間で反応し、第２の緩衝層１２のゲート電極層３側には、第２の緩衝層１２の半導体元素とゲート電極層３の最下層の元素からなる化合物層１３が形成される。その後、図４（ｇ）に示すように、１対のダイヤモンド膜７ａ上に夫々金属電極８を形成する。
【００６６】
このように、本実施形態においては、チャネル層としての第１のダイヤモンド半導体領域１の上に、絶縁膜２、第１の緩衝層１１及び化合物層１３を介して、ゲート電極層３が形成され、ダイヤモンド膜７ａが前記積層体の側面に接触するように形成され、ソース・ドレイン電極８がダイヤモンド膜７ａに接触する構造の電界効果トランジスタが形成される。このトランジスタにおいては、ダイヤモンド膜７ａが絶縁膜２に接触しているので、前記積層体の直下にチャネル領域が形成され、このチャネル領域の長さが前記積層体の幅と一致するため、より一層チャネル領域を短くすることができる。
【００６７】
第２の緩衝層１２は、半導体元素を主成分とする層である。この半導体元素を主成分とする層は高温で安定であるとともに、ドーピングにより抵抗値を制御することが可能である。また、第１の緩衝層１１は、半導体元素の酸化物層である。但し、第１の緩衝層１１は必ずしも設ける必要はない。緩衝層として、半導体元素を主成分とする層（第２の緩衝層１２）と、半導体元素の酸化物層（第１の緩衝層１１）とからなることが好ましい。半導体元素を主成分とする第２の緩衝層１２は、ドーピングにより金属的となるので、ゲート電極３の金属層と良好な電気的接触を実現できる。半導体元素の酸化物層からなる第１の緩衝層１１は良好な絶縁材料となり、絶縁膜２とともに絶縁層を形成することができる。加えて、半導体元素とこの半導体元素の酸化物層とを組み合わせることで、お互いに密着性が良いため、安定な界面が形成できる。
【００６８】
前記半導体元素は例えばシリコン又はゲルマニウムである。そして、ゲート電極層３は複数の層からなる多層金属電極層であり、多層金属電極層の最上層の金属電極膜３ａは、例えば第１実施形態と同様の組成を有するＰｔ又はＰｔ合金により形成されている。多層金属電極層の最上層以外の金属電極膜３ｂ及び３ｃは、例えば高融点金属により構成されている。これにより、ダイヤモンド膜７を形成する工程において、最上層のＰｔ又はＰｔ合金層がゲート電極層３を保護する。よって、プラズマ放電及びドーピング処理等によってゲート電極層３が劣化することを防止することができ、これにより、ダイヤモンド半導体素子の加工精度の低下を防止し、素子の性能低下を防止することができる。半導体元素としてシリコンを使用した場合においては、第２の緩衝層１２の半導体元素とゲート電極層３の最下層の元素とが反応して形成された安定な化合物は、シリサイドと呼ばれる。
【００６９】
本実施形態においては、ゲート電極層３の最下層の金属電極膜３ｃを、例えば、Ａｕ、Ａｇ、Ｃｕ、Ｗ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｐｔ、Ｃｅ、Ｃｏ、Ｃｒ、Ｄｙ、Ｆｅ、Ｇｄ、Ｈｆ、Ｍｎ、Ｎｄ、Ｐｄ、Ｐｒ、Ｒｕ、Ｓｒ、Ｔｂ、Ｖ、Ｙ若しくはＺｒ、又はこれらの金属群から選択された少なくとも１種を含有する合金により形成することが好ましい。そして、上下に積層された金属電極層同士（本実施形態においては、金属電極膜３ａと３ｂ同士、及び金属電極膜３ｂと３ｃ同士）が夫々異なる金属成分組成を有する材料により形成することが好ましい。これらの金属又は合金は、いずれも例えばシリコン及びゲルマニウム等の半導体元素との間で安定的な化合物を形成する元素である。即ち、ゲート電極層３の最下層３ａを上記組成とすることにより、第２及び第３のダイヤモンド半導体領域の形成工程における温度によってゲート電極層３を加熱し、最下層の金属電極膜３ｃと半導体元素とからなる安定的な化合物層を形成することができる。
【００７０】
また、ゲート金属電極層３のうち、第１のダイヤモンド半導体領域１から最も離隔した最上層の金属電極膜３ａの厚さは、５０乃至２００ｎｍであることが好ましい。最上層の金属電極膜３ａの厚さが５０ｎｍ未満であると、ダイヤモンド膜７ａを形成する工程において、ゲート電極層３（金属電極膜３ａ、３ｂ及び３ｃ）を保護することができず、最上層の金属電極膜３ａの厚さが２００ｎｍを超えると、成膜時間が長くなると共に、例えば最上層の金属電極膜３ａをＰｔ又はＰｔ合金等の高価な材料で構成した場合においては、金属電極膜３ａとして使用する材料の使用量が多くなり、ダイヤモンド半導体素子の製造コストが増大する。
【００７１】
第２の緩衝層１２がシリコン層である場合、図４（ｆ）に示すダイヤモンド膜７ａの形成工程において、第２の緩衝層１２が加熱されてゲート電極層３、特に最下層の金属電極膜３ｃとの間で相互拡散し、安定的な化合物層１３が形成される。第２の緩衝層１２がシリコンの場合、高温での処理を行った際に、ゲート電極層３の最下層の金属層３ｃと第２の緩衝層１１との間で反応が進み、化合物層１３としてシリサイド層が形成される。シリサイド層が形成されると、界面に安定な結合が形成されるため、緩衝層／金属界面の密着性を向上できる。また、シリサイドは低抵抗性を示すので、そのまま金属電極として利用できる。一般的には絶縁膜をできるだけ薄くし、半導体層と金属との距離を小さくすることが好ましい。緩衝層がシリサイドを形成し、金属として作用することで、半導体層と金属との距離が不必要に大きくなることを防止できる。なお、この半導体層は、半導体領域のチャネル部を意味する。また、第２の緩衝層１２は、高温での処理時間及び処理温度により全て化合物層１３になる場合と、一部が化合物層にならずに残る場合とがある。好ましくは、第２の緩衝層１２は全て化合物層１３にする。
【００７２】
本実施形態においては、半導体領域上に絶縁膜／緩衝層／金属の積層体を配することにより、半導体が絶縁膜を介して金属と接触したキャパシタを安定に形成することができる。
【００７３】
図５（ａ）乃至図５（ｊ）は本発明の第５実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。本実施形態においては、図４（ｂ）に示す積層体の形成工程において、図５（ｂ）に示すように、ゲート電極層３上に犠牲層４を積層している。その他の構成については、図５（ｅ）に示す工程までは、図４（ａ）乃至（ｅ）に示す工程と同一である。本実施形態においては、図５（ｅ）に示す工程の後、図５（ｆ）に示すように、全面に第２の犠牲層６を形成する。その後、図５（ｇ）に示すように、第２の犠牲層６をエッチバックすることにより、積層体の側面にのみ、第２の犠牲層６が形成される。次いで、図５（ｈ）に示すように、第１のダイヤモンド半導体領域１の露出表面に選択的にダイヤモンド膜７ａを形成し、第２及び第３のダイヤモンド半導体領域を形成する。
【００７４】
次いで、図５（ｉ）に示すように、全面に金属電極層１４を形成し、図５（ｊ）に示すように、第１の犠牲層４及び第２の犠牲層６を溶解することにより、リフトオフ法により、前記積層体上の金属電極層１４を除去する。これにより、第１のダイヤモンド半導体領域１上に絶縁膜２、第１の緩衝層１１、化合物層１３及びゲート電極層３からなる積層体が形成され、この積層体の近傍に、金属電極層１４及びダイヤモンド膜７ａが前記積層体から第２の犠牲層６の厚さ分だけ離隔して第１のダイヤモンド半導体領域１上に形成される。これにより、本実施形態においては、第１実施形態と同様の効果を得ることができる。
【００７５】
図６（ａ）乃至図６（ｉ）は、本発明の第６実施形態に係るダイヤモンド半導体素子の製造方法を工程順に示す断面図である。図６において、図４と同一構成物には同一符号を付してその詳細な説明は省略する。本実施形態が図４に示す実施形態と異なる点は、ゲート電極層３上に犠牲層４を形成していることにある。これにより、本実施形態においては、第２実施形態と同様に、レジスト５をマスクとした絶縁膜２、第１の緩衝層１１、第２の緩衝層１２、ゲート電極層（多層金属電極層）３及び犠牲層４をエッチングした後のレジスト５の除去後に、犠牲層４をマスクとしてダイヤモンド半導体領域１の表面を堀込み、ダイヤモンド半導体領域１の表面に段差を形成する。
【００７６】
これにより、図６（ｉ）に示すように、第２及び第３のダイヤモンド半導体領域となるダイヤモンド膜７ａがゲート電極層４に接触することが確実に防止される。また、ゲート電極層３を複数の層からなる多層金属電極層により構成し、最上層の金属電極膜３ａをＰｔ又はＰｔ合金により形成することにより、ダイヤモンド膜７ａを形成する工程において、最上層のＰｔ又はＰｔ合金層がゲート電極層３を保護する。よって、プラズマ放電及びドーピング処理等によってゲート電極層３が劣化することを防止することができ、これにより、ダイヤモンド半導体素子の加工精度の低下を防止し、素子の性能低下を防止することができる。
【００７７】
図７（ａ）乃至図７（ｊ）は本発明の第７実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。図７において、図４と同一構成物には同一符号を付してその詳細な説明は省略する。本実施形態が図４に示す実施形態と異なる点は、図４（ｂ）に示す積層体の形成工程において、ゲート電極層３上に犠牲層４を形成することと、図７（ｆ）に示すように、第２の絶縁膜９を形成することである。図７（ｅ）に示すように、積層体（絶縁膜２，第１の緩衝層１１，第２の緩衝層１２，ゲート電極層（多層金属電極層）３及び犠牲層４）をパターン形成した後、図７（ｆ）に示すように、全面に第２の絶縁膜９を形成する。その後、図７（ｇ）に示すように、第２の絶縁膜９をエッチバックして、前記積層体の側面にのみ、第２の絶縁膜９を残す。その後、図７（ｈ）に示すように、第１のダイヤモンド半導体領域１の露出表面にのみ選択的に第２及び第３のダイヤモンド半導体領域となるダイヤモンド膜７ａを形成する。次いで、図７（ｉ）に示すように、犠牲層４を溶解すると、積層体の側面を第２の絶縁膜９が覆う構造が形成される。その後、図７（ｊ）に示すように、ダイヤモンド半導体領域１上のダイヤモンド膜７ａ上に、金属電極８を形成して、ダイヤモンド電界効果トランジスタが形成される。
【００７８】
本実施形態においては、前記積層体の両側面に、第２の絶縁膜９を設けるので、ゲート電極層３との好ましくない接触をより効果的に防止することができる。また、ゲート電極層３を複数の層からなる多層金属電極層により構成し、最上層の金属電極膜３ａをＰｔ又はＰｔ合金により形成することにより、ダイヤモンド膜７ａを形成する工程において、最上層のＰｔ又はＰｔ合金層がゲート電極層３を保護する。よって、プラズマ放電及びドーピング処理等によってゲート電極層３が劣化することを防止することができ、これにより、ダイヤモンド半導体素子の加工精度の低下を防止し、素子の性能低下を防止することができる。
【００７９】
上述の各実施形態により把握される本発明においては、特許文献４に記載された発明に対し、ソース・ドレインのダイヤモンド層と、ゲート電極との間隔を小さくすることができる。これにより、静電容量の寄生成分を小さくすることができ、高周波特性を向上させることができる。また、ソース・ドレインの金属電極とチャネルとの間隔（オフセット）を小さくすることができる。これにより、ソース・ドレインのダイヤモンド層（金属に比べて抵抗が高い）に起因する抵抗の寄生成分を小さくすることができ、電流増大を実現できる。このように、本発明は、寄生容量を低減できる結果、本来制御すべき電流量が増大するので、応答性が向上する。
【００８０】
また、特許文献５に記載された発明においては、ダイヤモンド層の上部を太くすることにより加工精度の向上を図っているが、これは、実質的には困難である。即ち、ソース・ドレイン電極を形成するために、蒸着法を使用するが、ダイヤモンド層の上部が完全なひさしにならず、ダイヤモンド層の底部にも金属電極が回り込む。その結果、金属電極が接触し、ダイヤモンド層の絶縁がとれなくなる虞がある。これに対し、本発明においては、犠牲層を使用するため、確実な絶縁が可能である。
【００８１】
更に、本発明においては、ゲート電極層３を複数の層からなる多層金属電極層により構成し、最上層の金属電極膜３ａをＰｔ又はＰｔ合金により形成することにより、ダイヤモンド膜７を形成する工程において、最上層のＰｔ又はＰｔ合金層がゲート電極層３を保護する。よって、プラズマ放電及びドーピング処理等によってゲート電極層３が劣化することを防止することができ、これにより、ダイヤモンド半導体素子の加工精度の低下を防止し、素子の性能低下を防止することができる。
【００８２】
更にまた、特許文献６に記載された半導体素子では、不純物をドープしたダイヤモンド層（１×１０１９ｃｍ−３程度）をチャネルとしてキャリアを流す。本発明においても、わずかにドープすることはあるが、そのドープ量は極めて低い（１×１０１７ｃｍ−３程度）。１×１０１９ｃｍ−３程度までドープした場合、ドープされた不純物により伝導キャリアが散乱され、移動度が著しく低下してしまう。このため、十分な電流量が得られない。本発明においてドープするレベル（１×１０１７ｃｍ−３程度）では、不純物による散乱はほとんど生じず、このような散乱が生じないダイヤモンド層をチャネルとして使用するため、高移動度を実現でき、大電流を得ることができる。
【００８３】
上述の如く、本発明においては、従来の技術に対し、本来制御すべき電流量が増大するので、応答性が向上する。
【００８４】
なお、上述の第１乃至第７実施形態においては、ゲート金属電極層として３層の金属電極膜３ａ、３ｂ及び３ｃを積層する例を説明したが、本発明においては、ゲート金属電極層３は３層に限らず、２層以上の金属電極を積層したものであればよい。
【００８５】
また、第４乃至第７実施形態においては、絶縁膜２とゲート金属電極層３との間に第１及び第２の緩衝層１１，１２を形成し、ダイヤモンド膜７ａの形成工程における加熱により、第２の緩衝層１２とゲート金属電極層３の最下層とを反応させて、化合物層１３を形成したが、第１乃至第３実施形態における絶縁膜２とゲート電極金属層（多層電極金属層）３との間に第１及び第２の緩衝層１１，１２を形成し、ダイヤモンド膜７の形成工程における加熱により、第２の緩衝層１２とゲート金属電極層３の最下層とを反応させて、化合物層１３を形成してもよい。この場合においても、第１の緩衝層１１は形成しなくてもよい。
【実施例１】
【００８６】
次に、本発明の効果を実証するための実施例について説明する。実施例１は、図１に示す製造方法によりダイヤモンド半導体素子を形成したものである。ノンドープのダイヤモンド単結晶を基材として、表面にホモエピタキシャルダイヤモンドを形成し、チャネル層とした。素子用の絶縁膜２として酸化アルミニウムを５０ｎｍ堆積させ、その上にゲート金属電極層３としてＭｏを１５０ｎｍ及びＰｔを５０ｎｍスパッタ法により積層し、更にその上に犠牲層４として酸化シリコンを５０ｎｍ連続して堆積させた。この上に電子ビームリソグラフィによりレジスト５をパターニングした。そして、このレジスト５をマスクとして、ドライエッチングにより酸化シリコン、Ｍｏ及びＰｔの多層金属電極層、並びに酸化アルミニウムのエッチングを行い、絶縁膜２／ゲート金属電極層（多層金属電極層）３／犠牲層４の積層体を得た。レジスト５を除去した後、第２の犠牲層６として再度酸化シリコンを５０ｎｍ堆積した。続いてドライエッチングによりエッチバックを行った。ドライエッチングは異方性エッチングであるため、積層体側壁に第２の犠牲層６が残存する。これに微結晶ダイヤモンドを２０ｎｍ堆積し、不純物ドープダイヤモンド膜７を形成した。堆積は６００℃にて（１０分間以下）マイクロ波プラズマＣＶＤ法により行い、原料ガスとして水素、メタン、二酸化炭素を用い、ドーピングのためにジボランを添加した。微結晶ダイヤモンドの粒径は２乃至３ｎｍであった。堆積後、希フッ酸にて酸化シリコンのエッチングを行い、続いて純水中にて超音波を印加することでチャネル層に接触していない部分のダイヤモンド膜７をリフトオフ除去した。その後、フォトリソグラフィ、リフトオフによりダイヤモンド膜７ａ上に電極８を形成した。金属電極としては、例えばＰｔ、Ａｕ、Ｔｉ、Ｗなどのオーム性接合特性を示す金属を使用した。
【００８７】
以上により、図１に示す素子構造の半導体素子が作製された。電気的特性評価を行った。ゲート金属層（多層金属電極層）３と第２及び第３のダイヤモンド半導体領域との間の絶縁性は充分に保たれており、Ｐ型不純物ドープダイヤモンド膜からチャネル層への正孔注入によるトランジスタ動作を確認することができた。
【実施例２】
【００８８】
この実施例２は図２に示す工程によりダイヤモンド半導体素子を形成したものである。ダイヤモンド単結晶を基材として、表面にホモエピタキシャルダイヤを形成しチャネル層とした。素子用の絶縁膜として酸化アルミニウムを５０ｎｍ堆積させ、その上にゲート金属電極層３として８０原子％のＭｏ及び２０原子％のＷからなる金属電極層を１５０ｎｍ、並びに５０原子％のＰｔ及び５０原子％のＡｕからなる金属電極層を５０ｎｍ連続して堆積させて多層金属電極層を形成し、更にその上に犠牲層として酸化シリコンを５０ｎｍ連続して堆積させた。この上に電子ビームリソグラフィによりレジストをパターニングした。そして、このレジストをマスクとして、ドライエッチングにより酸化シリコン、Ｍｏ−Ｗ合金、Ｐｔ−Ａｕ合金、及び酸化アルミニウムのエッチングを行い、絶縁膜／多層金属電極／犠牲層の積層体を得た。さらにダイヤモンドの表面２０ｎｍもエッチングした。以後は実施例１と同様の手法により第２及び第３のダイヤモンド半導体領域となるダイヤモンド膜、及び金属電極を形成した。
【００８９】
以上により、図２に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート電極と第２及び第３のダイヤモンド半導体領域との間の絶縁性は十分に保たれており、Ｐ型の不純物ドープダイヤモンド膜からチャネル層への正孔注入によるトランジスタ動作を確認した。
【実施例３】
【００９０】
この実施例３は図３に示す工程によりダイヤモンド半導体素子を形成したものである。ダイヤモンド単結晶を基材として、表面にホモエピタキシャルダイヤを形成しチャネル層とした。素子用の絶縁膜として酸化アルミニウムを５０ｎｍ堆積させ、その上にゲート金属電極層３としてＭｏを１５０ｎｍ及びＰｔを５０ｎｍスパッタ法により積層し、更にその上に犠牲層として酸化シリコンを５０ｎｍ、連続して堆積した。この上に電子ビームリソグラフィによりレジストをパターニングした。そして、このレジストをマスクとして、ドライエッチングにより酸化シリコン、Ｍｏ及びＰｔの多層金属電極層、並びに酸化アルミニウムのエッチングを行い、絶縁膜／ゲート金属電極層（多層金属電極層）３／犠牲層の積層体を得た。レジストを除去した後、第２の絶縁膜として、再度酸化アルミニウムを５０ｎｍ、そして第２の犠牲層として酸化シリコンを５０ｎｍ堆積した。続いてドライエッチングによりエッチバックを行った。ドライエッチングは異方性エッチングであるため、積層体側壁に第２の絶縁膜、第２の犠牲層が残存する。これに微結晶ダイヤモンドを２０ｎｍ堆積し、不純物ドープダイヤモンド膜７を形成した。堆積は６００℃にて、マイクロ波プラズマＣＶＤ法により行い、原料ガスとして水素、メタン、二酸化炭素を用い、ドーピングのためにジボランを添加した。堆積後、希フッ酸にて酸化シリコンのエッチングを行い、続いて純水中にて超音波を印加することでチャネル層に接触していない部分の高濃度ドープ層をリフトオフ除去した。リフトオフ後、積層体部分の電子顕微鏡観察を行った。第２の絶縁膜の先端部はほとんどがゲート金属に折れ曲がって付着しており、素子作製への影響がないことを確認した。その後、フォトリソグラフィ、リフトオフにより高濃度ドープ層への電極を形成した。金属電極としては、例えばＰｔ、Ａｕ、Ｔｉ、Ｗなどのオーム性接合特性を示す金属を用いた。
【００９１】
以上により、図３に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート金属と第２及び第３のダイヤモンド半導体領域との間の絶縁性は十分に保たれており、Ｐ型の不純物ドープダイヤモンド膜からチャネル層への正孔注入によるトランジスタ動作を確認した。
【実施例４】
【００９２】
この実施例４は図３に示す工程によりダイヤモンド半導体素子を形成したものである。ダイヤモンド単結晶を基材として、表面にホモエピタキシャルダイヤを形成しチャネル層とした。素子用の絶縁膜として酸化アルミニウムを５０ｎｍ堆積させ、その上にゲート金属電極層３としてＭｏを１５０ｎｍ及びＰｔを５０ｎｍスパッタ法により積層し、更にその上に犠牲層として酸化シリコンを５０ｎｍ、連続して堆積した。この上に電子ビームリソグラフィによりレジストをパターニングした。そして、このレジストをマスクとして、ドライエッチングにより酸化シリコン、Ｍｏ及びＰｔの多層金属電極層、酸化アルミニウムのエッチングを行い、絶縁膜／ゲート金属電極層（多層金属電極層）３／犠牲層の積層体を得た。レジストを除去した後、第２の絶縁膜として、再度酸化アルミニウムを５０ｎｍ、そして第２の幟牲層として酸化シリコンを５０ｎｍ堆積した。続いてドライエッチングによりエッチバックを行った。ドライエッチングは異方性エッチングであるため、積層体側壁に第２の絶縁膜、第２の犠牲層が残存する。これに微結晶ダイヤモンドを２０ｎｍ堆積し、不純物ドープダイヤモンド膜７ａを形成した。堆積は６００℃にて、マイクロ波プラズマＣＶＤ法により行い、原料ガスとして水素、メタン、二酸化炭素を用い、ドーピングのために窒素を添加した。微結晶ダイヤモンドの粒経は２乃至５ｎｍであった。堆積後、希フッ酸にて酸化シリコンのエッチングを行い、続いて純水中にて超音波を印加することでチャネル層に接触していない部分の高濃度ドープ層をリフトオフ除去した。リフトオフ後、積層体部分の電子顕微鏡観察を行った。第２の絶縁膜の先端部はほとんどがゲート金属に折れ曲がって付着しており、素子作製への影響がないことを確認した。その後、フォトリソグラフィ、リフトオフより高渡度ドープ層への電極を形成した。金属電極としては、例えばＰｔ、Ａｕ、Ｔｉ、Ｗなどのオーム性接合特性を示す金属を用いた。
【００９３】
以上により、図３に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート金属と第２及び第３のダイヤモンド半導体領域７ａとの間の絶縁性は十分に保たれており、Ｎ型の不純物ドープダイヤモンド膜からチャネル層への電子注入によるトランジスタ動作を確認した。
【００９４】
また、これ以外にダイヤモンドで第２及び第３のダイヤモンド半導体領域となるダイヤモンド膜を形成する方法としては、ダイヤモンドを化学気相合成する際にドーピングガスを導入する方法がある。このようなダイヤモンドの化学気相合成は、一般的に７００℃以上での高温で行われる。高温でのプロセスとなるため、トランジスタの金属電極があるような状態で処理を行った場合、金属電極が凝集したり、剥離したりする問題が発生する。即ち、ゲート電極などを形成した後に利用することはできず、上述した加工精度向上の要求に対応することができない。
【実施例５】
【００９５】
次に、実施例５について説明する。この実施例５は図４に示すダイヤモンド半導体素子の製造方法により製造されたものである。ダイヤモンド単結晶を基材として、表面にホモエピタキシャルダイヤモンドを形成し、チャネル層とした。素子用の絶縁膜２として酸化アルミニウム４５ｎｍ、第１の緩衝層１１の半導体元素の酸化物として酸化シリコンを５ｎｍ、第２の緩衝層１２の半導体元素としてポリシリコンを５０ｎｍ堆積させ、その上にゲート金属電極層３として８０原子％のＭｏ及び２０原子％のＷからなる金属電極層を１５０ｎｍ、並びに５０原子％のＰｔ及び５０原子％のＡｕからなる金属電極層を５０ｎｍ連続して堆積させて多層金属電極層を形成した。この上に電子ビームリソグラフィによりレジスト５をパターニングした。そしてこのレジスト５をマスクとして、ドライエッチングにより酸化シリコン、タングステン、酸化アルミニウムのエッチングを行い、絶縁膜２（酸化アルミニウム）／緩衝層１１，１２（酸化シリコン・ポリシリコン）／ゲート金属電極層（多層金属電極層）３(Ｍｏ−Ｗ合金及びＰｔ−Ａｕ合金)の積層体を得た。レジスト５を除去した後、ダイヤモンドを２０ｎｍ堆積し、不純物ドープダイヤモンド膜７ａを形成した。堆積は８００℃にて、マイクロ波プラズマＣＶＤ法により行い、原料ガスとして水素、メタンを用い、ドーピングのためにジボランを添加した。このときダイヤモンドは、ダイヤモンド形成前の段階において基材表面のダイヤモンドが露出していた部分にのみ選択的に成長した。堆積後、希フッ酸にて酸化シリコンのエッチングを行い、これを除去した。その後、フォトリソグラフィ、リフトオフにより高濃度ドープ層７ａ上に電極８を形成した。金属電極としては、例えばＰｔ、Ａｕ、Ｔｉ、Ｗなどのオーム性接合特性を示す金属を用いた。
【００９６】
以上により、図４に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート金属層３と第２及び第３のダイヤモンド半導体領域７ａとの間の絶縁性は十分に保たれており、Ｐ型の不純物ドープダイヤモンド膜７ａからチャネル層（第１のダイヤモンド半導体層１）への正孔注入によるトランジスタ動作を確認した。犠牲層４はダイヤモンド形成の段階でゲート金属電極３の表面を保護し、ゲート金属の変質防止に効果的である。
【実施例６】
【００９７】
この実施例６は図５に示す工程によりダイヤモンド半導体素子を製造したものである。積層体形成までは実施例５と同様のプロセスで行い、絶縁膜（酸化アルミニウム）／緩衝層（酸化シリコン／ポリシリコン）／ゲート金属電極層（多層金属電極層）３(Ｍｏ−Ｗ合金及びＰｔ)／犠牲層（酸化シリコン）の積層体を形成した。なお、本実施例においては、ゲート金属電極層３として８０原子％のＭｏ及び２０原子％のＷからなる金属電極層を１５０ｎｍ堆積させ、その上にＰｔからなる金属電極層を５０ｎｍ堆積させて多層金属電極層を形成した。本実施例においては、レジストを除去した後、第２の犠牲層６として再度酸化シリコンを５０ｎｍ堆積した。続いてドライエッチングによりエッチバックを行った。ドライエッチングは異方性エッチングであるため、積層体側壁に第２の犠牲層６が残存する。これにダイヤモンドを２０ｎｍ堆積し、不純物ドープダイヤモンド膜７ａを形成した。堆積は８００℃にて、マイクロ波プラズマＣＶＤ法により行い、原料ガスとして水素、メタンを用い、ドーピングのためにジボランを添加した。このとき、ダイヤモンドは、ダイヤモンド形成前の段階において基材表面のダイヤモンドが露出していた部分にのみ選択的に成長した。高濃度ドープ層用の金属電極をスパッタ法により堆積させた。金属電極としては、例えばＰｔ、Ａｕ、Ｔｉ、Ｗなどのオーム性接合特性を示す金属を用いた。堆積後、希フッ酸を用いて第２の犠牲層である酸化シリコンのエッチングを行い、第２の犠牲層と第２の犠牲層上に形成された金属電極を除去した。
【００９８】
以上により、図５に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート金属と第２及び第３のダイヤモンド半導体領域７ａとの間の絶縁性は十分に保たれており、Ｐ型の不純物ドープダイヤモンド膜７ａからチャネル層への正孔注入によるトランジスタ動作を確認した。また、第２の犠牲層６を用いることにより、不純物ドープダイヤモンド膜（第２及び第３のダイヤモンド半導体領域）と積層体との不用意な電気的接触を防止できる効果を付加できる。また、ソース・ドレイン電極となる金属電極を積層体の直近に配置することが可能になる。これにより素子の寄生抵抗を低減することができる。
【実施例７】
【００９９】
この実施例７は図６に示す工程によりダイヤモンド半導体素子を製造したものである。積層体形成までは実施例５と同様のプロセスで行い、絶縁膜（酸化アルミニウム）／緩衝層（酸化シリコン／ポリシリコン）／ゲート金属電極層（多層金属電極層）３(Ｍｏ及びＰｔ)／犠牲層（酸化シリコン）の積層体を形成した。なお、本実施例においては、ゲート金属電極層３として（絶縁膜２上に）Ｍｏを１５０ｎｍと、Ｐｔを５０ｎｍ堆積させて多層金属電極層を形成した。本実施例においては、ダイヤモンドの表面２０ｎｍもエッチングした。以後は実施例１と同様の手法により不純物ドープダイヤモンド膜及び金属電極を形成した。
【０１００】
以上により、図６に示す構造のダイヤモンド半導体素子が作製された。積層体の形状は設計どおりで、ゲート電極層３に劣化及び形状の変化は見られなかった。電気的特性評価を行った結果、ゲート金属と第２及び第３のダイヤモンド半導体領域７ａとの間の絶縁性は十分に保たれており、Ｐ型の不純物ドープダイヤモンド膜からチャネル層への正孔注入によるトランジスタ動作を確認した。このように、ダイヤモンド基板をエッチングしておくことにより、不純物をドープしたダイヤモンド膜７ａと積層体との不用意な電気的接触を確実に防止できる。
【実施例８】
【０１０１】
この実施例８は図７に示す工程によりダイヤモンド半導体素子を製造したものである。積層体を形成する工程までは実施例５と同様の工程で行い、絶縁膜（酸化アルミニウム）／緩衝層（酸化シリコン／ポリシリコン）／ゲート金属電極層（多層金属電極層）３(Ｍｏ及びＰｔ)／犠牲層（酸化シリコン）の積層体を形成した。なお、本実施例においても、ゲート金属電極層３として（絶縁膜上に）Ｍｏを１５０ｎｍと、Ｐｔを５０ｎｍ堆積させて多層金属電極層を形成した。本実施例においては、レジストを除去した後、第２の絶縁膜９として、再度酸化アルミニウムを５０ｎｍ堆積した。続いてドライエッチングによりエッチバックを行った。ドライエッチングは異方性エッチングであるため、積層体側壁に第２の絶縁膜９が残存する。これにダイヤモンドを２０ｎｍ堆積し、不純物ドープダイヤモンド膜７ａを形成した。堆積は８００℃にて、マイクロ波プラズマＣＶＤ法により行い、原料ガスとして水素、メタンを用い、ドーピングのためにジボランを添加した。このときダイヤモンドは、ダイヤモンド形成前の段階において基材表面のダイヤモンドが露出していた部分にのみ選択的に成長した。堆積後、希フッ酸にて酸化シリコンのエッチングを行い、これを除去した。酸化シリコンのエッチング後、積層体部分の電子顕微鏡観察を行った。第２の絶縁膜の先端部はほとんどがゲート電極層３に沿って折れ曲がって付着しており、素子作製への影響がないことを確認した。その後、フォトリソグラフィ、リフトオフにより高濃度ドープ層への電極を形成した。金属電極としては、例えばＰｔ、Ａｕ、Ｔｉ、Ｗなどのオーム性接合特性を示す金属を用いた。
【０１０２】
以上により、図７に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート金属と第２及び第３のダイヤモンド半導体領域７ａとの間の絶縁性は十分に保たれており、Ｐ型の不純物ドープダイヤモンド膜からチャネル層への正孔注入によるトランジスタ動作を確認した。
【０１０３】
このように、第２の絶縁膜９を設けることにより、第２及び第３のダイヤモンド半導体領域７ａと積層体との不用意な電気的接触を確実に防止できる。
【実施例９】
【０１０４】
上述の実施例１においては、ゲート電極層３としてＭｏを１５０ｎｍ及びＰｔを５０ｎｍ積層して多層金属電極層を形成したが、同様のプロセスを用い、金属の種類、組成及び金属膜厚を種々変化させて、ダイヤモンド電界効果トランジスタを作製し、積層体の形状及びトランジスタ特性を評価した。実施例９の評価結果の一部を下記表１に示す。なお、この表１において、積層体の形状については、ゲート金属電極層の劣化がなく、ダイヤモンド半導体素子の形状を設計通りにできた場合を○、ゲート金属電極層が若干劣化し、積層体の形状が若干変化した場合を△と評価した。また、トランジスタ特性については、金属電極膜同士の相互コンダクタンスが１０ｍＳ／ｍｍ以上であった場合を○、相互コンダクタンスが１０ｍＳ／ｍｍ未満であった場合を△と判定した。
【０１０５】
【表１】
【０１０６】
この表１に示すように、実施例１乃至７は、ゲート金属電極層３は、第１のダイヤモンド半導体領域から最も離隔した最上層がＰｔであるか、又はＰｔを５０原子％以上含有する合金により形成されており、積層された金属電極層同士が夫々異なる成分組成を有し、且つ最上層の金属電極膜の膜厚を５０ｎｍ以上とすることにより、積層体の形状を設計どおりに形成することができ、ゲート電極層の劣化を防止することができ、トランジスタ特性も良好であることが分かった。なお、本実施例においては、Ｐｔ以外の合金成分としてＡｕ及びＣｕを一例として示したが、Ｐｔ以外の合金成分がＡｇ、Ｗ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｃｅ、Ｃｏ、Ｃｒ、Ｄｙ、Ｆｅ、Ｇｄ、Ｈｆ、Ｍｎ、Ｎｄ、Ｐｄ、Ｐｒ、Ｒｕ、Ｓｒ、Ｔｂ、Ｖ、Ｙ及びＺｒからなる群から選択された少なくとも１種を含有するものである場合においても、本実施例と同様の効果を得ることができる。
【０１０７】
これに対して、実施例８乃至１０は、ゲート電極の劣化及びトランジスタ特性の低下は抑制できるものの、実施例８及び９は最上層のＰｔ合金中のＰｔの含有量が５０原子％未満であり、実施例１０は最上層の厚さが５０ｎｍ未満であったので、ゲート金属電極層が若干劣化し、トランジスタ特性も若干低下した。
【実施例１０】
【０１０８】
本実施例は、ゲート電極層３を２層構成とし、ゲート電極層の最上層をＰｔにより形成し、下層の電極層の成分を夫々変化させた場合における実施例である。下層の電極層の成分については、Ｗ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｃｒ、Ｃｏ又はＭｎとした。なお、本実施例においては、上層のＰｔ層の厚さについては５０ｎｍで一定とし、下層の電極層の厚さについては１５０ｎｍで一定とした。そして、ダイヤモンド電界効果トランジスタを作製し、積層体の形状及びトランジスタ特性を評価した。本実施形態においても、積層体の形状及びトランジスタ特性の評価方法については、実施例９と同様とした。本実施例の評価結果を下記表２に示す。
【０１０９】
【表２】
【０１１０】
この表２に示すように、ゲート電極層の下層の電極層の成分をＷ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｃｒ、Ｃｏ又はＭｎとした場合においては、いずれの場合にも積層体の形状の劣化は発生せず、トランジスタ特性も良好であった。よって、本実施例により、ゲート電極層を多層金属電極層とした場合においても、ゲート電極層をＰｔの単層により構成した場合と同等にゲート電極層の形状及びトランジスタ性能を良好にすることができることが分かる。従って、例えばＰｔ層の５０ｎｍを除く部分を他の金属で置き換えることができ、ダイヤモンド半導体素子の製造コストを低減することができる。なお、ゲート電極層の下層の電極層の成分をＡｕ、Ａｇ、Ｃｕ、Ｐｔ、Ｃｅ、Ｄｙ、Ｆｅ、Ｇｄ、Ｈｆ、Ｎｄ、Ｐｄ、Ｐｒ、Ｒｕ、Ｓｒ、Ｔｂ、Ｖ、Ｙ若しくはＺｒ、又はこれらの金属群から選択された少なくとも１種を含有するものである場合においても、本実施例と同様の効果を得ることができる。
【符号の説明】
【０１１１】
１：第１のダイヤモンド半導体領域、２：絶縁膜、３：ゲート電極層、４：犠牲層、５：レジスト、６：第２の犠牲層、７，７ａ：ダイヤモンド膜（高濃度ドープ層）、８：電極、９：第２の絶縁膜、１１：第１の緩衝層、１２：第２の緩衝層、１３：化合物（シリサイド）層、１４：金属電極層
【特許請求の範囲】
【請求項１】
第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層とを積層した上に、更に第１の犠牲層を積層する工程と、
前記第１の犠牲層の表面上に、局所的にレジストをパターン形成する工程と、
前記レジストをマスクとして、前記第１の犠牲層、前記多層金属電極層及び前記絶縁膜をエッチングした後、前記レジストを除去することにより、前記第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層と第１の犠牲層とからなる積層体をパターン形成する工程と、
前記積層体の側面に第２の犠牲層を形成する工程と、
全面に不純物がドープされたダイヤモンド膜を形成する工程と、
前記第１及び第２の犠牲層をエッチングにより除去することによるリフトオフにより前記第１及び第２の犠牲層の上の前記ダイヤモンド膜を除去して、前記第１のダイヤモンド半導体領域の上に残存した前記ダイヤモンド膜により第２及び第３のダイヤモンド半導体領域を形成する工程と、
前記第２及び第３のダイヤモンド半導体領域の表面上に金属電極を形成する工程と、
を有し、
前記多層金属電極層のうち、最上層をＰｔ又はＰｔ合金により形成することを特徴とするダイヤモンド半導体素子の製造方法。
【請求項２】
前記積層体をパターン形成した後に、前記第１の犠牲層をマスクとして前記第１のダイヤモンド半導体領域の表面を更にエッチングして第１のダイヤモンド半導体領域の表面を掘り込むことを特徴とする請求項１に記載のダイヤモンド半導体素子の製造方法。
【請求項３】
前記第２の犠牲層を形成する工程は、前記積層体の側面に第２の絶縁膜を形成する工程と、この第２の絶縁膜の上に第２の犠牲層を形成する工程と、を有することを特徴とする請求項１に記載のダイヤモンド半導体素子の製造方法。
【請求項４】
前記第２の犠牲層を形成する工程は、全面に第２の犠牲層を形成した後、エッチバックすることにより、前記積層体の側面に前記第２の犠牲層を残すものであることを特徴とする請求項１乃至３のいずれか１項に記載のダイヤモンド半導体素子の製造方法。
【請求項５】
第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層とを積層する工程と、
前記多層金属電極層の表面上に、局所的にレジストをパターン形成する工程と、
前記レジストをマスクとして、前記多層金属電極層及び前記絶縁膜をエッチングした後、前記レジストを除去することにより、前記第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層とからなる積層体をパターン形成する工程と、
前記第１のダイヤモンド半導体領域の表面上のみに前記多層金属電極層に接触しないように、不純物が高濃度にドープされたダイヤモンド膜を形成し、このダイヤモンド膜により第２及び第３のダイヤモンド半導体領域を形成する工程と、
前記第２及び第３のダイヤモンド半導体領域の表面上に金属電極を形成する工程と、
を有し、
前記多層金属電極層のうち、最上層をＰｔ又はＰｔ合金により形成することを特徴とするダイヤモンド半導体素子の製造方法。
【請求項６】
第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層とを積層した上に、更に第１の犠牲層を積層する工程と、
前記第１の犠牲層の表面上に、局所的にレジストをパターン形成する工程と、
前記レジストをマスクとして、前記第１の犠牲層、前記多層金属電極層及び前記絶縁膜をエッチングした後、前記レジストを除去することにより、前記第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層と第１の犠牲層とからなる積層体をパターン形成する工程と、
前記第１のダイヤモンド半導体領域の表面上のみに前記多層金属電極層に接触しないように、不純物が高濃度にドープされたダイヤモンド膜を形成し、このダイヤモンド膜により第２及び第３のダイヤモンド半導体領域を形成する工程と、
前記第１の犠牲層をエッチングにより除去する工程と、
前記第２及び第３のダイヤモンド半導体領域の表面上に金属電極を形成する工程と、
を有し、
前記多層金属電極層のうち、最上層をＰｔ又はＰｔ合金により形成することを特徴とするダイヤモンド半導体素子の製造方法。
【請求項７】
前記積層体をパターン形成する工程と前記第２及び第３のダイヤモンド半導体領域を形成する工程との間に前記積層体の側面に第２の犠牲層を形成する工程を有し、前記第１の犠牲層を除去する工程において、前記第２の犠牲層もエッチングにより除去することを特徴とする請求項６に記載のダイヤモンド半導体素子の製造方法。
【請求項８】
前記第２の犠牲層を形成する工程は、全面に第２の犠牲層を形成した後、エッチバックすることにより、前記積層体の側面に前記第２の犠牲層を残すものであることを特徴とする請求項７に記載のダイヤモンド半導体素子の製造方法。
【請求項９】
前記積層体をパターン形成した後に、前記第１の犠牲層をマスクとして前記第１のダイヤモンド半導体領域の表面を更にエッチングして第１のダイヤモンド半導体領域の表面を掘り込むことを特徴とする請求項６に記載のダイヤモンド半導体素子の製造方法。
【請求項１０】
前記積層体をパターン形成する工程と前記第２及び第３のダイヤモンド半導体領域を形成する工程との間に前記積層体の側面に第２の絶縁膜を形成する工程を有し、この第２の絶縁膜を形成する工程は、全面に第２の絶縁膜を形成した後、エッチバックすることにより、前記積層体の側面に前記第２の絶縁膜を残すものであることを特徴とする請求項６に記載のダイヤモンド半導体素子の製造方法。
【請求項１１】
前記絶縁膜と前記多層金属電極層との間に、少なくとも半導体元素を含有した半導体元素層を具備する緩衝層を積層することを特徴とする請求項５乃至１０のいずれか１項に記載のダイヤモンド半導体素子の製造方法。
【請求項１２】
前記多層金属電極層のうち、最下層の金属電極層はＷ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｃｒ、Ｃｏ及びＭｎからなる群から選択された少なくとも１種を含有し、前記半導体元素は、Ｓｉ又はＧｅであることを特徴とする請求項１１に記載のダイヤモンド半導体素子の製造方法。
【請求項１３】
前記緩衝層は、前記半導体元素層と前記半導体元素の酸化物層との２層構造を有し、前記第２及び第３のダイヤモンド半導体領域を形成する工程における温度によって加熱され、前記多層金属電極層と前記半導体元素層とが反応することを特徴とする請求項１１又は１２に記載のダイヤモンド半導体素子の製造方法。
【請求項１４】
前記多層金属電極層の最上層が、Ｐｔ合金により形成する場合は、このＰｔ合金は、Ｐｔを５０原子％以上含有する合金により形成されており、上下に積層された金属電極層同士は夫々異なる成分組成を有することを特徴とする請求項１乃至１３のいずれか１項に記載のダイヤモンド半導体素子の製造方法。
【請求項１５】
前記最上層の厚さが５０乃至２００ｎｍであることを特徴とする請求項１乃至１４のいずれか１項に記載のダイヤモンド半導体素子の製造方法。
【請求項１６】
第１のダイヤモンド半導体領域上に局所的に形成され、下層の絶縁膜と上層の多層金属電極層からなる積層体と、
前記第１のダイヤモンド半導体領域上で、前記積層体の両側に隣接し前記多層金属電極層と接触しないように設けられた第２及び第３のダイヤモンド半導体領域と、
第２及び第３のダイヤモンド半導体領域上に夫々形成された電極と、
を有し、
前記多層金属電極層のうち、前記第１のダイヤモンド半導体領域から最も離隔した最上層がＰｔ又はＰｔ合金により形成されていることを特徴とするダイヤモンド半導体素子。
【請求項１７】
前記絶縁膜と前記多層金属電極層との間に緩衝層が配置されており、この緩衝層は、少なくとも半導体元素を含有する半導体元素層を具備することを特徴とする請求項１６に記載のダイヤモンド半導体素子。
【請求項１８】
前記多層金属電極層のうち、最下層の金属電極層はＷ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｃｒ、Ｃｏ及びＭｎからなる群から選択された少なくとも１種を含有し、前記半導体元素は、Ｓｉ又はＧｅであることを特徴とする請求項１７に記載のダイヤモンド半導体素子。
【請求項１９】
前記緩衝層は、少なくとも前記絶縁膜側の前記半導体元素の酸化物層と、前記多層金属電極層側の層と、を有する２以上の層により構成され、前記多層金属電極層側の層は、前記半導体元素と前記多層金属電極層の最下層の元素との化合物からなることを特徴とする請求項１７又は１８に記載のダイヤモンド半導体素子。
【請求項２０】
前記第２及び第３のダイヤモンド半導体領域は、前記第１のダイヤモンド半導体領域よりも不純物が高濃度にドープされていることを特徴とする請求項１６乃至１９のいずれか１項に記載のダイヤモンド半導体素子。
【請求項２１】
前記積層体の両側面に第２の絶縁膜が形成されていることを特徴とする請求項１６乃至２０のいずれか１項に記載のダイヤモンド半導体素子。
【請求項２２】
前記第２及び第３のダイヤモンド半導体領域と、前記積層体の前記絶縁膜とが、前記第１のダイヤモンド半導体領域と同一平面上に配置され、前記絶縁膜の厚さは、前記第２及び第３のダイヤモンド半導体領域の厚さよりも大きいことを特徴とする請求項１６乃至２１のいずれか１項に記載のダイヤモンド半導体素子。
【請求項２３】
前記多層金属電極層の最上層が、Ｐｔ合金により形成されている場合は、このＰｔ合金は、Ｐｔを５０原子％以上含有する合金により形成されており、上下に積層された金属電極層同士は夫々異なる成分組成を有することを特徴とする請求項１６乃至２２のいずれか１項に記載のダイヤモンド半導体素子。
【請求項２４】
前記最上層の厚さが５０乃至２００ｎｍであることを特徴とする請求項１６乃至２３のいずれか１項に記載のダイヤモンド半導体素子。
【請求項１】
第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層とを積層した上に、更に第１の犠牲層を積層する工程と、
前記第１の犠牲層の表面上に、局所的にレジストをパターン形成する工程と、
前記レジストをマスクとして、前記第１の犠牲層、前記多層金属電極層及び前記絶縁膜をエッチングした後、前記レジストを除去することにより、前記第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層と第１の犠牲層とからなる積層体をパターン形成する工程と、
前記積層体の側面に第２の犠牲層を形成する工程と、
全面に不純物がドープされたダイヤモンド膜を形成する工程と、
前記第１及び第２の犠牲層をエッチングにより除去することによるリフトオフにより前記第１及び第２の犠牲層の上の前記ダイヤモンド膜を除去して、前記第１のダイヤモンド半導体領域の上に残存した前記ダイヤモンド膜により第２及び第３のダイヤモンド半導体領域を形成する工程と、
前記第２及び第３のダイヤモンド半導体領域の表面上に金属電極を形成する工程と、
を有し、
前記多層金属電極層のうち、最上層をＰｔ又はＰｔ合金により形成することを特徴とするダイヤモンド半導体素子の製造方法。
【請求項２】
前記積層体をパターン形成した後に、前記第１の犠牲層をマスクとして前記第１のダイヤモンド半導体領域の表面を更にエッチングして第１のダイヤモンド半導体領域の表面を掘り込むことを特徴とする請求項１に記載のダイヤモンド半導体素子の製造方法。
【請求項３】
前記第２の犠牲層を形成する工程は、前記積層体の側面に第２の絶縁膜を形成する工程と、この第２の絶縁膜の上に第２の犠牲層を形成する工程と、を有することを特徴とする請求項１に記載のダイヤモンド半導体素子の製造方法。
【請求項４】
前記第２の犠牲層を形成する工程は、全面に第２の犠牲層を形成した後、エッチバックすることにより、前記積層体の側面に前記第２の犠牲層を残すものであることを特徴とする請求項１乃至３のいずれか１項に記載のダイヤモンド半導体素子の製造方法。
【請求項５】
第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層とを積層する工程と、
前記多層金属電極層の表面上に、局所的にレジストをパターン形成する工程と、
前記レジストをマスクとして、前記多層金属電極層及び前記絶縁膜をエッチングした後、前記レジストを除去することにより、前記第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層とからなる積層体をパターン形成する工程と、
前記第１のダイヤモンド半導体領域の表面上のみに前記多層金属電極層に接触しないように、不純物が高濃度にドープされたダイヤモンド膜を形成し、このダイヤモンド膜により第２及び第３のダイヤモンド半導体領域を形成する工程と、
前記第２及び第３のダイヤモンド半導体領域の表面上に金属電極を形成する工程と、
を有し、
前記多層金属電極層のうち、最上層をＰｔ又はＰｔ合金により形成することを特徴とするダイヤモンド半導体素子の製造方法。
【請求項６】
第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層とを積層した上に、更に第１の犠牲層を積層する工程と、
前記第１の犠牲層の表面上に、局所的にレジストをパターン形成する工程と、
前記レジストをマスクとして、前記第１の犠牲層、前記多層金属電極層及び前記絶縁膜をエッチングした後、前記レジストを除去することにより、前記第１のダイヤモンド半導体領域の表面上に、絶縁膜と多層金属電極層と第１の犠牲層とからなる積層体をパターン形成する工程と、
前記第１のダイヤモンド半導体領域の表面上のみに前記多層金属電極層に接触しないように、不純物が高濃度にドープされたダイヤモンド膜を形成し、このダイヤモンド膜により第２及び第３のダイヤモンド半導体領域を形成する工程と、
前記第１の犠牲層をエッチングにより除去する工程と、
前記第２及び第３のダイヤモンド半導体領域の表面上に金属電極を形成する工程と、
を有し、
前記多層金属電極層のうち、最上層をＰｔ又はＰｔ合金により形成することを特徴とするダイヤモンド半導体素子の製造方法。
【請求項７】
前記積層体をパターン形成する工程と前記第２及び第３のダイヤモンド半導体領域を形成する工程との間に前記積層体の側面に第２の犠牲層を形成する工程を有し、前記第１の犠牲層を除去する工程において、前記第２の犠牲層もエッチングにより除去することを特徴とする請求項６に記載のダイヤモンド半導体素子の製造方法。
【請求項８】
前記第２の犠牲層を形成する工程は、全面に第２の犠牲層を形成した後、エッチバックすることにより、前記積層体の側面に前記第２の犠牲層を残すものであることを特徴とする請求項７に記載のダイヤモンド半導体素子の製造方法。
【請求項９】
前記積層体をパターン形成した後に、前記第１の犠牲層をマスクとして前記第１のダイヤモンド半導体領域の表面を更にエッチングして第１のダイヤモンド半導体領域の表面を掘り込むことを特徴とする請求項６に記載のダイヤモンド半導体素子の製造方法。
【請求項１０】
前記積層体をパターン形成する工程と前記第２及び第３のダイヤモンド半導体領域を形成する工程との間に前記積層体の側面に第２の絶縁膜を形成する工程を有し、この第２の絶縁膜を形成する工程は、全面に第２の絶縁膜を形成した後、エッチバックすることにより、前記積層体の側面に前記第２の絶縁膜を残すものであることを特徴とする請求項６に記載のダイヤモンド半導体素子の製造方法。
【請求項１１】
前記絶縁膜と前記多層金属電極層との間に、少なくとも半導体元素を含有した半導体元素層を具備する緩衝層を積層することを特徴とする請求項５乃至１０のいずれか１項に記載のダイヤモンド半導体素子の製造方法。
【請求項１２】
前記多層金属電極層のうち、最下層の金属電極層はＷ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｃｒ、Ｃｏ及びＭｎからなる群から選択された少なくとも１種を含有し、前記半導体元素は、Ｓｉ又はＧｅであることを特徴とする請求項１１に記載のダイヤモンド半導体素子の製造方法。
【請求項１３】
前記緩衝層は、前記半導体元素層と前記半導体元素の酸化物層との２層構造を有し、前記第２及び第３のダイヤモンド半導体領域を形成する工程における温度によって加熱され、前記多層金属電極層と前記半導体元素層とが反応することを特徴とする請求項１１又は１２に記載のダイヤモンド半導体素子の製造方法。
【請求項１４】
前記多層金属電極層の最上層が、Ｐｔ合金により形成する場合は、このＰｔ合金は、Ｐｔを５０原子％以上含有する合金により形成されており、上下に積層された金属電極層同士は夫々異なる成分組成を有することを特徴とする請求項１乃至１３のいずれか１項に記載のダイヤモンド半導体素子の製造方法。
【請求項１５】
前記最上層の厚さが５０乃至２００ｎｍであることを特徴とする請求項１乃至１４のいずれか１項に記載のダイヤモンド半導体素子の製造方法。
【請求項１６】
第１のダイヤモンド半導体領域上に局所的に形成され、下層の絶縁膜と上層の多層金属電極層からなる積層体と、
前記第１のダイヤモンド半導体領域上で、前記積層体の両側に隣接し前記多層金属電極層と接触しないように設けられた第２及び第３のダイヤモンド半導体領域と、
第２及び第３のダイヤモンド半導体領域上に夫々形成された電極と、
を有し、
前記多層金属電極層のうち、前記第１のダイヤモンド半導体領域から最も離隔した最上層がＰｔ又はＰｔ合金により形成されていることを特徴とするダイヤモンド半導体素子。
【請求項１７】
前記絶縁膜と前記多層金属電極層との間に緩衝層が配置されており、この緩衝層は、少なくとも半導体元素を含有する半導体元素層を具備することを特徴とする請求項１６に記載のダイヤモンド半導体素子。
【請求項１８】
前記多層金属電極層のうち、最下層の金属電極層はＷ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｃｒ、Ｃｏ及びＭｎからなる群から選択された少なくとも１種を含有し、前記半導体元素は、Ｓｉ又はＧｅであることを特徴とする請求項１７に記載のダイヤモンド半導体素子。
【請求項１９】
前記緩衝層は、少なくとも前記絶縁膜側の前記半導体元素の酸化物層と、前記多層金属電極層側の層と、を有する２以上の層により構成され、前記多層金属電極層側の層は、前記半導体元素と前記多層金属電極層の最下層の元素との化合物からなることを特徴とする請求項１７又は１８に記載のダイヤモンド半導体素子。
【請求項２０】
前記第２及び第３のダイヤモンド半導体領域は、前記第１のダイヤモンド半導体領域よりも不純物が高濃度にドープされていることを特徴とする請求項１６乃至１９のいずれか１項に記載のダイヤモンド半導体素子。
【請求項２１】
前記積層体の両側面に第２の絶縁膜が形成されていることを特徴とする請求項１６乃至２０のいずれか１項に記載のダイヤモンド半導体素子。
【請求項２２】
前記第２及び第３のダイヤモンド半導体領域と、前記積層体の前記絶縁膜とが、前記第１のダイヤモンド半導体領域と同一平面上に配置され、前記絶縁膜の厚さは、前記第２及び第３のダイヤモンド半導体領域の厚さよりも大きいことを特徴とする請求項１６乃至２１のいずれか１項に記載のダイヤモンド半導体素子。
【請求項２３】
前記多層金属電極層の最上層が、Ｐｔ合金により形成されている場合は、このＰｔ合金は、Ｐｔを５０原子％以上含有する合金により形成されており、上下に積層された金属電極層同士は夫々異なる成分組成を有することを特徴とする請求項１６乃至２２のいずれか１項に記載のダイヤモンド半導体素子。
【請求項２４】
前記最上層の厚さが５０乃至２００ｎｍであることを特徴とする請求項１６乃至２３のいずれか１項に記載のダイヤモンド半導体素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−１８１７６３（Ｐ２０１１−１８１７６３Ａ）
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願番号】特願２０１０−４５６５２（Ｐ２０１０−４５６５２）
【出願日】平成２２年３月２日（２０１０．３．２）
【出願人】（０００００１１９９）株式会社神戸製鋼所 (5,860)
【Ｆターム（参考）】
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願日】平成２２年３月２日（２０１０．３．２）
【出願人】（０００００１１９９）株式会社神戸製鋼所 (5,860)
【Ｆターム（参考）】
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