【課題】電極材料が拡散するのを抑制し、特性の向上を実現する。
【解決手段】半導体装置を、ゲート電極３とゲート絶縁膜２との間、Ａｌ含有オーミック電極４、５とＡｕ配線９との間、及び、ゲート電極３の下方及びＡｌ含有オーミック電極４、５の上方、のいずれかに設けられ、第１ＴａＮ層６Ａ、Ｔａ層６Ｂ、第２ＴａＮ層６Ｃを順に積層した構造を有する電極材料拡散抑制層６を備えるものとする。 （もっと読む）

【課題】 収率が低下することなくＣＭＯＳ集積回路の特性を最適可能な半導体素子の製造方法を提供する。
【解決手段】 半導体基板１の上の第１領域Ａ内及び第２領域Ｂ内に各々形成された第１グルーブ１５ａ及び第２グルーブ１５ｂを有する層間絶縁膜１５を形成する。次に、半導体基板１上に積層金属膜２２を形成し、積層金属膜２２上に非感光性を有する平坦化膜２３を第１グルーブ１５ａ及び第２グルーブ１５ｂを充填するように形成する。第１領域Ａ内の平坦化膜２３を乾式エッチングによって選択的に除去し、第１領域Ａ内の積層金属膜２２を露出させ、第２領域Ｂ内の積層金属膜２２を覆う平坦化膜パターン２３ｐを形成する。これにより、第１領域Ａ内の最上部金属膜を容易に除去することができるので、収率が低下することなく異なる仕事関数を有する第１金属ゲート電極及び第２金属ゲート電極を形成できる。 （もっと読む）

本願は、半導体デバイス及びその製造方法に関するものである。本発明の半導体デバイスの製造方法は、半導体基板を提供する工程と、半導体基板に、該半導体基板に形成されたゲート絶縁層及び該ゲート絶縁層に形成された犠牲ゲートを含むゲート領域と、ソース／ドレイン領域とを含むトランジスタ構造を形成する工程と、第１の層間絶縁層を堆積し、犠牲ゲートを露出させるように該第１の層間絶縁層に対して平坦化を行う工程と、犠牲ゲートを除去して、リプレースメントゲートホールを形成する工程と、第１の層間絶縁層におけるソース／ドレイン領域に対応する位置に、第１のコンタクトホールを形成する工程と、第１のコンタクトホール及びリプレースメントゲートホールに第１の導電材料を充填して、ソース／ドレイン領域に接触する第１のコンタクト部と、リプレースメントゲートとを形成する工程とを含む。本発明によれば、リプレースメントゲートと第１のコンタクト部は、同一の工程で同じ材料を堆積して形成することができるため、製造プロセスを簡単化できた。
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【課題】耐電圧、耐熱性、耐放射線性、及び高速性が優れ、かつ、チャネル領域を短くでき、素子の応答性が高いダイヤモンド半導体素子を高精度で製造できる半導体素子の製造方法を提供する。
【解決手段】第１のダイヤモンド半導体領域１の表面上に、絶縁膜２と多層金属電極層３と犠牲層４とを積層し、犠牲層４上に、局所的にレジスト５をパターン形成する。多層金属電極層３の最上層は、Ｐｔ又はＰｔ合金により形成する。そして、レジスト５をマスクとして第１の犠牲層、多層金属電極層及び絶縁膜をエッチングした後、レジスト５を除去して、第１のダイヤモンド半導体領域１上に絶縁膜２と金属電極層３と第１の犠牲層４との積層体をパターン形成する。その後、第１のダイヤモンド半導体領域１上に、不純物の高濃度ドープ層７を形成する。その後、犠牲層４をエッチング除去し、高濃度ドープ層７上に金属電極８を形成する。 （もっと読む）

【課題】ノーマリオフ動作を可能にし、かつしきい値電圧を自由に制御出来るＧａＮ系ＭＯＳＦＥＴを提供する。
【解決手段】ｐ−ＧａＮからなる電子走行層１３とゲート電極１８との間にゲート絶縁膜１５が形成されたＧａＮ系ＭＯＳＦＥＴ１０である。ゲート電極１８は、ＡｌＧａＩｎＰ混晶からなる。ゲート電極１８は、ｐ型ＡｌＧａＩｎＰ混晶からなる第１のゲート層１９と、この上に形成されたｐ型ＧａＡｓからなる第２のゲート層２０と、この上に形成された金属層（ＡｕＧｅ／Ａｕ電極）２１とを有する。ＡｌＧａＩｎＰ混晶の混晶比を変化させることにより、しきい値電圧を制御することが出来る。 （もっと読む）

【課題】仕事関数を十分に制御することができ、閾値電圧の変動を抑制した半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置１は、半導体基板１０に第１導電型チャネルＭＯＳＦＥＴを備える。第１導電型チャネルＭＯＳＦＥＴは、例えばＰチャネルＭＯＳＦＥＴであって、半導体基板１０の上に設けられたゲート絶縁膜２１と、ゲート電極６５とからなる。ゲート電極６５は、ゲート絶縁膜２１の上に設けられた金属ゲート電極２０と、金属ゲート電極２０の上に設けられた金属酸化膜２４と、金属酸化膜２４の上に設けられた金属ゲート電極２６と、を含んでいる。 （もっと読む）

【課題】容易に製造できる半導体装置を提供する。
【解決手段】半導体装置は、ＰＭＯＳトランジスタのゲート電極１ｐの仕事関数値が、High-kゲート絶縁膜１６（１６ａ）、及び、High-kゲート絶縁膜１６・酸化シリコン膜１５界面へのＡｌの拡散により調整されており、ＮＭＯＳトランジスタのゲート電極１ｎの仕事関数値が、High-kゲート絶縁膜１６・金属ゲート膜１９間に挿入された、数原子層程度のＡｌ層１８により調整されている構成を有する。 （もっと読む）

【課題】高い仕事関数及び高温安定性を備えたメタルゲートを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上に形成されたゲート誘電体層１０８と、ゲート誘電体層１０８上に形成された酸素を含む合金層１１０と、酸素を含む合金層１１０上に形成されたRe層１１２と、ゲート誘電体層１０８と酸素を含む合金層１１０との間に位置するRe酸化物層５０２を含むp 型電界効果トランジスタを具備する。 （もっと読む）

【課題】特性の劣化を効果的に抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、ＧａＮを含む半導体層１と、電極とを備えている。電極は、電極本体６と、半導体層１から見て電極本体６よりも離れた位置に形成され、かつＡｌを含む接続用電極８と、電極本体６と接続用電極８との間に形成されたＷ、ＴｉＷ、ＷＮ、ＴｉＮ、Ｔａ、およびＴａＮよりなる群から選ばれる少なくとも１種を含むバリア層７とを含んでいる。バリア層７の表面粗さＲＭＳが３．０ｎｍ以下である。 （もっと読む）

【課題】埋め込みゲート電極脇の材料層の後退が防止され、これによって特性の向上が図られた半導体装置を提供する。
【解決手段】半導体基板１上に溝パターンａを有して設けられた絶縁膜１００と、溝パターンａの内壁を覆う状態で設けられたゲート絶縁膜９と、ゲート絶縁膜９を介して溝パターンａ内を埋め込むと共に、絶縁膜１００上における溝パターンａの両側に溝パターンａよりも幅広に張り出して形成されたゲート電極１０１とを備えたことを特徴とする半導体装置１０４。 （もっと読む）

【課題】金属シリサイド膜の膜厚が薄くなってきたり、拡散層幅が小さくなってくると、拡散層上の金属シリサイドが凝集反応を起こしやすくなる、という問題があった。
【解決手段】半導体装置１００は、半導体基板２と、半導体基板内に設けられた拡散層４と、半導体基板上に設けられたゲート絶縁膜１２と、ゲート絶縁膜上に設けられたゲート電極１４と、拡散層上に選択的に設けられたＮｉシリサイド層８と、を含み、Ｎｉシリサイド層８上にはＣｏを主成分とするメタルキャップ膜１８が選択的に設けられている。 （もっと読む）

【課題】シリサイドゲート上の微小突起物を除去することにより、ゲート電極とコンタクトプラグとのショート不良の発生を抑制した洗浄方法及び半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ゲート電極３上及びソース／ドレイン領域の拡散層６，７上にＴｉ膜を形成する工程と、このＴｉ膜に熱処理を施すことにより、ゲート電極上及びソース/ドレイン領域の拡散層上にＴｉシリサイド膜９ａ〜９ｃを形成するシリサイド化工程と、このシリサイド化工程でシリサイド化されずに残留するＴｉ膜を除去する洗浄工程であって、アンモニア水及び過酸化水素水を含む洗浄液に超音波を加えながら洗浄する工程と、Ｔｉシリサイド膜上に層間絶縁膜１０を形成する工程と、この層間絶縁膜をエッチングすることにより第１の接続孔及び第２の接続孔を形成する工程と、を具備する。 （もっと読む）

【課題】 製造プロセスの複雑化や製造コストの増大を招くことなく、デュアルメタルゲートＣＭＯＳ構造を実現する。
【解決手段】 基板上にｎ，ｐチャネルの各ＭＩＳトランジスタ１００，２００を有する半導体装置であって、ｎＭＩＳトランジスタ１００は、基板１０上に形成されたｐ型半導体領域１０１と、ｐ型半導体領域１０１上にゲート絶縁膜１０４を介して形成され、１モノレイヤー以上３ｎｍ以下の下層ゲート電極１１１と、下層ゲート電極１１１上に形成され、平均的な電気陰性度が下層ゲート電極１１１のそれより０．１以上小さい上層ゲート電極１１２とを含み、ｐＭＩＳトランジスタ２００は、基板１０上に形成されたｎ型半導体領域２０１と、ｎ型半導体領域２０１上にゲート絶縁膜２０４を介して形成され、上層ゲート電極１１１と同一金属材料からなるゲート電極２１０とを含んで形成されている。 （もっと読む）

【課題】 微細化が進んだ場合でもゲート・リーク電流の低減を図ることのできる電界効果トランジスタを実現すること。
【解決手段】 半導体基板１と、磁化方向が第１方向に固定された第１強磁性体電極３と、磁化方向が前記第１方向と実質的に同じ方向に固定された第２強磁性体電極４と、第１強磁性体電極３と第２強磁性体電極４との間のチャネル２と、チャネル２上にゲート絶縁層５を介して設けられ磁化方向が前記第１方向と実質的に反対の方向に固定された強磁性体層６を備えたゲート電極とを具備することを特徴とする電界効果トランジスタ。ゲート電極の強磁性体層６の磁化方向が、第１強磁性体電極３及び第２強磁性体電極４のそれぞれの磁化方向と実質的に反対の方向に固定されているので、トンネル磁気抵抗効果によりゲート・リーク電流を低減化することができる。 （もっと読む）

ゲート酸化物層（１２）とメタルゲート電極（６０）との間に保護層（７０）を形成することによって、リプレースメントゲートトランジスタに対してリーク電流を抑えた実効的なゲート酸化膜厚を得ることができ、これにより、応力を減らすことができる。実施形態においては、金属ゲート電極（６０）から保護層を通じてゲート酸化物層（１２）に向かうに従って濃度が低下する金属炭化物を含む非晶質炭素層（７０）の保護層が形成される。方法の実施形態では、リムーバブルゲートを除去するステップ、ゲート酸化物層へ非晶質炭素層を蒸着するステップ、メタルゲート電極（６０）を形成するステップ、を含み、さらにその後、メタルゲートからの金属を非晶質炭素層に拡散して金属炭化物を形成するように、高温に加熱するステップ、を含む。さらに、一実施形態では、高誘電定数を有するゲート酸化物層（８２）と、金属ゲート電極（１００）と基板（１０）との界面において高濃度のシリコンと、を含むメタルゲートトランジスタが含まれる。
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導電性の窒化チタン層を形成するための原子層堆積（ALD）の利用は、種々の電子デバイスにおける使用のために信頼性の高い構造を生み出す。この構造は、TDEATなどのチタン含有前駆体化学物質を用いた基板表面上への原子層堆積によって窒化チタンを堆積させ、その後アンモニアと一酸化炭素の混合物、もしくは一酸化炭素のみを使い、そしてこの工程を連続的に堆積されたTiN構造を形成するために繰り返すことによって形成される。そのようなTiN層は、アルミニウムもしくは銅などの別の導電体の下にある拡散障壁として、もしくはアルミニウム導電体の最上位にあるエレクトロマイグレーション防止層（electro-migration preventing layer）として用いられる可能性がある。ALD堆積TiN層は低い抵抗性、平坦な地勢、大きな堆積速度、および優れた段差被覆性と導電性を有する。 （もっと読む）

シリコンウエハ１０１上のゲート酸化膜１０２上に、ポリシリコンを成膜して、ポリシリコン電極層１０３（第一電極層）を形成する。このポリシリコン電極層１０３上に、タングステン層１０５（第二電極層）を形成する。なお、タングステン層１０５を形成する前に、予め導電性のバリア層１０４をポリシリコン電極層１０３の上に形成しておく。その後、窒化シリコン層１０６をエッチングマスクとして、エッチング処理を行う。そして、剥き出しとなったポリシリコン層１０３の露出面に、プラズマ酸化処理により、酸化絶縁膜１０７を形成する。これにより、タングステン層１０５を酸化させずに、ポリシリコン電極層１０３に対して選択的な酸化処理を行うことができる。
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【課題】 半導体基板４上にシリコン酸化膜５を介して例えばゲ−ト電極２を形成するに際し、このゲ−ト電極２を複数の多結晶シリコン層６の積層体で構成する。ゲ−ト電極２の部分は、非晶質層の堆積工程とこの非晶質材料の結晶化（再結晶化）工程とを有する薄膜の製造方法により形成する。この際、１回に成膜する非晶質層の厚さが不良事象に応じて決定される臨界応力値によって規定される厚み以下であるように非晶質層の堆積を複数回に分割して行い、各非晶質層の堆積工程後毎に非晶質材料を結晶化させ、かつ非晶質層堆積工程と非晶質材料結晶化工程を繰り返すことにより必要な膜厚の多結晶層６の積層構造体を得る。
【解決手段】 半導体装置の電気特性の劣化と、層間剥離，層内での割れ等の不良を防止し、かつ多結晶材料層の積層により、所望厚さで小粒径の多結晶層が得られる。 （もっと読む）

【課題】 低抵抗でゲート空乏化が起こらず、高温において安定であるとともに、仕事関数が制御されたゲート電極を有するＣＭＩＳデバイスを提供する。
【解決手段】 素子分離領域を有する半導体基板と、前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｐ型ＭＩＳトランジスタと、前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｎ型ＭＩＳトランジスタとを具備するＣＭＩＳデバイスである。前記ｐ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に第１の金属を有し、前記ｎ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に、前記第１の金属のホウ化物を有することを特徴とする。 （もっと読む）

半導体構造体を作製する方法は、基板上に酸化物層を形成する段階と、酸化物層上に窒化ケイ素層を形成する段階と、各層をＮＯ中でアニールする段階と、各層をアンモニア中でアニールする段階とを含む。酸化物層と窒化ケイ素層とを併せた等価酸化膜厚は、最大２５オングストロームである。 （もっと読む）