半導体装置
【課題】 低抵抗でゲート空乏化が起こらず、高温において安定であるとともに、仕事関数が制御されたゲート電極を有するＣＭＩＳデバイスを提供する。
【解決手段】 素子分離領域を有する半導体基板と、前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｐ型ＭＩＳトランジスタと、前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｎ型ＭＩＳトランジスタとを具備するＣＭＩＳデバイスである。前記ｐ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に第１の金属を有し、前記ｎ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に、前記第１の金属のホウ化物を有することを特徴とする。
【解決手段】 素子分離領域を有する半導体基板と、前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｐ型ＭＩＳトランジスタと、前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｎ型ＭＩＳトランジスタとを具備するＣＭＩＳデバイスである。前記ｐ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に第１の金属を有し、前記ｎ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に、前記第１の金属のホウ化物を有することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に高度な情報処理を実現するシリコン超集積回路を構成するＣＭＩＳデバイスに関する。
【背景技術】
【０００２】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるＣＭＩＳデバイスの高性能化が必要である。素子の性能は、基本的には比例縮小則により高められてきたが、近年、種々の物性的限界により素子の極微細化による高性能化、および素子そのものの動作が困難な状況にある。
【０００３】
その１つに、多結晶Ｓｉゲート電極の空乏化による電気的絶縁膜の薄膜化阻害の問題が挙げられる。ＭＩＳデバイスの高性能化は比例縮小測に従い、ゲート絶縁膜の薄膜化により達成されてきたが、多結晶Ｓｉゲート電極の空乏化と、反転層容量の存在によって次第に困難になりつつある。ゲート酸化膜厚が１ｎｍを切る技術世代では、酸化膜容量に対して多結晶Ｓｉゲート電極の空乏化容量は３０％程度に達してしまう。多結晶Ｓｉゲート電極をメタルゲート電極で置き換えることによって、空乏化容量を低減することができる。また、ゲート電極の低抵抗化の観点からもメタルゲート電極が望まれている。
【０００４】
しかしながら、ＣＭＩＳデバイスでは導電型に応じて適正な閾値を得るため、仕事関数の異なるゲート電極が必要とされ、単純にメタルゲートを用いた場合には、２種類の金属材料を使用しなければならない。それに伴って、製造プロセスの煩雑化を招き高コスト化が避けられない状況にある。メタルゲートの製造プロセスの簡易化技術として、シリサイド中への不純物導入技術が提案されている（例えば、非特許文献１参照）ものの、仕事関数制御範囲が狭くＣＭＩＳデバイスで適正な閾値電圧を得るための仕事関数が得られない。また、合金化による仕事関数制御が試みられている（例えば、非特許文献２参照）。Ｒｕ−Ｔａ合金化では、Ｒｕによるデバイス性能の劣化および製造装置への金属汚染が問題となる。
【非特許文献１】Ｊ．Ｋｅｄｚｉｅｒｓｋｉ ｅｔ ａｌ．ＩＥＤＭ２００２ ｐ．２４７
【非特許文献２】Ｈ．Ｚｈｏｎｇ ｅｔ ａｌ．，ＩＥＤＭ２００１ ｐ．４６７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、低抵抗でゲート空乏化が起こらず、高温において安定であるとともに、仕事関数が制御されたゲート電極を有するＣＭＩＳデバイスを提供することを目的とする。
【０００６】
また、本発明は、工程を煩雑化することなく、ＣＭＩＳデバイスを製造する方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様にかかる半導体装置は、素子分離領域を有する半導体基板と、
前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｐ型ＭＩＳトランジスタと、
前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｎ型ＭＩＳトランジスタとを具備し、
前記ｐ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に第１の金属を有し、前記ｎ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に、前記第１の金属のホウ化物を有することを特徴とする。
【０００８】
本発明の他の態様にかかる半導体装置は、素子分離領域を有する半導体基板と、
前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｐ型ＭＩＳトランジスタと、
前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｎ型ＭＩＳトランジスタとを具備し、
前記ｐ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に第１の金属の炭化物を有し、前記ｎ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に、前記第１の金属のホウ化物を有することを特徴とする。
【０００９】
本発明の一態様にかかる半導体装置の製造方法は、ｐ型不純物領域およびｎ型不純物領域が分離形成された半導体基板上に、絶縁膜を形成する工程、
前記絶縁膜上に、金属膜を形成する工程、
前記ｐ型不純物領域における前記金属膜の上に、ホウ素源膜を選択的に形成する工程、
前記ホウ素源膜が形成された前記半導体基板を熱処理して、前記ｐ型不純物領域における前記金属膜を前記絶縁膜との界面までホウ素化し、金属ホウ化物膜を選択的に形成する工程、
前記金属ホウ化物膜を加工して、前記ｐ型不純物領域にｎ型ＭＩＳトランジスタのゲート電極を形成する工程、
前記金属膜を加工して、前記ｎ型不純物領域にｐ型ＭＩＳトランジスタのゲート電極を形成する工程、および
前記ゲート電極の側面に側壁絶縁膜を形成する工程を特徴とする。
【００１０】
本発明の他の態様にかかる半導体装置の製造方法は、ｐ型不純物領域およびｎ型不純物領域が分離形成された半導体基板上に、絶縁膜を形成する工程、
前記絶縁膜上に、金属ホウ化物膜を形成する工程、
前記ｎ型不純物領域における前記金属ホウ化物膜の上に、ホウ素吸収膜を選択的に形成する工程、
前記ホウ素吸収膜が形成された前記半導体基板を熱処理して、前記ｎ型不純物領域における前記金属ホウ化物膜からホウ素を拡散させて、前記絶縁膜に接して金属膜を選択的に形成する工程、
前記金属ホウ化物膜を加工して、前記ｐ型不純物領域にｎ型ＭＩＳトランジスタのゲート電極を形成する工程、
前記金属膜を加工して、前記ｎ型不純物領域にｐ型ＭＩＳトランジスタのゲート電極を形成する工程、および
前記ゲート電極の側面に側壁絶縁膜を形成する工程を特徴とする。
【００１１】
本発明の他の態様にかかる半導体装置の製造方法は、ｐ型不純物領域およびｎ型不純物領域が分離形成された半導体基板上に、絶縁膜を形成する工程、
前記絶縁膜上に、金属膜を形成する工程、
前記ｐ型不純物領域における前記金属膜に選択的にホウ素をイオン注入して、金属ホウ化物膜を形成する工程、
前記金属ホウ化物膜を加工して、前記ｐ型不純物領域にｎ型ＭＩＳトランジスタのゲート電極を形成する工程、
前記金属膜を加工して、前記ｎ型不純物領域にｐ型ＭＩＳトランジスタのゲート電極を形成する工程、および
前記ゲート電極の側面に側壁絶縁膜を形成する工程を特徴とする。
【００１２】
本発明の他の態様にかかる半導体装置の製造方法は、ｐ型不純物領域およびｎ型不純物領域が分離形成された半導体基板上に、絶縁膜を形成する工程、
前記ｐ型不純物領域における前記絶縁膜にホウ素を吸着させて、選択的にボロン層を形成する工程、
前記ボロン層および前記絶縁膜の上に金属膜を形成する工程、
前記金属膜が形成された前記半導体基板を熱処理して、前記ボロン層から前記金属膜にホウ素を拡散させて、前記絶縁膜に接して金属ホウ化物膜を前記ｐ型不純物領域に選択的に形成する工程、
前記金属ホウ化物膜を加工して、前記ｐ型不純物領域にｎ型ＭＩＳトランジスタのゲート電極を形成する工程、
前記金属膜を加工して、前記ｎ型不純物領域にｐ型ＭＩＳトランジスタのゲート電極を形成する工程、および
前記ゲート電極の側面に側壁絶縁膜を形成する工程を特徴とする。
【発明の効果】
【００１３】
本発明によれば、低抵抗でゲート空乏化が起こらず、高温において安定であるとともに、仕事関数が制御されたゲート電極を有するＣＭＩＳデバイスが提供される。また本発明によれば、工程を煩雑化することなく、かかるＣＭＩＳデバイスを製造する方法が提供される。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施形態を説明する。
【００１５】
（実施形態１）
図１は、本実施形態に係る半導体装置の断面図である。
【００１６】
図示する半導体装置においては、ｐ型シリコン基板中に、ｐ型不純物領域（ｐ型ウェル）とｎ型不純物領域（ｎ型ウェル）が、分離して形成されている。ゲート絶縁膜１は、ｎ型およびｐ型のいずれの不純物領域においても通常のシリコン熱酸化膜からなり、その膜厚は２ｎｍ以下が望ましい。ゲート絶縁膜１の上には、ゲート電極が設けられている。ゲート電極は、ｎ型ＭＩＳトランジスタにおいてはＭｏＢ2層４からなり、ｐ型ＭＩＳトランジスタではＭｏ層５からなる。いずれにおいても、ゲート電極の高さは５０ｎｍ程度が望ましい。
【００１７】
ｐ型ウェル中には、ゲート絶縁膜１を挟むように、ｎ型高濃度不純物領域であるソース領域およびドレイン領域が形成されている。また、ソース・ドレイン拡散層領域の上部にはコンタクト電極であるニッケルシリサイド（ＮｉＳｉ）層２が形成されている。こうして、ｐ型ウェル領域にｎ型ＭＩＳトランジスタが構成されている。一方、ｎ型ウェル領域では、ゲート絶縁膜を挟むようにｐ型高濃度不純物領域であるソース領域およびドレイン領域が形成され、ソース・ドレイン拡散層領域の上部には、ｎ型ＭＩＳの場合と同様にＮｉＳｉ層２が形成されている。こうして、ｎ型不純物領域にｐ型ＭＩＳトランジスタが形成されている。
【００１８】
ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとは相補的に働き、これらによってＣＭＩＳデバイスが構成される。ここでは、ソース・ドレイン領域の上部コンタクト材料としてＮｉＳｉを用いているが、それ以外に金属的な電気伝導特性を示す種々のシリサイドを用いることもできる。例えば、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、およびＥｒ等である。
【００１９】
また、ゲート絶縁膜としてシリコン酸化膜を用いているが、シリコン酸化膜よりも誘電率が高い絶縁膜材料（高誘電体絶縁膜）でも構わない。例えば、Ｓｉ3Ｎ4，Ａｌ2Ｏ3，Ｔａ2Ｏ5，ＴｉＯ2，Ｌａ2Ｏ5，ＣｅＯ2，ＺｒＯ2，ＨｆＯ2，ＳｒＴｉＯ3，およびＰｒ2Ｏ3等を用いることができる。さらに、ＺｒシリケートやＨｆシリケートのように、シリコン酸化物に金属イオンを混合した材料も有効に用いることができ、それらの材料を組み合わせたものでもよい。各世代のトランジスタで必要な材料を適宜選択して、用いればよい。
【００２０】
ゲート電極の材料としては、比抵抗が低く（５０μΩ・ｃｍ以下）かつソース・ドレイン不純物活性化熱処理（１０００℃程度）に耐えうる耐熱性を有する材料が求められる。ゲート電極材料の仕事関数についても、多結晶Ｓｉ電極で現在実現されている仕事関数値と同程度の値が要求される。具体的には、ｎ型ＭＩＳトランジスタではＳｉ伝導帯下端近傍の４ｅＶ程度であり、ｐ型ＭＩＳトランジスタではＳｉ価電子帯上端近傍の５ｅＶ程度である。
【００２１】
ＭｏＢ2およびＭｏは、融点がそれぞれ２１００℃および２８９６℃であり、耐熱性に優れた材料である。また、これらの材料の比抵抗は、それぞれ４５μΩ・ｃｍおよび５μΩ・ｃｍと非常に低い。さらに、それらの仕事関数は、ＭｏＢ2については３．９ｅＶ、Ｍｏでは４．９ｅＶである。したがって、ＭｏＢ2およびＭｏは、ゲート電極材料として全ての要求を備えた材料であるということができる。Ｍｏは、その炭化物であるＭｏＣに変更することもできる。ＭｏＣは、融点が２６９５℃と耐熱性に優れており、仕事関数は５．２ｅＶである。よって、さらなる仕事関数の変調が可能である。以下の実施形態においては、ｐ型ＭＩＳトランジスタのゲート電極としてＭｏを用いて説明するが、ＭｏＣを用いても無論有効である。
【００２２】
以下に示すように、こうした電極材料を組み合わせて用いることによって、製造プロセスを煩雑化することなく、従来の多結晶Ｓｉ電極形成を用いた場合と同様のトランジスタ形成手順を用いることができる。ゆえに、簡単にメタルゲート電極をＣＭＩＳデバイスに導入することが可能となる。
【００２３】
図２乃至図５は、図1に示した半導体装置の第１の製造方法を示す断面図である。
【００２４】
まず、ｐ型シリコン基板上に、イオン注入によりｐ型不純物領域（ｐ型ウェル）およびｎ型不純物領域（ｎ型ウェル）を形成する。素子分離はシャロー・トレンチ法により形成しておく。シリコン基板の表面を熱酸化して、膜厚２ｎｍのシリコン熱酸化膜１を形成し、全面にＭｏ層５を堆積する。Ｍｏ層５は、例えばスパッタリング法により堆積することができる。あるいは、Ｍｏ（Ｃ5Ｈ5）2Ｈ2やＭｏ（Ｃｈ3Ｃ5Ｈ5）2Ｈ2などのガスを用いたＣＶＤ法により、Ｍｏ層５を堆積してもよい。Ｍｏ層５上には、ＣｒＢｒ2層を例えばスパッタリング法により全面に堆積する。さらに、リソグラフィーによるパターニングを行なって、図２に示すようにｎ型ＭＩＳトランジスタ形成領域（ｐ−ウェル領域）に選択的にＣｒＢ2層６を残置する。
【００２５】
ＭｏＢ2の生成熱は−１２３ｋＪ／ｍｏｌであり、ＣｒＢ2の生成熱（−９４．２ｋＪ／ｍｏｌ）よりも負に大きく安定である。したがって、９００℃程度で熱処理を行なうと、ＣｒＢ2層６中のＢはＭｏ層５中に拡散して、図３に示すようにＭｏＢ2層４が選択的に形成される。熱処理温度に関しては、Ｍｏ層の膜厚により適正な条件が異なる。一般的に、固体界面での固相反応や固相拡散は、その物質の融点の約１／３の温度（℃）で起こり始めることが知られている。よって、熱処理の条件は、固相反応や固相拡散の起こる温度又はそれ以上の温度で、Ｍｏの膜厚に応じ最適な条件を選べばよい。ＣｒＢ2層６は、その下層のＭｏ層５にＢを供給するホウ素源膜として作用する。シリコン熱酸化膜１に接してＭｏＢ2層４が形成されるように、Ｂを十分にＭｏ層５中に拡散させることが必要である。なお、ＣｒＢ2の他にも、生成熱の絶対値がＭｏＢ2よりも小さい任意の金属ホウ化物をホウ素源膜として用いることができる。例えば、ＭｎＢ2、ＣｏＢ、ＡｌＢ2、ＦｅＢ、ＭｇＢ2、およびＮｉＢなどである。
【００２６】
こうしてｐ型ウェル領域に形成されたＭｏＢ2層４は、異方性エッチングにより下層のシリコン熱酸化膜１とともに加工する。ｎ型ウェル領域のＭｏ層５も同様に加工して、図４に示すようにゲート部を形成する。ゲート部をマスクとして用いて、半導体基板に砒素およびボロンをそれぞれイオン注入して、ｎ型およびｐ型ＭＩＳトランジスタのソース／ドレイン領域の高不純物濃度領域を形成する。
【００２７】
ゲート部の側壁には、ゲート電極とソース・ドレイン領域との絶縁のための側壁３を形成し、全面にＮｉ膜（２０ｎｍ）をスパッタ蒸着して４００℃で熱処理を施す。未反応のＮｉを選択的に除去して、ソース・ドレイン領域のみに自己整合的にＮｉＳｉコンタクト電極２が形成される。こうして、図５に示す構造が得られる。
【００２８】
ＭｏＢ2およびＭｏは、いずれもソース・ドレイン活性化熱処理に耐え得る高温安定な材料である。一般的にメタルゲート電極を用いる場合には、その耐熱性ゆえにＲｅｐｌａｃｅｍｅｎｔやダマシンプロセスが必須となり、それに伴なうダミーゲート形成やＣＭＰ工程が必要とされる。しかしながら、本実施形態によれば、ＭｏＢ2およびＭｏとも高耐熱性であるので、多結晶Ｓｉゲート電極を用いた場合と同様のプロセスでトランジスタを形成することができる。すなわち、ゲート電極を先に形成加工し、その後にソース・ドレイン拡散領域を形成するといった従来の手法によって、メタルゲートを形成できる。このため、煩雑化やコストの上昇は回避することができる。また、ダマシンプロセスでのトランジスタのチェネル領域およびゲート絶縁膜の最表面への最露出の問題も回避できる。したがって、そのようなプロセスを用いた場合のデバイス性能自体の性能および信頼性の劣化も、同時に回避することができる。
【００２９】
なお、ｐ型ＭＩＳトランジスタのゲート電極としてＭｏＣを用いる場合には、上述したプロセスにおいて、次のような変更を加えればよい。具体的には、図３に示したｐ型ウェル領域上のみにＣｒＢｒ2層を形成した状態で、Ｃをイオン注入する。その結果、ｐ型ウェル領域ではＣｒＢｒ2層がキャップ層として作用して、ｎ型ウェル領域のＭｏにのみ選択的にＣを導入することができる。その後、ソース・ドレイン領域の不純物活性化工程で、ＭｏＣを同時に形成することができる。Ｃの注入量が１×１６ｃｍ-2以上であれば、これを達成することができる。また、他の方法として、Ｍｏ堆積前にフォトリソグラフィー法により、ｎ型ウェル領域にのみＳｉＯ2上にＣを吸着、又は５ｎｍ程度堆積する。その後、前述のプロセスを行なうことによって、ＭｏＣをｎ型ウェル領域のゲート電極／ゲート絶縁膜界面に形成することができる。この場合には、追加される工程が多いため、Ｃのイオン注入を用いる方法のほうがより好ましい。これらによって、ＭｏＣからなるゲート電極を有するｐ型ＭＩＳトランジスタを形成することができる。
【００３０】
図６乃至図９には、図１で示した半導体装置の第２の製造方法を示す。
【００３１】
まず、ｐ型シリコン基板上に、イオン注入によりｐ型不純物領域（ｐ型ウェル）およびｎ型不純物領域（ｎ型ウェル）を形成する。素子分離はシャロー・トレンチ法により形成しておく。シリコン基板の表面を熱酸化して、膜厚２ｎｍのシリコン熱酸化膜１を形成し、全面にＭｏＢ2層４を堆積する。ＭｏＢ2層４は、例えばスパッタリング法により堆積することができる。ＭｏＢ2層４上には、Ｚｒ層１４を例えばスパッタリング法により全面に堆積する。さらに、リソグラフィーによるパターニングを行なうことにより、図６に示すようにｐ型ＭＩＳトランジスタ形成領域（ｎ−ウェル領域）に選択的にＺｒ層１４を残置する。
【００３２】
ＺｒＢ2の生成熱３００ｋＪ／ｍｏｌであり、ＭｏＢ2の生成熱（−１２３ｋＪ／ｍｏｌ）よりも負に大きく安定である。したがって、９００℃程度で熱処理を行なうと、ＭｏＢ2層４中のＢはＺｒ層１４中に拡散して図７に示すようにＺｒＢ2層７が形成される。Ｚｒ層１４は、その下層にあるＭｏＢ2層４中のＢを吸収するホウ素吸収膜として作用するということができる。その結果、ｐ型ＭＩＳトランジスタ形成領域におけるＭｏＢ2層４はＭｏ層５に変化する。シリコン酸化膜１に接してＭｏ層５が形成されるように、Ｂを十分にＺｒ層１４中に拡散させることが必要である。このときの、熱処理条件に関しても第１の製造方法におけるＣｒＢ２中からのＢの拡散の工程同様に、融点の１／３程度の温度で、ＭｏＢ2層４およびＺｒ層１４の膜厚に応じて、最適な温度を適宜選択すればよい。なお、ＺｒＢ2の他にも、生成熱の絶対値がＭｏＢ2よりも大きな任意の金属ホウ化物が形成されるように、金属を選択してホウ素吸収膜を堆積することができる。例えば、Ｈｆ、Ｔｉ、Ｔａ、Ｎｄ、およびＣｅなどである。
【００３３】
その後、ＺｒＢ2層７をエッチング除去して、ｎ型ウェル領域にＭｏ層５を露出する。
こうしてｎウェル領域に形成されたＭｏ層５は、異方性エッチングにより下層のシリコン熱酸化膜１とともに加工する。ｐウェル領域のＭｏＢ2層４も同様に加工して、図８に示すようにゲート部を形成する。ゲート部をマスクとして用いて、半導体基板に砒素およびボロンをそれぞれイオン注入して、ｎ型およびｐ型ＭＩＳトランジスタのソース／ドレイン領域の高不純物濃度領域を形成する
ゲート部の側壁には、ゲート電極とソース・ドレイン領域との絶縁のための側壁３を形成し、全面にＮｉ膜（２０ｎｍ）をスパッタ蒸着して４００℃で熱処理を施す。未反応のＮｉを選択的に除去して、ソース・ドレイン領域のみに自己整合的にＮｉＳｉコンタクト電極２が形成される。こうして、図９に示す構造が得られる。第１の製造プロセスの場合と同様に高コスト化の抑制、デバイスの高性能化および高信頼性化を実現できる。
【００３４】
なお、ｐ型ＭＩＳトランジスタのゲート電極としてＭｏＣを用いる場合には、上述したプロセスにおいて、次のような変更を加えればよい。具体的には、ＭｏＢ2層４を堆積する前に、フォトリソグラフィーによりｎ型ウェル領域にのみＳｉＯ2上にＣを吸着又は５ｎｍ程度Ｃを堆積する。その後、前述のプロセスを行なうことによって、ＭｏＣをｎ型ウェル領域のゲート電極／ゲート絶縁膜界面に形成することができる。または、図９に示した工程の後に、逆にｎ型ウェル領域のみを露出させた状態でＣをイオン注入する。この工程を追加することによって、その後のソース・ドレイン領域の不純物活性化工程で、ＭｏＣを同時に形成することができる。Ｃの注入量が１×１６ｃｍ-2以上であれば、これを達成することができる。これによって、ＭｏＣからなるゲート電極を有するｐ型ＭＩＳトランジスタを形成することができる。
【００３５】
図１０乃至図１３には、図１で示した半導体装置の第３の製造方法を示す。
【００３６】
まず、ｐ型シリコン基板上に、イオン注入によりｐ型不純物領域（ｐ型ウェル）およびｎ型不純物領域（ｎ型ウェル）を形成する。素子分離はシャロー・トレンチ法により形成しておく。シリコン基板の表面を熱酸化して、膜厚２ｎｍのシリコン熱酸化膜１を形成し、全面にＭｏ層５を堆積する。Ｍｏ層５は、例えばスパッタリング法により堆積することができる。Ｍｏ層５上には、レジスト膜を全面に堆積し、リソグラフィーによるパターニングを行なって、ｐ型ＭＩＳトランジスタ形成領域（ｎ−ウェル領域）を選択的にマスクする。図１０に示すように、Ｍｏ層５が露出したｎ型ＭＩＳトランジスタ形成領域（ｐ−ウェル領域）に選択的に、Ｂのイオン注入を行なう。後の工程でシリコン熱酸化膜１に接してＭｏＢ2膜が形成されるように、ｐ−ウェル領域のＭｏ層５に高濃度にＢを注入する必要がある。Ｂの注入量が１×１６ｃｍ-2以上であれば、これを達成することができる。ｎウェル領域をマスクしていたレジスト膜は、イオン注入後、一般に用いられているレジスト剥離液により容易に剥離することができる。
【００３７】
その結果、ｐウェル領域には高濃度にＢが注入されたＭｏ層１３が形成され、異方性エッチングにより下層のシリコン熱酸化膜１とともにこれを加工する。ｎウェル領域のＭｏ層５も同様に加工して、図１１に示すようにゲート部を形成する。ゲート部をマスクとして用いて、半導体基板に砒素およびボロンをそれぞれイオン注入し、熱処理を施してｎ型およびｐ型ＭＩＳトランジスタのソース／ドレイン領域の高不純物濃度領域を形成する。
【００３８】
このとき、Ｍｏゲート中に注入されたＢによりｎ型ＭＩＳトランジスタのゲートは、図１２に示すようにＭｏＢ2層４となる。
【００３９】
ゲート部の側壁には、ゲート電極とソース・ドレイン領域との絶縁のための側壁３を形成し、全面にＮｉ膜（２０ｎｍ）をスパッタ蒸着して４００℃で熱処理を施す。未反応のＮｉを選択的に除去して、ソース・ドレイン領域のみに自己整合的にＮｉＳｉコンタクト電極２が形成される。こうして、図１３に示す構造が得られる。すでに説明したような形成プロセスと同様の効果が得られる。しかも、第１および第２のプロセスの場合のようなＣｒＢ2膜やＺｒＢ2膜を除去するためのエッチングは不要であり、工程はさらに簡略化されてコストの削減に繋がる。
【００４０】
なお、ｐ型ＭＩＳトランジスタのゲート電極としてＭｏＣを用いる場合には、上述したプロセスにおいて、次のような変更を加えればよい。具体的には、図１０に示した、Ｂ注入工程の直前または直後に、ｐ型ウェル領域をレジスト膜によりマスクし、ｎ型ウェル領域のみに選択的にＣをＭｏ中にイオン注入する工程を追加する。これによって、ソース／ドレイン領域の高不純物濃度領域の不純物を活性化する熱処理時に、ｐ型ＭＩＳトランジスタのゲート電極にＭｏＣを形成することができる。Ｃの注入量が１×１６ｃｍ-2以上であれば、これを達成することができる。また、別の方法として、Ｍｏ堆積の前にｎ型ウェル領域のみに選択的にＣを５ｎｍ程度吸着させ、後に行なう熱処理により電極／ＳｉＯ2界面のみにＭｏＣを形成する方法を用いてもよい。
【００４１】
（実施形態２）
図１４は、本実施形態にかかる半導体装置の断面図である。
【００４２】
ｐ型シリコン基板中に、ｐ型不純物領域（ｐ型ウェル）とｎ型不純物領域（ｎ型ウェル）が、分離して形成されている。ゲート絶縁膜は、双方とも通常のシリコン熱酸化膜１からなり、その膜厚は２ｎｍ以下が望ましい。ゲート絶縁膜の上にはゲート電極が形成されている。ゲート電極は、ｎ型ＭＩＳトランジスタについてはＭｏＢ2層４とＭｏ層５との積層構造からなり、ｐ型ＭＩＳトランジスタではＭｏ層５から成っている。いずれにおいても、ゲート電極の高さは５０ｎｍ程度が望ましい。
【００４３】
ｐ型ウェル中には、ゲート絶縁膜１を挟むように、ｎ型高濃度不純物領域であるソース領域およびドレイン領域が形成されている。また、ソース・ドレイン拡散層領域の上部にはコンタクト電極であるＮｉＳｉ層２が形成されている。こうして、ｐ型ウェル領域にｎ型ＭＩＳトランジスタが構成されている。一方、ｎ型ウェル領域では、ゲート絶縁膜１を挟むようにｐ型高濃度不純物領域であるソース領域およびドレイン領域が形成され、ソース・ドレイン拡散層領域の上部には、ｎ型ＭＩＳの場合と同様にＮｉＳｉ層２が形成されている。こうして、ｎ型不純物領域にｐ型ＭＩＳトランジスタが構成されている。ｎ型のＭＩＳトランジスタとｐ型のＭＩＳトランジスタとは相補的に働き、これらによってＣＭＩＳデバイスが構成される。
【００４４】
図１５乃至図１８には、図１４の半導体装置の製造方法を示す。
【００４５】
まず、ｐ型シリコン基板上に、イオン注入によりｐ型不純物領域（ｐ型ウェル）およびｎ型不純物領域（ｎ型ウェル）を形成する。素子分離はシャロー・トレンチ法により形成しておく。シリコン基板の表面を熱酸化して、膜厚２ｎｍのシリコン熱酸化膜１を形成し、ｐ型ＭＩＳトランジスタ領域をＳｉ3Ｎ4層９で選択的にキャップする。プラズマ化したＢ2Ｈ6ガスを用いて、図１５に示すようにｎ型ＭＩＳトランジス領域のシリコン熱酸化膜１表面にＢを吸着させることにより、ボロン層８を選択的に形成する。
【００４６】
ｐ型ＭＩＳトランジスタ領域をキャップしていたＳｉ3Ｎ4層９を除去し、図１６に示すように全面にＭｏ層５を成膜する。Ｍｏ層５は、例えばスパッタリング法あるいはＣＶＤ法により形成することができる。
【００４７】
次いで、リソグラフィーによるパターニングを行ない、異方性エッチングによりゲート部を加工する。砒素とボロンのイオン注入によりｎ型およびｐ型ＭＩＳトランジスタのソース／ドレイン領域の高不純物濃度領域を形成する。この工程時の不純物活性化熱処理時に、ゲート絶縁膜との界面でＭｏとＢとが反応し、ｎ型ＭＩＳトランジスタ領域におけるゲート絶縁膜界面には、図１７に示すようにＭｏＢ2層４が形成される。
【００４８】
ゲート部の側壁には、ゲート電極とソース・ドレイン領域との絶縁のための側壁３を形成し、全面にＮｉ膜（２０ｎｍ）をスパッタ蒸着して４００℃で熱処理を施す。未反応のＮｉを選択的に除去して、ソース・ドレイン領域のみに自己整合的にＮｉＳｉコンタクト電極２が形成される。こうして、図１８に示す構造が得られる。
【００４９】
上述した形成プロセスでは、ｎ型ＭＩＳ領域に形成されるＭｏＢ2層４の膜厚は２〜３ｎｍ以下となる。デバイスで必要とされる、シリコン基板から絶縁膜を介してのゲート電極の仕事関数は、ゲート絶縁膜との界面におけるゲート電極の仕事関数により決定される。したがって、仕事関数を決定する材料は、少なくともゲート絶縁膜との界面に存在していればよい。本実施形態におけるゲート電極の仕事関数は、ｎ型ＭＩＳトランジスタではＭｏＢ2の仕事関数となり、ｐ型ＭＩＳトランジスタではＭｏの仕事関数となる。また、導電型によらず、いずれのゲート電極も、そのほとんどがＭｏから成っている。そのため、ｎ型ＭＩＳトランジスタでのゲート電極は、さらに低抵抗となってデバイスの高速動作が実現できる。また、ゲート絶縁膜界面以外は、単一材料であることからゲート加工時のエッチングも容易になり、プロセスをさらに簡略にすることができる。
【００５０】
なお、ｐ型ＭＩＳトランジスタのゲート電極としてＭｏＣを用いる場合には、上述したプロセスにおいて、次のような変更を加えればよい。具体的には、図１６の工程後に、ｐ型ウェル領域をレジスト膜によりマスクし、ｎウェル領域のみに選択的にＣをＭｏ中に注入する工程を追加する。こうすることで、ソース／ドレイン領域の高不純物濃度領域の不純物を活性化する熱処理時に、ｐ型ＭＩＳトランジスタのゲート電極にＭｏＣを形成することができる。また、別の方法として、図１５に示した工程時のＳｉ3Ｎ4マスクの代わりにレジストマスクを用いる。その後、レジストマスクを剥離溶液又はドライエッチングによって剥離する。剥離され表面に露出したＳｉＯ2膜表面には、レジストに含まれるＣが残留Ｃとして、表面吸着された状態となっている。このＳｉＯ2表面にＭｏを堆積し、後の熱工程を通すことによって、ｎ型ウェル領域のみに電極／ＳｉＯ2界面にＭｏＣを形成することができる。これによって、ＭｏＣからなるゲート電極を有するｐ型ＭＩＳトランジスタを形成することができる。
【００５１】
（実施形態３）
図１９は、本実施形態にかかる半導体装置の断面図である。
【００５２】
ｐ型シリコン基板中に、ｐ型不純物領域（ｐ型ウェル）とｎ型不純物領域（ｎ型ウェル）が、分離して形成されている。ゲート絶縁膜は、双方とも通常のシリコン熱酸化膜１であり、２ｎｍ以下が望ましい。ゲート絶縁膜の上にはゲート電極が形成されている。ｎ型ＭＩＳトランジスタのゲート電極はＭｏＢ2層４とＣｒＢ2層６との積層構造であり、ｎ型ＭＩＳトランジスタの電極は、Ｍｏ層５、ＴａＳｉＮ層１０およびＣｒＢ2層６の積層構造から成っている。ゲート電極の高さは５０ｎｍ程度が望ましく、それぞれの電極高さの差を小さくするため、ＴａＳｉＮ層は５ｎｍ以下が望ましい。
【００５３】
ｐ型ウェル中には、ゲート絶縁膜を挟むように、ｎ型高濃度不純物領域であるソース領域およびドレイン領域が形成されている。また、ソース・ドレイン拡散層領域の上部にはコンタクト電極であるＮｉＳｉ層２が形成されている。こうして、ｐ型ウェル領域にｎ型ＭＩＳトランジスタが構成されている。一方、ｎ型ウェル領域では、ゲート絶縁膜を挟むようにｐ型高濃度不純物領域であるソース領域およびドレイン領域が形成され、ソース・ドレイン拡散層領域の上部には、ｎ型ＭＩＳトランジスタの場合と同様にＮｉＳｉ層２が形成されている。こうして、ｎ型不純物領域にはｐ型ＭＩＳトランジスタが構成される。
【００５４】
ｎ型のＭＩＳトランジスタとｐ型のＭＩＳトランジスタとは相補的に働き、これらによってＣＭＩＳデバイスが構成される。本実施形態では、ｐ型ＭＩＳトランジスタのゲート電極においては、ＴａＳｉＮ層１０がバリア層として作用し、ＣｒＢ2層６からのＭｏ層５へのＢ拡散が阻害される。ＴａＳｉＮ以外にも、ＴａＮ、ＴｉＮ、あるいはＴｉＳｉＮなどを用いてバリア層を形成することができる。
【００５５】
図２０乃至図２３には、図１９に示した半導体装置の製造方法の一例を示す。
【００５６】
まず、ｐ型シリコン基板上に、イオン注入によりｐ型不純物領域（ｐ型ウェル）およびｎ型不純物領域（ｎ型ウェル）を形成する。素子分離はシャロー・トレンチ法により形成しておく。シリコン基板の表面を熱酸化して、膜厚２ｎｍのシリコン熱酸化膜１を形成し、全面にＭｏ層５およびＴａＳｉＮ層１０を積層して成膜する。これらの層は、例えばスパッタリング法あるいはＣＶＤ法により成膜することができ、いずれの膜厚も３ｎｍとした。その後、リソグラフィーによるパターニングを行なってｎ型ＭＩＳデバイス領域のＴａＳｉＮ層１０を選択的に除去し、図２０に示すようにｐ型ＭＩＳデバイス領域にＴａＳｉＮ層１０を残置した。
【００５７】
続いて、図２１に示すようにＣｒＢ2層６を、４５ｎｍの膜厚で全面にスパッタ成膜し、異方性エッチングによりゲート部を加工する。砒素とボロンのイオン注入によりｎ型およびｐ型ＭＩＳトランジスタのソース／ドレイン領域の高不純物濃度領域を形成する。不純物活性化のための熱処理の際、ｎ型ＭＩＳデバイス形成領域のゲート電極においてＣｒＢ2層６からＭｏ層５中へＢが拡散して、図２２に示すようにＭｏＢ2層４が形成される。一方、ｐ型ＭＩＳトランジスタ領域では、ＴａＳｉＮ層１０がバリア層として作用するので、ゲート絶縁膜１界面近傍はＭｏ層５のまま保たれる。
【００５８】
ゲート部の側壁には、ゲート電極とソース・ドレイン領域との絶縁のための側壁３を形成し、全面にＮｉ膜（２０ｎｍ）をスパッタ蒸着して４００℃で熱処理を施す。未反応のＮｉを選択的に除去して、ソース・ドレイン領域のみに自己整合的にＮｉＳｉコンタクト電極２が形成される。こうして、図２３に示す構造が得られる。
【００５９】
本実施形態においては、ゲート電極のほとんどの部分をＣｒＢ2により構成する。このＣｒＢ2は、比抵抗がＭｏＢ2の半分程度（ＣｒＢ2：２１μΩ・ｃｍ）であることから実施形態１の場合よりも、ｎ型ＭＩＳトランジスタのゲート電極がより低抵抗となって、デバイス動作が高速化される。
【００６０】
なお、ｐ型ＭＩＳトランジスタのゲート電極の界面層としてＭｏＣを用いる場合には、上述したプロセスにおいて、次のような変更を加えればよい。具体的には、ＴａＳｉＮ層１０堆積の直前に、Ｃ膜の堆積工程を追加する。こうすることで、図２０で示したＴａＳｉＮ層１０の代わりにＴａＳｉＮとＣ膜の積層構造になる。その後の不純物活性化のための熱処理の際に、ｎ型ＭＩＳデバイス形成領域においてＭｏがＭｏＢ2へと変化すると同時に、ｐ型ＭＩＳデバイス形成領域においてもＭｏがＭｏＣへと変化する。堆積するＣ膜の厚さは、ＭｏをＭｏＣに変化させるのに十分な膜厚であればよく、Ｍｏ膜厚により最適な膜厚を適宜選べばよい。これによって、ＭｏＣ層を有するゲート電極を備えたｐ型ＭＩＳトランジスタを形成することができる。
【００６１】
（実施形態４）
図２４は、本実施形態に係る半導体装置の断面図である。
【００６２】
ｐ型シリコン基板中に、ｐ型不純物領域（ｐ型ウェル）とｎ型不純物領域（ｎ型ウェル）が、分離して形成されている。ゲート絶縁膜は、双方とも通常のシリコン熱酸化膜１であり、２ｎｍ以下が望ましい。ゲート絶縁膜の上にはゲート電極が形成されている。ｎ型ＭＩＳトランジスタのゲート電極は、ＭｏＢ2層４、ＴａＳｉＮ層１０およびＺｒ層１４の積層構造であり、ｐ型ＭＩＳトランジスタのゲート電極は、Ｍｏ層５およびＺｒＢ2層７の積層構造から成っている。ゲート電極の高さは５０ｎｍ程度が望ましく、それぞれの電極高さの差を小さくするため、ＴａＳｉＮ層１０の膜厚は５ｎｍ以下が望ましい。
【００６３】
ｐ型ウェル中には、ゲート絶縁膜１を挟むように、ｎ型高濃度不純物領域であるソース領域およびドレイン領域が形成されている。また、ソース・ドレイン拡散層領域の上部にはコンタクト電極であるＮｉＳｉ層２が形成されている。こうして、ｐ型ウェル領域にｎ型ＭＩＳトランジスタが構成されている。一方、ｎ型ウェル領域では、ゲート絶縁膜１を挟むようにｐ型高濃度不純物領域であるソース領域およびドレイン領域が形成され、ソース・ドレイン拡散層領域の上部にはｎ型ＭＩＳの場合と同様にＮｉＳｉが形成されている。こうして、ｎ型不純物領域にｐ型ＭＩＳトランジスタが構成されている。
【００６４】
ｎ型ＭＩＳトランジスタとｐ型のＭＩＳトランジスタとは相補的に働き、これらによってＣＭＩＳデバイスが構成される。本実施形態にかかる半導体装置は、マスク層としてのＴａＳｉＮ層１０をｐ型ウェル領域のみに選択的に形成し、ＣｒＢ2層６をＺｒＢ2層７に変更する以外は、基本的には図２０乃至図２３のプロセスにしたがって製造することができる。
【００６５】
以下の実施形態においては、ｎ型およびｐ型ＭＩＳトランジスタのそれぞれのゲート電極について実施形態１の構造を用いるが、実施形態２乃至５に示したいずれの構造を用いても有効である。
【００６６】
（実施形態５）
図２５は、本実施形態に係る半導体装置の断面図である。
【００６７】
図示する半導体装置は、ソース領域およびドレイン領域の高濃度不純物領域を設けずにシリサイド積層構造に置き換えられている以外は、図１の構造と同様である。かかる構造は、いわゆるショットキー・ソース・ドレインｎ型ＭＯＳトランジスタである。
【００６８】
Ｎｉシリサイド以外にもゲート電極部同様、金属的な電気伝導特性を示す種々の金属シリサイドに置き換えることができる。特に、ショットキー・ソース・ドレインＭＩＳトランジスタでは、導電型に対してショットキー障壁の低いソース・ドレイン電極材料が必要とされるため、それぞれの導電型に対してショットキー障壁の低い２種類の金属シリサイドの組み合わせを適宜選択して用いればよい。例えば、ｎ型ＭＩＳトランジスタに対しては、電子に対してのショットキー障壁が低いＥｒなどの希土類金属シリサイドを用い、ｐ型ＭＩＳトランジスタでは、正孔に対してショットキー障壁の低いＰｔシリサイドなどの貴金属シリサイドを用いる。以下の実施例でも、ソース・ドレイン領域に関して高濃度不純物領域の代わりに金属シリサイドに置き換え、ショットキー・ソース・ドレイン構造にすることは有効である。
【００６９】
（実施形態６）
図２６は、本実施形態に係る半導体装置の断面図である。
【００７０】
まず、貼り合わせ法によりＳＯＩ基板を作製し、イオン注入によりｐ型不純物領域（ｐ型ウェル）およびｎ型不純物領域（ｎ型ウェル）を形成する。注入される不純物濃度は、１×１０17ｃｍ-3以下が望ましい。また、活性領域となる単結晶シリコン層の膜厚は、５ｎｍ以下と薄いことが望ましい。素子分離は、局所酸化法やシャロー・トレンチ法で形成することもでき、メサ型でも構わない。このＳＯＩ基板にｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとが形成されて、ＣＭＩＳデバイスを構成している。
【００７１】
形成されるトランジスタの構造は、図１に示した実施形態１の場合と同様である。ゲート絶縁膜は、双方とも通常のシリコン熱酸化膜１であり、ゲート絶縁膜の上にはゲート電極が形成されている。ゲート電極は、ｎ型ＭＩＳトランジスタにおいてはＭｏＢ2層４からなり、ｐ型ＭＩＳトランジスタではＭｏ層５からなっている。本実施形態においては、チャネル部は全て空乏化しており、いわゆる完全空乏型ＳＯＩ−ＣＭＩＳトランジスタである。
【００７２】
図２７のグラフには、Ｓｉ単結晶膜厚と仕事関数との関係を示す。ここでの仕事関数は、完全空乏型ＳＯＩデバイスにおいて、４５ｎｍ技術世代以降で要求される閾値０．１５ｅＶを得るための仕事関数である。単結晶シリコン層が５ｎｍ以下になると、単結晶シリコン層薄膜化による量子効果によって、反転層電子が高い準位を占有するようになる。このため、完全空乏型デバイスにおいても、ｎ型およびｐ型でバルクＳｉ基板を用いた場合と同様の仕事関数を有する金属ゲート電極が必要となる。
【００７３】
したがって、活性Ｓｉ単結晶層が薄膜化され量子効果が顕在化する５ｎｍ以下の領域では、本実施形態のようにｎ型ＭＩＳデバイスのゲート電極にはＭｏＢを用い、ｐ型ＭＩＳデバイスのゲート電極にＭｏを用いることによって、それぞれ適正な閾値に制御することが可能となる。特に、ｐ型ＭＩＳトランジスタではＳＯＩ−Ｓｉ膜厚が２乃至３ｎｍであることが好ましく、ｎ型ＭＩＳトランジスタでは、０．５乃至１ｎｍであることが好ましい。また、本実施形態ではＳＯＩ構造を作製するに当たって、貼り合わせ法を用いているが、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）やＥｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒといった手法によりＳＯＩ構造を作製することもできる。
【００７４】
（実施形態８）
図２８は、本実施形態に係る半導体装置の断面図である。
【００７５】
ｐ型シリコン基板上には堆積シリコン酸化膜が形成され、その上にトランジスタのソース・ドレインを成すＦｉｎ構造が形成されている。図示する構造では、このＦｉｎ構造は、ｐ型Ｓｉ層１１とＳｉＮ層９との積層構造、およびｎ型Ｓｉ層１２とＳｉＮ層９との積層構造から構成されるが、Ｓｉ単層またはＳｉＮ以外の絶縁層により構成することもできる。
【００７６】
こうしたＦｉｎ構造と交差するようにゲート電極が形成されており、その接触界面にはゲート絶縁膜としてシリコン酸化膜１が形成されている。この構造は、Ｆｉｎ部の両方の側面部分にチャネル部を有するＭＩＳトランジスタが形成された、いわゆるダブルゲートＭＩＳトランジスタである。Ｆｉｎ部にＳｉ単層を用いた場合には、Ｆｉｎの上部もチャネル領域となり、トライゲートＭＩＳトランジスタとなる。
【００７７】
ｎ型ＭＩＳトランジスタにおけるゲート電極はＭｏＢ2層４により構成し、ｐ型ＭＩＳトランジスタにおけるゲート電極はＭｏ層５から構成される。図示していないが、ソース・ドレイン部としては、チャネル領域を挟むように、ｐ型のＦｉｎにはｎ型高濃度不純物領域のソース領域およびドレイン領域が形成され、ｎ型不純物のＦｉｎにはｐ型高濃度不純物領域のソース領域およびドレイン領域が形成される。また、本実施形態のような三次元構造のデバイス素子では、高さ方向における不純物濃度を均一にすることが極めて困難であるので、図２５に示した実施形態５の場合と同様にショットキー・ソース・ドレイン構造をとってもよい。
【００７８】
このような構造とした場合も、図２６に示した実施形態６のＳＯＩ−ＭＩＳトランジスタと同様に完全空乏型デバイスとなる。チャネル部Ｆｉｎの厚さが５ｎｍ以下になると、量子効果によってｎ型およびｐ型でバルクＳｉ基板を用いた場合と同様の仕事関数を有する金属ゲート電極が必要となる。また、三次元構造デバイスの場合には、不純物のポリＳｉ電極へのイオン注入が極めて困難であるため、ＭｏＢおよびＭｏでの閾値制御は絶大な効果がある。
【００７９】
本実施形態ではＦｉｎ構造のダブルゲートＭＩＳトランジスタを用いたが、平面型ダブルゲートＣＭＩＳトランジスタ、縦型ダブルゲートＣＭＩＳトランジスタ等、その他の三次元構造のデバイス素子を用いることもできる。
【図面の簡単な説明】
【００８０】
【図１】本発明の一実施形態に係る半導体装置の断面図。
【図２】本発明の一実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図３】図２に続く工程を表わす断面図。
【図４】図３に続く工程を表わす断面図。
【図５】図４に続く工程を表わす断面図。
【図６】本発明の他の実施形態に係る半導体装置の断面図。
【図７】図６に続く工程を表わす断面図。
【図８】図７に続く工程を表わす断面図。
【図９】図８に続く工程を表わす断面図。
【図１０】本発明の他の実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図１１】図１０に続く工程を表わす断面図。
【図１２】図１１に続く工程を表わす断面図。
【図１３】図１２に続く工程を表わす断面図。
【図１４】本発明の他の実施形態に係る半導体装置の断面図。
【図１５】本発明の他の実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図１６】図１５に続く工程を表わす断面図。
【図１７】図１６に続く工程を表わす断面図。
【図１８】図１７に続く工程を表わす断面図。
【図１９】本発明の他の実施形態に係る半導体装置の断面図。
【図２０】本発明の他の実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図２１】図２０に続く工程を表わす断面図。
【図２２】図２１に続く工程を表わす断面図。
【図２３】図２２に続く工程を表わす断面図。
【図２４】本発明の他の実施形態に係る半導体装置の断面図。
【図２５】本発明の他の実施形態に係る半導体装置の断面図。
【図２６】本発明の他の実施形態に係る半導体装置の断面図。
【図２７】完全空乏型デバイスにおいて必要とされる仕事関数の単結晶シリコン層膜厚依存性を表わすグラフ図。
【図２８】本発明の他の実施形態に係る半導体装置の断面図。
【符号の説明】
【００８１】
１…ゲート絶縁膜（シリコン熱酸化膜）； ２…ＮｉＳｉ層； ３…シリコン窒化膜
４…モリブデンボライド層； ５…モリブデン（Ｍｏ）層
６…クロムボライド（ＣｒＢ2）層； ７…ジルコニウムボライド（ＺｒＢ2）層
８…ボロン層； ９…シリコン窒化物（Ｓｉ3Ｎ4）層； １０…ＴａＳｉＮ層
１１…ｐ型シリコン層； １２…ｎ型シリコン層
１３…Ｂが高濃度に注入されたＭｏ層； １４…ジルコニウム層。
【技術分野】
【０００１】
本発明は半導体装置に係り、特に高度な情報処理を実現するシリコン超集積回路を構成するＣＭＩＳデバイスに関する。
【背景技術】
【０００２】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるＣＭＩＳデバイスの高性能化が必要である。素子の性能は、基本的には比例縮小則により高められてきたが、近年、種々の物性的限界により素子の極微細化による高性能化、および素子そのものの動作が困難な状況にある。
【０００３】
その１つに、多結晶Ｓｉゲート電極の空乏化による電気的絶縁膜の薄膜化阻害の問題が挙げられる。ＭＩＳデバイスの高性能化は比例縮小測に従い、ゲート絶縁膜の薄膜化により達成されてきたが、多結晶Ｓｉゲート電極の空乏化と、反転層容量の存在によって次第に困難になりつつある。ゲート酸化膜厚が１ｎｍを切る技術世代では、酸化膜容量に対して多結晶Ｓｉゲート電極の空乏化容量は３０％程度に達してしまう。多結晶Ｓｉゲート電極をメタルゲート電極で置き換えることによって、空乏化容量を低減することができる。また、ゲート電極の低抵抗化の観点からもメタルゲート電極が望まれている。
【０００４】
しかしながら、ＣＭＩＳデバイスでは導電型に応じて適正な閾値を得るため、仕事関数の異なるゲート電極が必要とされ、単純にメタルゲートを用いた場合には、２種類の金属材料を使用しなければならない。それに伴って、製造プロセスの煩雑化を招き高コスト化が避けられない状況にある。メタルゲートの製造プロセスの簡易化技術として、シリサイド中への不純物導入技術が提案されている（例えば、非特許文献１参照）ものの、仕事関数制御範囲が狭くＣＭＩＳデバイスで適正な閾値電圧を得るための仕事関数が得られない。また、合金化による仕事関数制御が試みられている（例えば、非特許文献２参照）。Ｒｕ−Ｔａ合金化では、Ｒｕによるデバイス性能の劣化および製造装置への金属汚染が問題となる。
【非特許文献１】Ｊ．Ｋｅｄｚｉｅｒｓｋｉ ｅｔ ａｌ．ＩＥＤＭ２００２ ｐ．２４７
【非特許文献２】Ｈ．Ｚｈｏｎｇ ｅｔ ａｌ．，ＩＥＤＭ２００１ ｐ．４６７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、低抵抗でゲート空乏化が起こらず、高温において安定であるとともに、仕事関数が制御されたゲート電極を有するＣＭＩＳデバイスを提供することを目的とする。
【０００６】
また、本発明は、工程を煩雑化することなく、ＣＭＩＳデバイスを製造する方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様にかかる半導体装置は、素子分離領域を有する半導体基板と、
前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｐ型ＭＩＳトランジスタと、
前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｎ型ＭＩＳトランジスタとを具備し、
前記ｐ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に第１の金属を有し、前記ｎ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に、前記第１の金属のホウ化物を有することを特徴とする。
【０００８】
本発明の他の態様にかかる半導体装置は、素子分離領域を有する半導体基板と、
前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｐ型ＭＩＳトランジスタと、
前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｎ型ＭＩＳトランジスタとを具備し、
前記ｐ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に第１の金属の炭化物を有し、前記ｎ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に、前記第１の金属のホウ化物を有することを特徴とする。
【０００９】
本発明の一態様にかかる半導体装置の製造方法は、ｐ型不純物領域およびｎ型不純物領域が分離形成された半導体基板上に、絶縁膜を形成する工程、
前記絶縁膜上に、金属膜を形成する工程、
前記ｐ型不純物領域における前記金属膜の上に、ホウ素源膜を選択的に形成する工程、
前記ホウ素源膜が形成された前記半導体基板を熱処理して、前記ｐ型不純物領域における前記金属膜を前記絶縁膜との界面までホウ素化し、金属ホウ化物膜を選択的に形成する工程、
前記金属ホウ化物膜を加工して、前記ｐ型不純物領域にｎ型ＭＩＳトランジスタのゲート電極を形成する工程、
前記金属膜を加工して、前記ｎ型不純物領域にｐ型ＭＩＳトランジスタのゲート電極を形成する工程、および
前記ゲート電極の側面に側壁絶縁膜を形成する工程を特徴とする。
【００１０】
本発明の他の態様にかかる半導体装置の製造方法は、ｐ型不純物領域およびｎ型不純物領域が分離形成された半導体基板上に、絶縁膜を形成する工程、
前記絶縁膜上に、金属ホウ化物膜を形成する工程、
前記ｎ型不純物領域における前記金属ホウ化物膜の上に、ホウ素吸収膜を選択的に形成する工程、
前記ホウ素吸収膜が形成された前記半導体基板を熱処理して、前記ｎ型不純物領域における前記金属ホウ化物膜からホウ素を拡散させて、前記絶縁膜に接して金属膜を選択的に形成する工程、
前記金属ホウ化物膜を加工して、前記ｐ型不純物領域にｎ型ＭＩＳトランジスタのゲート電極を形成する工程、
前記金属膜を加工して、前記ｎ型不純物領域にｐ型ＭＩＳトランジスタのゲート電極を形成する工程、および
前記ゲート電極の側面に側壁絶縁膜を形成する工程を特徴とする。
【００１１】
本発明の他の態様にかかる半導体装置の製造方法は、ｐ型不純物領域およびｎ型不純物領域が分離形成された半導体基板上に、絶縁膜を形成する工程、
前記絶縁膜上に、金属膜を形成する工程、
前記ｐ型不純物領域における前記金属膜に選択的にホウ素をイオン注入して、金属ホウ化物膜を形成する工程、
前記金属ホウ化物膜を加工して、前記ｐ型不純物領域にｎ型ＭＩＳトランジスタのゲート電極を形成する工程、
前記金属膜を加工して、前記ｎ型不純物領域にｐ型ＭＩＳトランジスタのゲート電極を形成する工程、および
前記ゲート電極の側面に側壁絶縁膜を形成する工程を特徴とする。
【００１２】
本発明の他の態様にかかる半導体装置の製造方法は、ｐ型不純物領域およびｎ型不純物領域が分離形成された半導体基板上に、絶縁膜を形成する工程、
前記ｐ型不純物領域における前記絶縁膜にホウ素を吸着させて、選択的にボロン層を形成する工程、
前記ボロン層および前記絶縁膜の上に金属膜を形成する工程、
前記金属膜が形成された前記半導体基板を熱処理して、前記ボロン層から前記金属膜にホウ素を拡散させて、前記絶縁膜に接して金属ホウ化物膜を前記ｐ型不純物領域に選択的に形成する工程、
前記金属ホウ化物膜を加工して、前記ｐ型不純物領域にｎ型ＭＩＳトランジスタのゲート電極を形成する工程、
前記金属膜を加工して、前記ｎ型不純物領域にｐ型ＭＩＳトランジスタのゲート電極を形成する工程、および
前記ゲート電極の側面に側壁絶縁膜を形成する工程を特徴とする。
【発明の効果】
【００１３】
本発明によれば、低抵抗でゲート空乏化が起こらず、高温において安定であるとともに、仕事関数が制御されたゲート電極を有するＣＭＩＳデバイスが提供される。また本発明によれば、工程を煩雑化することなく、かかるＣＭＩＳデバイスを製造する方法が提供される。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施形態を説明する。
【００１５】
（実施形態１）
図１は、本実施形態に係る半導体装置の断面図である。
【００１６】
図示する半導体装置においては、ｐ型シリコン基板中に、ｐ型不純物領域（ｐ型ウェル）とｎ型不純物領域（ｎ型ウェル）が、分離して形成されている。ゲート絶縁膜１は、ｎ型およびｐ型のいずれの不純物領域においても通常のシリコン熱酸化膜からなり、その膜厚は２ｎｍ以下が望ましい。ゲート絶縁膜１の上には、ゲート電極が設けられている。ゲート電極は、ｎ型ＭＩＳトランジスタにおいてはＭｏＢ2層４からなり、ｐ型ＭＩＳトランジスタではＭｏ層５からなる。いずれにおいても、ゲート電極の高さは５０ｎｍ程度が望ましい。
【００１７】
ｐ型ウェル中には、ゲート絶縁膜１を挟むように、ｎ型高濃度不純物領域であるソース領域およびドレイン領域が形成されている。また、ソース・ドレイン拡散層領域の上部にはコンタクト電極であるニッケルシリサイド（ＮｉＳｉ）層２が形成されている。こうして、ｐ型ウェル領域にｎ型ＭＩＳトランジスタが構成されている。一方、ｎ型ウェル領域では、ゲート絶縁膜を挟むようにｐ型高濃度不純物領域であるソース領域およびドレイン領域が形成され、ソース・ドレイン拡散層領域の上部には、ｎ型ＭＩＳの場合と同様にＮｉＳｉ層２が形成されている。こうして、ｎ型不純物領域にｐ型ＭＩＳトランジスタが形成されている。
【００１８】
ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとは相補的に働き、これらによってＣＭＩＳデバイスが構成される。ここでは、ソース・ドレイン領域の上部コンタクト材料としてＮｉＳｉを用いているが、それ以外に金属的な電気伝導特性を示す種々のシリサイドを用いることもできる。例えば、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、およびＥｒ等である。
【００１９】
また、ゲート絶縁膜としてシリコン酸化膜を用いているが、シリコン酸化膜よりも誘電率が高い絶縁膜材料（高誘電体絶縁膜）でも構わない。例えば、Ｓｉ3Ｎ4，Ａｌ2Ｏ3，Ｔａ2Ｏ5，ＴｉＯ2，Ｌａ2Ｏ5，ＣｅＯ2，ＺｒＯ2，ＨｆＯ2，ＳｒＴｉＯ3，およびＰｒ2Ｏ3等を用いることができる。さらに、ＺｒシリケートやＨｆシリケートのように、シリコン酸化物に金属イオンを混合した材料も有効に用いることができ、それらの材料を組み合わせたものでもよい。各世代のトランジスタで必要な材料を適宜選択して、用いればよい。
【００２０】
ゲート電極の材料としては、比抵抗が低く（５０μΩ・ｃｍ以下）かつソース・ドレイン不純物活性化熱処理（１０００℃程度）に耐えうる耐熱性を有する材料が求められる。ゲート電極材料の仕事関数についても、多結晶Ｓｉ電極で現在実現されている仕事関数値と同程度の値が要求される。具体的には、ｎ型ＭＩＳトランジスタではＳｉ伝導帯下端近傍の４ｅＶ程度であり、ｐ型ＭＩＳトランジスタではＳｉ価電子帯上端近傍の５ｅＶ程度である。
【００２１】
ＭｏＢ2およびＭｏは、融点がそれぞれ２１００℃および２８９６℃であり、耐熱性に優れた材料である。また、これらの材料の比抵抗は、それぞれ４５μΩ・ｃｍおよび５μΩ・ｃｍと非常に低い。さらに、それらの仕事関数は、ＭｏＢ2については３．９ｅＶ、Ｍｏでは４．９ｅＶである。したがって、ＭｏＢ2およびＭｏは、ゲート電極材料として全ての要求を備えた材料であるということができる。Ｍｏは、その炭化物であるＭｏＣに変更することもできる。ＭｏＣは、融点が２６９５℃と耐熱性に優れており、仕事関数は５．２ｅＶである。よって、さらなる仕事関数の変調が可能である。以下の実施形態においては、ｐ型ＭＩＳトランジスタのゲート電極としてＭｏを用いて説明するが、ＭｏＣを用いても無論有効である。
【００２２】
以下に示すように、こうした電極材料を組み合わせて用いることによって、製造プロセスを煩雑化することなく、従来の多結晶Ｓｉ電極形成を用いた場合と同様のトランジスタ形成手順を用いることができる。ゆえに、簡単にメタルゲート電極をＣＭＩＳデバイスに導入することが可能となる。
【００２３】
図２乃至図５は、図1に示した半導体装置の第１の製造方法を示す断面図である。
【００２４】
まず、ｐ型シリコン基板上に、イオン注入によりｐ型不純物領域（ｐ型ウェル）およびｎ型不純物領域（ｎ型ウェル）を形成する。素子分離はシャロー・トレンチ法により形成しておく。シリコン基板の表面を熱酸化して、膜厚２ｎｍのシリコン熱酸化膜１を形成し、全面にＭｏ層５を堆積する。Ｍｏ層５は、例えばスパッタリング法により堆積することができる。あるいは、Ｍｏ（Ｃ5Ｈ5）2Ｈ2やＭｏ（Ｃｈ3Ｃ5Ｈ5）2Ｈ2などのガスを用いたＣＶＤ法により、Ｍｏ層５を堆積してもよい。Ｍｏ層５上には、ＣｒＢｒ2層を例えばスパッタリング法により全面に堆積する。さらに、リソグラフィーによるパターニングを行なって、図２に示すようにｎ型ＭＩＳトランジスタ形成領域（ｐ−ウェル領域）に選択的にＣｒＢ2層６を残置する。
【００２５】
ＭｏＢ2の生成熱は−１２３ｋＪ／ｍｏｌであり、ＣｒＢ2の生成熱（−９４．２ｋＪ／ｍｏｌ）よりも負に大きく安定である。したがって、９００℃程度で熱処理を行なうと、ＣｒＢ2層６中のＢはＭｏ層５中に拡散して、図３に示すようにＭｏＢ2層４が選択的に形成される。熱処理温度に関しては、Ｍｏ層の膜厚により適正な条件が異なる。一般的に、固体界面での固相反応や固相拡散は、その物質の融点の約１／３の温度（℃）で起こり始めることが知られている。よって、熱処理の条件は、固相反応や固相拡散の起こる温度又はそれ以上の温度で、Ｍｏの膜厚に応じ最適な条件を選べばよい。ＣｒＢ2層６は、その下層のＭｏ層５にＢを供給するホウ素源膜として作用する。シリコン熱酸化膜１に接してＭｏＢ2層４が形成されるように、Ｂを十分にＭｏ層５中に拡散させることが必要である。なお、ＣｒＢ2の他にも、生成熱の絶対値がＭｏＢ2よりも小さい任意の金属ホウ化物をホウ素源膜として用いることができる。例えば、ＭｎＢ2、ＣｏＢ、ＡｌＢ2、ＦｅＢ、ＭｇＢ2、およびＮｉＢなどである。
【００２６】
こうしてｐ型ウェル領域に形成されたＭｏＢ2層４は、異方性エッチングにより下層のシリコン熱酸化膜１とともに加工する。ｎ型ウェル領域のＭｏ層５も同様に加工して、図４に示すようにゲート部を形成する。ゲート部をマスクとして用いて、半導体基板に砒素およびボロンをそれぞれイオン注入して、ｎ型およびｐ型ＭＩＳトランジスタのソース／ドレイン領域の高不純物濃度領域を形成する。
【００２７】
ゲート部の側壁には、ゲート電極とソース・ドレイン領域との絶縁のための側壁３を形成し、全面にＮｉ膜（２０ｎｍ）をスパッタ蒸着して４００℃で熱処理を施す。未反応のＮｉを選択的に除去して、ソース・ドレイン領域のみに自己整合的にＮｉＳｉコンタクト電極２が形成される。こうして、図５に示す構造が得られる。
【００２８】
ＭｏＢ2およびＭｏは、いずれもソース・ドレイン活性化熱処理に耐え得る高温安定な材料である。一般的にメタルゲート電極を用いる場合には、その耐熱性ゆえにＲｅｐｌａｃｅｍｅｎｔやダマシンプロセスが必須となり、それに伴なうダミーゲート形成やＣＭＰ工程が必要とされる。しかしながら、本実施形態によれば、ＭｏＢ2およびＭｏとも高耐熱性であるので、多結晶Ｓｉゲート電極を用いた場合と同様のプロセスでトランジスタを形成することができる。すなわち、ゲート電極を先に形成加工し、その後にソース・ドレイン拡散領域を形成するといった従来の手法によって、メタルゲートを形成できる。このため、煩雑化やコストの上昇は回避することができる。また、ダマシンプロセスでのトランジスタのチェネル領域およびゲート絶縁膜の最表面への最露出の問題も回避できる。したがって、そのようなプロセスを用いた場合のデバイス性能自体の性能および信頼性の劣化も、同時に回避することができる。
【００２９】
なお、ｐ型ＭＩＳトランジスタのゲート電極としてＭｏＣを用いる場合には、上述したプロセスにおいて、次のような変更を加えればよい。具体的には、図３に示したｐ型ウェル領域上のみにＣｒＢｒ2層を形成した状態で、Ｃをイオン注入する。その結果、ｐ型ウェル領域ではＣｒＢｒ2層がキャップ層として作用して、ｎ型ウェル領域のＭｏにのみ選択的にＣを導入することができる。その後、ソース・ドレイン領域の不純物活性化工程で、ＭｏＣを同時に形成することができる。Ｃの注入量が１×１６ｃｍ-2以上であれば、これを達成することができる。また、他の方法として、Ｍｏ堆積前にフォトリソグラフィー法により、ｎ型ウェル領域にのみＳｉＯ2上にＣを吸着、又は５ｎｍ程度堆積する。その後、前述のプロセスを行なうことによって、ＭｏＣをｎ型ウェル領域のゲート電極／ゲート絶縁膜界面に形成することができる。この場合には、追加される工程が多いため、Ｃのイオン注入を用いる方法のほうがより好ましい。これらによって、ＭｏＣからなるゲート電極を有するｐ型ＭＩＳトランジスタを形成することができる。
【００３０】
図６乃至図９には、図１で示した半導体装置の第２の製造方法を示す。
【００３１】
まず、ｐ型シリコン基板上に、イオン注入によりｐ型不純物領域（ｐ型ウェル）およびｎ型不純物領域（ｎ型ウェル）を形成する。素子分離はシャロー・トレンチ法により形成しておく。シリコン基板の表面を熱酸化して、膜厚２ｎｍのシリコン熱酸化膜１を形成し、全面にＭｏＢ2層４を堆積する。ＭｏＢ2層４は、例えばスパッタリング法により堆積することができる。ＭｏＢ2層４上には、Ｚｒ層１４を例えばスパッタリング法により全面に堆積する。さらに、リソグラフィーによるパターニングを行なうことにより、図６に示すようにｐ型ＭＩＳトランジスタ形成領域（ｎ−ウェル領域）に選択的にＺｒ層１４を残置する。
【００３２】
ＺｒＢ2の生成熱３００ｋＪ／ｍｏｌであり、ＭｏＢ2の生成熱（−１２３ｋＪ／ｍｏｌ）よりも負に大きく安定である。したがって、９００℃程度で熱処理を行なうと、ＭｏＢ2層４中のＢはＺｒ層１４中に拡散して図７に示すようにＺｒＢ2層７が形成される。Ｚｒ層１４は、その下層にあるＭｏＢ2層４中のＢを吸収するホウ素吸収膜として作用するということができる。その結果、ｐ型ＭＩＳトランジスタ形成領域におけるＭｏＢ2層４はＭｏ層５に変化する。シリコン酸化膜１に接してＭｏ層５が形成されるように、Ｂを十分にＺｒ層１４中に拡散させることが必要である。このときの、熱処理条件に関しても第１の製造方法におけるＣｒＢ２中からのＢの拡散の工程同様に、融点の１／３程度の温度で、ＭｏＢ2層４およびＺｒ層１４の膜厚に応じて、最適な温度を適宜選択すればよい。なお、ＺｒＢ2の他にも、生成熱の絶対値がＭｏＢ2よりも大きな任意の金属ホウ化物が形成されるように、金属を選択してホウ素吸収膜を堆積することができる。例えば、Ｈｆ、Ｔｉ、Ｔａ、Ｎｄ、およびＣｅなどである。
【００３３】
その後、ＺｒＢ2層７をエッチング除去して、ｎ型ウェル領域にＭｏ層５を露出する。
こうしてｎウェル領域に形成されたＭｏ層５は、異方性エッチングにより下層のシリコン熱酸化膜１とともに加工する。ｐウェル領域のＭｏＢ2層４も同様に加工して、図８に示すようにゲート部を形成する。ゲート部をマスクとして用いて、半導体基板に砒素およびボロンをそれぞれイオン注入して、ｎ型およびｐ型ＭＩＳトランジスタのソース／ドレイン領域の高不純物濃度領域を形成する
ゲート部の側壁には、ゲート電極とソース・ドレイン領域との絶縁のための側壁３を形成し、全面にＮｉ膜（２０ｎｍ）をスパッタ蒸着して４００℃で熱処理を施す。未反応のＮｉを選択的に除去して、ソース・ドレイン領域のみに自己整合的にＮｉＳｉコンタクト電極２が形成される。こうして、図９に示す構造が得られる。第１の製造プロセスの場合と同様に高コスト化の抑制、デバイスの高性能化および高信頼性化を実現できる。
【００３４】
なお、ｐ型ＭＩＳトランジスタのゲート電極としてＭｏＣを用いる場合には、上述したプロセスにおいて、次のような変更を加えればよい。具体的には、ＭｏＢ2層４を堆積する前に、フォトリソグラフィーによりｎ型ウェル領域にのみＳｉＯ2上にＣを吸着又は５ｎｍ程度Ｃを堆積する。その後、前述のプロセスを行なうことによって、ＭｏＣをｎ型ウェル領域のゲート電極／ゲート絶縁膜界面に形成することができる。または、図９に示した工程の後に、逆にｎ型ウェル領域のみを露出させた状態でＣをイオン注入する。この工程を追加することによって、その後のソース・ドレイン領域の不純物活性化工程で、ＭｏＣを同時に形成することができる。Ｃの注入量が１×１６ｃｍ-2以上であれば、これを達成することができる。これによって、ＭｏＣからなるゲート電極を有するｐ型ＭＩＳトランジスタを形成することができる。
【００３５】
図１０乃至図１３には、図１で示した半導体装置の第３の製造方法を示す。
【００３６】
まず、ｐ型シリコン基板上に、イオン注入によりｐ型不純物領域（ｐ型ウェル）およびｎ型不純物領域（ｎ型ウェル）を形成する。素子分離はシャロー・トレンチ法により形成しておく。シリコン基板の表面を熱酸化して、膜厚２ｎｍのシリコン熱酸化膜１を形成し、全面にＭｏ層５を堆積する。Ｍｏ層５は、例えばスパッタリング法により堆積することができる。Ｍｏ層５上には、レジスト膜を全面に堆積し、リソグラフィーによるパターニングを行なって、ｐ型ＭＩＳトランジスタ形成領域（ｎ−ウェル領域）を選択的にマスクする。図１０に示すように、Ｍｏ層５が露出したｎ型ＭＩＳトランジスタ形成領域（ｐ−ウェル領域）に選択的に、Ｂのイオン注入を行なう。後の工程でシリコン熱酸化膜１に接してＭｏＢ2膜が形成されるように、ｐ−ウェル領域のＭｏ層５に高濃度にＢを注入する必要がある。Ｂの注入量が１×１６ｃｍ-2以上であれば、これを達成することができる。ｎウェル領域をマスクしていたレジスト膜は、イオン注入後、一般に用いられているレジスト剥離液により容易に剥離することができる。
【００３７】
その結果、ｐウェル領域には高濃度にＢが注入されたＭｏ層１３が形成され、異方性エッチングにより下層のシリコン熱酸化膜１とともにこれを加工する。ｎウェル領域のＭｏ層５も同様に加工して、図１１に示すようにゲート部を形成する。ゲート部をマスクとして用いて、半導体基板に砒素およびボロンをそれぞれイオン注入し、熱処理を施してｎ型およびｐ型ＭＩＳトランジスタのソース／ドレイン領域の高不純物濃度領域を形成する。
【００３８】
このとき、Ｍｏゲート中に注入されたＢによりｎ型ＭＩＳトランジスタのゲートは、図１２に示すようにＭｏＢ2層４となる。
【００３９】
ゲート部の側壁には、ゲート電極とソース・ドレイン領域との絶縁のための側壁３を形成し、全面にＮｉ膜（２０ｎｍ）をスパッタ蒸着して４００℃で熱処理を施す。未反応のＮｉを選択的に除去して、ソース・ドレイン領域のみに自己整合的にＮｉＳｉコンタクト電極２が形成される。こうして、図１３に示す構造が得られる。すでに説明したような形成プロセスと同様の効果が得られる。しかも、第１および第２のプロセスの場合のようなＣｒＢ2膜やＺｒＢ2膜を除去するためのエッチングは不要であり、工程はさらに簡略化されてコストの削減に繋がる。
【００４０】
なお、ｐ型ＭＩＳトランジスタのゲート電極としてＭｏＣを用いる場合には、上述したプロセスにおいて、次のような変更を加えればよい。具体的には、図１０に示した、Ｂ注入工程の直前または直後に、ｐ型ウェル領域をレジスト膜によりマスクし、ｎ型ウェル領域のみに選択的にＣをＭｏ中にイオン注入する工程を追加する。これによって、ソース／ドレイン領域の高不純物濃度領域の不純物を活性化する熱処理時に、ｐ型ＭＩＳトランジスタのゲート電極にＭｏＣを形成することができる。Ｃの注入量が１×１６ｃｍ-2以上であれば、これを達成することができる。また、別の方法として、Ｍｏ堆積の前にｎ型ウェル領域のみに選択的にＣを５ｎｍ程度吸着させ、後に行なう熱処理により電極／ＳｉＯ2界面のみにＭｏＣを形成する方法を用いてもよい。
【００４１】
（実施形態２）
図１４は、本実施形態にかかる半導体装置の断面図である。
【００４２】
ｐ型シリコン基板中に、ｐ型不純物領域（ｐ型ウェル）とｎ型不純物領域（ｎ型ウェル）が、分離して形成されている。ゲート絶縁膜は、双方とも通常のシリコン熱酸化膜１からなり、その膜厚は２ｎｍ以下が望ましい。ゲート絶縁膜の上にはゲート電極が形成されている。ゲート電極は、ｎ型ＭＩＳトランジスタについてはＭｏＢ2層４とＭｏ層５との積層構造からなり、ｐ型ＭＩＳトランジスタではＭｏ層５から成っている。いずれにおいても、ゲート電極の高さは５０ｎｍ程度が望ましい。
【００４３】
ｐ型ウェル中には、ゲート絶縁膜１を挟むように、ｎ型高濃度不純物領域であるソース領域およびドレイン領域が形成されている。また、ソース・ドレイン拡散層領域の上部にはコンタクト電極であるＮｉＳｉ層２が形成されている。こうして、ｐ型ウェル領域にｎ型ＭＩＳトランジスタが構成されている。一方、ｎ型ウェル領域では、ゲート絶縁膜１を挟むようにｐ型高濃度不純物領域であるソース領域およびドレイン領域が形成され、ソース・ドレイン拡散層領域の上部には、ｎ型ＭＩＳの場合と同様にＮｉＳｉ層２が形成されている。こうして、ｎ型不純物領域にｐ型ＭＩＳトランジスタが構成されている。ｎ型のＭＩＳトランジスタとｐ型のＭＩＳトランジスタとは相補的に働き、これらによってＣＭＩＳデバイスが構成される。
【００４４】
図１５乃至図１８には、図１４の半導体装置の製造方法を示す。
【００４５】
まず、ｐ型シリコン基板上に、イオン注入によりｐ型不純物領域（ｐ型ウェル）およびｎ型不純物領域（ｎ型ウェル）を形成する。素子分離はシャロー・トレンチ法により形成しておく。シリコン基板の表面を熱酸化して、膜厚２ｎｍのシリコン熱酸化膜１を形成し、ｐ型ＭＩＳトランジスタ領域をＳｉ3Ｎ4層９で選択的にキャップする。プラズマ化したＢ2Ｈ6ガスを用いて、図１５に示すようにｎ型ＭＩＳトランジス領域のシリコン熱酸化膜１表面にＢを吸着させることにより、ボロン層８を選択的に形成する。
【００４６】
ｐ型ＭＩＳトランジスタ領域をキャップしていたＳｉ3Ｎ4層９を除去し、図１６に示すように全面にＭｏ層５を成膜する。Ｍｏ層５は、例えばスパッタリング法あるいはＣＶＤ法により形成することができる。
【００４７】
次いで、リソグラフィーによるパターニングを行ない、異方性エッチングによりゲート部を加工する。砒素とボロンのイオン注入によりｎ型およびｐ型ＭＩＳトランジスタのソース／ドレイン領域の高不純物濃度領域を形成する。この工程時の不純物活性化熱処理時に、ゲート絶縁膜との界面でＭｏとＢとが反応し、ｎ型ＭＩＳトランジスタ領域におけるゲート絶縁膜界面には、図１７に示すようにＭｏＢ2層４が形成される。
【００４８】
ゲート部の側壁には、ゲート電極とソース・ドレイン領域との絶縁のための側壁３を形成し、全面にＮｉ膜（２０ｎｍ）をスパッタ蒸着して４００℃で熱処理を施す。未反応のＮｉを選択的に除去して、ソース・ドレイン領域のみに自己整合的にＮｉＳｉコンタクト電極２が形成される。こうして、図１８に示す構造が得られる。
【００４９】
上述した形成プロセスでは、ｎ型ＭＩＳ領域に形成されるＭｏＢ2層４の膜厚は２〜３ｎｍ以下となる。デバイスで必要とされる、シリコン基板から絶縁膜を介してのゲート電極の仕事関数は、ゲート絶縁膜との界面におけるゲート電極の仕事関数により決定される。したがって、仕事関数を決定する材料は、少なくともゲート絶縁膜との界面に存在していればよい。本実施形態におけるゲート電極の仕事関数は、ｎ型ＭＩＳトランジスタではＭｏＢ2の仕事関数となり、ｐ型ＭＩＳトランジスタではＭｏの仕事関数となる。また、導電型によらず、いずれのゲート電極も、そのほとんどがＭｏから成っている。そのため、ｎ型ＭＩＳトランジスタでのゲート電極は、さらに低抵抗となってデバイスの高速動作が実現できる。また、ゲート絶縁膜界面以外は、単一材料であることからゲート加工時のエッチングも容易になり、プロセスをさらに簡略にすることができる。
【００５０】
なお、ｐ型ＭＩＳトランジスタのゲート電極としてＭｏＣを用いる場合には、上述したプロセスにおいて、次のような変更を加えればよい。具体的には、図１６の工程後に、ｐ型ウェル領域をレジスト膜によりマスクし、ｎウェル領域のみに選択的にＣをＭｏ中に注入する工程を追加する。こうすることで、ソース／ドレイン領域の高不純物濃度領域の不純物を活性化する熱処理時に、ｐ型ＭＩＳトランジスタのゲート電極にＭｏＣを形成することができる。また、別の方法として、図１５に示した工程時のＳｉ3Ｎ4マスクの代わりにレジストマスクを用いる。その後、レジストマスクを剥離溶液又はドライエッチングによって剥離する。剥離され表面に露出したＳｉＯ2膜表面には、レジストに含まれるＣが残留Ｃとして、表面吸着された状態となっている。このＳｉＯ2表面にＭｏを堆積し、後の熱工程を通すことによって、ｎ型ウェル領域のみに電極／ＳｉＯ2界面にＭｏＣを形成することができる。これによって、ＭｏＣからなるゲート電極を有するｐ型ＭＩＳトランジスタを形成することができる。
【００５１】
（実施形態３）
図１９は、本実施形態にかかる半導体装置の断面図である。
【００５２】
ｐ型シリコン基板中に、ｐ型不純物領域（ｐ型ウェル）とｎ型不純物領域（ｎ型ウェル）が、分離して形成されている。ゲート絶縁膜は、双方とも通常のシリコン熱酸化膜１であり、２ｎｍ以下が望ましい。ゲート絶縁膜の上にはゲート電極が形成されている。ｎ型ＭＩＳトランジスタのゲート電極はＭｏＢ2層４とＣｒＢ2層６との積層構造であり、ｎ型ＭＩＳトランジスタの電極は、Ｍｏ層５、ＴａＳｉＮ層１０およびＣｒＢ2層６の積層構造から成っている。ゲート電極の高さは５０ｎｍ程度が望ましく、それぞれの電極高さの差を小さくするため、ＴａＳｉＮ層は５ｎｍ以下が望ましい。
【００５３】
ｐ型ウェル中には、ゲート絶縁膜を挟むように、ｎ型高濃度不純物領域であるソース領域およびドレイン領域が形成されている。また、ソース・ドレイン拡散層領域の上部にはコンタクト電極であるＮｉＳｉ層２が形成されている。こうして、ｐ型ウェル領域にｎ型ＭＩＳトランジスタが構成されている。一方、ｎ型ウェル領域では、ゲート絶縁膜を挟むようにｐ型高濃度不純物領域であるソース領域およびドレイン領域が形成され、ソース・ドレイン拡散層領域の上部には、ｎ型ＭＩＳトランジスタの場合と同様にＮｉＳｉ層２が形成されている。こうして、ｎ型不純物領域にはｐ型ＭＩＳトランジスタが構成される。
【００５４】
ｎ型のＭＩＳトランジスタとｐ型のＭＩＳトランジスタとは相補的に働き、これらによってＣＭＩＳデバイスが構成される。本実施形態では、ｐ型ＭＩＳトランジスタのゲート電極においては、ＴａＳｉＮ層１０がバリア層として作用し、ＣｒＢ2層６からのＭｏ層５へのＢ拡散が阻害される。ＴａＳｉＮ以外にも、ＴａＮ、ＴｉＮ、あるいはＴｉＳｉＮなどを用いてバリア層を形成することができる。
【００５５】
図２０乃至図２３には、図１９に示した半導体装置の製造方法の一例を示す。
【００５６】
まず、ｐ型シリコン基板上に、イオン注入によりｐ型不純物領域（ｐ型ウェル）およびｎ型不純物領域（ｎ型ウェル）を形成する。素子分離はシャロー・トレンチ法により形成しておく。シリコン基板の表面を熱酸化して、膜厚２ｎｍのシリコン熱酸化膜１を形成し、全面にＭｏ層５およびＴａＳｉＮ層１０を積層して成膜する。これらの層は、例えばスパッタリング法あるいはＣＶＤ法により成膜することができ、いずれの膜厚も３ｎｍとした。その後、リソグラフィーによるパターニングを行なってｎ型ＭＩＳデバイス領域のＴａＳｉＮ層１０を選択的に除去し、図２０に示すようにｐ型ＭＩＳデバイス領域にＴａＳｉＮ層１０を残置した。
【００５７】
続いて、図２１に示すようにＣｒＢ2層６を、４５ｎｍの膜厚で全面にスパッタ成膜し、異方性エッチングによりゲート部を加工する。砒素とボロンのイオン注入によりｎ型およびｐ型ＭＩＳトランジスタのソース／ドレイン領域の高不純物濃度領域を形成する。不純物活性化のための熱処理の際、ｎ型ＭＩＳデバイス形成領域のゲート電極においてＣｒＢ2層６からＭｏ層５中へＢが拡散して、図２２に示すようにＭｏＢ2層４が形成される。一方、ｐ型ＭＩＳトランジスタ領域では、ＴａＳｉＮ層１０がバリア層として作用するので、ゲート絶縁膜１界面近傍はＭｏ層５のまま保たれる。
【００５８】
ゲート部の側壁には、ゲート電極とソース・ドレイン領域との絶縁のための側壁３を形成し、全面にＮｉ膜（２０ｎｍ）をスパッタ蒸着して４００℃で熱処理を施す。未反応のＮｉを選択的に除去して、ソース・ドレイン領域のみに自己整合的にＮｉＳｉコンタクト電極２が形成される。こうして、図２３に示す構造が得られる。
【００５９】
本実施形態においては、ゲート電極のほとんどの部分をＣｒＢ2により構成する。このＣｒＢ2は、比抵抗がＭｏＢ2の半分程度（ＣｒＢ2：２１μΩ・ｃｍ）であることから実施形態１の場合よりも、ｎ型ＭＩＳトランジスタのゲート電極がより低抵抗となって、デバイス動作が高速化される。
【００６０】
なお、ｐ型ＭＩＳトランジスタのゲート電極の界面層としてＭｏＣを用いる場合には、上述したプロセスにおいて、次のような変更を加えればよい。具体的には、ＴａＳｉＮ層１０堆積の直前に、Ｃ膜の堆積工程を追加する。こうすることで、図２０で示したＴａＳｉＮ層１０の代わりにＴａＳｉＮとＣ膜の積層構造になる。その後の不純物活性化のための熱処理の際に、ｎ型ＭＩＳデバイス形成領域においてＭｏがＭｏＢ2へと変化すると同時に、ｐ型ＭＩＳデバイス形成領域においてもＭｏがＭｏＣへと変化する。堆積するＣ膜の厚さは、ＭｏをＭｏＣに変化させるのに十分な膜厚であればよく、Ｍｏ膜厚により最適な膜厚を適宜選べばよい。これによって、ＭｏＣ層を有するゲート電極を備えたｐ型ＭＩＳトランジスタを形成することができる。
【００６１】
（実施形態４）
図２４は、本実施形態に係る半導体装置の断面図である。
【００６２】
ｐ型シリコン基板中に、ｐ型不純物領域（ｐ型ウェル）とｎ型不純物領域（ｎ型ウェル）が、分離して形成されている。ゲート絶縁膜は、双方とも通常のシリコン熱酸化膜１であり、２ｎｍ以下が望ましい。ゲート絶縁膜の上にはゲート電極が形成されている。ｎ型ＭＩＳトランジスタのゲート電極は、ＭｏＢ2層４、ＴａＳｉＮ層１０およびＺｒ層１４の積層構造であり、ｐ型ＭＩＳトランジスタのゲート電極は、Ｍｏ層５およびＺｒＢ2層７の積層構造から成っている。ゲート電極の高さは５０ｎｍ程度が望ましく、それぞれの電極高さの差を小さくするため、ＴａＳｉＮ層１０の膜厚は５ｎｍ以下が望ましい。
【００６３】
ｐ型ウェル中には、ゲート絶縁膜１を挟むように、ｎ型高濃度不純物領域であるソース領域およびドレイン領域が形成されている。また、ソース・ドレイン拡散層領域の上部にはコンタクト電極であるＮｉＳｉ層２が形成されている。こうして、ｐ型ウェル領域にｎ型ＭＩＳトランジスタが構成されている。一方、ｎ型ウェル領域では、ゲート絶縁膜１を挟むようにｐ型高濃度不純物領域であるソース領域およびドレイン領域が形成され、ソース・ドレイン拡散層領域の上部にはｎ型ＭＩＳの場合と同様にＮｉＳｉが形成されている。こうして、ｎ型不純物領域にｐ型ＭＩＳトランジスタが構成されている。
【００６４】
ｎ型ＭＩＳトランジスタとｐ型のＭＩＳトランジスタとは相補的に働き、これらによってＣＭＩＳデバイスが構成される。本実施形態にかかる半導体装置は、マスク層としてのＴａＳｉＮ層１０をｐ型ウェル領域のみに選択的に形成し、ＣｒＢ2層６をＺｒＢ2層７に変更する以外は、基本的には図２０乃至図２３のプロセスにしたがって製造することができる。
【００６５】
以下の実施形態においては、ｎ型およびｐ型ＭＩＳトランジスタのそれぞれのゲート電極について実施形態１の構造を用いるが、実施形態２乃至５に示したいずれの構造を用いても有効である。
【００６６】
（実施形態５）
図２５は、本実施形態に係る半導体装置の断面図である。
【００６７】
図示する半導体装置は、ソース領域およびドレイン領域の高濃度不純物領域を設けずにシリサイド積層構造に置き換えられている以外は、図１の構造と同様である。かかる構造は、いわゆるショットキー・ソース・ドレインｎ型ＭＯＳトランジスタである。
【００６８】
Ｎｉシリサイド以外にもゲート電極部同様、金属的な電気伝導特性を示す種々の金属シリサイドに置き換えることができる。特に、ショットキー・ソース・ドレインＭＩＳトランジスタでは、導電型に対してショットキー障壁の低いソース・ドレイン電極材料が必要とされるため、それぞれの導電型に対してショットキー障壁の低い２種類の金属シリサイドの組み合わせを適宜選択して用いればよい。例えば、ｎ型ＭＩＳトランジスタに対しては、電子に対してのショットキー障壁が低いＥｒなどの希土類金属シリサイドを用い、ｐ型ＭＩＳトランジスタでは、正孔に対してショットキー障壁の低いＰｔシリサイドなどの貴金属シリサイドを用いる。以下の実施例でも、ソース・ドレイン領域に関して高濃度不純物領域の代わりに金属シリサイドに置き換え、ショットキー・ソース・ドレイン構造にすることは有効である。
【００６９】
（実施形態６）
図２６は、本実施形態に係る半導体装置の断面図である。
【００７０】
まず、貼り合わせ法によりＳＯＩ基板を作製し、イオン注入によりｐ型不純物領域（ｐ型ウェル）およびｎ型不純物領域（ｎ型ウェル）を形成する。注入される不純物濃度は、１×１０17ｃｍ-3以下が望ましい。また、活性領域となる単結晶シリコン層の膜厚は、５ｎｍ以下と薄いことが望ましい。素子分離は、局所酸化法やシャロー・トレンチ法で形成することもでき、メサ型でも構わない。このＳＯＩ基板にｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとが形成されて、ＣＭＩＳデバイスを構成している。
【００７１】
形成されるトランジスタの構造は、図１に示した実施形態１の場合と同様である。ゲート絶縁膜は、双方とも通常のシリコン熱酸化膜１であり、ゲート絶縁膜の上にはゲート電極が形成されている。ゲート電極は、ｎ型ＭＩＳトランジスタにおいてはＭｏＢ2層４からなり、ｐ型ＭＩＳトランジスタではＭｏ層５からなっている。本実施形態においては、チャネル部は全て空乏化しており、いわゆる完全空乏型ＳＯＩ−ＣＭＩＳトランジスタである。
【００７２】
図２７のグラフには、Ｓｉ単結晶膜厚と仕事関数との関係を示す。ここでの仕事関数は、完全空乏型ＳＯＩデバイスにおいて、４５ｎｍ技術世代以降で要求される閾値０．１５ｅＶを得るための仕事関数である。単結晶シリコン層が５ｎｍ以下になると、単結晶シリコン層薄膜化による量子効果によって、反転層電子が高い準位を占有するようになる。このため、完全空乏型デバイスにおいても、ｎ型およびｐ型でバルクＳｉ基板を用いた場合と同様の仕事関数を有する金属ゲート電極が必要となる。
【００７３】
したがって、活性Ｓｉ単結晶層が薄膜化され量子効果が顕在化する５ｎｍ以下の領域では、本実施形態のようにｎ型ＭＩＳデバイスのゲート電極にはＭｏＢを用い、ｐ型ＭＩＳデバイスのゲート電極にＭｏを用いることによって、それぞれ適正な閾値に制御することが可能となる。特に、ｐ型ＭＩＳトランジスタではＳＯＩ−Ｓｉ膜厚が２乃至３ｎｍであることが好ましく、ｎ型ＭＩＳトランジスタでは、０．５乃至１ｎｍであることが好ましい。また、本実施形態ではＳＯＩ構造を作製するに当たって、貼り合わせ法を用いているが、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）やＥｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒといった手法によりＳＯＩ構造を作製することもできる。
【００７４】
（実施形態８）
図２８は、本実施形態に係る半導体装置の断面図である。
【００７５】
ｐ型シリコン基板上には堆積シリコン酸化膜が形成され、その上にトランジスタのソース・ドレインを成すＦｉｎ構造が形成されている。図示する構造では、このＦｉｎ構造は、ｐ型Ｓｉ層１１とＳｉＮ層９との積層構造、およびｎ型Ｓｉ層１２とＳｉＮ層９との積層構造から構成されるが、Ｓｉ単層またはＳｉＮ以外の絶縁層により構成することもできる。
【００７６】
こうしたＦｉｎ構造と交差するようにゲート電極が形成されており、その接触界面にはゲート絶縁膜としてシリコン酸化膜１が形成されている。この構造は、Ｆｉｎ部の両方の側面部分にチャネル部を有するＭＩＳトランジスタが形成された、いわゆるダブルゲートＭＩＳトランジスタである。Ｆｉｎ部にＳｉ単層を用いた場合には、Ｆｉｎの上部もチャネル領域となり、トライゲートＭＩＳトランジスタとなる。
【００７７】
ｎ型ＭＩＳトランジスタにおけるゲート電極はＭｏＢ2層４により構成し、ｐ型ＭＩＳトランジスタにおけるゲート電極はＭｏ層５から構成される。図示していないが、ソース・ドレイン部としては、チャネル領域を挟むように、ｐ型のＦｉｎにはｎ型高濃度不純物領域のソース領域およびドレイン領域が形成され、ｎ型不純物のＦｉｎにはｐ型高濃度不純物領域のソース領域およびドレイン領域が形成される。また、本実施形態のような三次元構造のデバイス素子では、高さ方向における不純物濃度を均一にすることが極めて困難であるので、図２５に示した実施形態５の場合と同様にショットキー・ソース・ドレイン構造をとってもよい。
【００７８】
このような構造とした場合も、図２６に示した実施形態６のＳＯＩ−ＭＩＳトランジスタと同様に完全空乏型デバイスとなる。チャネル部Ｆｉｎの厚さが５ｎｍ以下になると、量子効果によってｎ型およびｐ型でバルクＳｉ基板を用いた場合と同様の仕事関数を有する金属ゲート電極が必要となる。また、三次元構造デバイスの場合には、不純物のポリＳｉ電極へのイオン注入が極めて困難であるため、ＭｏＢおよびＭｏでの閾値制御は絶大な効果がある。
【００７９】
本実施形態ではＦｉｎ構造のダブルゲートＭＩＳトランジスタを用いたが、平面型ダブルゲートＣＭＩＳトランジスタ、縦型ダブルゲートＣＭＩＳトランジスタ等、その他の三次元構造のデバイス素子を用いることもできる。
【図面の簡単な説明】
【００８０】
【図１】本発明の一実施形態に係る半導体装置の断面図。
【図２】本発明の一実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図３】図２に続く工程を表わす断面図。
【図４】図３に続く工程を表わす断面図。
【図５】図４に続く工程を表わす断面図。
【図６】本発明の他の実施形態に係る半導体装置の断面図。
【図７】図６に続く工程を表わす断面図。
【図８】図７に続く工程を表わす断面図。
【図９】図８に続く工程を表わす断面図。
【図１０】本発明の他の実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図１１】図１０に続く工程を表わす断面図。
【図１２】図１１に続く工程を表わす断面図。
【図１３】図１２に続く工程を表わす断面図。
【図１４】本発明の他の実施形態に係る半導体装置の断面図。
【図１５】本発明の他の実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図１６】図１５に続く工程を表わす断面図。
【図１７】図１６に続く工程を表わす断面図。
【図１８】図１７に続く工程を表わす断面図。
【図１９】本発明の他の実施形態に係る半導体装置の断面図。
【図２０】本発明の他の実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図２１】図２０に続く工程を表わす断面図。
【図２２】図２１に続く工程を表わす断面図。
【図２３】図２２に続く工程を表わす断面図。
【図２４】本発明の他の実施形態に係る半導体装置の断面図。
【図２５】本発明の他の実施形態に係る半導体装置の断面図。
【図２６】本発明の他の実施形態に係る半導体装置の断面図。
【図２７】完全空乏型デバイスにおいて必要とされる仕事関数の単結晶シリコン層膜厚依存性を表わすグラフ図。
【図２８】本発明の他の実施形態に係る半導体装置の断面図。
【符号の説明】
【００８１】
１…ゲート絶縁膜（シリコン熱酸化膜）； ２…ＮｉＳｉ層； ３…シリコン窒化膜
４…モリブデンボライド層； ５…モリブデン（Ｍｏ）層
６…クロムボライド（ＣｒＢ2）層； ７…ジルコニウムボライド（ＺｒＢ2）層
８…ボロン層； ９…シリコン窒化物（Ｓｉ3Ｎ4）層； １０…ＴａＳｉＮ層
１１…ｐ型シリコン層； １２…ｎ型シリコン層
１３…Ｂが高濃度に注入されたＭｏ層； １４…ジルコニウム層。
【特許請求の範囲】
【請求項１】
素子分離領域を有する半導体基板と、
前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｐ型ＭＩＳトランジスタと、
前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｎ型ＭＩＳトランジスタとを具備し、
前記ｐ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に第１の金属を有し、前記ｎ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に、前記第１の金属のホウ化物を有することを特徴とする半導体装置。
【請求項２】
素子分離領域を有する半導体基板と、
前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｐ型ＭＩＳトランジスタと、
前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｎ型ＭＩＳトランジスタとを具備し、
前記ｐ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に第１の金属の炭化物を有し、前記ｎ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に、前記第１の金属のホウ化物を有することを特徴とする半導体装置。
【請求項３】
前記第１の金属は、モリブデンであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板に形成された前記ソース／ドレイン領域は、高濃度不純物拡散領域であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記ｐ型ＭＩＳトランジスタにおける前記ゲート電極および前記ｎ型ＭＩＳトランジスタにおける前記ゲート電極は、いずれも上部にクロムボライド層を有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
ｐ型不純物領域およびｎ型不純物領域が分離形成された半導体基板上に、絶縁膜を形成する工程、
前記絶縁膜上に、金属膜を形成する工程、
前記ｐ型不純物領域における前記金属膜の上に、ホウ素源膜を選択的に形成する工程、
前記ホウ素源膜が形成された前記半導体基板を熱処理して、前記ｐ型不純物領域における前記金属膜を前記絶縁膜との界面までホウ素化し、金属ホウ化物膜を選択的に形成する工程、
前記金属ホウ化物膜を加工して、前記ｐ型不純物領域にｎ型ＭＩＳトランジスタのゲート電極を形成する工程、
前記金属膜を加工して、前記ｎ型不純物領域にｐ型ＭＩＳトランジスタのゲート電極を形成する工程、および
前記ゲート電極の側面に側壁絶縁膜を形成する工程
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
ｐ型不純物領域およびｎ型不純物領域が分離形成された半導体基板上に、絶縁膜を形成する工程、
前記絶縁膜上に、金属ホウ化物膜を形成する工程、
前記ｎ型不純物領域における前記金属ホウ化物膜の上に、ホウ素吸収膜を選択的に形成する工程、
前記ホウ素吸収膜が形成された前記半導体基板を熱処理して、前記ｎ型不純物領域における前記金属ホウ化物膜からホウ素を拡散させて、前記絶縁膜に接して金属膜を選択的に形成する工程、
前記金属ホウ化物膜を加工して、前記ｐ型不純物領域にｎ型ＭＩＳトランジスタのゲート電極を形成する工程、
前記金属膜を加工して、前記ｎ型不純物領域にｐ型ＭＩＳトランジスタのゲート電極を形成する工程、および
前記ゲート電極の側面に側壁絶縁膜を形成する工程
を具備することを特徴とする半導体装置の製造方法。
【請求項８】
ｐ型不純物領域およびｎ型不純物領域が分離形成された半導体基板上に、絶縁膜を形成する工程、
前記絶縁膜上に、金属膜を形成する工程、
前記ｐ型不純物領域における前記金属膜に選択的にホウ素をイオン注入して、金属ホウ化物膜を形成する工程、
前記金属ホウ化物膜を加工して、前記ｐ型不純物領域にｎ型ＭＩＳトランジスタのゲート電極を形成する工程、
前記金属膜を加工して、前記ｎ型不純物領域にｐ型ＭＩＳトランジスタのゲート電極を形成する工程、および
前記ゲート電極の側面に側壁絶縁膜を形成する工程
を具備することを特徴とする半導体装置の製造方法。
【請求項９】
ｐ型不純物領域およびｎ型不純物領域が分離形成された半導体基板上に、絶縁膜を形成する工程、
前記ｐ型不純物領域における前記絶縁膜にホウ素を吸着させて、選択的にボロン層を形成する工程、
前記ボロン層および前記絶縁膜の上に金属膜を形成する工程、
前記金属膜が形成された前記半導体基板を熱処理して、前記ボロン層から前記金属膜にホウ素を拡散させて、前記絶縁膜に接して金属ホウ化物膜を前記ｐ型不純物領域に選択的に形成する工程、
前記金属ホウ化物膜を加工して、前記ｐ型不純物領域にｎ型ＭＩＳトランジスタのゲート電極を形成する工程、
前記金属膜を加工して、前記ｎ型不純物領域にｐ型ＭＩＳトランジスタのゲート電極を形成する工程、および
前記ゲート電極の側面に側壁絶縁膜を形成する工程
を具備することを特徴とする半導体装置の製造方法。
【請求項１０】
前記ゲート電極の側面に前記側壁絶縁膜を形成する工程の前に、前記ゲート電極をマスクとして用いて前記半導体基板に不純物を注入し、高濃度不純物領域を形成する工程をさらに具備することを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
素子分離領域を有する半導体基板と、
前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｐ型ＭＩＳトランジスタと、
前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｎ型ＭＩＳトランジスタとを具備し、
前記ｐ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に第１の金属を有し、前記ｎ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に、前記第１の金属のホウ化物を有することを特徴とする半導体装置。
【請求項２】
素子分離領域を有する半導体基板と、
前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｐ型ＭＩＳトランジスタと、
前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｎ型ＭＩＳトランジスタとを具備し、
前記ｐ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に第１の金属の炭化物を有し、前記ｎ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に、前記第１の金属のホウ化物を有することを特徴とする半導体装置。
【請求項３】
前記第１の金属は、モリブデンであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板に形成された前記ソース／ドレイン領域は、高濃度不純物拡散領域であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記ｐ型ＭＩＳトランジスタにおける前記ゲート電極および前記ｎ型ＭＩＳトランジスタにおける前記ゲート電極は、いずれも上部にクロムボライド層を有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
ｐ型不純物領域およびｎ型不純物領域が分離形成された半導体基板上に、絶縁膜を形成する工程、
前記絶縁膜上に、金属膜を形成する工程、
前記ｐ型不純物領域における前記金属膜の上に、ホウ素源膜を選択的に形成する工程、
前記ホウ素源膜が形成された前記半導体基板を熱処理して、前記ｐ型不純物領域における前記金属膜を前記絶縁膜との界面までホウ素化し、金属ホウ化物膜を選択的に形成する工程、
前記金属ホウ化物膜を加工して、前記ｐ型不純物領域にｎ型ＭＩＳトランジスタのゲート電極を形成する工程、
前記金属膜を加工して、前記ｎ型不純物領域にｐ型ＭＩＳトランジスタのゲート電極を形成する工程、および
前記ゲート電極の側面に側壁絶縁膜を形成する工程
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
ｐ型不純物領域およびｎ型不純物領域が分離形成された半導体基板上に、絶縁膜を形成する工程、
前記絶縁膜上に、金属ホウ化物膜を形成する工程、
前記ｎ型不純物領域における前記金属ホウ化物膜の上に、ホウ素吸収膜を選択的に形成する工程、
前記ホウ素吸収膜が形成された前記半導体基板を熱処理して、前記ｎ型不純物領域における前記金属ホウ化物膜からホウ素を拡散させて、前記絶縁膜に接して金属膜を選択的に形成する工程、
前記金属ホウ化物膜を加工して、前記ｐ型不純物領域にｎ型ＭＩＳトランジスタのゲート電極を形成する工程、
前記金属膜を加工して、前記ｎ型不純物領域にｐ型ＭＩＳトランジスタのゲート電極を形成する工程、および
前記ゲート電極の側面に側壁絶縁膜を形成する工程
を具備することを特徴とする半導体装置の製造方法。
【請求項８】
ｐ型不純物領域およびｎ型不純物領域が分離形成された半導体基板上に、絶縁膜を形成する工程、
前記絶縁膜上に、金属膜を形成する工程、
前記ｐ型不純物領域における前記金属膜に選択的にホウ素をイオン注入して、金属ホウ化物膜を形成する工程、
前記金属ホウ化物膜を加工して、前記ｐ型不純物領域にｎ型ＭＩＳトランジスタのゲート電極を形成する工程、
前記金属膜を加工して、前記ｎ型不純物領域にｐ型ＭＩＳトランジスタのゲート電極を形成する工程、および
前記ゲート電極の側面に側壁絶縁膜を形成する工程
を具備することを特徴とする半導体装置の製造方法。
【請求項９】
ｐ型不純物領域およびｎ型不純物領域が分離形成された半導体基板上に、絶縁膜を形成する工程、
前記ｐ型不純物領域における前記絶縁膜にホウ素を吸着させて、選択的にボロン層を形成する工程、
前記ボロン層および前記絶縁膜の上に金属膜を形成する工程、
前記金属膜が形成された前記半導体基板を熱処理して、前記ボロン層から前記金属膜にホウ素を拡散させて、前記絶縁膜に接して金属ホウ化物膜を前記ｐ型不純物領域に選択的に形成する工程、
前記金属ホウ化物膜を加工して、前記ｐ型不純物領域にｎ型ＭＩＳトランジスタのゲート電極を形成する工程、
前記金属膜を加工して、前記ｎ型不純物領域にｐ型ＭＩＳトランジスタのゲート電極を形成する工程、および
前記ゲート電極の側面に側壁絶縁膜を形成する工程
を具備することを特徴とする半導体装置の製造方法。
【請求項１０】
前記ゲート電極の側面に前記側壁絶縁膜を形成する工程の前に、前記ゲート電極をマスクとして用いて前記半導体基板に不純物を注入し、高濃度不純物領域を形成する工程をさらに具備することを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２００６−６００４６（Ｐ２００６−６００４６Ａ）
【公開日】平成１８年３月２日（２００６．３．２）
【国際特許分類】
【出願番号】特願２００４−２４０８４７（Ｐ２００４−２４０８４７）
【出願日】平成１６年８月２０日（２００４．８．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年３月２日（２００６．３．２）
【国際特許分類】
【出願日】平成１６年８月２０日（２００４．８．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]