半導体装置の製造方法
【課題】 置換ゲート工程で発生する不良を防止できる半導体装置の製造方法を提供する。
【解決手段】本発明による半導体装置の製造方法は、半導体基板上にゲート絶縁膜および犠牲ゲート電極を含むゲートパターンを形成する段階、前記半導体基板および前記ゲートパターン上にエッチング停止層および絶縁層を形成する段階、前記エッチング停止層が露出するまで前記絶縁層を除去する段階、前記犠牲ゲート電極が露出するまで前記エッチング停止層をエッチバックする段階、前記犠牲ゲート電極を除去し、結果物の全体構造の上面に金属層を形成する段階、前記絶縁層が露出するまで前記金属層を除去する段階、および前記金属層を所定の深さでエッチバックする段階を含む。
【解決手段】本発明による半導体装置の製造方法は、半導体基板上にゲート絶縁膜および犠牲ゲート電極を含むゲートパターンを形成する段階、前記半導体基板および前記ゲートパターン上にエッチング停止層および絶縁層を形成する段階、前記エッチング停止層が露出するまで前記絶縁層を除去する段階、前記犠牲ゲート電極が露出するまで前記エッチング停止層をエッチバックする段階、前記犠牲ゲート電極を除去し、結果物の全体構造の上面に金属層を形成する段階、前記絶縁層が露出するまで前記金属層を除去する段階、および前記金属層を所定の深さでエッチバックする段階を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであって、より詳細には金属ゲート電極を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
最近ＭＯＳ電界効果トランジスタのゲート絶縁膜としてシリコン酸化物の代わりに高誘電率（ｈｉｇｈ−ｋ）誘電体を利用することによってゲート漏洩電流を減少させる技術が使用されている。
【０００３】
しかし、このような高誘電率の誘電体はゲート電極として使用されるポリシリコンと互換性がない恐れがあるため、高誘電率の誘電体を含む半導体素子では金属ゲート電極の使用が要求され得る。さらに、金属ゲート電極を含むＣＭＯＳ素子を製造する場合、ＮＭＯＳ領域のゲート電極とＰＭＯＳ領域のゲート電極を互いに異なる物質で形成することが要求されることもある。
【０００４】
上述の要求を満足させるために提案されたのが置換ゲート工程（ｒｅｐｌａｃｅｍｅｎｔ ｇａｔｅ ｐｒｏｃｅｓｓ）である。置換ゲート工程では犠牲ゲート電極および犠牲ゲート電極の両側壁にスペーサを形成した後、犠牲ゲート電極を除去することによって形成されるスペーサの間の空間に金属物質を埋めて金属ゲート電極を形成する。特許文献１に記載の電界効果型トランジスタは、犠牲ゲート電極のゲート電極膜およびゲート絶縁膜を除去した後、除去した場所に高誘電体膜および導体ゲート電極を形成する方法により製造される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−３０７０１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、置換ゲート工程で発生する不良を防止できる半導体装置の製造方法を提供するものである。
【０００７】
本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないまた他の課題は次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００８】
上述した課題を解決するための本発明による半導体装置の製造方法は、半導体基板上にゲート絶縁膜および犠牲ゲート電極を含むゲートパターンを形成する段階、半導体基板およびゲートパターン上にエッチング停止層および絶縁層を形成する段階、エッチング停止層が露出するまで絶縁層を除去する段階、犠牲ゲート電極が露出するまでエッチング停止層をエッチバックする段階、犠牲ゲート電極を除去し結果物の全体構造の上面に金属層を形成する段階、絶縁層が露出するまで金属層を除去する段階、および金属層をあらかじめ設定された目標の深さでエッチバックする段階を含む。
【０００９】
また、上述した課題を解決するための本発明による半導体装置の製造方法は、第１トランジスタ領域および第２トランジスタ領域を含む半導体基板を提供する段階、第１トランジスタ領域および第２トランジスタ領域の半導体基板上に各々第１ゲート絶縁膜および第２犠牲ゲート電極を含む第１ゲートパターンと第２ゲート絶縁膜および第２犠牲ゲート電極を含む第２ゲートパターンとを形成する段階、半導体基板、第１ゲートパターン、および第２ゲートパターン上にエッチング停止層および絶縁層を形成する段階、エッチング停止層が露出するまで絶縁層を除去する段階、第１犠牲ゲート電極および第２犠牲ゲート電極が露出するまでエッチング停止層をエッチバックする段階、第１犠牲ゲート電極を除去し、結果物の全体構造の上面に第１金属層を形成する段階、絶縁層が露出するまで第１金属層を除去する段階、第２犠牲ゲート電極を除去し、結果物の全体構造の上面に第２金属層を形成する段階、絶縁層が露出されるときまで第２金属層を除去する段階、および第１金属層をあらかじめ設定された目標の深さでエッチバックする段階を含む。
【００１０】
本発明のその他具体的な内容は詳細な説明および図面に含まれている。
【図面の簡単な説明】
【００１１】
【図１Ａ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｂ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｃ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｄ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｅ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｆ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｇ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｈ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｉ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｊ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｋ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｌ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｍ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図２】図１Ｍに示す工程が行われない場合に発生する不良を示す写真である。
【発明を実施するための形態】
【００１２】
本発明の利点、特徴、およびそれらを達成する方法は、添付される図面と共に詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されることが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇によってのみ定義される。なお、明細書全体にかけて、同一の参照符号は同一の構成要素を指す。
【００１３】
一つの素子が、他の素子と「接続された」または「カップリングされた」と参照されるときは、他の素子と直接連結またはカップリングされた場合、あるいは中間に他の素子を介在させた場合のすべてを含む。これに対し、一つの素子が異なる素子と「直接接続された」または「直接カップリングされた」と参照されるときは、間に他の素子を介在させないことを表わす。明細書全体にかけて、同一の参照符号は、同一の構成要素を参照する。「および／または」は、言及されたアイテムの各々および一つ以上のすべての組合せを含む。
【００１４】
「第１」、「第２」等が、多様な素子、構成要素および／またはセクションを説明するために使用される。しかしながら、これら素子、構成要素および／またはセクションは、これらの用語によって制限されないことはもちろんである。これらの用語は単に一つの素子、構成要素、またはセクションを他の素子、構成要素、またはセクションと区別するために使用されるものである。したがって、以下で言及される第１素子、第１構成要素、または第１セクションは、本発明の技術的思想内で第２素子、第２構成要素、または第２セクションであり得ることはもちろんである。
【００１５】
本明細書で使用された用語は、実施形態を説明するためであり、本発明を制限するものではない。本明細書において単数形は、文言で特別に言及しない限り、複数形をも含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、言及した構成要素、段階、動作、および／または素子は、一つ以上の他の構成要素、段階、動作、および／または素子の存在または追加を排除しない。
【００１６】
他に定義されなければ、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者に共通に理解され得る意味において使用されるものである。また、一般的に使用される辞典に定義されている用語は、明確に特別に定義されていない限り理想的にまたは過度に解釈されない。
【００１７】
（一実施形態）
本発明の実施形態による半導体装置は以下の図を参照することによってよく理解できるであろう。
【００１８】
図１Ａ〜図１Ｍは、本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【００１９】
図１Ａを参照すると、ＮＭＯＳ領域とＰＭＯＳ領域を有する基板１００内に素子分離膜１１０とｐ型ウェル１０３ｎおよびｎ型ウェル１０３ｐを形成し、ＮＭＯＳ領域およびＰＭＯＳ領域それぞれの基板１００上にゲート絶縁膜１２１ｎ、１２１ｐ、犠牲金属層１２３ｎ、１２３ｐ、犠牲ゲート電極１２５ｎ、１２５ｐ、ゲートハードマスク１２７ｎ、１２７ｐ、およびゲートスペーサ１２９ｎ、１２９ｐを含むゲートパターン１２０ｎ、１２０ｐを形成する。
具体的には、基板１００はＳｉなどの半導体材料からなるバルク基板であるかまたはＳＯＩ基板であってもよい。
【００２０】
素子分離膜１１０は、基板１００の活性領域を定義するためのものであって、例えばＳＴＩ工程を利用して形成されてもよい。
【００２１】
ＮＭＯＳ領域の基板１００内に形成されるｐ型ウェル１０３ｎは、フォトレジストパターンなどを利用してＮＭＯＳ領域を露出させた状態で基板１００内にｐ型不純物、例えばホウ素のイオン注入工程により形成されてもよく、ＰＭＯＳ領域の基板１００内に形成されるｎ型ウェル１０３ｐはフォトレジストパターンなどを利用してＰＭＯＳ領域を露出させた状態で基板１００内にｎ型不純物、例えばリンまたはヒ素のイオン注入工程により形成されてもよい。
【００２２】
ゲートパターン１２０ｎ、１２０ｐは、基板１００上にゲート絶縁膜１２１ｎ、１２１ｐ、犠牲金属層１２３ｎ、１２３ｐ、犠牲ゲート電極１２５ｎ、１２５ｐおよびゲートハードマスク１２７ｎ、１２７ｐを各々成す物質を順次に形成した後、この物質をパターニングすることによってゲート絶縁膜１２１ｎ、１２１ｐ、犠牲金属層１２３ｎ、１２３ｐ、犠牲ゲート電極１２５ｎ、１２５ｐおよびゲートハードマスク１２７ｎ、１２７ｐが順次に積層された構造物を形成し、この積層構造物の両側壁にゲートスペーサ１２９ｎ、１２９ｐを形成する一連の過程によって形成される。
【００２３】
ここで、ゲート絶縁膜１２１ｎ、１２１ｐは、シリコン酸化物より誘電率が高い高誘電率の誘電体で形成されてもよいがこれに限定されるものではなく、シリコン酸化物で形成されてもよい。高誘電率の誘電体は、ハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタン酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、または鉛亜鉛ニオブ酸塩を含む。このようなゲート絶縁膜１２１ｎ、１２１ｐは、蒸着方式、例えば、化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、物理気相成長法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、または原子層堆積法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）を利用して形成されてもよく、例えば６０Å以下の厚さを有する。
【００２４】
犠牲金属層１２３ｎ、１２３ｐは、自身の上面に置かれた材料と反応せず、高温に耐えられる金属物質、例えば、チタン窒化物で形成されてもよい。犠牲金属層１２３ｎ、１２３ｐは、スパッタリング法または原子層堆積法により形成されてもよい。
【００２５】
犠牲ゲート電極１２５ｎ、１２５ｐは、ポリシリコンでなされてもよく、蒸着方式を利用して形成されてもよく、例えば５００〜２０００Åの厚さを有してもよいが、このような数値は例示的に提示されたものであり、本発明の技術的思想を限定するものではない。このような犠牲ゲート電極１２５ｎ、１２５ｐは、あとで金属ゲート電極に置換される。
【００２６】
ゲートハードマスク１２７ｎ、１２７ｐは、シリコン窒化物で成されてもよく、例えば１００〜１０００Åの厚さを有してもよいが、このような数値は例示的に提示されたものであり、本発明の技術的思想を限定するものではない。
【００２７】
ゲートスペーサ１２９ｎ、１２９ｐは、ゲート絶縁膜１２１ｎ、１２１ｐ、犠牲金属層１２３ｎ、１２３ｐ、犠牲ゲート電極１２５ｎ、１２５ｐおよびゲートハードマスク１２７ｎ、１２７ｐが順次に積層された構造物、および基板１００の全面上にゲートスペーサ１２９ｎ、１２９ｐを成す絶縁物質を実質的に同一の厚さで蒸着した後、この絶縁物質を異方性エッチングすることによって形成されることができる。このようなゲートスペーサ１２９ｎ、１２９ｐはシリコン窒化物で形成されてもよい。
【００２８】
本図面には図示していないが、ゲートパターン１２０ｎ、１２０ｐを形成した後、ゲートパターン１２０ｎ、１２０ｐ両側の基板１００内に図示しない低濃度ソース／ドレーン領域を形成してもよい。低濃度ソース／ドレーン領域はＮＭＯＳ領域にはｎ型不純物、例えばリンまたはヒ素をイオン注入して、ＰＭＯＳ領域にはｐ型不純物、例えばホウ素をイオン注入した後、適切なアニーリング段階を実行することによって形成されることができる。
【００２９】
続いて、図１Ｂを参照すると、ＰＭＯＳ領域のゲートパターン１２０ｐ両側の基板１００を所定の深さでエッチングして第１トレンチＴ１を形成する。
【００３０】
具体的には、ＮＭＯＳ領域を絶縁物質やフォトレジストパターンで覆い、ＰＭＯＳ領域を露出させた状態で基板１００を等方性エッチングまたは異方性エッチングすることによって第１トレンチＴ１を形成する。このような第１トレンチＴ１は後述するエピタキシャル層を形成するためのものであって、第１トレンチＴ１の様々なサイズ（深さ、幅または図１Ｂの断面図に垂直する方向の幅）はＰＭＯＳ素子の動作を考慮して調節することができる。
【００３１】
続いて、図１Ｃを参照すると、第１トレンチＴ１内にシリコン合金を含むエピタキシャル層１０７を形成する。
【００３２】
具体的には、ＮＭＯＳ領域を絶縁物質などで覆い、ＰＭＯＳ領域を露出させた状態で第１トレンチＴ１の内表面に対し、プレクリーニングを行った後、エピタキシャル成長工程を利用してシリコン合金を含むエピタキシャル層１０７を形成する。エピタキシャル成長工程を利用すれば露出された基板１００領域でのみ選択的にエピタキシャル層１０７が成長するからＰＭＯＳ領域のゲートパターン１２０ｐは保護される。
【００３３】
シリコン合金を含むエピタキシャル層１０７は例えばシリコンゲルマニウム層であってもよい。また、エピタキシャル層１０７は高濃度のｐ型不純物、例えばホウ素がドーピングされた層であってもよく、これはエピタキシャル層１０７を成長させながらｐ型不純物を同時に（ｉｎｓｉｔｕ）ドーピングするか、またはドーピングされないエピタキシャル層１０７を成長させた後、ｐ型不純物をドーピングする方式によって形成されてもよい。ここで、高濃度とは、前述した低濃度ソース／ドレーン領域の濃度に比べて相対的に濃度が高いことを意味する。
【００３４】
このようにＰＭＯＳ領域の第１トレンチＴ１内にシリコン合金を含むエピタキシャル層１０７を形成する理由は、ＰＭＯＳ素子のチャネル領域にストレスを与え、圧縮変形を誘発することによってＰＭＯＳ素子の動作特性を改善するためである。このとき、エピタキシャル成長工程の特性から、エピタキシャル層１０７の表面は基板１００の表面よりは上にあり、犠牲ゲート電極１２５ｐの表面より若干低い程度の高さに位置する。例えば、エピタキシャル層１０７の表面の高さと犠牲ゲート電極１２５ｐの表面の高さとの差は１０００Å以下であってもよい。
【００３５】
本図面には図示していないが、エピタキシャル層１０７の形成段階前または形成段階後において、ＮＭＯＳ領域のみを露出させた状態でＮＭＯＳ領域のゲートパターン１２０ｎ両側に高濃度のｎ型不純物、例えばリンまたはヒ素をイオン注入して適切なアニーリング段階を行うことによって図示しない高濃度のソース／ドレーン領域を形成することができる。ここで、高濃度とは、前述したように低濃度ソース／ドレーン領域の濃度に比べて相対的に濃度が高いことを意味する。
【００３６】
また、本図面には図示していないが、ＮＭＯＳ領域のソース／ドレーン領域上面またはＰＭＯＳ領域のソース／ドレーン領域の上面、すなわち、エピタキシャル層１０７の上面にシリサイド層をさらに形成してもよい。
【００３７】
続いて、図１Ｄを参照すると、図１Ａから図１Ｃまでの工程により形成された結果物の全面にエッチング停止層１３０を形成し、エッチング停止層１３０の上面に第１絶縁層１４０を形成する。
【００３８】
エッチング停止層１３０は、ゲートハードマスク１２７ｎ、１２７ｐおよび／またはゲートスペーサ１２９ｎ、１２９ｐと同一の物質、例えば、シリコン窒化物で形成されてもよく、蒸着工程、例えば、化学気相成長法を利用して形成されてもよい。
【００３９】
第１絶縁層１４０は、エッチング停止層１３０と異なる絶縁物質、例えば、シリコン酸化物で形成されてもよく、蒸着工程、例えば、高密度プラズマ蒸着工程により形成されてもよい。
【００４０】
続いて、置換ゲート工程、すなわち、犠牲ゲート電極１２５ｎ、１２５ｐを金属ゲート電極に置換させるため、犠牲ゲート電極１２５ｎ、１２５ｐを露出させる工程を行う。置換ゲート工程は以下の図１Ｅおよび図１Ｆの２段階の工程により行われる。
【００４１】
すなわち、図１Ｅを参照すると、第１絶縁層１４０を研磨する。このとき、第１エッチング停止層１３０の上面で研磨が停止するようにする。第１絶縁層１４０の研磨は化学的機械的研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって行われることができる。
【００４２】
このように第１エッチング停止層１３０の上面で研磨が停止するようにすることは次のような理由があるからである。前述したようにエピタキシャル層１０７の表面の高さと犠牲ゲート電極１２５ｐの表面の高さとの差は、１０００Å以下程度であるため、犠牲ゲート電極１２５ｎ、１２５ｐを露出させるために犠牲ゲート電極１２５ｎ、１２５ｐが露出するまで研磨を行えば、過度の研磨によってＰＭＯＳ領域のエピタキシャル層１０７にまでアタック（ａｔｔａｃｋ）が加えられる可能性がある。したがって、エピタキシャル層１０７にアタックが加えられることを防止するため、先に第１エッチング停止層１３０で研磨を停止させる。
【００４３】
続いて、図１Ｆを参照すると、エッチング停止層１３０とエッチング停止層１３０の下にあるゲートハードマスク１２７ｎ、１２７ｐおよびゲートスペーサ１２９ｎ、１２９ｐをエッチバックすることによって犠牲ゲート電極１２５ｎ、１２５ｐを露出させる。すなわち、第１エッチング停止層１３０で第１絶縁層１４０の研磨を先に停止し、犠牲ゲート電極１２５ｎ、１２５ｐの上面に残っている物質はエッチバックにより除去する。
【００４４】
ここで、エッチング停止層１３０、ゲートハードマスク１２７ｎ、１２７ｐおよびゲートスペーサ１２９ｎ、１２９ｐは前述したように同一の物質、例えば、シリコン窒化物で成され得るため、エッチング停止層１３０、ゲートハードマスク１２７ｎ、１２７ｐおよびゲートスペーサ１２９ｎ、１２９ｐに対するエッチバック工程は一つのステップとして行われてもよい。
【００４５】
このようなエッチバック工程の結果、犠牲ゲート電極１２５ｎ、１２５ｐの両側壁のゲートスペーサ１２９ｎ、１２９ｐおよびエッチング停止層１３０が過度にエッチングされ、凹状の陥没部Ｗが形成される。陥没部Ｗの形成によって不良が発生する。これについての詳細な説明は後述する。
【００４６】
続いて、図１Ｇを参照すると、ＮＭＯＳ領域の犠牲ゲート電極１２５ｎおよび犠牲ゲート電極１２５ｎの下にある犠牲金属層１２３ｎを除去する。これにより、ゲートスペーサ１２９ｎとゲート絶縁膜１２１ｎとによって区画されるトレンチＴｎが形成される。
【００４７】
犠牲ゲート電極１２５ｎおよび犠牲金属層１２３ｎの除去は、ＮＭＯＳ領域を露出させた状態で湿式エッチングまたは乾式エッチングによって行われてもよい。例えば、湿式エッチングを利用する場合、水酸化物を含む水溶液に犠牲ゲート電極１２５ｎおよび犠牲金属層１２３ｎを露出させることによって犠牲ゲート電極１２５ｎおよび犠牲金属層１２３ｎを除去することができる。
【００４８】
本実施形態では、犠牲金属層１２３ｎまで除去する場合を図示しているが、本発明がこれに限定されるものではなく、犠牲金属層１２３ｎを除去せずゲート絶縁膜１２１ｎ上に残留するようにすることもできる。
【００４９】
続いて、図１Ｈを参照すると、図１Ａから図１Ｇまでの工程により形成された結果物の上面にトレンチＴｎを埋める厚さで第１金属層１５０ｎを形成する。
【００５０】
ここで、第１金属層１５０ｎはＮＭＯＳ領域のゲート電極を形成するためのものであって、例えば、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、およびこれらの合金を含む単一層または多重層で形成されてもよい。本実施形態では第１金属層１５０ｎは、アルミニウム−チタンの合金からなる単一層であってもよいが、本発明がこれに限定されるものではない。
【００５１】
このような第１金属層１５０ｎは、蒸着工程、例えば、化学気相成長法、物理気相成長法、原子層堆積法またはスパッタリング法によって形成されてもよい。
【００５２】
続いて、図１Ｉを参照すると、第１金属層１５０ｎを研磨する。このとき、第１絶縁層１４０の上面で研磨が停止するようにする。すなわち、第１絶縁層１４０が前述したエッチング停止層１３０と同一の役割を果たす。この工程の結果、第１トレンチＴｎの内部に第１金属層１５０ｎが残留するようになり、これを第１金属ゲート電極１６０ｎとする。すなわち、前述したように犠牲ゲート電極１２５ｎが第１金属ゲート電極１６０ｎに置換される。
【００５３】
このような第１金属層１５０ｎの研磨は化学的機械的研磨法によって行われることができる。
【００５４】
このとき、前述した図１Ｆのエッチバック工程により生成された陥没部Ｗの底面は、第１絶縁層１４０の上面に比べて低いため、第１絶縁層１４０をエッチング停止層として第１金属層１５０ｎを研磨する場合、陥没部Ｗに第１金属層１５０ｎと同じ金属物質が残留する（図１Ｉの丸表示部分参照）。
【００５５】
続いて、図１Ｊを参照すると、ＰＭＯＳ領域の犠牲ゲート電極１２５ｐおよび犠牲ゲート電極１２５ｐの下にある犠牲金属層１２３ｐを除去する。これにより、ゲートスペーサ１２９ｐとゲート絶縁膜１２１ｐとによって区画されるトレンチＴｐが形成される。
【００５６】
犠牲ゲート電極１２５ｐおよび犠牲金属層１２３ｐの除去方法は、ＰＭＯＳ領域を露出させた状態で行われる以外にはＮＭＯＳ領域の犠牲ゲート電極１２５ｎおよび犠牲金属層１２３ｎの除去方法と実質的に同様であってもよい。すなわち、湿式エッチングや乾式エッチングを利用して除去することができる。
【００５７】
本実施形態では、犠牲金属層１２３ｐまで除去する場合を図示しているが、本発明がこれに限定されるものではなく、犠牲金属層１２３ｐを除去せずゲート絶縁膜１２１ｐ上に残留するようにすることもできる。
【００５８】
続いて、図１Ｋを参照すると、図１Ｊの工程により形成された結果物の全体構造の上面にトレンチＴｐを埋める厚さで第２金属層１５０ｐを形成する。
【００５９】
ここで、第２金属層１５０ｐは、ＰＭＯＳ領域のゲート電極を形成するためのものであって、前述した第１金属層１５０ｎと同一の物質であるかまたは異なる物質であってもよい。第２金属層１５０ｐは例えば、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、およびこれらの合金を含む単一層または多重層で形成されてもよい。本実施形態では第２金属層１５０ｐはチタン窒化物とアルミニウム−チタン合金が積層された二重層であってもよいが、本発明がこれに限定されるものではない。
【００６０】
このような第２金属層１５０ｐは、蒸着工程、例えば、化学気相成長法、物理気相成長法、原子層堆積法またはスパッタリング法によって形成されてもよい。
【００６１】
続いて、図１Ｌを参照すると、第２金属層１５０ｐを研磨する。このとき、第１絶縁層１４０の上面で研磨が停止するようにする。すなわち、第１絶縁層１４０が前述したエッチング停止層１３０と同一の役割を果たす。この結果、第２トレンチＴｐの内部に第２金属層１５０ｐが残留するようになり、これを第２金属ゲート電極１６０ｐとする。すなわち、前述したように犠牲ゲート電極１２５ｐが第２金属ゲート電極１６０ｐに置換される。
【００６２】
このような第２金属層１５０ｐの研磨は化学的機械的研磨法によって行われることができる。
【００６３】
このような図１Ｌの工程により形成された構造物を調べれば、ＮＭＯＳ領域に第１金属ゲート電極１６０ｎが形成され、ＰＭＯＳ領域に第２金属ゲート電極１６０ｐが形成され、所望する素子すなわち、金属ゲート電極を有するＣＭＯＳ素子を得ることができる。さらに、ＰＭＯＳ領域とＮＭＯＳ領域で互いに異なる物質からなる金属ゲート電極を得ることもできる。
【００６４】
一方、このように第１金属ゲート電極１６０ｎおよび第２金属ゲート電極１６０ｐを有するＣＭＯＳ素子を形成した後、後述するようにコンタクト形成工程をさらに行うことができる。コンタクトは要求される部分、例えば、ＰＭＯＳ領域のソース／ドレーン領域であるエピタキシャル層１０７やＮＭＯＳ領域のソース／ドレーン領域と連結するように形成されてもよい。コンタクトが連結される部分は具現しようとする半導体装置によって異なる。
【００６５】
しかし、前述したように陥没部Ｗに金属物質が残留しているため（図１Ｌの丸表示参照）、このようなコンタクトと陥没部Ｗの金属物質の間にブリッジ（ｂｒｉｄｇｅ）が発生するようになり、これにより第１金属ゲート電極１６０ｎおよび／または第２金属ゲート電極１６０ｐとコンタクトとが電気的にショートする不良が発生する。図２の写真には、金属ゲート電極とコンタクトとの間にブリッジが形成されていることが示されている。したがって、図１Ｌの工程後に、以下の図１Ｍの工程を追加して行わなければならない。
【００６６】
続いて、図１Ｍを参照すると、第１金属ゲート電極１６０ｎを所定の目標の深さでエッチバックすることによって陥没部Ｗに残留する金属物質を除去する。本実施形態ではこのような陥没部Ｗに第１金属ゲート電極１６０ｎと同一の金属物質が残留しているため、第１金属ゲート電極１６０ｎに対してエッチバックを行う。このようなエッチバック工程では、陥没部Ｗに残留する金属物質を除去できる程度の深さ、例えば、１００Å以下の深さを目標としてエッチバックを行うことができる。
【００６７】
第１金属ゲート電極１６０ｎが前述したようにアルミニウム−チタン合金で形成される場合、すなわち、陥没部Ｗに残留する金属物質がアルミニウム−チタンの合金である場合には、例えばＣｌ2またはＢＣｌ3のエッチングガスを利用し、エッチバックを行うことができるが、本発明がこれに限定されるものではなく、陥没部Ｗに残留する金属物質を考慮してエッチングガスは多様に変形されてもよい。
【００６８】
上述したような第１金属ゲート電極１６０ｎのエッチバックに加え、同じ深さで第１絶縁層１４０に対するエッチバックを行うこともできる。第１絶縁層１４０が例えばシリコン酸化物で形成される場合には、例えばＣＦ系列のエッチングガスを利用してエッチバックを行うことができる。このように第１絶縁層１４０に対するエッチバックを行う理由は図１Ｍでの工程の結果、生成される構造物の表面を平坦化して後続工程を容易にするためである。
【００６９】
このようなエッチバック工程の結果、陥没部Ｗに残留する金属物質が除去されるため、後述するようにコンタクト形成工程を行っても金属ゲート電極とブリッジが発生するなどの不良が発生する余地がない。
【００７０】
続いて、本図面には図示していないが、コンタクト形成工程を行う。具体的には、図１Ｍの工程の結果として形成された構造物の上部に図示しない第２絶縁層を形成し、第２絶縁層、第１絶縁層１４０およびエッチング停止層１３０を選択的にエッチングし、所望する領域、例えば、ＮＭＯＳ領域のソース／ドレーン領域またはＰＭＯＳ領域のエピタキシャル層１０７を露出させるコンタクトホールを形成する。続いて、このコンタクトホールに導電物質を埋めることによってＮＭＯＳ領域のソース／ドレーン領域またはＰＭＯＳ領域のエピタキシャル層１０７に連結されるコンタクトを形成する。
【００７１】
本実施形態では半導体装置の一例としてＣＭＯＳ素子を製造する方法について説明するが、本発明がこれに限定されるものではなく、本発明は置換ゲート工程を利用するすべての半導体装置に製造方法に適用されてもよい。
【００７２】
また、本実施形態ではＰＭＯＳ領域のソース／ドレーン領域にエピタキシャル層を成長させたが、本発明がこれに限定されるものではなく、ＮＭＯＳ領域にもエピタキシャル層を成長させるか、またはＮＭＯＳ領域およびＰＭＯＳ領域すべてにエピタキシャル層を成長させなくてもよい。またはＮＭＯＳ領域またはＰＭＯＳ領域にトレンチを形成しない状態でエピタキシャル層を成長させてもよい。
【００７３】
また、本実施形態では第１金属ゲート電極１６０ｎを先に形成して第２金属ゲート電極１６０ｐを後に形成したが、本発明がこれに限定されるものではなく、その順序は変わってもよい。さらに、第１金属ゲート電極１６０ｎと第２金属ゲート電極１６０ｐとが同一の物質からなる場合には同時に形成されてもよい。すなわち、トレンチＴｎ、Ｔｐを同時に形成し、このトレンチＴｎ、Ｔｐを同時に埋める金属層を形成することもできる。
【００７４】
以上、添付された図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解できるものである。したがって、上記実施形態はすべての面で例示的なものであり、限定的でないものと理解しなければならない。
【符号の説明】
【００７５】
１００ ・・・基板、
１０３ｎ ・・・ｐ型ウェル、
１０３ｐ ・・・ｎ型ウェル、
１１０ ・・・素子分離膜、
１２０ｎ、１２０ｐ・・・ゲートパターン、
１２１ｎ、１２１ｐ・・・ゲート絶縁膜、
１２５ｎ、１２５ｐ・・・犠牲ゲート電極、
１３０ ・・・エッチング停止層、
１４０ ・・・第１絶縁層、
１６０ｎ ・・・第１金属ゲート電極、
１６０ｐ ・・・第２金属ゲート電極。
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであって、より詳細には金属ゲート電極を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
最近ＭＯＳ電界効果トランジスタのゲート絶縁膜としてシリコン酸化物の代わりに高誘電率（ｈｉｇｈ−ｋ）誘電体を利用することによってゲート漏洩電流を減少させる技術が使用されている。
【０００３】
しかし、このような高誘電率の誘電体はゲート電極として使用されるポリシリコンと互換性がない恐れがあるため、高誘電率の誘電体を含む半導体素子では金属ゲート電極の使用が要求され得る。さらに、金属ゲート電極を含むＣＭＯＳ素子を製造する場合、ＮＭＯＳ領域のゲート電極とＰＭＯＳ領域のゲート電極を互いに異なる物質で形成することが要求されることもある。
【０００４】
上述の要求を満足させるために提案されたのが置換ゲート工程（ｒｅｐｌａｃｅｍｅｎｔ ｇａｔｅ ｐｒｏｃｅｓｓ）である。置換ゲート工程では犠牲ゲート電極および犠牲ゲート電極の両側壁にスペーサを形成した後、犠牲ゲート電極を除去することによって形成されるスペーサの間の空間に金属物質を埋めて金属ゲート電極を形成する。特許文献１に記載の電界効果型トランジスタは、犠牲ゲート電極のゲート電極膜およびゲート絶縁膜を除去した後、除去した場所に高誘電体膜および導体ゲート電極を形成する方法により製造される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−３０７０１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、置換ゲート工程で発生する不良を防止できる半導体装置の製造方法を提供するものである。
【０００７】
本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないまた他の課題は次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００８】
上述した課題を解決するための本発明による半導体装置の製造方法は、半導体基板上にゲート絶縁膜および犠牲ゲート電極を含むゲートパターンを形成する段階、半導体基板およびゲートパターン上にエッチング停止層および絶縁層を形成する段階、エッチング停止層が露出するまで絶縁層を除去する段階、犠牲ゲート電極が露出するまでエッチング停止層をエッチバックする段階、犠牲ゲート電極を除去し結果物の全体構造の上面に金属層を形成する段階、絶縁層が露出するまで金属層を除去する段階、および金属層をあらかじめ設定された目標の深さでエッチバックする段階を含む。
【０００９】
また、上述した課題を解決するための本発明による半導体装置の製造方法は、第１トランジスタ領域および第２トランジスタ領域を含む半導体基板を提供する段階、第１トランジスタ領域および第２トランジスタ領域の半導体基板上に各々第１ゲート絶縁膜および第２犠牲ゲート電極を含む第１ゲートパターンと第２ゲート絶縁膜および第２犠牲ゲート電極を含む第２ゲートパターンとを形成する段階、半導体基板、第１ゲートパターン、および第２ゲートパターン上にエッチング停止層および絶縁層を形成する段階、エッチング停止層が露出するまで絶縁層を除去する段階、第１犠牲ゲート電極および第２犠牲ゲート電極が露出するまでエッチング停止層をエッチバックする段階、第１犠牲ゲート電極を除去し、結果物の全体構造の上面に第１金属層を形成する段階、絶縁層が露出するまで第１金属層を除去する段階、第２犠牲ゲート電極を除去し、結果物の全体構造の上面に第２金属層を形成する段階、絶縁層が露出されるときまで第２金属層を除去する段階、および第１金属層をあらかじめ設定された目標の深さでエッチバックする段階を含む。
【００１０】
本発明のその他具体的な内容は詳細な説明および図面に含まれている。
【図面の簡単な説明】
【００１１】
【図１Ａ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｂ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｃ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｄ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｅ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｆ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｇ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｈ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｉ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｊ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｋ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｌ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１Ｍ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図２】図１Ｍに示す工程が行われない場合に発生する不良を示す写真である。
【発明を実施するための形態】
【００１２】
本発明の利点、特徴、およびそれらを達成する方法は、添付される図面と共に詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されることが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇によってのみ定義される。なお、明細書全体にかけて、同一の参照符号は同一の構成要素を指す。
【００１３】
一つの素子が、他の素子と「接続された」または「カップリングされた」と参照されるときは、他の素子と直接連結またはカップリングされた場合、あるいは中間に他の素子を介在させた場合のすべてを含む。これに対し、一つの素子が異なる素子と「直接接続された」または「直接カップリングされた」と参照されるときは、間に他の素子を介在させないことを表わす。明細書全体にかけて、同一の参照符号は、同一の構成要素を参照する。「および／または」は、言及されたアイテムの各々および一つ以上のすべての組合せを含む。
【００１４】
「第１」、「第２」等が、多様な素子、構成要素および／またはセクションを説明するために使用される。しかしながら、これら素子、構成要素および／またはセクションは、これらの用語によって制限されないことはもちろんである。これらの用語は単に一つの素子、構成要素、またはセクションを他の素子、構成要素、またはセクションと区別するために使用されるものである。したがって、以下で言及される第１素子、第１構成要素、または第１セクションは、本発明の技術的思想内で第２素子、第２構成要素、または第２セクションであり得ることはもちろんである。
【００１５】
本明細書で使用された用語は、実施形態を説明するためであり、本発明を制限するものではない。本明細書において単数形は、文言で特別に言及しない限り、複数形をも含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、言及した構成要素、段階、動作、および／または素子は、一つ以上の他の構成要素、段階、動作、および／または素子の存在または追加を排除しない。
【００１６】
他に定義されなければ、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者に共通に理解され得る意味において使用されるものである。また、一般的に使用される辞典に定義されている用語は、明確に特別に定義されていない限り理想的にまたは過度に解釈されない。
【００１７】
（一実施形態）
本発明の実施形態による半導体装置は以下の図を参照することによってよく理解できるであろう。
【００１８】
図１Ａ〜図１Ｍは、本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【００１９】
図１Ａを参照すると、ＮＭＯＳ領域とＰＭＯＳ領域を有する基板１００内に素子分離膜１１０とｐ型ウェル１０３ｎおよびｎ型ウェル１０３ｐを形成し、ＮＭＯＳ領域およびＰＭＯＳ領域それぞれの基板１００上にゲート絶縁膜１２１ｎ、１２１ｐ、犠牲金属層１２３ｎ、１２３ｐ、犠牲ゲート電極１２５ｎ、１２５ｐ、ゲートハードマスク１２７ｎ、１２７ｐ、およびゲートスペーサ１２９ｎ、１２９ｐを含むゲートパターン１２０ｎ、１２０ｐを形成する。
具体的には、基板１００はＳｉなどの半導体材料からなるバルク基板であるかまたはＳＯＩ基板であってもよい。
【００２０】
素子分離膜１１０は、基板１００の活性領域を定義するためのものであって、例えばＳＴＩ工程を利用して形成されてもよい。
【００２１】
ＮＭＯＳ領域の基板１００内に形成されるｐ型ウェル１０３ｎは、フォトレジストパターンなどを利用してＮＭＯＳ領域を露出させた状態で基板１００内にｐ型不純物、例えばホウ素のイオン注入工程により形成されてもよく、ＰＭＯＳ領域の基板１００内に形成されるｎ型ウェル１０３ｐはフォトレジストパターンなどを利用してＰＭＯＳ領域を露出させた状態で基板１００内にｎ型不純物、例えばリンまたはヒ素のイオン注入工程により形成されてもよい。
【００２２】
ゲートパターン１２０ｎ、１２０ｐは、基板１００上にゲート絶縁膜１２１ｎ、１２１ｐ、犠牲金属層１２３ｎ、１２３ｐ、犠牲ゲート電極１２５ｎ、１２５ｐおよびゲートハードマスク１２７ｎ、１２７ｐを各々成す物質を順次に形成した後、この物質をパターニングすることによってゲート絶縁膜１２１ｎ、１２１ｐ、犠牲金属層１２３ｎ、１２３ｐ、犠牲ゲート電極１２５ｎ、１２５ｐおよびゲートハードマスク１２７ｎ、１２７ｐが順次に積層された構造物を形成し、この積層構造物の両側壁にゲートスペーサ１２９ｎ、１２９ｐを形成する一連の過程によって形成される。
【００２３】
ここで、ゲート絶縁膜１２１ｎ、１２１ｐは、シリコン酸化物より誘電率が高い高誘電率の誘電体で形成されてもよいがこれに限定されるものではなく、シリコン酸化物で形成されてもよい。高誘電率の誘電体は、ハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタン酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、または鉛亜鉛ニオブ酸塩を含む。このようなゲート絶縁膜１２１ｎ、１２１ｐは、蒸着方式、例えば、化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、物理気相成長法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、または原子層堆積法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）を利用して形成されてもよく、例えば６０Å以下の厚さを有する。
【００２４】
犠牲金属層１２３ｎ、１２３ｐは、自身の上面に置かれた材料と反応せず、高温に耐えられる金属物質、例えば、チタン窒化物で形成されてもよい。犠牲金属層１２３ｎ、１２３ｐは、スパッタリング法または原子層堆積法により形成されてもよい。
【００２５】
犠牲ゲート電極１２５ｎ、１２５ｐは、ポリシリコンでなされてもよく、蒸着方式を利用して形成されてもよく、例えば５００〜２０００Åの厚さを有してもよいが、このような数値は例示的に提示されたものであり、本発明の技術的思想を限定するものではない。このような犠牲ゲート電極１２５ｎ、１２５ｐは、あとで金属ゲート電極に置換される。
【００２６】
ゲートハードマスク１２７ｎ、１２７ｐは、シリコン窒化物で成されてもよく、例えば１００〜１０００Åの厚さを有してもよいが、このような数値は例示的に提示されたものであり、本発明の技術的思想を限定するものではない。
【００２７】
ゲートスペーサ１２９ｎ、１２９ｐは、ゲート絶縁膜１２１ｎ、１２１ｐ、犠牲金属層１２３ｎ、１２３ｐ、犠牲ゲート電極１２５ｎ、１２５ｐおよびゲートハードマスク１２７ｎ、１２７ｐが順次に積層された構造物、および基板１００の全面上にゲートスペーサ１２９ｎ、１２９ｐを成す絶縁物質を実質的に同一の厚さで蒸着した後、この絶縁物質を異方性エッチングすることによって形成されることができる。このようなゲートスペーサ１２９ｎ、１２９ｐはシリコン窒化物で形成されてもよい。
【００２８】
本図面には図示していないが、ゲートパターン１２０ｎ、１２０ｐを形成した後、ゲートパターン１２０ｎ、１２０ｐ両側の基板１００内に図示しない低濃度ソース／ドレーン領域を形成してもよい。低濃度ソース／ドレーン領域はＮＭＯＳ領域にはｎ型不純物、例えばリンまたはヒ素をイオン注入して、ＰＭＯＳ領域にはｐ型不純物、例えばホウ素をイオン注入した後、適切なアニーリング段階を実行することによって形成されることができる。
【００２９】
続いて、図１Ｂを参照すると、ＰＭＯＳ領域のゲートパターン１２０ｐ両側の基板１００を所定の深さでエッチングして第１トレンチＴ１を形成する。
【００３０】
具体的には、ＮＭＯＳ領域を絶縁物質やフォトレジストパターンで覆い、ＰＭＯＳ領域を露出させた状態で基板１００を等方性エッチングまたは異方性エッチングすることによって第１トレンチＴ１を形成する。このような第１トレンチＴ１は後述するエピタキシャル層を形成するためのものであって、第１トレンチＴ１の様々なサイズ（深さ、幅または図１Ｂの断面図に垂直する方向の幅）はＰＭＯＳ素子の動作を考慮して調節することができる。
【００３１】
続いて、図１Ｃを参照すると、第１トレンチＴ１内にシリコン合金を含むエピタキシャル層１０７を形成する。
【００３２】
具体的には、ＮＭＯＳ領域を絶縁物質などで覆い、ＰＭＯＳ領域を露出させた状態で第１トレンチＴ１の内表面に対し、プレクリーニングを行った後、エピタキシャル成長工程を利用してシリコン合金を含むエピタキシャル層１０７を形成する。エピタキシャル成長工程を利用すれば露出された基板１００領域でのみ選択的にエピタキシャル層１０７が成長するからＰＭＯＳ領域のゲートパターン１２０ｐは保護される。
【００３３】
シリコン合金を含むエピタキシャル層１０７は例えばシリコンゲルマニウム層であってもよい。また、エピタキシャル層１０７は高濃度のｐ型不純物、例えばホウ素がドーピングされた層であってもよく、これはエピタキシャル層１０７を成長させながらｐ型不純物を同時に（ｉｎｓｉｔｕ）ドーピングするか、またはドーピングされないエピタキシャル層１０７を成長させた後、ｐ型不純物をドーピングする方式によって形成されてもよい。ここで、高濃度とは、前述した低濃度ソース／ドレーン領域の濃度に比べて相対的に濃度が高いことを意味する。
【００３４】
このようにＰＭＯＳ領域の第１トレンチＴ１内にシリコン合金を含むエピタキシャル層１０７を形成する理由は、ＰＭＯＳ素子のチャネル領域にストレスを与え、圧縮変形を誘発することによってＰＭＯＳ素子の動作特性を改善するためである。このとき、エピタキシャル成長工程の特性から、エピタキシャル層１０７の表面は基板１００の表面よりは上にあり、犠牲ゲート電極１２５ｐの表面より若干低い程度の高さに位置する。例えば、エピタキシャル層１０７の表面の高さと犠牲ゲート電極１２５ｐの表面の高さとの差は１０００Å以下であってもよい。
【００３５】
本図面には図示していないが、エピタキシャル層１０７の形成段階前または形成段階後において、ＮＭＯＳ領域のみを露出させた状態でＮＭＯＳ領域のゲートパターン１２０ｎ両側に高濃度のｎ型不純物、例えばリンまたはヒ素をイオン注入して適切なアニーリング段階を行うことによって図示しない高濃度のソース／ドレーン領域を形成することができる。ここで、高濃度とは、前述したように低濃度ソース／ドレーン領域の濃度に比べて相対的に濃度が高いことを意味する。
【００３６】
また、本図面には図示していないが、ＮＭＯＳ領域のソース／ドレーン領域上面またはＰＭＯＳ領域のソース／ドレーン領域の上面、すなわち、エピタキシャル層１０７の上面にシリサイド層をさらに形成してもよい。
【００３７】
続いて、図１Ｄを参照すると、図１Ａから図１Ｃまでの工程により形成された結果物の全面にエッチング停止層１３０を形成し、エッチング停止層１３０の上面に第１絶縁層１４０を形成する。
【００３８】
エッチング停止層１３０は、ゲートハードマスク１２７ｎ、１２７ｐおよび／またはゲートスペーサ１２９ｎ、１２９ｐと同一の物質、例えば、シリコン窒化物で形成されてもよく、蒸着工程、例えば、化学気相成長法を利用して形成されてもよい。
【００３９】
第１絶縁層１４０は、エッチング停止層１３０と異なる絶縁物質、例えば、シリコン酸化物で形成されてもよく、蒸着工程、例えば、高密度プラズマ蒸着工程により形成されてもよい。
【００４０】
続いて、置換ゲート工程、すなわち、犠牲ゲート電極１２５ｎ、１２５ｐを金属ゲート電極に置換させるため、犠牲ゲート電極１２５ｎ、１２５ｐを露出させる工程を行う。置換ゲート工程は以下の図１Ｅおよび図１Ｆの２段階の工程により行われる。
【００４１】
すなわち、図１Ｅを参照すると、第１絶縁層１４０を研磨する。このとき、第１エッチング停止層１３０の上面で研磨が停止するようにする。第１絶縁層１４０の研磨は化学的機械的研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって行われることができる。
【００４２】
このように第１エッチング停止層１３０の上面で研磨が停止するようにすることは次のような理由があるからである。前述したようにエピタキシャル層１０７の表面の高さと犠牲ゲート電極１２５ｐの表面の高さとの差は、１０００Å以下程度であるため、犠牲ゲート電極１２５ｎ、１２５ｐを露出させるために犠牲ゲート電極１２５ｎ、１２５ｐが露出するまで研磨を行えば、過度の研磨によってＰＭＯＳ領域のエピタキシャル層１０７にまでアタック（ａｔｔａｃｋ）が加えられる可能性がある。したがって、エピタキシャル層１０７にアタックが加えられることを防止するため、先に第１エッチング停止層１３０で研磨を停止させる。
【００４３】
続いて、図１Ｆを参照すると、エッチング停止層１３０とエッチング停止層１３０の下にあるゲートハードマスク１２７ｎ、１２７ｐおよびゲートスペーサ１２９ｎ、１２９ｐをエッチバックすることによって犠牲ゲート電極１２５ｎ、１２５ｐを露出させる。すなわち、第１エッチング停止層１３０で第１絶縁層１４０の研磨を先に停止し、犠牲ゲート電極１２５ｎ、１２５ｐの上面に残っている物質はエッチバックにより除去する。
【００４４】
ここで、エッチング停止層１３０、ゲートハードマスク１２７ｎ、１２７ｐおよびゲートスペーサ１２９ｎ、１２９ｐは前述したように同一の物質、例えば、シリコン窒化物で成され得るため、エッチング停止層１３０、ゲートハードマスク１２７ｎ、１２７ｐおよびゲートスペーサ１２９ｎ、１２９ｐに対するエッチバック工程は一つのステップとして行われてもよい。
【００４５】
このようなエッチバック工程の結果、犠牲ゲート電極１２５ｎ、１２５ｐの両側壁のゲートスペーサ１２９ｎ、１２９ｐおよびエッチング停止層１３０が過度にエッチングされ、凹状の陥没部Ｗが形成される。陥没部Ｗの形成によって不良が発生する。これについての詳細な説明は後述する。
【００４６】
続いて、図１Ｇを参照すると、ＮＭＯＳ領域の犠牲ゲート電極１２５ｎおよび犠牲ゲート電極１２５ｎの下にある犠牲金属層１２３ｎを除去する。これにより、ゲートスペーサ１２９ｎとゲート絶縁膜１２１ｎとによって区画されるトレンチＴｎが形成される。
【００４７】
犠牲ゲート電極１２５ｎおよび犠牲金属層１２３ｎの除去は、ＮＭＯＳ領域を露出させた状態で湿式エッチングまたは乾式エッチングによって行われてもよい。例えば、湿式エッチングを利用する場合、水酸化物を含む水溶液に犠牲ゲート電極１２５ｎおよび犠牲金属層１２３ｎを露出させることによって犠牲ゲート電極１２５ｎおよび犠牲金属層１２３ｎを除去することができる。
【００４８】
本実施形態では、犠牲金属層１２３ｎまで除去する場合を図示しているが、本発明がこれに限定されるものではなく、犠牲金属層１２３ｎを除去せずゲート絶縁膜１２１ｎ上に残留するようにすることもできる。
【００４９】
続いて、図１Ｈを参照すると、図１Ａから図１Ｇまでの工程により形成された結果物の上面にトレンチＴｎを埋める厚さで第１金属層１５０ｎを形成する。
【００５０】
ここで、第１金属層１５０ｎはＮＭＯＳ領域のゲート電極を形成するためのものであって、例えば、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、およびこれらの合金を含む単一層または多重層で形成されてもよい。本実施形態では第１金属層１５０ｎは、アルミニウム−チタンの合金からなる単一層であってもよいが、本発明がこれに限定されるものではない。
【００５１】
このような第１金属層１５０ｎは、蒸着工程、例えば、化学気相成長法、物理気相成長法、原子層堆積法またはスパッタリング法によって形成されてもよい。
【００５２】
続いて、図１Ｉを参照すると、第１金属層１５０ｎを研磨する。このとき、第１絶縁層１４０の上面で研磨が停止するようにする。すなわち、第１絶縁層１４０が前述したエッチング停止層１３０と同一の役割を果たす。この工程の結果、第１トレンチＴｎの内部に第１金属層１５０ｎが残留するようになり、これを第１金属ゲート電極１６０ｎとする。すなわち、前述したように犠牲ゲート電極１２５ｎが第１金属ゲート電極１６０ｎに置換される。
【００５３】
このような第１金属層１５０ｎの研磨は化学的機械的研磨法によって行われることができる。
【００５４】
このとき、前述した図１Ｆのエッチバック工程により生成された陥没部Ｗの底面は、第１絶縁層１４０の上面に比べて低いため、第１絶縁層１４０をエッチング停止層として第１金属層１５０ｎを研磨する場合、陥没部Ｗに第１金属層１５０ｎと同じ金属物質が残留する（図１Ｉの丸表示部分参照）。
【００５５】
続いて、図１Ｊを参照すると、ＰＭＯＳ領域の犠牲ゲート電極１２５ｐおよび犠牲ゲート電極１２５ｐの下にある犠牲金属層１２３ｐを除去する。これにより、ゲートスペーサ１２９ｐとゲート絶縁膜１２１ｐとによって区画されるトレンチＴｐが形成される。
【００５６】
犠牲ゲート電極１２５ｐおよび犠牲金属層１２３ｐの除去方法は、ＰＭＯＳ領域を露出させた状態で行われる以外にはＮＭＯＳ領域の犠牲ゲート電極１２５ｎおよび犠牲金属層１２３ｎの除去方法と実質的に同様であってもよい。すなわち、湿式エッチングや乾式エッチングを利用して除去することができる。
【００５７】
本実施形態では、犠牲金属層１２３ｐまで除去する場合を図示しているが、本発明がこれに限定されるものではなく、犠牲金属層１２３ｐを除去せずゲート絶縁膜１２１ｐ上に残留するようにすることもできる。
【００５８】
続いて、図１Ｋを参照すると、図１Ｊの工程により形成された結果物の全体構造の上面にトレンチＴｐを埋める厚さで第２金属層１５０ｐを形成する。
【００５９】
ここで、第２金属層１５０ｐは、ＰＭＯＳ領域のゲート電極を形成するためのものであって、前述した第１金属層１５０ｎと同一の物質であるかまたは異なる物質であってもよい。第２金属層１５０ｐは例えば、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、およびこれらの合金を含む単一層または多重層で形成されてもよい。本実施形態では第２金属層１５０ｐはチタン窒化物とアルミニウム−チタン合金が積層された二重層であってもよいが、本発明がこれに限定されるものではない。
【００６０】
このような第２金属層１５０ｐは、蒸着工程、例えば、化学気相成長法、物理気相成長法、原子層堆積法またはスパッタリング法によって形成されてもよい。
【００６１】
続いて、図１Ｌを参照すると、第２金属層１５０ｐを研磨する。このとき、第１絶縁層１４０の上面で研磨が停止するようにする。すなわち、第１絶縁層１４０が前述したエッチング停止層１３０と同一の役割を果たす。この結果、第２トレンチＴｐの内部に第２金属層１５０ｐが残留するようになり、これを第２金属ゲート電極１６０ｐとする。すなわち、前述したように犠牲ゲート電極１２５ｐが第２金属ゲート電極１６０ｐに置換される。
【００６２】
このような第２金属層１５０ｐの研磨は化学的機械的研磨法によって行われることができる。
【００６３】
このような図１Ｌの工程により形成された構造物を調べれば、ＮＭＯＳ領域に第１金属ゲート電極１６０ｎが形成され、ＰＭＯＳ領域に第２金属ゲート電極１６０ｐが形成され、所望する素子すなわち、金属ゲート電極を有するＣＭＯＳ素子を得ることができる。さらに、ＰＭＯＳ領域とＮＭＯＳ領域で互いに異なる物質からなる金属ゲート電極を得ることもできる。
【００６４】
一方、このように第１金属ゲート電極１６０ｎおよび第２金属ゲート電極１６０ｐを有するＣＭＯＳ素子を形成した後、後述するようにコンタクト形成工程をさらに行うことができる。コンタクトは要求される部分、例えば、ＰＭＯＳ領域のソース／ドレーン領域であるエピタキシャル層１０７やＮＭＯＳ領域のソース／ドレーン領域と連結するように形成されてもよい。コンタクトが連結される部分は具現しようとする半導体装置によって異なる。
【００６５】
しかし、前述したように陥没部Ｗに金属物質が残留しているため（図１Ｌの丸表示参照）、このようなコンタクトと陥没部Ｗの金属物質の間にブリッジ（ｂｒｉｄｇｅ）が発生するようになり、これにより第１金属ゲート電極１６０ｎおよび／または第２金属ゲート電極１６０ｐとコンタクトとが電気的にショートする不良が発生する。図２の写真には、金属ゲート電極とコンタクトとの間にブリッジが形成されていることが示されている。したがって、図１Ｌの工程後に、以下の図１Ｍの工程を追加して行わなければならない。
【００６６】
続いて、図１Ｍを参照すると、第１金属ゲート電極１６０ｎを所定の目標の深さでエッチバックすることによって陥没部Ｗに残留する金属物質を除去する。本実施形態ではこのような陥没部Ｗに第１金属ゲート電極１６０ｎと同一の金属物質が残留しているため、第１金属ゲート電極１６０ｎに対してエッチバックを行う。このようなエッチバック工程では、陥没部Ｗに残留する金属物質を除去できる程度の深さ、例えば、１００Å以下の深さを目標としてエッチバックを行うことができる。
【００６７】
第１金属ゲート電極１６０ｎが前述したようにアルミニウム−チタン合金で形成される場合、すなわち、陥没部Ｗに残留する金属物質がアルミニウム−チタンの合金である場合には、例えばＣｌ2またはＢＣｌ3のエッチングガスを利用し、エッチバックを行うことができるが、本発明がこれに限定されるものではなく、陥没部Ｗに残留する金属物質を考慮してエッチングガスは多様に変形されてもよい。
【００６８】
上述したような第１金属ゲート電極１６０ｎのエッチバックに加え、同じ深さで第１絶縁層１４０に対するエッチバックを行うこともできる。第１絶縁層１４０が例えばシリコン酸化物で形成される場合には、例えばＣＦ系列のエッチングガスを利用してエッチバックを行うことができる。このように第１絶縁層１４０に対するエッチバックを行う理由は図１Ｍでの工程の結果、生成される構造物の表面を平坦化して後続工程を容易にするためである。
【００６９】
このようなエッチバック工程の結果、陥没部Ｗに残留する金属物質が除去されるため、後述するようにコンタクト形成工程を行っても金属ゲート電極とブリッジが発生するなどの不良が発生する余地がない。
【００７０】
続いて、本図面には図示していないが、コンタクト形成工程を行う。具体的には、図１Ｍの工程の結果として形成された構造物の上部に図示しない第２絶縁層を形成し、第２絶縁層、第１絶縁層１４０およびエッチング停止層１３０を選択的にエッチングし、所望する領域、例えば、ＮＭＯＳ領域のソース／ドレーン領域またはＰＭＯＳ領域のエピタキシャル層１０７を露出させるコンタクトホールを形成する。続いて、このコンタクトホールに導電物質を埋めることによってＮＭＯＳ領域のソース／ドレーン領域またはＰＭＯＳ領域のエピタキシャル層１０７に連結されるコンタクトを形成する。
【００７１】
本実施形態では半導体装置の一例としてＣＭＯＳ素子を製造する方法について説明するが、本発明がこれに限定されるものではなく、本発明は置換ゲート工程を利用するすべての半導体装置に製造方法に適用されてもよい。
【００７２】
また、本実施形態ではＰＭＯＳ領域のソース／ドレーン領域にエピタキシャル層を成長させたが、本発明がこれに限定されるものではなく、ＮＭＯＳ領域にもエピタキシャル層を成長させるか、またはＮＭＯＳ領域およびＰＭＯＳ領域すべてにエピタキシャル層を成長させなくてもよい。またはＮＭＯＳ領域またはＰＭＯＳ領域にトレンチを形成しない状態でエピタキシャル層を成長させてもよい。
【００７３】
また、本実施形態では第１金属ゲート電極１６０ｎを先に形成して第２金属ゲート電極１６０ｐを後に形成したが、本発明がこれに限定されるものではなく、その順序は変わってもよい。さらに、第１金属ゲート電極１６０ｎと第２金属ゲート電極１６０ｐとが同一の物質からなる場合には同時に形成されてもよい。すなわち、トレンチＴｎ、Ｔｐを同時に形成し、このトレンチＴｎ、Ｔｐを同時に埋める金属層を形成することもできる。
【００７４】
以上、添付された図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解できるものである。したがって、上記実施形態はすべての面で例示的なものであり、限定的でないものと理解しなければならない。
【符号の説明】
【００７５】
１００ ・・・基板、
１０３ｎ ・・・ｐ型ウェル、
１０３ｐ ・・・ｎ型ウェル、
１１０ ・・・素子分離膜、
１２０ｎ、１２０ｐ・・・ゲートパターン、
１２１ｎ、１２１ｐ・・・ゲート絶縁膜、
１２５ｎ、１２５ｐ・・・犠牲ゲート電極、
１３０ ・・・エッチング停止層、
１４０ ・・・第１絶縁層、
１６０ｎ ・・・第１金属ゲート電極、
１６０ｐ ・・・第２金属ゲート電極。
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜および犠牲ゲート電極を含むゲートパターンを形成するゲートパターン形成段階と、
前記半導体基板および前記ゲートパターン上にエッチング停止層および絶縁層を形成するエッチング停止層および絶縁層形成段階と、
前記エッチング停止層が露出するまで前記絶縁層を除去する絶縁層除去段階と、
前記犠牲ゲート電極が露出するまで前記エッチング停止層をエッチバックするエッチング停止層エッチバック段階と、
前記犠牲ゲート電極を除去し、結果物の全体構造の上面に金属層を形成する金属層形成段階と、
前記絶縁層が露出するまで前記金属層を除去する金属層除去段階と、
前記金属層をあらかじめ設定された目標の深さでエッチバックするエッチバック段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁層除去段階または前記金属層除去段階は、化学的機械的研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を利用して行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチング停止層は、シリコン窒化物を含み、前記絶縁層は、シリコン酸化物を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ゲート絶縁膜は、シリコン酸化物より高い誘電率を有する高誘電率の誘電体を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記犠牲ゲート電極はポリシリコンを含むことを特徴とする請求項１または４に記載の半導体装置の製造方法。
【請求項６】
前記ゲートパターン形成段階の後に、前記ゲートパターン両側の前記半導体基板上にエピタキシャル成長工程によりシリコン合金を含むエピタキシャル層を形成するエピタキシャル層形成段階をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記エッチバック段階は、前記絶縁層を前記目標と同じ深さでエッチバックすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
第１トランジスタ領域および第２トランジスタ領域を含む半導体基板を提供する基板提供段階と、
前記第１トランジスタ領域の前記半導体基板上に第１ゲート絶縁膜および第２犠牲ゲート電極を含む第１ゲートパターンを形成し、前記第２トランジスタ領域の前記半導体基板上に第２ゲート絶縁膜および第２犠牲ゲート電極を含む第２ゲートパターンを形成するゲートパターン形成段階と、
前記半導体基板、前記第１ゲートパターン、および第２ゲートパターン上にエッチング停止層および絶縁層を形成するエッチング停止層および絶縁層形成段階と、
前記エッチング停止層が露出するまで前記絶縁層を除去する絶縁層除去段階と、
前記第１犠牲ゲート電極および第２犠牲ゲート電極が露出するまで前記エッチング停止層をエッチバックするエッチング停止層エッチバック段階と、
前記第１犠牲ゲート電極を除去し、結果物の全体構造の上面に第１金属層を形成する第１金属層形成段階と、
前記絶縁層が露出するまで前記第１金属層を除去する第１金属層除去段階と、
前記第２犠牲ゲート電極を除去し、結果物の全体構造の上面に第２金属層を形成する第２金属層形成段階と、
前記絶縁層が露出するまで前記第２金属層を除去する第２金属層除去段階と、
前記第１金属層をあらかじめ設定された目標の深さでエッチバックする第１金属層エッチバック段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記絶縁層除去段階、前記第１金属層除去段階、および前記第２金属層除去段階のうち少なくとも一つは、化学的機械的研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を利用して行われることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記エッチング停止層は、シリコン窒化物を含み、前記絶縁層は、シリコン酸化物を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記ゲート絶縁膜は、シリコン酸化物より高い誘電率を有する高誘電率の誘電体を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記犠牲ゲート電極はポリシリコンを含むことを特徴とする請求項８または１１に記載の半導体装置の製造方法。
【請求項１３】
前記ゲートパターン形成段階の後に、前記第１ゲートパターンおよび前記第２ゲートパターンのうち少なくとも一つのゲートパターンの両側の前記半導体基板上にエピタキシャル成長工程によりシリコン合金を含むエピタキシャル層を形成するエピタキシャル層形成段階をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１４】
前記第１金属層エッチバック段階は、前記絶縁層を前記目標と同じ深さでエッチバックすることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１５】
前記第１トランジスタ領域がＮＭＯＳトランジスタ領域である場合、前記第２トランジスタ領域はＰＭＯＳトランジスタ領域であるか、または前記第１トランジスタ領域がＰＭＯＳトランジスタ領域である場合、前記第２トランジスタ領域はＮＭＯＳトランジスタ領域であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１】
半導体基板上にゲート絶縁膜および犠牲ゲート電極を含むゲートパターンを形成するゲートパターン形成段階と、
前記半導体基板および前記ゲートパターン上にエッチング停止層および絶縁層を形成するエッチング停止層および絶縁層形成段階と、
前記エッチング停止層が露出するまで前記絶縁層を除去する絶縁層除去段階と、
前記犠牲ゲート電極が露出するまで前記エッチング停止層をエッチバックするエッチング停止層エッチバック段階と、
前記犠牲ゲート電極を除去し、結果物の全体構造の上面に金属層を形成する金属層形成段階と、
前記絶縁層が露出するまで前記金属層を除去する金属層除去段階と、
前記金属層をあらかじめ設定された目標の深さでエッチバックするエッチバック段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁層除去段階または前記金属層除去段階は、化学的機械的研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を利用して行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチング停止層は、シリコン窒化物を含み、前記絶縁層は、シリコン酸化物を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ゲート絶縁膜は、シリコン酸化物より高い誘電率を有する高誘電率の誘電体を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記犠牲ゲート電極はポリシリコンを含むことを特徴とする請求項１または４に記載の半導体装置の製造方法。
【請求項６】
前記ゲートパターン形成段階の後に、前記ゲートパターン両側の前記半導体基板上にエピタキシャル成長工程によりシリコン合金を含むエピタキシャル層を形成するエピタキシャル層形成段階をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記エッチバック段階は、前記絶縁層を前記目標と同じ深さでエッチバックすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
第１トランジスタ領域および第２トランジスタ領域を含む半導体基板を提供する基板提供段階と、
前記第１トランジスタ領域の前記半導体基板上に第１ゲート絶縁膜および第２犠牲ゲート電極を含む第１ゲートパターンを形成し、前記第２トランジスタ領域の前記半導体基板上に第２ゲート絶縁膜および第２犠牲ゲート電極を含む第２ゲートパターンを形成するゲートパターン形成段階と、
前記半導体基板、前記第１ゲートパターン、および第２ゲートパターン上にエッチング停止層および絶縁層を形成するエッチング停止層および絶縁層形成段階と、
前記エッチング停止層が露出するまで前記絶縁層を除去する絶縁層除去段階と、
前記第１犠牲ゲート電極および第２犠牲ゲート電極が露出するまで前記エッチング停止層をエッチバックするエッチング停止層エッチバック段階と、
前記第１犠牲ゲート電極を除去し、結果物の全体構造の上面に第１金属層を形成する第１金属層形成段階と、
前記絶縁層が露出するまで前記第１金属層を除去する第１金属層除去段階と、
前記第２犠牲ゲート電極を除去し、結果物の全体構造の上面に第２金属層を形成する第２金属層形成段階と、
前記絶縁層が露出するまで前記第２金属層を除去する第２金属層除去段階と、
前記第１金属層をあらかじめ設定された目標の深さでエッチバックする第１金属層エッチバック段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記絶縁層除去段階、前記第１金属層除去段階、および前記第２金属層除去段階のうち少なくとも一つは、化学的機械的研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を利用して行われることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記エッチング停止層は、シリコン窒化物を含み、前記絶縁層は、シリコン酸化物を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記ゲート絶縁膜は、シリコン酸化物より高い誘電率を有する高誘電率の誘電体を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記犠牲ゲート電極はポリシリコンを含むことを特徴とする請求項８または１１に記載の半導体装置の製造方法。
【請求項１３】
前記ゲートパターン形成段階の後に、前記第１ゲートパターンおよび前記第２ゲートパターンのうち少なくとも一つのゲートパターンの両側の前記半導体基板上にエピタキシャル成長工程によりシリコン合金を含むエピタキシャル層を形成するエピタキシャル層形成段階をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１４】
前記第１金属層エッチバック段階は、前記絶縁層を前記目標と同じ深さでエッチバックすることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１５】
前記第１トランジスタ領域がＮＭＯＳトランジスタ領域である場合、前記第２トランジスタ領域はＰＭＯＳトランジスタ領域であるか、または前記第１トランジスタ領域がＰＭＯＳトランジスタ領域である場合、前記第２トランジスタ領域はＮＭＯＳトランジスタ領域であることを特徴とする請求項８に記載の半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図１Ｋ】
【図１Ｌ】
【図１Ｍ】
【図２】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図１Ｋ】
【図１Ｌ】
【図１Ｍ】
【図２】
【公開番号】特開２０１１−１６６１５２（Ｐ２０１１−１６６１５２Ａ）
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１１−２７５５６（Ｐ２０１１−２７５５６）
【出願日】平成２３年２月１０日（２０１１．２．１０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２３年２月１０日（２０１１．２．１０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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