半導体装置及びその製造方法
【課題】higher-k材料であるチタン酸化膜の半導体基板との界面を安定化でき、さらなる微細化に対応できるゲート構造を実現できるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極とを備えている。ゲート絶縁膜は、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜５であり、ゲート電極は、第１の金属膜６又は第２の金属膜８を含む導電膜から構成されている。
【解決手段】半導体装置は、半導体基板１の上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極とを備えている。ゲート絶縁膜は、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜５であり、ゲート電極は、第１の金属膜６又は第２の金属膜８を含む導電膜から構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、高誘電率材料からなるゲート絶縁膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、金属−絶縁物−半導体電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）の微細化が進められている。
【０００３】
ところが、ＭＩＳＦＥＴの微細化に伴ってゲート絶縁膜の薄膜化を進めると、トンネル現象に起因するゲートリーク電流の増大、及びポリシリコンからなるゲート電極の空乏化の影響が顕著となる。このため、オン電流の確保、ひいてはＭＩＳＦＥＴの動作速度の維持及び向上が難しくなってきている。
【０００４】
この問題を解決するために、ゲート絶縁膜として、従来から用いられているシリコン酸化（ＳｉＯ２）膜に代えて、より誘電率が高い絶縁膜（高誘電率絶縁膜：high-k膜）、例えばハフニウム酸化（ＨｆＯ２）膜等を用いること、さらに、ゲート電極材料として、従来から用いられているポリシリコンに代えて、金属含有材料を用いることが検討されている。このように、ゲート絶縁膜としてhigh-k膜を用いると共に、ゲート電極材料として金属含有材料を用いることにより、ゲート絶縁膜の物理的な膜厚を大きくしながら、酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を低減することができる。その上、ゲート電極に金属を含有することにより、該ゲート電極の空乏化が抑制されて、反転層の厚さ（Ｔinv）を低減することができる。すなわち、ゲート絶縁膜の電気的な膜厚の薄膜化を進めることができる。ここで、酸化膜換算膜厚（ＥＯＴ）とは、酸化シリコンと異なる比誘電率を持つ誘電体膜の厚さを、酸化シリコンの比誘電率を用いて換算した値をいう。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】S. J. Rhee他、Improved electrical and material characteristics of hafnium titanate multi-metal oxide n-MOSFETs with ultra-thin EOT (~8A) gate dielectric application, IEDM Tech. Dig. 、2004年、p.837-840.
【非特許文献２】門島勝他、ルチル型TiO2ケ゛ート絶縁膜、半導体集積回路シンホ゜シ゛ウム講演論文集 vol.60 p.17-22.
【非特許文献３】P. Packan他、High Performance 32nm Logic Technology Featuring 2nd Generation High-k + Metal Gate Transistors, IEDM Tech. Dig., 2009年, p.659-662.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、high-k膜であるゲート絶縁膜（high-kゲート絶縁膜）とシリコン基板との間には、通常、主にシリコン酸化膜からなる界面層が形成される。この界面層の誘電率は、high-k膜と比べて低いため、界面層が形成されると、該界面層を含むゲート絶縁膜全体としての実効的な比誘電率が下がってしまう。このため、酸化膜換算膜厚（ＥＯＴ）を低減するという観点からは、界面層の厚さを極力抑える必要がある。他方、high-k材料はキャリアの散乱因子となるため、この界面層は、ゲート絶縁膜を構成するhigh-k材料をチャネルから隔てることによってキャリアの移動度を確保する働きを有している。
【０００７】
このように、ＥＯＴと移動度とは界面層を介してトレードオフの関係にあり、界面層の厚さ及び比誘電率の制御は、ＭＩＳＦＥＴの今後の微細化において極めて重要な課題となっている。
【０００８】
また、high-kゲート絶縁膜を用いた場合は、該high-kゲート絶縁膜とゲート電極との界面における反応に起因して、トランジスタ動作時の閾値電圧Ｖｔの絶対値が大きくなってしまうという問題がある。この問題の詳細は現在のところ明らかにはなっていないが、ゲート構造がソース／ドレインに対する活性化処理等の高温プロセスにさらされる結果、ゲート電極材料とゲート絶縁膜材料とが反応してしまい、ゲート電極材料の実効的な仕事関数の値が変化してしまうということが報告されている。この現象は、フェルミ・レベル・ピニング現象と呼ばれている。さらに、トランジスタの閾値電圧Ｖｔは、ＰＭＩＳＦＥＴから見て、ＥＯＴの低減と共に増大する傾向がある。この問題の詳細も現在のところ明らかにはなっていないが、界面層の薄膜化により生じるダイポール等による実効仕事関数シフトと考えられ、特にＰＭＩＳＦＥＴにおいて良好な閾値電圧Ｖｔを得ることが難しくなっている。すなわち、ＥＯＴの低減は、閾値電圧Ｖｔに対してもトレードオフの関係にある。
【０００９】
現状、high-k膜材料としては、ハフニウム酸化（ＨｆＯ２）膜が最もよく用いられている。しかしながら、ゲートリーク電流が増大する等の他に、上述したように、移動度及び閾値電圧Ｖｔとのトレードオフの関係により、ＥＯＴに関しハフニウム酸化膜には薄膜化に限界が見えつつある。２２ｎｍノード以細では、１ｎｍ未満のＥＯＴが必要とされており、このままでは消費電力の増大や駆動力の低下が否めない。このような薄膜化の限界は、比誘電率（ｋ値）等の物性に起因する可能性があり、ハフニウム酸化（ＨｆＯ２）膜と比べて、さらにｋ値が高い、いわゆるhigher-k材料の開発が待たれている。
【００１０】
本発明は、前記の問題を解決し、ゲートリーク電流、キャリア移動度、及び閾値電圧（特にＰＭＩＳＦＥＴ）を大幅に改善して、さらなる微細化、すなわちＥＯＴの１ｎｍ以下世代に対応できるゲート構造を有する半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明は、半導体装置を、ゲート絶縁膜に用いるhigher-k材料として、低温相であるアナターゼ相を示すチタン酸化（ＴｉＯ２）膜を用いる構成とする。
【００１２】
本願発明者らは、酸化ハフニウム（ＨｆＯ２）に代わるhigher-k材料として、酸化チタン（ＴｉＯ２）を用いることとし、さらに、ｋ値は高いものの半導体基板（例えば、シリコン（Ｓｉ）基板）との界面が不安定な高温安定相であるルチル相ではなく、半導体基板に対して、より安定な界面を期待できる低温相であるアナターゼ相を用いることに想到した。特に、アナターゼ相を示すチタン酸化（ＴｉＯ２）膜を安定的に実現し得るトランジスタプロセスとして、ゲート絶縁膜に対する熱負荷を軽減できるゲートラスト法（例えば、非特許文献３を参照。）を用いる。
【００１３】
これにより、Ｓｉ基板の上に、低誘電率であるＳｉＯ２からなる界面層の成長を抑え、ハフニウム酸化（ＨｆＯ２）膜と比べてｋ値が高く、キャリアの散乱効果が小さい酸化チタン（ＴｉＯ２）を主成分とするゲート絶縁膜構造を実現することができる。
【００１４】
すなわち、ゲートリーク電流、キャリア移動度及び閾値電圧の改善と、ＥＯＴの低減及び素子の微細化とに限界が見えつつあったハフニウム酸化（ＨｆＯ２）膜に代えて、ｋ値が高い、higher-k材料である酸化チタン（ＴｉＯ２）を用いることにより、ゲートリーク電流、キャリア移動度、及び閾値電圧（特にＰＭＩＳＦＥＴ）を大幅に改善できる。これにより、消費電力を抑え、高駆動力を有するトランジスタを実現することができる。
【００１５】
具体的に、本発明に係る半導体装置は、半導体領域の上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極とを備え、ゲート絶縁膜は、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜であり、ゲート電極は、金属を含む導電膜からなる。
【００１６】
本発明の半導体装置によると、ゲート絶縁膜にアナターゼ型酸化チタン（ＴｉＯ２）を主成分とする高誘電率絶縁膜を用いている。これにより、半導体基板とゲート絶縁膜との界面が安定した状態で形成される。このため、本発明の半導体装置は、さらなる微細化及びＥＯＴの低減に対応することが可能となる。
【００１７】
本発明の半導体装置は、ゲート絶縁膜及びゲート電極の両側面を覆う絶縁膜をさらに備え、導電膜は絶縁膜における互いに対向する壁面に沿って断面Ｕ字状に形成されていてもよい。
【００１８】
この場合に、絶縁膜は、サイドウォール絶縁膜であってもよい。
【００１９】
本発明の半導体装置において、半導体領域とゲート絶縁膜との間には、高誘電率絶縁膜とは異なる下地絶縁膜が形成されていてもよい。
【００２０】
本発明に係る半導体装置の製造方法は、半導体領域の上に、ダミーゲート電極を選択的に形成する工程と、ダミーゲート電極をマスクとして半導体領域にソース／ドレイン領域を形成する工程と、半導体領域の上に、ダミーゲート電極を覆うように絶縁膜を形成する工程と、絶縁膜からダミーゲート電極の上面を露出する工程と、絶縁膜からダミーゲート電極を除去することにより、絶縁膜にリセスを形成する工程と、リセスの下部に、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜を形成する工程と、リセスにおける高誘電率絶縁膜の上に、金属を含む導電膜を埋め込む工程とを備えている。
【００２１】
本発明の半導体装置の製造方法によると、ゲート絶縁膜にアナターゼ型酸化チタン（ＴｉＯ２）を主成分とする高誘電率絶縁膜を用いることにより、該ゲート絶縁膜を半導体基板との界面が安定した状態で形成することができる。このため、本発明の半導体装置は、さらなる微細化及びＥＯＴの低減に対応することが可能となる。その上、ダミーゲート電極をマスクとして半導体領域にソース／ドレイン領域を形成した後、リセスの下部に高誘電率絶縁膜を形成するため、ゲート絶縁膜である高誘電率絶縁膜に対する熱負荷を軽減することができる。
【００２２】
本発明の半導体装置の製造方法において、リセスに高誘電率絶縁膜を形成する工程は、異方性を持つ堆積法により、リセスの下部に非酸化性雰囲気で金属チタン膜を形成する工程と、堆積した金属チタン膜を酸化することにより、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜を形成する工程とを含むことが好ましい。
【００２３】
この場合に、金属チタン膜を酸化する工程は、温度が５００℃未満の酸素プラズマにより酸化する工程であってもよい。
【００２４】
本発明の半導体装置の製造方法において、リセスに前記高誘電率絶縁膜を形成する工程は、異方性を持つ堆積法により、リセスの下部に酸化性雰囲気で金属チタン膜を形成する工程であってもよい。
【００２５】
本発明の半導体装置の製造方法において、絶縁膜にリセスを形成する工程は、リセスの底部から半導体領域を露出する工程を含み、絶縁膜にリセスを形成する工程とリセスの下部に高誘電率絶縁膜を形成する工程との間に、リセスから露出する半導体領域の上に、下地絶縁膜を形成する工程をさらに備えていてもよい。
【発明の効果】
【００２６】
本発明に係る半導体装置及びその製造方法によると、higher-k材料であるチタン酸化（ＴｉＯ２）膜の半導体基板との界面を安定化することができ、さらなる微細化に対応できるゲート構造を実現することができる。
【図面の簡単な説明】
【００２７】
【図１】図１（ａ）〜図１（ｅ）は本発明の比較例に係る半導体装置の製造方法を示す工程順の断面図である。
【図２】図２は本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図３】図３（ａ）〜図３（ｆ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図４】図４（ａ）〜図４（ｆ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図５】図５（ａ）〜図５（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。
【発明を実施するための形態】
【００２８】
現在、ゲート絶縁膜に用いられているhigh-k材料であるハフニウム酸化膜（ＨｆＯ2 ）の代替候補であるhigher-k材料の１つに、酸化チタン（ＴｉＯ２）がある。酸化チタン（ＴｉＯ２）は、ｋ値が４０〜１２０と大きく、電子の散乱因子となる電子数が少ないことから、チャネル部のキャリアへの散乱効果が小さく、キャリアの移動度の劣化も低減されることが期待される。
【００２９】
上記の非特許文献１においては、ゲート絶縁膜にチタン酸化（ＴｉＯ２）膜を導入することにより、ゲートリーク電流、キャリア移動度の劣化及び閾値電圧に関し、改善効果があることが報告されている。
【００３０】
しかしながら、非特許文献２に報告されているように、チタン酸化（ＴｉＯ２）膜とＳｉからなる半導体基板との界面は不安定であり、高温処理により高温安定相であるルチル相と共に、誘電率が低いＳｉＯ２からなる界面層が厚さ２ｎｍ程度と比較的に厚く成長し易い。
【００３１】
以下、この現象を比較例として図１（ａ）〜図１（ｅ）を参照しながら説明する。
【００３２】
まず、図１（ａ）に示すように、シリコンからなる半導体基板１０１に素子分離１０２を選択的に形成する。続いて、半導体基板１０１における素子分離１０２の一方の側方領域であるＮＭＩＳ領域１５０Ａには、ｐウェル１０３Ａを形成し、他方の側方領域であるＰＭＩＳ領域１５０Ｂには、ｎウェル１０３Ｂを形成する。続いて、半導体基板１０１の上の全面に、酸化シリコン（ＳｉＯ２）からなる下地膜１０４及び酸化チタン（ＴｉＯ２）からなる高誘電率絶縁膜１０５を順次成膜する。その後、半導体基板１０１の上のＰＭＩＳ領域１５０Ｂに第１の金属膜１０６を選択的に形成する。
【００３３】
次に、図１（ｂ）に示すように、半導体基板１０１上の全面、すなわちＮＭＩＳ領域１５０Ａ及びＰＭＩＳ領域１５０Ｂに跨るように第２の金属膜１０８を形成する。
【００３４】
次に、図１（ｃ）に示すように、半導体基板１０１上の全面に、ポリシリコン等からなる主導電膜１０９を堆積して、その上面を平坦化する。続いて、主導電膜１０９のＮＭＩＳ領域１５０Ａ及びＰＭＩＳ領域１５０Ｂにおけるそれぞれのゲート領域の上側部分にレジストパターン１１０を形成する。
【００３５】
次に、図１（ｄ）に示すように、レジストパターン１１０をマスクとして、主導電膜１０９及び第２の金属膜膜１０８等に対して異方性のエッチングを行って、ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴのそれぞれゲート構造を形成する。具体的には、ＮＭＩＳＦＥＴのゲート構造は、ゲート電極が第２の金属膜１０８と主導電膜１０９とから構成され、ゲート絶縁膜が下地膜１０４と高誘電率絶縁膜１０５とから構成される。一方、ＰＭＩＳＦＥＴのゲート構造は、ゲート電極が第１の金属膜１０６、第２の金属膜１０８及び主導電膜１０９から構成され、ゲート絶縁膜が下地膜１０４と高誘電率絶縁膜１０５とから構成される。
【００３６】
続いて、半導体基板１０１の上に各ゲート構造を覆うように絶縁膜を成膜し、成膜した絶縁膜をエッチバックすることにより、各ゲート構造の両側面上にサイドウォール１１１を形成する。続いて、ＮＭＩＳ領域１５０Ａ及びＰＭＩＳ領域１５０Ｂに対して、ゲート構造及びサイドウォール１１１をマスクとして、ｎ型ソース／ドレイン領域１１２Ａ及びｐ型ソース／ドレイン領域１１２Ｂをイオン注入によりそれぞれ形成する。
【００３７】
次に、図１（ｅ）に示すように、例えば、注入された不純物イオンの活性化の熱処理等により、各ゲート構造における下地膜１０４は、それぞれ厚膜化した下地膜１０４Ａとなる。また、各ゲート構造における高誘電率絶縁膜１０５は、それぞれ結晶化した高誘電率絶縁膜１０５Ａとなる。
【００３８】
このため、非特許文献１においては、シリコンからなる半導体基板との界面には、ハフニウム酸化（ＨｆＯ２）膜を形成して安定化させ、チタン酸化（ＴｉＯ２）膜はハフニウム酸化膜の上又はそれよりも上方に導入している。すなわち、チタン酸化膜のゲート絶縁膜への導入は一部に留まっており、チタン酸化膜を導入する効果は限定的である。
【００３９】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について図２を参照しながら説明する。
【００４０】
図２に示すように、第１の実施形態に係る半導体装置は、例えば、シリコン（Ｓｉ）からなる半導体基板１に形成され、素子分離２によって区画されたＮＭＩＳ領域５０Ａ及びＰＭＩＳ領域５０Ｂを有している。すなわち、相補型ＭＩＳＦＥＴ（ＣＭＩＳＦＥＴ）形成領域を有している。
【００４１】
半導体基板１のＮＭＩＳ領域５０Ａにはｐウェル３が形成され、該ｐウェル３の上にはＮＭＩＳＦＥＴのゲート構造が形成されている。
【００４２】
ＮＭＩＳＦＥＴのゲート構造は、ゲート絶縁膜として、酸化シリコン（ＳｉＯ２）からなる下地膜４と、その上に形成されたアナターゼ型酸化チタン（ＴｉＯ２）を主成分とする高誘電率絶縁膜５とから構成される。また、ゲート電極として、白金（Ｐｔ）等からなる第２の金属膜８と、その上に形成されたアルミニウム（Ａｌ）等からなる主導電膜９とから構成される。
【００４３】
一方、ＰＭＩＳＦＥＴのゲート構造は、ゲート絶縁膜として、酸化シリコン（ＳｉＯ２）からなる下地膜４と、その上に形成されたアナターゼ型酸化チタン（ＴｉＯ２）を主成分とする高誘電率絶縁膜５とから構成される。また、ゲート電極として、下から順次形成されたハフニウム（Ｈｆ）等からなる第１の金属膜６と、白金（Ｐｔ）等からなる第２の金属膜８と、アルミニウム（Ａｌ）等からなる主導電膜９とから構成される。
【００４４】
ここで、ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴの各ゲート絶縁膜を構成する高誘電率絶縁膜５は、組成が１００％のアナターゼ型の酸化チタンに限られず、非晶質層を含んでいてもよい。また、本発明の効果を損なわない程度にルチル型の酸化チタンを含んでいてもよい。例えば、ルチル型の酸化チタンを含む場合には、体積比で５０％を超えるアナターゼ型の酸化チタンを含んでいればよい。
【００４５】
各ゲート構造の両側面上には、例えば窒化シリコン（ＳｉＮ）からなるサイドウォールスペーサ１１が形成されている。また、半導体基板１上における各サイドウォールスペーサ１１の側方には、各ゲート構造を埋めるように、酸化シリコンを主成分とする層間絶縁膜１６が形成されている。
【００４６】
半導体基板１の上部のＮＭＩＳ領域５０Ａには、ｎ型エクステンション領域１２Ａが形成され、該半導体基板１の上部のＰＭＩＳ領域５０Ｂには、ｐ型エクステンション領域１２Ｂが形成されている。
【００４７】
なお、第１の実施形態に係る半導体装置は、後述するように不純物拡散領域であるエクステンション領域１２Ａ、１２Ｂを形成した後に、ゲート構造を形成する、いわゆるゲートラスト法を採るため、高誘電率絶縁膜５、第１の金属膜６及び第２の金属膜８のゲート長方向における断面形状は、サイドウォールスペーサ１１の互いに対向する壁面に沿って断面Ｕ字状に形成されている。
【００４８】
以下、前記のように構成された第１の実施形態に係る半導体装置の製造方法について図３（ａ）〜図３（ｆ）及び図４（ａ）〜図４（ｆ）を参照しながら説明する。
【００４９】
まず、図３（ａ）に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１の上部に、例えばシャロウトレンチ分離（ＳＴＩ）からなる素子分離２を選択的に形成する。これにより、半導体基板１にＣＭＩＳＦＥＴ形成領域であるＮＭＩＳ領域５０Ａ及びＰＭＩＳ領域５０Ｂがそれぞれ形成される。
【００５０】
続いて、イオン注入法により、半導体基板１のＮＭＩＳ領域５０Ａにｐ型不純物をイオン注入してｐウェル３Ａを形成する。その後、半導体基板１のＰＭＩＳ領域５０Ｂに、ｎ型不純物をイオン注入してｎウェル３Ｂを形成する。ここで、ｐウェル３Ａとｎウェル３Ｂとの形成順序は特に問われない。続いて、半導体基板１の表面に対して、例えば、公知の標準ＲＣＡ洗浄及び希釈フッ酸（ＨＦ）を用いた洗浄を順次行う。その後、表面が清浄化された半導体基板１に対して、例えば温度が６００℃〜１０００℃程度の酸素雰囲気中で熱処理を行う。これにより、半導体基板１上におけるＮＭＩＳ領域５０Ａ及びＰＭＩＳ領域５０Ｂに、酸化シリコン（ＳｉＯ２）からなるダミー酸化膜１３が形成される。ここで、ダミーのゲート絶縁膜であるダミー酸化膜１３には、熱酸化膜に代えて、例えばオゾン（Ｏ３）水を用いたウエット処理による化学的なシリコン酸化膜又はＩＳＳＧ（In-Situ Steam Generation）膜等を用いてもよい。続いて、ダミー酸化膜１３の上に、例えば、厚さが６０ｎｍ〜８０ｎｍ程度のアモルファスシリコン又はポリシリコンからなるダミー電極膜１４を形成する。
【００５１】
続いて、リソグラフィ法により、ダミー電極膜１４におけるＮＭＩＳ領域５０Ａ及びＰＭＩＳ領域５０Ｂの各ゲート形成領域の上側部分に、レジストパターン１０をそれぞれ形成する。なお、レジストパターン１０に代えて、酸化シリコン又は窒化シリコン等からなるハードマスクパターンを用いてもよい。
【００５２】
次に、図３（ｂ）に示すように、レジストパターン１０をマスクとして、例えば塩素ガス（Ｃｌ２）等を用いたドライエッチング、又はウエットエッチングにより、ダミー電極膜１４及びダミー酸化膜１３に対してエッチングを行ってダミーゲート構造を得る。続いて、ダミーゲート構造の両側面上に絶縁膜からなるオフセットスペーサ（図示せず）を形成する。その後、オフセットスペーサ及びダミーゲート構造をマスクとして、半導体基板１の上部にそれぞれイオン注入を行って、ＮＭＩＳ領域５０Ａにはｎ型エクステンション注入領域を形成し、ＰＭＩＳ領域５０Ｂにはｐ型エクステンション注入領域を形成する。さらに、図示はしていないが、各エクステンション注入領域の下側に、それぞれ導電型が反対の不純物イオンを注入することにより、ＮＭＩＳ領域５０Ａ及びＰＭＩＳ領域５０Ｂに、ポケット注入領域を形成してもよい。
【００５３】
続いて、半導体基板１の上に各ダミーゲート構造を覆うように、例えば窒化シリコンからなる絶縁膜を形成し、形成した絶縁膜をエッチバックすることにより、各ゲート構造の両側面上にオフセットスペーサを介したサイドウォールスペーサ１１をそれぞれ形成する。その後、ダミー電極膜１４、オフセットスペーサ及びサイドウォールスペーサ１１をマスクとして、半導体基板１の上部に対して再度イオン注入を行ってソース／ドレイン注入領域（図示せず）を形成する。
【００５４】
続いて、各エクステンション注入領域及び各ソース／ドレイン注入領域の注入ドーパントを活性化するために、例えば、温度が１０００℃以上のアニールを行う。これにより、ＮＭＩＳ領域５０Ａには、それぞれｎ型エクステンション領域１２Ａ及びｎ型ソース／ドレイン領域が形成され、ＰＭＩＳ領域５０Ｂには、それぞれｐ型エクステンション領域１２Ｂ及びｐ型ソース／ドレイン領域が形成される。以上の工程によって、ダミーゲートトランジスタ構造が完成する。
【００５５】
続いて、図示はしていないが、公知の方法により、ＮＭＩＳ領域５０Ａ及びＰＭＩＳ領域５０Ｂにおける各ソース／ドレイン領域の表面をニッケル（Ｎｉ）等によりシリサイド化する。その後、例えばプラズマ化学気相堆積（ＣＶＤ：chemical vapor deposition）法により、各ダミーゲート構造を覆うように、半導体基板１の上の全面にわたって、例えば酸化シリコンを主成分とする層間絶縁膜１６を堆積する。その後、例えば化学機械研磨（ＣＭＰ：chemical mechanical polishing）法又はドライエッチング法により、堆積した層間絶縁膜１６に対して平坦化又はエッチバックを行って、ダミー電極膜１４の上面を露出する。
【００５６】
次に、図３（ｃ）に示すように、例えば塩素ガス（Ｃｌ２）を主成分とするエッチングガスを用いたドライエッチング、又は例えばテトラエチル水酸化アンモニウム（ＴＭＡＨ）溶液を用いたウエットエッチング等により、シリコンからなるダミー電極膜１４を選択的に除去する。続いて、例えばフッ酸（ＨＦ）を用いたウエットエッチングにより、酸化シリコンからなるダミー酸化膜１３を除去する。これにより、ダミーゲート構造は除去され、サイドウォールスペーサ１１を側壁とし、且つ半導体基板１の表面を底面とするリセス１５が形成される。
【００５７】
次に、図３（ｄ）に示すように、例えば、オゾン酸化（オゾン水）を用いたウエット処理により、半導体基板１におけるリセス１５からの露出面上に、例えば厚さが１ｎｍ程度以下の酸化シリコンからなる下地膜（界面層）４を形成する。下地膜（界面層）４には、後工程で堆積するチタン（Ｔｉ）と半導体基板１とのシリサイド化を防ぐことができる程度の膜厚が必要である。但し、ＥＯＴに寄与する度合いは小さいほど好ましいため、具体的には０．４ｎｍ〜０．８ｎｍが好適である。また、下地膜４には、ウエット法に限られず、熱酸化法によるシリコン熱酸化膜、又はＩＳＳＧ法によるＩＳＳＧ膜等を用いることができる。但し、これらの熱処理は、前述したシリサイド化工程の後に行われるため、加熱温度は６００℃程度未満に設定することが望ましい。
【００５８】
次に、リセス１５の底面上に形成された下地膜４の上に、高誘電率絶縁膜としてチタン酸化（ＴｉＯ２）膜、しかも低温相であるアナターゼ型の酸化チタンを形成する。
【００５９】
第１の実施形態においては、まず、図３（ｅ）に示すように、半導体基板１の上に全面にわたって、高誘電率絶縁性膜を構成する酸化チタン（ＴｉＯ２）の構成材料である、チタン（Ｔｉ）からなる金属膜５Ａを形成する。このとき、金属膜５Ａは、下地膜４の上だけでなく、リセス１５の側壁上及び層間絶縁膜１６の上にも形成される。ゲート絶縁膜として有効に作用するのは、下地膜（界面層）４の上のみである。後工程において、金属膜５Ａにおける層間絶縁膜１６の上側部分はＣＭＰによる平坦化等で除去されるものの、リセス１５の側壁上部分は残存して、寄生容量が増大する等の弊害を招くおそれがある。従って、金属膜５Ａの堆積方法としては、アスペクト比の値が比較的に大きいリセス１５の底面に対する被覆率（ボトムカバレッジ）が良く、且つリセス１５の側壁上への堆積を抑制できる方法が好ましい。言い換えると、コンフォーマリティが高い、つまり等方性を持つ原子層堆積（ＡＬＤ：Atomic Layer Deposition）法及びＣＶＤ法等の堆積法は、チタンからなる金属膜５Ａの堆積方法としては好ましくない。
【００６０】
すなわち、金属膜５Ａの堆積方法としては、垂直異方性を持つ堆積法、例えば物理堆積（ＰＶＤ：Physical Vapor Deposition）法が好ましい。特に、高い垂直異方性を持つ堆積法として、ＤＣスパッタ法を基本とする堆積法、例えば、イオン化金属プラズマＰＶＤ法、自己イオン化プラズマＰＶＤ法、コリメートスパッタ法、又はロングディスタンススパッタ法等を用いることが好ましい。これらの堆積方法を用いることにより、リセス１５の内部において、金属膜５Ａにおける下地膜４の上に形成されている部分の厚さを側壁上に形成されている部分の厚さよりも確実に厚くすることができる。
【００６１】
第１の実施形態においては、例えばアルゴン（Ａｒ）を用いた非酸化性雰囲気（実質的に酸素を含まない雰囲気）でスパッタ時間を制御することにより、例えば厚さが１ｎｍ程度の金属膜５Ａを堆積している。
【００６２】
次に、図３（ｆ）に示すように、高誘電率絶縁膜の構成材料である金属膜５Ａに対して、例えば、酸素ラジカル（Ｏ＊）を主成分に含む雰囲気で酸化処理を行う。このような酸素ラジカルを含む酸化処理により、金属膜５Ａが酸化されて高誘電率絶縁膜５となる。
【００６３】
従って、図４（ａ）に示すように、ゲート絶縁膜となる高誘電率絶縁膜５が半導体基板１の上の全面に、すなわち下地膜４の上、リセス１５の側壁の上及び層間絶縁膜１６の上に連続的に形成される。なお、酸素ラジカル（Ｏ＊）の発生装置には、例えばプラズマ発生装置又はオゾン発生装置等を用いることができる。但し、高誘電率絶縁膜５等が酸素イオン等のダメージを受けないように、酸素ラジカル（Ｏ＊）の発生装置と半導体基板１との間隔を十分に取ったり、半導体基板１の電位を制御したりする等の工夫を施すことが好ましい。
【００６４】
ところで、酸素原子又は酸素分子を用いて、金属膜５Ａを十分に酸化して高誘電率絶縁膜５を得るには、一般に、５００℃以上の酸化性雰囲気による熱処理が必要となる。チタン酸化物（ＴｉＯ２）の場合は、前述したように、この熱処理によって高温相であるルチル相が形成される。その上、下地膜（界面層）４の厚さが大幅に増大してしまうことから、ＥＯＴの値を小さく保つことが困難となる。
【００６５】
これに対し、第１の実施形態のように、酸素ラジカルを用いる場合には、該酸素ラジカルの化学反応性と、比較的に低温下での熱拡散効果とを併用することが可能となる。このため、５００℃程度未満の処理温度であっても、化学量論比を持つ高誘電率絶縁膜５、すなわち低温安定相であるアナターゼ相を示すチタン酸化（ＴｉＯ２）膜を得ることができる。これにより、例えばソース／ドレイン領域の表面に形成されているシリサイド層への悪影響を防止しながら、アナターゼ型の高誘電率絶縁膜５を形成することができる。
【００６６】
また、金属膜５Ａに対する酸化処理の後、すなわち、高誘電率絶縁膜５を形成した後に、高誘電率絶縁膜５における酸素原子と金属原子（Ｔｉ原子）との結合及び均一性を高めるために、後処理工程としてのアニールを行ってもよい。但し、該アニールの温度は、例えばソース／ドレイン領域の表面に形成されているシリサイド層への悪影響を防止するために、６００℃程度未満であることが望ましい。また、チタン酸化物（ＴｉＯ２）の低温安定相であるアナターゼ相を用いるには、プロセス温度が６００℃程度未満であることが望ましい。これらは、本実施形態のように、後工程がシリサイド化の温度に制約される、ゲートラスト法にとっても、互いに好ましい組み合わせとなる。
【００６７】
なお、下地膜４の膜厚の増大を防ぐという観点からは、５００℃程度未満の熱処理がより好ましい。
【００６８】
次に、図４（ｂ）に示すように、高誘電率絶縁膜５の上の全面に、第１の金属膜６を形成する。ここで、ＣＭＩＳＦＥＴを形成するには、ＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴのそれぞれに対応して、バンドエッジ（価電子帯及び伝導帯）付近に好適な仕事関数値を持つ異種金属を含むゲート電極を形成する必要がある。そこで、リソグラフィ法により、第１の金属膜６の上に、ＰＭＩＳ領域５０Ｂを覆い且つＮＭＩＳ領域５０Ａを開口するレジストパターン１７を形成する。
【００６９】
次に、図４（ｃ）に示すように、レジストパターン１７をマスクとして、第１の金属膜６におけるＮＭＩＳ領域５０Ａ上に形成されている部分を除去する。その後、レジストパターン１７を除去する。
【００７０】
次に、図４（ｄ）に示すように、半導体基板１の上の全面に、第２の金属膜８を形成する。これにより、ＮＭＩＳ領域５０Ａにおいては、第２の金属膜８は高誘電率絶縁膜５の上に直接に形成される。一方、ＰＭＩＳ領域５０Ｂにおいては、第２の金属膜８は第１の金属膜６の上に直接に形成される。また、ＮＭＩＳ領域５０Ａのリセス１５においては、第１の金属膜６は、高誘電率絶縁膜５を介してリセス１５の側壁上に形成される。同様に、ＰＭＩＳ領域５０Ｂのリセス１５においては、第１の金属膜６は、高誘電率絶縁膜５を介してリセス１５の側壁上に形成され、また、第２の金属膜８は、第１の金属膜６及び高誘電率絶縁膜５を介してリセス１５の側壁上に形成される。
【００７１】
なお、ＰＭＩＳＦＥＴのゲート電極を構成する第１の金属膜６には、例えば、白金（Ｐｔ）、パラジウム（Ｐｄ）若しくはルテニウム（Ｒｕ）又は他の貴金属を主成分とする金属を用いることができる。また、これらに限られず、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）又はニッケル（Ｎｉ）の窒化物を主成分とする導電膜を用いることができる。
【００７２】
また、ＮＭＩＳＦＥＴのゲート電極を構成する第２の金属膜８には、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）及びアルミニウム（Ａｌ）からなる元素群から選ばれた単体金属、又は同元素群から選ばれた２つ以上の金属からなる合金を用いることができる。また、これらに限られず、同元素群から選ばれた金属の窒化物又は炭化物を主成分とする導電膜を用いることができる。
【００７３】
第１の金属膜６及び第２の金属膜８の堆積方法には、高誘電率絶縁膜５を形成した後もリセス１５が高アスペクト比を有していることを考慮して、例えば、コンフォーマルに堆積可能なＡＬＤ法又はＣＶＤ法を用いてもよい。また、ボトムカバレッジが良好な、すなわち高い垂直異方性を持つＰＶＤ法を用いてもよい。
【００７４】
なお、ＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴのそれぞれの仕事関数の値を決定する第１の金属膜６及び第２の金属膜８の厚さは、数ｎｍ〜十数ｎｍ程度であればよい。
【００７５】
次に、図４（ｅ）に示すように、リセス１５を埋める主導電膜９として、第２の金属膜８の上に、例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）若しくは銅（Ｃｕ）等からなる低抵抗金属膜、又はポリシリコン膜等を形成する。これにより、ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴを構成する、異種材料が積層されたゲート電極が形成される。
【００７６】
次に、図４（ｆ）に示すように、例えば、ＣＭＰ法による平坦化又はドライエッチング法によるエッチバックを行って、層間絶縁膜１６の上に堆積された余剰の主導電膜９、第２の金属膜８、第１の金属膜６及び高誘電率絶縁膜５を除去する。これにより、ゲートラスト法によるトランジスタ（ＦＥＴ）の基本構造を得る。
【００７７】
以上に説明したように、第１の実施形態によると、ＦＥＴを構成するゲート絶縁膜にhigher-k材料である酸化チタン（ＴｉＯ２）のアナターゼ相を用いている。これにより、半導体基板、例えばシリコン基板との界面と安定した状態で、ゲート絶縁膜にhigher-k材料からなる高誘電率絶縁膜を導入することができる。その結果、本実施形態に係る半導体装置（ＣＭＩＳＦＥＴ）は、さらなる微細化及びＥＯＴの低減に対応することができる。
【００７８】
なお、第１の実施形態において、半導体基板１にはシリコン（Ｓｉ）を用いたが、本発明はシリコンには限られず、他の半導体基板、例えばＳＯＩ基板、又はＧｅ、ＧａＡｓ、ＩｎＧａＡｓ、ＧａＮ若しくはＳｉＣ等からなる基板を用いることができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図５（ａ）〜図５（ｄ）を参照しながら説明する。なお、図２に示す構成部材と同一の構成部材には同一の符号を付している。
【００７９】
第１の実施形態においては、本発明のゲート絶縁膜である高誘電率絶縁膜５、すなわちアナターゼ型のチタン酸化（ＴｉＯ２）膜を、まず、金属チタン膜を成膜し、その後、成膜された金属チタン膜に対してプラズマ酸化により酸化して形成した。
【００８０】
これに代えて、第２の実施形態においては、各リセス１５の底面及び側壁上に、アナターゼ型の酸化チタンからなる高誘電率絶縁膜５を直接に形成する構成とする。
【００８１】
具体的には、図５（ａ）に示すように、第１の実施形態と同様に、サイドウォールスペーサ１１（オフセットスペーサ）により両側面が覆われたダミー電極１４及びダミー酸化膜１３を除去する。その後、半導体基板１の上に全面にわたって、アナターゼ型の酸化チタンからなる高誘電率絶縁膜５を成膜する。このとき、高誘電率絶縁性膜５は、リセス１５の底面上、すなわち、半導体基板１の表面上だけでなく、リセス１５の側壁上及び層間絶縁膜１６の上にも形成される。ここで、アナターゼ型の酸化チタンからなる高誘電率絶縁膜５は、例えば、スパッタ法を用いることができ、ターゲット材として、チタン酸化物（ＴｉＯ２）を用いればよい。
【００８２】
また、一変形例として、ターゲット材にチタン酸化物を用いる代わりに、金属チタンを用い、雰囲気ガスとして酸素を導入すると共に、前述した垂直異方性を持つ堆積法であるＰＶＤ法を用いることにより、アナターゼ型の酸化チタンからなる高誘電率絶縁膜５を直接に成膜することも可能である。
【００８３】
なお、第２の実施形態においては、リセス１５内に高誘電率絶縁膜５と半導体基板１との間に下地膜（界面層）を設ける必要はない。また、界面層としての自然酸化膜はあえて除去する必要はない。
【００８４】
但し、酸化性雰囲気により金属チタンを酸化するＰＶＤ法等を用い、半導体基板１の表面が酸化されてＥＯＴの増大が懸念される場合は、第１の実施形態と同様に、下地膜４を設けてもよい。
【００８５】
また、アナターゼ型の酸化チタンからなる高誘電率絶縁膜５を成膜する際のプロセス温度は、第１の実施形態と同様に、６００℃未満とすることが好ましい。さらに、半導体基板１の表面に形成される界面層の形成及びその増大を防ぐという観点からは、５００℃程度未満の熱処理がより好ましい。
【００８６】
次に、図５（ｂ）に示すように、第１の金属膜６を、ＰＭＩＳ領域５０Ｂのリセス１５の下部に堆積するように、高誘電率絶縁膜５の上に選択的に成膜する。
【００８７】
次に、図５（ｃ）に示すように、半導体基板１の上の全面に、第２の金属膜８及び主導電膜９を順次成膜する。
【００８８】
次に、図５（ｄ）に示すように、層間絶縁膜１６の上に堆積された余剰の主導電膜９、第２の金属膜８、第１の金属膜６及び高誘電率絶縁膜５を除去することにより、ゲートラスト法によるトランジスタ（ＦＥＴ）の基本構造を得る。
【００８９】
以上に説明したように、第２の実施形態によると、ＦＥＴを構成するゲート絶縁膜にhigher-k材料である酸化チタン（ＴｉＯ２）のアナターゼ相を用いている。これにより、半導体基板、例えばシリコン基板との界面と安定した状態で、ゲート絶縁膜にhigher-k材料からなる高誘電率絶縁膜を導入することができる。その結果、本実施形態に係る半導体装置は、さらなる微細化及びＥＯＴの低減に対応することができる。
【産業上の利用可能性】
【００９０】
本発明に係る半導体装置及びその製造方法は、higher-k材料であるチタン酸化膜の半導体基板との界面を安定化でき、さらなる微細化に対応できるゲート構造を実現できる。このため、高誘電率材料からなるゲート絶縁膜を有する半導体装置及びその製造方法等に有用である。
【符号の説明】
【００９１】
１ 半導体基板
２ 素子分離
３Ａ ｐウェル
３Ｂ ｎウェル
４ 下地膜
５ 高誘電率絶縁膜
５Ａ 金属膜
６ 第１の金属膜
８ 第２の金属膜
９ 主導電膜
１０ レジストパターン
１１ サイドウォールスペーサ
１２Ａ ｎ型エクステンション領域
１２Ｂ ｐ型エクステンション領域
１３ ダミー酸化膜
１４ ダミー電極膜
１５ リセス
１６ 層間絶縁膜
１７ レジストパターン
５０Ａ ＮＭＩＳ領域
５０Ｂ ＰＭＩＳ領域
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、高誘電率材料からなるゲート絶縁膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、金属−絶縁物−半導体電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）の微細化が進められている。
【０００３】
ところが、ＭＩＳＦＥＴの微細化に伴ってゲート絶縁膜の薄膜化を進めると、トンネル現象に起因するゲートリーク電流の増大、及びポリシリコンからなるゲート電極の空乏化の影響が顕著となる。このため、オン電流の確保、ひいてはＭＩＳＦＥＴの動作速度の維持及び向上が難しくなってきている。
【０００４】
この問題を解決するために、ゲート絶縁膜として、従来から用いられているシリコン酸化（ＳｉＯ２）膜に代えて、より誘電率が高い絶縁膜（高誘電率絶縁膜：high-k膜）、例えばハフニウム酸化（ＨｆＯ２）膜等を用いること、さらに、ゲート電極材料として、従来から用いられているポリシリコンに代えて、金属含有材料を用いることが検討されている。このように、ゲート絶縁膜としてhigh-k膜を用いると共に、ゲート電極材料として金属含有材料を用いることにより、ゲート絶縁膜の物理的な膜厚を大きくしながら、酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を低減することができる。その上、ゲート電極に金属を含有することにより、該ゲート電極の空乏化が抑制されて、反転層の厚さ（Ｔinv）を低減することができる。すなわち、ゲート絶縁膜の電気的な膜厚の薄膜化を進めることができる。ここで、酸化膜換算膜厚（ＥＯＴ）とは、酸化シリコンと異なる比誘電率を持つ誘電体膜の厚さを、酸化シリコンの比誘電率を用いて換算した値をいう。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】S. J. Rhee他、Improved electrical and material characteristics of hafnium titanate multi-metal oxide n-MOSFETs with ultra-thin EOT (~8A) gate dielectric application, IEDM Tech. Dig. 、2004年、p.837-840.
【非特許文献２】門島勝他、ルチル型TiO2ケ゛ート絶縁膜、半導体集積回路シンホ゜シ゛ウム講演論文集 vol.60 p.17-22.
【非特許文献３】P. Packan他、High Performance 32nm Logic Technology Featuring 2nd Generation High-k + Metal Gate Transistors, IEDM Tech. Dig., 2009年, p.659-662.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、high-k膜であるゲート絶縁膜（high-kゲート絶縁膜）とシリコン基板との間には、通常、主にシリコン酸化膜からなる界面層が形成される。この界面層の誘電率は、high-k膜と比べて低いため、界面層が形成されると、該界面層を含むゲート絶縁膜全体としての実効的な比誘電率が下がってしまう。このため、酸化膜換算膜厚（ＥＯＴ）を低減するという観点からは、界面層の厚さを極力抑える必要がある。他方、high-k材料はキャリアの散乱因子となるため、この界面層は、ゲート絶縁膜を構成するhigh-k材料をチャネルから隔てることによってキャリアの移動度を確保する働きを有している。
【０００７】
このように、ＥＯＴと移動度とは界面層を介してトレードオフの関係にあり、界面層の厚さ及び比誘電率の制御は、ＭＩＳＦＥＴの今後の微細化において極めて重要な課題となっている。
【０００８】
また、high-kゲート絶縁膜を用いた場合は、該high-kゲート絶縁膜とゲート電極との界面における反応に起因して、トランジスタ動作時の閾値電圧Ｖｔの絶対値が大きくなってしまうという問題がある。この問題の詳細は現在のところ明らかにはなっていないが、ゲート構造がソース／ドレインに対する活性化処理等の高温プロセスにさらされる結果、ゲート電極材料とゲート絶縁膜材料とが反応してしまい、ゲート電極材料の実効的な仕事関数の値が変化してしまうということが報告されている。この現象は、フェルミ・レベル・ピニング現象と呼ばれている。さらに、トランジスタの閾値電圧Ｖｔは、ＰＭＩＳＦＥＴから見て、ＥＯＴの低減と共に増大する傾向がある。この問題の詳細も現在のところ明らかにはなっていないが、界面層の薄膜化により生じるダイポール等による実効仕事関数シフトと考えられ、特にＰＭＩＳＦＥＴにおいて良好な閾値電圧Ｖｔを得ることが難しくなっている。すなわち、ＥＯＴの低減は、閾値電圧Ｖｔに対してもトレードオフの関係にある。
【０００９】
現状、high-k膜材料としては、ハフニウム酸化（ＨｆＯ２）膜が最もよく用いられている。しかしながら、ゲートリーク電流が増大する等の他に、上述したように、移動度及び閾値電圧Ｖｔとのトレードオフの関係により、ＥＯＴに関しハフニウム酸化膜には薄膜化に限界が見えつつある。２２ｎｍノード以細では、１ｎｍ未満のＥＯＴが必要とされており、このままでは消費電力の増大や駆動力の低下が否めない。このような薄膜化の限界は、比誘電率（ｋ値）等の物性に起因する可能性があり、ハフニウム酸化（ＨｆＯ２）膜と比べて、さらにｋ値が高い、いわゆるhigher-k材料の開発が待たれている。
【００１０】
本発明は、前記の問題を解決し、ゲートリーク電流、キャリア移動度、及び閾値電圧（特にＰＭＩＳＦＥＴ）を大幅に改善して、さらなる微細化、すなわちＥＯＴの１ｎｍ以下世代に対応できるゲート構造を有する半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明は、半導体装置を、ゲート絶縁膜に用いるhigher-k材料として、低温相であるアナターゼ相を示すチタン酸化（ＴｉＯ２）膜を用いる構成とする。
【００１２】
本願発明者らは、酸化ハフニウム（ＨｆＯ２）に代わるhigher-k材料として、酸化チタン（ＴｉＯ２）を用いることとし、さらに、ｋ値は高いものの半導体基板（例えば、シリコン（Ｓｉ）基板）との界面が不安定な高温安定相であるルチル相ではなく、半導体基板に対して、より安定な界面を期待できる低温相であるアナターゼ相を用いることに想到した。特に、アナターゼ相を示すチタン酸化（ＴｉＯ２）膜を安定的に実現し得るトランジスタプロセスとして、ゲート絶縁膜に対する熱負荷を軽減できるゲートラスト法（例えば、非特許文献３を参照。）を用いる。
【００１３】
これにより、Ｓｉ基板の上に、低誘電率であるＳｉＯ２からなる界面層の成長を抑え、ハフニウム酸化（ＨｆＯ２）膜と比べてｋ値が高く、キャリアの散乱効果が小さい酸化チタン（ＴｉＯ２）を主成分とするゲート絶縁膜構造を実現することができる。
【００１４】
すなわち、ゲートリーク電流、キャリア移動度及び閾値電圧の改善と、ＥＯＴの低減及び素子の微細化とに限界が見えつつあったハフニウム酸化（ＨｆＯ２）膜に代えて、ｋ値が高い、higher-k材料である酸化チタン（ＴｉＯ２）を用いることにより、ゲートリーク電流、キャリア移動度、及び閾値電圧（特にＰＭＩＳＦＥＴ）を大幅に改善できる。これにより、消費電力を抑え、高駆動力を有するトランジスタを実現することができる。
【００１５】
具体的に、本発明に係る半導体装置は、半導体領域の上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極とを備え、ゲート絶縁膜は、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜であり、ゲート電極は、金属を含む導電膜からなる。
【００１６】
本発明の半導体装置によると、ゲート絶縁膜にアナターゼ型酸化チタン（ＴｉＯ２）を主成分とする高誘電率絶縁膜を用いている。これにより、半導体基板とゲート絶縁膜との界面が安定した状態で形成される。このため、本発明の半導体装置は、さらなる微細化及びＥＯＴの低減に対応することが可能となる。
【００１７】
本発明の半導体装置は、ゲート絶縁膜及びゲート電極の両側面を覆う絶縁膜をさらに備え、導電膜は絶縁膜における互いに対向する壁面に沿って断面Ｕ字状に形成されていてもよい。
【００１８】
この場合に、絶縁膜は、サイドウォール絶縁膜であってもよい。
【００１９】
本発明の半導体装置において、半導体領域とゲート絶縁膜との間には、高誘電率絶縁膜とは異なる下地絶縁膜が形成されていてもよい。
【００２０】
本発明に係る半導体装置の製造方法は、半導体領域の上に、ダミーゲート電極を選択的に形成する工程と、ダミーゲート電極をマスクとして半導体領域にソース／ドレイン領域を形成する工程と、半導体領域の上に、ダミーゲート電極を覆うように絶縁膜を形成する工程と、絶縁膜からダミーゲート電極の上面を露出する工程と、絶縁膜からダミーゲート電極を除去することにより、絶縁膜にリセスを形成する工程と、リセスの下部に、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜を形成する工程と、リセスにおける高誘電率絶縁膜の上に、金属を含む導電膜を埋め込む工程とを備えている。
【００２１】
本発明の半導体装置の製造方法によると、ゲート絶縁膜にアナターゼ型酸化チタン（ＴｉＯ２）を主成分とする高誘電率絶縁膜を用いることにより、該ゲート絶縁膜を半導体基板との界面が安定した状態で形成することができる。このため、本発明の半導体装置は、さらなる微細化及びＥＯＴの低減に対応することが可能となる。その上、ダミーゲート電極をマスクとして半導体領域にソース／ドレイン領域を形成した後、リセスの下部に高誘電率絶縁膜を形成するため、ゲート絶縁膜である高誘電率絶縁膜に対する熱負荷を軽減することができる。
【００２２】
本発明の半導体装置の製造方法において、リセスに高誘電率絶縁膜を形成する工程は、異方性を持つ堆積法により、リセスの下部に非酸化性雰囲気で金属チタン膜を形成する工程と、堆積した金属チタン膜を酸化することにより、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜を形成する工程とを含むことが好ましい。
【００２３】
この場合に、金属チタン膜を酸化する工程は、温度が５００℃未満の酸素プラズマにより酸化する工程であってもよい。
【００２４】
本発明の半導体装置の製造方法において、リセスに前記高誘電率絶縁膜を形成する工程は、異方性を持つ堆積法により、リセスの下部に酸化性雰囲気で金属チタン膜を形成する工程であってもよい。
【００２５】
本発明の半導体装置の製造方法において、絶縁膜にリセスを形成する工程は、リセスの底部から半導体領域を露出する工程を含み、絶縁膜にリセスを形成する工程とリセスの下部に高誘電率絶縁膜を形成する工程との間に、リセスから露出する半導体領域の上に、下地絶縁膜を形成する工程をさらに備えていてもよい。
【発明の効果】
【００２６】
本発明に係る半導体装置及びその製造方法によると、higher-k材料であるチタン酸化（ＴｉＯ２）膜の半導体基板との界面を安定化することができ、さらなる微細化に対応できるゲート構造を実現することができる。
【図面の簡単な説明】
【００２７】
【図１】図１（ａ）〜図１（ｅ）は本発明の比較例に係る半導体装置の製造方法を示す工程順の断面図である。
【図２】図２は本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図３】図３（ａ）〜図３（ｆ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図４】図４（ａ）〜図４（ｆ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図５】図５（ａ）〜図５（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。
【発明を実施するための形態】
【００２８】
現在、ゲート絶縁膜に用いられているhigh-k材料であるハフニウム酸化膜（ＨｆＯ2 ）の代替候補であるhigher-k材料の１つに、酸化チタン（ＴｉＯ２）がある。酸化チタン（ＴｉＯ２）は、ｋ値が４０〜１２０と大きく、電子の散乱因子となる電子数が少ないことから、チャネル部のキャリアへの散乱効果が小さく、キャリアの移動度の劣化も低減されることが期待される。
【００２９】
上記の非特許文献１においては、ゲート絶縁膜にチタン酸化（ＴｉＯ２）膜を導入することにより、ゲートリーク電流、キャリア移動度の劣化及び閾値電圧に関し、改善効果があることが報告されている。
【００３０】
しかしながら、非特許文献２に報告されているように、チタン酸化（ＴｉＯ２）膜とＳｉからなる半導体基板との界面は不安定であり、高温処理により高温安定相であるルチル相と共に、誘電率が低いＳｉＯ２からなる界面層が厚さ２ｎｍ程度と比較的に厚く成長し易い。
【００３１】
以下、この現象を比較例として図１（ａ）〜図１（ｅ）を参照しながら説明する。
【００３２】
まず、図１（ａ）に示すように、シリコンからなる半導体基板１０１に素子分離１０２を選択的に形成する。続いて、半導体基板１０１における素子分離１０２の一方の側方領域であるＮＭＩＳ領域１５０Ａには、ｐウェル１０３Ａを形成し、他方の側方領域であるＰＭＩＳ領域１５０Ｂには、ｎウェル１０３Ｂを形成する。続いて、半導体基板１０１の上の全面に、酸化シリコン（ＳｉＯ２）からなる下地膜１０４及び酸化チタン（ＴｉＯ２）からなる高誘電率絶縁膜１０５を順次成膜する。その後、半導体基板１０１の上のＰＭＩＳ領域１５０Ｂに第１の金属膜１０６を選択的に形成する。
【００３３】
次に、図１（ｂ）に示すように、半導体基板１０１上の全面、すなわちＮＭＩＳ領域１５０Ａ及びＰＭＩＳ領域１５０Ｂに跨るように第２の金属膜１０８を形成する。
【００３４】
次に、図１（ｃ）に示すように、半導体基板１０１上の全面に、ポリシリコン等からなる主導電膜１０９を堆積して、その上面を平坦化する。続いて、主導電膜１０９のＮＭＩＳ領域１５０Ａ及びＰＭＩＳ領域１５０Ｂにおけるそれぞれのゲート領域の上側部分にレジストパターン１１０を形成する。
【００３５】
次に、図１（ｄ）に示すように、レジストパターン１１０をマスクとして、主導電膜１０９及び第２の金属膜膜１０８等に対して異方性のエッチングを行って、ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴのそれぞれゲート構造を形成する。具体的には、ＮＭＩＳＦＥＴのゲート構造は、ゲート電極が第２の金属膜１０８と主導電膜１０９とから構成され、ゲート絶縁膜が下地膜１０４と高誘電率絶縁膜１０５とから構成される。一方、ＰＭＩＳＦＥＴのゲート構造は、ゲート電極が第１の金属膜１０６、第２の金属膜１０８及び主導電膜１０９から構成され、ゲート絶縁膜が下地膜１０４と高誘電率絶縁膜１０５とから構成される。
【００３６】
続いて、半導体基板１０１の上に各ゲート構造を覆うように絶縁膜を成膜し、成膜した絶縁膜をエッチバックすることにより、各ゲート構造の両側面上にサイドウォール１１１を形成する。続いて、ＮＭＩＳ領域１５０Ａ及びＰＭＩＳ領域１５０Ｂに対して、ゲート構造及びサイドウォール１１１をマスクとして、ｎ型ソース／ドレイン領域１１２Ａ及びｐ型ソース／ドレイン領域１１２Ｂをイオン注入によりそれぞれ形成する。
【００３７】
次に、図１（ｅ）に示すように、例えば、注入された不純物イオンの活性化の熱処理等により、各ゲート構造における下地膜１０４は、それぞれ厚膜化した下地膜１０４Ａとなる。また、各ゲート構造における高誘電率絶縁膜１０５は、それぞれ結晶化した高誘電率絶縁膜１０５Ａとなる。
【００３８】
このため、非特許文献１においては、シリコンからなる半導体基板との界面には、ハフニウム酸化（ＨｆＯ２）膜を形成して安定化させ、チタン酸化（ＴｉＯ２）膜はハフニウム酸化膜の上又はそれよりも上方に導入している。すなわち、チタン酸化膜のゲート絶縁膜への導入は一部に留まっており、チタン酸化膜を導入する効果は限定的である。
【００３９】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について図２を参照しながら説明する。
【００４０】
図２に示すように、第１の実施形態に係る半導体装置は、例えば、シリコン（Ｓｉ）からなる半導体基板１に形成され、素子分離２によって区画されたＮＭＩＳ領域５０Ａ及びＰＭＩＳ領域５０Ｂを有している。すなわち、相補型ＭＩＳＦＥＴ（ＣＭＩＳＦＥＴ）形成領域を有している。
【００４１】
半導体基板１のＮＭＩＳ領域５０Ａにはｐウェル３が形成され、該ｐウェル３の上にはＮＭＩＳＦＥＴのゲート構造が形成されている。
【００４２】
ＮＭＩＳＦＥＴのゲート構造は、ゲート絶縁膜として、酸化シリコン（ＳｉＯ２）からなる下地膜４と、その上に形成されたアナターゼ型酸化チタン（ＴｉＯ２）を主成分とする高誘電率絶縁膜５とから構成される。また、ゲート電極として、白金（Ｐｔ）等からなる第２の金属膜８と、その上に形成されたアルミニウム（Ａｌ）等からなる主導電膜９とから構成される。
【００４３】
一方、ＰＭＩＳＦＥＴのゲート構造は、ゲート絶縁膜として、酸化シリコン（ＳｉＯ２）からなる下地膜４と、その上に形成されたアナターゼ型酸化チタン（ＴｉＯ２）を主成分とする高誘電率絶縁膜５とから構成される。また、ゲート電極として、下から順次形成されたハフニウム（Ｈｆ）等からなる第１の金属膜６と、白金（Ｐｔ）等からなる第２の金属膜８と、アルミニウム（Ａｌ）等からなる主導電膜９とから構成される。
【００４４】
ここで、ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴの各ゲート絶縁膜を構成する高誘電率絶縁膜５は、組成が１００％のアナターゼ型の酸化チタンに限られず、非晶質層を含んでいてもよい。また、本発明の効果を損なわない程度にルチル型の酸化チタンを含んでいてもよい。例えば、ルチル型の酸化チタンを含む場合には、体積比で５０％を超えるアナターゼ型の酸化チタンを含んでいればよい。
【００４５】
各ゲート構造の両側面上には、例えば窒化シリコン（ＳｉＮ）からなるサイドウォールスペーサ１１が形成されている。また、半導体基板１上における各サイドウォールスペーサ１１の側方には、各ゲート構造を埋めるように、酸化シリコンを主成分とする層間絶縁膜１６が形成されている。
【００４６】
半導体基板１の上部のＮＭＩＳ領域５０Ａには、ｎ型エクステンション領域１２Ａが形成され、該半導体基板１の上部のＰＭＩＳ領域５０Ｂには、ｐ型エクステンション領域１２Ｂが形成されている。
【００４７】
なお、第１の実施形態に係る半導体装置は、後述するように不純物拡散領域であるエクステンション領域１２Ａ、１２Ｂを形成した後に、ゲート構造を形成する、いわゆるゲートラスト法を採るため、高誘電率絶縁膜５、第１の金属膜６及び第２の金属膜８のゲート長方向における断面形状は、サイドウォールスペーサ１１の互いに対向する壁面に沿って断面Ｕ字状に形成されている。
【００４８】
以下、前記のように構成された第１の実施形態に係る半導体装置の製造方法について図３（ａ）〜図３（ｆ）及び図４（ａ）〜図４（ｆ）を参照しながら説明する。
【００４９】
まず、図３（ａ）に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１の上部に、例えばシャロウトレンチ分離（ＳＴＩ）からなる素子分離２を選択的に形成する。これにより、半導体基板１にＣＭＩＳＦＥＴ形成領域であるＮＭＩＳ領域５０Ａ及びＰＭＩＳ領域５０Ｂがそれぞれ形成される。
【００５０】
続いて、イオン注入法により、半導体基板１のＮＭＩＳ領域５０Ａにｐ型不純物をイオン注入してｐウェル３Ａを形成する。その後、半導体基板１のＰＭＩＳ領域５０Ｂに、ｎ型不純物をイオン注入してｎウェル３Ｂを形成する。ここで、ｐウェル３Ａとｎウェル３Ｂとの形成順序は特に問われない。続いて、半導体基板１の表面に対して、例えば、公知の標準ＲＣＡ洗浄及び希釈フッ酸（ＨＦ）を用いた洗浄を順次行う。その後、表面が清浄化された半導体基板１に対して、例えば温度が６００℃〜１０００℃程度の酸素雰囲気中で熱処理を行う。これにより、半導体基板１上におけるＮＭＩＳ領域５０Ａ及びＰＭＩＳ領域５０Ｂに、酸化シリコン（ＳｉＯ２）からなるダミー酸化膜１３が形成される。ここで、ダミーのゲート絶縁膜であるダミー酸化膜１３には、熱酸化膜に代えて、例えばオゾン（Ｏ３）水を用いたウエット処理による化学的なシリコン酸化膜又はＩＳＳＧ（In-Situ Steam Generation）膜等を用いてもよい。続いて、ダミー酸化膜１３の上に、例えば、厚さが６０ｎｍ〜８０ｎｍ程度のアモルファスシリコン又はポリシリコンからなるダミー電極膜１４を形成する。
【００５１】
続いて、リソグラフィ法により、ダミー電極膜１４におけるＮＭＩＳ領域５０Ａ及びＰＭＩＳ領域５０Ｂの各ゲート形成領域の上側部分に、レジストパターン１０をそれぞれ形成する。なお、レジストパターン１０に代えて、酸化シリコン又は窒化シリコン等からなるハードマスクパターンを用いてもよい。
【００５２】
次に、図３（ｂ）に示すように、レジストパターン１０をマスクとして、例えば塩素ガス（Ｃｌ２）等を用いたドライエッチング、又はウエットエッチングにより、ダミー電極膜１４及びダミー酸化膜１３に対してエッチングを行ってダミーゲート構造を得る。続いて、ダミーゲート構造の両側面上に絶縁膜からなるオフセットスペーサ（図示せず）を形成する。その後、オフセットスペーサ及びダミーゲート構造をマスクとして、半導体基板１の上部にそれぞれイオン注入を行って、ＮＭＩＳ領域５０Ａにはｎ型エクステンション注入領域を形成し、ＰＭＩＳ領域５０Ｂにはｐ型エクステンション注入領域を形成する。さらに、図示はしていないが、各エクステンション注入領域の下側に、それぞれ導電型が反対の不純物イオンを注入することにより、ＮＭＩＳ領域５０Ａ及びＰＭＩＳ領域５０Ｂに、ポケット注入領域を形成してもよい。
【００５３】
続いて、半導体基板１の上に各ダミーゲート構造を覆うように、例えば窒化シリコンからなる絶縁膜を形成し、形成した絶縁膜をエッチバックすることにより、各ゲート構造の両側面上にオフセットスペーサを介したサイドウォールスペーサ１１をそれぞれ形成する。その後、ダミー電極膜１４、オフセットスペーサ及びサイドウォールスペーサ１１をマスクとして、半導体基板１の上部に対して再度イオン注入を行ってソース／ドレイン注入領域（図示せず）を形成する。
【００５４】
続いて、各エクステンション注入領域及び各ソース／ドレイン注入領域の注入ドーパントを活性化するために、例えば、温度が１０００℃以上のアニールを行う。これにより、ＮＭＩＳ領域５０Ａには、それぞれｎ型エクステンション領域１２Ａ及びｎ型ソース／ドレイン領域が形成され、ＰＭＩＳ領域５０Ｂには、それぞれｐ型エクステンション領域１２Ｂ及びｐ型ソース／ドレイン領域が形成される。以上の工程によって、ダミーゲートトランジスタ構造が完成する。
【００５５】
続いて、図示はしていないが、公知の方法により、ＮＭＩＳ領域５０Ａ及びＰＭＩＳ領域５０Ｂにおける各ソース／ドレイン領域の表面をニッケル（Ｎｉ）等によりシリサイド化する。その後、例えばプラズマ化学気相堆積（ＣＶＤ：chemical vapor deposition）法により、各ダミーゲート構造を覆うように、半導体基板１の上の全面にわたって、例えば酸化シリコンを主成分とする層間絶縁膜１６を堆積する。その後、例えば化学機械研磨（ＣＭＰ：chemical mechanical polishing）法又はドライエッチング法により、堆積した層間絶縁膜１６に対して平坦化又はエッチバックを行って、ダミー電極膜１４の上面を露出する。
【００５６】
次に、図３（ｃ）に示すように、例えば塩素ガス（Ｃｌ２）を主成分とするエッチングガスを用いたドライエッチング、又は例えばテトラエチル水酸化アンモニウム（ＴＭＡＨ）溶液を用いたウエットエッチング等により、シリコンからなるダミー電極膜１４を選択的に除去する。続いて、例えばフッ酸（ＨＦ）を用いたウエットエッチングにより、酸化シリコンからなるダミー酸化膜１３を除去する。これにより、ダミーゲート構造は除去され、サイドウォールスペーサ１１を側壁とし、且つ半導体基板１の表面を底面とするリセス１５が形成される。
【００５７】
次に、図３（ｄ）に示すように、例えば、オゾン酸化（オゾン水）を用いたウエット処理により、半導体基板１におけるリセス１５からの露出面上に、例えば厚さが１ｎｍ程度以下の酸化シリコンからなる下地膜（界面層）４を形成する。下地膜（界面層）４には、後工程で堆積するチタン（Ｔｉ）と半導体基板１とのシリサイド化を防ぐことができる程度の膜厚が必要である。但し、ＥＯＴに寄与する度合いは小さいほど好ましいため、具体的には０．４ｎｍ〜０．８ｎｍが好適である。また、下地膜４には、ウエット法に限られず、熱酸化法によるシリコン熱酸化膜、又はＩＳＳＧ法によるＩＳＳＧ膜等を用いることができる。但し、これらの熱処理は、前述したシリサイド化工程の後に行われるため、加熱温度は６００℃程度未満に設定することが望ましい。
【００５８】
次に、リセス１５の底面上に形成された下地膜４の上に、高誘電率絶縁膜としてチタン酸化（ＴｉＯ２）膜、しかも低温相であるアナターゼ型の酸化チタンを形成する。
【００５９】
第１の実施形態においては、まず、図３（ｅ）に示すように、半導体基板１の上に全面にわたって、高誘電率絶縁性膜を構成する酸化チタン（ＴｉＯ２）の構成材料である、チタン（Ｔｉ）からなる金属膜５Ａを形成する。このとき、金属膜５Ａは、下地膜４の上だけでなく、リセス１５の側壁上及び層間絶縁膜１６の上にも形成される。ゲート絶縁膜として有効に作用するのは、下地膜（界面層）４の上のみである。後工程において、金属膜５Ａにおける層間絶縁膜１６の上側部分はＣＭＰによる平坦化等で除去されるものの、リセス１５の側壁上部分は残存して、寄生容量が増大する等の弊害を招くおそれがある。従って、金属膜５Ａの堆積方法としては、アスペクト比の値が比較的に大きいリセス１５の底面に対する被覆率（ボトムカバレッジ）が良く、且つリセス１５の側壁上への堆積を抑制できる方法が好ましい。言い換えると、コンフォーマリティが高い、つまり等方性を持つ原子層堆積（ＡＬＤ：Atomic Layer Deposition）法及びＣＶＤ法等の堆積法は、チタンからなる金属膜５Ａの堆積方法としては好ましくない。
【００６０】
すなわち、金属膜５Ａの堆積方法としては、垂直異方性を持つ堆積法、例えば物理堆積（ＰＶＤ：Physical Vapor Deposition）法が好ましい。特に、高い垂直異方性を持つ堆積法として、ＤＣスパッタ法を基本とする堆積法、例えば、イオン化金属プラズマＰＶＤ法、自己イオン化プラズマＰＶＤ法、コリメートスパッタ法、又はロングディスタンススパッタ法等を用いることが好ましい。これらの堆積方法を用いることにより、リセス１５の内部において、金属膜５Ａにおける下地膜４の上に形成されている部分の厚さを側壁上に形成されている部分の厚さよりも確実に厚くすることができる。
【００６１】
第１の実施形態においては、例えばアルゴン（Ａｒ）を用いた非酸化性雰囲気（実質的に酸素を含まない雰囲気）でスパッタ時間を制御することにより、例えば厚さが１ｎｍ程度の金属膜５Ａを堆積している。
【００６２】
次に、図３（ｆ）に示すように、高誘電率絶縁膜の構成材料である金属膜５Ａに対して、例えば、酸素ラジカル（Ｏ＊）を主成分に含む雰囲気で酸化処理を行う。このような酸素ラジカルを含む酸化処理により、金属膜５Ａが酸化されて高誘電率絶縁膜５となる。
【００６３】
従って、図４（ａ）に示すように、ゲート絶縁膜となる高誘電率絶縁膜５が半導体基板１の上の全面に、すなわち下地膜４の上、リセス１５の側壁の上及び層間絶縁膜１６の上に連続的に形成される。なお、酸素ラジカル（Ｏ＊）の発生装置には、例えばプラズマ発生装置又はオゾン発生装置等を用いることができる。但し、高誘電率絶縁膜５等が酸素イオン等のダメージを受けないように、酸素ラジカル（Ｏ＊）の発生装置と半導体基板１との間隔を十分に取ったり、半導体基板１の電位を制御したりする等の工夫を施すことが好ましい。
【００６４】
ところで、酸素原子又は酸素分子を用いて、金属膜５Ａを十分に酸化して高誘電率絶縁膜５を得るには、一般に、５００℃以上の酸化性雰囲気による熱処理が必要となる。チタン酸化物（ＴｉＯ２）の場合は、前述したように、この熱処理によって高温相であるルチル相が形成される。その上、下地膜（界面層）４の厚さが大幅に増大してしまうことから、ＥＯＴの値を小さく保つことが困難となる。
【００６５】
これに対し、第１の実施形態のように、酸素ラジカルを用いる場合には、該酸素ラジカルの化学反応性と、比較的に低温下での熱拡散効果とを併用することが可能となる。このため、５００℃程度未満の処理温度であっても、化学量論比を持つ高誘電率絶縁膜５、すなわち低温安定相であるアナターゼ相を示すチタン酸化（ＴｉＯ２）膜を得ることができる。これにより、例えばソース／ドレイン領域の表面に形成されているシリサイド層への悪影響を防止しながら、アナターゼ型の高誘電率絶縁膜５を形成することができる。
【００６６】
また、金属膜５Ａに対する酸化処理の後、すなわち、高誘電率絶縁膜５を形成した後に、高誘電率絶縁膜５における酸素原子と金属原子（Ｔｉ原子）との結合及び均一性を高めるために、後処理工程としてのアニールを行ってもよい。但し、該アニールの温度は、例えばソース／ドレイン領域の表面に形成されているシリサイド層への悪影響を防止するために、６００℃程度未満であることが望ましい。また、チタン酸化物（ＴｉＯ２）の低温安定相であるアナターゼ相を用いるには、プロセス温度が６００℃程度未満であることが望ましい。これらは、本実施形態のように、後工程がシリサイド化の温度に制約される、ゲートラスト法にとっても、互いに好ましい組み合わせとなる。
【００６７】
なお、下地膜４の膜厚の増大を防ぐという観点からは、５００℃程度未満の熱処理がより好ましい。
【００６８】
次に、図４（ｂ）に示すように、高誘電率絶縁膜５の上の全面に、第１の金属膜６を形成する。ここで、ＣＭＩＳＦＥＴを形成するには、ＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴのそれぞれに対応して、バンドエッジ（価電子帯及び伝導帯）付近に好適な仕事関数値を持つ異種金属を含むゲート電極を形成する必要がある。そこで、リソグラフィ法により、第１の金属膜６の上に、ＰＭＩＳ領域５０Ｂを覆い且つＮＭＩＳ領域５０Ａを開口するレジストパターン１７を形成する。
【００６９】
次に、図４（ｃ）に示すように、レジストパターン１７をマスクとして、第１の金属膜６におけるＮＭＩＳ領域５０Ａ上に形成されている部分を除去する。その後、レジストパターン１７を除去する。
【００７０】
次に、図４（ｄ）に示すように、半導体基板１の上の全面に、第２の金属膜８を形成する。これにより、ＮＭＩＳ領域５０Ａにおいては、第２の金属膜８は高誘電率絶縁膜５の上に直接に形成される。一方、ＰＭＩＳ領域５０Ｂにおいては、第２の金属膜８は第１の金属膜６の上に直接に形成される。また、ＮＭＩＳ領域５０Ａのリセス１５においては、第１の金属膜６は、高誘電率絶縁膜５を介してリセス１５の側壁上に形成される。同様に、ＰＭＩＳ領域５０Ｂのリセス１５においては、第１の金属膜６は、高誘電率絶縁膜５を介してリセス１５の側壁上に形成され、また、第２の金属膜８は、第１の金属膜６及び高誘電率絶縁膜５を介してリセス１５の側壁上に形成される。
【００７１】
なお、ＰＭＩＳＦＥＴのゲート電極を構成する第１の金属膜６には、例えば、白金（Ｐｔ）、パラジウム（Ｐｄ）若しくはルテニウム（Ｒｕ）又は他の貴金属を主成分とする金属を用いることができる。また、これらに限られず、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）又はニッケル（Ｎｉ）の窒化物を主成分とする導電膜を用いることができる。
【００７２】
また、ＮＭＩＳＦＥＴのゲート電極を構成する第２の金属膜８には、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）及びアルミニウム（Ａｌ）からなる元素群から選ばれた単体金属、又は同元素群から選ばれた２つ以上の金属からなる合金を用いることができる。また、これらに限られず、同元素群から選ばれた金属の窒化物又は炭化物を主成分とする導電膜を用いることができる。
【００７３】
第１の金属膜６及び第２の金属膜８の堆積方法には、高誘電率絶縁膜５を形成した後もリセス１５が高アスペクト比を有していることを考慮して、例えば、コンフォーマルに堆積可能なＡＬＤ法又はＣＶＤ法を用いてもよい。また、ボトムカバレッジが良好な、すなわち高い垂直異方性を持つＰＶＤ法を用いてもよい。
【００７４】
なお、ＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴのそれぞれの仕事関数の値を決定する第１の金属膜６及び第２の金属膜８の厚さは、数ｎｍ〜十数ｎｍ程度であればよい。
【００７５】
次に、図４（ｅ）に示すように、リセス１５を埋める主導電膜９として、第２の金属膜８の上に、例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）若しくは銅（Ｃｕ）等からなる低抵抗金属膜、又はポリシリコン膜等を形成する。これにより、ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴを構成する、異種材料が積層されたゲート電極が形成される。
【００７６】
次に、図４（ｆ）に示すように、例えば、ＣＭＰ法による平坦化又はドライエッチング法によるエッチバックを行って、層間絶縁膜１６の上に堆積された余剰の主導電膜９、第２の金属膜８、第１の金属膜６及び高誘電率絶縁膜５を除去する。これにより、ゲートラスト法によるトランジスタ（ＦＥＴ）の基本構造を得る。
【００７７】
以上に説明したように、第１の実施形態によると、ＦＥＴを構成するゲート絶縁膜にhigher-k材料である酸化チタン（ＴｉＯ２）のアナターゼ相を用いている。これにより、半導体基板、例えばシリコン基板との界面と安定した状態で、ゲート絶縁膜にhigher-k材料からなる高誘電率絶縁膜を導入することができる。その結果、本実施形態に係る半導体装置（ＣＭＩＳＦＥＴ）は、さらなる微細化及びＥＯＴの低減に対応することができる。
【００７８】
なお、第１の実施形態において、半導体基板１にはシリコン（Ｓｉ）を用いたが、本発明はシリコンには限られず、他の半導体基板、例えばＳＯＩ基板、又はＧｅ、ＧａＡｓ、ＩｎＧａＡｓ、ＧａＮ若しくはＳｉＣ等からなる基板を用いることができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図５（ａ）〜図５（ｄ）を参照しながら説明する。なお、図２に示す構成部材と同一の構成部材には同一の符号を付している。
【００７９】
第１の実施形態においては、本発明のゲート絶縁膜である高誘電率絶縁膜５、すなわちアナターゼ型のチタン酸化（ＴｉＯ２）膜を、まず、金属チタン膜を成膜し、その後、成膜された金属チタン膜に対してプラズマ酸化により酸化して形成した。
【００８０】
これに代えて、第２の実施形態においては、各リセス１５の底面及び側壁上に、アナターゼ型の酸化チタンからなる高誘電率絶縁膜５を直接に形成する構成とする。
【００８１】
具体的には、図５（ａ）に示すように、第１の実施形態と同様に、サイドウォールスペーサ１１（オフセットスペーサ）により両側面が覆われたダミー電極１４及びダミー酸化膜１３を除去する。その後、半導体基板１の上に全面にわたって、アナターゼ型の酸化チタンからなる高誘電率絶縁膜５を成膜する。このとき、高誘電率絶縁性膜５は、リセス１５の底面上、すなわち、半導体基板１の表面上だけでなく、リセス１５の側壁上及び層間絶縁膜１６の上にも形成される。ここで、アナターゼ型の酸化チタンからなる高誘電率絶縁膜５は、例えば、スパッタ法を用いることができ、ターゲット材として、チタン酸化物（ＴｉＯ２）を用いればよい。
【００８２】
また、一変形例として、ターゲット材にチタン酸化物を用いる代わりに、金属チタンを用い、雰囲気ガスとして酸素を導入すると共に、前述した垂直異方性を持つ堆積法であるＰＶＤ法を用いることにより、アナターゼ型の酸化チタンからなる高誘電率絶縁膜５を直接に成膜することも可能である。
【００８３】
なお、第２の実施形態においては、リセス１５内に高誘電率絶縁膜５と半導体基板１との間に下地膜（界面層）を設ける必要はない。また、界面層としての自然酸化膜はあえて除去する必要はない。
【００８４】
但し、酸化性雰囲気により金属チタンを酸化するＰＶＤ法等を用い、半導体基板１の表面が酸化されてＥＯＴの増大が懸念される場合は、第１の実施形態と同様に、下地膜４を設けてもよい。
【００８５】
また、アナターゼ型の酸化チタンからなる高誘電率絶縁膜５を成膜する際のプロセス温度は、第１の実施形態と同様に、６００℃未満とすることが好ましい。さらに、半導体基板１の表面に形成される界面層の形成及びその増大を防ぐという観点からは、５００℃程度未満の熱処理がより好ましい。
【００８６】
次に、図５（ｂ）に示すように、第１の金属膜６を、ＰＭＩＳ領域５０Ｂのリセス１５の下部に堆積するように、高誘電率絶縁膜５の上に選択的に成膜する。
【００８７】
次に、図５（ｃ）に示すように、半導体基板１の上の全面に、第２の金属膜８及び主導電膜９を順次成膜する。
【００８８】
次に、図５（ｄ）に示すように、層間絶縁膜１６の上に堆積された余剰の主導電膜９、第２の金属膜８、第１の金属膜６及び高誘電率絶縁膜５を除去することにより、ゲートラスト法によるトランジスタ（ＦＥＴ）の基本構造を得る。
【００８９】
以上に説明したように、第２の実施形態によると、ＦＥＴを構成するゲート絶縁膜にhigher-k材料である酸化チタン（ＴｉＯ２）のアナターゼ相を用いている。これにより、半導体基板、例えばシリコン基板との界面と安定した状態で、ゲート絶縁膜にhigher-k材料からなる高誘電率絶縁膜を導入することができる。その結果、本実施形態に係る半導体装置は、さらなる微細化及びＥＯＴの低減に対応することができる。
【産業上の利用可能性】
【００９０】
本発明に係る半導体装置及びその製造方法は、higher-k材料であるチタン酸化膜の半導体基板との界面を安定化でき、さらなる微細化に対応できるゲート構造を実現できる。このため、高誘電率材料からなるゲート絶縁膜を有する半導体装置及びその製造方法等に有用である。
【符号の説明】
【００９１】
１ 半導体基板
２ 素子分離
３Ａ ｐウェル
３Ｂ ｎウェル
４ 下地膜
５ 高誘電率絶縁膜
５Ａ 金属膜
６ 第１の金属膜
８ 第２の金属膜
９ 主導電膜
１０ レジストパターン
１１ サイドウォールスペーサ
１２Ａ ｎ型エクステンション領域
１２Ｂ ｐ型エクステンション領域
１３ ダミー酸化膜
１４ ダミー電極膜
１５ リセス
１６ 層間絶縁膜
１７ レジストパターン
５０Ａ ＮＭＩＳ領域
５０Ｂ ＰＭＩＳ領域
【特許請求の範囲】
【請求項１】
半導体領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを備え、
前記ゲート絶縁膜は、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜であり、
前記ゲート電極は、金属を含む導電膜からなることを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜及びゲート電極の両側面を覆う絶縁膜をさらに備え、
前記導電膜は、前記絶縁膜における互いに対向する壁面に沿って断面Ｕ字状に形成されていることを特徴とするを請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜は、サイドウォール絶縁膜であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体領域と前記ゲート絶縁膜との間には、前記高誘電率絶縁膜とは異なる下地絶縁膜が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
半導体領域の上に、ダミーゲート電極を選択的に形成する工程と、
前記ダミーゲート電極をマスクとして前記半導体領域にソース／ドレイン領域を形成する工程と、
前記半導体領域の上に、前記ダミーゲート電極を覆うように絶縁膜を形成する工程と、
前記絶縁膜から前記ダミーゲート電極の上面を露出する工程と、
前記絶縁膜から前記ダミーゲート電極を除去することにより、前記絶縁膜にリセスを形成する工程と、
前記リセスの下部に、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜を形成する工程と、
前記リセスにおける前記高誘電率絶縁膜の上に、金属を含む導電膜を埋め込む工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
前記リセスに前記高誘電率絶縁膜を形成する工程は、
異方性を持つ堆積法により、前記リセスの下部に非酸化性雰囲気で金属チタン膜を形成する工程と、
堆積した前記金属チタン膜を酸化することにより、前記アナターゼ型酸化チタンを主成分とする前記高誘電率絶縁膜を形成する工程とを含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記金属チタン膜を酸化する工程は、温度が５００℃未満の酸素プラズマにより酸化する工程であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記リセスに前記高誘電率絶縁膜を形成する工程は、
異方性を持つ堆積法により、前記リセスの下部に酸化性雰囲気で金属チタン膜を形成する工程であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜にリセスを形成する工程は、前記リセスの底部から前記半導体領域を露出する工程を含み、
前記絶縁膜にリセスを形成する工程と前記リセスの下部に前記高誘電率絶縁膜を形成する工程との間に、
前記リセスから露出する前記半導体領域の上に、下地絶縁膜を形成する工程をさらに備えていることを特徴とする請求項５〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを備え、
前記ゲート絶縁膜は、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜であり、
前記ゲート電極は、金属を含む導電膜からなることを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜及びゲート電極の両側面を覆う絶縁膜をさらに備え、
前記導電膜は、前記絶縁膜における互いに対向する壁面に沿って断面Ｕ字状に形成されていることを特徴とするを請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜は、サイドウォール絶縁膜であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体領域と前記ゲート絶縁膜との間には、前記高誘電率絶縁膜とは異なる下地絶縁膜が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
半導体領域の上に、ダミーゲート電極を選択的に形成する工程と、
前記ダミーゲート電極をマスクとして前記半導体領域にソース／ドレイン領域を形成する工程と、
前記半導体領域の上に、前記ダミーゲート電極を覆うように絶縁膜を形成する工程と、
前記絶縁膜から前記ダミーゲート電極の上面を露出する工程と、
前記絶縁膜から前記ダミーゲート電極を除去することにより、前記絶縁膜にリセスを形成する工程と、
前記リセスの下部に、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜を形成する工程と、
前記リセスにおける前記高誘電率絶縁膜の上に、金属を含む導電膜を埋め込む工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
前記リセスに前記高誘電率絶縁膜を形成する工程は、
異方性を持つ堆積法により、前記リセスの下部に非酸化性雰囲気で金属チタン膜を形成する工程と、
堆積した前記金属チタン膜を酸化することにより、前記アナターゼ型酸化チタンを主成分とする前記高誘電率絶縁膜を形成する工程とを含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記金属チタン膜を酸化する工程は、温度が５００℃未満の酸素プラズマにより酸化する工程であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記リセスに前記高誘電率絶縁膜を形成する工程は、
異方性を持つ堆積法により、前記リセスの下部に酸化性雰囲気で金属チタン膜を形成する工程であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜にリセスを形成する工程は、前記リセスの底部から前記半導体領域を露出する工程を含み、
前記絶縁膜にリセスを形成する工程と前記リセスの下部に前記高誘電率絶縁膜を形成する工程との間に、
前記リセスから露出する前記半導体領域の上に、下地絶縁膜を形成する工程をさらに備えていることを特徴とする請求項５〜８のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−５５２７４（Ｐ２０１３−５５２７４Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９３６０４（Ｐ２０１１−１９３６０４）
【出願日】平成２３年９月６日（２０１１．９．６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月６日（２０１１．９．６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
[ Back to top ]