ＣＭＯＳ回路及び半導体装置
【課題】しきい電圧ＶＴが小さくてもリーク電流が小さく、また高速にかつ小さな電圧振幅で動作するＣＭＯＳ回路さらには半導体装置を提供することである。
【解決手段】ゲートとソースを等しい電圧にしたときにドレインとソース間に実質的にサブスレショルド電流が流れるようなＭＯＳＴ（Ｍ）を含む出力段回路において、その非活性時には、前記ＭＯＳＴ（Ｍ）のゲートとソース間を逆バイアスするように該ＭＯＳＴ（Ｍ）のゲートに電圧を印加する。すなわち、ＭＯＳＴ（Ｍ）がｐチャンネル型の場合にはｐ型のソースに比べて高い電圧をゲートに印加し、また、ＭＯＳＴ（Ｍ）がｎチャンネル型の場合にはｎ型のソースに比べて低い電圧をゲートに印加する。活性時には、入力電圧に応じて該逆バイアス状態を保持するかあるいは順バイアス状態に制御する。
【解決手段】ゲートとソースを等しい電圧にしたときにドレインとソース間に実質的にサブスレショルド電流が流れるようなＭＯＳＴ（Ｍ）を含む出力段回路において、その非活性時には、前記ＭＯＳＴ（Ｍ）のゲートとソース間を逆バイアスするように該ＭＯＳＴ（Ｍ）のゲートに電圧を印加する。すなわち、ＭＯＳＴ（Ｍ）がｐチャンネル型の場合にはｐ型のソースに比べて高い電圧をゲートに印加し、また、ＭＯＳＴ（Ｍ）がｎチャンネル型の場合にはｎ型のソースに比べて低い電圧をゲートに印加する。活性時には、入力電圧に応じて該逆バイアス状態を保持するかあるいは順バイアス状態に制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は低電力回路、特にリーク電流を小さく抑えながら、小さな電圧で高速に動作できるＣＭＯＳ回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ回路とそれを構成するＭＯＳトランジスタ（ＭＯＳＴ）の微細化は、大規模集積回路（ＬＳＩ）を実現するために不可欠である。特にＣＭＯＳ回路は重要である。なぜなら、たとえば、図２９に示したｎチャンネルＭＯＳトランジスタ（Ｍｎ、以下ｎＭＯＳＴ）とｐチャンネルＭＯＳトランジスタ（Ｍｐ、以下ｐＭＯＳＴ）からなるＣＭＯＳインバータは、入力ＩＮの２進情報に応じて、いずれか一方のＭＯＳＴは導通するが、他方はカットオフとなるので、直流の貫通電流は流れず低消費電力の点で理想的だからである。ＣＭＯＳ回路について記載された文献の例として特許文献１及び非特許文献１がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３１９８５９号公報
【非特許文献】
【０００４】
【非特許文献１】Y. Nakagome, M. Horiguchi, T. Kawahara, K. Itoh, “Review and future prospects of low-voltage RAM circuits,” IBM J. R & D, vol. 47, no. 5/6, pp. 525-552, Sep./Nov. 2003.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしＭＯＳＴの微細化とともに、このようなＣＭＯＳ回路にも、以下のような大きな課題がでてきている。すなわち、一般に、ＭＯＳＴを微細化するとその耐圧が低下するので、ＬＳＩの信頼性を維持するために、その動作電圧（ＶＤＤ）を下げなければならない。ＶＤＤを下げることは、ＬＳＩの活性時の消費電力を下げるためにもきわめて効果がある。負荷容量を充放電する電力はＶＤＤ２に比例するからである。ただし、ＶＤＤを下げても速度を維持するためには、ＭＯＳＴのしきい電圧（ＶＴ）も小さくしなければならない。ＭＯＳＴの駆動電流は実効ゲート電圧（ＶＤＤ−ＶＴ）にほぼ比例し、したがって速度は実効ゲート電圧にほぼ逆比例するからである。しかし、ＶＴを小さくしていくと、ＭＯＳＴのサブスレショルド電流（以下リーク電流）が指数関数的に増加し始め（たとえば、ＶＴを０．１Ｖ小さくするだけでリーク電流は１桁増加）、これがＣＭＯＳ回路に直流の貫通電流となって流れるので、ＣＭＯＳ回路の低消費電力の利点が失われてしまう。したがって、このリーク電流の点からＶＴの取り得る値には下限がある。この下限値は、製品仕様によっても異なるが、論理回路ではほぼ０．３Ｖ程度である。これにともないＶＤＤの取り得る値にも下限がある。従来、このようなＶＴのもとで実用的な速度を達成するためには、このＶＤＤの下限は０．６Ｖ程度と見なされてきた。したがって、ＭＯＳＴの微細化を進めていっても、リーク電流と速度の点から、ＶＤＤはこれ以下にはできないので、微細化とともにＭＯＳＴの信頼性は低下する。また、ＬＳＩの大規模化は、ＭＯＳＴなどの微細化と大規模化に伴う消費電力の増大に対処するためにＶＤＤを下げることによって実現されてきたが、ＶＤＤを下げられないから、ＬＳＩの大規模化は消費電力の点で困難になる。また、近年、微細化とともにチップ内のＶＴばらつきが増加することが次第に明らかになってきており、このためにＶＤＤの下限は微細化とともに高くなることが指摘され、ＭＯＳＴの信頼性の低下と電力の増大はますます深刻になってきている。
【０００６】
解決しようとする課題は、しきい電圧ＶＴが小さくてもリーク電流が小さく、また高速にかつ小さな電圧振幅で動作するＣＭＯＳ回路さらには半導体装置を提供することである。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、非活性時には、たとえばＶＴの小さなＭＯＳＴのゲートとソース間を逆バイアスするように該ＭＯＳＴのゲートに電圧を印加してリーク電流を低減し、活性時には、入力電圧に応じて該逆バイアス状態を保持するかあるいは順バイアス状態に制御し、順バイアス状態では該ＭＯＳＴの小さなＶＴに見合った小さな電圧で負荷を駆動するダイナミックＣＭＯＳ回路である。
【００１０】
または、ゲートとソースを等しい電圧にしたときにドレインとソース間に実質的にサブスレショルド電流が流れるようなＭＯＳＴを含み、該ＭＯＳＴは第一動作モードと第二の動作モードを持ち、該第一動作モードでは、該ＭＯＳＴのゲートとソース間を逆バイアスにするように該ＭＯＳＴのゲートに該回路の入力電圧とは無関係な一定の電圧が印加され、該第二動作モードでは、該ＭＯＳＴは該回路の入力電圧に応じて該逆バイアス状態に保持されるかあるいは該ゲートとソース間を順バイアスするように該ゲート電圧が制御されるＣＭＯＳ回路、あるいは該回路を備えた半導体装置である。あるいは、ゲートとソースを等しい電圧にしたときにドレインとソース間に実質的にサブスレショルド電流が流れるようなＭＯＳＴを含み、該ＭＯＳＴは第一動作モードと第二の動作モードを持ち、該第一動作モードでは、該ＭＯＳＴのゲートとソース間を順バイアスにするように該ＭＯＳＴのゲートに該回路の入力電圧とは無関係な一定の電圧が印加され、該第二動作モードでは、該ＭＯＳＴは該回路の入力電圧に応じて該順バイアス状態に保持されるかあるいは該ゲートとソース間を逆バイアスするように該ゲート電圧が制御されるＣＭＯＳ回路、あるいは該回路を備えた半導体装置である。
【発明の効果】
【００１１】
逆バイアスによってオフ時にＭＯＳＴに流れるリーク電流を低減し、オン時には負荷を低い動作電圧でも高速に駆動できるので、高速性を維持したままで低消費電力にすることができる。
【図面の簡単な説明】
【００１２】
【図１Ａ】本明細書で用いるしきい電圧の異なるＭＯＳＴの回路記号を例示する説明図である。
【図１Ｂ】本説明書で用いるしきい電圧の異なるＭＯＳＴを用いたインバータの回路記号を例示する説明図である。
【図１Ｃ】ＭＯＳＴに印加される電圧関係を示す説明図である。
【図２Ａ】出力段回路におけるｐＭＯＳＴに対する本発明の一例を原理的に示す概念図である。
【図２Ｂ】出力段回路におけるｎＭＯＳＴに対する本発明の一例を原理的に示す概念図である。
【図３】ＭＯＳＴのしきい電圧と動作電圧の関係を示す説明図である。
【図４Ａ】ドライバに本発明を適用した例として小振幅入出力ＣＭＯＳダイナミック回路とその入力回路を示す回路図である。
【図４Ｂ】図４Ａに示す回路の動作タイミングチャートである。
【図５】図４Ａの入力トランジスタＭ１に代えて利用可能な回路を例示する回路図である。
【図６Ａ】図４Ａの入力トランジスタＭ１に代えて利用可能な他の回路を例示する回路図とそのタイミングチャートである。
【図６Ｂ】図４Ａの入力トランジスタＭ１に代えて利用可能な回路を例示する回路図とそのタイミングチャートである。
【図７Ａ】ドライバに本発明を適用した別の例を示す回路図である。
【図７Ｂ】図７Ａに示す回路の動作タイミングチャートである。
【図８】図７Ａの入力トランジスタＭ１に代えて利用可能な回路を例示する回路図である。
【図９Ａ】図７Ａの入力トランジスタＭ１に代えて利用可能な他の回路を例示する回路図とその回路の動作タイミングチャートである。
【図９Ｂ】図７Ａの入力トランジスタＭ１に代えて利用可能な他の回路を例示する回路図とその回路の動作タイミングチャートである。
【図１０Ａ】図４Ａに対応した小振幅電圧動作から大振幅電圧動作へ変換するＣＭＯＳダイナミック回路を例示する回路図である。
【図１０Ｂ】図７Ａに対応した大出力振幅用回路を例示する回路図である。
【図１１】大振幅電圧動作から小振幅電圧動作へ変換するＣＭＯＳダイナミック回路を示す回路図である。
【図１２】ＮＡＮＤ回路への応用例を示す回路図である。
【図１３】ＮＯＲ回路への応用例を示す回路図である。
【図１４】パワースイッチへの応用例を示す回路図である。
【図１５Ａ】インバータに本発明を適用した例として小振幅出力ＣＭＯＳダイナミック回路とその入力回路を示す回路図である。
【図１５Ｂ】図１５Ａに示す回路の動作タイミングチャートである。
【図１５Ｃ】図１５Ａのプリチャージ用ｐＭＯＳＴＭ２のゲートを駆動する回路例である。
【図１６】図１５Ａを更に高速化した回路を例示する回路図である。
【図１７Ａ】ドライバに本発明を適用した別の例を示す回路図である。
【図１７Ｂ】ドライバに本発明を適用した多段のインバータからなる別の例を示す回路図である。
【図１８Ａ】図１５Ａの入力トランジスタＭ１に代えて利用可能な回路を例示する回路図と動作タイミングチャートである。
【図１８Ｂ】図１５Ａの入力トランジスタＭ１に代えて利用可能な他の回路を例示する回路図と動作タイミングチャートである。
【図１８Ｃ】図１５Ａの入力トランジスタＭ１に代えて２個のＭＯＳＴで構成する他の回路を例示する回路図と動作タイミングチャートである。
【図１９Ａ】インバータに本発明を適用した例として負電圧を用いた小振幅出力ＣＭＯＳダイナミック回路とその入力回路を示す回路図である。
【図１９Ｂ】図１９Ａのプリチャージ用ｎＭＯＳＴＭ２のゲートを駆動する回路例である。
【図１９Ｃ】図１９Ａに示す回路の動作タイミングチャートである。
【図２０】図１９Ａを更に高速化した回路を例示する回路図である。
【図２１Ａ】ドライバに本発明を適用した別の例を示す回路図である。
【図２１Ｂ】ドライバに本発明を適用した多段のインバータからなる別の例を示す回路図である。
【図２２Ａ】図１９Ａの入力トランジスタＭ１に代えて利用可能な回路を例示する回路図と動作タイミングチャートである。
【図２２Ｂ】図１９Ａの入力トランジスタＭ１に代えて利用可能な他の回路を例示する回路図と動作タイミングチャートである。
【図２２Ｃ】図１９Ａの入力トランジスタＭ１に代えて２個のＭＯＳＴで構成する他の回路を例示する回路図と動作タイミングチャートである。
【図２３Ａ】ＭＯＳ容量を利用した回路に本発明を適用したインバータの回路図である。
【図２３Ｂ】図２３Ａの回路の動作タイミングチャートである。
【図２４Ａ】フィードバックループを利用したコンバータに本発明を適用した回路図である。
【図２４Ｂ】図２４Ａの前段回路例を示す。
【図２４Ｃ】図２４Ａの動作タイミングである。
【図２５Ａ】複数ブロックを選択し駆動する図２４Ａの応用例である。
【図２５Ｂ】ＮＯＲ回路への応用例である。
【図２５Ｃ】ＮＡＮＤ回路への応用例である。
【図２６】図１５Ａに過大電圧を緩和するＭＯＳＴを追加したインバータの例である。
【図２７】小振幅電圧動作と大振幅電圧動作の混在したチップの構成例を示すブロック図である。
【図２８Ａ】各種の動作電圧とクロックを発生させているチップである。
【図２８Ｂ】Ｉ／Ｏ回路部の電源電圧から降圧電源電圧を発生させる回路例である。
【図２９】大振幅電圧動作用ＣＭＯＳ回路の従来例を示す回路図である。
【発明を実施するための形態】
【００１３】
以下においては、ＶＴの小さなＭＯＳＴを出力段に含む回路であって、該出力段の負荷の電圧振幅は該ＭＯＳＴのゲートの電圧振幅よりも小さいＣＭＯＳ回路、あるいは該回路を備えた半導体装置について詳細に説明する。
【００１４】
以下、いくつかの実施の形態を説明するための準備として、図１Ａと図１ＢにＭＯＳＴとインバータの回路記号を示す。図１Ａには、ＶＴが十分小さな（たとえば０Ｖ）ＭＯＳＴと大きな（上述したように、たとえば０．３Ｖ）ＭＯＳＴもあわせて示している。矢印は基板あるいはウエルを示し、ｎＭＯＳＴなら最も低い電圧に固定され、あるいはそのように制御され、またｐＭＯＳＴなら、最も高い電圧に固定され、あるいはそのように制御される。なお、ｎＭＯＳＴ、ｐＭＯＳＴの夫々についてソースと基板を接続した場合の回路記号を破線枠中に示す。ここで、ＶＴとは、よく知られているように、ＭＯＳＴがオンになり始めるソースを基準したゲート電圧である。また、図１Ｂには、上記の小さなＶＴのＭＯＳＴと大きなＶＴのＭＯＳＴを組み合わせた３種のインバータ（以下の文中で述べるサブインバータに対応）もあわせて示している。以下の実施例では、特に記述がない場合は、チップ（後述の図２８Ａ）の外部から与えられる主要回路（ＣＯＲＥ）に直接関係する電源電圧は、ＶＤＤとＶＳＳである。例えば、ＶＤＤが０．９Ｖで、ＶＳＳが０Ｖの場合、ＶＤＬ（たとえば０．６Ｖ）とＶＳＨ（０．３Ｖ）は、これらのＶＤＤとＶＳＳを用いてチップの内部で発生した内部電源電圧である。設計の都合によっては、図１Ｃのカッコ内に示したように、外部電源ＶＤＤとＶＳＳから、昇圧電源電圧ＶＤＨと負電圧ＶＳＬをチップ内で発生させることもできる。たとえば、ＶＤＤ＝０．３Ｖ、ＶＳＳ＝０Ｖ、ＶＤＨ＝０．６Ｖ、ＶＳＬ＝−０．３Ｖなどである。このように電圧設定を変更しても、電圧相互の大小関係は保存されるので、以下の回路動作の説明は共通である。
【００１５】
図２Ａ乃至図２Ｂには本発明の概念を示す。図中のＭＯＳＴ（Ｍ）は、導通時（以下、オン時）には大きな負荷容量ＣＬ（図中省略）を高速に駆動しなければならないので、そのチャンネル幅はきわめて大きい。さらに高速化するためには該ＭＯＳＴのＶＴはできるだけ小さくしたい。たとえば、上述した０．３Ｖよりも十分小さく、極端な例では、デプレッション形（normally on）も含む。しかし前述したように、ＶＴを０．３Ｖ以下にするのは注意が必要である。ＭＯＳＴの非導通時（以下、オフ時）、すなわちゲートとソース間電圧（ＶＧＳ）が０Ｖの場合に、ＶＴが０．３Ｖ程度以下になると、そのドレインとソース間にはサブスレショルド電流（以下、リーク電流）が流れ始め、このリーク電流はＶＴの大きさに敏感で、ＶＴが１００ｍＶ程度小さくなる毎にリーク電流は一桁ずつ大きくなるからである。しかもこのリーク電流はチャンネル幅に比例する。通常、格別にリーク電流の仕様が厳しくない応用では、ＶＴ＝０Ｖ程度でもオフ時のリーク電流は許容できるが、携帯機器などのように待機時のリーク電流仕様が厳しい応用では、それを許容できない場合もある。ましてや０Ｖ以下にＶＴを下げると大きな問題になる。しかし、実際のＶＴが小さくても、ＭＯＳＴをオフすべき時間帯にソースとゲート間を逆バイアスすればするほど実効的にＶＴをより大きくできることを利用すれば、リーク電流と速度を維持したままで動作電圧ＶＤＤを下げられ低電力化できる。以下に述べるように、深く逆バイアスをかけた分だけＶＤＤを低くできるからである。従って、本発明を適用すれば、出力段Ｍのこのようなリーク電流は抑えられる。
【００１６】
図２Ａは、ＶＴの小さな出力段のｐＭＯＳＴ（図中Ｍ）に本発明を適用した例である。まずは、高電圧ＶＤＨを用いた場合について説明する。ｐＭＯＳＴなので、通常のエンハンスメント形（normally off）ＭＯＳＴならそのＶＴは負の値となるが、該ＭＯＳＴは、ゲートとソースを等しい電圧にしたときにドレインとソース間に実質的にサブスレショルド電流が流れるような小さなＶＴのＭＯＳＴで、そのソースには小さな電圧ＶＤＤが印加されている。ＤＴＣは入力（ＩＮ）電圧を検出する検出器である。該ＭＯＳＴをオフすべき時間帯には、スイッチＳＷ１はオン、スイッチＳＷ２はオフとなる。したがって、ＤＴＣは該ＭＯＳＴのノードＮ、すなわち該ＭＯＳＴのゲートから切り離されるので、ノードＮは、入力電圧とは無関係で該ＭＯＳＴのソース電圧ＶDDよりも大きな電圧ＶＤＨにプリチャージされる。したがって、該ＭＯＳＴのゲートとソース間はＶＤＨ−ＶＤＤだけ逆バイアスされるので、その実効的なしきい電圧はその分だけ大きくなり、−（ＶＤＨ−ＶＤＤ）＋ＶＴとなる。このバイアス条件で該ＭＯＳＴを完全にカットオフするには、上述したようにその実効的なしきい電圧ＶＴを−０．３Ｖ以下にすればよいから、
−（ＶＤＨ−ＶＤＤ）＋ ＶＴ ≦ −０．３Ｖ （１）
ＶＤＨ≧（ＶＤＤ＋ＶＴ）＋０．３Ｖ （２）
となる。
【００１７】
該ＭＯＳＴをオンすべき時間帯には、スイッチＳＷ１がオフになった後で、ＤＴＣによってそれまでに確定していた入力（ＩＮ）電圧が検出され、スイッチＳＷ２がオンとなって、ノードＮはＶＤＨのままか、あるいはＶＳＳ（０Ｖ）に放電する。放電するとＭＯＳＴ Ｍはオンとなり、それまで出力ＯＵＴが０Ｖになっていたとすると、その出力はドレイン電流ＩｐでＶＤＤに充電される。この負荷を充電する速度τは、該ＭＯＳＴの実効ゲート電圧ＶＤＤ＋ＶＴに反比例し、ほぼ
τ∞１/（ＶＤＤ＋ＶＴ） （３）
で表わされる。したがって、図３に示すように、０．３Ｖと一定の実効ゲート電圧、すなわち一定の速度のもとでは、ＶＴを小さくできるほどＶＤＤを小さくできるので低電力化できる。たとえば、エンハンスメント形ＭＯＳＴのＶＴを−０．３Ｖから０Ｖに小さくしていくと、ＶＤＤを０．６Ｖから０．３Ｖと小さくできる。さらにデプレッション形にして、ＶＴを０Ｖから０．３Ｖと大きくしていくと、さらにＶＤＤを小さくできる。たとえば、ＶＴ = ０．２Ｖなら、ＶＤＤ＝０．１Ｖの超低電圧動作も可能である。この条件を、該ＭＯＳＴのオフ時のリーク電流を小さくしながら満たすには、式（２）から明らかなように、ＶＤＨを一定値（０．６Ｖ）以上にすればよい。しかし、これに伴って、ＶＤＨ−ＶＤＤが大きくなる、すなわちオフ時にゲートとソース間に加わる電圧が大きくなるので、後述するように、過大電圧を緩和する回路（図２６）が必要になる場合がある。また、一定のＶＤＤのもとで、実効ゲート電圧を大きくしてより高速動作をさせるには、エンハンスメント形ＭＯＳＴのＶＴを小さくする、できればデプレッション形のＭＯＳＴを使ってよりＶＴを大きくすればよい。もちろん、より大きくなるリーク電流を抑えるには、式（２）から明らかなように、ＶＤＨをより大きくしなければならない。
【００１８】
同様に、図２Ｂは、負電圧ＶＳＬを用いた例で、ＶＴの小さなｎＭＯＳＴ（図中Ｍ）への適用例である。電圧の極性を逆にすれば、その動作はｐＭＯＳＴの場合と同様に説明できる。すなわち、非選択時には、Ｍはカットオフとなっている。例えば、該ＭＯＳＴのゲートにはＶＳＬ（−０．３Ｖ）が、またソースにはＶＳＳ（０Ｖ）が印加され、ＶＴ（Ｍ）が０ＶのＭＯＳＴに対して０．３Ｖだけ逆バイアスされているからである。活性時には、入力ＩＮが該ゲート電圧をＶＤＤ（０．３Ｖ）に充電する場合には、Ｍは０．３Ｖだけ順バイアスされて、大きな負荷駆動電流Ｉｎが流れる。同様に、オフ時のリーク電流を無視できる程度にするには、ＶＳＬを負の値とすると、
−ＶＳＬ ＋ＶＴ ≧ ０．３Ｖ （４）
となる。ｎＭＯＳＴなので、エンハンスメント形（normally off）ならそのＶＴは正の値となり、デプレッション形（normally on）ならそのＶＴは負の値となる。明らかに、オフ時に、負電圧ＶＳＬを大きくすれば、該ｎＭＯＳＴのＶＴが小さくても該ＭＯＳＴをカットオフできる。さらにＶＳＬを大きくすれば、デプレッション形のＭＯＳＴでも、すなわちＶＴが負の値でも、該ＭＯＳＴはカットオフにできる。また活性化時のＭＯＳＴの負荷を放電する速度τは、近似的には、
τ＝１/（ＶＤＤ−ＶＴ） （５）
で表わされるから、同じ速度を小さなＶＤＤで、つまり低電力で実現できることになる。以上のように、従来の回路ではＶＤＤと出力の電圧振幅の下限が０．６Ｖであったが、発明では０．６Ｖ以下のＶＤＤと電圧振幅で動作可能になる。
【００１９】
また、内部電源電圧ＶＤＬ，ＶＳＨを用いた場合も同様である。例えば、図２Ａを例に説明すると、非活性時には、クロックＣＫ２によってスイッチＳＷ２はオフになり、コンバータＣＶＰは、該ＭＯＳＴのノードＮ、すなわち該ＭＯＳＴのゲートから切り離されている。したがって、クロックＣＫ１によってスイッチＳＷ１がオンになると、ノードＮは、該ＭＯＳＴのソース電圧ＶＤＬよりも大きな電圧ＶＤＤにプリチャージされる。このような条件下で該ＭＯＳＴのリーク電流を無視できるほど小さくするには、該ＭＯＳＴのしきい電圧をＶＴ（Ｍ）とすれば、ＶＤＬ−ＶＤＤ＋ＶＴ（Ｍ）≦−０．３Ｖとしなければならない。ここで、差電圧ＶＤＬ−ＶＤＤを大きくするほど、上記条件は、より絶対値の小さな負のＶＴ（Ｍ）の値でも満足されるようになる。これは、活性化時にはより高速化できることを意味する。差電圧をさらに大きくすれば、ＶＴ（Ｍ）は正の値も許されるようになる。すなわちデプレッション形（normally on）でも、該ＭＯＳＴのリーク電流は無視できる、すなわちカットオフできる。活性時には、クロックＣＫ１でスイッチＳＷ１をオフにして、ノードＮの寄生容量に電圧ＶＤＤを保持する。続いて入力ＩＮが確定した後で、ＣＫ２でスイッチＳＷ２をオンにすると、入力ＩＮの２値の電圧状態が検出器ＤＴＣによって検出され、その検出結果に応じて、ノードＮはＶＤＤのままか、あるいはＶＳＨに放電する。ＶＤＤなら該ＭＯＳＴはカットオフのままであり、ＶＳＨなら該ＭＯＳＴはオンとなり大きな負荷駆動電流Ｉｐが流れる。その電流はＶＴの絶対値が小さいほど大きくなり、デプレッション形（normally on）では、さらに大きくなる。
【００２０】
図２Ａ及び図２Ｂに基づいて説明した原理によると、ゲートとソースを等しい電圧にしたときにドレインとソース間に実質的にサブスレショルド電流が流れるようなＭＯＳＴ（Ｍ）を含むＣＭＯＳ回路において、該ＭＯＳＴをオフすべき時間帯には、前記ＭＯＳＴ（Ｍ）のゲートとソース間を逆バイアスするように該ＭＯＳＴ（Ｍ）のゲートに電圧を印加し、該ＭＯＳＴをオンすべき時間帯には、入力電圧に応じて該逆バイアス状態を保持するかあるいは順バイアス状態に制御する、ということになる。尚、該ＭＯＳＴは、該ＣＭＯＳ回路からなる半導体装置の活性時と非活性時のいずれにおいてもオンとオフの状態をとり得る。すなわち、該回路が非活性時（たとえば待機時）に、図２Ａのように、ノードＮをＶＤＨ（又はＶＤＤ)にして該ＭＯＳＴに該逆バイアスを加えてオフにし、活性時に、回路の入力に応じて該逆バイアス状態を保持するか（オフを維持するか）あるいは順バイアス状態にしてオンにする場合もあれば、逆に、非活性時に、ノードＮを０Ｖにして該ＭＯＳＴに順バイアスを加えてオンにし、活性時に、回路の入力に応じて該順バイアスを保持するか、あるいは該逆バイアス状態にしてオフにする場合もある。ここで、該ＭＯＳＴ（Ｍ）のゲートとソース間を逆バイアスするように該ＭＯＳＴ（Ｍ）のゲートに電圧を印加するとは、ＭＯＳＴ（Ｍ）がｐチャンネル型の場合にはｐ型のソースに比べて高い電圧をゲートに印加することを意味し、また、ＭＯＳＴ（Ｍ）がｎチャンネル型の場合にはｎ型のソースに比べて低い電圧をゲートに印加することを意味する。本発明は、このような逆バイアスを利用した回路に関する。尚、以下の説明では、簡単のために、該ＭＯＳＴのＶＴはたとえば０Ｖと小さく、また、その他のＭＯＳＴについても、小さなＶＴと大きなＶＴは、それぞれ０Ｖと０．３Ｖと仮定する。
【００２１】
図４Ａ、図４Ｂにはドライバへの応用例を示す。なお、以下の実施例では、内部電源電圧ＶＤＬ、ＶＳＨを用いた場合について説明するが、電圧の大小関係を満たしていれば、電圧を変更しても特に問題ない。図２Ａ、図２ＢにおけるコンバータＣＶＰと出力段を構成するインバータＩＶＰの具体的回路が示され、それらは直列接続されている。図２Ａ，図２Ｂ内のトランジスタＭがＭ６あるいはＭ３に相当し、Ｍ６とＭ５でインバータを構成し、小振幅（ＶＤＬとＶＳＨの差）で負荷を駆動する。またスイッチＳＷ１はＭ４あるいはＭ２に相当する。コンバータＣＶＰは、低振幅の入力ＩＮ信号を取り込むスイッチの役割とその信号の大小を弁別する役割をする入力部のｐＭＯＳＴ（Ｍ１）と、その出力を受けるｎＭＯＳＴ（Ｍ３）、その出力部をＶＳＳ（０Ｖ）にプリチャージするスイッチ用のｎＭＯＳＴ(Ｍ２)から成る。ここで、小信号入力を高速に検出できるように、Ｍ１とＭ３のＶＴは小さな値になっている。また低ＶＴでも非選択時にＭ３をカットオフするために、図４Ｂに示すように、そのソースにはＶＳＨが印加されている。したがって、ノードＮ２はプリチャージ電圧ＶＤＤに維持される。ここで、たとえば、ＶＤＤ＝０．９Ｖ、ＶＤＬ＝０．６Ｖ、ＶＳＨ＝０．３Ｖ、ＶＳＳ＝０、低ＶＴ＝０Ｖ、高ＶＴ＝０．３Ｖの仮定のもとで、以下に回路動作を説明する。
【００２２】
非活性時、すなわちＣＫ２がＶＤＬの期間は、入力ＩＮ電圧がＶＳＨなら、Ｍ１にはリーク電流は流れない。ＶＴ（Ｍ１）＝０Ｖで、ゲートとソース間電圧（ＶＧＳ）に０．３Ｖの逆バイアスが加わるからである。入力電圧がＶＤＬなら、ＶＧＳ＝０Ｖだから、わずかなリーク電流がＭ２のＶＳＳ（０Ｖ）間に流れるが、Ｍ２がオンとなっているから、ノードＮ１はほぼＶＳＳに維持される。ここで、ノードＮ２は、ＶＤＤにプリチャージされ、出力ＯＵＴは、Ｍ５によってＶＳＨに放電されている。ＶＤＤは高い電圧だから、Ｍ５のＶＴが大きくても十分オンとなる。活性時、すなわちＣＫ２がＶＳＨになって入力信号を検出する期間になると、入力がＶＳＨ（０．３Ｖ）なら、ＶＧＳ＝０Ｖとなるので、わずかなリーク電流が流れ、ノードＮ１を徐々にＶＳＨに充電しようとするが、クロック幅がナノ秒といった実用的な範囲では、ノードＮ１はほぼ一定のＶＳＳ（０Ｖ）に維持されると見なしてよい。したがって、Ｍ３はカットオフのままである。しかし、入力がＶＤＬ（０．６Ｖ）なら、Ｍ１のＶＧＳはＶＤＬ−ＶＳＨ（＝０．３Ｖ）となってオンとなり、Ｍ３のゲートはＶＤＬに充電される。したがって、Ｍ３は０．３Ｖだけ順バイアスされてオンとなり、ノードＮ２は放電されＶＳＨになる。これにより、Ｍ６は、ＶＧＳ＝ＶＤＬ−ＶＳＨ＝０．３Ｖと順バイアスされるので、出力の負荷容量は、それまでのＶＳＨからＶＤＬまで高速に充電される。
【００２３】
図４Ａ、図４Ｂの実施の形態では消費電力は以下のように低減される。ノードＮ１とＮ２の寄生容量ＣＮ１とＣＮ２、ならびに出力ＯＵＴの負荷容量ＣＬ（図中では省略）は、それぞれ振幅０．６、０．６Ｖ、０．３Ｖで駆動される。通常、ＣＬは十分大きく、ＣＮ１とＣＮ２は十分小さいので、全体の消費電力はほぼ負荷容量ＣＬの充放電電力で決まる。従来の図２９では、ＣＬは振幅０．６Ｖで駆動され、本実施例ではその半分の振幅で駆動されるので、消費電力はほぼ１／４に低減される。なお、クロックＣＫ１、ＣＫ１’、ＣＫ２がＭＯＳＴを駆動することによる消費電力の増加は無視できるほど小さい。これらのクロックの電圧振幅は０．６Ｖあるいは０．３Ｖであり、関連するＭＯＳＴは、小さな寄生容量のノードを駆動するだけで十分なので、それらのゲート容量は小さいからである。Ｍ２とＭ４のＶＴを０Ｖと小さくすれば、必要なクロック振幅は０．３Ｖにもでき、クロック関連の電力はさらに低減できる。尚、入力トランジスタＭ１の代わりに、図５の回路を使うこともできる。Ｍ１１は入力信号を検出するｐＭＯＳＴ、Ｍ１２は入力信号をストローブするＭＯＳＴである。入力が確定した後に、ＣＫ２でＭ１２をオンにすれば、図４ＡのＣＶＰの入力部と同じ機能となる。入力が非活性時には常にＶＳＨに固定されている場合には、クロックが必要でなくなるので、この機能はさらに簡単に実現できる。図６Ａに示すように、Ｍ１のゲートにＶＳＨの直流電圧を与えておけば、非活性時にはＭ１はオフ、活性時にはＣＫ２がオンになるタイミングで確定した２値の電圧がＭ１に入力するからである。図５の例は図６Ｂのように単純になる。
【００２４】
図７Ａ、図７Ｂにはドライバへの他の応用例が示される。図４Ａの回路内のｎＭＯＳＴをｐＭＯＳＴに、ｐＭＯＳＴをｎＭＯＳＴに置き換えた例である。これに伴い、電圧関係は図４Ａとは逆になる。たとえば、非活性時には、ノードＮ１とＮ２はそれぞれＶＤＤとＶＳＳにプリチャージされ、また出力ＯＵＴはＶＤＬになる。低ＶＴ（０Ｖ）のＭ３とＭ５は０．３Ｖに逆バイアスされるのでカットオフとなる。また、Ｍ６は、高ＶＴ（０．３Ｖ）でも、ゲートとソース間電圧はＶＤＬ（０．６Ｖ）なので、オンとなり負荷はＶＤＬになる。図８と図９Ａ，図９Ｂとは、図７Ａ，図７Ｂに対して、図５と図６Ａ，図６Ｂに相当する例を示す。
【００２５】
図４Ａ，図４Ｂと図７Ａ，図７Ｂの実施例は、小振幅入力（ＶＤＬからＶＳＨまでの０．３Ｖ）から同じ小振幅出力で大きな負荷を駆動する実施例であったが、これに対して、図１０Ａは、小振幅入力（ＶＤＬからＶＳＨまでの０．３Ｖ）から大振幅出力（ＶＤＤからＶＳＳまでの０．９Ｖ）へ変換する回路である。このような変換が、図４Ａ，図４Ｂの回路形式を維持しながら、電源電圧とＶＴの変更だけで実現できる。ここでは内部回路の詳細は省略し、回路ブロックを図４Ａの端子名で示している。大振幅出力のために、図４ＡのＭ５とＭ６のソース（端子eとｄ）に電圧ＶＳＳとＶＤＤを印加する。しかし、非活性時にＭ６のゲートとソースはＶＤＤの等しい電圧になるので、それでもＭ６にリーク電流が流れないようにするには、そのＶＴを大きくすればよい。また活性時に、ノードＮ２が放電されＭ６がオンになるときには、Ｍ５はカットオフされていなければならないから、Ｎ２が放電された後の電圧はＶＳＳである必要がある。すなわち、図４ＡのＣＶＰ内端子bの印加電圧をＶＳＨから電圧ＶＳＳに変更しなければならない。非活性時に、その状態でＭ３をカットするには、Ｍ３のゲートに十分な負電圧（−Δ）を、すなわち端子cに同じ負電圧を印加しなければならない。これに伴い、クロックＣＫ１’の低レベル側の電圧もその負電圧に等しくなるように変更しなければならない。図１０Ｂは、図７Ａに対応した大出力振幅用回路である。同様に、図７Ａ内のＭ５を大きなＶＴに変更し、さらに端子hにＶＤＤ＋Δを印加しなければならない。
【００２６】
図１１は、大振幅入力（ＶＤＤからＶＳＳまでの０．９Ｖ）から低振幅出力（ＶＤＬからＶＳＨまでの０．３Ｖ）へ変換する回路である。出力のｎＭＯＳＴとｐＭＯＳＴはいずれも低ＶＴである。それらのゲート電圧は、入力ＩＮに応じて、ＶＤＤとＶＳＳのいずれかの電圧になり、オフになる出力のＭＯＳＴは常にＶＤＤ−ＶＤＬあるいはＶＳＨ−ＶＳＳだけ逆バイアスされるから、リーク電流は無視できる。オンになるＭＯＳＴは、低ＶＴなので、高速に低振幅で負荷を駆動することができる。
【００２７】
図１２乃至図１４は、これまで述べてきた実施例の応用例である。図１２は、ＮＡＮＤ回路への応用である。図４ＡのＣＶＰが５段縦積みされ、その最上部に共通にＩＶＰが接続されている。ＮＡＮＤ回路はメモリのアドレスデコーダとして一個のチップ上に多用されていて、ＮＡＮＤ回路入力であるアドレス入力配線は長くその容量は大きいので小振幅動作が望ましい。またデコーダが非活性時にはすべてのアドレス入力は低い電圧レベル（たとえばＶＳＨ）に固定されているので、図６Ａ，図６Ｂのように、その入力部は単純化できる。今、複数のアドレス入力（ＩＮ０からＩＮ４までの５入力）がいずれも高い電圧レベル（ＶＤＬ）になってそのデコーダが選択されると、それまでＶＤＤであったノードＮ２はＶＳＨに放電され、ＶＳＨだったデコーダ出力ＯＵＴはＶＤＬになる。複数のアドレス入力の中で低い電圧レベルの入力が1個でもあれば、そのような非選択デコーダの出力ＯＵＴはＶＳＨのままである。図１３は、ＮＯＲ回路への応用例である。並列接続された５個のＣＶＰに共通にＩＶＰが直列接続されている。活性時に、少なくても１個の入力が高レベル（ＶＤＬ）になると、それまでＶＳＨだった出力ＯＵＴはＶＤＬに変化する。
【００２８】
図１４は、パワースイッチへの応用例である。小振幅で動作する大規模回路ＣＯＲＥ’の共通電源部にＣＶＮとＣＶＰが接続されている。パワースイッチは、少なくても、非活性時あるいは待機時に、ＣＯＲＥ’に生じる大きなリーク電流をカットするために、ＣＯＲＥ’の電源をオフにするためのものである。パワースイッチＭＯＳＴ（図４Ａと図７ＡのＣＶＰあるいはＣＶＮ内のＭ３に相当）には、ＣＯＲＥ’の活性時の大きな電流を処理するために極めて大きなＭＯＳＴが使われ、そのゲート容量が大きくなる。したがって、通常、このようなＭＯＳＴを駆動するための電力が大きくなるから、小振幅信号でそのゲートを駆動することが望まれる。図１４はそのための回路である。活性時には、入力ＩＮとＩＮ’に、それぞれＶＳＨとＶＤＬを印加してＣＶＮとＣＶＰをオンにする。端子fとaには、ＶＤＬとＶＳＨが現れ、これらがＣＯＲＥ’の電源電圧となる。非活性（パワーオフ）にしたい場合には、入力ＩＮとＩＮ’にそれぞれＶＤＬとＶＳＨを印加すると、ＣＶＮとＣＶＰはオフとなってＣＯＲＥ’から切り離され、ＣＯＲＥ’には電源電圧は供給されなくなる。
【００２９】
図１５は、図２Ａの応用例で、入出力振幅がともにＶＤＤのインバータである。なお、以下の実施例では、昇圧電源ＶＤＨ、負電圧ＶＳＬを用いて説明するが、電圧の大小関係を満たしていれば、電圧を変更することは可能である。回路全体が一個のインバータを構成する。図２Ａにおける検出器ＤＴＣとスイッチＳＷ１、ならびに出力回路の具体例が示されている。ＤＴＣはｎＭＯＳＴ Ｍ１に、ＳＷ１はｐＭＯＳＴＭ２に、またＭはサブインバータＩＶ内のｐＭＯＳＴ Ｍｐに相当する。なお、図４Ａでは、図２ＡにおけるスイッチＳＷ１がインバータＩＶＰの中に含まれるものと説明してきたが、以降の説明では、ＣＶＰの中に含まれるものとし説明する。しかしながら、この相違は、説明上の相違であり、スイッチＳＷ１がＩＶＰに含まれるかＣＶＰに含まれるかは発明の本質上、特に違いはない。また、以下の実施例では、図４Ａ中のプリチャージ用のＭＯＳＴＭ２，Ｍ４と同様の機能を有するプリチャージ用のＭＯＳＴをＭ２として説明する。Ｍ１のＶＴは、できるだけ低いＶＤＤ入力を高速に弁別するために小さな値（０Ｖ）になっている。またＭ２のＶＴは、自身のオフ時のリーク電流を抑えるために０．３Ｖと大きな値になっている。大きな電圧ＶＤＨで動作するのでそれが許される。さらに、ＭｐのＶＴは０Ｖに選ばれている。したがって、図３で明らかなように、ＶＤＤ＝０．３Ｖ、ＶＤＨ＝０．６Ｖとなっている。以下、ランダム入力の場合を例にとってその動作を説明しよう。インバータが非活性時には、図１５Ｂに示すように、ＣＫ２とＣＫ１はともに０Ｖで、Ｍ１はオフでＭ２はオンとなっているから、ノードＮはＶＤＨに維持されている。したがって、サブインバータＩＶ内の大きなＶＴのｎＭＯＳＴ Ｍｎはオンとなり出力は０Ｖになる。この間、ＩＶ内の小さなＶＴのＭｐにはＶＤＨ−ＶＤＤ（＝０．３Ｖ）だけの逆バイアスが加わるので、そのリーク電流は無視できる。この期間は、入力ＩＮ電圧がＶＤＤならＭ１にはリーク電流は流れない。ＶＴは０Ｖで、ゲートとソース間電圧（ＶＧＳ）は０．３Ｖの逆バイアスが加わっているからである。入力電圧が０Ｖでは、ＶＧＳ＝０Ｖとなるので、Ｍ２のＶＤＨ端子から入力ＩＮへとわずかなリーク電流が流れる。この電流は、ＶＴ＝０Ｖ程度のＭ１なら問題にならなくても、ＶＴをさらに小さくしてさらに低ＶＤＤ動作をさせる場合に問題になる。もちろん、後述するように、非活性期間の入力ＩＮはランダムではなく、常にＶＤＤに固定すればこの問題は解決できる。
【００３０】
回路の活性化直前には、ＣＫ１がＶＤＨになってＭ２はオフになり、ノードＮはフローティング状態となる。その後、ＣＫ２がＶＤＤになって入力信号を検出する活性化期間になると、入力がＶＤＤなら、Ｍ１のゲートとソース間の電圧ＶＧＳは０Ｖとなるので、Ｍ１にはわずかなリーク電流が流れ、それまでのフローティングだったノードＮを徐々に放電しようとするが、入力を取り込むＣＫ２のパルス幅がナノ秒といった実用的な範囲では、ノードＮはほぼ一定のＶＤＨ（０．６Ｖ）に維持されると見なせる。したがって、サブインバータＩＶ内のＭｐはカットオフのままである。しかし、入力が０Ｖの場合には、Ｍ１のＶＧＳはＶＤＤ−ＶＴ（＝０．３Ｖ）となってオンとなり、ノードＮは０Ｖに放電される。したがって、ＭｐはＶＤＤ（０．３Ｖ）だけ順バイアスされてオンとなり出力ＯＵＴをＶＤＤに充電する。この時、ＩＶ内のＭＯＳＴ ＭｎのＶＴは大きいので、そのドレイン電圧がＶＤＤでもリーク電流は流れない。続いて非活性状態にするには、Ｍ１とＭ２間にレシオ電流を流さないために、ＣＫ２を０ＶにしてＭ１をオフにしてからＣＫ１を０ＶにしてＭ２をオンにする。これによってノードＮはＶＤＨに復帰する。図１５Ａの実施の形態では消費電力は以下のように低減される。ノードＮの寄生容量ＣＮ、ならびに出力ＯＵＴの負荷容量ＣＬ（図中では省略）は、それぞれ振幅０．６Ｖと０．３Ｖで駆動される。通常、ＣＬはＣＮに比べて十分大きいので、全体の消費電力はほぼＣＬの充放電電力で決まる。０．３Ｖと同じ実効ゲート電圧のもとで、従来の回路（図１７）はＣＬを振幅０．６Ｖで駆動し、本実施例はその半分の振幅で駆動するので、消費電力はほぼ１／４に低減される。なお、ＣＫ１とＣＫ２は従来に対して余分なクロックであるが、これらによる消費電力の増加は無視できるほど小さい。それらの負荷容量はＣＬに比べて小さく、また後述するように、わずかのリーク電流を許容すれば、関連するクロックの電圧振幅は０．３Ｖと小さくできるからである。以上の例では、説明を簡単にするために、すべてのＭＯＳＴに対して一律に大きいＶＴを０．３Ｖ、小さいＶＴを０Ｖと仮定したが、リーク電流の仕様やノードＮの放電速度への要求によって適宜変えることができる。たとえば、リーク電流の仕様については、一般に回路が非活性時（ＣＫ１とＣＫ２がともに０Ｖの期間）のリーク電流をより厳しく抑えなければならないから、この期間にリーク電流が流れる可能性のあるＭＯＳＴ（Ｍｐ、Ｍ２、Ｍ１）に留意しなければならない。またノードの放電速度の点で、Ｍ１のＶＴにも留意が必要である。
【００３１】
Ｍ１、Ｍ２、サブインバータＩＶ内のＭｐとＭｎのＶＴを、それぞれＶＴ（Ｍ１）、ＶＴ（Ｍ２）、ＶＴ（Ｍｐ）、ＶＴ（Ｍｎ）とし、ＭＯＳＴがオン時に必要な実効ゲート電圧を０．３Ｖと仮定すると、それぞれのＭＯＳＴでは以下の式が成立する。
《１》．Ｍｐでは、ＶＤＨのゲート電圧でカットオフするためには式（１）（２）から、ＶＤＨ≧｛ＶＤＤ＋ＶＴ（Ｍｐ）｝＋０．３Ｖ、また０Ｖのゲート電圧でオンするためにはＶＤＤ＋ＶＴ（Ｍｐ）≧０．３Ｖとなる。これらの条件の下で、ＶＴ（Ｍｐ）の値は任意に変えられ、それに応じてＶＤＤとＶＤＨも変えられる。前述したように、図３はＶＤＤ＋ＶＴ（Ｍｐ）＝０．３Ｖの例である。
《２》．Ｍｎでは、０Ｖのゲート電圧でリーク電流なしにカットオフするためにはＶＴ（Ｍｎ）≧０．３Ｖ、ＶＤＨのゲート電圧でＭｎがオンするためにはＶＤＨ−ＶＴ（Ｍｎ）≧０．３Ｖとなる。したがって、ＶＤＨ≧０．６Ｖならこれらの条件は成り立つ。もちろん、オフ時にわずかのリーク電流を許すなら、ＶＴ（Ｍｎ）は０Ｖ程度までには小さくできる。
《３》．Ｍ２では、ＶＤＨのゲート電圧でリーク電流なしにカットオフするためにはＶＴ（Ｍ２）≦−０．３Ｖ、０Ｖのゲート電圧でＭ２がオンするためにはＶＤＨ＋ＶＴ（Ｍ２）≧０．３Ｖとなる。したがって、ＶＤＨ≧０．６Ｖならこれらの条件は成り立つ。もちろん、オフ時にわずかのリーク電流を許すなら、ＶＴ（Ｍ２）は０Ｖ程度までには小さくできるので設計は容易になる。ＣＫ１の振幅をＶＤＨ−ＶＤＤ（＝０．３Ｖ）と小さくできるので、ＣＫ１発生回路の負荷の充放電電力を小さくできるからである。この場合、ＣＫ１は、回路の非活性時（Ｍ２がオン時）にはＶＤＤ（０．３Ｖ）なので、ゲートとソース間電圧ＶＧＳ＝ＶＤＨ−ＶＤＤ＝０．３ＶとなってＭ２はオンするし、また回路の活性時（Ｍ２がオフ時）にはＶＤＨ（０．６Ｖ）なので、ＶＧＳ＝０となりＭ２はほぼオフとなる。図１５Ｃは、このようなＣＫ１発生回路の一例である。振幅ＶＤＨの入力パルスは、小さなＶＴと大きなＶＴのＭＯＳＴを組み合わせたサブインバータＩＶによって、リーク電流なしに所望のＣＫ１パルスに変換される。
《４》．Ｍ１のＶＴ（Ｍ１）は、以下に示すように、Ｍ１の実効ゲート電圧と関係するから、ＶＤＤと密接に関係する。ＣＫ２がＶＤＤになってＭ１は活性化されるが、入力がＶＤＤの場合の電流Ｉｎ（ＶＤＤ）はそのゲート・ソース間電圧は０Ｖとなるので小さく、入力が０Ｖの場合の電流Ｉｎ（０）はそのゲート・ソース間電圧はＶＤＤとなるので大きい。Ｉｎ（ＶＤＤ）は、Ｉｎ（０）との電流差がある値以上なら０以上の電流でも許されるが、つまりＭ１がある程度のデプレッション形でも許されるが、ここでは簡単のため、エンハンス形でＩｎ（ＶＤＤ）＝０、すなわちＶＴ（Ｍ１）≧０Ｖとしよう。すると入力がＶＤＤならノードＮはそれまでのＶＤＨに保持される。一方、入力が０ＶならノードＮはＶＤＨレベルから放電が始まる。ここでＶＤＤ＋ＶＴ（Ｍｐ）まで放電するのを許すとしよう。この点まで放電すると、サブインバータＩＶのそれまでの論理状態が変わる臨界点に達するからである。少なくてもＭｐはオンし始めようとするし、一方、ＶＤＤ＋ＶＴ（Ｍｐ）がＶＴ（Ｍｎ）より大きい場合にはＭｎはオフし始めようとするからである。Ｍｐの実効ゲート電圧ＶＤＤ＋ＶＴ（Ｍｐ）＝０．３Ｖ、ＶＤＨ＝０．６Ｖのもとで、所要ＶＴ（Ｍ１）とＶＤＤの関係は以下のように求められる。ＣＫ２のパルス幅をｔＷ、ノードＮの容量をＣＮ、Ｍ１のチャネル幅をＷ、チャンネル長をＬとすれば、ＣＫ２が印加されてからｔＷ後にこの臨界点に達するとすると、この期間中、Ｍ１は飽和状態で動作するから、
Ｉｎ（０）＝ＣＮ（ＶＤＨ−ＶＤＤ）／ｔＷ＝０．３×ＣＮ／ｔＷ、
Ｉｎ（０）＝β／２｛ＶＤＤ−ＶＴ（Ｍ１）｝2、β＝Ｗ／Ｌβ０、
∴｛ＶＤＤ−ＶＴ（Ｍ１）｝2＝０．６ＣＮ／βｔＷ （６）
となる。式（６）の右辺は常数なので、ＶＴ（Ｍ１）を小さくすればするほどＶＤＤも小さくできる。たとえば、６５ナノメータデバイス技術では、ＶＴ（Ｍ１）＝０Ｖなら、Ｗ／Ｌ＝１４０ｎｍ／５０ｎｍ、β０＝０．４３μＳ／Ｖ、ＣＮ＝１．８ｆＦ、ｔＷ＝２．５ｎｓの場合、ＶＤＤ＝０．１２Ｖとなる。したがって、Ｍ１はこれ以上のＶＤＤで入力を弁別することになる。このＶＤＤをソース電圧としてＭｐを動作させると、ＶＤＤ＋ＶＴ（Ｍｐ）＝０．３Ｖの条件からＶＴ（Ｍｐ）＝０．１８Ｖとなるから、Ｍｐはデプレッション形でなければならない。このＶＤＤなら、従来の０．６Ｖ動作の回路（図１７）に比べ消費電力は約１／２５となる。
【００３２】
図１６は、図１５ＡのＩＶ内のｎＭＯＳＴを分離して出力に付加した例である。出力を０Ｖにプリチャージするために、ＣＫ１の反転信号であるＣＫ１Ｂが新たに必要にはなるが、より高速に動作するようになる。ノードＮの容量がＭｎのゲート容量がなくなった分だけ軽くなるためである。なお、ＭｎのＶＴを大きく選んでいるので、ＣＫ１Ｂは０ＶからＶＤＨに変わる高振幅のパルスとなっているが、ＭｎのＶＴを０Ｖと小さくすれば、あるはデプレッション形にすれば、ＣＫ１は高振幅のＶＤＨパルスを維持しなければならないが、ＣＫ１Ｂは低振幅のＶＤＤパルスにできる。非活性時には、出力ＯＵＴは０Ｖ、したがってＭｎのソースとドレインは０Ｖと等電位になるので、そんなＶＴでもリーク電流は流れないからである。しかし活性化時に出力ＯＵＴがＶＤＤになった場合に限ってわずかなリーク電流が流れるが、それは他の活性電流に比べると無視できるほど小さい。それでも無視できない場合には、後述するように、Ｍｎのゲートとソースを活性時と非活性時に応じて制御すればよい。
【００３３】
図１７は、入出力振幅がともにＶＤＤのインバータあるいはドライバである。図１５Ａ内の電圧コンバータＣＶＰを利用しているが、入力ＩＮからＮ’までの回路は、図２Ａの入力の検出器ＤＴＣとスイッチＳＷ２とみなせる。ただし、図１５Ａや図１６とは異なり、回路の非活性時には、ＶＤＤで動作するサブインバータＩＶ内の小さいＶＴのｐＭＯＳＴはオンで、活性時になってゲート・ソース間に逆バイアスが加わる例である。すなわち、非活性時には該ｐＭＯＳＴのゲートは０Ｖでオンになるので出力ＯＵＴはＶＤＤになっているが、活性時には、入力ＩＮに応じてノードＮ’は０Ｖに保持するかあるいはＶＤＨになる。ＶＤＨなら出力ＯＵＴは０Ｖに放電するが、このとき該ｐＭＯＳＴにはリーク電流は流れない。該ｐＭＯＳＴのゲートはＶＤＨ−ＶＤＤだけ逆バイアスされるからである。図１７Ｂは、ＶＤＨで動作しリーク電流の無視できる多段（ｎ段）のサブインバータＩＶが接続され、最終段にはＶＤＤで動作するサブインバータＩＶが接続されている。段数によって回路全体がインバータであったりドライバであったりする。最終段とその前段では、図１７Ａと同様の電圧関係が成り立つので、全体のリーク電流は無視できるほど小さい。ここで多段のサブインバータは、バッファの役割をする。出力ＯＵＴの負荷容量が特に大きな場合でも、その前段に向かってサブインバータの寸法を徐々に小さくできるので、結局、ノードＮに直接接続されるサブインバータの寸法を最小化でき、その入力容量、すなわちノードＮの容量をきわめて小さくできる。したがって、ＣＶＰ内の小さなＭ１とＭ２でもノードＮの電圧を高速に制御できる。
【００３４】
図１８は、図２Ａの検出器ＤＴＣとスイッチＳＷ２の他の実施形態である。図１８Ａは、図１５Ａの入力トランジスタＭ１と同じ回路であるが、電圧の与え方で異なる。非活性時の入力は、図１５Ａではランダムだったのに対し、この例では常にＶＤＤに固定する。ｎＭＯＳＴのゲートは０Ｖで、ノードＮはＶＤＨなので、Ｍ１はゲートとソース間にＶＤＤだけの逆バイアスが加わり、そのリーク電流は無視できるほど小さくなる。活性時には、入力ＩＮが確定した後にゲートにＶＤＤを印加すれば、前述したように、入力に応じてノードＮの電圧が定まる。なお、非活性時に入力がＶＤＤに固定されているならば、Ｍ１のゲートをわざわざパルスで制御しなくてもよい場合がある。常時ＶＤＤの直流電圧を与えておくだけで、非活性時にはＭ１はほとんどオフとなり、また活性時には確定した２値の入力電圧に応じて自動的に動作するからである。ただし、非活性時には、ゲートとソース間電圧は０Ｖで、ＶＴは０Ｖなので、Ｍ１にはわずかなリーク電流が流れるが、それが許される場合には、ゲートをパルスで制御する必要がなくなる分だけ設計が簡単になる。図１８ＡのＭＯＳＴのゲートとソースを入れ替えた図１８Ｂでも同じ機能になる。同様に、非活性時にゲートを０Ｖに、またソースをＶＤＤにすれば、非活性時のリーク電流は無視できるようになる。もちろん、ソースを０Ｖにすれば、非活性時にわずかのリーク電流は流れるが、活性化時には入力に応じて正常に動作する。図１８Ｃはゲート入力の他の例である。非活性時には入力は０Ｖに固定されている。入力が確定した後に、ＶＤＤ振幅のＣＫ２でＭ１２をオンにすれば、図１５ＡのＭ１と同じ機能になる。この回路でも、非活性時にはＭ１１とＭ１２はオフではあるが、ともに小さなＶＴなのでそれらを通してわずかなリーク電流が流れる可能性がある。しかし周知のように、オフ状態のＭＯＳＴが２個以上直列接続されると、その縦積み効果によってリーク電流は小さくなる。すなわち、両ＭＯＳＴを通してリーク電流が流れようとすると、Ｍ１１はあるインピーダンスにみえるので、Ｍ１２のソースＳには小さな電圧δが現れ、そのゲートとソース間をδだけ逆バイアスするので、その分だけＭ１２のリーク電流は小さくなる。結局、両ＭＯＳＴに流れるリーク電流は、この小さくなったＭ１２自身のリーク電流に抑えられてしまうからである。尚、必要に応じて、ＣＫ２と入力ＩＮを入れ替えてもよい。図１８ＣではＣＫ２をＶＤＤの低振幅にするためにＭ１２のＶＴを小さく選んだが、０ＶからＶＤＨに変わるＣＫ２が使える場合には、非活性時のリーク電流は入力とは無関係に無視できるほど小さくなる。Ｍ１２のＶＴを大きく選べるので、オフ時にはＭ１２は完全にカットオフとなるからである。なお、図１８は、前述の図５、６に対応するものであり、図１８において詳細に説明した事項は、図５、６にも適用可能なのは言うまでもない。逆に、図５、６について説明した事項を図１８に適用可能なのは言うまでもない。
【００３５】
図１９は、入出力振幅がともにＶＤＤであるインバータへの応用例を示す。図１５Ａの回路内のｎＭＯＳＴをｐＭＯＳＴに、ｐＭＯＳＴをｎＭＯＳＴに置き換えた例である。これに伴い、電圧関係は図１５とは逆になるが、それらの動作も同じように説明できる。たとえば、非活性時には、ノードＮは負電圧ＶＳＬにプリチャージされ、サブインバータＩＶ内のｎＭＯＳＴ Ｍｎは、そのＶＴは０Ｖと小さくても０．３Ｖだけ逆バイアスされるのでカットオフとなる。一方、ＩＶ内のｐＭＯＳＴは、そのＶＴは０．３Ｖと大きくてもオンとなるので出力ＯＵＴはＶＤＤになる。図２０は図１６に、また図２１は図１７に、また図２２ＡからＣは図１８ＡからＣに対応する。尚、図９のＣＫ１ＢはＶＳＬからＶＤＤに変わるＣＫ１の反転信号である。
【００３６】
以上のように、２電源（ＶＤＤとＶＤＨ、あるいはＶＤＤとＶＳＬ、ただしグランドＶＳＳを除く）を使えば、わずかの数のＭＯＳＴで、低電圧・低電力の回路が構成できる。以下に、ＶＤＤとＶＤＨを使った場合を例に、さらに各種の実施例を述べる。図２３は、入出力振幅がともにＶＤＤのインバータの実施例であるが、ＭＯＳＴ自身が持つ容量を利用した点でこれまでとは異なる。図２３ＡのｎＭＯＳＴ Ｍ１は、そのゲート（Ｇ）電圧がソース（Ｓ）電圧あるいはドレイン（Ｄ）電圧よりもＶＴ以上高ければ、ドレインとゲート間あるいはゲートとソース間にゲート酸化膜の厚さとゲート面積で決まる大きなＭＯＳ容量Ｃｂが形成されることはよく知られている。この実施例はこの特性を利用したインバータである。すなわち、まずクロックＣＫ１でスイッチＳＷ１をオンにしてノードＮを０Ｖに放電し、その後、このスイッチをオフにする。サブインバータＩＶ内のｐＭＯＳＴはオンとなり出力ＯＵＴはＶＤＤとなるが、ＩＶ内のｎＭＯＳＴのＶＴは大きいのでサブスレショルド電流は流れない。その後、ＣＫ２でスイッチＳＷ２をオンにしてＭＯＳＴＭ１のゲートに入力電圧に対応したＶＴ以上のＶＤＤあるいはＶＴ以下の０Ｖを入力し、このスイッチをオフにする。その後に、振幅ＶＤＨのクロックＣＫ３をドレインに入力する。ゲート電圧がＶＤＤならＭＯＳ容量Ｃｂは大きいので、そのゲート電圧ＶＧは昇圧され、その値は、ＶＧ = ＶＤＤ +αＶＤＨ、α＝Ｃｂ/（Ｃｂ +Ｃｐ）となる。ここでＣｐはゲート部での寄生容量で、Ｃｂに比べてきわめて小さい値である。この昇圧されたＶＧの値をＶＤＨとＶＴの和以上に選べば、クロックＣＫ３の振幅ＶＤＨはそのままソースに現われる。したがって、出力ＯＵＴはサブインバータＩＶ内のｎＭＯＳＴで高速に放電される。この場合、小さなＶＴのｐＭＯＳＴにはゲートとソース間に逆バイアスが加わるのでサブスレショルド電流は流れない。したがって、この例は、図１７Ａのように、活性時に逆バイアスが加わる例である。一方、入力が０Ｖなら、Ｃｂはほぼ零なので、ＶＧはほぼ０Ｖのままで、ＭＯＳＴ Ｍ１はカットオフとなりノードＮに電圧は現われない。したがって、出力ＯＵＴはＶＤＤのままである。このように、ＭＯＳ容量を利用すると、入力ＩＮにおけるＶＤＤと０Ｖの電圧差は、ノードＮではＶＤＨと０Ｖに増幅される。本実施例は入力ＩＮからノードＮまでが図２ＡのＤＴＣとスイッチＳＷ２に相当する。
【００３７】
図２４Ａは、図２ＡのスイッチＳＷ１を出力ＯＵＴの電圧で制御する方式である。図１６と図１７Ａの実施例を折衷したドライバの出力（Ｎ'）電圧をフィードバックして電圧コンバータＣＶＰ内のｐＭＯＳＴ Ｍ２を制御している。ここで、前述したように、ＣＫ２とＣＫ１Ｂの振幅をＶＤＤにするためにＭ１とＭｎには小さなＶＴが使われている。入力ＩＮの前段には図２４Ｂの回路が接続されていると仮定して、以下に動作を説明する。非活性時（ＣＫ２は０Ｖ、ＣＫ１ＢはＶＤＤ）には、前段回路の入力inの状態如何によらず、Ｍ００がオンでＭ０１がオフなので、入力ＩＮはＶＤＤに充電され、０Ｖの出力Ｎ'をゲート電圧とするＣＶＰ内のｐＭＯＳＴ Ｍ２はオンになるから、ノードＮはＶＤＨに充電される。次に活性化時、すなわち前段回路の入力inが定まり、クロックＣＫ２がＶＤＤになって回路が活性化される場合は、入力状態で動作は異なる。もし入力ＩＮが０Ｖなら、Ｍ１はオンするので、ノードＮの電圧はＶＤＨからわずかに低下する。その電圧は、Ｍ１とＭ２のコンダクタンスの比（いわゆるレシオ）で決まるようになるためである。すると出力ＭＯＳＴ Ｍｐはオンする方向になり、出力Ｎ'の電圧はわずかに上昇するのでｐＭＯＳＴ Ｍ２はオフする方向になる。したがってノードＮの電圧は最初の値から下降する。このようなフィードバックによって、ノードＮは急速に０Ｖに放電し、ｐＭＯＳＴ Ｍｐは完全にオンになる。したがって、その出力（ノードＮ'）はついにはＶＤＨに充電され、その後段のサブインバータＩＶ出力ＯＵＴは０Ｖとなる。この場合、この後段のＩＶ内のｐＭＯＳＴのゲートとソース間には逆バイアスが加わるのでリーク電流は流れない。この状態ではＭ２はカットオフ、したがってＭ２のゲート電圧はＶＤＨになる。次の非活性時には、ＭｎはＣＫ１Ｂによってオンとなり、ノードＮ'はＶＤＨから放電し始める。するとＣＶＰ内のｐＭＯＳＴ Ｍ２はオンし始め、ノードＮを充電するようになる。結局、再びフィードバック効果によって、ノードＮ、ノードＮ'、ならびに出力ＯＵＴは、それぞれＶＤＨ、０Ｖ、ならびにＶＤＤに高速に復帰する。尚、入力ＩＮがＶＤＤなら、入力ＭＯＳＴ Ｍ１はオフのままなので、内部電圧ならびに出力電圧は非活性状態のままである。このフィードバックを利用した実施例は、Ｍ２のゲートを制御するＶＤＨ振幅のパルスが不要である利点がある。たとえば、前述したように、ＶＤＤが０．１Ｖ程度では、ＶＤＨ＝０．６Ｖのパルスを外部から与えなければならないが、これではＶＤＤとの差が大きい分だけ設計が困難で消費電力の損失も大きいためである。回路全体をこのような低い同じＶＤＤで動作させたい場合には、ＭｎをＶＴ＝０．２Ｖ程度のデプレッション形にすればよい。ＶＤＤ＝０．１Ｖのクロックでもオン時の実効ゲート電圧は０．３Ｖになるし、オフ時にはそのドレインとソース間電圧は０Ｖなので、Ｍｎがデプレッション形でもリーク電流は流れない。もちろん、ＭｎのＶＴを０．３Ｖ程度のエンハンス形にしてリーク電流を完全におさえるためには、別の電源電圧を使ってそのゲートを０．６Ｖ程度のクロックで制御すればよい。尚、前述したように、非活性時には、入力前段回路（図２４Ｂ）は小さいＶＴのＭＯＳＴで構成されていても、Ｍ０１とＭ０２の縦積み効果によってそれらのリーク電流は小さくなる。この実施例においても、出力ＯＵＴの負荷容量が前段のノード容量に比べてはるかに大きければ、該負荷を低電圧ＶＤＤで駆動できるので回路全体としては低電力になる。ただし、出力がＶＤＨになっている期間中は、Ｍｎがオフとはいえかなりのリーク電流が流れるが、これを小さくするには、Ｍｎのゲートとソース（図２４ＡのＭｎのグランド端子）を、回路の活性時（すなわちＶＤＨが出力されている期間中）にはそれぞれ０ＶとＶＤＤとし、回路の非活性時（すなわち０Ｖの一定電圧が出力されている期間中）には逆にそれぞれＶＤＤと０Ｖに制御すればよい。ただしこの場合には、Ｍｎの基板あるいはウエルは、前述したように、もっとも低い電圧である０Ｖに固定しなければならない。出力がＶＤＨの期間中は、Ｍｎのゲートとソース間にはＶＤＤの逆バイアスが加わった分だけＭｎのリーク電流が小さくなる。このようにソースとゲートを活性時と非活性時で制御する手法は、後述の２５Ｂにも適用されているし、たとえば図１６のＭｎにも適用できる。図中のＭｎのＶＴを十分低くしても、あるいはデプレッション形にしても、少ないリーク電流で低いＶＤＤ動作が可能になる。
【００３８】
以下、図２４Ａのフィードバック方式を用いたいくつかの応用例を示そう。尚、フィードバックしない例、たとえば図１５Ａ、図１６、図１９Ａ、あるいは図２０などにも以下の例は同じように適用できる。図２５に示す回路は、電圧コンバータＣＶＰ群（ＣＶＰ１、ＣＶＰ２）、それらを選択する選択回路ＤＥＣ（たとえばアドレスデコーダ）、回路ブロックＢＬを構成するサブブロック群（ｂｌ１、ｂｌ２）から構成されている。サブブロックが、たとえばメモリアレー内のワード線（図中ＯＵＴに相当）なら、多数のワード線の中から特定のワード線を選択し、その選択されたワード線に電圧パルスを与える回路である。あるいは論理回路から成る主要回路（サブコア）なら、選択されたサブコアに電源電圧を与えたり、あるいは遮断したりするパワースイッチ回路である。ここではパワースイッチ回路を例に取ろう。論理回路ブロックでは、非活性時あるいは待機時にブロックＢＬ内に流れる大きなリーク電流をカットしなければならない。このために、そのブロックをサブブロックに細分化し、細分化されたサブブロックの電源電圧を制御する方式がよく知られている。すなわち、あるサブブロックに着目すると、電源電圧を与える必要のない時間帯と必要な時間帯があるから、不必要な時間帯ではそのサブコアの電源をオフにし、必要な時間帯にはそのサブコアの電源をオンにする。これによって、リーク電流を抑えながら正常な論理動作が可能になる。しかし、各サブブロックの電源電圧を制御するｐＭＯＳＴ（ＭＢ１、ＭＢ２）は、サブコアの活性時の大きな電流を流すために極めて大きくなるので、そのゲート容量が大きくなり、このようなＭＯＳＴを駆動するための電力が大きくなる。そこで小振幅信号の入力（ＩＮ）信号でそのゲートを駆動できる図２５Ａのような回路が望まれる。ここで説明を簡単にするため、サブブロックは２個とする。アドレスデコーダＤＥＣは、多数のサブブロックを番号付けしたアドレスを入力とするが、ここでは２個のサブブロックを一組として選択し、さらにこの２個のサブブロックの中から１個を選ぶために、２個の電圧コンバータの入力ＭＯＳＴ Ｍ１のゲート入力（Ｇ１）はデコードされていると仮定しよう。回路の非活性時、この回路全体のリーク電流は無視できるほど小さくなる。デコーダＤＥＣ部、電圧コンバータＣＶＰ部、ブロックＢＬ部のいずれでもリーク電流は小さく抑えられるからである。すなわち、ＤＥＣ部では、プリチャージＭＯＳＴＭ０はオンで、その入力信号（a１、a２、a３）はすべて通常は０Ｖ、したがって、入力信号を入力するＭＯＳＴのＶＴが小さくても、ソース電圧（図中δ１、δ２）が現れることによる縦積み効果でそれらのリーク電流は少なくなる。また、それぞれのＣＶＰ１とＣＶＰ２内の入力ＭＯＳＴ Ｍ１は、その入力はＶＤＤ、そのゲート（Ｇ１）は０Ｖだから、カットオフとなる。またそれぞれの出力（ＯＵＴ１、ＯＵＴ２）に接続されているＭｎ１とＭｎ２にもリーク電流は流れない。ドレインとソースが０Ｖだからである。この時ブロック内の電源制御ＭＯＳＴ（ＭＢ１、ＭＢ２）はオンで、それらは小さいＶＴなので、低電圧ＶＤＤでも、各サブブロックに大きな電流を供給する。回路の活性時、ＭＢ１を選択的にカットオフして、サブブロックｂｌ１への電源供給を停止する場合を例にとって、その動作を以下に説明する。活性時には、すべてのアドレス入力がそれまでの０ＶからＶＤＤになってから、ＣＫ２とＣＫ１ＢがそれぞれＶＤＤと０Ｖになると、２つのサブブロックが選択され、入力ＩＮは０Ｖに放電する。続いて、選択したいＣＶＰ１に属するＧ１に選択的にＶＤＤを印加する。対応するノードＮ１は放電され、ＯＵＴ１にはＶＤＨの電圧が出力する。したがって、ＭＢ１のゲートとソース間には逆バイアスが加わり、ＭＢ１はカットオフとなり、サブブロックｂｌ１の電源は遮断される。非選択のＣＶＰ２に属するＧ１は０Ｖのままなので（すなわちＣＶＰ２は非選択状態のままなので）、対応するＭＢ２はオンの状態を保持している。この実施例は、入力ＩＮの前段に接続される回路の規模が比較的大きくても２個のＣＶＰで共用できる利点がある。尚、非選択状態のＣＶＰ２に属する入力ＭＯＳＴ Ｍ１には、入力が０Ｖで小さなＶＴなので、リーク電流がわずかに流れるが、このリーク電流は他のノード容量を充放電する活性電流に比べて無視できるほど小さい。しかしさらにＶＴを小さくして低電圧動作させる場合には、このリーク電流は無視できなくなる。これを小さくするには、複数の電圧コンバータＣＶＰの入力を共通にせずに分離・独立させ、選択したい１個のコンバータの入力だけを０Ｖにし、他の入力はＶＤＤに保持すればよい。
【００３９】
図２５Ｂは、図１５Ａ内の入力ＭＯＳＴ Ｍ１部を並列にした例である。入出力がＶＤＤ振幅で、入力ＡとＢのＮＯＲ回路が得られる。すなわち、非活性時に入力ＡとＢが常に０Ｖで、活性時には少なくてもいずれか一方がＶＤＤに変化し、すなわちＭ１１とＭ１２の少なくとも１個のＭＯＳＴのゲートとソースにそれぞれＶＤＤと０Ｖが印加される入力の場合に、出力ＯＵＴにＶＤＤの電圧が得られる。非活性時には、Ｍ１１とＭ１２のゲートとソースは、それぞれ０ＶとＶＤＤなので、両ＭＯＳＴにはリーク電流は流れない。図２５ＣはＮＡＮＤ回路である。非活性時にすべての入力が０Ｖで、活性時にすべての入力がＶＤＤに変わった場合にだけ、ノードＮは放電され、出力ＯＵＴにＶＤＤの電圧が得られる。非活性時には、前述した縦積み効果でリーク電流は少なくなる。
【００４０】
図２６は、たとえば図１５Ａに過大電圧低減ＭＯＳＴを用いた例である。図３から明らかなように、エンハンスメントＭＯＳＴのＶＴを小さくしていくと、あるいはデプレッションＭＯＳＴのＶＴを大きくしていくと、ＶＤＨとＶＤＤの差が大きくなる。図１５Ａでは、ノードＮはＶＤＨから０Ｖに変化するから、Ｍ１とＭ２のドレインとソース間には過大なＶＤＨ電圧が印加され、またサブインバータＩＶ内のＭＯＳＴのゲートにも過大電圧ＶＤＨが印加されるので、ＭＯＳＴの信頼性が損なわれる。過大なドレイン・ソース電圧からＭＯＳＴを保護するには、適当な直流電圧をゲートに印加したＭＯＳＴを過大な電圧ノードに直列に挿入すればよい。図２６のＭ１２とＭ２２はその目的で挿入されたＭＯＳＴである。ＣＫ２がＶＤＤとなる活性化の初期でＩＮが０Ｖの場合、ノードＮはまだＶＤＨ程度になっているから、図１５Ａの入力ＭＯＳＴＭ１には過大電圧が加わる。そこで入力ＭＯＳＴ Ｍ１１に直列にＶＤＨ／２をゲート電圧とする小さなＶＴ（０Ｖ）のＭＯＳＴ Ｍ１２を挿入する。ノードＮがＶＤＨ／２まで放電されるまでは、ノードｋ１の電圧はＶＤＨ／２となる。したがって、Ｍ１１とＭ１２それぞれのドレイン・ソース電圧はＶＤＨ／２と半減する。同様に、ノードＮが０Ｖに放電している期間中に図１５ＡのＭ２に加わる過大電圧はＭ２２によって緩和される。すなわち、ＣＫ１はＶＤＨでオフだから、ノードｋ２はＶＤＨ／２となり、Ｍ２１とＭ２２それぞれのドレイン・ソース電圧はＶＤＨ／２となる。同様に、ＶＤＨで動作するサブインバータなどの回路にもこのようなＭＯＳＴの挿入は有効である。尚、過大なゲート電圧からＭＯＳＴを保護するには、ＶＤＨがゲート電圧になるＭＯＳＴのゲート膜厚をＶＤＤがゲート電圧になるＭＯＳＴよりも厚くすればよい。たとえば、図１６なら、Ｍｐのゲート膜厚を、そのドレイン（ＯＵＴ）に接続されるＭＯＳＴのそれよりも厚くすればよい。また図１５なら、Ｍ２１とサブインバータ内のＭＯＳＴのゲート膜厚を他よりも厚くすればよい。
【００４１】
図２７は、以上の回路が適用されるＬＳＩ（ＣＨＩＰ）の該略図である。ＣＨＩＰは、その外部と入出力信号をやり取りするインターフェース回路（Ｉ／Ｏ）、その内部の主要回路（ＣＯＲＥ）、ならびにクロック発生回路と外部電源電圧VDDを変換する回路（ＣＫＧ＆ＶＣ）から構成されている。ＣＯＲＥは、さらにＶＤＤとＶＳＳの大振幅電圧で動作する回路群Aと、ＶＤＬとＶＳＨの小振幅電圧で動作する回路群Ｂから構成されている。回路群Ａは、負荷容量が小さい、したがって電力消費の本来小さな個別回路、たとえばＡ１とＡ２から構成されている。したがって、それらの個別回路は、消費電力の点で大きな電圧振幅で動作することが許されるから、図２９のような従来のＣＭＯＳ回路がそのまま使える。一方、回路群Ｂは、負荷容量が大きい、したがって電力消費の本来大きな個別回路、たとえばＢ１とＢ２から構成されている。したがって、それらの個別回路は、消費電力の点で小さな電圧振幅で動作させなければならないから、実施例図２から図１４までの回路、あるいは図１５から図２６までの回路が目的に応じて使える。尚、図２８ＡのＣＯＲＥ’は、回路群Ｂそのもの、あるいはその一部を示している。また回路群Ａ内のＡ１から回路群Ｂ内のＢ１の信号のやり取りには図１１の回路が、またＢ２からＡ２の信号のやり取りには図１０の回路が使える。
【００４２】
図２８Ａは外部電源が２電源（ＶＤＤ、ＶＩ／Ｏ）のＬＳＩの概略図である。インターフェースＩ/Ｏには通常ＶＤＤよりもかなり高い電源電圧ＶＩ/Ｏが印加される。内部の主要回路（ＣＯＲＥ）の電源は、３電源（ＶＤＤ、ＶＤＨ、ＶＳＬ）である。ＶＤＨには、ＶＩ／Ｏをそのまま利用するか、あるいはチップに内蔵した降圧電源回路（図２８Ｂ のように、参照電圧Ｖref、コンパレータＣＰ、ｐＭＯＳＴ Ｍを出力段とする回路）によって、ＶＩ／Ｏから降圧した電源電圧を使う。よく知られているように、この種の降圧電源回路は負荷駆動電流が大きいので、ＶＤＨに大きな電流が流れる回路には有効である。もしＶＤＨに大きな電流を必要としない場合には、周知のキャパシターを用いたチャージポンプ回路でＶＤＤを昇圧して、それをＶＤＨ電源として使うこともできる。また負電圧ＶＳＬはＶＤＤあるいはＶＩ／Ｏからチャージポンプ回路で発生させることができる。ＶＤＤはＶＩ／Ｏから作ることもできるので、この場合にはＶＩ／Ｏの単一電源動作も可能となる。
【００４３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００４４】
本発明はＣＭＯＳ回路を用いた種々の半導体装置に広く利用することができる。
【符号の説明】
【００４５】
ＩＮ／ＯＵＴ 入出力
ＤＴＣ 電圧検出器
ＣＶＰ／ＣＮＶ 電圧コンバータ
ＩＶ／ＩＶＰ／ＩＶＮ インバータ
ＳＷ１／ＳＷ２ スイッチ
ＣＫ１／ＣＫ１Ｂ／ＣＫ２／ＣＫ３ クロック
ＶＤＤ／ＶＳＳ チップへの外部電源電圧
ＶＤＨ／ＶＤＩ／ＶＳＨ／ＶＳＬ／Ｖref チップ内部で発生した内部電源電圧
ｂｌ１／ｂｌ２ 回路サブブロック
ＣＯＲＥ／ＣＯＲＥ’ 内部主要回路
ＣＫＧ／ＶＣ クロック発生回路と電源電圧コンバータ
ＣＰ コンパレータ
【技術分野】
【０００１】
本発明は低電力回路、特にリーク電流を小さく抑えながら、小さな電圧で高速に動作できるＣＭＯＳ回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ回路とそれを構成するＭＯＳトランジスタ（ＭＯＳＴ）の微細化は、大規模集積回路（ＬＳＩ）を実現するために不可欠である。特にＣＭＯＳ回路は重要である。なぜなら、たとえば、図２９に示したｎチャンネルＭＯＳトランジスタ（Ｍｎ、以下ｎＭＯＳＴ）とｐチャンネルＭＯＳトランジスタ（Ｍｐ、以下ｐＭＯＳＴ）からなるＣＭＯＳインバータは、入力ＩＮの２進情報に応じて、いずれか一方のＭＯＳＴは導通するが、他方はカットオフとなるので、直流の貫通電流は流れず低消費電力の点で理想的だからである。ＣＭＯＳ回路について記載された文献の例として特許文献１及び非特許文献１がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３１９８５９号公報
【非特許文献】
【０００４】
【非特許文献１】Y. Nakagome, M. Horiguchi, T. Kawahara, K. Itoh, “Review and future prospects of low-voltage RAM circuits,” IBM J. R & D, vol. 47, no. 5/6, pp. 525-552, Sep./Nov. 2003.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしＭＯＳＴの微細化とともに、このようなＣＭＯＳ回路にも、以下のような大きな課題がでてきている。すなわち、一般に、ＭＯＳＴを微細化するとその耐圧が低下するので、ＬＳＩの信頼性を維持するために、その動作電圧（ＶＤＤ）を下げなければならない。ＶＤＤを下げることは、ＬＳＩの活性時の消費電力を下げるためにもきわめて効果がある。負荷容量を充放電する電力はＶＤＤ２に比例するからである。ただし、ＶＤＤを下げても速度を維持するためには、ＭＯＳＴのしきい電圧（ＶＴ）も小さくしなければならない。ＭＯＳＴの駆動電流は実効ゲート電圧（ＶＤＤ−ＶＴ）にほぼ比例し、したがって速度は実効ゲート電圧にほぼ逆比例するからである。しかし、ＶＴを小さくしていくと、ＭＯＳＴのサブスレショルド電流（以下リーク電流）が指数関数的に増加し始め（たとえば、ＶＴを０．１Ｖ小さくするだけでリーク電流は１桁増加）、これがＣＭＯＳ回路に直流の貫通電流となって流れるので、ＣＭＯＳ回路の低消費電力の利点が失われてしまう。したがって、このリーク電流の点からＶＴの取り得る値には下限がある。この下限値は、製品仕様によっても異なるが、論理回路ではほぼ０．３Ｖ程度である。これにともないＶＤＤの取り得る値にも下限がある。従来、このようなＶＴのもとで実用的な速度を達成するためには、このＶＤＤの下限は０．６Ｖ程度と見なされてきた。したがって、ＭＯＳＴの微細化を進めていっても、リーク電流と速度の点から、ＶＤＤはこれ以下にはできないので、微細化とともにＭＯＳＴの信頼性は低下する。また、ＬＳＩの大規模化は、ＭＯＳＴなどの微細化と大規模化に伴う消費電力の増大に対処するためにＶＤＤを下げることによって実現されてきたが、ＶＤＤを下げられないから、ＬＳＩの大規模化は消費電力の点で困難になる。また、近年、微細化とともにチップ内のＶＴばらつきが増加することが次第に明らかになってきており、このためにＶＤＤの下限は微細化とともに高くなることが指摘され、ＭＯＳＴの信頼性の低下と電力の増大はますます深刻になってきている。
【０００６】
解決しようとする課題は、しきい電圧ＶＴが小さくてもリーク電流が小さく、また高速にかつ小さな電圧振幅で動作するＣＭＯＳ回路さらには半導体装置を提供することである。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、非活性時には、たとえばＶＴの小さなＭＯＳＴのゲートとソース間を逆バイアスするように該ＭＯＳＴのゲートに電圧を印加してリーク電流を低減し、活性時には、入力電圧に応じて該逆バイアス状態を保持するかあるいは順バイアス状態に制御し、順バイアス状態では該ＭＯＳＴの小さなＶＴに見合った小さな電圧で負荷を駆動するダイナミックＣＭＯＳ回路である。
【００１０】
または、ゲートとソースを等しい電圧にしたときにドレインとソース間に実質的にサブスレショルド電流が流れるようなＭＯＳＴを含み、該ＭＯＳＴは第一動作モードと第二の動作モードを持ち、該第一動作モードでは、該ＭＯＳＴのゲートとソース間を逆バイアスにするように該ＭＯＳＴのゲートに該回路の入力電圧とは無関係な一定の電圧が印加され、該第二動作モードでは、該ＭＯＳＴは該回路の入力電圧に応じて該逆バイアス状態に保持されるかあるいは該ゲートとソース間を順バイアスするように該ゲート電圧が制御されるＣＭＯＳ回路、あるいは該回路を備えた半導体装置である。あるいは、ゲートとソースを等しい電圧にしたときにドレインとソース間に実質的にサブスレショルド電流が流れるようなＭＯＳＴを含み、該ＭＯＳＴは第一動作モードと第二の動作モードを持ち、該第一動作モードでは、該ＭＯＳＴのゲートとソース間を順バイアスにするように該ＭＯＳＴのゲートに該回路の入力電圧とは無関係な一定の電圧が印加され、該第二動作モードでは、該ＭＯＳＴは該回路の入力電圧に応じて該順バイアス状態に保持されるかあるいは該ゲートとソース間を逆バイアスするように該ゲート電圧が制御されるＣＭＯＳ回路、あるいは該回路を備えた半導体装置である。
【発明の効果】
【００１１】
逆バイアスによってオフ時にＭＯＳＴに流れるリーク電流を低減し、オン時には負荷を低い動作電圧でも高速に駆動できるので、高速性を維持したままで低消費電力にすることができる。
【図面の簡単な説明】
【００１２】
【図１Ａ】本明細書で用いるしきい電圧の異なるＭＯＳＴの回路記号を例示する説明図である。
【図１Ｂ】本説明書で用いるしきい電圧の異なるＭＯＳＴを用いたインバータの回路記号を例示する説明図である。
【図１Ｃ】ＭＯＳＴに印加される電圧関係を示す説明図である。
【図２Ａ】出力段回路におけるｐＭＯＳＴに対する本発明の一例を原理的に示す概念図である。
【図２Ｂ】出力段回路におけるｎＭＯＳＴに対する本発明の一例を原理的に示す概念図である。
【図３】ＭＯＳＴのしきい電圧と動作電圧の関係を示す説明図である。
【図４Ａ】ドライバに本発明を適用した例として小振幅入出力ＣＭＯＳダイナミック回路とその入力回路を示す回路図である。
【図４Ｂ】図４Ａに示す回路の動作タイミングチャートである。
【図５】図４Ａの入力トランジスタＭ１に代えて利用可能な回路を例示する回路図である。
【図６Ａ】図４Ａの入力トランジスタＭ１に代えて利用可能な他の回路を例示する回路図とそのタイミングチャートである。
【図６Ｂ】図４Ａの入力トランジスタＭ１に代えて利用可能な回路を例示する回路図とそのタイミングチャートである。
【図７Ａ】ドライバに本発明を適用した別の例を示す回路図である。
【図７Ｂ】図７Ａに示す回路の動作タイミングチャートである。
【図８】図７Ａの入力トランジスタＭ１に代えて利用可能な回路を例示する回路図である。
【図９Ａ】図７Ａの入力トランジスタＭ１に代えて利用可能な他の回路を例示する回路図とその回路の動作タイミングチャートである。
【図９Ｂ】図７Ａの入力トランジスタＭ１に代えて利用可能な他の回路を例示する回路図とその回路の動作タイミングチャートである。
【図１０Ａ】図４Ａに対応した小振幅電圧動作から大振幅電圧動作へ変換するＣＭＯＳダイナミック回路を例示する回路図である。
【図１０Ｂ】図７Ａに対応した大出力振幅用回路を例示する回路図である。
【図１１】大振幅電圧動作から小振幅電圧動作へ変換するＣＭＯＳダイナミック回路を示す回路図である。
【図１２】ＮＡＮＤ回路への応用例を示す回路図である。
【図１３】ＮＯＲ回路への応用例を示す回路図である。
【図１４】パワースイッチへの応用例を示す回路図である。
【図１５Ａ】インバータに本発明を適用した例として小振幅出力ＣＭＯＳダイナミック回路とその入力回路を示す回路図である。
【図１５Ｂ】図１５Ａに示す回路の動作タイミングチャートである。
【図１５Ｃ】図１５Ａのプリチャージ用ｐＭＯＳＴＭ２のゲートを駆動する回路例である。
【図１６】図１５Ａを更に高速化した回路を例示する回路図である。
【図１７Ａ】ドライバに本発明を適用した別の例を示す回路図である。
【図１７Ｂ】ドライバに本発明を適用した多段のインバータからなる別の例を示す回路図である。
【図１８Ａ】図１５Ａの入力トランジスタＭ１に代えて利用可能な回路を例示する回路図と動作タイミングチャートである。
【図１８Ｂ】図１５Ａの入力トランジスタＭ１に代えて利用可能な他の回路を例示する回路図と動作タイミングチャートである。
【図１８Ｃ】図１５Ａの入力トランジスタＭ１に代えて２個のＭＯＳＴで構成する他の回路を例示する回路図と動作タイミングチャートである。
【図１９Ａ】インバータに本発明を適用した例として負電圧を用いた小振幅出力ＣＭＯＳダイナミック回路とその入力回路を示す回路図である。
【図１９Ｂ】図１９Ａのプリチャージ用ｎＭＯＳＴＭ２のゲートを駆動する回路例である。
【図１９Ｃ】図１９Ａに示す回路の動作タイミングチャートである。
【図２０】図１９Ａを更に高速化した回路を例示する回路図である。
【図２１Ａ】ドライバに本発明を適用した別の例を示す回路図である。
【図２１Ｂ】ドライバに本発明を適用した多段のインバータからなる別の例を示す回路図である。
【図２２Ａ】図１９Ａの入力トランジスタＭ１に代えて利用可能な回路を例示する回路図と動作タイミングチャートである。
【図２２Ｂ】図１９Ａの入力トランジスタＭ１に代えて利用可能な他の回路を例示する回路図と動作タイミングチャートである。
【図２２Ｃ】図１９Ａの入力トランジスタＭ１に代えて２個のＭＯＳＴで構成する他の回路を例示する回路図と動作タイミングチャートである。
【図２３Ａ】ＭＯＳ容量を利用した回路に本発明を適用したインバータの回路図である。
【図２３Ｂ】図２３Ａの回路の動作タイミングチャートである。
【図２４Ａ】フィードバックループを利用したコンバータに本発明を適用した回路図である。
【図２４Ｂ】図２４Ａの前段回路例を示す。
【図２４Ｃ】図２４Ａの動作タイミングである。
【図２５Ａ】複数ブロックを選択し駆動する図２４Ａの応用例である。
【図２５Ｂ】ＮＯＲ回路への応用例である。
【図２５Ｃ】ＮＡＮＤ回路への応用例である。
【図２６】図１５Ａに過大電圧を緩和するＭＯＳＴを追加したインバータの例である。
【図２７】小振幅電圧動作と大振幅電圧動作の混在したチップの構成例を示すブロック図である。
【図２８Ａ】各種の動作電圧とクロックを発生させているチップである。
【図２８Ｂ】Ｉ／Ｏ回路部の電源電圧から降圧電源電圧を発生させる回路例である。
【図２９】大振幅電圧動作用ＣＭＯＳ回路の従来例を示す回路図である。
【発明を実施するための形態】
【００１３】
以下においては、ＶＴの小さなＭＯＳＴを出力段に含む回路であって、該出力段の負荷の電圧振幅は該ＭＯＳＴのゲートの電圧振幅よりも小さいＣＭＯＳ回路、あるいは該回路を備えた半導体装置について詳細に説明する。
【００１４】
以下、いくつかの実施の形態を説明するための準備として、図１Ａと図１ＢにＭＯＳＴとインバータの回路記号を示す。図１Ａには、ＶＴが十分小さな（たとえば０Ｖ）ＭＯＳＴと大きな（上述したように、たとえば０．３Ｖ）ＭＯＳＴもあわせて示している。矢印は基板あるいはウエルを示し、ｎＭＯＳＴなら最も低い電圧に固定され、あるいはそのように制御され、またｐＭＯＳＴなら、最も高い電圧に固定され、あるいはそのように制御される。なお、ｎＭＯＳＴ、ｐＭＯＳＴの夫々についてソースと基板を接続した場合の回路記号を破線枠中に示す。ここで、ＶＴとは、よく知られているように、ＭＯＳＴがオンになり始めるソースを基準したゲート電圧である。また、図１Ｂには、上記の小さなＶＴのＭＯＳＴと大きなＶＴのＭＯＳＴを組み合わせた３種のインバータ（以下の文中で述べるサブインバータに対応）もあわせて示している。以下の実施例では、特に記述がない場合は、チップ（後述の図２８Ａ）の外部から与えられる主要回路（ＣＯＲＥ）に直接関係する電源電圧は、ＶＤＤとＶＳＳである。例えば、ＶＤＤが０．９Ｖで、ＶＳＳが０Ｖの場合、ＶＤＬ（たとえば０．６Ｖ）とＶＳＨ（０．３Ｖ）は、これらのＶＤＤとＶＳＳを用いてチップの内部で発生した内部電源電圧である。設計の都合によっては、図１Ｃのカッコ内に示したように、外部電源ＶＤＤとＶＳＳから、昇圧電源電圧ＶＤＨと負電圧ＶＳＬをチップ内で発生させることもできる。たとえば、ＶＤＤ＝０．３Ｖ、ＶＳＳ＝０Ｖ、ＶＤＨ＝０．６Ｖ、ＶＳＬ＝−０．３Ｖなどである。このように電圧設定を変更しても、電圧相互の大小関係は保存されるので、以下の回路動作の説明は共通である。
【００１５】
図２Ａ乃至図２Ｂには本発明の概念を示す。図中のＭＯＳＴ（Ｍ）は、導通時（以下、オン時）には大きな負荷容量ＣＬ（図中省略）を高速に駆動しなければならないので、そのチャンネル幅はきわめて大きい。さらに高速化するためには該ＭＯＳＴのＶＴはできるだけ小さくしたい。たとえば、上述した０．３Ｖよりも十分小さく、極端な例では、デプレッション形（normally on）も含む。しかし前述したように、ＶＴを０．３Ｖ以下にするのは注意が必要である。ＭＯＳＴの非導通時（以下、オフ時）、すなわちゲートとソース間電圧（ＶＧＳ）が０Ｖの場合に、ＶＴが０．３Ｖ程度以下になると、そのドレインとソース間にはサブスレショルド電流（以下、リーク電流）が流れ始め、このリーク電流はＶＴの大きさに敏感で、ＶＴが１００ｍＶ程度小さくなる毎にリーク電流は一桁ずつ大きくなるからである。しかもこのリーク電流はチャンネル幅に比例する。通常、格別にリーク電流の仕様が厳しくない応用では、ＶＴ＝０Ｖ程度でもオフ時のリーク電流は許容できるが、携帯機器などのように待機時のリーク電流仕様が厳しい応用では、それを許容できない場合もある。ましてや０Ｖ以下にＶＴを下げると大きな問題になる。しかし、実際のＶＴが小さくても、ＭＯＳＴをオフすべき時間帯にソースとゲート間を逆バイアスすればするほど実効的にＶＴをより大きくできることを利用すれば、リーク電流と速度を維持したままで動作電圧ＶＤＤを下げられ低電力化できる。以下に述べるように、深く逆バイアスをかけた分だけＶＤＤを低くできるからである。従って、本発明を適用すれば、出力段Ｍのこのようなリーク電流は抑えられる。
【００１６】
図２Ａは、ＶＴの小さな出力段のｐＭＯＳＴ（図中Ｍ）に本発明を適用した例である。まずは、高電圧ＶＤＨを用いた場合について説明する。ｐＭＯＳＴなので、通常のエンハンスメント形（normally off）ＭＯＳＴならそのＶＴは負の値となるが、該ＭＯＳＴは、ゲートとソースを等しい電圧にしたときにドレインとソース間に実質的にサブスレショルド電流が流れるような小さなＶＴのＭＯＳＴで、そのソースには小さな電圧ＶＤＤが印加されている。ＤＴＣは入力（ＩＮ）電圧を検出する検出器である。該ＭＯＳＴをオフすべき時間帯には、スイッチＳＷ１はオン、スイッチＳＷ２はオフとなる。したがって、ＤＴＣは該ＭＯＳＴのノードＮ、すなわち該ＭＯＳＴのゲートから切り離されるので、ノードＮは、入力電圧とは無関係で該ＭＯＳＴのソース電圧ＶDDよりも大きな電圧ＶＤＨにプリチャージされる。したがって、該ＭＯＳＴのゲートとソース間はＶＤＨ−ＶＤＤだけ逆バイアスされるので、その実効的なしきい電圧はその分だけ大きくなり、−（ＶＤＨ−ＶＤＤ）＋ＶＴとなる。このバイアス条件で該ＭＯＳＴを完全にカットオフするには、上述したようにその実効的なしきい電圧ＶＴを−０．３Ｖ以下にすればよいから、
−（ＶＤＨ−ＶＤＤ）＋ ＶＴ ≦ −０．３Ｖ （１）
ＶＤＨ≧（ＶＤＤ＋ＶＴ）＋０．３Ｖ （２）
となる。
【００１７】
該ＭＯＳＴをオンすべき時間帯には、スイッチＳＷ１がオフになった後で、ＤＴＣによってそれまでに確定していた入力（ＩＮ）電圧が検出され、スイッチＳＷ２がオンとなって、ノードＮはＶＤＨのままか、あるいはＶＳＳ（０Ｖ）に放電する。放電するとＭＯＳＴ Ｍはオンとなり、それまで出力ＯＵＴが０Ｖになっていたとすると、その出力はドレイン電流ＩｐでＶＤＤに充電される。この負荷を充電する速度τは、該ＭＯＳＴの実効ゲート電圧ＶＤＤ＋ＶＴに反比例し、ほぼ
τ∞１/（ＶＤＤ＋ＶＴ） （３）
で表わされる。したがって、図３に示すように、０．３Ｖと一定の実効ゲート電圧、すなわち一定の速度のもとでは、ＶＴを小さくできるほどＶＤＤを小さくできるので低電力化できる。たとえば、エンハンスメント形ＭＯＳＴのＶＴを−０．３Ｖから０Ｖに小さくしていくと、ＶＤＤを０．６Ｖから０．３Ｖと小さくできる。さらにデプレッション形にして、ＶＴを０Ｖから０．３Ｖと大きくしていくと、さらにＶＤＤを小さくできる。たとえば、ＶＴ = ０．２Ｖなら、ＶＤＤ＝０．１Ｖの超低電圧動作も可能である。この条件を、該ＭＯＳＴのオフ時のリーク電流を小さくしながら満たすには、式（２）から明らかなように、ＶＤＨを一定値（０．６Ｖ）以上にすればよい。しかし、これに伴って、ＶＤＨ−ＶＤＤが大きくなる、すなわちオフ時にゲートとソース間に加わる電圧が大きくなるので、後述するように、過大電圧を緩和する回路（図２６）が必要になる場合がある。また、一定のＶＤＤのもとで、実効ゲート電圧を大きくしてより高速動作をさせるには、エンハンスメント形ＭＯＳＴのＶＴを小さくする、できればデプレッション形のＭＯＳＴを使ってよりＶＴを大きくすればよい。もちろん、より大きくなるリーク電流を抑えるには、式（２）から明らかなように、ＶＤＨをより大きくしなければならない。
【００１８】
同様に、図２Ｂは、負電圧ＶＳＬを用いた例で、ＶＴの小さなｎＭＯＳＴ（図中Ｍ）への適用例である。電圧の極性を逆にすれば、その動作はｐＭＯＳＴの場合と同様に説明できる。すなわち、非選択時には、Ｍはカットオフとなっている。例えば、該ＭＯＳＴのゲートにはＶＳＬ（−０．３Ｖ）が、またソースにはＶＳＳ（０Ｖ）が印加され、ＶＴ（Ｍ）が０ＶのＭＯＳＴに対して０．３Ｖだけ逆バイアスされているからである。活性時には、入力ＩＮが該ゲート電圧をＶＤＤ（０．３Ｖ）に充電する場合には、Ｍは０．３Ｖだけ順バイアスされて、大きな負荷駆動電流Ｉｎが流れる。同様に、オフ時のリーク電流を無視できる程度にするには、ＶＳＬを負の値とすると、
−ＶＳＬ ＋ＶＴ ≧ ０．３Ｖ （４）
となる。ｎＭＯＳＴなので、エンハンスメント形（normally off）ならそのＶＴは正の値となり、デプレッション形（normally on）ならそのＶＴは負の値となる。明らかに、オフ時に、負電圧ＶＳＬを大きくすれば、該ｎＭＯＳＴのＶＴが小さくても該ＭＯＳＴをカットオフできる。さらにＶＳＬを大きくすれば、デプレッション形のＭＯＳＴでも、すなわちＶＴが負の値でも、該ＭＯＳＴはカットオフにできる。また活性化時のＭＯＳＴの負荷を放電する速度τは、近似的には、
τ＝１/（ＶＤＤ−ＶＴ） （５）
で表わされるから、同じ速度を小さなＶＤＤで、つまり低電力で実現できることになる。以上のように、従来の回路ではＶＤＤと出力の電圧振幅の下限が０．６Ｖであったが、発明では０．６Ｖ以下のＶＤＤと電圧振幅で動作可能になる。
【００１９】
また、内部電源電圧ＶＤＬ，ＶＳＨを用いた場合も同様である。例えば、図２Ａを例に説明すると、非活性時には、クロックＣＫ２によってスイッチＳＷ２はオフになり、コンバータＣＶＰは、該ＭＯＳＴのノードＮ、すなわち該ＭＯＳＴのゲートから切り離されている。したがって、クロックＣＫ１によってスイッチＳＷ１がオンになると、ノードＮは、該ＭＯＳＴのソース電圧ＶＤＬよりも大きな電圧ＶＤＤにプリチャージされる。このような条件下で該ＭＯＳＴのリーク電流を無視できるほど小さくするには、該ＭＯＳＴのしきい電圧をＶＴ（Ｍ）とすれば、ＶＤＬ−ＶＤＤ＋ＶＴ（Ｍ）≦−０．３Ｖとしなければならない。ここで、差電圧ＶＤＬ−ＶＤＤを大きくするほど、上記条件は、より絶対値の小さな負のＶＴ（Ｍ）の値でも満足されるようになる。これは、活性化時にはより高速化できることを意味する。差電圧をさらに大きくすれば、ＶＴ（Ｍ）は正の値も許されるようになる。すなわちデプレッション形（normally on）でも、該ＭＯＳＴのリーク電流は無視できる、すなわちカットオフできる。活性時には、クロックＣＫ１でスイッチＳＷ１をオフにして、ノードＮの寄生容量に電圧ＶＤＤを保持する。続いて入力ＩＮが確定した後で、ＣＫ２でスイッチＳＷ２をオンにすると、入力ＩＮの２値の電圧状態が検出器ＤＴＣによって検出され、その検出結果に応じて、ノードＮはＶＤＤのままか、あるいはＶＳＨに放電する。ＶＤＤなら該ＭＯＳＴはカットオフのままであり、ＶＳＨなら該ＭＯＳＴはオンとなり大きな負荷駆動電流Ｉｐが流れる。その電流はＶＴの絶対値が小さいほど大きくなり、デプレッション形（normally on）では、さらに大きくなる。
【００２０】
図２Ａ及び図２Ｂに基づいて説明した原理によると、ゲートとソースを等しい電圧にしたときにドレインとソース間に実質的にサブスレショルド電流が流れるようなＭＯＳＴ（Ｍ）を含むＣＭＯＳ回路において、該ＭＯＳＴをオフすべき時間帯には、前記ＭＯＳＴ（Ｍ）のゲートとソース間を逆バイアスするように該ＭＯＳＴ（Ｍ）のゲートに電圧を印加し、該ＭＯＳＴをオンすべき時間帯には、入力電圧に応じて該逆バイアス状態を保持するかあるいは順バイアス状態に制御する、ということになる。尚、該ＭＯＳＴは、該ＣＭＯＳ回路からなる半導体装置の活性時と非活性時のいずれにおいてもオンとオフの状態をとり得る。すなわち、該回路が非活性時（たとえば待機時）に、図２Ａのように、ノードＮをＶＤＨ（又はＶＤＤ)にして該ＭＯＳＴに該逆バイアスを加えてオフにし、活性時に、回路の入力に応じて該逆バイアス状態を保持するか（オフを維持するか）あるいは順バイアス状態にしてオンにする場合もあれば、逆に、非活性時に、ノードＮを０Ｖにして該ＭＯＳＴに順バイアスを加えてオンにし、活性時に、回路の入力に応じて該順バイアスを保持するか、あるいは該逆バイアス状態にしてオフにする場合もある。ここで、該ＭＯＳＴ（Ｍ）のゲートとソース間を逆バイアスするように該ＭＯＳＴ（Ｍ）のゲートに電圧を印加するとは、ＭＯＳＴ（Ｍ）がｐチャンネル型の場合にはｐ型のソースに比べて高い電圧をゲートに印加することを意味し、また、ＭＯＳＴ（Ｍ）がｎチャンネル型の場合にはｎ型のソースに比べて低い電圧をゲートに印加することを意味する。本発明は、このような逆バイアスを利用した回路に関する。尚、以下の説明では、簡単のために、該ＭＯＳＴのＶＴはたとえば０Ｖと小さく、また、その他のＭＯＳＴについても、小さなＶＴと大きなＶＴは、それぞれ０Ｖと０．３Ｖと仮定する。
【００２１】
図４Ａ、図４Ｂにはドライバへの応用例を示す。なお、以下の実施例では、内部電源電圧ＶＤＬ、ＶＳＨを用いた場合について説明するが、電圧の大小関係を満たしていれば、電圧を変更しても特に問題ない。図２Ａ、図２ＢにおけるコンバータＣＶＰと出力段を構成するインバータＩＶＰの具体的回路が示され、それらは直列接続されている。図２Ａ，図２Ｂ内のトランジスタＭがＭ６あるいはＭ３に相当し、Ｍ６とＭ５でインバータを構成し、小振幅（ＶＤＬとＶＳＨの差）で負荷を駆動する。またスイッチＳＷ１はＭ４あるいはＭ２に相当する。コンバータＣＶＰは、低振幅の入力ＩＮ信号を取り込むスイッチの役割とその信号の大小を弁別する役割をする入力部のｐＭＯＳＴ（Ｍ１）と、その出力を受けるｎＭＯＳＴ（Ｍ３）、その出力部をＶＳＳ（０Ｖ）にプリチャージするスイッチ用のｎＭＯＳＴ(Ｍ２)から成る。ここで、小信号入力を高速に検出できるように、Ｍ１とＭ３のＶＴは小さな値になっている。また低ＶＴでも非選択時にＭ３をカットオフするために、図４Ｂに示すように、そのソースにはＶＳＨが印加されている。したがって、ノードＮ２はプリチャージ電圧ＶＤＤに維持される。ここで、たとえば、ＶＤＤ＝０．９Ｖ、ＶＤＬ＝０．６Ｖ、ＶＳＨ＝０．３Ｖ、ＶＳＳ＝０、低ＶＴ＝０Ｖ、高ＶＴ＝０．３Ｖの仮定のもとで、以下に回路動作を説明する。
【００２２】
非活性時、すなわちＣＫ２がＶＤＬの期間は、入力ＩＮ電圧がＶＳＨなら、Ｍ１にはリーク電流は流れない。ＶＴ（Ｍ１）＝０Ｖで、ゲートとソース間電圧（ＶＧＳ）に０．３Ｖの逆バイアスが加わるからである。入力電圧がＶＤＬなら、ＶＧＳ＝０Ｖだから、わずかなリーク電流がＭ２のＶＳＳ（０Ｖ）間に流れるが、Ｍ２がオンとなっているから、ノードＮ１はほぼＶＳＳに維持される。ここで、ノードＮ２は、ＶＤＤにプリチャージされ、出力ＯＵＴは、Ｍ５によってＶＳＨに放電されている。ＶＤＤは高い電圧だから、Ｍ５のＶＴが大きくても十分オンとなる。活性時、すなわちＣＫ２がＶＳＨになって入力信号を検出する期間になると、入力がＶＳＨ（０．３Ｖ）なら、ＶＧＳ＝０Ｖとなるので、わずかなリーク電流が流れ、ノードＮ１を徐々にＶＳＨに充電しようとするが、クロック幅がナノ秒といった実用的な範囲では、ノードＮ１はほぼ一定のＶＳＳ（０Ｖ）に維持されると見なしてよい。したがって、Ｍ３はカットオフのままである。しかし、入力がＶＤＬ（０．６Ｖ）なら、Ｍ１のＶＧＳはＶＤＬ−ＶＳＨ（＝０．３Ｖ）となってオンとなり、Ｍ３のゲートはＶＤＬに充電される。したがって、Ｍ３は０．３Ｖだけ順バイアスされてオンとなり、ノードＮ２は放電されＶＳＨになる。これにより、Ｍ６は、ＶＧＳ＝ＶＤＬ−ＶＳＨ＝０．３Ｖと順バイアスされるので、出力の負荷容量は、それまでのＶＳＨからＶＤＬまで高速に充電される。
【００２３】
図４Ａ、図４Ｂの実施の形態では消費電力は以下のように低減される。ノードＮ１とＮ２の寄生容量ＣＮ１とＣＮ２、ならびに出力ＯＵＴの負荷容量ＣＬ（図中では省略）は、それぞれ振幅０．６、０．６Ｖ、０．３Ｖで駆動される。通常、ＣＬは十分大きく、ＣＮ１とＣＮ２は十分小さいので、全体の消費電力はほぼ負荷容量ＣＬの充放電電力で決まる。従来の図２９では、ＣＬは振幅０．６Ｖで駆動され、本実施例ではその半分の振幅で駆動されるので、消費電力はほぼ１／４に低減される。なお、クロックＣＫ１、ＣＫ１’、ＣＫ２がＭＯＳＴを駆動することによる消費電力の増加は無視できるほど小さい。これらのクロックの電圧振幅は０．６Ｖあるいは０．３Ｖであり、関連するＭＯＳＴは、小さな寄生容量のノードを駆動するだけで十分なので、それらのゲート容量は小さいからである。Ｍ２とＭ４のＶＴを０Ｖと小さくすれば、必要なクロック振幅は０．３Ｖにもでき、クロック関連の電力はさらに低減できる。尚、入力トランジスタＭ１の代わりに、図５の回路を使うこともできる。Ｍ１１は入力信号を検出するｐＭＯＳＴ、Ｍ１２は入力信号をストローブするＭＯＳＴである。入力が確定した後に、ＣＫ２でＭ１２をオンにすれば、図４ＡのＣＶＰの入力部と同じ機能となる。入力が非活性時には常にＶＳＨに固定されている場合には、クロックが必要でなくなるので、この機能はさらに簡単に実現できる。図６Ａに示すように、Ｍ１のゲートにＶＳＨの直流電圧を与えておけば、非活性時にはＭ１はオフ、活性時にはＣＫ２がオンになるタイミングで確定した２値の電圧がＭ１に入力するからである。図５の例は図６Ｂのように単純になる。
【００２４】
図７Ａ、図７Ｂにはドライバへの他の応用例が示される。図４Ａの回路内のｎＭＯＳＴをｐＭＯＳＴに、ｐＭＯＳＴをｎＭＯＳＴに置き換えた例である。これに伴い、電圧関係は図４Ａとは逆になる。たとえば、非活性時には、ノードＮ１とＮ２はそれぞれＶＤＤとＶＳＳにプリチャージされ、また出力ＯＵＴはＶＤＬになる。低ＶＴ（０Ｖ）のＭ３とＭ５は０．３Ｖに逆バイアスされるのでカットオフとなる。また、Ｍ６は、高ＶＴ（０．３Ｖ）でも、ゲートとソース間電圧はＶＤＬ（０．６Ｖ）なので、オンとなり負荷はＶＤＬになる。図８と図９Ａ，図９Ｂとは、図７Ａ，図７Ｂに対して、図５と図６Ａ，図６Ｂに相当する例を示す。
【００２５】
図４Ａ，図４Ｂと図７Ａ，図７Ｂの実施例は、小振幅入力（ＶＤＬからＶＳＨまでの０．３Ｖ）から同じ小振幅出力で大きな負荷を駆動する実施例であったが、これに対して、図１０Ａは、小振幅入力（ＶＤＬからＶＳＨまでの０．３Ｖ）から大振幅出力（ＶＤＤからＶＳＳまでの０．９Ｖ）へ変換する回路である。このような変換が、図４Ａ，図４Ｂの回路形式を維持しながら、電源電圧とＶＴの変更だけで実現できる。ここでは内部回路の詳細は省略し、回路ブロックを図４Ａの端子名で示している。大振幅出力のために、図４ＡのＭ５とＭ６のソース（端子eとｄ）に電圧ＶＳＳとＶＤＤを印加する。しかし、非活性時にＭ６のゲートとソースはＶＤＤの等しい電圧になるので、それでもＭ６にリーク電流が流れないようにするには、そのＶＴを大きくすればよい。また活性時に、ノードＮ２が放電されＭ６がオンになるときには、Ｍ５はカットオフされていなければならないから、Ｎ２が放電された後の電圧はＶＳＳである必要がある。すなわち、図４ＡのＣＶＰ内端子bの印加電圧をＶＳＨから電圧ＶＳＳに変更しなければならない。非活性時に、その状態でＭ３をカットするには、Ｍ３のゲートに十分な負電圧（−Δ）を、すなわち端子cに同じ負電圧を印加しなければならない。これに伴い、クロックＣＫ１’の低レベル側の電圧もその負電圧に等しくなるように変更しなければならない。図１０Ｂは、図７Ａに対応した大出力振幅用回路である。同様に、図７Ａ内のＭ５を大きなＶＴに変更し、さらに端子hにＶＤＤ＋Δを印加しなければならない。
【００２６】
図１１は、大振幅入力（ＶＤＤからＶＳＳまでの０．９Ｖ）から低振幅出力（ＶＤＬからＶＳＨまでの０．３Ｖ）へ変換する回路である。出力のｎＭＯＳＴとｐＭＯＳＴはいずれも低ＶＴである。それらのゲート電圧は、入力ＩＮに応じて、ＶＤＤとＶＳＳのいずれかの電圧になり、オフになる出力のＭＯＳＴは常にＶＤＤ−ＶＤＬあるいはＶＳＨ−ＶＳＳだけ逆バイアスされるから、リーク電流は無視できる。オンになるＭＯＳＴは、低ＶＴなので、高速に低振幅で負荷を駆動することができる。
【００２７】
図１２乃至図１４は、これまで述べてきた実施例の応用例である。図１２は、ＮＡＮＤ回路への応用である。図４ＡのＣＶＰが５段縦積みされ、その最上部に共通にＩＶＰが接続されている。ＮＡＮＤ回路はメモリのアドレスデコーダとして一個のチップ上に多用されていて、ＮＡＮＤ回路入力であるアドレス入力配線は長くその容量は大きいので小振幅動作が望ましい。またデコーダが非活性時にはすべてのアドレス入力は低い電圧レベル（たとえばＶＳＨ）に固定されているので、図６Ａ，図６Ｂのように、その入力部は単純化できる。今、複数のアドレス入力（ＩＮ０からＩＮ４までの５入力）がいずれも高い電圧レベル（ＶＤＬ）になってそのデコーダが選択されると、それまでＶＤＤであったノードＮ２はＶＳＨに放電され、ＶＳＨだったデコーダ出力ＯＵＴはＶＤＬになる。複数のアドレス入力の中で低い電圧レベルの入力が1個でもあれば、そのような非選択デコーダの出力ＯＵＴはＶＳＨのままである。図１３は、ＮＯＲ回路への応用例である。並列接続された５個のＣＶＰに共通にＩＶＰが直列接続されている。活性時に、少なくても１個の入力が高レベル（ＶＤＬ）になると、それまでＶＳＨだった出力ＯＵＴはＶＤＬに変化する。
【００２８】
図１４は、パワースイッチへの応用例である。小振幅で動作する大規模回路ＣＯＲＥ’の共通電源部にＣＶＮとＣＶＰが接続されている。パワースイッチは、少なくても、非活性時あるいは待機時に、ＣＯＲＥ’に生じる大きなリーク電流をカットするために、ＣＯＲＥ’の電源をオフにするためのものである。パワースイッチＭＯＳＴ（図４Ａと図７ＡのＣＶＰあるいはＣＶＮ内のＭ３に相当）には、ＣＯＲＥ’の活性時の大きな電流を処理するために極めて大きなＭＯＳＴが使われ、そのゲート容量が大きくなる。したがって、通常、このようなＭＯＳＴを駆動するための電力が大きくなるから、小振幅信号でそのゲートを駆動することが望まれる。図１４はそのための回路である。活性時には、入力ＩＮとＩＮ’に、それぞれＶＳＨとＶＤＬを印加してＣＶＮとＣＶＰをオンにする。端子fとaには、ＶＤＬとＶＳＨが現れ、これらがＣＯＲＥ’の電源電圧となる。非活性（パワーオフ）にしたい場合には、入力ＩＮとＩＮ’にそれぞれＶＤＬとＶＳＨを印加すると、ＣＶＮとＣＶＰはオフとなってＣＯＲＥ’から切り離され、ＣＯＲＥ’には電源電圧は供給されなくなる。
【００２９】
図１５は、図２Ａの応用例で、入出力振幅がともにＶＤＤのインバータである。なお、以下の実施例では、昇圧電源ＶＤＨ、負電圧ＶＳＬを用いて説明するが、電圧の大小関係を満たしていれば、電圧を変更することは可能である。回路全体が一個のインバータを構成する。図２Ａにおける検出器ＤＴＣとスイッチＳＷ１、ならびに出力回路の具体例が示されている。ＤＴＣはｎＭＯＳＴ Ｍ１に、ＳＷ１はｐＭＯＳＴＭ２に、またＭはサブインバータＩＶ内のｐＭＯＳＴ Ｍｐに相当する。なお、図４Ａでは、図２ＡにおけるスイッチＳＷ１がインバータＩＶＰの中に含まれるものと説明してきたが、以降の説明では、ＣＶＰの中に含まれるものとし説明する。しかしながら、この相違は、説明上の相違であり、スイッチＳＷ１がＩＶＰに含まれるかＣＶＰに含まれるかは発明の本質上、特に違いはない。また、以下の実施例では、図４Ａ中のプリチャージ用のＭＯＳＴＭ２，Ｍ４と同様の機能を有するプリチャージ用のＭＯＳＴをＭ２として説明する。Ｍ１のＶＴは、できるだけ低いＶＤＤ入力を高速に弁別するために小さな値（０Ｖ）になっている。またＭ２のＶＴは、自身のオフ時のリーク電流を抑えるために０．３Ｖと大きな値になっている。大きな電圧ＶＤＨで動作するのでそれが許される。さらに、ＭｐのＶＴは０Ｖに選ばれている。したがって、図３で明らかなように、ＶＤＤ＝０．３Ｖ、ＶＤＨ＝０．６Ｖとなっている。以下、ランダム入力の場合を例にとってその動作を説明しよう。インバータが非活性時には、図１５Ｂに示すように、ＣＫ２とＣＫ１はともに０Ｖで、Ｍ１はオフでＭ２はオンとなっているから、ノードＮはＶＤＨに維持されている。したがって、サブインバータＩＶ内の大きなＶＴのｎＭＯＳＴ Ｍｎはオンとなり出力は０Ｖになる。この間、ＩＶ内の小さなＶＴのＭｐにはＶＤＨ−ＶＤＤ（＝０．３Ｖ）だけの逆バイアスが加わるので、そのリーク電流は無視できる。この期間は、入力ＩＮ電圧がＶＤＤならＭ１にはリーク電流は流れない。ＶＴは０Ｖで、ゲートとソース間電圧（ＶＧＳ）は０．３Ｖの逆バイアスが加わっているからである。入力電圧が０Ｖでは、ＶＧＳ＝０Ｖとなるので、Ｍ２のＶＤＨ端子から入力ＩＮへとわずかなリーク電流が流れる。この電流は、ＶＴ＝０Ｖ程度のＭ１なら問題にならなくても、ＶＴをさらに小さくしてさらに低ＶＤＤ動作をさせる場合に問題になる。もちろん、後述するように、非活性期間の入力ＩＮはランダムではなく、常にＶＤＤに固定すればこの問題は解決できる。
【００３０】
回路の活性化直前には、ＣＫ１がＶＤＨになってＭ２はオフになり、ノードＮはフローティング状態となる。その後、ＣＫ２がＶＤＤになって入力信号を検出する活性化期間になると、入力がＶＤＤなら、Ｍ１のゲートとソース間の電圧ＶＧＳは０Ｖとなるので、Ｍ１にはわずかなリーク電流が流れ、それまでのフローティングだったノードＮを徐々に放電しようとするが、入力を取り込むＣＫ２のパルス幅がナノ秒といった実用的な範囲では、ノードＮはほぼ一定のＶＤＨ（０．６Ｖ）に維持されると見なせる。したがって、サブインバータＩＶ内のＭｐはカットオフのままである。しかし、入力が０Ｖの場合には、Ｍ１のＶＧＳはＶＤＤ−ＶＴ（＝０．３Ｖ）となってオンとなり、ノードＮは０Ｖに放電される。したがって、ＭｐはＶＤＤ（０．３Ｖ）だけ順バイアスされてオンとなり出力ＯＵＴをＶＤＤに充電する。この時、ＩＶ内のＭＯＳＴ ＭｎのＶＴは大きいので、そのドレイン電圧がＶＤＤでもリーク電流は流れない。続いて非活性状態にするには、Ｍ１とＭ２間にレシオ電流を流さないために、ＣＫ２を０ＶにしてＭ１をオフにしてからＣＫ１を０ＶにしてＭ２をオンにする。これによってノードＮはＶＤＨに復帰する。図１５Ａの実施の形態では消費電力は以下のように低減される。ノードＮの寄生容量ＣＮ、ならびに出力ＯＵＴの負荷容量ＣＬ（図中では省略）は、それぞれ振幅０．６Ｖと０．３Ｖで駆動される。通常、ＣＬはＣＮに比べて十分大きいので、全体の消費電力はほぼＣＬの充放電電力で決まる。０．３Ｖと同じ実効ゲート電圧のもとで、従来の回路（図１７）はＣＬを振幅０．６Ｖで駆動し、本実施例はその半分の振幅で駆動するので、消費電力はほぼ１／４に低減される。なお、ＣＫ１とＣＫ２は従来に対して余分なクロックであるが、これらによる消費電力の増加は無視できるほど小さい。それらの負荷容量はＣＬに比べて小さく、また後述するように、わずかのリーク電流を許容すれば、関連するクロックの電圧振幅は０．３Ｖと小さくできるからである。以上の例では、説明を簡単にするために、すべてのＭＯＳＴに対して一律に大きいＶＴを０．３Ｖ、小さいＶＴを０Ｖと仮定したが、リーク電流の仕様やノードＮの放電速度への要求によって適宜変えることができる。たとえば、リーク電流の仕様については、一般に回路が非活性時（ＣＫ１とＣＫ２がともに０Ｖの期間）のリーク電流をより厳しく抑えなければならないから、この期間にリーク電流が流れる可能性のあるＭＯＳＴ（Ｍｐ、Ｍ２、Ｍ１）に留意しなければならない。またノードの放電速度の点で、Ｍ１のＶＴにも留意が必要である。
【００３１】
Ｍ１、Ｍ２、サブインバータＩＶ内のＭｐとＭｎのＶＴを、それぞれＶＴ（Ｍ１）、ＶＴ（Ｍ２）、ＶＴ（Ｍｐ）、ＶＴ（Ｍｎ）とし、ＭＯＳＴがオン時に必要な実効ゲート電圧を０．３Ｖと仮定すると、それぞれのＭＯＳＴでは以下の式が成立する。
《１》．Ｍｐでは、ＶＤＨのゲート電圧でカットオフするためには式（１）（２）から、ＶＤＨ≧｛ＶＤＤ＋ＶＴ（Ｍｐ）｝＋０．３Ｖ、また０Ｖのゲート電圧でオンするためにはＶＤＤ＋ＶＴ（Ｍｐ）≧０．３Ｖとなる。これらの条件の下で、ＶＴ（Ｍｐ）の値は任意に変えられ、それに応じてＶＤＤとＶＤＨも変えられる。前述したように、図３はＶＤＤ＋ＶＴ（Ｍｐ）＝０．３Ｖの例である。
《２》．Ｍｎでは、０Ｖのゲート電圧でリーク電流なしにカットオフするためにはＶＴ（Ｍｎ）≧０．３Ｖ、ＶＤＨのゲート電圧でＭｎがオンするためにはＶＤＨ−ＶＴ（Ｍｎ）≧０．３Ｖとなる。したがって、ＶＤＨ≧０．６Ｖならこれらの条件は成り立つ。もちろん、オフ時にわずかのリーク電流を許すなら、ＶＴ（Ｍｎ）は０Ｖ程度までには小さくできる。
《３》．Ｍ２では、ＶＤＨのゲート電圧でリーク電流なしにカットオフするためにはＶＴ（Ｍ２）≦−０．３Ｖ、０Ｖのゲート電圧でＭ２がオンするためにはＶＤＨ＋ＶＴ（Ｍ２）≧０．３Ｖとなる。したがって、ＶＤＨ≧０．６Ｖならこれらの条件は成り立つ。もちろん、オフ時にわずかのリーク電流を許すなら、ＶＴ（Ｍ２）は０Ｖ程度までには小さくできるので設計は容易になる。ＣＫ１の振幅をＶＤＨ−ＶＤＤ（＝０．３Ｖ）と小さくできるので、ＣＫ１発生回路の負荷の充放電電力を小さくできるからである。この場合、ＣＫ１は、回路の非活性時（Ｍ２がオン時）にはＶＤＤ（０．３Ｖ）なので、ゲートとソース間電圧ＶＧＳ＝ＶＤＨ−ＶＤＤ＝０．３ＶとなってＭ２はオンするし、また回路の活性時（Ｍ２がオフ時）にはＶＤＨ（０．６Ｖ）なので、ＶＧＳ＝０となりＭ２はほぼオフとなる。図１５Ｃは、このようなＣＫ１発生回路の一例である。振幅ＶＤＨの入力パルスは、小さなＶＴと大きなＶＴのＭＯＳＴを組み合わせたサブインバータＩＶによって、リーク電流なしに所望のＣＫ１パルスに変換される。
《４》．Ｍ１のＶＴ（Ｍ１）は、以下に示すように、Ｍ１の実効ゲート電圧と関係するから、ＶＤＤと密接に関係する。ＣＫ２がＶＤＤになってＭ１は活性化されるが、入力がＶＤＤの場合の電流Ｉｎ（ＶＤＤ）はそのゲート・ソース間電圧は０Ｖとなるので小さく、入力が０Ｖの場合の電流Ｉｎ（０）はそのゲート・ソース間電圧はＶＤＤとなるので大きい。Ｉｎ（ＶＤＤ）は、Ｉｎ（０）との電流差がある値以上なら０以上の電流でも許されるが、つまりＭ１がある程度のデプレッション形でも許されるが、ここでは簡単のため、エンハンス形でＩｎ（ＶＤＤ）＝０、すなわちＶＴ（Ｍ１）≧０Ｖとしよう。すると入力がＶＤＤならノードＮはそれまでのＶＤＨに保持される。一方、入力が０ＶならノードＮはＶＤＨレベルから放電が始まる。ここでＶＤＤ＋ＶＴ（Ｍｐ）まで放電するのを許すとしよう。この点まで放電すると、サブインバータＩＶのそれまでの論理状態が変わる臨界点に達するからである。少なくてもＭｐはオンし始めようとするし、一方、ＶＤＤ＋ＶＴ（Ｍｐ）がＶＴ（Ｍｎ）より大きい場合にはＭｎはオフし始めようとするからである。Ｍｐの実効ゲート電圧ＶＤＤ＋ＶＴ（Ｍｐ）＝０．３Ｖ、ＶＤＨ＝０．６Ｖのもとで、所要ＶＴ（Ｍ１）とＶＤＤの関係は以下のように求められる。ＣＫ２のパルス幅をｔＷ、ノードＮの容量をＣＮ、Ｍ１のチャネル幅をＷ、チャンネル長をＬとすれば、ＣＫ２が印加されてからｔＷ後にこの臨界点に達するとすると、この期間中、Ｍ１は飽和状態で動作するから、
Ｉｎ（０）＝ＣＮ（ＶＤＨ−ＶＤＤ）／ｔＷ＝０．３×ＣＮ／ｔＷ、
Ｉｎ（０）＝β／２｛ＶＤＤ−ＶＴ（Ｍ１）｝2、β＝Ｗ／Ｌβ０、
∴｛ＶＤＤ−ＶＴ（Ｍ１）｝2＝０．６ＣＮ／βｔＷ （６）
となる。式（６）の右辺は常数なので、ＶＴ（Ｍ１）を小さくすればするほどＶＤＤも小さくできる。たとえば、６５ナノメータデバイス技術では、ＶＴ（Ｍ１）＝０Ｖなら、Ｗ／Ｌ＝１４０ｎｍ／５０ｎｍ、β０＝０．４３μＳ／Ｖ、ＣＮ＝１．８ｆＦ、ｔＷ＝２．５ｎｓの場合、ＶＤＤ＝０．１２Ｖとなる。したがって、Ｍ１はこれ以上のＶＤＤで入力を弁別することになる。このＶＤＤをソース電圧としてＭｐを動作させると、ＶＤＤ＋ＶＴ（Ｍｐ）＝０．３Ｖの条件からＶＴ（Ｍｐ）＝０．１８Ｖとなるから、Ｍｐはデプレッション形でなければならない。このＶＤＤなら、従来の０．６Ｖ動作の回路（図１７）に比べ消費電力は約１／２５となる。
【００３２】
図１６は、図１５ＡのＩＶ内のｎＭＯＳＴを分離して出力に付加した例である。出力を０Ｖにプリチャージするために、ＣＫ１の反転信号であるＣＫ１Ｂが新たに必要にはなるが、より高速に動作するようになる。ノードＮの容量がＭｎのゲート容量がなくなった分だけ軽くなるためである。なお、ＭｎのＶＴを大きく選んでいるので、ＣＫ１Ｂは０ＶからＶＤＨに変わる高振幅のパルスとなっているが、ＭｎのＶＴを０Ｖと小さくすれば、あるはデプレッション形にすれば、ＣＫ１は高振幅のＶＤＨパルスを維持しなければならないが、ＣＫ１Ｂは低振幅のＶＤＤパルスにできる。非活性時には、出力ＯＵＴは０Ｖ、したがってＭｎのソースとドレインは０Ｖと等電位になるので、そんなＶＴでもリーク電流は流れないからである。しかし活性化時に出力ＯＵＴがＶＤＤになった場合に限ってわずかなリーク電流が流れるが、それは他の活性電流に比べると無視できるほど小さい。それでも無視できない場合には、後述するように、Ｍｎのゲートとソースを活性時と非活性時に応じて制御すればよい。
【００３３】
図１７は、入出力振幅がともにＶＤＤのインバータあるいはドライバである。図１５Ａ内の電圧コンバータＣＶＰを利用しているが、入力ＩＮからＮ’までの回路は、図２Ａの入力の検出器ＤＴＣとスイッチＳＷ２とみなせる。ただし、図１５Ａや図１６とは異なり、回路の非活性時には、ＶＤＤで動作するサブインバータＩＶ内の小さいＶＴのｐＭＯＳＴはオンで、活性時になってゲート・ソース間に逆バイアスが加わる例である。すなわち、非活性時には該ｐＭＯＳＴのゲートは０Ｖでオンになるので出力ＯＵＴはＶＤＤになっているが、活性時には、入力ＩＮに応じてノードＮ’は０Ｖに保持するかあるいはＶＤＨになる。ＶＤＨなら出力ＯＵＴは０Ｖに放電するが、このとき該ｐＭＯＳＴにはリーク電流は流れない。該ｐＭＯＳＴのゲートはＶＤＨ−ＶＤＤだけ逆バイアスされるからである。図１７Ｂは、ＶＤＨで動作しリーク電流の無視できる多段（ｎ段）のサブインバータＩＶが接続され、最終段にはＶＤＤで動作するサブインバータＩＶが接続されている。段数によって回路全体がインバータであったりドライバであったりする。最終段とその前段では、図１７Ａと同様の電圧関係が成り立つので、全体のリーク電流は無視できるほど小さい。ここで多段のサブインバータは、バッファの役割をする。出力ＯＵＴの負荷容量が特に大きな場合でも、その前段に向かってサブインバータの寸法を徐々に小さくできるので、結局、ノードＮに直接接続されるサブインバータの寸法を最小化でき、その入力容量、すなわちノードＮの容量をきわめて小さくできる。したがって、ＣＶＰ内の小さなＭ１とＭ２でもノードＮの電圧を高速に制御できる。
【００３４】
図１８は、図２Ａの検出器ＤＴＣとスイッチＳＷ２の他の実施形態である。図１８Ａは、図１５Ａの入力トランジスタＭ１と同じ回路であるが、電圧の与え方で異なる。非活性時の入力は、図１５Ａではランダムだったのに対し、この例では常にＶＤＤに固定する。ｎＭＯＳＴのゲートは０Ｖで、ノードＮはＶＤＨなので、Ｍ１はゲートとソース間にＶＤＤだけの逆バイアスが加わり、そのリーク電流は無視できるほど小さくなる。活性時には、入力ＩＮが確定した後にゲートにＶＤＤを印加すれば、前述したように、入力に応じてノードＮの電圧が定まる。なお、非活性時に入力がＶＤＤに固定されているならば、Ｍ１のゲートをわざわざパルスで制御しなくてもよい場合がある。常時ＶＤＤの直流電圧を与えておくだけで、非活性時にはＭ１はほとんどオフとなり、また活性時には確定した２値の入力電圧に応じて自動的に動作するからである。ただし、非活性時には、ゲートとソース間電圧は０Ｖで、ＶＴは０Ｖなので、Ｍ１にはわずかなリーク電流が流れるが、それが許される場合には、ゲートをパルスで制御する必要がなくなる分だけ設計が簡単になる。図１８ＡのＭＯＳＴのゲートとソースを入れ替えた図１８Ｂでも同じ機能になる。同様に、非活性時にゲートを０Ｖに、またソースをＶＤＤにすれば、非活性時のリーク電流は無視できるようになる。もちろん、ソースを０Ｖにすれば、非活性時にわずかのリーク電流は流れるが、活性化時には入力に応じて正常に動作する。図１８Ｃはゲート入力の他の例である。非活性時には入力は０Ｖに固定されている。入力が確定した後に、ＶＤＤ振幅のＣＫ２でＭ１２をオンにすれば、図１５ＡのＭ１と同じ機能になる。この回路でも、非活性時にはＭ１１とＭ１２はオフではあるが、ともに小さなＶＴなのでそれらを通してわずかなリーク電流が流れる可能性がある。しかし周知のように、オフ状態のＭＯＳＴが２個以上直列接続されると、その縦積み効果によってリーク電流は小さくなる。すなわち、両ＭＯＳＴを通してリーク電流が流れようとすると、Ｍ１１はあるインピーダンスにみえるので、Ｍ１２のソースＳには小さな電圧δが現れ、そのゲートとソース間をδだけ逆バイアスするので、その分だけＭ１２のリーク電流は小さくなる。結局、両ＭＯＳＴに流れるリーク電流は、この小さくなったＭ１２自身のリーク電流に抑えられてしまうからである。尚、必要に応じて、ＣＫ２と入力ＩＮを入れ替えてもよい。図１８ＣではＣＫ２をＶＤＤの低振幅にするためにＭ１２のＶＴを小さく選んだが、０ＶからＶＤＨに変わるＣＫ２が使える場合には、非活性時のリーク電流は入力とは無関係に無視できるほど小さくなる。Ｍ１２のＶＴを大きく選べるので、オフ時にはＭ１２は完全にカットオフとなるからである。なお、図１８は、前述の図５、６に対応するものであり、図１８において詳細に説明した事項は、図５、６にも適用可能なのは言うまでもない。逆に、図５、６について説明した事項を図１８に適用可能なのは言うまでもない。
【００３５】
図１９は、入出力振幅がともにＶＤＤであるインバータへの応用例を示す。図１５Ａの回路内のｎＭＯＳＴをｐＭＯＳＴに、ｐＭＯＳＴをｎＭＯＳＴに置き換えた例である。これに伴い、電圧関係は図１５とは逆になるが、それらの動作も同じように説明できる。たとえば、非活性時には、ノードＮは負電圧ＶＳＬにプリチャージされ、サブインバータＩＶ内のｎＭＯＳＴ Ｍｎは、そのＶＴは０Ｖと小さくても０．３Ｖだけ逆バイアスされるのでカットオフとなる。一方、ＩＶ内のｐＭＯＳＴは、そのＶＴは０．３Ｖと大きくてもオンとなるので出力ＯＵＴはＶＤＤになる。図２０は図１６に、また図２１は図１７に、また図２２ＡからＣは図１８ＡからＣに対応する。尚、図９のＣＫ１ＢはＶＳＬからＶＤＤに変わるＣＫ１の反転信号である。
【００３６】
以上のように、２電源（ＶＤＤとＶＤＨ、あるいはＶＤＤとＶＳＬ、ただしグランドＶＳＳを除く）を使えば、わずかの数のＭＯＳＴで、低電圧・低電力の回路が構成できる。以下に、ＶＤＤとＶＤＨを使った場合を例に、さらに各種の実施例を述べる。図２３は、入出力振幅がともにＶＤＤのインバータの実施例であるが、ＭＯＳＴ自身が持つ容量を利用した点でこれまでとは異なる。図２３ＡのｎＭＯＳＴ Ｍ１は、そのゲート（Ｇ）電圧がソース（Ｓ）電圧あるいはドレイン（Ｄ）電圧よりもＶＴ以上高ければ、ドレインとゲート間あるいはゲートとソース間にゲート酸化膜の厚さとゲート面積で決まる大きなＭＯＳ容量Ｃｂが形成されることはよく知られている。この実施例はこの特性を利用したインバータである。すなわち、まずクロックＣＫ１でスイッチＳＷ１をオンにしてノードＮを０Ｖに放電し、その後、このスイッチをオフにする。サブインバータＩＶ内のｐＭＯＳＴはオンとなり出力ＯＵＴはＶＤＤとなるが、ＩＶ内のｎＭＯＳＴのＶＴは大きいのでサブスレショルド電流は流れない。その後、ＣＫ２でスイッチＳＷ２をオンにしてＭＯＳＴＭ１のゲートに入力電圧に対応したＶＴ以上のＶＤＤあるいはＶＴ以下の０Ｖを入力し、このスイッチをオフにする。その後に、振幅ＶＤＨのクロックＣＫ３をドレインに入力する。ゲート電圧がＶＤＤならＭＯＳ容量Ｃｂは大きいので、そのゲート電圧ＶＧは昇圧され、その値は、ＶＧ = ＶＤＤ +αＶＤＨ、α＝Ｃｂ/（Ｃｂ +Ｃｐ）となる。ここでＣｐはゲート部での寄生容量で、Ｃｂに比べてきわめて小さい値である。この昇圧されたＶＧの値をＶＤＨとＶＴの和以上に選べば、クロックＣＫ３の振幅ＶＤＨはそのままソースに現われる。したがって、出力ＯＵＴはサブインバータＩＶ内のｎＭＯＳＴで高速に放電される。この場合、小さなＶＴのｐＭＯＳＴにはゲートとソース間に逆バイアスが加わるのでサブスレショルド電流は流れない。したがって、この例は、図１７Ａのように、活性時に逆バイアスが加わる例である。一方、入力が０Ｖなら、Ｃｂはほぼ零なので、ＶＧはほぼ０Ｖのままで、ＭＯＳＴ Ｍ１はカットオフとなりノードＮに電圧は現われない。したがって、出力ＯＵＴはＶＤＤのままである。このように、ＭＯＳ容量を利用すると、入力ＩＮにおけるＶＤＤと０Ｖの電圧差は、ノードＮではＶＤＨと０Ｖに増幅される。本実施例は入力ＩＮからノードＮまでが図２ＡのＤＴＣとスイッチＳＷ２に相当する。
【００３７】
図２４Ａは、図２ＡのスイッチＳＷ１を出力ＯＵＴの電圧で制御する方式である。図１６と図１７Ａの実施例を折衷したドライバの出力（Ｎ'）電圧をフィードバックして電圧コンバータＣＶＰ内のｐＭＯＳＴ Ｍ２を制御している。ここで、前述したように、ＣＫ２とＣＫ１Ｂの振幅をＶＤＤにするためにＭ１とＭｎには小さなＶＴが使われている。入力ＩＮの前段には図２４Ｂの回路が接続されていると仮定して、以下に動作を説明する。非活性時（ＣＫ２は０Ｖ、ＣＫ１ＢはＶＤＤ）には、前段回路の入力inの状態如何によらず、Ｍ００がオンでＭ０１がオフなので、入力ＩＮはＶＤＤに充電され、０Ｖの出力Ｎ'をゲート電圧とするＣＶＰ内のｐＭＯＳＴ Ｍ２はオンになるから、ノードＮはＶＤＨに充電される。次に活性化時、すなわち前段回路の入力inが定まり、クロックＣＫ２がＶＤＤになって回路が活性化される場合は、入力状態で動作は異なる。もし入力ＩＮが０Ｖなら、Ｍ１はオンするので、ノードＮの電圧はＶＤＨからわずかに低下する。その電圧は、Ｍ１とＭ２のコンダクタンスの比（いわゆるレシオ）で決まるようになるためである。すると出力ＭＯＳＴ Ｍｐはオンする方向になり、出力Ｎ'の電圧はわずかに上昇するのでｐＭＯＳＴ Ｍ２はオフする方向になる。したがってノードＮの電圧は最初の値から下降する。このようなフィードバックによって、ノードＮは急速に０Ｖに放電し、ｐＭＯＳＴ Ｍｐは完全にオンになる。したがって、その出力（ノードＮ'）はついにはＶＤＨに充電され、その後段のサブインバータＩＶ出力ＯＵＴは０Ｖとなる。この場合、この後段のＩＶ内のｐＭＯＳＴのゲートとソース間には逆バイアスが加わるのでリーク電流は流れない。この状態ではＭ２はカットオフ、したがってＭ２のゲート電圧はＶＤＨになる。次の非活性時には、ＭｎはＣＫ１Ｂによってオンとなり、ノードＮ'はＶＤＨから放電し始める。するとＣＶＰ内のｐＭＯＳＴ Ｍ２はオンし始め、ノードＮを充電するようになる。結局、再びフィードバック効果によって、ノードＮ、ノードＮ'、ならびに出力ＯＵＴは、それぞれＶＤＨ、０Ｖ、ならびにＶＤＤに高速に復帰する。尚、入力ＩＮがＶＤＤなら、入力ＭＯＳＴ Ｍ１はオフのままなので、内部電圧ならびに出力電圧は非活性状態のままである。このフィードバックを利用した実施例は、Ｍ２のゲートを制御するＶＤＨ振幅のパルスが不要である利点がある。たとえば、前述したように、ＶＤＤが０．１Ｖ程度では、ＶＤＨ＝０．６Ｖのパルスを外部から与えなければならないが、これではＶＤＤとの差が大きい分だけ設計が困難で消費電力の損失も大きいためである。回路全体をこのような低い同じＶＤＤで動作させたい場合には、ＭｎをＶＴ＝０．２Ｖ程度のデプレッション形にすればよい。ＶＤＤ＝０．１Ｖのクロックでもオン時の実効ゲート電圧は０．３Ｖになるし、オフ時にはそのドレインとソース間電圧は０Ｖなので、Ｍｎがデプレッション形でもリーク電流は流れない。もちろん、ＭｎのＶＴを０．３Ｖ程度のエンハンス形にしてリーク電流を完全におさえるためには、別の電源電圧を使ってそのゲートを０．６Ｖ程度のクロックで制御すればよい。尚、前述したように、非活性時には、入力前段回路（図２４Ｂ）は小さいＶＴのＭＯＳＴで構成されていても、Ｍ０１とＭ０２の縦積み効果によってそれらのリーク電流は小さくなる。この実施例においても、出力ＯＵＴの負荷容量が前段のノード容量に比べてはるかに大きければ、該負荷を低電圧ＶＤＤで駆動できるので回路全体としては低電力になる。ただし、出力がＶＤＨになっている期間中は、Ｍｎがオフとはいえかなりのリーク電流が流れるが、これを小さくするには、Ｍｎのゲートとソース（図２４ＡのＭｎのグランド端子）を、回路の活性時（すなわちＶＤＨが出力されている期間中）にはそれぞれ０ＶとＶＤＤとし、回路の非活性時（すなわち０Ｖの一定電圧が出力されている期間中）には逆にそれぞれＶＤＤと０Ｖに制御すればよい。ただしこの場合には、Ｍｎの基板あるいはウエルは、前述したように、もっとも低い電圧である０Ｖに固定しなければならない。出力がＶＤＨの期間中は、Ｍｎのゲートとソース間にはＶＤＤの逆バイアスが加わった分だけＭｎのリーク電流が小さくなる。このようにソースとゲートを活性時と非活性時で制御する手法は、後述の２５Ｂにも適用されているし、たとえば図１６のＭｎにも適用できる。図中のＭｎのＶＴを十分低くしても、あるいはデプレッション形にしても、少ないリーク電流で低いＶＤＤ動作が可能になる。
【００３８】
以下、図２４Ａのフィードバック方式を用いたいくつかの応用例を示そう。尚、フィードバックしない例、たとえば図１５Ａ、図１６、図１９Ａ、あるいは図２０などにも以下の例は同じように適用できる。図２５に示す回路は、電圧コンバータＣＶＰ群（ＣＶＰ１、ＣＶＰ２）、それらを選択する選択回路ＤＥＣ（たとえばアドレスデコーダ）、回路ブロックＢＬを構成するサブブロック群（ｂｌ１、ｂｌ２）から構成されている。サブブロックが、たとえばメモリアレー内のワード線（図中ＯＵＴに相当）なら、多数のワード線の中から特定のワード線を選択し、その選択されたワード線に電圧パルスを与える回路である。あるいは論理回路から成る主要回路（サブコア）なら、選択されたサブコアに電源電圧を与えたり、あるいは遮断したりするパワースイッチ回路である。ここではパワースイッチ回路を例に取ろう。論理回路ブロックでは、非活性時あるいは待機時にブロックＢＬ内に流れる大きなリーク電流をカットしなければならない。このために、そのブロックをサブブロックに細分化し、細分化されたサブブロックの電源電圧を制御する方式がよく知られている。すなわち、あるサブブロックに着目すると、電源電圧を与える必要のない時間帯と必要な時間帯があるから、不必要な時間帯ではそのサブコアの電源をオフにし、必要な時間帯にはそのサブコアの電源をオンにする。これによって、リーク電流を抑えながら正常な論理動作が可能になる。しかし、各サブブロックの電源電圧を制御するｐＭＯＳＴ（ＭＢ１、ＭＢ２）は、サブコアの活性時の大きな電流を流すために極めて大きくなるので、そのゲート容量が大きくなり、このようなＭＯＳＴを駆動するための電力が大きくなる。そこで小振幅信号の入力（ＩＮ）信号でそのゲートを駆動できる図２５Ａのような回路が望まれる。ここで説明を簡単にするため、サブブロックは２個とする。アドレスデコーダＤＥＣは、多数のサブブロックを番号付けしたアドレスを入力とするが、ここでは２個のサブブロックを一組として選択し、さらにこの２個のサブブロックの中から１個を選ぶために、２個の電圧コンバータの入力ＭＯＳＴ Ｍ１のゲート入力（Ｇ１）はデコードされていると仮定しよう。回路の非活性時、この回路全体のリーク電流は無視できるほど小さくなる。デコーダＤＥＣ部、電圧コンバータＣＶＰ部、ブロックＢＬ部のいずれでもリーク電流は小さく抑えられるからである。すなわち、ＤＥＣ部では、プリチャージＭＯＳＴＭ０はオンで、その入力信号（a１、a２、a３）はすべて通常は０Ｖ、したがって、入力信号を入力するＭＯＳＴのＶＴが小さくても、ソース電圧（図中δ１、δ２）が現れることによる縦積み効果でそれらのリーク電流は少なくなる。また、それぞれのＣＶＰ１とＣＶＰ２内の入力ＭＯＳＴ Ｍ１は、その入力はＶＤＤ、そのゲート（Ｇ１）は０Ｖだから、カットオフとなる。またそれぞれの出力（ＯＵＴ１、ＯＵＴ２）に接続されているＭｎ１とＭｎ２にもリーク電流は流れない。ドレインとソースが０Ｖだからである。この時ブロック内の電源制御ＭＯＳＴ（ＭＢ１、ＭＢ２）はオンで、それらは小さいＶＴなので、低電圧ＶＤＤでも、各サブブロックに大きな電流を供給する。回路の活性時、ＭＢ１を選択的にカットオフして、サブブロックｂｌ１への電源供給を停止する場合を例にとって、その動作を以下に説明する。活性時には、すべてのアドレス入力がそれまでの０ＶからＶＤＤになってから、ＣＫ２とＣＫ１ＢがそれぞれＶＤＤと０Ｖになると、２つのサブブロックが選択され、入力ＩＮは０Ｖに放電する。続いて、選択したいＣＶＰ１に属するＧ１に選択的にＶＤＤを印加する。対応するノードＮ１は放電され、ＯＵＴ１にはＶＤＨの電圧が出力する。したがって、ＭＢ１のゲートとソース間には逆バイアスが加わり、ＭＢ１はカットオフとなり、サブブロックｂｌ１の電源は遮断される。非選択のＣＶＰ２に属するＧ１は０Ｖのままなので（すなわちＣＶＰ２は非選択状態のままなので）、対応するＭＢ２はオンの状態を保持している。この実施例は、入力ＩＮの前段に接続される回路の規模が比較的大きくても２個のＣＶＰで共用できる利点がある。尚、非選択状態のＣＶＰ２に属する入力ＭＯＳＴ Ｍ１には、入力が０Ｖで小さなＶＴなので、リーク電流がわずかに流れるが、このリーク電流は他のノード容量を充放電する活性電流に比べて無視できるほど小さい。しかしさらにＶＴを小さくして低電圧動作させる場合には、このリーク電流は無視できなくなる。これを小さくするには、複数の電圧コンバータＣＶＰの入力を共通にせずに分離・独立させ、選択したい１個のコンバータの入力だけを０Ｖにし、他の入力はＶＤＤに保持すればよい。
【００３９】
図２５Ｂは、図１５Ａ内の入力ＭＯＳＴ Ｍ１部を並列にした例である。入出力がＶＤＤ振幅で、入力ＡとＢのＮＯＲ回路が得られる。すなわち、非活性時に入力ＡとＢが常に０Ｖで、活性時には少なくてもいずれか一方がＶＤＤに変化し、すなわちＭ１１とＭ１２の少なくとも１個のＭＯＳＴのゲートとソースにそれぞれＶＤＤと０Ｖが印加される入力の場合に、出力ＯＵＴにＶＤＤの電圧が得られる。非活性時には、Ｍ１１とＭ１２のゲートとソースは、それぞれ０ＶとＶＤＤなので、両ＭＯＳＴにはリーク電流は流れない。図２５ＣはＮＡＮＤ回路である。非活性時にすべての入力が０Ｖで、活性時にすべての入力がＶＤＤに変わった場合にだけ、ノードＮは放電され、出力ＯＵＴにＶＤＤの電圧が得られる。非活性時には、前述した縦積み効果でリーク電流は少なくなる。
【００４０】
図２６は、たとえば図１５Ａに過大電圧低減ＭＯＳＴを用いた例である。図３から明らかなように、エンハンスメントＭＯＳＴのＶＴを小さくしていくと、あるいはデプレッションＭＯＳＴのＶＴを大きくしていくと、ＶＤＨとＶＤＤの差が大きくなる。図１５Ａでは、ノードＮはＶＤＨから０Ｖに変化するから、Ｍ１とＭ２のドレインとソース間には過大なＶＤＨ電圧が印加され、またサブインバータＩＶ内のＭＯＳＴのゲートにも過大電圧ＶＤＨが印加されるので、ＭＯＳＴの信頼性が損なわれる。過大なドレイン・ソース電圧からＭＯＳＴを保護するには、適当な直流電圧をゲートに印加したＭＯＳＴを過大な電圧ノードに直列に挿入すればよい。図２６のＭ１２とＭ２２はその目的で挿入されたＭＯＳＴである。ＣＫ２がＶＤＤとなる活性化の初期でＩＮが０Ｖの場合、ノードＮはまだＶＤＨ程度になっているから、図１５Ａの入力ＭＯＳＴＭ１には過大電圧が加わる。そこで入力ＭＯＳＴ Ｍ１１に直列にＶＤＨ／２をゲート電圧とする小さなＶＴ（０Ｖ）のＭＯＳＴ Ｍ１２を挿入する。ノードＮがＶＤＨ／２まで放電されるまでは、ノードｋ１の電圧はＶＤＨ／２となる。したがって、Ｍ１１とＭ１２それぞれのドレイン・ソース電圧はＶＤＨ／２と半減する。同様に、ノードＮが０Ｖに放電している期間中に図１５ＡのＭ２に加わる過大電圧はＭ２２によって緩和される。すなわち、ＣＫ１はＶＤＨでオフだから、ノードｋ２はＶＤＨ／２となり、Ｍ２１とＭ２２それぞれのドレイン・ソース電圧はＶＤＨ／２となる。同様に、ＶＤＨで動作するサブインバータなどの回路にもこのようなＭＯＳＴの挿入は有効である。尚、過大なゲート電圧からＭＯＳＴを保護するには、ＶＤＨがゲート電圧になるＭＯＳＴのゲート膜厚をＶＤＤがゲート電圧になるＭＯＳＴよりも厚くすればよい。たとえば、図１６なら、Ｍｐのゲート膜厚を、そのドレイン（ＯＵＴ）に接続されるＭＯＳＴのそれよりも厚くすればよい。また図１５なら、Ｍ２１とサブインバータ内のＭＯＳＴのゲート膜厚を他よりも厚くすればよい。
【００４１】
図２７は、以上の回路が適用されるＬＳＩ（ＣＨＩＰ）の該略図である。ＣＨＩＰは、その外部と入出力信号をやり取りするインターフェース回路（Ｉ／Ｏ）、その内部の主要回路（ＣＯＲＥ）、ならびにクロック発生回路と外部電源電圧VDDを変換する回路（ＣＫＧ＆ＶＣ）から構成されている。ＣＯＲＥは、さらにＶＤＤとＶＳＳの大振幅電圧で動作する回路群Aと、ＶＤＬとＶＳＨの小振幅電圧で動作する回路群Ｂから構成されている。回路群Ａは、負荷容量が小さい、したがって電力消費の本来小さな個別回路、たとえばＡ１とＡ２から構成されている。したがって、それらの個別回路は、消費電力の点で大きな電圧振幅で動作することが許されるから、図２９のような従来のＣＭＯＳ回路がそのまま使える。一方、回路群Ｂは、負荷容量が大きい、したがって電力消費の本来大きな個別回路、たとえばＢ１とＢ２から構成されている。したがって、それらの個別回路は、消費電力の点で小さな電圧振幅で動作させなければならないから、実施例図２から図１４までの回路、あるいは図１５から図２６までの回路が目的に応じて使える。尚、図２８ＡのＣＯＲＥ’は、回路群Ｂそのもの、あるいはその一部を示している。また回路群Ａ内のＡ１から回路群Ｂ内のＢ１の信号のやり取りには図１１の回路が、またＢ２からＡ２の信号のやり取りには図１０の回路が使える。
【００４２】
図２８Ａは外部電源が２電源（ＶＤＤ、ＶＩ／Ｏ）のＬＳＩの概略図である。インターフェースＩ/Ｏには通常ＶＤＤよりもかなり高い電源電圧ＶＩ/Ｏが印加される。内部の主要回路（ＣＯＲＥ）の電源は、３電源（ＶＤＤ、ＶＤＨ、ＶＳＬ）である。ＶＤＨには、ＶＩ／Ｏをそのまま利用するか、あるいはチップに内蔵した降圧電源回路（図２８Ｂ のように、参照電圧Ｖref、コンパレータＣＰ、ｐＭＯＳＴ Ｍを出力段とする回路）によって、ＶＩ／Ｏから降圧した電源電圧を使う。よく知られているように、この種の降圧電源回路は負荷駆動電流が大きいので、ＶＤＨに大きな電流が流れる回路には有効である。もしＶＤＨに大きな電流を必要としない場合には、周知のキャパシターを用いたチャージポンプ回路でＶＤＤを昇圧して、それをＶＤＨ電源として使うこともできる。また負電圧ＶＳＬはＶＤＤあるいはＶＩ／Ｏからチャージポンプ回路で発生させることができる。ＶＤＤはＶＩ／Ｏから作ることもできるので、この場合にはＶＩ／Ｏの単一電源動作も可能となる。
【００４３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００４４】
本発明はＣＭＯＳ回路を用いた種々の半導体装置に広く利用することができる。
【符号の説明】
【００４５】
ＩＮ／ＯＵＴ 入出力
ＤＴＣ 電圧検出器
ＣＶＰ／ＣＮＶ 電圧コンバータ
ＩＶ／ＩＶＰ／ＩＶＮ インバータ
ＳＷ１／ＳＷ２ スイッチ
ＣＫ１／ＣＫ１Ｂ／ＣＫ２／ＣＫ３ クロック
ＶＤＤ／ＶＳＳ チップへの外部電源電圧
ＶＤＨ／ＶＤＩ／ＶＳＨ／ＶＳＬ／Ｖref チップ内部で発生した内部電源電圧
ｂｌ１／ｂｌ２ 回路サブブロック
ＣＯＲＥ／ＣＯＲＥ’ 内部主要回路
ＣＫＧ／ＶＣ クロック発生回路と電源電圧コンバータ
ＣＰ コンパレータ
【特許請求の範囲】
【請求項１】
しきい電圧の異なるＭＯＳＴを含む半導体装置であって、小さなしきい電圧のＭＯＳＴあるいはデプレッションＭＯＳＴを含む出力段を有し、前記出力段の負荷の電圧振幅は前記出力段を構成するＭＯＳＴのゲート電圧振幅よりも小さい半導体装置。
【請求項２】
前記出力段を構成するＭＯＳＴのゲート部の寄生容量は、前記出力段の負荷の容量よりも小さい請求項１記載の半導体装置。
【請求項３】
前記出力段はｐチャンネルＭＯＳＴとｎチャンネルＭＯＳＴの２個のＭＯＳＴを含み、少なくとも一方の該ＭＯＳＴのしきい電圧が他方のそれよりも大きい請求項１記載の半導体装置。
【請求項４】
異なる大きさのしきい電圧を有する複数のＭＯＳＴからなり異なる電圧振幅で動作する回路であって、該回路の入力電圧を検出する第１のＭＯＳＴと、ゲートの電圧振幅は該入力の電圧振幅よりも大きくドレインの電圧振幅は該ゲートの電圧振幅よりも小さな第２のＭＯＳＴと、第２のＭＯＳＴのゲートに該回路の入力電圧とは無関係な一定の電圧を与える第３のＭＯＳＴからなるＣＭＯＳ回路。
【請求項５】
該第１のＭＯＳＴのしきい電圧は該第３のＭＯＳＴのしきい電圧よりも小さな請求項４記載のＣＭＯＳ回路。
【請求項６】
該第２のＭＯＳＴはデプレッション形のＭＯＳＴである請求項４記載のＣＭＯＳ回路。
【請求項７】
該第１のＭＯＳＴのドレインは該第２のＭＯＳＴのゲートと第３のＭＯＳＴのドレインに接続される請求項４記載のＣＭＯＳ回路。
【請求項８】
該第１のＭＯＳＴのゲート酸化膜は、第２のＭＯＳＴのゲート酸化膜よりも薄くされた請求項４記載のＣＭＯＳ回路。
【請求項９】
出力電圧振幅は０．６Ｖ以下である請求項４乃至８の何れか１項記載のＣＭＯＳ回路。
【請求項１】
しきい電圧の異なるＭＯＳＴを含む半導体装置であって、小さなしきい電圧のＭＯＳＴあるいはデプレッションＭＯＳＴを含む出力段を有し、前記出力段の負荷の電圧振幅は前記出力段を構成するＭＯＳＴのゲート電圧振幅よりも小さい半導体装置。
【請求項２】
前記出力段を構成するＭＯＳＴのゲート部の寄生容量は、前記出力段の負荷の容量よりも小さい請求項１記載の半導体装置。
【請求項３】
前記出力段はｐチャンネルＭＯＳＴとｎチャンネルＭＯＳＴの２個のＭＯＳＴを含み、少なくとも一方の該ＭＯＳＴのしきい電圧が他方のそれよりも大きい請求項１記載の半導体装置。
【請求項４】
異なる大きさのしきい電圧を有する複数のＭＯＳＴからなり異なる電圧振幅で動作する回路であって、該回路の入力電圧を検出する第１のＭＯＳＴと、ゲートの電圧振幅は該入力の電圧振幅よりも大きくドレインの電圧振幅は該ゲートの電圧振幅よりも小さな第２のＭＯＳＴと、第２のＭＯＳＴのゲートに該回路の入力電圧とは無関係な一定の電圧を与える第３のＭＯＳＴからなるＣＭＯＳ回路。
【請求項５】
該第１のＭＯＳＴのしきい電圧は該第３のＭＯＳＴのしきい電圧よりも小さな請求項４記載のＣＭＯＳ回路。
【請求項６】
該第２のＭＯＳＴはデプレッション形のＭＯＳＴである請求項４記載のＣＭＯＳ回路。
【請求項７】
該第１のＭＯＳＴのドレインは該第２のＭＯＳＴのゲートと第３のＭＯＳＴのドレインに接続される請求項４記載のＣＭＯＳ回路。
【請求項８】
該第１のＭＯＳＴのゲート酸化膜は、第２のＭＯＳＴのゲート酸化膜よりも薄くされた請求項４記載のＣＭＯＳ回路。
【請求項９】
出力電圧振幅は０．６Ｖ以下である請求項４乃至８の何れか１項記載のＣＭＯＳ回路。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図２０】
【図２１Ａ】
【図２１Ｂ】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２３Ａ】
【図２３Ｂ】
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【図２５Ａ】
【図２５Ｂ】
【図２５Ｃ】
【図２６】
【図２７】
【図２８Ａ】
【図２８Ｂ】
【図２９】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図２０】
【図２１Ａ】
【図２１Ｂ】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２３Ａ】
【図２３Ｂ】
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【図２５Ａ】
【図２５Ｂ】
【図２５Ｃ】
【図２６】
【図２７】
【図２８Ａ】
【図２８Ｂ】
【図２９】
【公開番号】特開２０１２−５０１０５（Ｐ２０１２−５０１０５Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１１−２１０２７８（Ｐ２０１１−２１０２７８）
【出願日】平成２３年９月２７日（２０１１．９．２７）
【分割の表示】特願２００８−５５１０２３（Ｐ２００８−５５１０２３）の分割
【原出願日】平成１９年１２月１１日（２００７．１２．１１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２３年９月２７日（２０１１．９．２７）
【分割の表示】特願２００８−５５１０２３（Ｐ２００８−５５１０２３）の分割
【原出願日】平成１９年１２月１１日（２００７．１２．１１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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