低電圧デバイス保護付き高電圧複合半導体デバイス
【課題】低電圧デバイス保護付き高電圧複合半導体デバイスを提供する。
【解決手段】電圧保護されたデバイスを含複合半導体デバイスの１つの好適な実現では、ノーマリオフ複合半導体デバイス３００が、第１出力キャパシタンス３１８を有するノーマリオンIII-窒化物パワートランジスタ３１０と、このノーマリオンIII-窒化物パワートランジスタとカスコード接続された低電圧（ＬＶ）デバイス３２０を具えて、このノーマリオフ複合半導体デバイスを形成し、このＬＶデバイスは第２出力キャパシタンス３４８を有する。第１出力キャパシタンス対第２出力キャパシタンスの比率を、ノーマリオンIII-窒化物パワートランジスタのドレイン電圧対ＬＶデバイスの降伏電圧の比率に基づいて設定して、ＬＶデバイスの電圧保護を行う。
【解決手段】電圧保護されたデバイスを含複合半導体デバイスの１つの好適な実現では、ノーマリオフ複合半導体デバイス３００が、第１出力キャパシタンス３１８を有するノーマリオンIII-窒化物パワートランジスタ３１０と、このノーマリオンIII-窒化物パワートランジスタとカスコード接続された低電圧（ＬＶ）デバイス３２０を具えて、このノーマリオフ複合半導体デバイスを形成し、このＬＶデバイスは第２出力キャパシタンス３４８を有する。第１出力キャパシタンス対第２出力キャパシタンスの比率を、ノーマリオンIII-窒化物パワートランジスタのドレイン電圧対ＬＶデバイスの降伏電圧の比率に基づいて設定して、ＬＶデバイスの電圧保護を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
背景
本願は、係属中の米国特許仮出願第６１／４５４７４３号、２０１１年３月２１日出願、発明の名称”III-Nitride Optimized Rugged Cascode Power Device”に基づいて優先権を主張する。この係属中の仮出願の開示は、その全文を参考文献として本明細書に含める。
【背景技術】
【０００２】
Ｉ．定義
本明細書で用いる「III族窒化物」または「III-窒化物」とは、窒素及び少なくとも１つのIII族元素を含む化合物半導体を称し、これらのIII族元素は、アルミニウム(Al)、ガリウム(Ga)、インジウム(In)、及びホウ素(B)を含み、そして、その任意の合金、例えばアルミニウム窒化ガリウム(AlxGa(1-x)N)、インジウム窒化ガリウム(InyGa(1-y)N)、アルミニウムインジウム窒化ガリウム(AlxInyGa(1-x-y)N)、ガリウムヒ素リン窒素(GaAsaPbN(1-a-b))、アルミニウムインジウムガリウムヒ素リン窒素(AlxInyGa(1-x-y)AsaPbN(1-a-b))を含むが、これらに限定されない。III-窒化物は一般に、あらゆる極性も称し、これらの極性は、極性Ga、極性N、半極性または非極性の結晶方位を含むが、これらに限定されない。III-窒化物材料は、ウルツ鉱型、閃亜鉛鉱型、あるいは混合型のポリタイプ（結晶多形）のいずれかを含むこともでき、そして、単結晶（モノクリスタル）、多結晶、または非結晶の結晶構造を含むことができる。
【０００３】
また、本明細書で用いる「ＬＶデバイス」、「低電圧半導体デバイス」、「低電圧トランジスタ」等は、50ボルトまでの標準的電圧範囲を有する低電圧デバイスを称する。標準的電圧範囲は、約0〜50Vの低電圧（ＬＶ）、約50〜200Vの中電圧（ＭＶ）、約200〜1200Vの高電圧（ＨＶ）、及び約1200V以上の超高電圧（ＵＨＶ）を含む。このデバイスは、電界効果トランジスタ（ＦＥＴ）またはダイオード、あるいはＦＥＴとダイオードの組合せを形成するのに適したあらゆる半導体材料で構成することができる。適切な半導体材料は、IV族半導体材料、例えばシリコン、ひずみシリコン、SiGe、及びIII-As、III-P、III-窒化物、またはこれらの合金のいずれをも含むIII-V族材料である。
【０００４】
ＩＩ 背景技術
III-窒化物材料は半導体化合物であり、比較的広幅の直接バンドギャップを有し、強い圧電分極を有する可能性があり、高い破壊電界、高い飽和速度、及び二次元電子ガスの生成を可能にすることができる。その結果、III-窒化物材料は、多くの電力用途、例えばデプレッションモード（例えばノーマリオン）電力用電界効果トランジスタ（ＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、及びダイオードに使用されている。
【０００５】
パワーデバイスのノーマリオフ特性が望ましいパワーマネージメント（電力管理）用途では、デプレッションモードIII-窒化物パワートランジスタを低電圧（ＬＶ）半導体デバイスとカスコード接続して、エンハンスメントモード複合パワーデバイスを形成することができる。しかし、こうした複合デバイスの実用性及び耐久性は、複合デバイス内に含まれるＬＶ半導体デバイスの特性に応じて制限され得る。例えば、複合半導体デバイスの耐久性は、ＬＶ半導体デバイスの降伏電圧によって制限され得る。こうした複合デバイスを、高い電圧スパイクが存在し得るパワーマネージメント（電力管理）システムに適したものとするためには、複合デバイスを、ＬＶデバイスの電圧保護を行うように構成すべきである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許仮出願第６１／４５４０８１号明細書
【特許文献２】米国特許出願公開第１２／４４５１１７号明細書
【特許文献３】米国特許出願公開第１２／６５３２４０号明細書
【特許文献４】米国特許出願公開第１２／９２８１０３号明細書
【特許文献５】米国特許出願公開第１３／０２０２４３号明細書
【発明の概要】
【課題を解決するための手段】
【０００７】
本発明は、低電圧デバイスの保護付きの高電圧複合半導体デバイスに指向したものであり、実質的に、図面の少なくとも１つに示し、及び／またはこの図面に関連して説明し、特許請求の範囲により完全に記載している。
【図面の簡単な説明】
【０００８】
【図１】電圧保護デバイスを含む複合半導体デバイスの１つの好適な実現を示す図である。
【図２】電圧保護デバイスを含む複合半導体デバイスの他の好適な実現を示す図である。
【図３】電圧保護デバイスを含む複合半導体デバイスのより詳細な表現を示す図であり、図１に示す実現に相当する。
【図４Ａ】III-窒化物パワートランジスタの例示的な出力キャパシタンスを示す図である。
【図４Ｂ】図４Ａに示すIII-窒化物パワートランジスタに相当する構造の断面図である。
【発明を実施するための形態】
【０００９】
詳細な説明
以下の説明は、本発明の実施に関連する詳細な情報を含む。本発明は、本明細書に具体的に説明するのとは異なる方法で実施することができることは、当業者の認める所である。本願中の図面及びその詳細な説明は、好適な実施例に指向したものに過ぎない。特に断りのない限り、図面中では、同様の、あるいは対応する要素は、同様の、あるいは対応する参照番号で示すことがある。さらに、本願中の図面及び例示は一般に原寸に比例しておらず、そして、実際の相対寸法に相当することを意図していない。
【００１０】
III-窒化物材料は、例えば、窒化ガリウム(GaN)及びその合金、例えばアルミニウム窒化ガリウム(AlGaN)、インジウム窒化ガリウム(InGaN)、及びアルミニウムインジウム窒化ガリウム(AlInGaN)を含む。これらの材料は半導体化合物であり、比較的広幅の直接バンドギャップ及び強い圧電分極を有し、高い破壊電界、高い飽和速度、及び二次元電子ガス（２−ＤＥＧ：two-dimensional electron gas）の生成を可能にすることができる。その結果、上述したように、GaNのようなIII-窒化物材料は、多くのマイクロエレクトロニクス用途、例えばデプレッションモード（例えばノーマリオン）電力用電界効果トランジスタ（パワーＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、及びダイオードに使用されている。
【００１１】
さらに上述したように、パワーデバイスのノーマリオフ特性が要求されるパワーマネージメント（電力管理）用途では、デプレッションモードIII-窒化物デバイスを低電圧（ＬＶ）半導体デバイスとカスコード接続して、エンハンスメントモード複合パワーデバイスを形成することができる。しかし、こうした複合デバイスの実用性及び耐久性は、ノーマリオンIII-窒化物パワーデバイスとカスコード接続したＬＶ半導体デバイスの特性に応じて制限され得る。例えば、複合デバイスの耐久性は、ＬＶ半導体デバイスの降伏電圧によって制限され得る。こうした複合デバイスを、高い電圧スパイクが存在し得るパワーマネージメント（電力管理）システムに適したものとするためには、複合デバイスを、ＬＶデバイスの電圧保護を行うように構成すべきである。
【００１２】
さらに、パワーマネージメントシステム内での動作に適した実用的な複合デバイスを作製するためには、この複合デバイスは、１０年以上のような長年の信頼性ある動作を提供するように設計すべきである。しかし、こうした結果を達成するためには、上記カスコード接続したデバイス構成は、含まれるデバイスのサイズ、並びに、例えば降伏電圧及び出力キャパシタンスのようなデバイス特性に関する最適化を必要とし得る。
【００１３】
本願は、例えばシリコンで形成されたＬＶIV族半導体デバイスのような電圧保護されたデバイスを含む複合半導体デバイスに指向したものである。１つの実現によれば、複合半導体デバイスは、第１出力キャパシタンスを有するIII-窒化物パワートランジスタ、及びこのIII-窒化物パワートランジスタとカスコード接続された、第２出力キャパシタンスを有するＬＶデバイスを含むことができる。ＬＶデバイスと、例えばノーマリオンデバイスとすることのできるIII-窒化物パワートランジスタとのカスコード結合は、ノーマリオフ複合デバイスを形成するように実現することができる。本明細書に開示するように、この複合半導体デバイスは、第１出力キャパシタンス対第２出力キャパシタンスの比率が、III-窒化物パワートランジスタのドレイン電圧対ＬＶデバイスの降伏電圧に基づいて設定されて、ＬＶデバイスの電圧保護を行うように構成することができる。
【００１４】
図１を参照すれば、図１は、複合半導体デバイスの１つの好適な実現を示す。図１に示すように、複合半導体デバイス１００は、III-窒化物パワートランジスタ１１０、及びIII-窒化物パワートランジスタ１１０とカスコード接続されたＬＶデバイス１２０を含む。図１にさらに示すように、ＬＶデバイス１２０は、ＬＶトランジスタ１４０及びＬＶダイオード１３０を含む。図１には、複合半導体デバイス１００の複合ソース端子１０２、複合ドレイン端子１０４、及び複合ゲート端子１０６も示す。
【００１５】
III-窒化物パワートランジスタ１１０は、窒化ガリウム(GaN)で形成することができ、そして、例えば絶縁ゲートＦＥＴ（ＩＧＦＥＴ：insulated-gate FET）またはヘテロ構造ＦＥＴ（heterostructure FET）として実現することができる。１つの実現では、III-窒化物パワートランジスタ１１０は、金属−絶縁体−半導体ＦＥＴ（ＭＩＳＦＥＴ（metal-insulator-semiconductor FET）またはＭＩＳＨＦＥＴ）、例えば金属酸化膜半導体ＦＥＴ（ＭＯＳＦＥＴ）の形をとることができる。その代わりに、ＨＦＥＴとして実現する場合、III-窒化物パワートランジスタ１１０は、２−ＤＥＧを形成するように構成されたＨＥＭＴとすることができる。１つの実現によれば、例えば、III-窒化物パワートランジスタ１１０、例えば、III-窒化物電界効果トランジスタ（III-Ｎ ＦＥＴ）またはIII-窒化物高電子移動度トランジスタ（III-Ｎ ＨＥＭＴ）は、約600Vのドレイン電圧を維持するように構成され、約40Vのゲート定格を有する高電圧（ＨＶ）デバイスとすることができる。なお、一部の実現では、複合半導体デバイス１００は、III-窒化物ＦＥＴまたはＨＥＭＴの代わりに絶縁ゲートバイポーラトランジスタを、パワーデバイスとして利用することができる。
【００１６】
ＬＶデバイス１２０は、ＬＶトランジスタ１４０及びＬＶダイオード１３０を含むように示している。一部の実現では、ＬＶダイオード１３０は、単にＬＶトランジスタ１４０のボディダイオードとすることができるのに対し、他の実現では、ＬＶダイオード１３０は、図１に示すようにＬＶトランジスタ１４０に結合されたディスクリート（個別）ダイオードとして、ＬＶデバイス１２０を形成することができる。ＬＶデバイス１２０は、ＬＶIV族デバイス、例えば約25Vの降伏電圧を有するシリコンデバイスとして実現することができる。１つの実現によれば、ＬＶデバイス１２０は、例えばＬＶボディダイオード１３０を含むシリコンＭＩＳＦＥＴまたはＭＯＳＦＥＴとすることができる。
【００１７】
上記の、III-窒化物パワートランジスタ１１０とＬＶデバイス１２０とのカスコード結合が複合半導体デバイス１００を形成し、図１に示す実現によれば、複合半導体デバイス１００は三端子複合デバイスとなり、この三端子複合デバイスは実際に、ＬＶデバイス１２０によって提供される複合ソース端子１０２及び複合ゲート端子１０６、及びIII-窒化物パワートランジスタ１１０によって提供される複合ドレイン端子１０４を有するＦＥＴとして機能する。さらに、そして以下でより詳細に説明するように、複合半導体デバイス１００は、ＬＶデバイス１２０の電圧保護を行うように構成されたＨＶ複合デバイスとして実現される。
【００１８】
以下、図２を参照し、図２は、電圧保護されたデバイスを含む複合半導体デバイスの他の実現を示す。図２に示すように、複合半導体デバイス２００は、III-窒化物パワートランジスタ２１０、及びIII-窒化物パワートランジスタ２１０とカスコード接続されたＬＶデバイス２２０を含む。III-窒化物パワートランジスタ２１０は、ソース２１２、ドレイン２１４、及びゲート２１６を含むように示している。III-窒化物パワートランジスタ２１０は、例えばIII-窒化物電界効果トランジスタ（III-Ｎ ＦＥＴ）またはIII-窒化物高電子移動度トランジスタ（III-Ｎ ＨＥＭＴ）とすることができ、図１のIII-窒化物パワートランジスタ１１０に相当し、そして、前のIII-窒化物パワートランジスタ１１０に起因する上記のあらゆる特徴を共有することができる。図２には、複合半導体デバイス２００の複合アノード端子２０３及び複合カソード端子２０５も示す。
【００１９】
図２に示す実現によれば、ＬＶデバイス２２０は、アノード２２３及びカソード２２５を含むＬＶダイオードであり、例えばシリコンダイオードのようなＬＶIV族ダイオードとして実現することができる。ＬＶデバイス２２０は、III-窒化物パワートランジスタ２１０とカスコード接続されて、複合半導体デバイス２００を形成する。即ち、ＬＶデバイス２２０のカソード２２５は、III-窒化物パワートランジスタ２１０のソース２１２に結合され、ＬＶデバイス２２０のアノード２２３は、複合半導体デバイス２００の複合アノード端子２０３を提供し、III-窒化物パワートランジスタ２１０のドレイン２１４は、複合半導体デバイス２００の複合カソード端子２０５を提供し、III-窒化物パワートランジスタ２１０のゲート２１６は、ＬＶデバイス２２０のアノード２２３に結合されている。
【００２０】
III-窒化物パワートランジスタ２１０とＬＶデバイス２２０とのカスコード結合が複合半導体デバイス２００を形成し、図２に示す実現によれば、複合半導体デバイス２００は、ダイオードとして機能する複合二端子デバイスとなり、このダイオードは、ＬＶデバイス２２０によって提供される複合アノード端子２０３、及びIII-窒化物パワートランジスタ２１０によって提供されるカソード端子２０５を有する。さらに、そして以下でより詳細に説明するように、複合半導体デバイス２００は、ＬＶデバイス２２０の電圧保護を行うように構成された複合デバイスとして実現することができる。
【００２１】
続いて図３を参照し、図３は、電圧保護デバイスを含む複合半導体デバイスのより詳細な表現を示し、図１に示す実現に相当する。複合半導体デバイス３００は、III-窒化物パワートランジスタ３１０、及びIII-窒化物パワートランジスタ３１０とカスコード接続されたＬＶデバイス３２０を含み、III-窒化物パワートランジスタ３１０は、例えばIII-窒化物電界効果トランジスタ（III-Ｎ ＦＥＴ）またはIII-窒化物高電子移動度トランジスタ（III-Ｎ ＨＥＭＴ）とすることができる。図３にさらに示すように、ＬＶデバイス３２０は、ＬＶトランジスタ３４０及びＬＶダイオード３３０を含み、ＬＶダイオード３３０は、例えばＬＶトランジスタ３４０のボディダイオードとすることができる。図３には、複合半導体デバイス３３０の複合ソース端子３０２、複合ドレイン端子３０４、及び複合ゲート端子３０６、並びに、III-窒化物パワートランジスタ３１０の両端子間で測った第１出力キャパシタンス３１８（Ｃ１）、ＬＶデバイス３２０（例えば、ＬＶダイオード３３０を有するＬＶトランジスタ３４０）の両端子間で測った第２出力キャパシタンス３４８（Ｃ２）、及びインダクタンス３０７も示す。
【００２２】
複合ソース端子３０２、複合ドレイン端子３０４、複合ゲート端子３０６を有し、III-窒化物パワートランジスタ３１０を、ＬＶトランジスタ３４０及びＬＶダイオード３３０を含むＬＶデバイス３２０と組み合わせて形成される複合半導体デバイス３００は、図１の、複合ソース端子１０２、複合ドレイン端子１０４、複合ゲート端子１０６を有し、III-窒化物パワートランジスタ１１０を、ＬＶトランジスタ１４０及びＬＶダイオード１３０を含むＬＶデバイス１２０と組み合わせて形成される複合半導体デバイス１００に相当し、これらの対応する特徴要素に起因する上記のあらゆる特徴を共有することができる。
【００２３】
図３に示すように、ＬＶトランジスタ３４０は、III-窒化物パワートランジスタ３１０とカスコード接続されて複合半導体デバイス３００を形成する。即ち、ＬＶトランジスタ３４０のドレイン３４４はIII-窒化物パワートランジスタ３１０のソース３１２に結合され、ＬＶトランジスタ３４０のソース３４２は複合半導体デバイス３００の複合ソース端子を提供し、ＬＶトランジスタ３４０のゲート３５０は複合半導体デバイス３００の複合ゲート端子３０６を提供する。さらに、III-窒化物３１０のドレイン３１４は複合半導体デバイス３００の複合ドレイン端子３０４を提供し、III-窒化物パワートランジスタ３１０のゲート３１６はＬＶトランジスタ３４０のソース３４２に結合されている。
【００２４】
以下、ノーマリオンIII-窒化物パワートランジスタ３１０とカスコード接続したＬＶトランジスタ３４０で形成されたノーマリオフデバイスとして実現される複合半導体デバイス３００の動作を、特定のパラメータを参照して説明するが、これらのパラメータは例示に過ぎない。例えば、III-窒化物パワートランジスタ３１０がオン状態である間は、複合半導体デバイス３００の複合ドレイン端子３０４の電圧が増加すると共に、逆バイアスされたＬＶダイオード３３０の両端に数ボルト（例えば約10V）が現れる。この電圧は反転されて、III-窒化物パワートランジスタ３１０のゲート３１６に（例えば約-10Vのゲート電圧として）印加される。これに応答して、III-窒化物パワートランジスタ３１０はターンオフし（例えば、約-7Vのピンチ電圧を有し）、複合ドレイン端子３０４におけるドレイン電圧の追加的増加は、III-窒化物パワートランジスタ３１０のドレイン３１４とソース３１２との間で支えられる。結果的に、ＬＶトランジスタ３４０及びＬＶダイオード３３０は一般に、上記最初の数Ｖ（例えば約10V）を超える電圧に耐える必要はない。
【００２５】
しかし、ＬＶトランジスタ３４０及びＬＶダイオード３３０の効果的な電圧保護を行うためには、ＬＶトランジスタ３４０のドレイン３４４の電圧が、ＬＶデバイス３２０の定格降伏電圧（例えば約25V）を超えて上昇しないことを、より高い信頼性で確立することが重要である。１つの実現では、III-窒化物パワートランジスタ３１０のピンチオフ電圧を、ゲート３１６の定格降伏電圧に合わせて最適化することが有利であり得る。換言すれば、このピンチオフ電圧は、III-窒化物パワートランジスタ３１０が、ゲート３１６の定格電圧を超える前にターンオフするように設計することができる。例えば、約-7Vのピンチオフ電圧は、ゲート３１６の定格電圧（例えば、約40V）を超えず、ＬＶトランジスタ３４０の降伏電圧（例えば、約25V）も超えないまま、III-窒化物パワートランジスタ３１０がターンオフすることを保証する。なお、説明した最適化は、直流（ＤＣ）動作条件にも当てはまる。その代わりに、あるいはこれに加えて、ＬＶトランジスタ３４０は、反復的電子なだれ（アバランシェ）の能力を有して、機能信頼性を継続しながら、サイクル毎に電子なだれ領域に入ることができるように構成することができる。
【００２６】
ＬＶトランジスタ３４０のドレイン３４４の電圧は、ＬＶダイオード３３０のリーク（漏洩）電流によっても悪影響され得る。その結果、ＬＶダイオード３３０は、そのリーク逆電流が、種々の温度範囲及び動作電圧範囲にわたって特定値を超えないように設計する必要があり得る。結果的に、特定の実現では、例えば、上昇した温度でより大きいリークを現しやすいショットキーダイオードではなく、ＭＯＳ型シリコンダイオードを利用することが好ましいことがある。ＬＶダイオード３３０は一般に、ダイ上のＬＶトランジスタ３４０が製造される集積部分であり、ＬＶダイオード３３０に当てられるこの領域が、リーク逆電流の一因となり得る。
【００２７】
これに加えて、複合半導体デバイス１００がオフ状態である際は、ＬＶダイオード３３０がリーク電流を現して、ノーマリオンIII-窒化物パワートランジスタ３１０に、同程度の支援的なリーク電流を供給させ得る。このことは、複合半導体デバイス３００に不安定性を生じさせ得るし、III-窒化物パワートランジスタ３１０のゲート３１６を絶縁するために使用するゲート絶縁体を断裂させる可能性がある。こうした影響を軽減するために、一部の実現では、複合半導体デバイス３００はさらに電流源を含むことができ、この電流源は恐らくは、米国特許仮出願第６１／４５４０８１号明細書（特許文献１）、発明の名称”Improved High Voltage Rectifier and Switching Circuits”、２０１１年３月１８日出願に開示されたような、第２のノーマリオンIII-窒化物デバイスを含み、特許文献１は、その全文を参考文献として本明細書に含める。
【００２８】
ＬＶダイオード３３０のサイズは、例えば、順方向モードで電流がダイオードを通って流れる順方向動作向けにも、有利に最適化することができる。このダイオードのサイズは、当該ダイオードに大きな電圧が現れるほど小さくすることはできない、というのは、この大きな電圧は、ＬＶトランジスタ３４０のドレイン３４４を、III-窒化物パワートランジスタ３１０のゲート３１６に対してプルダウンし、このことは、複合半導体デバイス３００の信頼性を損ない得るからである。従って、ＬＶダイオード３３０は、ＬＶダイオード３３０の端子間に小さい電圧しか現れないままで、順方向の過渡電流を受け入れられるようなサイズにすべきである。
【００２９】
出願人が本明細書でされに教示するように、ＬＶトランジスタ３４０及びＬＶダイオード３３０の電圧保護は、III-窒化物パワートランジスタ３１０及びＬＶデバイス３２０の最適化、例えば、それぞれの出力キャパシタンス３１８及び３４８の最適化によって行うことができる。例えば、出力キャパシタンス３１８対出力キャパシタンス３４８の比率は、III-窒化物パワートランジスタのドレイン電圧対ＬＶデバイス３２０の降伏電圧の比率に基づいて設定して、ＬＶデバイス３２０の電圧保護を行うことができる。
【００３０】
例として、交流（ＡＣ）動作条件については、III-窒化物パワートランジスタ３１０の出力キャパシタンス３１８（Ｃ１）及びＬＶデバイス３２０の出力キャパシタンス３４８（Ｃ２）は、次式によって記述することができる：
【数１】
【００３１】
さらに、過渡動作中には、ＬＶトランジスタ３４０のドレイン３４４の電圧は、出力キャパシタンス３１８と３４８との比率によって、次式のように設定される：
式２： ＶLV_drain＝ＶComposite_drain×Ｃ２(Ｃ１＋Ｃ２)
【００３２】
上述した、複合ドレイン端子の電圧（例えば600V）及びＬＶデバイス３２０の降伏電圧（例えば25V）は、次の結果１を生じさせる：
結果１：(Ｃ１＋Ｃ２)／Ｃ２≒24、または等価的にＣ１／Ｃ２≒23
【００３３】
結果１に基づき、出力キャパシタンス３１８及び３４８をこの比率を満足するように設計して、ＬＶデバイス３２０の電圧保護を行うことができる。他の実現では、複合ドレイン端子の電圧が、例えば約100Vから約1200Vまでの範囲にすることができるのに対し、ＬＶデバイス３２０の降伏電圧は、約10Vから約50Vまでの範囲内に入ることができる。従って、上記の結果１によれば、Ｃ１対Ｃ２の比率は、約120未満であることを想定することができる（即ち、Ｃ１／Ｃ２は、ＬＶデバイス３２０の降伏電圧範囲及び上述した複合ドレイン端子の電圧に合わせて、約1から約119までの範囲とすることができる）。
【００３４】
図４Ａ及び４Ｂを参照すれば、図４Ａは、III-窒化物パワートランジスタ４１０Ａの例示的な出力キャパシタンスを示すのに対し、図４Ｂは、図４ＡのIII-窒化物パワートランジスタ４１０Ａに相当する構造４１０Ｂの断面図を示す。図４Ａ及び４Ｂに示すように、III-窒化物パワートランジスタ４１０Ａ／４１０Ｂは、ソース４１２、ドレイン４１４、及びゲート４１６を含み、出力キャパシタンス４１８を生成し、これらはそれぞれ、図３のソース３１２、ドレイン３１４、ゲート３１６、出力キャパシタンス３１８に相当する。これに加えて、図４Ｂは、基板４６０、III-窒化物層４６２及びAlGaN層４６４を含む代表的なヘテロ構造、絶縁体４６６、ソース金属４７１、ドレイン金属４７２、及びドレイン金属４７２をその上方にあるソース金属４７１から隔てる距離４６１を示す。図４Ｂより明らかなように、出力キャパシタンス４１８（Ｃ１）は、デバイスのレイアウトに応じて変化し得る。より具体的には、ソース金属４７１とドレイン金属４７２とのオーバラップ（重なり）は、Ｃ１の特定値を目標にして、絶縁体４６６の特性と組み合わせて慎重に設計し形成することができる。
【００３５】
なお、Ｃ１とＣ２との比率を、図３を参照して説明したように設定すると、ＬＶデバイス３２０の出力キャパシタンス３４８（Ｃ２）を特定限界を超えて増加させることは、一般に実行不可能である。例えば、ＬＶデバイス３２０の過度の出力変化は、複合半導体デバイス３００の低い逆方向回復電荷（Ｑrr）に関連する性能改善を低下させ得る。
【００３６】
図３の参照を続ければ、III-窒化物トランジスタ３１０のレイアウトの最適化、または半導体パッケージの寄生パラメータの低減のいずれかによって、インダクタンス３０７を最小化することが有利であり得ることもわかる。１つの実現では、例えば、米国特許出願公開第１２／４４５１１７号明細書（特許文献２）、発明の名称”Monolithic Vertically Integrated Composite Group III-V and Group IV Semiconductor Device and Method for Fabricating Same”、２００９年５月２８日出願、２０１１年３月２９日に米国特許第７９１５６４５号として特許付与、並びに米国特許公開出願第１２／６５３２４０号明細書（特許文献３）、発明の名称”Highly Conductive Source/Drain Contacts in III-Nitride Transistors”、２００９年１２月１０日出願、米国特許出願公開第１２／９２８１０３号明細書（特許文献４）、発明の名称”Monolithic Integration of Silicon and Group III-V Devices”、２０１０年１２月３日出願、及び米国特許出願公開第１３／０２０２４３号明細書（特許文献５）、発明の名称”Efficient High Voltage Switching Circuits and Monolithic Integration of Same”、２０１１年２月３日出願に開示されているように、III-窒化物パワートランジスタ３１０とＬＶデバイス３２０とをモノリシック集積することができ、これらの特許文献の各々は、その全文を参考文献として本明細書に含める。
【００３７】
従って、本明細書に開示する複合半導体デバイスは、電圧保護されたＬＶデバイスを含むＨＶパワーデバイスの実現を可能にする。その結果、ＬＶIV族デバイスを有利にノーマリオンIII-窒化物パワートランジスタとカスコード接続して、高い耐久性及び電圧破壊に対する増強された耐性を示す、頑丈なノーマリオフＨＶ複合デバイスを形成することができる。
【００３８】
以上の説明より、本願に記載した概念を、これらの概念の範囲を逸脱することなしに、種々の技術を用いて実現することができることは明らかである。さらに、これらの概念は特定の実現を具体的に参照して説明しているが、これらの概念の範囲を逸脱することなしに、その形態及び細部に変更を加えることができることは、当業者の認める所である。こうしたものとして、説明した実現は、あらゆる点で例示的であり限定的ではないと考えるべきである。また、本願は、本明細書に記載した特定の実現に限定されず、本開示の範囲を逸脱することなしに、多数の再構成、変更及び代替が可能であることも明らかである。
【符号の説明】
【００３９】
１００ 複合半導体デバイス
１０２ 複合ソース端子
１０４ 複合ドレイン端子
１０６ 複合ゲート端子
１１０ III-窒化物パワートランジスタ
１２０ ＬＶデバイス
１３０ ＬＶダイオード
１４０ ＬＶトランジスタ
２００ 複合半導体デバイス
２０３ 複合アノード端子
２０５ 複合カソード端子
２１０ III-窒化物パワートランジスタ
２１２ ソース
２１４ ドレイン
２１６ ゲート
２２０ ＬＶデバイス
２２３ アノード
２２５ カソード
３００ 複合半導体デバイス
３０２ 複合ソース端子
３０４ 複合ドレイン端子
３０６ 複合ゲート端子
３０７ インダクタンス
３１０ III-窒化物パワートランジスタ
３１２ ソース
３１４ ドレイン
３１６ ゲート
３１８ 第１出力キャパシタンス
３２０ ＬＶデバイス
３３０ ＬＶダイオード
３４０ ＬＶトランジスタ
３４２ ソース
３４４ ドレイン
３４８ 第２出力キャパシタンス
３５０ ゲート
４１０Ａ、４１０Ｂ III-窒化物パワートランジスタ
４１２ ソース
４１４ ドレイン
４１６ ゲート
４１８ 出力キャパシタンス
４６０ 基板
４６２ III-窒化物層
４６４ AlGaN層
４６６ 絶縁体
４７１ ソース金属
４７２ ドレイン金属
【技術分野】
【０００１】
背景
本願は、係属中の米国特許仮出願第６１／４５４７４３号、２０１１年３月２１日出願、発明の名称”III-Nitride Optimized Rugged Cascode Power Device”に基づいて優先権を主張する。この係属中の仮出願の開示は、その全文を参考文献として本明細書に含める。
【背景技術】
【０００２】
Ｉ．定義
本明細書で用いる「III族窒化物」または「III-窒化物」とは、窒素及び少なくとも１つのIII族元素を含む化合物半導体を称し、これらのIII族元素は、アルミニウム(Al)、ガリウム(Ga)、インジウム(In)、及びホウ素(B)を含み、そして、その任意の合金、例えばアルミニウム窒化ガリウム(AlxGa(1-x)N)、インジウム窒化ガリウム(InyGa(1-y)N)、アルミニウムインジウム窒化ガリウム(AlxInyGa(1-x-y)N)、ガリウムヒ素リン窒素(GaAsaPbN(1-a-b))、アルミニウムインジウムガリウムヒ素リン窒素(AlxInyGa(1-x-y)AsaPbN(1-a-b))を含むが、これらに限定されない。III-窒化物は一般に、あらゆる極性も称し、これらの極性は、極性Ga、極性N、半極性または非極性の結晶方位を含むが、これらに限定されない。III-窒化物材料は、ウルツ鉱型、閃亜鉛鉱型、あるいは混合型のポリタイプ（結晶多形）のいずれかを含むこともでき、そして、単結晶（モノクリスタル）、多結晶、または非結晶の結晶構造を含むことができる。
【０００３】
また、本明細書で用いる「ＬＶデバイス」、「低電圧半導体デバイス」、「低電圧トランジスタ」等は、50ボルトまでの標準的電圧範囲を有する低電圧デバイスを称する。標準的電圧範囲は、約0〜50Vの低電圧（ＬＶ）、約50〜200Vの中電圧（ＭＶ）、約200〜1200Vの高電圧（ＨＶ）、及び約1200V以上の超高電圧（ＵＨＶ）を含む。このデバイスは、電界効果トランジスタ（ＦＥＴ）またはダイオード、あるいはＦＥＴとダイオードの組合せを形成するのに適したあらゆる半導体材料で構成することができる。適切な半導体材料は、IV族半導体材料、例えばシリコン、ひずみシリコン、SiGe、及びIII-As、III-P、III-窒化物、またはこれらの合金のいずれをも含むIII-V族材料である。
【０００４】
ＩＩ 背景技術
III-窒化物材料は半導体化合物であり、比較的広幅の直接バンドギャップを有し、強い圧電分極を有する可能性があり、高い破壊電界、高い飽和速度、及び二次元電子ガスの生成を可能にすることができる。その結果、III-窒化物材料は、多くの電力用途、例えばデプレッションモード（例えばノーマリオン）電力用電界効果トランジスタ（ＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、及びダイオードに使用されている。
【０００５】
パワーデバイスのノーマリオフ特性が望ましいパワーマネージメント（電力管理）用途では、デプレッションモードIII-窒化物パワートランジスタを低電圧（ＬＶ）半導体デバイスとカスコード接続して、エンハンスメントモード複合パワーデバイスを形成することができる。しかし、こうした複合デバイスの実用性及び耐久性は、複合デバイス内に含まれるＬＶ半導体デバイスの特性に応じて制限され得る。例えば、複合半導体デバイスの耐久性は、ＬＶ半導体デバイスの降伏電圧によって制限され得る。こうした複合デバイスを、高い電圧スパイクが存在し得るパワーマネージメント（電力管理）システムに適したものとするためには、複合デバイスを、ＬＶデバイスの電圧保護を行うように構成すべきである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許仮出願第６１／４５４０８１号明細書
【特許文献２】米国特許出願公開第１２／４４５１１７号明細書
【特許文献３】米国特許出願公開第１２／６５３２４０号明細書
【特許文献４】米国特許出願公開第１２／９２８１０３号明細書
【特許文献５】米国特許出願公開第１３／０２０２４３号明細書
【発明の概要】
【課題を解決するための手段】
【０００７】
本発明は、低電圧デバイスの保護付きの高電圧複合半導体デバイスに指向したものであり、実質的に、図面の少なくとも１つに示し、及び／またはこの図面に関連して説明し、特許請求の範囲により完全に記載している。
【図面の簡単な説明】
【０００８】
【図１】電圧保護デバイスを含む複合半導体デバイスの１つの好適な実現を示す図である。
【図２】電圧保護デバイスを含む複合半導体デバイスの他の好適な実現を示す図である。
【図３】電圧保護デバイスを含む複合半導体デバイスのより詳細な表現を示す図であり、図１に示す実現に相当する。
【図４Ａ】III-窒化物パワートランジスタの例示的な出力キャパシタンスを示す図である。
【図４Ｂ】図４Ａに示すIII-窒化物パワートランジスタに相当する構造の断面図である。
【発明を実施するための形態】
【０００９】
詳細な説明
以下の説明は、本発明の実施に関連する詳細な情報を含む。本発明は、本明細書に具体的に説明するのとは異なる方法で実施することができることは、当業者の認める所である。本願中の図面及びその詳細な説明は、好適な実施例に指向したものに過ぎない。特に断りのない限り、図面中では、同様の、あるいは対応する要素は、同様の、あるいは対応する参照番号で示すことがある。さらに、本願中の図面及び例示は一般に原寸に比例しておらず、そして、実際の相対寸法に相当することを意図していない。
【００１０】
III-窒化物材料は、例えば、窒化ガリウム(GaN)及びその合金、例えばアルミニウム窒化ガリウム(AlGaN)、インジウム窒化ガリウム(InGaN)、及びアルミニウムインジウム窒化ガリウム(AlInGaN)を含む。これらの材料は半導体化合物であり、比較的広幅の直接バンドギャップ及び強い圧電分極を有し、高い破壊電界、高い飽和速度、及び二次元電子ガス（２−ＤＥＧ：two-dimensional electron gas）の生成を可能にすることができる。その結果、上述したように、GaNのようなIII-窒化物材料は、多くのマイクロエレクトロニクス用途、例えばデプレッションモード（例えばノーマリオン）電力用電界効果トランジスタ（パワーＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、及びダイオードに使用されている。
【００１１】
さらに上述したように、パワーデバイスのノーマリオフ特性が要求されるパワーマネージメント（電力管理）用途では、デプレッションモードIII-窒化物デバイスを低電圧（ＬＶ）半導体デバイスとカスコード接続して、エンハンスメントモード複合パワーデバイスを形成することができる。しかし、こうした複合デバイスの実用性及び耐久性は、ノーマリオンIII-窒化物パワーデバイスとカスコード接続したＬＶ半導体デバイスの特性に応じて制限され得る。例えば、複合デバイスの耐久性は、ＬＶ半導体デバイスの降伏電圧によって制限され得る。こうした複合デバイスを、高い電圧スパイクが存在し得るパワーマネージメント（電力管理）システムに適したものとするためには、複合デバイスを、ＬＶデバイスの電圧保護を行うように構成すべきである。
【００１２】
さらに、パワーマネージメントシステム内での動作に適した実用的な複合デバイスを作製するためには、この複合デバイスは、１０年以上のような長年の信頼性ある動作を提供するように設計すべきである。しかし、こうした結果を達成するためには、上記カスコード接続したデバイス構成は、含まれるデバイスのサイズ、並びに、例えば降伏電圧及び出力キャパシタンスのようなデバイス特性に関する最適化を必要とし得る。
【００１３】
本願は、例えばシリコンで形成されたＬＶIV族半導体デバイスのような電圧保護されたデバイスを含む複合半導体デバイスに指向したものである。１つの実現によれば、複合半導体デバイスは、第１出力キャパシタンスを有するIII-窒化物パワートランジスタ、及びこのIII-窒化物パワートランジスタとカスコード接続された、第２出力キャパシタンスを有するＬＶデバイスを含むことができる。ＬＶデバイスと、例えばノーマリオンデバイスとすることのできるIII-窒化物パワートランジスタとのカスコード結合は、ノーマリオフ複合デバイスを形成するように実現することができる。本明細書に開示するように、この複合半導体デバイスは、第１出力キャパシタンス対第２出力キャパシタンスの比率が、III-窒化物パワートランジスタのドレイン電圧対ＬＶデバイスの降伏電圧に基づいて設定されて、ＬＶデバイスの電圧保護を行うように構成することができる。
【００１４】
図１を参照すれば、図１は、複合半導体デバイスの１つの好適な実現を示す。図１に示すように、複合半導体デバイス１００は、III-窒化物パワートランジスタ１１０、及びIII-窒化物パワートランジスタ１１０とカスコード接続されたＬＶデバイス１２０を含む。図１にさらに示すように、ＬＶデバイス１２０は、ＬＶトランジスタ１４０及びＬＶダイオード１３０を含む。図１には、複合半導体デバイス１００の複合ソース端子１０２、複合ドレイン端子１０４、及び複合ゲート端子１０６も示す。
【００１５】
III-窒化物パワートランジスタ１１０は、窒化ガリウム(GaN)で形成することができ、そして、例えば絶縁ゲートＦＥＴ（ＩＧＦＥＴ：insulated-gate FET）またはヘテロ構造ＦＥＴ（heterostructure FET）として実現することができる。１つの実現では、III-窒化物パワートランジスタ１１０は、金属−絶縁体−半導体ＦＥＴ（ＭＩＳＦＥＴ（metal-insulator-semiconductor FET）またはＭＩＳＨＦＥＴ）、例えば金属酸化膜半導体ＦＥＴ（ＭＯＳＦＥＴ）の形をとることができる。その代わりに、ＨＦＥＴとして実現する場合、III-窒化物パワートランジスタ１１０は、２−ＤＥＧを形成するように構成されたＨＥＭＴとすることができる。１つの実現によれば、例えば、III-窒化物パワートランジスタ１１０、例えば、III-窒化物電界効果トランジスタ（III-Ｎ ＦＥＴ）またはIII-窒化物高電子移動度トランジスタ（III-Ｎ ＨＥＭＴ）は、約600Vのドレイン電圧を維持するように構成され、約40Vのゲート定格を有する高電圧（ＨＶ）デバイスとすることができる。なお、一部の実現では、複合半導体デバイス１００は、III-窒化物ＦＥＴまたはＨＥＭＴの代わりに絶縁ゲートバイポーラトランジスタを、パワーデバイスとして利用することができる。
【００１６】
ＬＶデバイス１２０は、ＬＶトランジスタ１４０及びＬＶダイオード１３０を含むように示している。一部の実現では、ＬＶダイオード１３０は、単にＬＶトランジスタ１４０のボディダイオードとすることができるのに対し、他の実現では、ＬＶダイオード１３０は、図１に示すようにＬＶトランジスタ１４０に結合されたディスクリート（個別）ダイオードとして、ＬＶデバイス１２０を形成することができる。ＬＶデバイス１２０は、ＬＶIV族デバイス、例えば約25Vの降伏電圧を有するシリコンデバイスとして実現することができる。１つの実現によれば、ＬＶデバイス１２０は、例えばＬＶボディダイオード１３０を含むシリコンＭＩＳＦＥＴまたはＭＯＳＦＥＴとすることができる。
【００１７】
上記の、III-窒化物パワートランジスタ１１０とＬＶデバイス１２０とのカスコード結合が複合半導体デバイス１００を形成し、図１に示す実現によれば、複合半導体デバイス１００は三端子複合デバイスとなり、この三端子複合デバイスは実際に、ＬＶデバイス１２０によって提供される複合ソース端子１０２及び複合ゲート端子１０６、及びIII-窒化物パワートランジスタ１１０によって提供される複合ドレイン端子１０４を有するＦＥＴとして機能する。さらに、そして以下でより詳細に説明するように、複合半導体デバイス１００は、ＬＶデバイス１２０の電圧保護を行うように構成されたＨＶ複合デバイスとして実現される。
【００１８】
以下、図２を参照し、図２は、電圧保護されたデバイスを含む複合半導体デバイスの他の実現を示す。図２に示すように、複合半導体デバイス２００は、III-窒化物パワートランジスタ２１０、及びIII-窒化物パワートランジスタ２１０とカスコード接続されたＬＶデバイス２２０を含む。III-窒化物パワートランジスタ２１０は、ソース２１２、ドレイン２１４、及びゲート２１６を含むように示している。III-窒化物パワートランジスタ２１０は、例えばIII-窒化物電界効果トランジスタ（III-Ｎ ＦＥＴ）またはIII-窒化物高電子移動度トランジスタ（III-Ｎ ＨＥＭＴ）とすることができ、図１のIII-窒化物パワートランジスタ１１０に相当し、そして、前のIII-窒化物パワートランジスタ１１０に起因する上記のあらゆる特徴を共有することができる。図２には、複合半導体デバイス２００の複合アノード端子２０３及び複合カソード端子２０５も示す。
【００１９】
図２に示す実現によれば、ＬＶデバイス２２０は、アノード２２３及びカソード２２５を含むＬＶダイオードであり、例えばシリコンダイオードのようなＬＶIV族ダイオードとして実現することができる。ＬＶデバイス２２０は、III-窒化物パワートランジスタ２１０とカスコード接続されて、複合半導体デバイス２００を形成する。即ち、ＬＶデバイス２２０のカソード２２５は、III-窒化物パワートランジスタ２１０のソース２１２に結合され、ＬＶデバイス２２０のアノード２２３は、複合半導体デバイス２００の複合アノード端子２０３を提供し、III-窒化物パワートランジスタ２１０のドレイン２１４は、複合半導体デバイス２００の複合カソード端子２０５を提供し、III-窒化物パワートランジスタ２１０のゲート２１６は、ＬＶデバイス２２０のアノード２２３に結合されている。
【００２０】
III-窒化物パワートランジスタ２１０とＬＶデバイス２２０とのカスコード結合が複合半導体デバイス２００を形成し、図２に示す実現によれば、複合半導体デバイス２００は、ダイオードとして機能する複合二端子デバイスとなり、このダイオードは、ＬＶデバイス２２０によって提供される複合アノード端子２０３、及びIII-窒化物パワートランジスタ２１０によって提供されるカソード端子２０５を有する。さらに、そして以下でより詳細に説明するように、複合半導体デバイス２００は、ＬＶデバイス２２０の電圧保護を行うように構成された複合デバイスとして実現することができる。
【００２１】
続いて図３を参照し、図３は、電圧保護デバイスを含む複合半導体デバイスのより詳細な表現を示し、図１に示す実現に相当する。複合半導体デバイス３００は、III-窒化物パワートランジスタ３１０、及びIII-窒化物パワートランジスタ３１０とカスコード接続されたＬＶデバイス３２０を含み、III-窒化物パワートランジスタ３１０は、例えばIII-窒化物電界効果トランジスタ（III-Ｎ ＦＥＴ）またはIII-窒化物高電子移動度トランジスタ（III-Ｎ ＨＥＭＴ）とすることができる。図３にさらに示すように、ＬＶデバイス３２０は、ＬＶトランジスタ３４０及びＬＶダイオード３３０を含み、ＬＶダイオード３３０は、例えばＬＶトランジスタ３４０のボディダイオードとすることができる。図３には、複合半導体デバイス３３０の複合ソース端子３０２、複合ドレイン端子３０４、及び複合ゲート端子３０６、並びに、III-窒化物パワートランジスタ３１０の両端子間で測った第１出力キャパシタンス３１８（Ｃ１）、ＬＶデバイス３２０（例えば、ＬＶダイオード３３０を有するＬＶトランジスタ３４０）の両端子間で測った第２出力キャパシタンス３４８（Ｃ２）、及びインダクタンス３０７も示す。
【００２２】
複合ソース端子３０２、複合ドレイン端子３０４、複合ゲート端子３０６を有し、III-窒化物パワートランジスタ３１０を、ＬＶトランジスタ３４０及びＬＶダイオード３３０を含むＬＶデバイス３２０と組み合わせて形成される複合半導体デバイス３００は、図１の、複合ソース端子１０２、複合ドレイン端子１０４、複合ゲート端子１０６を有し、III-窒化物パワートランジスタ１１０を、ＬＶトランジスタ１４０及びＬＶダイオード１３０を含むＬＶデバイス１２０と組み合わせて形成される複合半導体デバイス１００に相当し、これらの対応する特徴要素に起因する上記のあらゆる特徴を共有することができる。
【００２３】
図３に示すように、ＬＶトランジスタ３４０は、III-窒化物パワートランジスタ３１０とカスコード接続されて複合半導体デバイス３００を形成する。即ち、ＬＶトランジスタ３４０のドレイン３４４はIII-窒化物パワートランジスタ３１０のソース３１２に結合され、ＬＶトランジスタ３４０のソース３４２は複合半導体デバイス３００の複合ソース端子を提供し、ＬＶトランジスタ３４０のゲート３５０は複合半導体デバイス３００の複合ゲート端子３０６を提供する。さらに、III-窒化物３１０のドレイン３１４は複合半導体デバイス３００の複合ドレイン端子３０４を提供し、III-窒化物パワートランジスタ３１０のゲート３１６はＬＶトランジスタ３４０のソース３４２に結合されている。
【００２４】
以下、ノーマリオンIII-窒化物パワートランジスタ３１０とカスコード接続したＬＶトランジスタ３４０で形成されたノーマリオフデバイスとして実現される複合半導体デバイス３００の動作を、特定のパラメータを参照して説明するが、これらのパラメータは例示に過ぎない。例えば、III-窒化物パワートランジスタ３１０がオン状態である間は、複合半導体デバイス３００の複合ドレイン端子３０４の電圧が増加すると共に、逆バイアスされたＬＶダイオード３３０の両端に数ボルト（例えば約10V）が現れる。この電圧は反転されて、III-窒化物パワートランジスタ３１０のゲート３１６に（例えば約-10Vのゲート電圧として）印加される。これに応答して、III-窒化物パワートランジスタ３１０はターンオフし（例えば、約-7Vのピンチ電圧を有し）、複合ドレイン端子３０４におけるドレイン電圧の追加的増加は、III-窒化物パワートランジスタ３１０のドレイン３１４とソース３１２との間で支えられる。結果的に、ＬＶトランジスタ３４０及びＬＶダイオード３３０は一般に、上記最初の数Ｖ（例えば約10V）を超える電圧に耐える必要はない。
【００２５】
しかし、ＬＶトランジスタ３４０及びＬＶダイオード３３０の効果的な電圧保護を行うためには、ＬＶトランジスタ３４０のドレイン３４４の電圧が、ＬＶデバイス３２０の定格降伏電圧（例えば約25V）を超えて上昇しないことを、より高い信頼性で確立することが重要である。１つの実現では、III-窒化物パワートランジスタ３１０のピンチオフ電圧を、ゲート３１６の定格降伏電圧に合わせて最適化することが有利であり得る。換言すれば、このピンチオフ電圧は、III-窒化物パワートランジスタ３１０が、ゲート３１６の定格電圧を超える前にターンオフするように設計することができる。例えば、約-7Vのピンチオフ電圧は、ゲート３１６の定格電圧（例えば、約40V）を超えず、ＬＶトランジスタ３４０の降伏電圧（例えば、約25V）も超えないまま、III-窒化物パワートランジスタ３１０がターンオフすることを保証する。なお、説明した最適化は、直流（ＤＣ）動作条件にも当てはまる。その代わりに、あるいはこれに加えて、ＬＶトランジスタ３４０は、反復的電子なだれ（アバランシェ）の能力を有して、機能信頼性を継続しながら、サイクル毎に電子なだれ領域に入ることができるように構成することができる。
【００２６】
ＬＶトランジスタ３４０のドレイン３４４の電圧は、ＬＶダイオード３３０のリーク（漏洩）電流によっても悪影響され得る。その結果、ＬＶダイオード３３０は、そのリーク逆電流が、種々の温度範囲及び動作電圧範囲にわたって特定値を超えないように設計する必要があり得る。結果的に、特定の実現では、例えば、上昇した温度でより大きいリークを現しやすいショットキーダイオードではなく、ＭＯＳ型シリコンダイオードを利用することが好ましいことがある。ＬＶダイオード３３０は一般に、ダイ上のＬＶトランジスタ３４０が製造される集積部分であり、ＬＶダイオード３３０に当てられるこの領域が、リーク逆電流の一因となり得る。
【００２７】
これに加えて、複合半導体デバイス１００がオフ状態である際は、ＬＶダイオード３３０がリーク電流を現して、ノーマリオンIII-窒化物パワートランジスタ３１０に、同程度の支援的なリーク電流を供給させ得る。このことは、複合半導体デバイス３００に不安定性を生じさせ得るし、III-窒化物パワートランジスタ３１０のゲート３１６を絶縁するために使用するゲート絶縁体を断裂させる可能性がある。こうした影響を軽減するために、一部の実現では、複合半導体デバイス３００はさらに電流源を含むことができ、この電流源は恐らくは、米国特許仮出願第６１／４５４０８１号明細書（特許文献１）、発明の名称”Improved High Voltage Rectifier and Switching Circuits”、２０１１年３月１８日出願に開示されたような、第２のノーマリオンIII-窒化物デバイスを含み、特許文献１は、その全文を参考文献として本明細書に含める。
【００２８】
ＬＶダイオード３３０のサイズは、例えば、順方向モードで電流がダイオードを通って流れる順方向動作向けにも、有利に最適化することができる。このダイオードのサイズは、当該ダイオードに大きな電圧が現れるほど小さくすることはできない、というのは、この大きな電圧は、ＬＶトランジスタ３４０のドレイン３４４を、III-窒化物パワートランジスタ３１０のゲート３１６に対してプルダウンし、このことは、複合半導体デバイス３００の信頼性を損ない得るからである。従って、ＬＶダイオード３３０は、ＬＶダイオード３３０の端子間に小さい電圧しか現れないままで、順方向の過渡電流を受け入れられるようなサイズにすべきである。
【００２９】
出願人が本明細書でされに教示するように、ＬＶトランジスタ３４０及びＬＶダイオード３３０の電圧保護は、III-窒化物パワートランジスタ３１０及びＬＶデバイス３２０の最適化、例えば、それぞれの出力キャパシタンス３１８及び３４８の最適化によって行うことができる。例えば、出力キャパシタンス３１８対出力キャパシタンス３４８の比率は、III-窒化物パワートランジスタのドレイン電圧対ＬＶデバイス３２０の降伏電圧の比率に基づいて設定して、ＬＶデバイス３２０の電圧保護を行うことができる。
【００３０】
例として、交流（ＡＣ）動作条件については、III-窒化物パワートランジスタ３１０の出力キャパシタンス３１８（Ｃ１）及びＬＶデバイス３２０の出力キャパシタンス３４８（Ｃ２）は、次式によって記述することができる：
【数１】
【００３１】
さらに、過渡動作中には、ＬＶトランジスタ３４０のドレイン３４４の電圧は、出力キャパシタンス３１８と３４８との比率によって、次式のように設定される：
式２： ＶLV_drain＝ＶComposite_drain×Ｃ２(Ｃ１＋Ｃ２)
【００３２】
上述した、複合ドレイン端子の電圧（例えば600V）及びＬＶデバイス３２０の降伏電圧（例えば25V）は、次の結果１を生じさせる：
結果１：(Ｃ１＋Ｃ２)／Ｃ２≒24、または等価的にＣ１／Ｃ２≒23
【００３３】
結果１に基づき、出力キャパシタンス３１８及び３４８をこの比率を満足するように設計して、ＬＶデバイス３２０の電圧保護を行うことができる。他の実現では、複合ドレイン端子の電圧が、例えば約100Vから約1200Vまでの範囲にすることができるのに対し、ＬＶデバイス３２０の降伏電圧は、約10Vから約50Vまでの範囲内に入ることができる。従って、上記の結果１によれば、Ｃ１対Ｃ２の比率は、約120未満であることを想定することができる（即ち、Ｃ１／Ｃ２は、ＬＶデバイス３２０の降伏電圧範囲及び上述した複合ドレイン端子の電圧に合わせて、約1から約119までの範囲とすることができる）。
【００３４】
図４Ａ及び４Ｂを参照すれば、図４Ａは、III-窒化物パワートランジスタ４１０Ａの例示的な出力キャパシタンスを示すのに対し、図４Ｂは、図４ＡのIII-窒化物パワートランジスタ４１０Ａに相当する構造４１０Ｂの断面図を示す。図４Ａ及び４Ｂに示すように、III-窒化物パワートランジスタ４１０Ａ／４１０Ｂは、ソース４１２、ドレイン４１４、及びゲート４１６を含み、出力キャパシタンス４１８を生成し、これらはそれぞれ、図３のソース３１２、ドレイン３１４、ゲート３１６、出力キャパシタンス３１８に相当する。これに加えて、図４Ｂは、基板４６０、III-窒化物層４６２及びAlGaN層４６４を含む代表的なヘテロ構造、絶縁体４６６、ソース金属４７１、ドレイン金属４７２、及びドレイン金属４７２をその上方にあるソース金属４７１から隔てる距離４６１を示す。図４Ｂより明らかなように、出力キャパシタンス４１８（Ｃ１）は、デバイスのレイアウトに応じて変化し得る。より具体的には、ソース金属４７１とドレイン金属４７２とのオーバラップ（重なり）は、Ｃ１の特定値を目標にして、絶縁体４６６の特性と組み合わせて慎重に設計し形成することができる。
【００３５】
なお、Ｃ１とＣ２との比率を、図３を参照して説明したように設定すると、ＬＶデバイス３２０の出力キャパシタンス３４８（Ｃ２）を特定限界を超えて増加させることは、一般に実行不可能である。例えば、ＬＶデバイス３２０の過度の出力変化は、複合半導体デバイス３００の低い逆方向回復電荷（Ｑrr）に関連する性能改善を低下させ得る。
【００３６】
図３の参照を続ければ、III-窒化物トランジスタ３１０のレイアウトの最適化、または半導体パッケージの寄生パラメータの低減のいずれかによって、インダクタンス３０７を最小化することが有利であり得ることもわかる。１つの実現では、例えば、米国特許出願公開第１２／４４５１１７号明細書（特許文献２）、発明の名称”Monolithic Vertically Integrated Composite Group III-V and Group IV Semiconductor Device and Method for Fabricating Same”、２００９年５月２８日出願、２０１１年３月２９日に米国特許第７９１５６４５号として特許付与、並びに米国特許公開出願第１２／６５３２４０号明細書（特許文献３）、発明の名称”Highly Conductive Source/Drain Contacts in III-Nitride Transistors”、２００９年１２月１０日出願、米国特許出願公開第１２／９２８１０３号明細書（特許文献４）、発明の名称”Monolithic Integration of Silicon and Group III-V Devices”、２０１０年１２月３日出願、及び米国特許出願公開第１３／０２０２４３号明細書（特許文献５）、発明の名称”Efficient High Voltage Switching Circuits and Monolithic Integration of Same”、２０１１年２月３日出願に開示されているように、III-窒化物パワートランジスタ３１０とＬＶデバイス３２０とをモノリシック集積することができ、これらの特許文献の各々は、その全文を参考文献として本明細書に含める。
【００３７】
従って、本明細書に開示する複合半導体デバイスは、電圧保護されたＬＶデバイスを含むＨＶパワーデバイスの実現を可能にする。その結果、ＬＶIV族デバイスを有利にノーマリオンIII-窒化物パワートランジスタとカスコード接続して、高い耐久性及び電圧破壊に対する増強された耐性を示す、頑丈なノーマリオフＨＶ複合デバイスを形成することができる。
【００３８】
以上の説明より、本願に記載した概念を、これらの概念の範囲を逸脱することなしに、種々の技術を用いて実現することができることは明らかである。さらに、これらの概念は特定の実現を具体的に参照して説明しているが、これらの概念の範囲を逸脱することなしに、その形態及び細部に変更を加えることができることは、当業者の認める所である。こうしたものとして、説明した実現は、あらゆる点で例示的であり限定的ではないと考えるべきである。また、本願は、本明細書に記載した特定の実現に限定されず、本開示の範囲を逸脱することなしに、多数の再構成、変更及び代替が可能であることも明らかである。
【符号の説明】
【００３９】
１００ 複合半導体デバイス
１０２ 複合ソース端子
１０４ 複合ドレイン端子
１０６ 複合ゲート端子
１１０ III-窒化物パワートランジスタ
１２０ ＬＶデバイス
１３０ ＬＶダイオード
１４０ ＬＶトランジスタ
２００ 複合半導体デバイス
２０３ 複合アノード端子
２０５ 複合カソード端子
２１０ III-窒化物パワートランジスタ
２１２ ソース
２１４ ドレイン
２１６ ゲート
２２０ ＬＶデバイス
２２３ アノード
２２５ カソード
３００ 複合半導体デバイス
３０２ 複合ソース端子
３０４ 複合ドレイン端子
３０６ 複合ゲート端子
３０７ インダクタンス
３１０ III-窒化物パワートランジスタ
３１２ ソース
３１４ ドレイン
３１６ ゲート
３１８ 第１出力キャパシタンス
３２０ ＬＶデバイス
３３０ ＬＶダイオード
３４０ ＬＶトランジスタ
３４２ ソース
３４４ ドレイン
３４８ 第２出力キャパシタンス
３５０ ゲート
４１０Ａ、４１０Ｂ III-窒化物パワートランジスタ
４１２ ソース
４１４ ドレイン
４１６ ゲート
４１８ 出力キャパシタンス
４６０ 基板
４６２ III-窒化物層
４６４ AlGaN層
４６６ 絶縁体
４７１ ソース金属
４７２ ドレイン金属
【特許請求の範囲】
【請求項１】
ノーマリオフ複合半導体デバイスであって、
第１出力キャパシタンスを有するノーマリオンIII-窒化物パワートランジスタと；
前記ノーマリオンIII-窒化物パワートランジスタとカスコード接続されて前記ノーマリオフ複合半導体デバイスを形成する低電圧（ＬＶ）デバイスであって、第２出力キャパシタンスを有するＬＶデバイスとを具え、
前記第１出力キャパシタンス対前記第２出力キャパシタンスの比率が、前記ノーマリオンIII-窒化物パワートランジスタのドレイン電圧対前記ＬＶデバイスの降伏電圧の比率に基づいて設定されて、前記ＬＶデバイスの電圧保護を行うことを特徴とするノーマリオフ複合半導体デバイス。
【請求項２】
前記第１出力キャパシタンス対前記第２出力キャパシタンスの比率が、約120未満であることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項３】
前記ノーマリオンIII-窒化物パワートランジスタが、III-窒化物電界効果トランジスタ（III-Ｎ ＦＥＴ）及びIII-窒化物高電子移動度トランジスタ（III-Ｎ ＨＥＭＴ）の一方であることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項４】
前記ＬＶデバイスが、ＬＶIV族半導体デバイスで構成されることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項５】
前記ＬＶデバイスが、ＬＶシリコンデバイスで構成されることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項６】
前記ＬＶデバイスが、ＬＶ電界効果トランジスタ（ＬＶ ＦＥＴ）で構成されることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項７】
前記ＬＶデバイスが、ＬＶ金属酸化膜半導体ＦＥＴ（ＬＶ ＭＯＳＦＥＴ）及びＬＶ金属−絶縁体−半導体ＦＥＴ（ＬＶ ＭＩＳＦＥＴ）であることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項８】
前記ＬＶデバイスが、ＬＶダイオードで構成されることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項９】
前記ノーマリオンIII-窒化物パワートランジスタと前記ＬＶデバイスとが、モノリシック集積されていることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項１０】
複合半導体デバイスであって、
第１出力キャパシタンスを有するIII-窒化物パワートランジスタと；
第２出力キャパシタンスを有する低電圧（ＬＶ）トランジスタとを具え、
前記ＬＶトランジスタのドレインは、前記III-窒化物パワートランジスタのソースに結合され、前記ＬＶトランジスタのソースは、前記複合半導体デバイスの複合ソース端子を提供し、前記ＬＶトランジスタのゲートは、前記複合半導体デバイスの複合ゲート端子を提供し、前記III-窒化物パワートランジスタのドレインは、前記複合半導体デバイスの複合ドレイン端子を提供し、前記III-窒化物パワートランジスタのゲートは、前記ＬＶトランジスタのソースに結合され、
前記第１出力キャパシタンス対前記第２出力キャパシタンスの比率が、前記III-窒化物パワートランジスタのドレイン電圧対前記ＬＶトランジスタの降伏電圧の比率に基づいて設定されて、前記ＬＶトランジスタの電圧保護を行うことを特徴とする複合半導体デバイス。
【請求項１１】
前記第１出力キャパシタンス対前記第２出力キャパシタンスの比率が、約120未満であることを特徴とする請求項１０に記載の複合半導体デバイス。
【請求項１２】
前記III-窒化物パワートランジスタが、III-窒化物電界効果トランジスタ（III-Ｎ ＦＥＴ）であることを特徴とする請求項１０に記載の複合半導体デバイス。
【請求項１３】
前記III-窒化物パワートランジスタが、III-窒化物高電子移動度トランジスタ（III-Ｎ ＨＥＭＴ）であることを特徴とする請求項１０に記載の複合半導体デバイス。
【請求項１４】
前記ＬＶトランジスタが、ＬＶIV族トランジスタであることを特徴とする請求項１０に記載の複合半導体デバイス。
【請求項１５】
前記ＬＶトランジスタが、ＬＶシリコントランジスタで構成されることを特徴とする請求項１０に記載の複合半導体デバイス。
【請求項１６】
前記ＬＶトランジスタが、ＬＶ金属酸化膜半導体ＦＥＴ（ＬＶ ＭＯＳＦＥＴ）及びＬＶ金属−絶縁体−半導体ＦＥＴ（ＬＶ ＭＩＳＦＥＴ）の一方であることを特徴とする請求項１０に記載の複合半導体デバイス。
【請求項１７】
前記III-窒化物パワートランジスタと前記ＬＶトランジスタとが、モノリシック集積されていることを特徴とする請求項１０に記載の複合半導体デバイス。
【請求項１８】
複合半導体デバイスであって、
第１出力キャパシタンスを有するIII-窒化物パワートランジスタと；
第２出力キャパシタンスを有する低電圧（ＬＶ）ダイオードとを具え、
前記ＬＶダイオードのカソードは、前記III-窒化物パワートランジスタのソースに結合され、前記ＬＶダイオードのアノードは、前記複合半導体デバイスの複合アノード端子を提供し、前記III-窒化物パワートランジスタのゲートは、前記ＬＶダイオードのアノードに結合され、
前記第１出力キャパシタンス対前記第２出力キャパシタンスの比率が、前記III-窒化物パワートランジスタのドレイン電圧対前記ＬＶダイオードの降伏電圧の比率に基づいて設定されて、前記ＬＶダイオードの電圧保護を行うことを特徴とする複合半導体デバイス。
【請求項１９】
前記第１出力キャパシタンス対前記第２出力キャパシタンスの比率が、約120未満であることを特徴とする請求項１８に記載の複合半導体デバイス。
【請求項２０】
前記III-窒化物パワートランジスタが、III-窒化物電界効果トランジスタ（III-Ｎ ＦＥＴ）及びIII-窒化物高電子移動度トランジスタ（III-Ｎ ＨＥＭＴ）の一方であることを特徴とする請求項１８に記載の複合半導体デバイス。
【請求項２１】
前記ＬＶダイオードが、ＬＶIV族ダイオードで構成されることを特徴とする請求項１８に記載の複合半導体デバイス。
【請求項２２】
前記ＬＶダイオードが、ＬＶシリコンダイオードで構成されることを特徴とする請求項１８に記載の複合半導体デバイス。
【請求項２３】
前記III-窒化物パワートランジスタと前記ＬＶダイオードとが、モノリシック集積されていることを特徴とする請求項１８に記載の複合半導体デバイス。
【請求項１】
ノーマリオフ複合半導体デバイスであって、
第１出力キャパシタンスを有するノーマリオンIII-窒化物パワートランジスタと；
前記ノーマリオンIII-窒化物パワートランジスタとカスコード接続されて前記ノーマリオフ複合半導体デバイスを形成する低電圧（ＬＶ）デバイスであって、第２出力キャパシタンスを有するＬＶデバイスとを具え、
前記第１出力キャパシタンス対前記第２出力キャパシタンスの比率が、前記ノーマリオンIII-窒化物パワートランジスタのドレイン電圧対前記ＬＶデバイスの降伏電圧の比率に基づいて設定されて、前記ＬＶデバイスの電圧保護を行うことを特徴とするノーマリオフ複合半導体デバイス。
【請求項２】
前記第１出力キャパシタンス対前記第２出力キャパシタンスの比率が、約120未満であることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項３】
前記ノーマリオンIII-窒化物パワートランジスタが、III-窒化物電界効果トランジスタ（III-Ｎ ＦＥＴ）及びIII-窒化物高電子移動度トランジスタ（III-Ｎ ＨＥＭＴ）の一方であることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項４】
前記ＬＶデバイスが、ＬＶIV族半導体デバイスで構成されることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項５】
前記ＬＶデバイスが、ＬＶシリコンデバイスで構成されることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項６】
前記ＬＶデバイスが、ＬＶ電界効果トランジスタ（ＬＶ ＦＥＴ）で構成されることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項７】
前記ＬＶデバイスが、ＬＶ金属酸化膜半導体ＦＥＴ（ＬＶ ＭＯＳＦＥＴ）及びＬＶ金属−絶縁体−半導体ＦＥＴ（ＬＶ ＭＩＳＦＥＴ）であることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項８】
前記ＬＶデバイスが、ＬＶダイオードで構成されることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項９】
前記ノーマリオンIII-窒化物パワートランジスタと前記ＬＶデバイスとが、モノリシック集積されていることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項１０】
複合半導体デバイスであって、
第１出力キャパシタンスを有するIII-窒化物パワートランジスタと；
第２出力キャパシタンスを有する低電圧（ＬＶ）トランジスタとを具え、
前記ＬＶトランジスタのドレインは、前記III-窒化物パワートランジスタのソースに結合され、前記ＬＶトランジスタのソースは、前記複合半導体デバイスの複合ソース端子を提供し、前記ＬＶトランジスタのゲートは、前記複合半導体デバイスの複合ゲート端子を提供し、前記III-窒化物パワートランジスタのドレインは、前記複合半導体デバイスの複合ドレイン端子を提供し、前記III-窒化物パワートランジスタのゲートは、前記ＬＶトランジスタのソースに結合され、
前記第１出力キャパシタンス対前記第２出力キャパシタンスの比率が、前記III-窒化物パワートランジスタのドレイン電圧対前記ＬＶトランジスタの降伏電圧の比率に基づいて設定されて、前記ＬＶトランジスタの電圧保護を行うことを特徴とする複合半導体デバイス。
【請求項１１】
前記第１出力キャパシタンス対前記第２出力キャパシタンスの比率が、約120未満であることを特徴とする請求項１０に記載の複合半導体デバイス。
【請求項１２】
前記III-窒化物パワートランジスタが、III-窒化物電界効果トランジスタ（III-Ｎ ＦＥＴ）であることを特徴とする請求項１０に記載の複合半導体デバイス。
【請求項１３】
前記III-窒化物パワートランジスタが、III-窒化物高電子移動度トランジスタ（III-Ｎ ＨＥＭＴ）であることを特徴とする請求項１０に記載の複合半導体デバイス。
【請求項１４】
前記ＬＶトランジスタが、ＬＶIV族トランジスタであることを特徴とする請求項１０に記載の複合半導体デバイス。
【請求項１５】
前記ＬＶトランジスタが、ＬＶシリコントランジスタで構成されることを特徴とする請求項１０に記載の複合半導体デバイス。
【請求項１６】
前記ＬＶトランジスタが、ＬＶ金属酸化膜半導体ＦＥＴ（ＬＶ ＭＯＳＦＥＴ）及びＬＶ金属−絶縁体−半導体ＦＥＴ（ＬＶ ＭＩＳＦＥＴ）の一方であることを特徴とする請求項１０に記載の複合半導体デバイス。
【請求項１７】
前記III-窒化物パワートランジスタと前記ＬＶトランジスタとが、モノリシック集積されていることを特徴とする請求項１０に記載の複合半導体デバイス。
【請求項１８】
複合半導体デバイスであって、
第１出力キャパシタンスを有するIII-窒化物パワートランジスタと；
第２出力キャパシタンスを有する低電圧（ＬＶ）ダイオードとを具え、
前記ＬＶダイオードのカソードは、前記III-窒化物パワートランジスタのソースに結合され、前記ＬＶダイオードのアノードは、前記複合半導体デバイスの複合アノード端子を提供し、前記III-窒化物パワートランジスタのゲートは、前記ＬＶダイオードのアノードに結合され、
前記第１出力キャパシタンス対前記第２出力キャパシタンスの比率が、前記III-窒化物パワートランジスタのドレイン電圧対前記ＬＶダイオードの降伏電圧の比率に基づいて設定されて、前記ＬＶダイオードの電圧保護を行うことを特徴とする複合半導体デバイス。
【請求項１９】
前記第１出力キャパシタンス対前記第２出力キャパシタンスの比率が、約120未満であることを特徴とする請求項１８に記載の複合半導体デバイス。
【請求項２０】
前記III-窒化物パワートランジスタが、III-窒化物電界効果トランジスタ（III-Ｎ ＦＥＴ）及びIII-窒化物高電子移動度トランジスタ（III-Ｎ ＨＥＭＴ）の一方であることを特徴とする請求項１８に記載の複合半導体デバイス。
【請求項２１】
前記ＬＶダイオードが、ＬＶIV族ダイオードで構成されることを特徴とする請求項１８に記載の複合半導体デバイス。
【請求項２２】
前記ＬＶダイオードが、ＬＶシリコンダイオードで構成されることを特徴とする請求項１８に記載の複合半導体デバイス。
【請求項２３】
前記III-窒化物パワートランジスタと前記ＬＶダイオードとが、モノリシック集積されていることを特徴とする請求項１８に記載の複合半導体デバイス。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【公開番号】特開２０１２−２１２８７５（Ｐ２０１２−２１２８７５Ａ）
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−５９４５４（Ｐ２０１２−５９４５４）
【出願日】平成２４年３月１５日（２０１２．３．１５）
【出願人】（５９７１６１１１５）インターナショナル レクティフィアー コーポレイション (71)
【Ｆターム（参考）】
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願番号】特願２０１２−５９４５４（Ｐ２０１２−５９４５４）
【出願日】平成２４年３月１５日（２０１２．３．１５）
【出願人】（５９７１６１１１５）インターナショナル レクティフィアー コーポレイション (71)
【Ｆターム（参考）】
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