半導体装置およびその製造方法
【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタと、抵抗素子とを同一基板に有する半導体装置において、安定したＨＫ／ＭＧトランジスタの動作特性を得ることのできる技術を提供する。
【解決手段】ＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるＨＫ／ＭＧトランジスタのゲート電極を形成し、同様に、ＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなる抵抗素子を形成した後、抵抗素子の側壁に形成したオフセットサイドウォール９ａおよびサイドウォール９の一部を除去し、そのオフセットサイドウォール９ａおよびサイドウォール９が除去された箇所から薬液を浸入させることによりＴｉＮ膜を除去して空洞１８を形成し、多結晶Ｓｉ膜のみからなる抵抗部ＲＥＳを形成する。
【解決手段】ＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるＨＫ／ＭＧトランジスタのゲート電極を形成し、同様に、ＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなる抵抗素子を形成した後、抵抗素子の側壁に形成したオフセットサイドウォール９ａおよびサイドウォール９の一部を除去し、そのオフセットサイドウォール９ａおよびサイドウォール９が除去された箇所から薬液を浸入させることによりＴｉＮ膜を除去して空洞１８を形成し、多結晶Ｓｉ膜のみからなる抵抗部ＲＥＳを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ゲート絶縁膜を比誘電率の高いＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成する電界効果トランジスタ（ＨＫ（High-k）／ＭＧ（Metal Gate）トランジスタ；以下、ＨＫ／ＭＧトランジスタと記す）と抵抗素子とを有する半導体装置、およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電界効果トランジスタの微細化に伴い、ゲート絶縁膜に、従来のＳｉＯ２膜またはＳｉＯＮ膜に代わり、Ｈｉｇｈ−ｋ膜を採用する技術が検討されている。これは、トンネル効果によって増加するゲートリーク電流を抑え、かつ実効換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を薄くしてゲート容量の向上を図ることにより、電界効果トランジスタの駆動能力を上げるためである。
【０００３】
また、半導体装置は、一般に、能動素子（電界効果トランジスタ等）および受動素子（抵抗、コンデンサ、およびインダクタ等）からなる複数の回路により構成されており、能動素子および受動素子はプロセスの整合性を維持して同一基板の主面に形成される。例えば、米国特許第６４０６９５６号明細書（特許文献１）には、Ｈｉｇｈ−ｋ材料からなるゲート絶縁膜とメタル材料からなるゲート電極とにより構成されるＨＫ／ＭＧトランジスタ、および多結晶Ｓｉ膜により構成される抵抗素子を同一基板上に形成した半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６４０６９５６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、ＨＫ／ＭＧトランジスタのゲート電極をメタル材料とその上に積層した多結晶Ｓｉ膜とにより構成し、そのゲート電極を構成する多結晶Ｓｉ膜と同一層の多結晶Ｓｉ膜により抵抗素子を構成している。しかしながら、本発明者が検討したところ、上記構造のＨＫ／ＭＧトランジスタおよび抵抗素子においては、以下に説明する技術的課題が存在することが明らかとなった。
【０００６】
まず、これまで本発明者によって検討されたＨＫ／ＭＧトランジスタのゲート電極および抵抗素子の抵抗部の製造方法について簡単に説明する。
【０００７】
活性領域を分離する素子分離部を基板の所定の領域に形成した後、基板の主面にＨｉｇｈ−ｋ膜を介してメタル材料を堆積する。続いて、フォトリソグラフィ法を用いてＨＫ／ＭＧトランジスタが形成される領域をレジストパターンで覆い、ドライエッチング法を用いて抵抗素子が形成される領域のメタル材料を除去する。その後、レジストパターンを除去し、続いて、基板の主面に多結晶Ｓｉ膜を堆積する。これにより、ＨＫ／ＭＧトランジスタが形成される領域に、メタル材料とその上に積層した多結晶Ｓｉ膜が形成され、抵抗素子が形成される領域に多結晶Ｓｉ膜のみが形成される。続いて、フォトリソグラフィ法およびドライエッチング法を用いて、ＨＫ／ＭＧトランジスタが形成される領域のメタル材料と多結晶Ｓｉ膜とを加工してＨＫ／ＭＧトランジスタのゲート電極を形成し、抵抗素子が形成される領域の多結晶Ｓｉ膜を加工して抵抗部を形成する。
【０００８】
しかし、上記製造方法では、メタル材料をレジストパターンで覆う工程、さらにレジストパターンを除去する工程においてメタル材料の表面に抵抗層が形成され、ＨＫ／ＭＧトランジスタのゲート電極を構成するメタル材料と多結晶Ｓｉ膜との間に抵抗層が残存することがある。この抵抗層は１ｎｍ以下と薄いものではあるが、ＨＫ／ＭＧトランジスタの動作遅延の原因となり、良品歩留まりの低下を引き起こす可能性を有している。
【０００９】
本発明の目的は、ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタと、抵抗素子とを同一基板に有する半導体装置において、安定したＨＫ／ＭＧトランジスタの動作特性を得ることのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１２】
この実施の形態は、半導体基板の主面の第１領域の活性領域に形成されたＨＫ／ＭＧトランジスタと、第２領域の素子分離部上に形成された抵抗素子とを有する半導体装置であって、上記ＨＫ／ＭＧトランジスタは、Ｈｉｇｈ−ｋ材料からなるゲート絶縁膜と、ＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極と、ゲート絶縁膜およびゲート電極の側壁に形成された第１サイドウォールとを含み、上記抵抗素子は、素子分離部上に形成された空洞と、空洞上に設けられた多結晶Ｓｉ膜からなる抵抗部と、空洞および抵抗部の側壁に形成され、平面視において２箇所以上除去された領域のあるサイドウォールと、を含ものである。
【００１３】
また、この実施の形態は、半導体基板の主面の第１領域の活性領域にＨＫ／ＭＧトランジスタを形成し、第２領域の素子分離部上に抵抗素子を形成する半導体装置の製造方法であって、第１領域に、酸化膜とＨｉｇｈ−ｋ膜とからなる第１ゲート絶縁膜およびＴｉＮ膜と多結晶Ｓｉ膜とからなる第１ゲート電極を形成し、第２領域に、Ｈｉｇｈ−ｋ膜からなる第２ゲート絶縁膜およびＴｉＮ膜と多結晶Ｓｉ膜とからなる第２ゲート電極を形成する工程と、第１領域の第１ゲート電極および第１ゲート絶縁膜の側壁に第１サイドウォールを形成し、第２領域の第２ゲート電極および第２ゲート絶縁膜の側壁に第２サイドウォールを形成する工程と、第１領域の第１ゲート電極の両側の前記活性領域にソース領域およびドレイン領域を形成する工程と、第２領域の第２サイドウォールの２箇所以上を除去した後、第２サイドウォールが除去された箇所から薬液を浸入させて、第２領域のＴｉＮ膜を除去して、第２ゲート絶縁膜と多結晶Ｓｉ膜との間に空洞を形成する工程と、第１領域の多結晶Ｓｉ膜の上面、第１領域のソース領域およびドレイン領域の表面、第２領域の多結晶Ｓｉ膜の電極引き出し部の上面に選択的にシリサイド膜を形成する工程と、を有するものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタと、抵抗素子とを同一基板に有する半導体装置において、安定したＨＫ／ＭＧトランジスタの動作特性を得ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１によるｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図である。
【図２】本発明の実施の形態１によるｎチャネル型ＨＫ／ＭＧトランジスタのゲートとｐチャネル型ＨＫ／ＭＧトランジスタのゲートとが繋がった回路におけるゲート幅方向に沿った要部断面図である。
【図３】本発明の実施の形態１による抵抗素子の要部断面図（図４に示すＡ−Ａ′線に沿った要部断面図）である。
【図４】本発明の実施の形態１による抵抗素子の要部上面図である。
【図５】本発明の実施の形態１による半導体装置の製造工程を示すｎチャネル型ＨＫ／ＭＧトランジスタ、ｐチャネル型ＨＫ／ＭＧトランジスタ、および抵抗素子の要部断面図である。
【図６】図５に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図７】図６に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図８】図７に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図９】図８に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１０】図９に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１１】図１０に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１２】図１１に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１３】図１２に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１４】図１３に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１５】図１４に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１６】図１５に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１７】図１６に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１８】図１６に続く、半導体装置の製造工程中の抵抗素子の要部上面図である。
【図１９】図１７および図１８に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２０】図１７および図１８に続く、半導体装置の製造工程中の図１８と同じ箇所の要部上面図である。
【図２１】図１９および図２０に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２２】図１９および図２０に続く、半導体装置の製造工程中の図１８と同じ箇所の要部上面図である。
【図２３】図２１および図２２に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２４】図２１および図２２に続く、半導体装置の製造工程中の図１８と同じ箇所の要部上面図である。
【図２５】図２３および図２４に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２６】図２３および図２４に続く、半導体装置の製造工程中の図１８と同じ箇所の要部上面図である。
【図２７】図２５および図２６に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２８】図２５および図２６に続く、半導体装置の製造工程中の図１８と同じ箇所の要部上面図である。
【図２９】図２７および図２８に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図３０】図２９に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図３１】図３０に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図３２】本発明の実施の形態２による抵抗素子の要部上面図である。
【図３３】（ａ）、（ｂ）、および（ｃ）はそれぞれ図３２のＣ−Ｃ′線に沿った要部断面図、Ｄ−Ｄ′線に沿った要部断面図、およびＥ−Ｅ′線に沿った要部断面図である。
【図３４】本発明の実施の形態２による半導体装置の製造工程を示すｎチャネル型ＨＫ／ＭＧトランジスタ、ｐチャネル型ＨＫ／ＭＧトランジスタ、および抵抗素子の要部断面図である。
【図３５】図３４に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図３６】図３５に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図３７】図３５に続く、半導体装置の製造工程中の抵抗素子の要部上面図である。
【図３８】図３６および図３７に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図３９】図３８に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図４０】図３９に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図４１】図３９に続く、半導体装置の製造工程中の図３７と同じ箇所の要部上面図である。
【図４２】図４０および図４１に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図４３】図４２に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図４４】図４２に続く、半導体装置の製造工程中の図３７と同じ箇所の要部上面図である。
【図４５】図４３および図４４に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図４６】図４３および図４４に続く、半導体装置の製造工程中の図３７と同じ箇所の要部上面図である。
【図４７】図４５および図４６に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図４８】図４５および図４６に続く、半導体装置の製造工程中の図３７と同じ箇所の要部上面図である。
【図４９】図４７および図４８に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図５０】図４７および図４８に続く、半導体装置の製造工程中の図３７と同じ箇所の要部上面図である。
【図５１】本発明の実施の形態３によるｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図、ならびに抵抗素子の要部断面図である。
【図５２】本発明の実施の形態３による半導体装置の製造工程を示すｎチャネル型ＨＫ／ＭＧトランジスタ、ｐチャネル型ＨＫ／ＭＧトランジスタ、および抵抗素子の要部断面図である。
【図５３】図５２に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図５４】図５３に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図５５】図５４に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図５６】図５５に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図５７】図５６に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図５８】図５７に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図５９】図５８に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図６０】図５９に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図６１】図６０に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図６２】図６１に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図６３】図６２に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図６４】図６３に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図６５】図６４に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチング等を付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２０】
また、以下の実施の形態において、ゲートまたはゲート構造と記す場合は、ゲート絶縁膜とゲート電極との積層膜を言い、ゲート電極とは区別する。
【００２１】
また、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造（ゲート絶縁膜およびゲート電極）をＮｃｈ用ゲートスタック構造、ｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造（ゲート絶縁膜およびゲート電極）をＰｃｈ用ゲートスタック構造と記して、両者の構造を区別する。また、Ｎｃｈ用ゲートスタック構造またはＰｃｈ用ゲートスタック構造と言うときは、ゲート絶縁膜の下層に位置する酸化膜が有る構造および無い構造の両者を言う。
【００２２】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
（実施の形態１）
本発明の実施の形態１によるｎチャネル型ＨＫ／ＭＧトランジスタ、ｐチャネル型ＨＫ／ＭＧトランジスタ、および抵抗素子の構造を図１〜図４を用いて説明する。図１は、本発明の実施の形態１によるｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図、図２は、本発明の実施の形態１によるｎチャネル型ＨＫ／ＭＧトランジスタのゲートとｐチャネル型ＨＫ／ＭＧトランジスタのゲートとが繋がった回路におけるゲート幅方向に沿った要部断面図、図３は、本発明の実施の形態１による抵抗素子の要部断面図、図４は、本発明の実施の形態１による抵抗素子の要部上面図である。
【００２４】
まず、本発明の実施の形態１によるｎチャネル型ＨＫ／ＭＧトランジスタ（以後、ｎＭＩＳと記す）およびｐチャネル型ＨＫ／ＭＧトランジスタ（以後、ｐＭＩＳと記す）の構成について、図１および図２を用いて説明する。
【００２５】
本発明の実施の形態１によるｎＭＩＳおよびｐＭＩＳが形成される半導体基板１の主面には、素子分離部２が形成されている。素子分離部２は、半導体基板１に形成される素子間の干渉を防止する機能を有しており、例えば半導体基板１に溝を形成し、この溝の内部に絶縁膜を埋め込むＳＴＩ（Shallow Trench Isolation）法によって形成される。この素子分離部２によって分離された活性領域が、ｎＭＩＳ形成領域またはｐＭＩＳ形成領域となっている。上記溝の内部に埋め込まれる絶縁膜は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）とオゾンとをソースガスに用いたプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成されるＴＥＯＳ膜、高密度プラズマ（High Density Plasma）ＣＶＤ法を用いて形成されるＳｉＯ２膜、ポリシラザン（ＳｉＨ２ＮＨ）膜などである。
【００２６】
ｎＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｐ型ウェル３が形成されており、ｐＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｎ型ウェル４が形成されている。ｐ型ウェル３にはＢなどのｐ型不純物が導入されており、ｎ型ウェル４にはＰまたはＡｓなどのｎ型不純物が導入されている。
【００２７】
続いて、ｎＭＩＳの構成について説明する。
【００２８】
ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｐ型ウェル３上には、ゲート絶縁膜５ｎｃが形成されている。
【００２９】
このゲート絶縁膜５ｎｃは主として、例えばＳｉＯ２よりも比誘電率の高い高誘電体膜５ｈｎから形成されている。高誘電体膜５ｈｎとしては、例えばＨｆＯｘ膜、ＨｆＯＮ膜、ＨｆＳｉＯｘ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望するｎＭＩＳのしきい値電圧を得るための金属元素、例えばＬａが含まれている。従って、代表的な高誘電体膜５ｈｎの構成材料として、例えばＨｆＬａＯＮを例示することができる。高誘電体膜５ｈｎの厚さは、例えば１ｎｍ程度である。
【００３０】
また、半導体基板１と高誘電体膜５ｈｎとの間には、酸化膜５ｓｃ、例えばＳｉＯ２膜が形成されている。半導体基板１と高誘電体膜５ｈｎとが直接接した場合、ｎＭＩＳの移動度が低下する恐れがあるが、半導体基板１と高誘電体膜５ｈｎとの間に酸化膜５ｓｃを介在させることにより、上記移動度の低下を防ぐことができる。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。
【００３１】
ゲート絶縁膜５ｎｃ上には、キャップ膜６ｎが形成されている。このキャップ膜６ｎは、例えばＬａＯ膜であり、高誘電体膜５ｈｎを構成するハフニウム系絶縁膜に、ｎＭＩＳのしきい値電圧を得るための金属元素、すなわちＬａを添加するために形成されている。なお、高誘電体膜５ｈｎを構成するハフニウム系絶縁膜に添加される金属元素として、Ｌａを例示したが、他の金属元素であってもよい。従って、キャップ膜６ｎとして、Ｌａ２Ｏ５膜、Ｌａ膜、ＭｇＯ膜、Ｍｇ膜、ＢｉＳｒ膜、ＳｒＯ膜、Ｙ膜、Ｙ２Ｏ３膜、Ｂａ膜、ＢａＯ膜、Ｓｅ膜、またはＳｃＯ膜などを用いることができる。なお、キャップ膜６ｎを構成する金属元素が全て高誘電体膜５ｈｎに添加される場合もある。
【００３２】
キャップ膜６ｎ上には、ゲート電極７が形成されている。このゲート電極７は下層ゲート電極７Ｄと上層ゲート電極７Ｕとを積層した構造を有している。下層ゲート電極７Ｄは、例えばＴｉＮ膜により構成されるが、これに限定されるものではない。例えばＴａＮ膜、ＴａＳｉＮ膜、ＴｉＡｌＮ膜、ＨｆＮ膜、ＮｉｘＳｉ１−ｘ膜、ＰｔＳｉ膜、ＮｉｘＴａ１−ｘＳｉ膜、ＮｉｘＰｔ１−ｘＳｉ膜、ＨｆＳｉ膜、ＷＳｉ膜、ＩｒｘＳｉ１−ｘ膜、ＴａＧｅ膜、ＴａＣｘ膜、Ｍｏ膜、またはＷ膜のいずれかの膜により、下層ゲート電極７Ｄを構成してもよい。下層ゲート電極７Ｄの厚さは、例えば５〜２０ｎｍ程度である。また、上層ゲート電極７Ｕは、例えば１×１０２０ｃｍ−３程度の不純物が導入された多結晶Ｓｉ膜により構成される。上層ゲート電極７Ｕの厚さは、例えば３０〜８０ｎｍ程度である。
【００３３】
さらに、ゲート電極７上には、シリサイド膜８が形成されている。このシリサイド膜８は、例えばＮｉＳｉ膜またはＰｔＳｉ膜である。
【００３４】
ゲート電極７およびゲート絶縁膜５ｎｃの積層膜の両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール９ａおよびサイドウォール９が形成されている。これらオフセットサイドウォール９ａおよびサイドウォール９直下の半導体基板１（ｐ型ウェル３）には、半導体領域であるｎ型拡散領域１０が形成されており、ｎ型拡散領域１０の外側にはｎ型拡散領域１１が形成されている。ｎ型拡散領域１０およびｎ型拡散領域１１にはＰまたはＡｓなどのｎ型不純物が導入されており、ｎ型拡散領域１１にはｎ型拡散領域１０に比べて高濃度にｎ型不純物が導入されている。ｎ型拡散領域１０およびｎ型拡散領域１１によって、ＬＤＤ（Lightly Doped Drain）構造を有するｎＭＩＳのソース領域およびドレイン領域が形成される。図示はしていないが、ゲート電極７直下で、ソース領域とドレイン領域との間の半導体基板１（ｐ型ウェル３）には、ｎＭＩＳのしきい値を調整するための不純物を導入したチャネル領域が形成されている。
【００３５】
ｎ型拡散領域１１の表面には、ゲート電極７上に形成されたシリサイド膜８と同じ工程で形成されるシリサイド膜８が形成されている。
【００３６】
続いて、ｐＭＩＳの構成について説明する。
【００３７】
ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｎ型ウェル４上には、ゲート絶縁膜５ｐｃが形成されている。
【００３８】
このゲート絶縁膜５ｐｃは主として、例えばＳｉＯ２よりも比誘電率の高い高誘電体膜５ｈｐから形成されている。高誘電体膜５ｈｐとしては、例えばＨｆＯｘ膜、ＨｆＯＮ膜、ＨｆＳｉＯｘ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望するｐＭＩＳのしきい値電圧を得るための金属元素、例えばＡｌが含まれている。従って、代表的な高誘電体膜５ｈｐの構成材料として、例えばＨｆＡｌＯＮを例示することができる。高誘電体膜５ｈｐの厚さは、例えば１ｎｍ程度である。
【００３９】
また、半導体基板１と高誘電体膜５ｈｐとの間には、酸化膜５ｓｃ、例えばＳｉＯ２膜が形成されている。半導体基板１と高誘電体膜５ｈｐとが直接接した場合、ｐＭＩＳの移動度が低下する恐れがあるが、半導体基板１と高誘電体膜５ｈｐとの間に酸化膜５ｓｃを介在させることにより、上記移動度の低下を防ぐことができる。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。
【００４０】
ゲート絶縁膜５ｐｃ上には、キャップ膜６ｐが形成されている。このキャップ膜６ｐは、例えばＡｌＯ膜であり、高誘電体膜５ｈｐを構成するハフニウム系絶縁膜に、ｐＭＩＳのしきい値電圧を得るための金属元素、すなわちＡｌを添加するために形成されている。なお、キャップ膜６ｐとして、ＡｌＯ膜を例示したが、Ａｌ膜を用いることもできる。なお、キャップ膜６ｐを構成する金属元素が全て高誘電体膜５ｈｐに添加される場合もある。
【００４１】
キャップ膜６ｐ上には、ゲート電極７が形成され、ゲート電極７上にはシリサイド膜８が形成されている。これらゲート電極７およびシリサイド膜８は、それぞれ前述したｎＭＩＳのゲート電極７およびシリサイド膜８と同じ構成である。
【００４２】
ゲート電極７およびゲート絶縁膜５ｐｃの積層膜の両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール９ａおよびサイドウォール９が形成されている。これらオフセットサイドウォール９ａおよびサイドウォール９直下の半導体基板１（ｎ型ウェル４）には、半導体領域であるｐ型拡散領域１２が形成されており、ｐ型拡散領域１２の外側にはｐ型拡散領域１３が形成されている。ｐ型拡散領域１２およびｐ型拡散領域１３にはＢなどのｐ型不純物が導入されており、ｐ型拡散領域１３にはｐ型拡散領域１２に比べて高濃度にｐ型不純物が導入されている。ｐ型拡散領域１２およびｐ型拡散領域１３によって、ＬＤＤ構造を有するｐＭＩＳのソース領域およびドレイン領域が形成される。図示はしていないが、ゲート電極７直下で、ソース領域とドレイン領域との間の半導体基板１（ｎ型ウェル４）に、ｐＭＩＳのしきい値を調整するための不純物を導入したチャネル領域が形成されている。
【００４３】
ｐ型拡散領域１３の表面には、ゲート電極７上に形成されたシリサイド膜８と同じ工程で形成されたシリサイド膜８が形成されている。さらに、ｎＭＩＳおよびｐＭＩＳは、Ｓｉ３Ｎ４膜１６および層間絶縁膜１７により覆われている。
【００４４】
次に、本発明の実施の形態１による抵抗素子の構成について、図３および図４を用いて説明する。図４に示すＡ−Ａ′線に沿った要部断面図が図３に示す抵抗素子の要部断面図に該当する。ここでは、ｎＭＩＳのＮｃｈ用ゲートスタック構造のゲートを利用した抵抗素子の構成について説明するが、ｐＭＩＳのＰｃｈ用ゲートスタック構造のゲートを利用した抵抗素子も同様に構成することができる。
【００４５】
図３および図４に示すように、抵抗素子は、素子分離部２上に形成されている。
【００４６】
抵抗素子は、前述したｎＭＩＳ（前述の図１および図２参照）のＮｃｈ用ゲートスタック構造のゲートを利用しているが、キャップ膜６ｎおよび下層ゲート電極７Ｄは形成されておらず、抵抗部ＲＥＳは多結晶Ｓｉ膜からなる上層ゲート電極７Ｕのみにより構成されている。さらに、上層ゲート電極７Ｕとゲート絶縁膜５ｎｃ（高誘電体膜５ｈｎ）との間には、キャップ膜６ｎおよび下層ゲート電極７Ｄが除去されてなる空洞１８（図４ではドット（dot）で示す領域）が形成されている。
【００４７】
また、抵抗部ＲＥＳ（上層ゲート電極７Ｕ）、空洞１８、およびゲート絶縁膜５ｎｃ（高誘電体膜５ｈｎ）の積層部分の側壁の一部には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール９ａおよびサイドウォール９が形成されている。後述する半導体装置の製造方法において詳細に説明するが、当初形成されたｎＭＩＳのＮｃｈ用ゲートスタック構造（ゲート絶縁膜５ｎｃ（高誘電体膜５ｈｎ）、キャップ膜６ｎ、およびゲート電極（下層ゲート電極７Ｄと上層ゲート電極７Ｕ）からなる積層構造）のゲートからキャップ膜６ｎおよび下層ゲート電極７Ｄを除去するための薬液を浸入させる経路を形成するために、オフセットサイドウォール９ａおよびサイドウォール９の一部を除去している。
【００４８】
また、絶縁膜４４で覆われていない抵抗部ＲＥＳ（上層ゲート電極７Ｕ）の電極引き出し部（図４では斜線で示す領域）の上面には、前述したｎＭＩＳ（前述の図１および図２参照）のゲート電極７上に形成されたシリサイド膜８と同じ工程で形成されたシリサイド膜８が形成されている。しかし、それ以外の抵抗部ＲＥＳ（上層ゲート電極７Ｕ）の上面にはシリサイド膜８は形成されておらず、抵抗素子の高抵抗化を図っている。
【００４９】
次に、本発明の実施の形態１による半導体装置の製造方法について図５〜図３１を用いて工程順に説明する。図５〜図１７、図１９、図２１、図２３、図２５、図２７、および図２９〜図３１は半導体装置に形成される回路素子のうち、ｎＭＩＳ、ｐＭＩＳ、および抵抗素子の要部断面図、図１８、図２０、図２２、図２４、図２６、および図２８は抵抗素子の要部上面図を示している。ここでは、ｎＭＩＳのＮｃｈ用ゲートスタック構造のゲートを利用した抵抗素子を例示するが、ｐＭＩＳのＰｃｈ用ゲートスタック構造のゲートを利用した抵抗素子であってもよい。上記抵抗素子の要部断面図は、例えば図１８に示すＢ−Ｂ′線に沿った要部断面図に該当する。
【００５０】
まず、図５に示すように、例えば単結晶Ｓｉに、例えばＢなどのｐ型不純物を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。続いて、半導体基板１の主面上に、ＳｉＯ２膜２０およびＳｉ３Ｎ４膜２１を順次形成する。ＳｉＯ２膜２０の厚さは、例えば１０ｎｍ程度、Ｓｉ３Ｎ４膜２１の厚さは、例えば８０ｎｍ程度である。続いて、フォトリソグラフィ法を用いて活性領域となる領域を覆うレジストパターン２２を形成する。
【００５１】
次に、図６に示すように、レジストパターン２２をマスクとして、レジストパターン２２から露出しているＳｉ３Ｎ４膜２１、ＳｉＯ２膜２０、および半導体基板１を、例えばドライエッチング法を用いて順次除去して、半導体基板１に溝２３を形成した後、レジストパターン２２を除去する。続いて、溝２３の内壁を窒化処理および酸化処理した後、半導体基板１の主面上に、溝２３を埋め込んで酸化膜２４を形成する。この酸化膜は、例えばＴＥＯＳとオゾンとをソースガスに用いたプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜、高密度プラズマＣＶＤ法を用いて形成されるＳｉＯ２膜、またはポリシラザン膜などである。続いて、熱処理を行う。この熱処理は、例えば１１００℃で実施される。
【００５２】
次に、図７に示すように、酸化膜２４の表面を、例えばＣＭＰ（Chemical Vapor Deposition）法を用いて研磨して、溝２３に酸化膜２４が埋め込まれた素子分離部２を形成する。この素子分離部２によって活性領域が分離され、ｎＭＩＳ形成領域、ｐＭＩＳ形成領域、および抵抗素子形成領域が形成される。
【００５３】
次に、図８に示すように、ｎＭＩＳ形成領域および抵抗素子形成領域の半導体基板１に、イオン注入法を用いてｎ型不純物を選択的に導入することにより、埋め込みｎ型ウェル２５を形成する。続いて、ｎＭＩＳ形成領域および抵抗素子形成領域の半導体基板１に、イオン注入法を用いてｐ型不純物を選択的に導入することにより、ｐ型ウェル３を形成する。同様に、ｐＭＩＳ形成領域の半導体基板１に、イオン注入法を用いてｎ型不純物を選択的に導入することにより、ｎ型ウェル４を形成する。
【００５４】
次に、図９に示すように、半導体基板１の主面上に、例えば熱酸化法を用いて酸化膜５ｓｃを形成する。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。これにより、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域の半導体基板１の主面には酸化膜５ｓｃが形成される。
【００５５】
続いて、半導体基板１の主面上に、例えばＨｆＯＮ膜２８を形成する。ＨｆＯＮ膜２８は、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて形成され、その厚さは、例えば１ｎｍ程度である。ＨｆＯＮ膜２８に代えて、例えばＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＯ２膜などの他のハフニウム系絶縁膜を使用することもできる。
【００５６】
続いて、窒化処理を施した後、ＨｆＯＮ膜２８上に、例えばＡｌＯ膜２９（キャップ膜６ｐ）を堆積する。ＡｌＯ膜２９は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。続いて、ＡｌＯ膜２９上に、例えばＴｉＮ膜３０を堆積する。ＴｉＮ膜３０は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜１５ｎｍ程度である。
【００５７】
次に、図１０に示すように、フォトリソグラフィ法を用いてｐＭＩＳ形成領域を覆うレジストパターン（図示は省略）を形成する。続いて、このレジストパターンをマスクとして、レジストパターンから露出しているＴｉＮ膜３０およびＡｌＯ膜２９を除去した後、レジストパターンを除去する。
【００５８】
次に、図１１に示すように、半導体基板１の主面上に、例えばＬａＯ膜３２（キャップ膜６ｎ）を堆積する。ＬａＯ膜３２は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間実施される。この熱処理により、ＡｌＯ膜２９からＡｌがＨｆＯＮ膜２８へ熱拡散して、ｐＭＩＳ形成領域のＨｆＯＮ膜２８はＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）となる。さらに、この熱処理により、ＬａＯ膜３２からＬａがＨｆＯＮ膜２８へ熱拡散して、ｎＭＩＳ形成領域および抵抗素子形成領域のＨｆＯＮ膜２８はＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）となる。
【００５９】
次に、図１２に示すように、ＴｉＮ膜３０、ＡｌＯ膜２９、およびＬａＯ膜３２を除去する。なお、ＴｉＮ膜３０、ＡｌＯ膜２９、およびＬａＯ膜３２はすべて除去してもよいが、図１２ではＡｌＯ膜２９およびＬａＯ膜３２を部分的に除去せずに残している。これにより、ｎＭＩＳ形成領域には、酸化膜５ｓｃおよびＨｆＬａＯＮ膜２８ｎからなるゲート絶縁膜５ｎｃが形成され、ｐＭＩＳ形成領域には、酸化膜５ｓｃおよびＨｆＡｌＯＮ膜２８ｐからなるゲート絶縁膜５ｐｃが形成され、抵抗素子形成領域には、ＨｆＬａＯＮ膜２８ｎからなるゲート絶縁膜５ｎｃが形成される。
【００６０】
次に、図１３に示すように、半導体基板１の主面上に、例えばＴｉＮ膜３３を堆積する。ＴｉＮ膜３３は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜２０ｎｍ程度である。続いて、ＴｉＮ膜３３上に、例えば多結晶Ｓｉ膜３４を堆積する。多結晶Ｓｉ膜３４は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば３０〜８０ｎｍ程度である。続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間実施される。
【００６１】
次に、図１４に示すように、フォトリソグラフィ法を用いてｎＭＩＳ形成領域、ｐＭＩＳ形成領域、および抵抗素子形成領域にゲートを形成するためのレジストパターン３５を形成する。続いて、このレジストパターン３５をマスクとして、レジストパターン３５から露出している多結晶Ｓｉ膜３４、ＴｉＮ膜３３、ＬａＯ膜３２、ＡｌＯ膜２９、ＨｆＡｌＯＮ膜２８ｐ、ＨｆＬａＯＮ膜２８ｎ、および酸化膜５ｓｃを加工する。
【００６２】
これにより、ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＬａＯＮ膜２８ｎとの積層膜からなるゲート絶縁膜５ｎｃ、ＬａＯ膜３２、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極７により構成されるＮｃｈ用スタックゲート構造のゲートが形成される。
【００６３】
また、ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＡｌＯＮ膜２８ｐとの積層膜からなるゲート絶縁膜５ｐｃ、ＡｌＯ膜２９、およびＴｉＮ膜３３と多結晶Ｓｉ膜３４との積層膜からなるゲート電極７により構成されるＰｃｈ用スタックゲート構造のゲートが形成される。
【００６４】
また、抵抗素子形成領域に、ＨｆＬａＯＮ膜２８ｎからなるゲート絶縁膜５ｎｃ、ＬａＯ膜３２、およびＴｉＮ膜３３と多結晶Ｓｉ膜３４との積層膜からなるゲート電極７により構成されるＮｃｈ用スタックゲート構造のゲートが形成される。抵抗素子形成領域に形成されたＮｃｈ用スタックゲート構造のゲートの平面形状は四角形状（但し４つの角部は直角に限定されず、丸みを帯びたものも含まれる）であり、その寸法は、例えば１０μｍ×２〜３μｍである。
【００６５】
次に、図１５に示すように、レジストパターン３５を除去した後、ｎＭＩＳ、ｐＭＩＳ、および抵抗素子のそれぞれのゲートの側壁に、例えばＳｉ３Ｎ４膜からなるオフセットサイドウォール９ａを形成する。オフセットサイドウォール９ａは、例えばＣＶＤ法を用いて形成され、その厚さは、例えば５ｎｍ程度である。
【００６６】
続いて、イオン注入法を用いて、ｎＭＩＳ形成領域の半導体基板１（ｐ型ウェル３）に、ゲートおよびオフセットサイドウォール９ａに対して自己整合的にｎ型拡散領域１０を形成する。ｎ型拡散領域１０は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、ｐＭＩＳ形成領域の半導体基板１（ｎ型ウェル４）に、ゲートおよびオフセットサイドウォール９ａに対して自己整合的にｐ型拡散領域１２を形成する。ｐ型拡散領域１２は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
【００６７】
次に、図１６に示すように、半導体基板１の主面上に、Ｓｉ３Ｎ４膜およびＳｉＯ２膜を順次堆積した後、ドライエッチング法を用いて、これらＳｉ３Ｎ４膜およびＳｉＯ２膜を異方性エッチングする。これにより、ｎＭＩＳ、ｐＭＩＳ、および抵抗素子のそれぞれのゲートの側壁にオフセットサイドウォール９ａを介してサイドウォール９を形成する。
【００６８】
続いて、イオン注入法を用いて、ｎＭＩＳ形成領域の半導体基板１（ｐ型ウェル３）に、ゲートおよびサイドウォール９に対して自己整合的にｎ型拡散領域１１を形成する。ｎ型拡散領域１１は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、ｐＭＩＳ形成領域の半導体基板１（ｎ型ウェル４）に、ゲートおよびサイドウォール９に対して自己整合的にｐ型拡散領域１３を形成する。ｐ型拡散領域１３は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
【００６９】
続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間および１２３０℃で数ｍ秒実施される。この熱処理によって、ｎＭＩＳ形成領域のｎ型拡散領域１０およびｎ型拡散領域１１に導入されたｎ型不純物を活性化し、ｐＭＩＳ形成領域のｐ型拡散領域１２およびｐ型拡散領域１３に導入されたｐ型不純物を活性化させて、それぞれのソース領域およびドレイン領域を形成する。
【００７０】
次に、図１７に示すように、フォトリソグラフィ法を用いてｎＭＩＳ形成領域およびｐＭＩＳ形成領域を覆うレジストパターンＲＰ１を形成する。
【００７１】
さらに、図１８に示すように、このレジストパターンＲＰ１は、抵抗素子形成領域にも形成されているが（図１８に斜線で示す領域）、次の工程において抵抗素子のＮｃｈ用スタックゲート構造のゲートの側壁に形成されたオフセットサイドウォール９ａおよびサイドウォール９の一部を除去するために、抵抗素子領域の任意の２箇所以上に開口部を有している。ここでは、Ｎｃｈ用スタックゲート構造のゲートの一方の端部（領域ＡＲＥＡ１）、その端部と反対側の端部（領域ＡＲＥＡ２）、および中央部（領域ＡＲＥＡ３）の３箇所に開口部を有するレジストパターンＲＰ１を例示しているが、これに限定されるものではない。
【００７２】
次に、図１９および図２０に示すように、レジストパターンＲＰ１から露出している抵抗素子のＮｃｈ用スタックゲート構造のゲートの側壁に形成されたオフセットサイドウォール９ａおよびサイドウォール９の一部をドライエッチング法またはウエットエッチング法等により除去する。ここでは、Ｎｃｈ用スタックゲート構造のゲートの一方の端部（領域ＡＲＥＡ１）、その端部と反対側の端部（領域ＡＲＥＡ２）、および中央部（領域ＡＲＥＡ３）の３箇所のオフセットサイドウォール９ａおよびサイドウォール９が除去される。
【００７３】
次に、図２１および図２２に示すように、オフセットサイドウォール９ａおよびサイドウォール９の一部が除去された箇所から薬液、例えば硫酸と過酸化水素水が混合された溶薬（例えばＡＰＭ（Ammonia-Hydrogen Peroxide Mixture）、ＳＰＭ（Sulfuric-Hydrogen Peroxide Mixture）、またはＨＰＭ（Hydrochloric acid-Hydrogen Peroxide Mixture）の何れか）を抵抗素子のＮｃｈ用スタックゲート構造のゲートへ導入して、抵抗素子のＮｃｈ用スタックゲート構造のゲートを構成するＬａＯ膜３２およびＴｉＮ膜３３を溶かす。これにより、抵抗素子のＮｃｈ用スタックゲート構造のゲートを構成するＬａＯ膜３２およびＴｉＮ膜３３を除去して、この部分に空洞１８（上面図（図２２、図２４、図２６、および図２８）ではドット（dot）で示す領域）を形成し、多結晶Ｓｉ膜３４からなる上層ゲート電極７Ｕによって抵抗素子の抵抗部ＲＥＳを形成する。
【００７４】
次に、図２３および図２４に示すように、レジストパターンＲＰ１を除去した後、半導体基板１の主面上に、絶縁膜４４を形成する。
【００７５】
次に、図２５および図２６に示すように、フォトリソグラフィ法を用いて抵抗素子の電極引き出し部が形成されない領域を覆うレジストパターンＲＰ２を形成する。続いて、このレジストパターンＲＰ２をマスクとして、レジストパターンＲＰ２から露出している絶縁膜４４を除去する。
【００７６】
次に、図２７および図２８に示すように、レジストパターンＲＰ２を除去した後、半導体基板１の主面上にＮｉ膜を形成し、続いて、熱処理を行う。この熱処理は、例えば４５０℃で実施される。この熱処理によって、半導体基板１を構成するＳｉとＮｉ、および多結晶Ｓｉ膜３４を構成するＳｉとＮｉとを固相反応させてＮｉＳｉを形成し、続いてＨ２ＳＯ４とＨ２Ｏ２との混合溶液を用いて未反応のＮｉを除去することにより、ｎＭＩＳのソース領域およびドレイン領域の表面ならびにゲート電極７の上面にＮｉＳｉ膜３６（シリサイド膜８）を形成する。同様に、ｐＭＩＳのソース領域およびドレイン領域の表面ならびにゲート電極７の上面にＮｉＳｉ膜３６を形成する。さらに、抵抗素子の電極引き出し部の上面にＮｉＳｉ膜３６を形成する（図２８に斜線で示す領域）。ＮｉＳｉ膜３６に代えて、例えばＰｔＳｉ膜などを使用することもできる。
【００７７】
次に、図２９に示すように、半導体基板１の主面上に、Ｓｉ３Ｎ４膜１６を堆積する。Ｓｉ３Ｎ４膜１６は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば３０ｎｍ程度である。
【００７８】
続いて、半導体基板１の主面上に、層間絶縁膜１７を形成する。層間絶縁膜１７は、例えばプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜である。続いて、層間絶縁膜１７の表面を、例えばＣＭＰ法を用いて平坦化した後、フォトリソグラフィ法およびドライエッチング法を用いて、Ｓｉ３Ｎ４膜１６および層間絶縁膜１７に接続孔３９を形成する。
【００７９】
次に、図３０に示すように、接続孔３９の底面および内壁を含む層間絶縁膜１７上に、例えばスパッタリング法を用いてＴｉＮ膜４０ａを形成する。ＴｉＮ膜４０ａは、例えば後の工程で接続孔３９の内部に埋め込まれる材料が拡散するのを防止する、いわゆるバリア機能を有している。続いて、半導体基板１の主面上に、接続孔３９の内部を埋め込むようにＷ膜４０ｂを形成する。このＷ膜４０ｂは、例えばＣＶＤ法を用いて形成される。続いて、Ｗ膜４０ｂおよびＴｉＮ膜４０ａを、例えばＣＭＰ法を用いて研磨することにより、接続孔３９の内部にプラグ４０を形成する。
【００８０】
次に、図３１に示すように、半導体基板１の主面上に、配線用絶縁膜４１を形成する。配線用絶縁膜４１は、例えばＴＥＯＳ膜、ＳｉＣＮ膜、およびＳｉＯ２膜を順次堆積した積層膜からなる。続いて、フォトリソグラフィ法およびドライエッチング法を用いて、配線用絶縁膜４１に配線溝４２を形成する。
【００８１】
続いて、配線溝４２の底面および内壁を含む配線用絶縁膜４１上に、例えばスパッタリング法を用いてＣｕシード層を形成した後、めっき法により配線溝４２の内部を埋め込むようにＣｕ膜を形成する。続いて、熱処理を行った後、Ｃｕ膜およびＣｕシード層を、例えばＣＭＰ法を用いて研磨することにより、配線溝４２の内部にＣｕ膜からなる配線４３を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。
【００８２】
以上の製造工程により、本実施の形態１による半導体装置（ｎＭＩＳ、ｐＭＩＳ、および抵抗素子）が略完成する。
【００８３】
このように、本実施の形態１によれば、一旦、ｎＭＩＳ形成領域に、ゲート絶縁膜５ｎｃ、ＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極７により構成されるＮｃｈ用スタックゲート構造のゲートを形成し、ｐＭＩＳ形成領域に、ゲート絶縁膜５ｐｃ、ＡｌＯ膜２９（キャップ膜６ｐ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極７により構成されるＰｃｈ用スタックゲート構造のゲートを形成し、抵抗素子形成領域に、ゲート絶縁膜５ｎｃ、ＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極７により構成されるＮｃｈ用スタックゲート構造のゲートを形成する。その後、薬液により、抵抗素子形成領域のＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）を除去することにより、多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）からなる抵抗部ＲＥＳを形成する。
【００８４】
従って、ＴｉＮ膜３３と多結晶Ｓｉ膜３４とを連続して形成した後に、これらを加工してゲート電極７を形成し、その後、多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）からなる抵抗部ＲＥＳを形成しているので、ＴｉＮ膜３３からなる下層ゲート電極７Ｄと多結晶Ｓｉ膜３４からなる上層ゲート電極７Ｕとの間に抵抗層が形成されない。これにより、上記抵抗層を原因とするｎＭＩＳおよびｐＭＩＳの動作遅延がなくなり、良品歩留まりの低下を防止することができる。
【００８５】
（実施の形態２）
本発明の実施の形態２による半導体装置は、前述した実施の形態１と同様に、空洞が設けられて多結晶Ｓｉ膜のみからなる抵抗部ＲＥＳにより構成される抵抗素子を有するものであるが、抵抗素子に設けられた空洞の構造およびその形成方法が前述した実施の形態１と相違する。
【００８６】
まず、本発明の実施の形態２による抵抗素子の構造を図３２および図３３を用いて説明する。図３２は、本発明の実施の形態２による抵抗素子の要部上面図、図３３（ａ）、（ｂ）、および（ｃ）はそれぞれ図３２のＣ−Ｃ′線に沿った要部断面図、Ｄ−Ｄ′線に沿った要部断面図、およびＥ−Ｅ′線に沿った要部断面図である。ここでは、ｎＭＩＳのＮｃｈ用ゲートスタック構造のゲートを利用した抵抗素子の構成について説明するが、ｐＭＩＳのＰｃｈ用ゲートスタック構造のゲートを利用した抵抗素子も同様に構成することができる。
【００８７】
図３２および図３３に示すように、抵抗素子は素子分離部２上に形成されている。
【００８８】
抵抗素子は、ｎＭＩＳ（前述の図１および図２を参照）のＮｃｈ用ゲートスタック構造のゲートを利用しているが、キャップ膜６ｎおよび下層ゲート電極７Ｄは形成されておらず、抵抗部ＲＥＳは多結晶Ｓｉ膜からなる上層ゲート電極７Ｕのみにより構成されている。さらに、上層ゲート電極７Ｕとゲート絶縁膜５ｎｃ（高誘電体膜５ｈｎ）との間には、キャップ膜６ｎおよび下層ゲート電極７Ｄが除去されて形成される第１空洞部１９ａと、ｎＭＩＳ（前述の図１および図２を参照）のゲート絶縁膜５ｎｃ（酸化膜５ｓｃおよび高誘電体膜５ｈｎ）とｐＭＩＳ（前述した図１および図２を参照）のゲート絶縁膜５ｐｃ（酸化膜５ｓｃおよび高誘電体膜５ｈｐ）とを作り分ける際に用いるＴｉＮ膜（前述した実施の形態１ではＴｉＮ膜３０）を島状の２つ以上のダミー段差部として残しておき、この島状の２つ以上のダミー段差部が除去されて形成される第２空洞部１９ｂとからなる空洞１９（図３２ではドット（dot）で示す領域）が形成されている。
【００８９】
後述する半導体装置の製造方法において詳細に説明するが、第２空洞部１９ｂとなるＴｉＮ膜（島状の２つ以上のダミー段差部）は、第１空洞部１９ａとなるキャップ膜６ｎおよび下層ゲート電極７Ｄを除去するための薬液を浸入させる経路となる。また、前述した実施の形態１と同様に、電極引き出し部の上面以外の抵抗部ＲＥＳ（上層ゲート電極７Ｕ）の上面にはシリサイド膜８は形成されておらず、抵抗素子の高抵抗化を図っている。
【００９０】
次に、本発明の実施の形態２による半導体装置の製造方法について図３４〜図５０を用いて工程順に説明する。図３４〜図３６、図３８〜図４０、図４２、図４３、図４５、図４７、および図４９は半導体装置に形成される回路素子のうち、ｎＭＩＳ、ｐＭＩＳ、および抵抗素子の要部断面図、図３７、図４１、図４４、図４６、図４８、および図５０は抵抗素子の要部上面図を示している。ここでは、ｎＭＩＳのＮｃｈ用ゲートスタック構造のゲートを利用した抵抗素子を例示するが、ｐＭＩＳのＰｃｈ用ゲートスタック構造のゲートを利用した抵抗素子であってもよい。上記抵抗素子の要部断面図は、例えば図３７に示すＣ−Ｃ′線に沿った要部断面図に該当する。
【００９１】
まず、図３４に示すように、前述した実施の形態１と同様にして、所定の領域に素子分離部２を形成する。この素子分離部２によって活性領域が分離され、ｎＭＩＳ形成領域、ｐＭＩＳ形成領域、および抵抗素子形成領域が形成される。続いて、ｎＭＩＳ形成領域および抵抗素子形成領域の半導体基板１に埋め込みｎ型ウェル２５およびｐ型ウェル３を形成し、ｐＭＩＳ形成領域の半導体基板１にｎ型ウェル４を形成する。
【００９２】
次に、図３５に示すように、半導体基板１の主面上に、例えば熱酸化法を用いて酸化膜５ｓｃを形成する。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。これにより、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域の半導体基板１の主面には酸化膜５ｓｃが形成される。
【００９３】
続いて、半導体基板１の主面上に、例えばＨｆＯＮ膜２８を形成する。ＨｆＯＮ膜２８は、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて形成され、その厚さは、例えば１ｎｍ程度である。ＨｆＯＮ膜２８に代えて、例えばＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＯ２膜などの他のハフニウム系絶縁膜を使用することもできる。
【００９４】
続いて、窒化処理を施した後、ＨｆＯＮ膜２８上に、例えばＡｌＯ膜２９（キャップ膜６ｐ）を堆積する。ＡｌＯ膜２９は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。
【００９５】
次に、図３６および図３７に示すように、ＡｌＯ膜２９上に、例えばＴｉＮ膜３０を堆積する。ＴｉＮ膜３０は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜１５ｎｍ程度である。続いて、フォトリソグラフィ法を用いてｐＭＩＳ形成領域および抵抗素子形成領域を覆うレジストパターンＲＰ３を形成する。抵抗素子形成領域に形成されたレジストパターンＲＰ３は、抵抗素子形成領域の任意の２箇所以上を覆うパターンである。ここでは、抵抗素子形成領域の一方の端部（領域ＡＲＥＡ４）、その端部と反対側の端部（領域ＡＲＥＡ５）、および中央部（領域ＡＲＥＡ６）の３箇所を覆うレジストパターンＲＰ３を例示しているが、これに限定されるものではない。続いて、このレジストパターンＲＰ３をマスクとして、レジストパターンＲＰ３から露出しているＴｉＮ膜３０を除去した後、レジストパターンＲＰ３を除去する。
【００９６】
次に、図３８に示すように、ｎＭＩＳ形成領域のＡｌＯ膜２９を除去した後、半導体基板１の主面上に、例えばＬａＯ膜３２（キャップ膜６ｎ）を堆積する。ＬａＯ膜３２は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。
【００９７】
次に、図３９に示すように、フォトリソグラフィ法を用いてｎＭＩＳ形成領域および抵抗素子形成領域を覆うレジストパターンＲＰ４を形成する。
【００９８】
次に、図４０および図４１に示すように、レジストパターンＲＰ４から露出しているｐＭＩＳ形成領域のＬａＯ膜３２およびＴｉＮ膜３０を除去した後、レジストパターンＲＰ４を除去する。これにより、抵抗素子形成領域では、ＴｉＮ膜３０からなる島状の２つ以上（ここでは３つ）のダミー段差部が形成される。
【００９９】
続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間実施される。この熱処理により、ＡｌＯ膜２９からＡｌがＨｆＯＮ膜２８へ熱拡散して、ｐＭＩＳ形成領域および抵抗素子形成領域のＨｆＯＮ膜２８はＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）となる。さらに、この熱処理により、ＬａＯ膜３２からＬａがＨｆＯＮ膜２８へ熱拡散して、ｎＭＩＳ形成領域のＨｆＯＮ膜２８はＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）となる。これにより、ｎＭＩＳ形成領域には、酸化膜５ｓｃおよびＨｆＬａＯＮ膜２８ｎからなるゲート絶縁膜５ｎｃが形成され、ｐＭＩＳ形成領域には、酸化膜５ｓｃおよびＨｆＡｌＯＮ膜２８ｐからなるゲート絶縁膜５ｐｃが形成され、抵抗素子形成領域には、ＨｆＡｌＯＮ膜２８ｐからなるゲート絶縁膜５ｐｃが形成される。
【０１００】
次に、図４２に示すように、半導体基板１の主面上に、例えばＴｉＮ膜３３を堆積する。ＴｉＮ膜３３は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜２０ｎｍ程度である。続いて、ＴｉＮ膜３３上に、例えば多結晶Ｓｉ膜３４を堆積する。多結晶Ｓｉ膜３４は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば３０〜８０ｎｍ程度である。続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間実施される。
【０１０１】
次に、フォトリソグラフィ法を用いてｎＭＩＳ形成領域、ｐＭＩＳ形成領域、および抵抗素子形成領域にゲートを形成するためのレジストパターン３５を形成する。
【０１０２】
次に、図４３および図４４に示すように、このレジストパターン３５をマスクとして、レジストパターン３５から露出している多結晶Ｓｉ膜３４、ＴｉＮ膜３３、ＬａＯ膜３２、ＴｉＮ膜３０、ＡｌＯ膜２９、ＨｆＡｌＯＮ膜２８ｐ、ＨｆＬａＯＮ膜２８ｎ、および酸化膜５ｓｃを加工する。その後、レジストパターン３５を除去する。
【０１０３】
これにより、ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＬａＯＮ膜２８ｎとの積層膜からなるゲート絶縁膜５ｎｃ、ＬａＯ膜３２、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極７により構成されるＮｃｈ用スタックゲート構造のゲートが形成される。
【０１０４】
また、ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＡｌＯＮ膜２８ｐとの積層膜からなるゲート絶縁膜５ｐｃ、ＡｌＯ膜２９、およびＴｉＮ膜３３と多結晶Ｓｉ膜３４との積層膜からなるゲート電極７により構成されるＰｃｈ用スタックゲート構造のゲートが形成される。
【０１０５】
また、抵抗素子形成領域に、ＴｉＮ膜３３と多結晶Ｓｉ膜３４との積層膜からなるゲート電極７が、ＨｆＡｌＯＮ膜２８ｐからなるゲート絶縁膜５ｐｃ、ＡｌＯ膜２９、およびＴｉＮ膜３０からなる島状の３つのダミー段差部に平面視において乗り上がるように形成される。また、平面視においてゲート電極７から島状の３つのダミー段差部がはみ出すようにゲート電極７は形成される。また、ゲート電極７の平面形状は四角形状（但し４つの角部は直角に限定されず、丸みを帯びたものも含まれる）であり、その寸法は、例えば１０μｍ×２〜３μｍである。
【０１０６】
次に、図４５および図４６に示すように、ｎＭＩＳのＮｃｈ用スタック構造のゲートの側壁、ｐＭＩＳのＰｃｈ用スタック構造のゲートの側壁、抵抗素子のゲート電極７およびＬａＯ膜３２からなる積層膜の側壁、ならびに抵抗素子のゲート絶縁膜５ｐｃ、ＡｌＯ膜２９、およびＴｉＮ膜３０からなる積層膜の側壁に、例えばＳｉ３Ｎ４膜からなるオフセットサイドウォール９ａを形成する。オフセットサイドウォール９ａは、例えばＣＶＤ法を用いて形成され、その厚さは、例えば５ｎｍ程度である。
【０１０７】
続いて、イオン注入法を用いて、ｎＭＩＳ形成領域の半導体基板１（ｐ型ウェル３）に、ゲートおよびオフセットサイドウォール９ａに対して自己整合的にｎ型拡散領域１０を形成する。ｎ型拡散領域１０は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、ｐＭＩＳ形成領域の半導体基板１（ｎ型ウェル４）に、ゲートおよびオフセットサイドウォール９ａに対して自己整合的にｐ型拡散領域１２を形成する。ｐ型拡散領域１２は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
【０１０８】
次に、半導体基板１の主面上に、Ｓｉ３Ｎ４膜およびＳｉＯ２膜を順次堆積した後、ドライエッチング法を用いて、これらＳｉ３Ｎ４膜およびＳｉＯ２膜を異方性エッチングする。これにより、オフセットサイドウォール９ａの外側にサイドウォール９を形成する。
【０１０９】
続いて、イオン注入法を用いて、ｎＭＩＳ形成領域の半導体基板１（ｐ型ウェル３）に、ゲートおよびサイドウォール９に対して自己整合的にｎ型拡散領域１１を形成する。ｎ型拡散領域１１は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、ｐＭＩＳ形成領域の半導体基板１（ｎ型ウェル４）に、ゲートおよびサイドウォール９に対して自己整合的にｐ型拡散領域１３を形成する。ｐ型拡散領域１３は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
【０１１０】
続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間および１２３０℃で数ｍ秒実施される。この熱処理によって、ｎＭＩＳ形成領域のｎ型拡散領域１０およびｎ型拡散領域１１に導入されたｎ型不純物を活性化し、ｐＭＩＳ形成領域のｐ型拡散領域１２およびｐ型拡散領域１３に導入されたｐ型不純物を活性化させて、それぞれのソース領域およびドレイン領域を形成する。
【０１１１】
次に、図４７および図４８に示すように、フォトリソグラフィ法を用いてｎＭＩＳ形成領域およびｐＭＩＳ形成領域を覆うレジストパターンＲＰ５を形成する。ここでは、抵抗素子形成領域の全面を開口したレジストパターンＲＰ５を例示しているが（図４８に斜線で示す領域）、これに限定されるものではない。例えば、このレジストパターンＲＰ５は、前述した実施の形態１の図１８に示したように、抵抗素子の任意の２箇所以上を開口するパターンであってもよい。
【０１１２】
次に、薬液、例えば硫酸と過酸化水素水が混合された溶液（例えばＡＰＭ、ＳＰＭ、またはＨＰＭの何れか）を用いて、レジストパターンＲＰ５から露出している抵抗素子領域のＴｉＮ３０，３３、ＡｌＯ膜２９、およびＬａＯ膜３２溶かして、空洞１９（上面図（図４８および図５０）ではドット（dot）で示す領域）を形成し、多結晶Ｓｉ膜３４からなる上層ゲート電極７Ｕによって抵抗素子の抵抗部ＲＥＳを形成する。
【０１１３】
次に、図４９および図５０に示すように、レジストパターンＲＰ５を除去した後、半導体基板１の主面上に、絶縁膜４４を形成する。
【０１１４】
次に、フォトリソグラフィ法を用いて抵抗素子の電極引き出し部が形成されない領域を覆うレジストパターン（図示は省略）を形成する。続いて、このレジストパターンをマスクとして、レジストパターンから露出している抵抗素子形成領域の絶縁膜４４を除去する。
【０１１５】
次に、レジストパターンを除去した後、前述した実施の形態１と同様にして、ｎＭＩＳのソース領域およびドレイン領域の表面ならびにゲート電極７の上面にＮｉＳｉ膜３６（シリサイド膜８）を形成し、ｐＭＩＳのソース領域およびドレイン領域の表面ならびにゲート電極７の上面にＮｉＳｉ膜３６を形成する。さらに、抵抗素子の電極引き出し部の上面にＮｉＳｉ膜３６を形成する。
【０１１６】
その後は、前述した実施の形態１と同様にして、層間絶縁膜１７、プラグ４０、配線４３等を形成することにより、本実施の形態２による半導体装置（ｎＭＩＳ、ｐＭＩＳ、および抵抗素子）が略完成する。
【０１１７】
このように、本実施の形態２によれば、ｎＭＩＳのゲート絶縁膜５ｎｃ（酸化膜５ｓｃおよび高誘電体膜５ｈｎ）とｐＭＩＳのゲート絶縁膜５ｐｃ（酸化膜５ｓｃおよび高誘電体膜５ｈｐ）とを作り分ける際に用いるＴｉＮ膜３０の一部を、抵抗素子形成領域に残しておき、このＴｉＮ膜３０上に形成されるＮｃｈ用スタックゲート構造のゲートを構成するＴｉＮ膜３３を除去する際に、ＴｉＮ膜３０を経由してＴｉＮ膜３３を薬液によって除去することができる。
【０１１８】
従って、前述した実施の形態１と同様、ＴｉＮ膜３３と多結晶Ｓｉ膜３４とを連続して形成した後に、これらを加工してゲート電極７を形成し、その後、多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）からなる抵抗部ＲＥＳを形成しているので、ＴｉＮ膜３３からなる下層ゲート電極７Ｄと多結晶Ｓｉ膜３４からなる上層ゲート電極７Ｕとの間に抵抗層が形成されない。よって、前述した実施の形態１と同様の効果を得ることができる。
【０１１９】
（実施の形態３）
ＨＫ／ＭＧトランジスタの構造は、前述した実施の形態１で説明したｎＭＩＳおよびｐＭＩＳに限定されるものではない。例えば、前述した実施の形態１では、ゲート電極を金属膜（ＴｉＮ膜）と多結晶Ｓｉ膜との積層膜により構成したＨＫ／ＭＧトランジスタを例示したが、ゲート電極を金属膜のみで構成することも可能である。そこで、本発明の実施の形態３では、ゲート電極を金属膜のみで構成するＨＫ／ＭＧトランジスタに、前述した実施の形態１と同様に、本願発明を適用した場合について説明する。
【０１２０】
本発明の実施の形態３によるｎＭＩＳ、ｐＭＩＳ、および抵抗素子の構造を、図５１を用いて説明する。図５１は、本実施の形態３によるｎＭＩＳおよびｐＭＩＳのゲート長方向に沿った要部断面図、および抵抗素子の要部断面図である。
【０１２１】
まず、ｎＭＩＳのゲート構造について説明する。ｎＭＩＳのゲートのうち、ゲート絶縁膜およびキャップ膜は、前述した実施の形態１のゲート絶縁膜５ｎｃおよびキャップ膜６ｎとそれぞれ同様であるが、ゲート電極は、前述した実施の形態１のゲート電極７と異なる。
【０１２２】
すなわち、前述した実施の形態１と同様に、ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｐ型ウェル３上には、酸化膜５ｓｃと高誘電体膜５ｈｎとの積層膜からなるゲート絶縁膜５ｎｃが形成されている。さらに、ゲート絶縁膜５ｎｃ上には、キャップ膜６ｎが形成されている。
【０１２３】
しかし、キャップ膜６ｎ上には、複数の金属膜を積層したゲート電極５０ｎが形成されている。このゲート電極５０ｎは、例えば下層ゲート電極５０Ｄと中層ゲート電極５０Ｍと上層ゲート電極５０Ｕとを積層した３層構造を有している。下層ゲート電極５０Ｄは、例えばＴｉＮ膜により構成される。また、中層ゲート電極５０Ｍは、ｐＭＩＳのしきい値電圧を調整するために設けられた金属膜（高誘電体膜の仕事関数を調整）であり、例えばＴｉＮ膜により構成される。また、上層ゲート電極５０Ｕは、例えばＡｌを含む金属膜により構成される。ゲート電極５０ｎ上には、前述した実施の形態１のようなシリサイド膜は形成されていない。
【０１２４】
次に、ｐＭＩＳのゲート構造について説明する。ｐＭＩＳのゲートのうち、ゲート絶縁膜は、前述した実施の形態１のゲート絶縁膜５ｐｃと同様に、酸化膜５ｓｃと高誘電体膜５ｈｍとの積層膜からなるが、高誘電体膜５ｈｍには仕事関数を調整するための金属元素が導入されていない。さらに、キャップ膜は形成されておらず、ゲート電極５０ｐは、前述した実施の形態１のゲート電極７と異なる。
【０１２５】
すなわち、前述した実施の形態１と同様に、ｐＭＩＳ形成領域の半導体基板１の主面に形成されたｎ型ウェル４上には、酸化膜５ｓｃと高誘電体膜５ｈｍとの積層膜からなるゲート絶縁膜５ｐｃが形成されている。高誘電体膜５ｈｍは、例えばＨｆＯＮ膜であり、仕事関数を調整するための金属元素（例えば前述した実施の形態１では、Ａｌ元素）は導入されていない。しかし、高誘電体膜５ｈｍ上に形成される中層ゲート電極５０Ｍによって仕事関数を調整して、ｐＭＩＳのしきい値電圧を調整することができる。
【０１２６】
ゲート絶縁膜５ｐｃ上には、ゲート電極５０ｐが形成されている。このゲート電極５０ｐは、例えば中層ゲート電極５０Ｍと上層ゲート電極５０Ｕとを積層した２層構造を有している。ゲート電極５０ｐ上には、前述した実施の形態１のようなシリサイド膜は形成されていない。
【０１２７】
次に、抵抗素子の構造について説明する。抵抗素子は、前述した実施の形態１と同様であり、素子分離部２上に、ゲート絶縁膜５ｎｃ（高誘電体膜５ｈｎ）、空洞５４、および多結晶Ｓｉ膜からなる抵抗部ＲＥＳが形成されている。すなわち、抵抗素子には、ｎＭＩＳの複数の金属膜を積層したゲート電極５０ｎまたはｐＭＩＳの複数の金属膜を積層したゲート電極５０ｐは形成されていない。抵抗部ＲＥＳは、第１多結晶Ｓｉ膜５１とその上に形成された第２多結晶Ｓｉ膜５３との積層膜からなる。
【０１２８】
また、図示はしないが、前述した実施の形態１と同様に、抵抗部ＲＥＳ、空洞５４、およびゲート絶縁膜５ｎｃ（高誘電体膜５ｈｎ）の積層部分の側壁には、オフセットサイドウォール９ａおよびサイドウォール９が形成されているが、当初形成された金属膜を除去するための薬液を浸入させる経路を形成するために、オフセットサイドウォール９ａおよびサイドウォール９の一部が除去されている。
【０１２９】
次に、本発明の実施の形態３による半導体装置の製造方法について図５２〜図６５を用いて工程順に説明する。図５２〜図６５は、半導体装置に形成される回路素子のうち、ｎＭＩＳ、ｐＭＩＳ、および抵抗素子の要部断面図を示している。
【０１３０】
まず、前述した実施の形態１と同様の製造工程によって、半導体基板１に、素子分離部２を形成し、この素子分離部２によって活性領域を分離して、ｎＭＩＳ形成領域、ｐＭＩＳ形成領域、および抵抗素子形成領域を形成する。続いて、埋め込みｎ型ウェル２５、ｐ型ウェル３、およびｎ型ウェル４を形成する。さらに、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域の半導体基板１の主面に酸化膜５ｓｃを形成する。
【０１３１】
次に、図５２に示すように、半導体基板１の主面上に、例えばＨｆＯＮ膜２８を形成する。ＨｆＯＮ膜２８は、例えばＣＶＤ法またはＡＩＤ法を用いて形成され、その厚さは、例えば１ｎｍ程度である。ＨｆＯＮ膜２８に代えて、例えばＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＯ２膜などの他のハフニウム系絶縁膜を使用することもできる。
【０１３２】
続いて、窒化処理を施した後、ＨｆＯＮ膜２８上に、例えばＬａＯ膜３２（キャップ膜６ｎ）を堆積する。ＬａＯ膜３２は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。続いて、ＬａＯ膜３２上に、例えばＴｉＮ膜３０を堆積する。ＴｉＮ膜３０は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜１５ｎｍ程度である。続いて、ＴｉＮ膜３０上に、例えば第１多結晶Ｓｉ膜５１を堆積する。
【０１３３】
次に、図５３に示すように、フォトリソグラフィ法を用いてｎＭＩＳ形成領域および抵抗素子領域を覆うレジストパターン５２を形成する。
【０１３４】
次に、図５４に示すように、レジストパターン５２をマスクとして、レジストパターン５２から露出している第１多結晶Ｓｉ膜５１、ＴｉＮ膜３０、およびＬａＯ膜３２を除去した後、レジストパターン５２を除去する。
【０１３５】
次に、図５５に示すように、半導体基板１の主面上に、例えば第２多結晶Ｓｉ膜５３を堆積する。第２多結晶Ｓｉ膜５３は、第１多結晶Ｓｉ膜５１よりも厚く形成される。続いて、第２多結晶Ｓｉ膜５３の表面をＣＭＰ法により研磨して、その表面を平坦化した後、例えばＳｉ３Ｎ４、ＳｉＯ２、またはＳｉＯＣからなるダミー絶縁膜５３ａを第２多結晶Ｓｉ膜５３上に形成する。
【０１３６】
次に、図５６に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、ダミー絶縁膜５３ａ、第２多結晶Ｓｉ膜５３、第１多結晶Ｓｉ膜５１、ＴｉＮ膜３０、ＬａＯ膜３２、ＨｆＯＮ膜２８、および酸化膜５ｓｃを加工する。
【０１３７】
これにより、ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、ＬａＯ膜３２、ＴｉＮ膜３０と第１多結晶Ｓｉ膜５１と第２多結晶Ｓｉ膜５３との積層膜からなるダミーゲート電極、およびダミー絶縁膜５３ａにより構成されるダミーゲートが形成される。また、ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、第２多結晶Ｓｉ膜５３からなるダミーゲート電極、およびダミー絶縁膜５３ａにより構成されるダミーゲートが形成される。
【０１３８】
また、抵抗素子形成領域に、ＨｆＯＮ膜２８からなるゲート絶縁膜、ＬａＯ膜３２、ＴｉＯ膜３０と第１多結晶Ｓｉ膜５１と第２多結晶Ｓｉ膜５３との積層膜からなるダミーゲート電極、およびダミー絶縁膜５３ａにより構成されるダミーゲートが形成される。
【０１３９】
次に、図５７に示すように、半導体基板１の主面上に、ｎＭＩＳ、ｐＭＩＳ、および抵抗素子のそれぞれのダミーゲートの側壁に、例えばＳｉ３Ｎ４膜またはＳｉＯ２からなるオフセットサイドウォール９ａを形成する。オフセットサイドウォール９ａは、例えばＣＶＤ法を用いて形成され、その厚さは、例えば５ｎｍ程度である。
【０１４０】
続いて、イオン注入法を用いて、ｎＭＩＳ形成領域の半導体基板１（ｐ型ウェル３）に、ダミーゲートおよびオフセットサイドウォール９ａに対して自己整合的にｎ型拡散領域１０を形成する。ｎ型拡散領域１０は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、ｐＭＩＳ形成領域の半導体基板（ｎ型ウェル４）に、ダミーゲートおよびオフセットサイドウォール９ａに対して自己整合的にｐ型拡散領域１２を形成する。ｐ型拡散領域１２は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
【０１４１】
次に、図５８に示すように、半導体基板１の主面上に、ＳｉＯ２膜およびＳｉ３Ｎ４膜を順次堆積した後、ドライエッチング法を用いて、これらＳｉＯ２膜およびＳｉ３Ｎ４膜を異方性エッチングする。これにより、ｎＭＩＳ、ｐＭＩＳ、および抵抗素子のダミーゲートの側壁にサイドウォール９を形成する。
【０１４２】
続いて、イオン注入法を用いて、ｎＭＩＳ形成領域の半導体基板１（ｐ型ウェル３）に、ダミーゲートおよびサイドウォール９に対して自己整合的にｎ型拡散領域１１を形成する。ｎ型拡散領域１１は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、ｐＭＩＳ形成領域の半導体基板１（ｎ型ウェル４）に、ダミーゲートおよびサイドウォール９に対して自己整合的にｐ型拡散領域１３を形成する。ｐ型拡散領域１３は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
【０１４３】
続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間および１２３０℃で数ｍ秒実施される。この熱処理によって、ｎＭＩＳ形成領域のｎ型拡散領域１０およびｎ型拡散領域１１に導入されたｎ型不純物を活性化し、ｐＭＩＳ形成領域のｐ型拡散領域１２およびｐ型拡散領域１３に導入されたｐ型不純物を活性化させて、それぞれのソース領域およびドレイン領域を形成する。
【０１４４】
また、同時に、この熱処理により、ＬａＯ膜３２からＬａがＨｆＯＮ膜２８へ熱拡散して、ｎＭＩＳ形成領域および抵抗素子形成領域のＨｆＯＮ膜２８はＨｆＬａＯＮ膜２８ｎ（高誘電体５ｈｎ）となる。このとき、ＬａＯ膜３２が残るように熱処理を行っても良いが、ＬａＯ膜３２のすべてが反応するように熱処理を行っても良い。以降の図では、ＬａＯ膜３２が一部残る場合を図示している。
【０１４５】
次に、前述した実施の形態１と同様にして、フォトリソグラフィ法およびドライエッチング法を用いて、抵抗素子のダミーゲートの側壁に形成されたオフセットサイドウォール９ａおよびサイドウォール９の一部を除去する。
【０１４６】
次に、図５９に示すように、オフセットサイドウォール９ａおよびサイドウォール９の一部が除去された箇所から、薬液、例えば硫酸と過酸化水素水が混合された溶液（例えばＡＰＭ、ＳＰＭ、またはＨＰＭの何れか）を抵抗素子のダミーゲートへ導入して、抵抗素子のダミーゲートを構成するＬａＯ膜３２およびＴｉＮ膜３０を溶かす。これにより、抵抗素子のダミーゲートを構成するＬａＯ膜３２およびＴｉＮ膜３０を除去して、この部分に空洞５４を形成し、第１多結晶Ｓｉ膜５１および第２多結晶Ｓｉ膜５３によって抵抗素子の抵抗部ＲＥＳを形成する。
【０１４７】
次に、図６０に示すように、所定の領域に絶縁膜４４を形成した後、ｎＭＩＳおよびｐＭＩＳのそれぞれのソース領域およびドレイン領域の表面にＮｉＳｉ膜３６（シリサイド膜８）を形成する。さらに、抵抗素子の電極引き出し部の上面にＮｉＳｉ膜３６を形成する。ＮｉＳｉ膜３６に代えて、例えばＰｔＳｉ膜などを使用することもできる。
【０１４８】
続いて、半導体基板１の主面上に、Ｓｉ３Ｎ４膜１６を堆積する。Ｓｉ３Ｎ４膜１６は、例えばＣＶＤ法を用いて形成される。続いて、Ｓｉ３Ｎ４膜１６上に層間絶縁膜１７を形成し、その表面を、例えばＣＭＰ法を用いて平坦化する。層間絶縁膜１７は、例えばプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜である。
【０１４９】
次に、図６１に示すように、第２多結晶Ｓｉ膜５３が露出するまで、層間絶縁膜１７、Ｓｉ３Ｎ４膜１６、およびダミー絶縁膜５３ａを、例えばＣＭＰ法を用いて研磨する。
【０１５０】
次に、図６２に示すように、抵抗素子形成領域を、例えばＳｉＯ２膜からなるキャップ絶縁膜ＣＡＰで覆った後、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域の第１多結晶Ｓｉ膜５１および第２多結晶Ｓｉ膜５３を除去する。これにより、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域のそれぞれのダミーゲートが形成された箇所には、凹部５５が形成され、抵抗素子領域の第１多結晶Ｓｉ膜５１と第２多結晶Ｓｉ膜５３との積層膜からなる抵抗部ＲＥＳは残存する。ｎＭＩＳ形成領域の凹部５５の底面にはＴｉＮ膜３０が露出しており、ｐＭＩＳ形成領域の凹部５５の底面にはＨｆＯＮ膜２８が露出している。
【０１５１】
次に、図６３に示すように、半導体基板１の主面上に、ｐＭＩＳの仕事関数を調整するための第１金属膜５６を堆積する。第１金属膜５６は、例えばＴｉＮ膜である。その厚さは、例えば１５ｎｍであり、凹部５５の内部を完全に埋め込まない厚さである。続いて、第１金属膜５６上に、凹部５５の内部を埋め込むように第２金属膜５７を形成する。第２金属膜５７は、例えばＡｌを含む金属膜であり、その厚さは、例えば１００ｎｍである。
【０１５２】
次に、図６４に示すように、第１金属膜５６および第２金属膜５７を、例えばＣＭＰ法を用いて研磨することにより、凹部５５の内部に第１金属膜５６および第２金属膜５７を埋め込む。
【０１５３】
これにより、ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＬａＯＮ膜２８ｎとの積層膜からなるゲート絶縁膜５ｎｃ、ＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３０（下層ゲート電極５０Ｄ）と第１金属膜５６（中層ゲート電極５０Ｍ）と第２金属膜５７（上層ゲート電極５０Ｕ）との積層膜からなるゲート電極５０ｎにより構成されるＮｃｈ用ゲートスタック構造のゲートが形成される。また、ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８（高誘電体膜５ｈｍ）との積層膜からなるゲート絶縁膜５ｐｃ、および第１金属膜５６（中層ゲート電極５０Ｍ）と第２金属膜５７（上層ゲート電極５０Ｕ）との積層膜からなるゲート電極（ゲート電極５０ｐ）により構成されるＰｃｈ用ゲートスタック構造のゲートが形成される。
【０１５４】
また、抵抗素子形成領域に、ＨｆＯＮ膜２８ｎからなるゲート絶縁膜５ｎｃ、空洞５４、および第１多結晶Ｓｉ膜５１と第２多結晶Ｓｉ膜５３との積層膜からなる抵抗部ＲＥＳが形成される。
【０１５５】
次に、図６５に示すように、半導体基板１の主面上に、層間絶縁膜５８を形成した後、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜１７，５８およびＳｉ３Ｎ４膜１６に接続孔３９を形成する。続いて、接続孔３９の内部にプラグ４０を形成した後、配線４３を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。
【０１５６】
以上の製造工程により、本実施の形態３による半導体装置（ｎＭＩＳ、ｐＭＩＳ、および抵抗素子）が略完成する。
【０１５７】
なお、本実施の形態３では、ｎＭＩＳ形成領域にＬａを含むキャップ膜６ｎを形成してｎＭＩＳのしきい値電圧を調整し、ｐＭＩＳのしきい値電圧はゲート電極５０ｐを構成する第１金属膜５６により調整する構成としたが、これに限定されるものではない。例えばｐＭＩＳ形成領域にＡｌを含むキャップ膜６ｐを形成してｐＭＩＳのしきい値電圧を調整し、ｎＭＩＳのしきい値電圧はゲート電極５０ｎを構成する金属膜により調整する構成とすることができる。
【０１５８】
このように、本実施の形態３によれば、ゲート電極を金属膜のみで構成するＨＫ／ＭＧトランジスタを有する半導体装置においても、ｎＭＩＳのゲート電極５０ｎを構成する各層（ＴｉＮ膜３３（下層ゲート電極５０Ｄ）と第１金属膜５６（中層ゲート電極５０Ｍ）と第２金属膜５７（上層ゲート電極５０Ｕ））の間に抵抗層が形成されず、また、ｐＭＩＳのゲート電極５０ｐを構成する各層（第１金属膜５６（中層ゲート電極５０Ｍ）と第２金属膜５７（上層ゲート電極５０Ｕ））の間に抵抗層が形成されない。従って、前述した実施の形態１と同様の効果を得ることができる。
【０１５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６０】
例えば、前述した実施の形態では、抵抗素子は素子分離部上に形成したが、これに限定されるものではなく、活性領域上にも形成することもできる。
【産業上の利用可能性】
【０１６１】
本発明は、ゲート絶縁膜を比誘電率の高いＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタと、抵抗素子とを有する半導体装置およびその製造に適用することができる。
【符号の説明】
【０１６２】
１ 半導体基板
２ 素子分離部
３ ｐ型ウェル
４ ｎ型ウェル
５ｎｃ，５ｐｃ ゲート絶縁膜
５ｓｃ 酸化膜
５ｈｍ，５ｈｎ，５ｈｐ 高誘電体膜
６ｎ，６ｐ キャップ膜
７ ゲート電極
７Ｄ 下層ゲート電極
７Ｕ 上層ゲート電極
８ シリサイド膜
９ａ オフセットサイドウォール
９ サイドウォール
１０ ｎ型拡散領域
１１ ｎ型拡散領域
１２ ｐ型拡散領域
１３ ｐ型拡散領域
１６ Ｓｉ３Ｎ４膜
１７ 層間絶縁膜
１８，１９ 空洞
１９ａ 第１空洞部
１９ｂ 第２空洞部
２０ ＳｉＯ２膜
２１ Ｓｉ３Ｎ４膜
２２ レジストパターン
２３ 溝
２４ 酸化膜
２５ 埋め込みｎ型ウェル
２８ ＨｆＯＮ膜
２８ｎ ＨｆＬａＯＮ膜
２８ｐ ＨｆＡｌＯＮ膜
２９ ＡｌＯ膜
３０ ＴｉＮ膜
３２ ＬａＯ膜
３３ ＴｉＮ膜
３４ 多結晶Ｓｉ膜
３５ レジストパターン
３６ ＮｉＳｉ膜
３９ 接続孔
４０ プラグ
４０ａ ＴｉＮ膜
４０ｂ Ｗ膜
４１ 配線用絶縁膜
４２ 配線溝
４３ 配線
４４ 絶縁膜
５０ｎ，５０ｐ ゲート電極
５０Ｄ 下層ゲート電極
５０Ｍ 中層ゲート電極
５０Ｕ 上層ゲート電極
５１ 第１多結晶Ｓｉ膜
５２ レジストパターン
５３ 第２多結晶Ｓｉ膜
５３ａ ダミー絶縁膜
５４ 空洞
５５ 凹部
５６ 第１金属膜
５７ 第２金属膜
５８ 層間絶縁膜
ＡＲＥＡ１〜ＡＲＥＡ６ 領域
ＣＡＰ キャップ絶縁膜
ＲＰ１〜ＲＰ５ レジストパターン
ＲＥＳ 抵抗部
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ゲート絶縁膜を比誘電率の高いＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成する電界効果トランジスタ（ＨＫ（High-k）／ＭＧ（Metal Gate）トランジスタ；以下、ＨＫ／ＭＧトランジスタと記す）と抵抗素子とを有する半導体装置、およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電界効果トランジスタの微細化に伴い、ゲート絶縁膜に、従来のＳｉＯ２膜またはＳｉＯＮ膜に代わり、Ｈｉｇｈ−ｋ膜を採用する技術が検討されている。これは、トンネル効果によって増加するゲートリーク電流を抑え、かつ実効換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を薄くしてゲート容量の向上を図ることにより、電界効果トランジスタの駆動能力を上げるためである。
【０００３】
また、半導体装置は、一般に、能動素子（電界効果トランジスタ等）および受動素子（抵抗、コンデンサ、およびインダクタ等）からなる複数の回路により構成されており、能動素子および受動素子はプロセスの整合性を維持して同一基板の主面に形成される。例えば、米国特許第６４０６９５６号明細書（特許文献１）には、Ｈｉｇｈ−ｋ材料からなるゲート絶縁膜とメタル材料からなるゲート電極とにより構成されるＨＫ／ＭＧトランジスタ、および多結晶Ｓｉ膜により構成される抵抗素子を同一基板上に形成した半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６４０６９５６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、ＨＫ／ＭＧトランジスタのゲート電極をメタル材料とその上に積層した多結晶Ｓｉ膜とにより構成し、そのゲート電極を構成する多結晶Ｓｉ膜と同一層の多結晶Ｓｉ膜により抵抗素子を構成している。しかしながら、本発明者が検討したところ、上記構造のＨＫ／ＭＧトランジスタおよび抵抗素子においては、以下に説明する技術的課題が存在することが明らかとなった。
【０００６】
まず、これまで本発明者によって検討されたＨＫ／ＭＧトランジスタのゲート電極および抵抗素子の抵抗部の製造方法について簡単に説明する。
【０００７】
活性領域を分離する素子分離部を基板の所定の領域に形成した後、基板の主面にＨｉｇｈ−ｋ膜を介してメタル材料を堆積する。続いて、フォトリソグラフィ法を用いてＨＫ／ＭＧトランジスタが形成される領域をレジストパターンで覆い、ドライエッチング法を用いて抵抗素子が形成される領域のメタル材料を除去する。その後、レジストパターンを除去し、続いて、基板の主面に多結晶Ｓｉ膜を堆積する。これにより、ＨＫ／ＭＧトランジスタが形成される領域に、メタル材料とその上に積層した多結晶Ｓｉ膜が形成され、抵抗素子が形成される領域に多結晶Ｓｉ膜のみが形成される。続いて、フォトリソグラフィ法およびドライエッチング法を用いて、ＨＫ／ＭＧトランジスタが形成される領域のメタル材料と多結晶Ｓｉ膜とを加工してＨＫ／ＭＧトランジスタのゲート電極を形成し、抵抗素子が形成される領域の多結晶Ｓｉ膜を加工して抵抗部を形成する。
【０００８】
しかし、上記製造方法では、メタル材料をレジストパターンで覆う工程、さらにレジストパターンを除去する工程においてメタル材料の表面に抵抗層が形成され、ＨＫ／ＭＧトランジスタのゲート電極を構成するメタル材料と多結晶Ｓｉ膜との間に抵抗層が残存することがある。この抵抗層は１ｎｍ以下と薄いものではあるが、ＨＫ／ＭＧトランジスタの動作遅延の原因となり、良品歩留まりの低下を引き起こす可能性を有している。
【０００９】
本発明の目的は、ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタと、抵抗素子とを同一基板に有する半導体装置において、安定したＨＫ／ＭＧトランジスタの動作特性を得ることのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１２】
この実施の形態は、半導体基板の主面の第１領域の活性領域に形成されたＨＫ／ＭＧトランジスタと、第２領域の素子分離部上に形成された抵抗素子とを有する半導体装置であって、上記ＨＫ／ＭＧトランジスタは、Ｈｉｇｈ−ｋ材料からなるゲート絶縁膜と、ＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極と、ゲート絶縁膜およびゲート電極の側壁に形成された第１サイドウォールとを含み、上記抵抗素子は、素子分離部上に形成された空洞と、空洞上に設けられた多結晶Ｓｉ膜からなる抵抗部と、空洞および抵抗部の側壁に形成され、平面視において２箇所以上除去された領域のあるサイドウォールと、を含ものである。
【００１３】
また、この実施の形態は、半導体基板の主面の第１領域の活性領域にＨＫ／ＭＧトランジスタを形成し、第２領域の素子分離部上に抵抗素子を形成する半導体装置の製造方法であって、第１領域に、酸化膜とＨｉｇｈ−ｋ膜とからなる第１ゲート絶縁膜およびＴｉＮ膜と多結晶Ｓｉ膜とからなる第１ゲート電極を形成し、第２領域に、Ｈｉｇｈ−ｋ膜からなる第２ゲート絶縁膜およびＴｉＮ膜と多結晶Ｓｉ膜とからなる第２ゲート電極を形成する工程と、第１領域の第１ゲート電極および第１ゲート絶縁膜の側壁に第１サイドウォールを形成し、第２領域の第２ゲート電極および第２ゲート絶縁膜の側壁に第２サイドウォールを形成する工程と、第１領域の第１ゲート電極の両側の前記活性領域にソース領域およびドレイン領域を形成する工程と、第２領域の第２サイドウォールの２箇所以上を除去した後、第２サイドウォールが除去された箇所から薬液を浸入させて、第２領域のＴｉＮ膜を除去して、第２ゲート絶縁膜と多結晶Ｓｉ膜との間に空洞を形成する工程と、第１領域の多結晶Ｓｉ膜の上面、第１領域のソース領域およびドレイン領域の表面、第２領域の多結晶Ｓｉ膜の電極引き出し部の上面に選択的にシリサイド膜を形成する工程と、を有するものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタと、抵抗素子とを同一基板に有する半導体装置において、安定したＨＫ／ＭＧトランジスタの動作特性を得ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１によるｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図である。
【図２】本発明の実施の形態１によるｎチャネル型ＨＫ／ＭＧトランジスタのゲートとｐチャネル型ＨＫ／ＭＧトランジスタのゲートとが繋がった回路におけるゲート幅方向に沿った要部断面図である。
【図３】本発明の実施の形態１による抵抗素子の要部断面図（図４に示すＡ−Ａ′線に沿った要部断面図）である。
【図４】本発明の実施の形態１による抵抗素子の要部上面図である。
【図５】本発明の実施の形態１による半導体装置の製造工程を示すｎチャネル型ＨＫ／ＭＧトランジスタ、ｐチャネル型ＨＫ／ＭＧトランジスタ、および抵抗素子の要部断面図である。
【図６】図５に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図７】図６に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図８】図７に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図９】図８に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１０】図９に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１１】図１０に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１２】図１１に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１３】図１２に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１４】図１３に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１５】図１４に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１６】図１５に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１７】図１６に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１８】図１６に続く、半導体装置の製造工程中の抵抗素子の要部上面図である。
【図１９】図１７および図１８に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２０】図１７および図１８に続く、半導体装置の製造工程中の図１８と同じ箇所の要部上面図である。
【図２１】図１９および図２０に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２２】図１９および図２０に続く、半導体装置の製造工程中の図１８と同じ箇所の要部上面図である。
【図２３】図２１および図２２に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２４】図２１および図２２に続く、半導体装置の製造工程中の図１８と同じ箇所の要部上面図である。
【図２５】図２３および図２４に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２６】図２３および図２４に続く、半導体装置の製造工程中の図１８と同じ箇所の要部上面図である。
【図２７】図２５および図２６に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２８】図２５および図２６に続く、半導体装置の製造工程中の図１８と同じ箇所の要部上面図である。
【図２９】図２７および図２８に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図３０】図２９に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図３１】図３０に続く、半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図３２】本発明の実施の形態２による抵抗素子の要部上面図である。
【図３３】（ａ）、（ｂ）、および（ｃ）はそれぞれ図３２のＣ−Ｃ′線に沿った要部断面図、Ｄ−Ｄ′線に沿った要部断面図、およびＥ−Ｅ′線に沿った要部断面図である。
【図３４】本発明の実施の形態２による半導体装置の製造工程を示すｎチャネル型ＨＫ／ＭＧトランジスタ、ｐチャネル型ＨＫ／ＭＧトランジスタ、および抵抗素子の要部断面図である。
【図３５】図３４に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図３６】図３５に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図３７】図３５に続く、半導体装置の製造工程中の抵抗素子の要部上面図である。
【図３８】図３６および図３７に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図３９】図３８に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図４０】図３９に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図４１】図３９に続く、半導体装置の製造工程中の図３７と同じ箇所の要部上面図である。
【図４２】図４０および図４１に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図４３】図４２に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図４４】図４２に続く、半導体装置の製造工程中の図３７と同じ箇所の要部上面図である。
【図４５】図４３および図４４に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図４６】図４３および図４４に続く、半導体装置の製造工程中の図３７と同じ箇所の要部上面図である。
【図４７】図４５および図４６に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図４８】図４５および図４６に続く、半導体装置の製造工程中の図３７と同じ箇所の要部上面図である。
【図４９】図４７および図４８に続く、半導体装置の製造工程中の図３４と同じ箇所の要部断面図である。
【図５０】図４７および図４８に続く、半導体装置の製造工程中の図３７と同じ箇所の要部上面図である。
【図５１】本発明の実施の形態３によるｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図、ならびに抵抗素子の要部断面図である。
【図５２】本発明の実施の形態３による半導体装置の製造工程を示すｎチャネル型ＨＫ／ＭＧトランジスタ、ｐチャネル型ＨＫ／ＭＧトランジスタ、および抵抗素子の要部断面図である。
【図５３】図５２に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図５４】図５３に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図５５】図５４に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図５６】図５５に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図５７】図５６に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図５８】図５７に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図５９】図５８に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図６０】図５９に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図６１】図６０に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図６２】図６１に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図６３】図６２に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図６４】図６３に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【図６５】図６４に続く、半導体装置の製造工程中の図５２と同じ箇所の要部断面図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチング等を付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２０】
また、以下の実施の形態において、ゲートまたはゲート構造と記す場合は、ゲート絶縁膜とゲート電極との積層膜を言い、ゲート電極とは区別する。
【００２１】
また、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造（ゲート絶縁膜およびゲート電極）をＮｃｈ用ゲートスタック構造、ｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造（ゲート絶縁膜およびゲート電極）をＰｃｈ用ゲートスタック構造と記して、両者の構造を区別する。また、Ｎｃｈ用ゲートスタック構造またはＰｃｈ用ゲートスタック構造と言うときは、ゲート絶縁膜の下層に位置する酸化膜が有る構造および無い構造の両者を言う。
【００２２】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
（実施の形態１）
本発明の実施の形態１によるｎチャネル型ＨＫ／ＭＧトランジスタ、ｐチャネル型ＨＫ／ＭＧトランジスタ、および抵抗素子の構造を図１〜図４を用いて説明する。図１は、本発明の実施の形態１によるｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図、図２は、本発明の実施の形態１によるｎチャネル型ＨＫ／ＭＧトランジスタのゲートとｐチャネル型ＨＫ／ＭＧトランジスタのゲートとが繋がった回路におけるゲート幅方向に沿った要部断面図、図３は、本発明の実施の形態１による抵抗素子の要部断面図、図４は、本発明の実施の形態１による抵抗素子の要部上面図である。
【００２４】
まず、本発明の実施の形態１によるｎチャネル型ＨＫ／ＭＧトランジスタ（以後、ｎＭＩＳと記す）およびｐチャネル型ＨＫ／ＭＧトランジスタ（以後、ｐＭＩＳと記す）の構成について、図１および図２を用いて説明する。
【００２５】
本発明の実施の形態１によるｎＭＩＳおよびｐＭＩＳが形成される半導体基板１の主面には、素子分離部２が形成されている。素子分離部２は、半導体基板１に形成される素子間の干渉を防止する機能を有しており、例えば半導体基板１に溝を形成し、この溝の内部に絶縁膜を埋め込むＳＴＩ（Shallow Trench Isolation）法によって形成される。この素子分離部２によって分離された活性領域が、ｎＭＩＳ形成領域またはｐＭＩＳ形成領域となっている。上記溝の内部に埋め込まれる絶縁膜は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）とオゾンとをソースガスに用いたプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成されるＴＥＯＳ膜、高密度プラズマ（High Density Plasma）ＣＶＤ法を用いて形成されるＳｉＯ２膜、ポリシラザン（ＳｉＨ２ＮＨ）膜などである。
【００２６】
ｎＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｐ型ウェル３が形成されており、ｐＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｎ型ウェル４が形成されている。ｐ型ウェル３にはＢなどのｐ型不純物が導入されており、ｎ型ウェル４にはＰまたはＡｓなどのｎ型不純物が導入されている。
【００２７】
続いて、ｎＭＩＳの構成について説明する。
【００２８】
ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｐ型ウェル３上には、ゲート絶縁膜５ｎｃが形成されている。
【００２９】
このゲート絶縁膜５ｎｃは主として、例えばＳｉＯ２よりも比誘電率の高い高誘電体膜５ｈｎから形成されている。高誘電体膜５ｈｎとしては、例えばＨｆＯｘ膜、ＨｆＯＮ膜、ＨｆＳｉＯｘ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望するｎＭＩＳのしきい値電圧を得るための金属元素、例えばＬａが含まれている。従って、代表的な高誘電体膜５ｈｎの構成材料として、例えばＨｆＬａＯＮを例示することができる。高誘電体膜５ｈｎの厚さは、例えば１ｎｍ程度である。
【００３０】
また、半導体基板１と高誘電体膜５ｈｎとの間には、酸化膜５ｓｃ、例えばＳｉＯ２膜が形成されている。半導体基板１と高誘電体膜５ｈｎとが直接接した場合、ｎＭＩＳの移動度が低下する恐れがあるが、半導体基板１と高誘電体膜５ｈｎとの間に酸化膜５ｓｃを介在させることにより、上記移動度の低下を防ぐことができる。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。
【００３１】
ゲート絶縁膜５ｎｃ上には、キャップ膜６ｎが形成されている。このキャップ膜６ｎは、例えばＬａＯ膜であり、高誘電体膜５ｈｎを構成するハフニウム系絶縁膜に、ｎＭＩＳのしきい値電圧を得るための金属元素、すなわちＬａを添加するために形成されている。なお、高誘電体膜５ｈｎを構成するハフニウム系絶縁膜に添加される金属元素として、Ｌａを例示したが、他の金属元素であってもよい。従って、キャップ膜６ｎとして、Ｌａ２Ｏ５膜、Ｌａ膜、ＭｇＯ膜、Ｍｇ膜、ＢｉＳｒ膜、ＳｒＯ膜、Ｙ膜、Ｙ２Ｏ３膜、Ｂａ膜、ＢａＯ膜、Ｓｅ膜、またはＳｃＯ膜などを用いることができる。なお、キャップ膜６ｎを構成する金属元素が全て高誘電体膜５ｈｎに添加される場合もある。
【００３２】
キャップ膜６ｎ上には、ゲート電極７が形成されている。このゲート電極７は下層ゲート電極７Ｄと上層ゲート電極７Ｕとを積層した構造を有している。下層ゲート電極７Ｄは、例えばＴｉＮ膜により構成されるが、これに限定されるものではない。例えばＴａＮ膜、ＴａＳｉＮ膜、ＴｉＡｌＮ膜、ＨｆＮ膜、ＮｉｘＳｉ１−ｘ膜、ＰｔＳｉ膜、ＮｉｘＴａ１−ｘＳｉ膜、ＮｉｘＰｔ１−ｘＳｉ膜、ＨｆＳｉ膜、ＷＳｉ膜、ＩｒｘＳｉ１−ｘ膜、ＴａＧｅ膜、ＴａＣｘ膜、Ｍｏ膜、またはＷ膜のいずれかの膜により、下層ゲート電極７Ｄを構成してもよい。下層ゲート電極７Ｄの厚さは、例えば５〜２０ｎｍ程度である。また、上層ゲート電極７Ｕは、例えば１×１０２０ｃｍ−３程度の不純物が導入された多結晶Ｓｉ膜により構成される。上層ゲート電極７Ｕの厚さは、例えば３０〜８０ｎｍ程度である。
【００３３】
さらに、ゲート電極７上には、シリサイド膜８が形成されている。このシリサイド膜８は、例えばＮｉＳｉ膜またはＰｔＳｉ膜である。
【００３４】
ゲート電極７およびゲート絶縁膜５ｎｃの積層膜の両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール９ａおよびサイドウォール９が形成されている。これらオフセットサイドウォール９ａおよびサイドウォール９直下の半導体基板１（ｐ型ウェル３）には、半導体領域であるｎ型拡散領域１０が形成されており、ｎ型拡散領域１０の外側にはｎ型拡散領域１１が形成されている。ｎ型拡散領域１０およびｎ型拡散領域１１にはＰまたはＡｓなどのｎ型不純物が導入されており、ｎ型拡散領域１１にはｎ型拡散領域１０に比べて高濃度にｎ型不純物が導入されている。ｎ型拡散領域１０およびｎ型拡散領域１１によって、ＬＤＤ（Lightly Doped Drain）構造を有するｎＭＩＳのソース領域およびドレイン領域が形成される。図示はしていないが、ゲート電極７直下で、ソース領域とドレイン領域との間の半導体基板１（ｐ型ウェル３）には、ｎＭＩＳのしきい値を調整するための不純物を導入したチャネル領域が形成されている。
【００３５】
ｎ型拡散領域１１の表面には、ゲート電極７上に形成されたシリサイド膜８と同じ工程で形成されるシリサイド膜８が形成されている。
【００３６】
続いて、ｐＭＩＳの構成について説明する。
【００３７】
ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｎ型ウェル４上には、ゲート絶縁膜５ｐｃが形成されている。
【００３８】
このゲート絶縁膜５ｐｃは主として、例えばＳｉＯ２よりも比誘電率の高い高誘電体膜５ｈｐから形成されている。高誘電体膜５ｈｐとしては、例えばＨｆＯｘ膜、ＨｆＯＮ膜、ＨｆＳｉＯｘ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望するｐＭＩＳのしきい値電圧を得るための金属元素、例えばＡｌが含まれている。従って、代表的な高誘電体膜５ｈｐの構成材料として、例えばＨｆＡｌＯＮを例示することができる。高誘電体膜５ｈｐの厚さは、例えば１ｎｍ程度である。
【００３９】
また、半導体基板１と高誘電体膜５ｈｐとの間には、酸化膜５ｓｃ、例えばＳｉＯ２膜が形成されている。半導体基板１と高誘電体膜５ｈｐとが直接接した場合、ｐＭＩＳの移動度が低下する恐れがあるが、半導体基板１と高誘電体膜５ｈｐとの間に酸化膜５ｓｃを介在させることにより、上記移動度の低下を防ぐことができる。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。
【００４０】
ゲート絶縁膜５ｐｃ上には、キャップ膜６ｐが形成されている。このキャップ膜６ｐは、例えばＡｌＯ膜であり、高誘電体膜５ｈｐを構成するハフニウム系絶縁膜に、ｐＭＩＳのしきい値電圧を得るための金属元素、すなわちＡｌを添加するために形成されている。なお、キャップ膜６ｐとして、ＡｌＯ膜を例示したが、Ａｌ膜を用いることもできる。なお、キャップ膜６ｐを構成する金属元素が全て高誘電体膜５ｈｐに添加される場合もある。
【００４１】
キャップ膜６ｐ上には、ゲート電極７が形成され、ゲート電極７上にはシリサイド膜８が形成されている。これらゲート電極７およびシリサイド膜８は、それぞれ前述したｎＭＩＳのゲート電極７およびシリサイド膜８と同じ構成である。
【００４２】
ゲート電極７およびゲート絶縁膜５ｐｃの積層膜の両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール９ａおよびサイドウォール９が形成されている。これらオフセットサイドウォール９ａおよびサイドウォール９直下の半導体基板１（ｎ型ウェル４）には、半導体領域であるｐ型拡散領域１２が形成されており、ｐ型拡散領域１２の外側にはｐ型拡散領域１３が形成されている。ｐ型拡散領域１２およびｐ型拡散領域１３にはＢなどのｐ型不純物が導入されており、ｐ型拡散領域１３にはｐ型拡散領域１２に比べて高濃度にｐ型不純物が導入されている。ｐ型拡散領域１２およびｐ型拡散領域１３によって、ＬＤＤ構造を有するｐＭＩＳのソース領域およびドレイン領域が形成される。図示はしていないが、ゲート電極７直下で、ソース領域とドレイン領域との間の半導体基板１（ｎ型ウェル４）に、ｐＭＩＳのしきい値を調整するための不純物を導入したチャネル領域が形成されている。
【００４３】
ｐ型拡散領域１３の表面には、ゲート電極７上に形成されたシリサイド膜８と同じ工程で形成されたシリサイド膜８が形成されている。さらに、ｎＭＩＳおよびｐＭＩＳは、Ｓｉ３Ｎ４膜１６および層間絶縁膜１７により覆われている。
【００４４】
次に、本発明の実施の形態１による抵抗素子の構成について、図３および図４を用いて説明する。図４に示すＡ−Ａ′線に沿った要部断面図が図３に示す抵抗素子の要部断面図に該当する。ここでは、ｎＭＩＳのＮｃｈ用ゲートスタック構造のゲートを利用した抵抗素子の構成について説明するが、ｐＭＩＳのＰｃｈ用ゲートスタック構造のゲートを利用した抵抗素子も同様に構成することができる。
【００４５】
図３および図４に示すように、抵抗素子は、素子分離部２上に形成されている。
【００４６】
抵抗素子は、前述したｎＭＩＳ（前述の図１および図２参照）のＮｃｈ用ゲートスタック構造のゲートを利用しているが、キャップ膜６ｎおよび下層ゲート電極７Ｄは形成されておらず、抵抗部ＲＥＳは多結晶Ｓｉ膜からなる上層ゲート電極７Ｕのみにより構成されている。さらに、上層ゲート電極７Ｕとゲート絶縁膜５ｎｃ（高誘電体膜５ｈｎ）との間には、キャップ膜６ｎおよび下層ゲート電極７Ｄが除去されてなる空洞１８（図４ではドット（dot）で示す領域）が形成されている。
【００４７】
また、抵抗部ＲＥＳ（上層ゲート電極７Ｕ）、空洞１８、およびゲート絶縁膜５ｎｃ（高誘電体膜５ｈｎ）の積層部分の側壁の一部には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール９ａおよびサイドウォール９が形成されている。後述する半導体装置の製造方法において詳細に説明するが、当初形成されたｎＭＩＳのＮｃｈ用ゲートスタック構造（ゲート絶縁膜５ｎｃ（高誘電体膜５ｈｎ）、キャップ膜６ｎ、およびゲート電極（下層ゲート電極７Ｄと上層ゲート電極７Ｕ）からなる積層構造）のゲートからキャップ膜６ｎおよび下層ゲート電極７Ｄを除去するための薬液を浸入させる経路を形成するために、オフセットサイドウォール９ａおよびサイドウォール９の一部を除去している。
【００４８】
また、絶縁膜４４で覆われていない抵抗部ＲＥＳ（上層ゲート電極７Ｕ）の電極引き出し部（図４では斜線で示す領域）の上面には、前述したｎＭＩＳ（前述の図１および図２参照）のゲート電極７上に形成されたシリサイド膜８と同じ工程で形成されたシリサイド膜８が形成されている。しかし、それ以外の抵抗部ＲＥＳ（上層ゲート電極７Ｕ）の上面にはシリサイド膜８は形成されておらず、抵抗素子の高抵抗化を図っている。
【００４９】
次に、本発明の実施の形態１による半導体装置の製造方法について図５〜図３１を用いて工程順に説明する。図５〜図１７、図１９、図２１、図２３、図２５、図２７、および図２９〜図３１は半導体装置に形成される回路素子のうち、ｎＭＩＳ、ｐＭＩＳ、および抵抗素子の要部断面図、図１８、図２０、図２２、図２４、図２６、および図２８は抵抗素子の要部上面図を示している。ここでは、ｎＭＩＳのＮｃｈ用ゲートスタック構造のゲートを利用した抵抗素子を例示するが、ｐＭＩＳのＰｃｈ用ゲートスタック構造のゲートを利用した抵抗素子であってもよい。上記抵抗素子の要部断面図は、例えば図１８に示すＢ−Ｂ′線に沿った要部断面図に該当する。
【００５０】
まず、図５に示すように、例えば単結晶Ｓｉに、例えばＢなどのｐ型不純物を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。続いて、半導体基板１の主面上に、ＳｉＯ２膜２０およびＳｉ３Ｎ４膜２１を順次形成する。ＳｉＯ２膜２０の厚さは、例えば１０ｎｍ程度、Ｓｉ３Ｎ４膜２１の厚さは、例えば８０ｎｍ程度である。続いて、フォトリソグラフィ法を用いて活性領域となる領域を覆うレジストパターン２２を形成する。
【００５１】
次に、図６に示すように、レジストパターン２２をマスクとして、レジストパターン２２から露出しているＳｉ３Ｎ４膜２１、ＳｉＯ２膜２０、および半導体基板１を、例えばドライエッチング法を用いて順次除去して、半導体基板１に溝２３を形成した後、レジストパターン２２を除去する。続いて、溝２３の内壁を窒化処理および酸化処理した後、半導体基板１の主面上に、溝２３を埋め込んで酸化膜２４を形成する。この酸化膜は、例えばＴＥＯＳとオゾンとをソースガスに用いたプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜、高密度プラズマＣＶＤ法を用いて形成されるＳｉＯ２膜、またはポリシラザン膜などである。続いて、熱処理を行う。この熱処理は、例えば１１００℃で実施される。
【００５２】
次に、図７に示すように、酸化膜２４の表面を、例えばＣＭＰ（Chemical Vapor Deposition）法を用いて研磨して、溝２３に酸化膜２４が埋め込まれた素子分離部２を形成する。この素子分離部２によって活性領域が分離され、ｎＭＩＳ形成領域、ｐＭＩＳ形成領域、および抵抗素子形成領域が形成される。
【００５３】
次に、図８に示すように、ｎＭＩＳ形成領域および抵抗素子形成領域の半導体基板１に、イオン注入法を用いてｎ型不純物を選択的に導入することにより、埋め込みｎ型ウェル２５を形成する。続いて、ｎＭＩＳ形成領域および抵抗素子形成領域の半導体基板１に、イオン注入法を用いてｐ型不純物を選択的に導入することにより、ｐ型ウェル３を形成する。同様に、ｐＭＩＳ形成領域の半導体基板１に、イオン注入法を用いてｎ型不純物を選択的に導入することにより、ｎ型ウェル４を形成する。
【００５４】
次に、図９に示すように、半導体基板１の主面上に、例えば熱酸化法を用いて酸化膜５ｓｃを形成する。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。これにより、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域の半導体基板１の主面には酸化膜５ｓｃが形成される。
【００５５】
続いて、半導体基板１の主面上に、例えばＨｆＯＮ膜２８を形成する。ＨｆＯＮ膜２８は、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて形成され、その厚さは、例えば１ｎｍ程度である。ＨｆＯＮ膜２８に代えて、例えばＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＯ２膜などの他のハフニウム系絶縁膜を使用することもできる。
【００５６】
続いて、窒化処理を施した後、ＨｆＯＮ膜２８上に、例えばＡｌＯ膜２９（キャップ膜６ｐ）を堆積する。ＡｌＯ膜２９は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。続いて、ＡｌＯ膜２９上に、例えばＴｉＮ膜３０を堆積する。ＴｉＮ膜３０は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜１５ｎｍ程度である。
【００５７】
次に、図１０に示すように、フォトリソグラフィ法を用いてｐＭＩＳ形成領域を覆うレジストパターン（図示は省略）を形成する。続いて、このレジストパターンをマスクとして、レジストパターンから露出しているＴｉＮ膜３０およびＡｌＯ膜２９を除去した後、レジストパターンを除去する。
【００５８】
次に、図１１に示すように、半導体基板１の主面上に、例えばＬａＯ膜３２（キャップ膜６ｎ）を堆積する。ＬａＯ膜３２は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間実施される。この熱処理により、ＡｌＯ膜２９からＡｌがＨｆＯＮ膜２８へ熱拡散して、ｐＭＩＳ形成領域のＨｆＯＮ膜２８はＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）となる。さらに、この熱処理により、ＬａＯ膜３２からＬａがＨｆＯＮ膜２８へ熱拡散して、ｎＭＩＳ形成領域および抵抗素子形成領域のＨｆＯＮ膜２８はＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）となる。
【００５９】
次に、図１２に示すように、ＴｉＮ膜３０、ＡｌＯ膜２９、およびＬａＯ膜３２を除去する。なお、ＴｉＮ膜３０、ＡｌＯ膜２９、およびＬａＯ膜３２はすべて除去してもよいが、図１２ではＡｌＯ膜２９およびＬａＯ膜３２を部分的に除去せずに残している。これにより、ｎＭＩＳ形成領域には、酸化膜５ｓｃおよびＨｆＬａＯＮ膜２８ｎからなるゲート絶縁膜５ｎｃが形成され、ｐＭＩＳ形成領域には、酸化膜５ｓｃおよびＨｆＡｌＯＮ膜２８ｐからなるゲート絶縁膜５ｐｃが形成され、抵抗素子形成領域には、ＨｆＬａＯＮ膜２８ｎからなるゲート絶縁膜５ｎｃが形成される。
【００６０】
次に、図１３に示すように、半導体基板１の主面上に、例えばＴｉＮ膜３３を堆積する。ＴｉＮ膜３３は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜２０ｎｍ程度である。続いて、ＴｉＮ膜３３上に、例えば多結晶Ｓｉ膜３４を堆積する。多結晶Ｓｉ膜３４は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば３０〜８０ｎｍ程度である。続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間実施される。
【００６１】
次に、図１４に示すように、フォトリソグラフィ法を用いてｎＭＩＳ形成領域、ｐＭＩＳ形成領域、および抵抗素子形成領域にゲートを形成するためのレジストパターン３５を形成する。続いて、このレジストパターン３５をマスクとして、レジストパターン３５から露出している多結晶Ｓｉ膜３４、ＴｉＮ膜３３、ＬａＯ膜３２、ＡｌＯ膜２９、ＨｆＡｌＯＮ膜２８ｐ、ＨｆＬａＯＮ膜２８ｎ、および酸化膜５ｓｃを加工する。
【００６２】
これにより、ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＬａＯＮ膜２８ｎとの積層膜からなるゲート絶縁膜５ｎｃ、ＬａＯ膜３２、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極７により構成されるＮｃｈ用スタックゲート構造のゲートが形成される。
【００６３】
また、ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＡｌＯＮ膜２８ｐとの積層膜からなるゲート絶縁膜５ｐｃ、ＡｌＯ膜２９、およびＴｉＮ膜３３と多結晶Ｓｉ膜３４との積層膜からなるゲート電極７により構成されるＰｃｈ用スタックゲート構造のゲートが形成される。
【００６４】
また、抵抗素子形成領域に、ＨｆＬａＯＮ膜２８ｎからなるゲート絶縁膜５ｎｃ、ＬａＯ膜３２、およびＴｉＮ膜３３と多結晶Ｓｉ膜３４との積層膜からなるゲート電極７により構成されるＮｃｈ用スタックゲート構造のゲートが形成される。抵抗素子形成領域に形成されたＮｃｈ用スタックゲート構造のゲートの平面形状は四角形状（但し４つの角部は直角に限定されず、丸みを帯びたものも含まれる）であり、その寸法は、例えば１０μｍ×２〜３μｍである。
【００６５】
次に、図１５に示すように、レジストパターン３５を除去した後、ｎＭＩＳ、ｐＭＩＳ、および抵抗素子のそれぞれのゲートの側壁に、例えばＳｉ３Ｎ４膜からなるオフセットサイドウォール９ａを形成する。オフセットサイドウォール９ａは、例えばＣＶＤ法を用いて形成され、その厚さは、例えば５ｎｍ程度である。
【００６６】
続いて、イオン注入法を用いて、ｎＭＩＳ形成領域の半導体基板１（ｐ型ウェル３）に、ゲートおよびオフセットサイドウォール９ａに対して自己整合的にｎ型拡散領域１０を形成する。ｎ型拡散領域１０は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、ｐＭＩＳ形成領域の半導体基板１（ｎ型ウェル４）に、ゲートおよびオフセットサイドウォール９ａに対して自己整合的にｐ型拡散領域１２を形成する。ｐ型拡散領域１２は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
【００６７】
次に、図１６に示すように、半導体基板１の主面上に、Ｓｉ３Ｎ４膜およびＳｉＯ２膜を順次堆積した後、ドライエッチング法を用いて、これらＳｉ３Ｎ４膜およびＳｉＯ２膜を異方性エッチングする。これにより、ｎＭＩＳ、ｐＭＩＳ、および抵抗素子のそれぞれのゲートの側壁にオフセットサイドウォール９ａを介してサイドウォール９を形成する。
【００６８】
続いて、イオン注入法を用いて、ｎＭＩＳ形成領域の半導体基板１（ｐ型ウェル３）に、ゲートおよびサイドウォール９に対して自己整合的にｎ型拡散領域１１を形成する。ｎ型拡散領域１１は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、ｐＭＩＳ形成領域の半導体基板１（ｎ型ウェル４）に、ゲートおよびサイドウォール９に対して自己整合的にｐ型拡散領域１３を形成する。ｐ型拡散領域１３は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
【００６９】
続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間および１２３０℃で数ｍ秒実施される。この熱処理によって、ｎＭＩＳ形成領域のｎ型拡散領域１０およびｎ型拡散領域１１に導入されたｎ型不純物を活性化し、ｐＭＩＳ形成領域のｐ型拡散領域１２およびｐ型拡散領域１３に導入されたｐ型不純物を活性化させて、それぞれのソース領域およびドレイン領域を形成する。
【００７０】
次に、図１７に示すように、フォトリソグラフィ法を用いてｎＭＩＳ形成領域およびｐＭＩＳ形成領域を覆うレジストパターンＲＰ１を形成する。
【００７１】
さらに、図１８に示すように、このレジストパターンＲＰ１は、抵抗素子形成領域にも形成されているが（図１８に斜線で示す領域）、次の工程において抵抗素子のＮｃｈ用スタックゲート構造のゲートの側壁に形成されたオフセットサイドウォール９ａおよびサイドウォール９の一部を除去するために、抵抗素子領域の任意の２箇所以上に開口部を有している。ここでは、Ｎｃｈ用スタックゲート構造のゲートの一方の端部（領域ＡＲＥＡ１）、その端部と反対側の端部（領域ＡＲＥＡ２）、および中央部（領域ＡＲＥＡ３）の３箇所に開口部を有するレジストパターンＲＰ１を例示しているが、これに限定されるものではない。
【００７２】
次に、図１９および図２０に示すように、レジストパターンＲＰ１から露出している抵抗素子のＮｃｈ用スタックゲート構造のゲートの側壁に形成されたオフセットサイドウォール９ａおよびサイドウォール９の一部をドライエッチング法またはウエットエッチング法等により除去する。ここでは、Ｎｃｈ用スタックゲート構造のゲートの一方の端部（領域ＡＲＥＡ１）、その端部と反対側の端部（領域ＡＲＥＡ２）、および中央部（領域ＡＲＥＡ３）の３箇所のオフセットサイドウォール９ａおよびサイドウォール９が除去される。
【００７３】
次に、図２１および図２２に示すように、オフセットサイドウォール９ａおよびサイドウォール９の一部が除去された箇所から薬液、例えば硫酸と過酸化水素水が混合された溶薬（例えばＡＰＭ（Ammonia-Hydrogen Peroxide Mixture）、ＳＰＭ（Sulfuric-Hydrogen Peroxide Mixture）、またはＨＰＭ（Hydrochloric acid-Hydrogen Peroxide Mixture）の何れか）を抵抗素子のＮｃｈ用スタックゲート構造のゲートへ導入して、抵抗素子のＮｃｈ用スタックゲート構造のゲートを構成するＬａＯ膜３２およびＴｉＮ膜３３を溶かす。これにより、抵抗素子のＮｃｈ用スタックゲート構造のゲートを構成するＬａＯ膜３２およびＴｉＮ膜３３を除去して、この部分に空洞１８（上面図（図２２、図２４、図２６、および図２８）ではドット（dot）で示す領域）を形成し、多結晶Ｓｉ膜３４からなる上層ゲート電極７Ｕによって抵抗素子の抵抗部ＲＥＳを形成する。
【００７４】
次に、図２３および図２４に示すように、レジストパターンＲＰ１を除去した後、半導体基板１の主面上に、絶縁膜４４を形成する。
【００７５】
次に、図２５および図２６に示すように、フォトリソグラフィ法を用いて抵抗素子の電極引き出し部が形成されない領域を覆うレジストパターンＲＰ２を形成する。続いて、このレジストパターンＲＰ２をマスクとして、レジストパターンＲＰ２から露出している絶縁膜４４を除去する。
【００７６】
次に、図２７および図２８に示すように、レジストパターンＲＰ２を除去した後、半導体基板１の主面上にＮｉ膜を形成し、続いて、熱処理を行う。この熱処理は、例えば４５０℃で実施される。この熱処理によって、半導体基板１を構成するＳｉとＮｉ、および多結晶Ｓｉ膜３４を構成するＳｉとＮｉとを固相反応させてＮｉＳｉを形成し、続いてＨ２ＳＯ４とＨ２Ｏ２との混合溶液を用いて未反応のＮｉを除去することにより、ｎＭＩＳのソース領域およびドレイン領域の表面ならびにゲート電極７の上面にＮｉＳｉ膜３６（シリサイド膜８）を形成する。同様に、ｐＭＩＳのソース領域およびドレイン領域の表面ならびにゲート電極７の上面にＮｉＳｉ膜３６を形成する。さらに、抵抗素子の電極引き出し部の上面にＮｉＳｉ膜３６を形成する（図２８に斜線で示す領域）。ＮｉＳｉ膜３６に代えて、例えばＰｔＳｉ膜などを使用することもできる。
【００７７】
次に、図２９に示すように、半導体基板１の主面上に、Ｓｉ３Ｎ４膜１６を堆積する。Ｓｉ３Ｎ４膜１６は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば３０ｎｍ程度である。
【００７８】
続いて、半導体基板１の主面上に、層間絶縁膜１７を形成する。層間絶縁膜１７は、例えばプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜である。続いて、層間絶縁膜１７の表面を、例えばＣＭＰ法を用いて平坦化した後、フォトリソグラフィ法およびドライエッチング法を用いて、Ｓｉ３Ｎ４膜１６および層間絶縁膜１７に接続孔３９を形成する。
【００７９】
次に、図３０に示すように、接続孔３９の底面および内壁を含む層間絶縁膜１７上に、例えばスパッタリング法を用いてＴｉＮ膜４０ａを形成する。ＴｉＮ膜４０ａは、例えば後の工程で接続孔３９の内部に埋め込まれる材料が拡散するのを防止する、いわゆるバリア機能を有している。続いて、半導体基板１の主面上に、接続孔３９の内部を埋め込むようにＷ膜４０ｂを形成する。このＷ膜４０ｂは、例えばＣＶＤ法を用いて形成される。続いて、Ｗ膜４０ｂおよびＴｉＮ膜４０ａを、例えばＣＭＰ法を用いて研磨することにより、接続孔３９の内部にプラグ４０を形成する。
【００８０】
次に、図３１に示すように、半導体基板１の主面上に、配線用絶縁膜４１を形成する。配線用絶縁膜４１は、例えばＴＥＯＳ膜、ＳｉＣＮ膜、およびＳｉＯ２膜を順次堆積した積層膜からなる。続いて、フォトリソグラフィ法およびドライエッチング法を用いて、配線用絶縁膜４１に配線溝４２を形成する。
【００８１】
続いて、配線溝４２の底面および内壁を含む配線用絶縁膜４１上に、例えばスパッタリング法を用いてＣｕシード層を形成した後、めっき法により配線溝４２の内部を埋め込むようにＣｕ膜を形成する。続いて、熱処理を行った後、Ｃｕ膜およびＣｕシード層を、例えばＣＭＰ法を用いて研磨することにより、配線溝４２の内部にＣｕ膜からなる配線４３を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。
【００８２】
以上の製造工程により、本実施の形態１による半導体装置（ｎＭＩＳ、ｐＭＩＳ、および抵抗素子）が略完成する。
【００８３】
このように、本実施の形態１によれば、一旦、ｎＭＩＳ形成領域に、ゲート絶縁膜５ｎｃ、ＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極７により構成されるＮｃｈ用スタックゲート構造のゲートを形成し、ｐＭＩＳ形成領域に、ゲート絶縁膜５ｐｃ、ＡｌＯ膜２９（キャップ膜６ｐ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極７により構成されるＰｃｈ用スタックゲート構造のゲートを形成し、抵抗素子形成領域に、ゲート絶縁膜５ｎｃ、ＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極７により構成されるＮｃｈ用スタックゲート構造のゲートを形成する。その後、薬液により、抵抗素子形成領域のＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）を除去することにより、多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）からなる抵抗部ＲＥＳを形成する。
【００８４】
従って、ＴｉＮ膜３３と多結晶Ｓｉ膜３４とを連続して形成した後に、これらを加工してゲート電極７を形成し、その後、多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）からなる抵抗部ＲＥＳを形成しているので、ＴｉＮ膜３３からなる下層ゲート電極７Ｄと多結晶Ｓｉ膜３４からなる上層ゲート電極７Ｕとの間に抵抗層が形成されない。これにより、上記抵抗層を原因とするｎＭＩＳおよびｐＭＩＳの動作遅延がなくなり、良品歩留まりの低下を防止することができる。
【００８５】
（実施の形態２）
本発明の実施の形態２による半導体装置は、前述した実施の形態１と同様に、空洞が設けられて多結晶Ｓｉ膜のみからなる抵抗部ＲＥＳにより構成される抵抗素子を有するものであるが、抵抗素子に設けられた空洞の構造およびその形成方法が前述した実施の形態１と相違する。
【００８６】
まず、本発明の実施の形態２による抵抗素子の構造を図３２および図３３を用いて説明する。図３２は、本発明の実施の形態２による抵抗素子の要部上面図、図３３（ａ）、（ｂ）、および（ｃ）はそれぞれ図３２のＣ−Ｃ′線に沿った要部断面図、Ｄ−Ｄ′線に沿った要部断面図、およびＥ−Ｅ′線に沿った要部断面図である。ここでは、ｎＭＩＳのＮｃｈ用ゲートスタック構造のゲートを利用した抵抗素子の構成について説明するが、ｐＭＩＳのＰｃｈ用ゲートスタック構造のゲートを利用した抵抗素子も同様に構成することができる。
【００８７】
図３２および図３３に示すように、抵抗素子は素子分離部２上に形成されている。
【００８８】
抵抗素子は、ｎＭＩＳ（前述の図１および図２を参照）のＮｃｈ用ゲートスタック構造のゲートを利用しているが、キャップ膜６ｎおよび下層ゲート電極７Ｄは形成されておらず、抵抗部ＲＥＳは多結晶Ｓｉ膜からなる上層ゲート電極７Ｕのみにより構成されている。さらに、上層ゲート電極７Ｕとゲート絶縁膜５ｎｃ（高誘電体膜５ｈｎ）との間には、キャップ膜６ｎおよび下層ゲート電極７Ｄが除去されて形成される第１空洞部１９ａと、ｎＭＩＳ（前述の図１および図２を参照）のゲート絶縁膜５ｎｃ（酸化膜５ｓｃおよび高誘電体膜５ｈｎ）とｐＭＩＳ（前述した図１および図２を参照）のゲート絶縁膜５ｐｃ（酸化膜５ｓｃおよび高誘電体膜５ｈｐ）とを作り分ける際に用いるＴｉＮ膜（前述した実施の形態１ではＴｉＮ膜３０）を島状の２つ以上のダミー段差部として残しておき、この島状の２つ以上のダミー段差部が除去されて形成される第２空洞部１９ｂとからなる空洞１９（図３２ではドット（dot）で示す領域）が形成されている。
【００８９】
後述する半導体装置の製造方法において詳細に説明するが、第２空洞部１９ｂとなるＴｉＮ膜（島状の２つ以上のダミー段差部）は、第１空洞部１９ａとなるキャップ膜６ｎおよび下層ゲート電極７Ｄを除去するための薬液を浸入させる経路となる。また、前述した実施の形態１と同様に、電極引き出し部の上面以外の抵抗部ＲＥＳ（上層ゲート電極７Ｕ）の上面にはシリサイド膜８は形成されておらず、抵抗素子の高抵抗化を図っている。
【００９０】
次に、本発明の実施の形態２による半導体装置の製造方法について図３４〜図５０を用いて工程順に説明する。図３４〜図３６、図３８〜図４０、図４２、図４３、図４５、図４７、および図４９は半導体装置に形成される回路素子のうち、ｎＭＩＳ、ｐＭＩＳ、および抵抗素子の要部断面図、図３７、図４１、図４４、図４６、図４８、および図５０は抵抗素子の要部上面図を示している。ここでは、ｎＭＩＳのＮｃｈ用ゲートスタック構造のゲートを利用した抵抗素子を例示するが、ｐＭＩＳのＰｃｈ用ゲートスタック構造のゲートを利用した抵抗素子であってもよい。上記抵抗素子の要部断面図は、例えば図３７に示すＣ−Ｃ′線に沿った要部断面図に該当する。
【００９１】
まず、図３４に示すように、前述した実施の形態１と同様にして、所定の領域に素子分離部２を形成する。この素子分離部２によって活性領域が分離され、ｎＭＩＳ形成領域、ｐＭＩＳ形成領域、および抵抗素子形成領域が形成される。続いて、ｎＭＩＳ形成領域および抵抗素子形成領域の半導体基板１に埋め込みｎ型ウェル２５およびｐ型ウェル３を形成し、ｐＭＩＳ形成領域の半導体基板１にｎ型ウェル４を形成する。
【００９２】
次に、図３５に示すように、半導体基板１の主面上に、例えば熱酸化法を用いて酸化膜５ｓｃを形成する。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。これにより、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域の半導体基板１の主面には酸化膜５ｓｃが形成される。
【００９３】
続いて、半導体基板１の主面上に、例えばＨｆＯＮ膜２８を形成する。ＨｆＯＮ膜２８は、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて形成され、その厚さは、例えば１ｎｍ程度である。ＨｆＯＮ膜２８に代えて、例えばＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＯ２膜などの他のハフニウム系絶縁膜を使用することもできる。
【００９４】
続いて、窒化処理を施した後、ＨｆＯＮ膜２８上に、例えばＡｌＯ膜２９（キャップ膜６ｐ）を堆積する。ＡｌＯ膜２９は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。
【００９５】
次に、図３６および図３７に示すように、ＡｌＯ膜２９上に、例えばＴｉＮ膜３０を堆積する。ＴｉＮ膜３０は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜１５ｎｍ程度である。続いて、フォトリソグラフィ法を用いてｐＭＩＳ形成領域および抵抗素子形成領域を覆うレジストパターンＲＰ３を形成する。抵抗素子形成領域に形成されたレジストパターンＲＰ３は、抵抗素子形成領域の任意の２箇所以上を覆うパターンである。ここでは、抵抗素子形成領域の一方の端部（領域ＡＲＥＡ４）、その端部と反対側の端部（領域ＡＲＥＡ５）、および中央部（領域ＡＲＥＡ６）の３箇所を覆うレジストパターンＲＰ３を例示しているが、これに限定されるものではない。続いて、このレジストパターンＲＰ３をマスクとして、レジストパターンＲＰ３から露出しているＴｉＮ膜３０を除去した後、レジストパターンＲＰ３を除去する。
【００９６】
次に、図３８に示すように、ｎＭＩＳ形成領域のＡｌＯ膜２９を除去した後、半導体基板１の主面上に、例えばＬａＯ膜３２（キャップ膜６ｎ）を堆積する。ＬａＯ膜３２は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。
【００９７】
次に、図３９に示すように、フォトリソグラフィ法を用いてｎＭＩＳ形成領域および抵抗素子形成領域を覆うレジストパターンＲＰ４を形成する。
【００９８】
次に、図４０および図４１に示すように、レジストパターンＲＰ４から露出しているｐＭＩＳ形成領域のＬａＯ膜３２およびＴｉＮ膜３０を除去した後、レジストパターンＲＰ４を除去する。これにより、抵抗素子形成領域では、ＴｉＮ膜３０からなる島状の２つ以上（ここでは３つ）のダミー段差部が形成される。
【００９９】
続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間実施される。この熱処理により、ＡｌＯ膜２９からＡｌがＨｆＯＮ膜２８へ熱拡散して、ｐＭＩＳ形成領域および抵抗素子形成領域のＨｆＯＮ膜２８はＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）となる。さらに、この熱処理により、ＬａＯ膜３２からＬａがＨｆＯＮ膜２８へ熱拡散して、ｎＭＩＳ形成領域のＨｆＯＮ膜２８はＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）となる。これにより、ｎＭＩＳ形成領域には、酸化膜５ｓｃおよびＨｆＬａＯＮ膜２８ｎからなるゲート絶縁膜５ｎｃが形成され、ｐＭＩＳ形成領域には、酸化膜５ｓｃおよびＨｆＡｌＯＮ膜２８ｐからなるゲート絶縁膜５ｐｃが形成され、抵抗素子形成領域には、ＨｆＡｌＯＮ膜２８ｐからなるゲート絶縁膜５ｐｃが形成される。
【０１００】
次に、図４２に示すように、半導体基板１の主面上に、例えばＴｉＮ膜３３を堆積する。ＴｉＮ膜３３は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜２０ｎｍ程度である。続いて、ＴｉＮ膜３３上に、例えば多結晶Ｓｉ膜３４を堆積する。多結晶Ｓｉ膜３４は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば３０〜８０ｎｍ程度である。続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間実施される。
【０１０１】
次に、フォトリソグラフィ法を用いてｎＭＩＳ形成領域、ｐＭＩＳ形成領域、および抵抗素子形成領域にゲートを形成するためのレジストパターン３５を形成する。
【０１０２】
次に、図４３および図４４に示すように、このレジストパターン３５をマスクとして、レジストパターン３５から露出している多結晶Ｓｉ膜３４、ＴｉＮ膜３３、ＬａＯ膜３２、ＴｉＮ膜３０、ＡｌＯ膜２９、ＨｆＡｌＯＮ膜２８ｐ、ＨｆＬａＯＮ膜２８ｎ、および酸化膜５ｓｃを加工する。その後、レジストパターン３５を除去する。
【０１０３】
これにより、ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＬａＯＮ膜２８ｎとの積層膜からなるゲート絶縁膜５ｎｃ、ＬａＯ膜３２、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極７により構成されるＮｃｈ用スタックゲート構造のゲートが形成される。
【０１０４】
また、ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＡｌＯＮ膜２８ｐとの積層膜からなるゲート絶縁膜５ｐｃ、ＡｌＯ膜２９、およびＴｉＮ膜３３と多結晶Ｓｉ膜３４との積層膜からなるゲート電極７により構成されるＰｃｈ用スタックゲート構造のゲートが形成される。
【０１０５】
また、抵抗素子形成領域に、ＴｉＮ膜３３と多結晶Ｓｉ膜３４との積層膜からなるゲート電極７が、ＨｆＡｌＯＮ膜２８ｐからなるゲート絶縁膜５ｐｃ、ＡｌＯ膜２９、およびＴｉＮ膜３０からなる島状の３つのダミー段差部に平面視において乗り上がるように形成される。また、平面視においてゲート電極７から島状の３つのダミー段差部がはみ出すようにゲート電極７は形成される。また、ゲート電極７の平面形状は四角形状（但し４つの角部は直角に限定されず、丸みを帯びたものも含まれる）であり、その寸法は、例えば１０μｍ×２〜３μｍである。
【０１０６】
次に、図４５および図４６に示すように、ｎＭＩＳのＮｃｈ用スタック構造のゲートの側壁、ｐＭＩＳのＰｃｈ用スタック構造のゲートの側壁、抵抗素子のゲート電極７およびＬａＯ膜３２からなる積層膜の側壁、ならびに抵抗素子のゲート絶縁膜５ｐｃ、ＡｌＯ膜２９、およびＴｉＮ膜３０からなる積層膜の側壁に、例えばＳｉ３Ｎ４膜からなるオフセットサイドウォール９ａを形成する。オフセットサイドウォール９ａは、例えばＣＶＤ法を用いて形成され、その厚さは、例えば５ｎｍ程度である。
【０１０７】
続いて、イオン注入法を用いて、ｎＭＩＳ形成領域の半導体基板１（ｐ型ウェル３）に、ゲートおよびオフセットサイドウォール９ａに対して自己整合的にｎ型拡散領域１０を形成する。ｎ型拡散領域１０は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、ｐＭＩＳ形成領域の半導体基板１（ｎ型ウェル４）に、ゲートおよびオフセットサイドウォール９ａに対して自己整合的にｐ型拡散領域１２を形成する。ｐ型拡散領域１２は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
【０１０８】
次に、半導体基板１の主面上に、Ｓｉ３Ｎ４膜およびＳｉＯ２膜を順次堆積した後、ドライエッチング法を用いて、これらＳｉ３Ｎ４膜およびＳｉＯ２膜を異方性エッチングする。これにより、オフセットサイドウォール９ａの外側にサイドウォール９を形成する。
【０１０９】
続いて、イオン注入法を用いて、ｎＭＩＳ形成領域の半導体基板１（ｐ型ウェル３）に、ゲートおよびサイドウォール９に対して自己整合的にｎ型拡散領域１１を形成する。ｎ型拡散領域１１は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、ｐＭＩＳ形成領域の半導体基板１（ｎ型ウェル４）に、ゲートおよびサイドウォール９に対して自己整合的にｐ型拡散領域１３を形成する。ｐ型拡散領域１３は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
【０１１０】
続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間および１２３０℃で数ｍ秒実施される。この熱処理によって、ｎＭＩＳ形成領域のｎ型拡散領域１０およびｎ型拡散領域１１に導入されたｎ型不純物を活性化し、ｐＭＩＳ形成領域のｐ型拡散領域１２およびｐ型拡散領域１３に導入されたｐ型不純物を活性化させて、それぞれのソース領域およびドレイン領域を形成する。
【０１１１】
次に、図４７および図４８に示すように、フォトリソグラフィ法を用いてｎＭＩＳ形成領域およびｐＭＩＳ形成領域を覆うレジストパターンＲＰ５を形成する。ここでは、抵抗素子形成領域の全面を開口したレジストパターンＲＰ５を例示しているが（図４８に斜線で示す領域）、これに限定されるものではない。例えば、このレジストパターンＲＰ５は、前述した実施の形態１の図１８に示したように、抵抗素子の任意の２箇所以上を開口するパターンであってもよい。
【０１１２】
次に、薬液、例えば硫酸と過酸化水素水が混合された溶液（例えばＡＰＭ、ＳＰＭ、またはＨＰＭの何れか）を用いて、レジストパターンＲＰ５から露出している抵抗素子領域のＴｉＮ３０，３３、ＡｌＯ膜２９、およびＬａＯ膜３２溶かして、空洞１９（上面図（図４８および図５０）ではドット（dot）で示す領域）を形成し、多結晶Ｓｉ膜３４からなる上層ゲート電極７Ｕによって抵抗素子の抵抗部ＲＥＳを形成する。
【０１１３】
次に、図４９および図５０に示すように、レジストパターンＲＰ５を除去した後、半導体基板１の主面上に、絶縁膜４４を形成する。
【０１１４】
次に、フォトリソグラフィ法を用いて抵抗素子の電極引き出し部が形成されない領域を覆うレジストパターン（図示は省略）を形成する。続いて、このレジストパターンをマスクとして、レジストパターンから露出している抵抗素子形成領域の絶縁膜４４を除去する。
【０１１５】
次に、レジストパターンを除去した後、前述した実施の形態１と同様にして、ｎＭＩＳのソース領域およびドレイン領域の表面ならびにゲート電極７の上面にＮｉＳｉ膜３６（シリサイド膜８）を形成し、ｐＭＩＳのソース領域およびドレイン領域の表面ならびにゲート電極７の上面にＮｉＳｉ膜３６を形成する。さらに、抵抗素子の電極引き出し部の上面にＮｉＳｉ膜３６を形成する。
【０１１６】
その後は、前述した実施の形態１と同様にして、層間絶縁膜１７、プラグ４０、配線４３等を形成することにより、本実施の形態２による半導体装置（ｎＭＩＳ、ｐＭＩＳ、および抵抗素子）が略完成する。
【０１１７】
このように、本実施の形態２によれば、ｎＭＩＳのゲート絶縁膜５ｎｃ（酸化膜５ｓｃおよび高誘電体膜５ｈｎ）とｐＭＩＳのゲート絶縁膜５ｐｃ（酸化膜５ｓｃおよび高誘電体膜５ｈｐ）とを作り分ける際に用いるＴｉＮ膜３０の一部を、抵抗素子形成領域に残しておき、このＴｉＮ膜３０上に形成されるＮｃｈ用スタックゲート構造のゲートを構成するＴｉＮ膜３３を除去する際に、ＴｉＮ膜３０を経由してＴｉＮ膜３３を薬液によって除去することができる。
【０１１８】
従って、前述した実施の形態１と同様、ＴｉＮ膜３３と多結晶Ｓｉ膜３４とを連続して形成した後に、これらを加工してゲート電極７を形成し、その後、多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）からなる抵抗部ＲＥＳを形成しているので、ＴｉＮ膜３３からなる下層ゲート電極７Ｄと多結晶Ｓｉ膜３４からなる上層ゲート電極７Ｕとの間に抵抗層が形成されない。よって、前述した実施の形態１と同様の効果を得ることができる。
【０１１９】
（実施の形態３）
ＨＫ／ＭＧトランジスタの構造は、前述した実施の形態１で説明したｎＭＩＳおよびｐＭＩＳに限定されるものではない。例えば、前述した実施の形態１では、ゲート電極を金属膜（ＴｉＮ膜）と多結晶Ｓｉ膜との積層膜により構成したＨＫ／ＭＧトランジスタを例示したが、ゲート電極を金属膜のみで構成することも可能である。そこで、本発明の実施の形態３では、ゲート電極を金属膜のみで構成するＨＫ／ＭＧトランジスタに、前述した実施の形態１と同様に、本願発明を適用した場合について説明する。
【０１２０】
本発明の実施の形態３によるｎＭＩＳ、ｐＭＩＳ、および抵抗素子の構造を、図５１を用いて説明する。図５１は、本実施の形態３によるｎＭＩＳおよびｐＭＩＳのゲート長方向に沿った要部断面図、および抵抗素子の要部断面図である。
【０１２１】
まず、ｎＭＩＳのゲート構造について説明する。ｎＭＩＳのゲートのうち、ゲート絶縁膜およびキャップ膜は、前述した実施の形態１のゲート絶縁膜５ｎｃおよびキャップ膜６ｎとそれぞれ同様であるが、ゲート電極は、前述した実施の形態１のゲート電極７と異なる。
【０１２２】
すなわち、前述した実施の形態１と同様に、ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｐ型ウェル３上には、酸化膜５ｓｃと高誘電体膜５ｈｎとの積層膜からなるゲート絶縁膜５ｎｃが形成されている。さらに、ゲート絶縁膜５ｎｃ上には、キャップ膜６ｎが形成されている。
【０１２３】
しかし、キャップ膜６ｎ上には、複数の金属膜を積層したゲート電極５０ｎが形成されている。このゲート電極５０ｎは、例えば下層ゲート電極５０Ｄと中層ゲート電極５０Ｍと上層ゲート電極５０Ｕとを積層した３層構造を有している。下層ゲート電極５０Ｄは、例えばＴｉＮ膜により構成される。また、中層ゲート電極５０Ｍは、ｐＭＩＳのしきい値電圧を調整するために設けられた金属膜（高誘電体膜の仕事関数を調整）であり、例えばＴｉＮ膜により構成される。また、上層ゲート電極５０Ｕは、例えばＡｌを含む金属膜により構成される。ゲート電極５０ｎ上には、前述した実施の形態１のようなシリサイド膜は形成されていない。
【０１２４】
次に、ｐＭＩＳのゲート構造について説明する。ｐＭＩＳのゲートのうち、ゲート絶縁膜は、前述した実施の形態１のゲート絶縁膜５ｐｃと同様に、酸化膜５ｓｃと高誘電体膜５ｈｍとの積層膜からなるが、高誘電体膜５ｈｍには仕事関数を調整するための金属元素が導入されていない。さらに、キャップ膜は形成されておらず、ゲート電極５０ｐは、前述した実施の形態１のゲート電極７と異なる。
【０１２５】
すなわち、前述した実施の形態１と同様に、ｐＭＩＳ形成領域の半導体基板１の主面に形成されたｎ型ウェル４上には、酸化膜５ｓｃと高誘電体膜５ｈｍとの積層膜からなるゲート絶縁膜５ｐｃが形成されている。高誘電体膜５ｈｍは、例えばＨｆＯＮ膜であり、仕事関数を調整するための金属元素（例えば前述した実施の形態１では、Ａｌ元素）は導入されていない。しかし、高誘電体膜５ｈｍ上に形成される中層ゲート電極５０Ｍによって仕事関数を調整して、ｐＭＩＳのしきい値電圧を調整することができる。
【０１２６】
ゲート絶縁膜５ｐｃ上には、ゲート電極５０ｐが形成されている。このゲート電極５０ｐは、例えば中層ゲート電極５０Ｍと上層ゲート電極５０Ｕとを積層した２層構造を有している。ゲート電極５０ｐ上には、前述した実施の形態１のようなシリサイド膜は形成されていない。
【０１２７】
次に、抵抗素子の構造について説明する。抵抗素子は、前述した実施の形態１と同様であり、素子分離部２上に、ゲート絶縁膜５ｎｃ（高誘電体膜５ｈｎ）、空洞５４、および多結晶Ｓｉ膜からなる抵抗部ＲＥＳが形成されている。すなわち、抵抗素子には、ｎＭＩＳの複数の金属膜を積層したゲート電極５０ｎまたはｐＭＩＳの複数の金属膜を積層したゲート電極５０ｐは形成されていない。抵抗部ＲＥＳは、第１多結晶Ｓｉ膜５１とその上に形成された第２多結晶Ｓｉ膜５３との積層膜からなる。
【０１２８】
また、図示はしないが、前述した実施の形態１と同様に、抵抗部ＲＥＳ、空洞５４、およびゲート絶縁膜５ｎｃ（高誘電体膜５ｈｎ）の積層部分の側壁には、オフセットサイドウォール９ａおよびサイドウォール９が形成されているが、当初形成された金属膜を除去するための薬液を浸入させる経路を形成するために、オフセットサイドウォール９ａおよびサイドウォール９の一部が除去されている。
【０１２９】
次に、本発明の実施の形態３による半導体装置の製造方法について図５２〜図６５を用いて工程順に説明する。図５２〜図６５は、半導体装置に形成される回路素子のうち、ｎＭＩＳ、ｐＭＩＳ、および抵抗素子の要部断面図を示している。
【０１３０】
まず、前述した実施の形態１と同様の製造工程によって、半導体基板１に、素子分離部２を形成し、この素子分離部２によって活性領域を分離して、ｎＭＩＳ形成領域、ｐＭＩＳ形成領域、および抵抗素子形成領域を形成する。続いて、埋め込みｎ型ウェル２５、ｐ型ウェル３、およびｎ型ウェル４を形成する。さらに、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域の半導体基板１の主面に酸化膜５ｓｃを形成する。
【０１３１】
次に、図５２に示すように、半導体基板１の主面上に、例えばＨｆＯＮ膜２８を形成する。ＨｆＯＮ膜２８は、例えばＣＶＤ法またはＡＩＤ法を用いて形成され、その厚さは、例えば１ｎｍ程度である。ＨｆＯＮ膜２８に代えて、例えばＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＯ２膜などの他のハフニウム系絶縁膜を使用することもできる。
【０１３２】
続いて、窒化処理を施した後、ＨｆＯＮ膜２８上に、例えばＬａＯ膜３２（キャップ膜６ｎ）を堆積する。ＬａＯ膜３２は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。続いて、ＬａＯ膜３２上に、例えばＴｉＮ膜３０を堆積する。ＴｉＮ膜３０は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜１５ｎｍ程度である。続いて、ＴｉＮ膜３０上に、例えば第１多結晶Ｓｉ膜５１を堆積する。
【０１３３】
次に、図５３に示すように、フォトリソグラフィ法を用いてｎＭＩＳ形成領域および抵抗素子領域を覆うレジストパターン５２を形成する。
【０１３４】
次に、図５４に示すように、レジストパターン５２をマスクとして、レジストパターン５２から露出している第１多結晶Ｓｉ膜５１、ＴｉＮ膜３０、およびＬａＯ膜３２を除去した後、レジストパターン５２を除去する。
【０１３５】
次に、図５５に示すように、半導体基板１の主面上に、例えば第２多結晶Ｓｉ膜５３を堆積する。第２多結晶Ｓｉ膜５３は、第１多結晶Ｓｉ膜５１よりも厚く形成される。続いて、第２多結晶Ｓｉ膜５３の表面をＣＭＰ法により研磨して、その表面を平坦化した後、例えばＳｉ３Ｎ４、ＳｉＯ２、またはＳｉＯＣからなるダミー絶縁膜５３ａを第２多結晶Ｓｉ膜５３上に形成する。
【０１３６】
次に、図５６に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、ダミー絶縁膜５３ａ、第２多結晶Ｓｉ膜５３、第１多結晶Ｓｉ膜５１、ＴｉＮ膜３０、ＬａＯ膜３２、ＨｆＯＮ膜２８、および酸化膜５ｓｃを加工する。
【０１３７】
これにより、ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、ＬａＯ膜３２、ＴｉＮ膜３０と第１多結晶Ｓｉ膜５１と第２多結晶Ｓｉ膜５３との積層膜からなるダミーゲート電極、およびダミー絶縁膜５３ａにより構成されるダミーゲートが形成される。また、ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、第２多結晶Ｓｉ膜５３からなるダミーゲート電極、およびダミー絶縁膜５３ａにより構成されるダミーゲートが形成される。
【０１３８】
また、抵抗素子形成領域に、ＨｆＯＮ膜２８からなるゲート絶縁膜、ＬａＯ膜３２、ＴｉＯ膜３０と第１多結晶Ｓｉ膜５１と第２多結晶Ｓｉ膜５３との積層膜からなるダミーゲート電極、およびダミー絶縁膜５３ａにより構成されるダミーゲートが形成される。
【０１３９】
次に、図５７に示すように、半導体基板１の主面上に、ｎＭＩＳ、ｐＭＩＳ、および抵抗素子のそれぞれのダミーゲートの側壁に、例えばＳｉ３Ｎ４膜またはＳｉＯ２からなるオフセットサイドウォール９ａを形成する。オフセットサイドウォール９ａは、例えばＣＶＤ法を用いて形成され、その厚さは、例えば５ｎｍ程度である。
【０１４０】
続いて、イオン注入法を用いて、ｎＭＩＳ形成領域の半導体基板１（ｐ型ウェル３）に、ダミーゲートおよびオフセットサイドウォール９ａに対して自己整合的にｎ型拡散領域１０を形成する。ｎ型拡散領域１０は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、ｐＭＩＳ形成領域の半導体基板（ｎ型ウェル４）に、ダミーゲートおよびオフセットサイドウォール９ａに対して自己整合的にｐ型拡散領域１２を形成する。ｐ型拡散領域１２は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
【０１４１】
次に、図５８に示すように、半導体基板１の主面上に、ＳｉＯ２膜およびＳｉ３Ｎ４膜を順次堆積した後、ドライエッチング法を用いて、これらＳｉＯ２膜およびＳｉ３Ｎ４膜を異方性エッチングする。これにより、ｎＭＩＳ、ｐＭＩＳ、および抵抗素子のダミーゲートの側壁にサイドウォール９を形成する。
【０１４２】
続いて、イオン注入法を用いて、ｎＭＩＳ形成領域の半導体基板１（ｐ型ウェル３）に、ダミーゲートおよびサイドウォール９に対して自己整合的にｎ型拡散領域１１を形成する。ｎ型拡散領域１１は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、ｐＭＩＳ形成領域の半導体基板１（ｎ型ウェル４）に、ダミーゲートおよびサイドウォール９に対して自己整合的にｐ型拡散領域１３を形成する。ｐ型拡散領域１３は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
【０１４３】
続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間および１２３０℃で数ｍ秒実施される。この熱処理によって、ｎＭＩＳ形成領域のｎ型拡散領域１０およびｎ型拡散領域１１に導入されたｎ型不純物を活性化し、ｐＭＩＳ形成領域のｐ型拡散領域１２およびｐ型拡散領域１３に導入されたｐ型不純物を活性化させて、それぞれのソース領域およびドレイン領域を形成する。
【０１４４】
また、同時に、この熱処理により、ＬａＯ膜３２からＬａがＨｆＯＮ膜２８へ熱拡散して、ｎＭＩＳ形成領域および抵抗素子形成領域のＨｆＯＮ膜２８はＨｆＬａＯＮ膜２８ｎ（高誘電体５ｈｎ）となる。このとき、ＬａＯ膜３２が残るように熱処理を行っても良いが、ＬａＯ膜３２のすべてが反応するように熱処理を行っても良い。以降の図では、ＬａＯ膜３２が一部残る場合を図示している。
【０１４５】
次に、前述した実施の形態１と同様にして、フォトリソグラフィ法およびドライエッチング法を用いて、抵抗素子のダミーゲートの側壁に形成されたオフセットサイドウォール９ａおよびサイドウォール９の一部を除去する。
【０１４６】
次に、図５９に示すように、オフセットサイドウォール９ａおよびサイドウォール９の一部が除去された箇所から、薬液、例えば硫酸と過酸化水素水が混合された溶液（例えばＡＰＭ、ＳＰＭ、またはＨＰＭの何れか）を抵抗素子のダミーゲートへ導入して、抵抗素子のダミーゲートを構成するＬａＯ膜３２およびＴｉＮ膜３０を溶かす。これにより、抵抗素子のダミーゲートを構成するＬａＯ膜３２およびＴｉＮ膜３０を除去して、この部分に空洞５４を形成し、第１多結晶Ｓｉ膜５１および第２多結晶Ｓｉ膜５３によって抵抗素子の抵抗部ＲＥＳを形成する。
【０１４７】
次に、図６０に示すように、所定の領域に絶縁膜４４を形成した後、ｎＭＩＳおよびｐＭＩＳのそれぞれのソース領域およびドレイン領域の表面にＮｉＳｉ膜３６（シリサイド膜８）を形成する。さらに、抵抗素子の電極引き出し部の上面にＮｉＳｉ膜３６を形成する。ＮｉＳｉ膜３６に代えて、例えばＰｔＳｉ膜などを使用することもできる。
【０１４８】
続いて、半導体基板１の主面上に、Ｓｉ３Ｎ４膜１６を堆積する。Ｓｉ３Ｎ４膜１６は、例えばＣＶＤ法を用いて形成される。続いて、Ｓｉ３Ｎ４膜１６上に層間絶縁膜１７を形成し、その表面を、例えばＣＭＰ法を用いて平坦化する。層間絶縁膜１７は、例えばプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜である。
【０１４９】
次に、図６１に示すように、第２多結晶Ｓｉ膜５３が露出するまで、層間絶縁膜１７、Ｓｉ３Ｎ４膜１６、およびダミー絶縁膜５３ａを、例えばＣＭＰ法を用いて研磨する。
【０１５０】
次に、図６２に示すように、抵抗素子形成領域を、例えばＳｉＯ２膜からなるキャップ絶縁膜ＣＡＰで覆った後、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域の第１多結晶Ｓｉ膜５１および第２多結晶Ｓｉ膜５３を除去する。これにより、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域のそれぞれのダミーゲートが形成された箇所には、凹部５５が形成され、抵抗素子領域の第１多結晶Ｓｉ膜５１と第２多結晶Ｓｉ膜５３との積層膜からなる抵抗部ＲＥＳは残存する。ｎＭＩＳ形成領域の凹部５５の底面にはＴｉＮ膜３０が露出しており、ｐＭＩＳ形成領域の凹部５５の底面にはＨｆＯＮ膜２８が露出している。
【０１５１】
次に、図６３に示すように、半導体基板１の主面上に、ｐＭＩＳの仕事関数を調整するための第１金属膜５６を堆積する。第１金属膜５６は、例えばＴｉＮ膜である。その厚さは、例えば１５ｎｍであり、凹部５５の内部を完全に埋め込まない厚さである。続いて、第１金属膜５６上に、凹部５５の内部を埋め込むように第２金属膜５７を形成する。第２金属膜５７は、例えばＡｌを含む金属膜であり、その厚さは、例えば１００ｎｍである。
【０１５２】
次に、図６４に示すように、第１金属膜５６および第２金属膜５７を、例えばＣＭＰ法を用いて研磨することにより、凹部５５の内部に第１金属膜５６および第２金属膜５７を埋め込む。
【０１５３】
これにより、ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＬａＯＮ膜２８ｎとの積層膜からなるゲート絶縁膜５ｎｃ、ＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３０（下層ゲート電極５０Ｄ）と第１金属膜５６（中層ゲート電極５０Ｍ）と第２金属膜５７（上層ゲート電極５０Ｕ）との積層膜からなるゲート電極５０ｎにより構成されるＮｃｈ用ゲートスタック構造のゲートが形成される。また、ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８（高誘電体膜５ｈｍ）との積層膜からなるゲート絶縁膜５ｐｃ、および第１金属膜５６（中層ゲート電極５０Ｍ）と第２金属膜５７（上層ゲート電極５０Ｕ）との積層膜からなるゲート電極（ゲート電極５０ｐ）により構成されるＰｃｈ用ゲートスタック構造のゲートが形成される。
【０１５４】
また、抵抗素子形成領域に、ＨｆＯＮ膜２８ｎからなるゲート絶縁膜５ｎｃ、空洞５４、および第１多結晶Ｓｉ膜５１と第２多結晶Ｓｉ膜５３との積層膜からなる抵抗部ＲＥＳが形成される。
【０１５５】
次に、図６５に示すように、半導体基板１の主面上に、層間絶縁膜５８を形成した後、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜１７，５８およびＳｉ３Ｎ４膜１６に接続孔３９を形成する。続いて、接続孔３９の内部にプラグ４０を形成した後、配線４３を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。
【０１５６】
以上の製造工程により、本実施の形態３による半導体装置（ｎＭＩＳ、ｐＭＩＳ、および抵抗素子）が略完成する。
【０１５７】
なお、本実施の形態３では、ｎＭＩＳ形成領域にＬａを含むキャップ膜６ｎを形成してｎＭＩＳのしきい値電圧を調整し、ｐＭＩＳのしきい値電圧はゲート電極５０ｐを構成する第１金属膜５６により調整する構成としたが、これに限定されるものではない。例えばｐＭＩＳ形成領域にＡｌを含むキャップ膜６ｐを形成してｐＭＩＳのしきい値電圧を調整し、ｎＭＩＳのしきい値電圧はゲート電極５０ｎを構成する金属膜により調整する構成とすることができる。
【０１５８】
このように、本実施の形態３によれば、ゲート電極を金属膜のみで構成するＨＫ／ＭＧトランジスタを有する半導体装置においても、ｎＭＩＳのゲート電極５０ｎを構成する各層（ＴｉＮ膜３３（下層ゲート電極５０Ｄ）と第１金属膜５６（中層ゲート電極５０Ｍ）と第２金属膜５７（上層ゲート電極５０Ｕ））の間に抵抗層が形成されず、また、ｐＭＩＳのゲート電極５０ｐを構成する各層（第１金属膜５６（中層ゲート電極５０Ｍ）と第２金属膜５７（上層ゲート電極５０Ｕ））の間に抵抗層が形成されない。従って、前述した実施の形態１と同様の効果を得ることができる。
【０１５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６０】
例えば、前述した実施の形態では、抵抗素子は素子分離部上に形成したが、これに限定されるものではなく、活性領域上にも形成することもできる。
【産業上の利用可能性】
【０１６１】
本発明は、ゲート絶縁膜を比誘電率の高いＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタと、抵抗素子とを有する半導体装置およびその製造に適用することができる。
【符号の説明】
【０１６２】
１ 半導体基板
２ 素子分離部
３ ｐ型ウェル
４ ｎ型ウェル
５ｎｃ，５ｐｃ ゲート絶縁膜
５ｓｃ 酸化膜
５ｈｍ，５ｈｎ，５ｈｐ 高誘電体膜
６ｎ，６ｐ キャップ膜
７ ゲート電極
７Ｄ 下層ゲート電極
７Ｕ 上層ゲート電極
８ シリサイド膜
９ａ オフセットサイドウォール
９ サイドウォール
１０ ｎ型拡散領域
１１ ｎ型拡散領域
１２ ｐ型拡散領域
１３ ｐ型拡散領域
１６ Ｓｉ３Ｎ４膜
１７ 層間絶縁膜
１８，１９ 空洞
１９ａ 第１空洞部
１９ｂ 第２空洞部
２０ ＳｉＯ２膜
２１ Ｓｉ３Ｎ４膜
２２ レジストパターン
２３ 溝
２４ 酸化膜
２５ 埋め込みｎ型ウェル
２８ ＨｆＯＮ膜
２８ｎ ＨｆＬａＯＮ膜
２８ｐ ＨｆＡｌＯＮ膜
２９ ＡｌＯ膜
３０ ＴｉＮ膜
３２ ＬａＯ膜
３３ ＴｉＮ膜
３４ 多結晶Ｓｉ膜
３５ レジストパターン
３６ ＮｉＳｉ膜
３９ 接続孔
４０ プラグ
４０ａ ＴｉＮ膜
４０ｂ Ｗ膜
４１ 配線用絶縁膜
４２ 配線溝
４３ 配線
４４ 絶縁膜
５０ｎ，５０ｐ ゲート電極
５０Ｄ 下層ゲート電極
５０Ｍ 中層ゲート電極
５０Ｕ 上層ゲート電極
５１ 第１多結晶Ｓｉ膜
５２ レジストパターン
５３ 第２多結晶Ｓｉ膜
５３ａ ダミー絶縁膜
５４ 空洞
５５ 凹部
５６ 第１金属膜
５７ 第２金属膜
５８ 層間絶縁膜
ＡＲＥＡ１〜ＡＲＥＡ６ 領域
ＣＡＰ キャップ絶縁膜
ＲＰ１〜ＲＰ５ レジストパターン
ＲＥＳ 抵抗部
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域の活性領域に形成された電界効果トランジスタと、前記第１領域とは異なる第２領域に形成された抵抗素子とを有する半導体装置であって、
前記電界効果トランジスタは、
Ｈｉｇｈ−ｋ材料から構成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、メタル材料と前記メタル材料上に形成された第１多結晶Ｓｉ膜との積層膜から構成されるゲート電極と、
前記ゲート絶縁膜および前記ゲート電極の側壁に形成された第１サイドウォールと、
を含み、
前記抵抗素子は、
素子分離部上に形成された空洞と、
前記空洞上に設けられた第２多結晶Ｓｉ膜からなる抵抗部と、
前記空洞および前記抵抗部の側壁に形成された第２サイドウォールと、
を含み、
前記第２サイドウォールは平面視において２箇所以上除去された領域があることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記メタル材料はＴｉＮであることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記ゲート絶縁膜はＨｆとＬａ、またはＨｆとＡｌとを含むことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記ゲート電極を構成する前記第１多結晶Ｓｉ膜と前記抵抗部を構成する前記第２多結晶Ｓｉ膜とは同一層であることを特徴とする半導体装置。
【請求項５】
半導体基板の主面の第１領域の活性領域に形成された電界効果トランジスタと、前記第１領域とは異なる第２領域に形成された抵抗素子とを有する半導体装置であって、
前記電界効果トランジスタは、
Ｈｉｇｈ−ｋ材料から構成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、メタル材料と前記メタル材料上に形成された第１多結晶Ｓｉ膜との積層膜から構成されるゲート電極と、
前記ゲート絶縁膜および前記ゲート電極の側壁に形成された第１サイドウォールと、
を含み、
前記抵抗素子は、
素子分離部上に設けられた島状の２以上の第１空洞と、
平面視において前記２以上の第１空洞の一部の上に重ねて設けられ、前記２以上の第１空洞と繋がる四角形状の第２空洞と、
前記第２空洞上に設けられた第２多結晶Ｓｉ膜からなる抵抗部と、
前記第２空洞および前記抵抗部の側壁に形成された第２サイドウォールと、
を含むことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、前記メタル材料はＴｉＮであることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、前記ゲート絶縁膜はＨｆとＬａ、またはＨｆとＡｌとを含むことを特徴とする半導体装置。
【請求項８】
請求項５記載の半導体装置において、前記ゲート電極を構成する前記第１多結晶Ｓｉ膜と前記抵抗部を構成する前記第２多結晶Ｓｉ膜とは同一層であることを特徴とする半導体装置。
【請求項９】
請求項５記載の半導体装置において、前記２以上の第１空洞は、平面視において前記第２空洞からはみ出していることを特徴とする半導体装置。
【請求項１０】
半導体基板の主面の第１領域の活性領域に形成された電界効果トランジスタと、前記第１領域とは異なる第２領域に形成された抵抗素子とを有する半導体装置であって、
前記電界効果トランジスタは、
Ｈｉｇｈ−ｋ材料から構成されるゲート絶縁膜と、
複数層のメタル材料から構成されるゲート電極と、
前記ゲート絶縁膜および前記ゲート電極の側壁に形成された第１サイドウォールと、
を含み、
前記抵抗素子は、
素子分離部上に形成された空洞と、
前記空洞上に設けられた第１多結晶Ｓｉ膜からなる抵抗部と、
前記空洞および前記抵抗部の側壁に形成された第２サイドウォールと、
を含み、
前記第２サイドウォールは平面視において２箇所以上除去された領域があることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、前記メタル材料はＴｉＮであることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、前記ゲート絶縁膜はＨｆとＬａ、またはＨｆとＡｌとを含むことを特徴とする半導体装置。
【請求項１３】
半導体基板の主面の第１領域の活性領域に電界効果トランジスタを形成し、前記第１領域とは異なる第２領域に抵抗素子を形成する半導体装置の製造方法であって、
（ａ）前記第１領域に素子分離部により囲まれた活性領域を形成し、前記第２領域に素子分離部を形成する工程と、
（ｂ）前記活性領域の表面に第１酸化膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体基板の主面上にＨｉｇｈ−ｋ膜を形成する工程と、
（ｄ）前記Ｈｉｇｈ−ｋ膜上に前記電界効果トランジスタの仕事関数を制御する金属元素を含むキャップ膜を形成する工程と、
（ｅ）熱処理を行い、前記キャップ膜に含まれる前記金属元素を前記Ｈｉｇｈ−ｋ膜に拡散させて、前記第１領域および前記第２領域に、前記金属元素を含む前記Ｈｉｇｈ−ｋ膜からなる第１絶縁膜を形成する工程と、
（ｆ）前記第１絶縁膜の上に金属膜および多結晶Ｓｉ膜を順次形成する工程と、
（ｇ）エッチングにより、前記第１領域に、前記金属膜と前記多結晶Ｓｉ膜とからなる第１ゲート電極および前記第１酸化膜と前記第１絶縁膜とからなる第１ゲート絶縁膜を形成し、前記第２領域に、前記金属膜と前記多結晶Ｓｉ膜とからなる第２ゲート電極および前記第１絶縁膜からなる第２ゲート絶縁膜を形成する工程と、
（ｈ）前記第１領域の前記第１ゲート電極および前記第１ゲート絶縁膜の側壁に第１サイドウォールを形成し、前記第２領域の前記第２ゲート電極および前記第２ゲート絶縁膜の側壁に第２サイドウォールを形成する工程と、
（ｉ）前記第１領域の前記第１ゲート電極の両側の前記活性領域にソース領域およびドレイン領域を形成する工程と、
（ｊ）前記第２領域の前記第２サイドウォールの２箇所以上を除去する工程と、
（ｋ）前記（ｊ）工程の後、前記第２サイドウォールが除去された箇所から薬液を浸入させて、前記第２領域の前記金属膜を除去して、前記第２ゲート絶縁膜と前記多結晶Ｓｉ膜との間に空洞を形成する工程と、
（ｌ）前記第１領域の前記多結晶Ｓｉ膜の上面、前記第１領域の前記ソース領域および前記ドレイン領域の表面、ならびに前記第２領域の前記多結晶Ｓｉ膜の電極引き出し部の上面に選択的にシリサイド膜を形成する工程と、
を有する半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、前記薬液は、硫酸と過酸化水素水が混合された溶液であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、前記金属膜はＴｉＮ膜であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、前記金属元素はＬａまたはＡｌであることを特徴とする半導体装置の製造方法。
【請求項１７】
半導体基板の主面の第１領域の活性領域に第１導電型の第１電界効果トランジスタを形成し、前記第１領域とは異なる第２領域の活性領域に前記第１導電型とは異なる第２導電型の第２電界効果トランジスタを形成し、前記第１領域および前記第２領域とは異なる第３領域に抵抗素子を形成する半導体装置の製造方法であって、
（ａ）前記第１領域および前記第２領域に素子分離部により囲まれた活性領域をそれぞれ形成し、前記第３領域に素子分離部を形成する工程と、
（ｂ）前記第１領域および前記第２領域の前記活性領域の表面にそれぞれ第１酸化膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体基板の主面上にＨｉｇｈ−ｋ膜を形成する工程と、
（ｄ）前記Ｈｉｇｈ−ｋ膜上に前記第１電界効果トランジスタの仕事関数を制御する第１金属元素を含む第１キャップ膜を形成する工程と、
（ｅ）前記第１キャップ膜上に第１金属膜を形成した後、レジストパターンをマスクとして前記第２領域の前記第１金属膜を除去し、前記第３領域の前記第１金属膜を島状の２以上のダミー段差部に加工する工程と、
（ｆ）前記第２領域の前記第１キャップ膜を除去した後、前記半導体基板の主面上に前記第２電界効果トランジスタの仕事関数を制御する第２金属元素を含む第２キャップ膜を形成する工程と、
（ｇ）レジストパターンをマスクとして、前記第１領域の前記第２キャップ膜および前記第１金属膜を除去する工程と、
（ｈ）熱処理を行い、前記第１キャップに含まれる前記第１金属元素を前記Ｈｉｇｈ−ｋ膜に拡散させて、前記第１領域に前記第１金属元素を含む前記Ｈｉｇｈ−ｋ膜からなる第１絶縁膜を形成し、前記第２キャップ膜に含まれる前記第２金属元素を前記Ｈｉｇｈ−ｋ膜に拡散させて、前記第２領域に前記第２金属元素を含む前記Ｈｉｇｈ−ｋ膜からなる第２絶縁膜を形成する工程と、
（ｉ）前記（ｈ）工程の後、前記半導体基板の主面上に第２金属膜および多結晶Ｓｉ膜を順次形成する工程と、
（ｊ）レジストパターンをマスクとして、前記多結晶Ｓｉ膜および前記第２金属膜を順次エッチングして、前記第１領域では、前記第２金属膜と前記多結晶Ｓｉ膜とからなる第１ゲート電極および前記第１酸化膜と前記第１絶縁膜とからなる第１ゲート絶縁膜を形成し、前記第２領域では、前記第２金属膜と前記多結晶Ｓｉ膜とからなる第２ゲート電極および前記第１酸化膜と前記第２絶縁膜とからなる第２ゲート絶縁膜を形成し、前記第３領域では、平面視において前記第１金属膜上に形成された前記２以上のダミー段差部と一部が重なり、平面視において前記２以上のダミー段差部がはみ出すように、四角形状の第３ゲート電極を形成する工程と、
（ｋ）前記第１領域の前記第１ゲート電極および前記第１ゲート絶縁膜の側壁に第１サイドウォールを形成し、前記第２領域の前記第２ゲート電極および前記第２ゲート絶縁膜の側壁に第２サイドウォールを形成し、前記第３領域の前記第３ゲート電極の側壁に第３サイドウォールを形成する工程と、
（ｌ）前記第１領域の前記第１ゲート電極の両側の前記活性領域に前記第１導電型の不純物を導入して第１ソース領域および第１ドレイン領域を形成し、前記第２領域の前記第２ゲート電極の両側の前記活性領域に前記第２導電型の不純物を導入して第２ソース領域および第２ドレイン領域を形成する工程と、
（ｍ）前記第３領域の前記第１キャップ膜、前記第１金属膜、前記第２キャップ膜、および前記第２金属膜を薬液により除去して空洞を形成する工程と、
（ｎ）前記第１領域の前記多結晶Ｓｉ膜の上面、前記第１領域の前記第１ソース領域および前記第１ドレイン領域の表面、前記第２領域の前記多結晶Ｓｉ膜の上面、前記第２領域の前記第２ソース領域および前記第２ドレイン領域の表面、ならびに前記第３領域の前記多結晶Ｓｉ膜の電極引き出し部の上面に選択的にシリサイド膜を形成する工程と、
を有する半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、前記薬液は、硫酸と過酸化水素水が混合された溶液であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７記載の半導体装置の製造方法において、前記第１金属膜および前記第２金属膜はＴｉＮ膜であることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７記載の半導体装置の製造方法において、前記第１金属元素はＡｌであり、前記第２金属元素はＬａであることを特徴とする半導体装置の製造方法。
【請求項２１】
半導体基板の主面の第１領域の活性領域に第１導電型の第１電界効果トランジスタを形成し、前記第１領域とは異なる第２領域の活性領域に前記第１導電型とは異なる第２導電型の第２電界効果トランジスタを形成し、前記第１領域および前記第２領域とは異なる第３領域に抵抗素子を形成する半導体装置の製造方法であって、
（ａ）前記第１領域および前記第２領域に素子分離部により囲まれた活性領域をそれぞれ形成し、前記第３領域に素子分離部を形成する工程と、
（ｂ）前記第１領域および前記第２領域の前記活性領域の表面に第１酸化膜を形成する工程と、
（ｃ）前記第１領域に、Ｈｉｇｈ−ｋ膜、前記第１電界効果トランジスタの仕事関数を制御する金属元素を含む第１キャップ膜、第１金属膜、および第１多結晶Ｓｉ膜からなる第１積層膜を形成し、前記第２領域に、前記Ｈｉｇｈ−ｋ膜および第２多結晶Ｓｉ膜からなる第２積層膜を形成し、前記第３領域に、前記Ｈｉｇｈ−ｋ膜、前記第１キャップ膜、前記第１金属膜、および前記第１多結晶Ｓｉ膜からなる第３積層膜を形成する工程と、
（ｄ）エッチングにより、前記第１領域に、前記第１金属膜と前記第１多結晶Ｓｉとからなる第１ダミーゲート電極および前記第１酸化膜と前記Ｈｉｇｈ−ｋ膜とからなる第１ゲート絶縁膜を形成し、前記第２領域に、前記第２多結晶Ｓｉ膜からなる第２ダミーゲート電極および前記第１酸化膜と前記Ｈｉｇｈ−ｋ膜とからなる第２ゲート絶縁膜を形成し、前記第３領域に、前記第１金属膜と前記第１多結晶Ｓｉ膜とからなる第３ダミーゲート電極および前記Ｈｉｇｈ−ｋ膜からなる第３ゲート絶縁膜を形成する工程と、
（ｅ）前記第１領域の前記第１ダミーゲート電極および前記第１ゲート絶縁膜の側壁に第１サイドウォールを形成し、前記第２領域の前記第２ダミーゲート電極および前記第２ゲート絶縁膜の側壁に第２サイドウォールを形成し、前記第３領域の前記第３ダミーゲート電極および前記第３ゲート絶縁膜の側壁に第３サイドウォールを形成する工程と、
（ｆ）前記第１領域の前記第１ダミーゲート電極の両側の前記活性領域に、前記第１導電型の第１ソース領域および第１ドレイン領域を形成し、前記第２領域の前記第２ダミーゲート電極の両側の前記活性領域に、前記第２導電型の第２ソース領域および第２ドレイン領域を形成する工程と、
（ｇ）前記第３領域の前記第３サイドウォールの２箇所以上を除去する工程と、
（ｈ）前記（ｇ）工程の後、前記第３サイドウォールが除去された箇所から薬液を浸入させて、前記第３領域の前記第１金属膜を除去して、前記第３ゲート絶縁膜と前記第１多結晶Ｓｉ膜との間に空洞を形成する工程と、
（ｉ）前記第１領域の前記第１ソース領域および前記第１ドレイン領域の表面、前記第２領域の前記第２ソース領域および前記第２ドレイン領域の表面、ならびに前記第３領域の前記第１多結晶Ｓｉ膜の電極引き出し部の上面に選択的にシリサイド膜を形成する工程と、
（ｊ）前記半導体基板の主面上に、前記第１ダミーゲート電極、前記第２ダミーゲート電極、および前記第３ダミーゲート電極を覆う層間絶縁膜を形成した後、前記第１ダミーゲート電極、前記第２ダミーゲート電極、および前記第３ダミーゲート電極が露出するまで、前記層間絶縁膜を研磨する工程と、
（ｋ）前記第３領域上のみに保護膜を形成した後、前記第１領域では、前記第１多結晶Ｓｉ膜を除去して、底面に前記第１金属膜が露出する第１凹部を形成し、前記第２領域では、前記第２多結晶Ｓｉ膜を除去して、底面に前記Ｈｉｇｈ−ｋ膜が露出する第２凹部を形成する工程と、
（ｌ）前記第１凹部および前記第２凹部のそれぞれの内部に、第２金属膜を埋め込み、前記第１領域に前記第１金属膜と前記第２金属膜とからなる第１ゲート電極を形成し、前記第２領域に、前記第２金属膜からなる第２ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、前記薬液は、硫酸と過酸化水素水が混合された溶液であることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２１記載の半導体装置の製造方法において、前記第１金属膜および前記第２金属膜は、ＴｉＮ膜であることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２１記載の半導体装置の製造方法において、前記金属元素はＬａまたはＡｌであることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板の主面の第１領域の活性領域に形成された電界効果トランジスタと、前記第１領域とは異なる第２領域に形成された抵抗素子とを有する半導体装置であって、
前記電界効果トランジスタは、
Ｈｉｇｈ−ｋ材料から構成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、メタル材料と前記メタル材料上に形成された第１多結晶Ｓｉ膜との積層膜から構成されるゲート電極と、
前記ゲート絶縁膜および前記ゲート電極の側壁に形成された第１サイドウォールと、
を含み、
前記抵抗素子は、
素子分離部上に形成された空洞と、
前記空洞上に設けられた第２多結晶Ｓｉ膜からなる抵抗部と、
前記空洞および前記抵抗部の側壁に形成された第２サイドウォールと、
を含み、
前記第２サイドウォールは平面視において２箇所以上除去された領域があることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記メタル材料はＴｉＮであることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記ゲート絶縁膜はＨｆとＬａ、またはＨｆとＡｌとを含むことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記ゲート電極を構成する前記第１多結晶Ｓｉ膜と前記抵抗部を構成する前記第２多結晶Ｓｉ膜とは同一層であることを特徴とする半導体装置。
【請求項５】
半導体基板の主面の第１領域の活性領域に形成された電界効果トランジスタと、前記第１領域とは異なる第２領域に形成された抵抗素子とを有する半導体装置であって、
前記電界効果トランジスタは、
Ｈｉｇｈ−ｋ材料から構成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、メタル材料と前記メタル材料上に形成された第１多結晶Ｓｉ膜との積層膜から構成されるゲート電極と、
前記ゲート絶縁膜および前記ゲート電極の側壁に形成された第１サイドウォールと、
を含み、
前記抵抗素子は、
素子分離部上に設けられた島状の２以上の第１空洞と、
平面視において前記２以上の第１空洞の一部の上に重ねて設けられ、前記２以上の第１空洞と繋がる四角形状の第２空洞と、
前記第２空洞上に設けられた第２多結晶Ｓｉ膜からなる抵抗部と、
前記第２空洞および前記抵抗部の側壁に形成された第２サイドウォールと、
を含むことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、前記メタル材料はＴｉＮであることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、前記ゲート絶縁膜はＨｆとＬａ、またはＨｆとＡｌとを含むことを特徴とする半導体装置。
【請求項８】
請求項５記載の半導体装置において、前記ゲート電極を構成する前記第１多結晶Ｓｉ膜と前記抵抗部を構成する前記第２多結晶Ｓｉ膜とは同一層であることを特徴とする半導体装置。
【請求項９】
請求項５記載の半導体装置において、前記２以上の第１空洞は、平面視において前記第２空洞からはみ出していることを特徴とする半導体装置。
【請求項１０】
半導体基板の主面の第１領域の活性領域に形成された電界効果トランジスタと、前記第１領域とは異なる第２領域に形成された抵抗素子とを有する半導体装置であって、
前記電界効果トランジスタは、
Ｈｉｇｈ−ｋ材料から構成されるゲート絶縁膜と、
複数層のメタル材料から構成されるゲート電極と、
前記ゲート絶縁膜および前記ゲート電極の側壁に形成された第１サイドウォールと、
を含み、
前記抵抗素子は、
素子分離部上に形成された空洞と、
前記空洞上に設けられた第１多結晶Ｓｉ膜からなる抵抗部と、
前記空洞および前記抵抗部の側壁に形成された第２サイドウォールと、
を含み、
前記第２サイドウォールは平面視において２箇所以上除去された領域があることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、前記メタル材料はＴｉＮであることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、前記ゲート絶縁膜はＨｆとＬａ、またはＨｆとＡｌとを含むことを特徴とする半導体装置。
【請求項１３】
半導体基板の主面の第１領域の活性領域に電界効果トランジスタを形成し、前記第１領域とは異なる第２領域に抵抗素子を形成する半導体装置の製造方法であって、
（ａ）前記第１領域に素子分離部により囲まれた活性領域を形成し、前記第２領域に素子分離部を形成する工程と、
（ｂ）前記活性領域の表面に第１酸化膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体基板の主面上にＨｉｇｈ−ｋ膜を形成する工程と、
（ｄ）前記Ｈｉｇｈ−ｋ膜上に前記電界効果トランジスタの仕事関数を制御する金属元素を含むキャップ膜を形成する工程と、
（ｅ）熱処理を行い、前記キャップ膜に含まれる前記金属元素を前記Ｈｉｇｈ−ｋ膜に拡散させて、前記第１領域および前記第２領域に、前記金属元素を含む前記Ｈｉｇｈ−ｋ膜からなる第１絶縁膜を形成する工程と、
（ｆ）前記第１絶縁膜の上に金属膜および多結晶Ｓｉ膜を順次形成する工程と、
（ｇ）エッチングにより、前記第１領域に、前記金属膜と前記多結晶Ｓｉ膜とからなる第１ゲート電極および前記第１酸化膜と前記第１絶縁膜とからなる第１ゲート絶縁膜を形成し、前記第２領域に、前記金属膜と前記多結晶Ｓｉ膜とからなる第２ゲート電極および前記第１絶縁膜からなる第２ゲート絶縁膜を形成する工程と、
（ｈ）前記第１領域の前記第１ゲート電極および前記第１ゲート絶縁膜の側壁に第１サイドウォールを形成し、前記第２領域の前記第２ゲート電極および前記第２ゲート絶縁膜の側壁に第２サイドウォールを形成する工程と、
（ｉ）前記第１領域の前記第１ゲート電極の両側の前記活性領域にソース領域およびドレイン領域を形成する工程と、
（ｊ）前記第２領域の前記第２サイドウォールの２箇所以上を除去する工程と、
（ｋ）前記（ｊ）工程の後、前記第２サイドウォールが除去された箇所から薬液を浸入させて、前記第２領域の前記金属膜を除去して、前記第２ゲート絶縁膜と前記多結晶Ｓｉ膜との間に空洞を形成する工程と、
（ｌ）前記第１領域の前記多結晶Ｓｉ膜の上面、前記第１領域の前記ソース領域および前記ドレイン領域の表面、ならびに前記第２領域の前記多結晶Ｓｉ膜の電極引き出し部の上面に選択的にシリサイド膜を形成する工程と、
を有する半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、前記薬液は、硫酸と過酸化水素水が混合された溶液であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、前記金属膜はＴｉＮ膜であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、前記金属元素はＬａまたはＡｌであることを特徴とする半導体装置の製造方法。
【請求項１７】
半導体基板の主面の第１領域の活性領域に第１導電型の第１電界効果トランジスタを形成し、前記第１領域とは異なる第２領域の活性領域に前記第１導電型とは異なる第２導電型の第２電界効果トランジスタを形成し、前記第１領域および前記第２領域とは異なる第３領域に抵抗素子を形成する半導体装置の製造方法であって、
（ａ）前記第１領域および前記第２領域に素子分離部により囲まれた活性領域をそれぞれ形成し、前記第３領域に素子分離部を形成する工程と、
（ｂ）前記第１領域および前記第２領域の前記活性領域の表面にそれぞれ第１酸化膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体基板の主面上にＨｉｇｈ−ｋ膜を形成する工程と、
（ｄ）前記Ｈｉｇｈ−ｋ膜上に前記第１電界効果トランジスタの仕事関数を制御する第１金属元素を含む第１キャップ膜を形成する工程と、
（ｅ）前記第１キャップ膜上に第１金属膜を形成した後、レジストパターンをマスクとして前記第２領域の前記第１金属膜を除去し、前記第３領域の前記第１金属膜を島状の２以上のダミー段差部に加工する工程と、
（ｆ）前記第２領域の前記第１キャップ膜を除去した後、前記半導体基板の主面上に前記第２電界効果トランジスタの仕事関数を制御する第２金属元素を含む第２キャップ膜を形成する工程と、
（ｇ）レジストパターンをマスクとして、前記第１領域の前記第２キャップ膜および前記第１金属膜を除去する工程と、
（ｈ）熱処理を行い、前記第１キャップに含まれる前記第１金属元素を前記Ｈｉｇｈ−ｋ膜に拡散させて、前記第１領域に前記第１金属元素を含む前記Ｈｉｇｈ−ｋ膜からなる第１絶縁膜を形成し、前記第２キャップ膜に含まれる前記第２金属元素を前記Ｈｉｇｈ−ｋ膜に拡散させて、前記第２領域に前記第２金属元素を含む前記Ｈｉｇｈ−ｋ膜からなる第２絶縁膜を形成する工程と、
（ｉ）前記（ｈ）工程の後、前記半導体基板の主面上に第２金属膜および多結晶Ｓｉ膜を順次形成する工程と、
（ｊ）レジストパターンをマスクとして、前記多結晶Ｓｉ膜および前記第２金属膜を順次エッチングして、前記第１領域では、前記第２金属膜と前記多結晶Ｓｉ膜とからなる第１ゲート電極および前記第１酸化膜と前記第１絶縁膜とからなる第１ゲート絶縁膜を形成し、前記第２領域では、前記第２金属膜と前記多結晶Ｓｉ膜とからなる第２ゲート電極および前記第１酸化膜と前記第２絶縁膜とからなる第２ゲート絶縁膜を形成し、前記第３領域では、平面視において前記第１金属膜上に形成された前記２以上のダミー段差部と一部が重なり、平面視において前記２以上のダミー段差部がはみ出すように、四角形状の第３ゲート電極を形成する工程と、
（ｋ）前記第１領域の前記第１ゲート電極および前記第１ゲート絶縁膜の側壁に第１サイドウォールを形成し、前記第２領域の前記第２ゲート電極および前記第２ゲート絶縁膜の側壁に第２サイドウォールを形成し、前記第３領域の前記第３ゲート電極の側壁に第３サイドウォールを形成する工程と、
（ｌ）前記第１領域の前記第１ゲート電極の両側の前記活性領域に前記第１導電型の不純物を導入して第１ソース領域および第１ドレイン領域を形成し、前記第２領域の前記第２ゲート電極の両側の前記活性領域に前記第２導電型の不純物を導入して第２ソース領域および第２ドレイン領域を形成する工程と、
（ｍ）前記第３領域の前記第１キャップ膜、前記第１金属膜、前記第２キャップ膜、および前記第２金属膜を薬液により除去して空洞を形成する工程と、
（ｎ）前記第１領域の前記多結晶Ｓｉ膜の上面、前記第１領域の前記第１ソース領域および前記第１ドレイン領域の表面、前記第２領域の前記多結晶Ｓｉ膜の上面、前記第２領域の前記第２ソース領域および前記第２ドレイン領域の表面、ならびに前記第３領域の前記多結晶Ｓｉ膜の電極引き出し部の上面に選択的にシリサイド膜を形成する工程と、
を有する半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、前記薬液は、硫酸と過酸化水素水が混合された溶液であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７記載の半導体装置の製造方法において、前記第１金属膜および前記第２金属膜はＴｉＮ膜であることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７記載の半導体装置の製造方法において、前記第１金属元素はＡｌであり、前記第２金属元素はＬａであることを特徴とする半導体装置の製造方法。
【請求項２１】
半導体基板の主面の第１領域の活性領域に第１導電型の第１電界効果トランジスタを形成し、前記第１領域とは異なる第２領域の活性領域に前記第１導電型とは異なる第２導電型の第２電界効果トランジスタを形成し、前記第１領域および前記第２領域とは異なる第３領域に抵抗素子を形成する半導体装置の製造方法であって、
（ａ）前記第１領域および前記第２領域に素子分離部により囲まれた活性領域をそれぞれ形成し、前記第３領域に素子分離部を形成する工程と、
（ｂ）前記第１領域および前記第２領域の前記活性領域の表面に第１酸化膜を形成する工程と、
（ｃ）前記第１領域に、Ｈｉｇｈ−ｋ膜、前記第１電界効果トランジスタの仕事関数を制御する金属元素を含む第１キャップ膜、第１金属膜、および第１多結晶Ｓｉ膜からなる第１積層膜を形成し、前記第２領域に、前記Ｈｉｇｈ−ｋ膜および第２多結晶Ｓｉ膜からなる第２積層膜を形成し、前記第３領域に、前記Ｈｉｇｈ−ｋ膜、前記第１キャップ膜、前記第１金属膜、および前記第１多結晶Ｓｉ膜からなる第３積層膜を形成する工程と、
（ｄ）エッチングにより、前記第１領域に、前記第１金属膜と前記第１多結晶Ｓｉとからなる第１ダミーゲート電極および前記第１酸化膜と前記Ｈｉｇｈ−ｋ膜とからなる第１ゲート絶縁膜を形成し、前記第２領域に、前記第２多結晶Ｓｉ膜からなる第２ダミーゲート電極および前記第１酸化膜と前記Ｈｉｇｈ−ｋ膜とからなる第２ゲート絶縁膜を形成し、前記第３領域に、前記第１金属膜と前記第１多結晶Ｓｉ膜とからなる第３ダミーゲート電極および前記Ｈｉｇｈ−ｋ膜からなる第３ゲート絶縁膜を形成する工程と、
（ｅ）前記第１領域の前記第１ダミーゲート電極および前記第１ゲート絶縁膜の側壁に第１サイドウォールを形成し、前記第２領域の前記第２ダミーゲート電極および前記第２ゲート絶縁膜の側壁に第２サイドウォールを形成し、前記第３領域の前記第３ダミーゲート電極および前記第３ゲート絶縁膜の側壁に第３サイドウォールを形成する工程と、
（ｆ）前記第１領域の前記第１ダミーゲート電極の両側の前記活性領域に、前記第１導電型の第１ソース領域および第１ドレイン領域を形成し、前記第２領域の前記第２ダミーゲート電極の両側の前記活性領域に、前記第２導電型の第２ソース領域および第２ドレイン領域を形成する工程と、
（ｇ）前記第３領域の前記第３サイドウォールの２箇所以上を除去する工程と、
（ｈ）前記（ｇ）工程の後、前記第３サイドウォールが除去された箇所から薬液を浸入させて、前記第３領域の前記第１金属膜を除去して、前記第３ゲート絶縁膜と前記第１多結晶Ｓｉ膜との間に空洞を形成する工程と、
（ｉ）前記第１領域の前記第１ソース領域および前記第１ドレイン領域の表面、前記第２領域の前記第２ソース領域および前記第２ドレイン領域の表面、ならびに前記第３領域の前記第１多結晶Ｓｉ膜の電極引き出し部の上面に選択的にシリサイド膜を形成する工程と、
（ｊ）前記半導体基板の主面上に、前記第１ダミーゲート電極、前記第２ダミーゲート電極、および前記第３ダミーゲート電極を覆う層間絶縁膜を形成した後、前記第１ダミーゲート電極、前記第２ダミーゲート電極、および前記第３ダミーゲート電極が露出するまで、前記層間絶縁膜を研磨する工程と、
（ｋ）前記第３領域上のみに保護膜を形成した後、前記第１領域では、前記第１多結晶Ｓｉ膜を除去して、底面に前記第１金属膜が露出する第１凹部を形成し、前記第２領域では、前記第２多結晶Ｓｉ膜を除去して、底面に前記Ｈｉｇｈ−ｋ膜が露出する第２凹部を形成する工程と、
（ｌ）前記第１凹部および前記第２凹部のそれぞれの内部に、第２金属膜を埋め込み、前記第１領域に前記第１金属膜と前記第２金属膜とからなる第１ゲート電極を形成し、前記第２領域に、前記第２金属膜からなる第２ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、前記薬液は、硫酸と過酸化水素水が混合された溶液であることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２１記載の半導体装置の製造方法において、前記第１金属膜および前記第２金属膜は、ＴｉＮ膜であることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２１記載の半導体装置の製造方法において、前記金属元素はＬａまたはＡｌであることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【公開番号】特開２０１２−１３４２４０（Ｐ２０１２−１３４２４０Ａ）
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願番号】特願２０１０−２８３５２１（Ｐ２０１０−２８３５２１）
【出願日】平成２２年１２月２０日（２０１０．１２．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願日】平成２２年１２月２０日（２０１０．１２．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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