【課題】半導体集積回路に電源を投入後の通常の動作時にリーク電流の抑制と同時にクランプ電圧の増大防止または低下を図り、保護用ＭＯＳトランジスタのゲート電位が変動しにくい保護回路を有する半導体集積回路及び製造方法を提供する。
【解決手段】ＲＣＭＯＳ型のＥＳＤ保護回路１において、保護用ＭＯＳトランジスタ５は、内部回路６の内のチャネルの導電型が同じトランジスタに対して、仕事関数差を有する異なる電極材料からゲート電極が形成され、または、仕事関数差を設けるために異なる導電型の半導体電極材料からゲート電極が形成されることによって、単位チャネル幅あたりのリーク電流量が、より減る向きに閾値電圧が異なっている。 （もっと読む）

【課題】面積の増大を抑えつつ、シリコン膜を用いて所望の特性を有する抵抗素子を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に延在するゲート積層構造膜１００ａ上およびゲート側壁絶縁膜７上にレジスト膜を選択的に形成する。レジスト膜をマスクとして、メタル膜の表面が露出するように、ゲート側壁絶縁膜の上部およびハードマスク膜を、エッチングにより選択的に除去する。抵抗素子領域１０００において、メタル膜の露出した表面から、ハードマスク膜が残存するシリコン膜上の領域まで、メタル膜およびメタル膜に繋がるバリアメタル膜を、ウエットエッチングにより除去した後、レジスト膜を除去する。レジスト膜を除去した後、残存するハードマスク膜の上面よりも上の高さまで、埋め込み絶縁膜を成膜する。埋め込み絶縁膜の上部を、残存するハードマスク膜をストッパとして、ＣＭＰ法により平坦化する。 （もっと読む）

【課題】 ＥＳＤ対策のための特別な工程や専用マスクを増やすことなく、ＥＳＤ放電能力の向上を図る事が可能な半導体装置を実現する。
【解決手段】
基板上の所定の領域に、ＭＯＳＦＥＴ構造のＨＶトランジスタ２３と保護抵抗回路２５からなる高耐圧用のＥＳＤ保護素子２１、及び、ＭＯＳＦＥＴ構造のＬＶトランジスタ２４と保護抵抗回路２６からなる低耐圧用のＥＳＤ保護素子２２が形成されている。当該保護抵抗回路２５（２６）は、ゲート電極８ｂ（８ｄ）を挟んで互いに対抗するようにウェル２（３）の表層に分離形成される抵抗ドリフト領域１６（１７）の双方が、同導電型の低濃度ドリフト領域５ｃ（５ｄ）により電気的に接続されていることを除き、ＨＶトランジスタ２３（ＬＶトランジスタ２４）と同一の構造である。 （もっと読む）

【課題】温度係数の小さいポリシリコン抵抗体を含む半導体装置の製造方法を提供する。
【解決手段】シリコン基板１にノンドープポリシリコン膜４を形成する工程と、ノンドープポリシリコン膜４をパターニングしてノンドープポリシリコンパターン４０を形成する工程と、ノンドープポリシリコンパターン４０を窒素雰囲気中でアニールし、ノンドープポリシリコンパターン４０のシリコン結晶粒径を拡大する第１アニール工程と、第１アニール工程においてシリコン結晶粒径が拡大されたノンドープポリシリコンパターン４０に導電型がＰ型のＢＦ2⁺イオンを注入する工程と、ＢＦ2⁺イオンが注入されたポリシリコン抵抗体８を酸素雰囲気中でアニールする第２アニール工程によって半導体装置を形成し、第１アニール工程は、不純物を注入する前で、ポリシリコン膜形成の後に行われ、処理時間が不純物の量に対応する。 （もっと読む）

【課題】 半導体装置の小型化を実現する。
【解決手段】 第１の絶縁膜上に、島状の半導体層及び前記半導体層を囲む第２の絶縁膜を形成し、前記半導体層の上面と平面的に重なるようにして導電膜からなる抵抗素子（例えばポリシリコン抵抗素子）を配置する。 （もっと読む）

【課題】ｐｎ接合におけるリーク電流を抑制する。
【解決手段】Ｎ⁻型半導体層１０と、シリサイド層２０ｓがその表面に形成されたＰ⁻型半導体層２０とが、絶縁体９上に形成される。半導体層１０にはＰＭＯＳトランジスタを、半導体層２０にはＮＭＯＳトランジスタを、それぞれ形成することができる。半導体層１０，２０がｐｎ接合Ｊ５０ａを形成する場合、これはシリサイド層２０ｓの端部から近く、結晶欠陥が小さい位置に存在するので、ここにおけるリーク電流は非常に小さい。半導体層１０，２０が形成するｐｎ接合は、シリサイド層２０ｓの端部から２μｍ以下の距離にあることが望ましい。 （もっと読む）

【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタと、抵抗素子とを同一基板に有する半導体装置において、安定したＨＫ／ＭＧトランジスタの動作特性を得ることのできる技術を提供する。
【解決手段】ＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるＨＫ／ＭＧトランジスタのゲート電極を形成し、同様に、ＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなる抵抗素子を形成した後、抵抗素子の側壁に形成したオフセットサイドウォール９ａおよびサイドウォール９の一部を除去し、そのオフセットサイドウォール９ａおよびサイドウォール９が除去された箇所から薬液を浸入させることによりＴｉＮ膜を除去して空洞１８を形成し、多結晶Ｓｉ膜のみからなる抵抗部ＲＥＳを形成する。 （もっと読む）

【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部２で囲まれた活性領域１４に位置し、後の工程でコア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜を形成し、上記領域Ｇａ１以外の領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する積層膜を形成する。これにより、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１へ素子分離部２から引き寄せられる酸素原子の供給量を減少させる。 （もっと読む）

【課題】 ＩＣまたはＬＳＩの標準電源電圧用のトランジスタ構成部分ないしはプロセス技術を活用して高電圧動作電界効果トランジスタを該ＩＣ中に作りこむ。
【解決手段】 電界効果トランジスタの動作電圧を大きくするために、ゲートにドレイン電位に応じて変化する電位分布を設ける手段をとる。 （もっと読む）

【課題】 製造工程数の増加を招くことなく形成可能であり、かつ、所望の抵抗値を得ることが可能な抵抗素子を備えた不揮発性半導体記憶装置を提供する。
【解決手段】
半導体基板上に形成されたメモリセルトランジスタと、抵抗素子とを備え、
抵抗素子１０は、抵抗体３０と、抵抗体３０上の前記抵抗体両端部に形成された絶縁膜３１と、第１絶縁膜３１上に形成され、第１絶縁膜に形成された開口部を介して抵抗体３０と接続されたポリシリコン電極層３７と、ポリシリコン電極層３７に電気的に接続されたコンタクトプラグＣＰ３、ＣＰ４と、抵抗体３０上の第１絶縁膜３１の間の領域に形成された絶縁膜３２と、絶縁膜３２上に形成されたポリシリコン電極層３８と、ポリシリコン電極層３８に電気的に接続されたコンタクトプラグＣＰ５と、を有することを特徴とする不揮発性半導体記憶装置。 （もっと読む）

【課題】抵抗値のバラツキが小さく良好な特性を示す抵抗素子を有し、高速に動作可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１１内に形成された素子分離領域１２と、第１の活性領域１３Ａと、第２の活性領域１３Ｂと、第１の活性領域１３Ａ上に形成され、第１導電型不純物が導入されたシリコンからなる第１導電型ゲート電極１６Ａを有する第１導電型ＭＩＳトランジスタと、第２の活性領域１３Ｂ上に形成され、第２導電型不純物が導入されたシリコンからなる第２導電型ゲート電極１６Ｂを有する第２導電型ＭＩＳトランジスタと、素子分離領域１２上に形成され、ｐ型不純物が導入されたシリコンからなり、ｎ型ゲート電極１６Ａ及びｐ型ゲート電極１６Ｂよりも抵抗値の大きいｐ型抵抗体１６Ｄとを備えている。 （もっと読む）

【課題】ＩＣチップの基板が薄くなった箇所を検出する装置を提供する。
【解決手段】ＩＣチップの基板が薄くなった箇所を検出する装置は、基板の活性領域に、ホイートストン・ブリッジとして接続された、棒形状の分散された複数の抵抗を備え、ブリッジの第１の対向する抵抗の組は、第１の方向に向いており、ブリッジの第２の対向する抵抗の組は、第２の方向に向いており、第１及び第２の方向は、基板が薄くなった箇所がブリッジの不均衡値を変化させる方向である。 （もっと読む）

【課題】メタルゲート電極を有するＭＩＳ型トランジスタと高抵抗素子とを容易に集積化でき、製造工程数の増加と歩留まりの低下を抑制できる半導体装置及びその製造方法を提供する。
【解決手段】基板１００の素子領域にシリコン膜１１８と金属膜１０３の積層構造からなるＭＩＳ型トランジスタのゲート電極、及び素子分離領域上に前記シリコン膜と前記金属膜の積層構造からなる高抵抗素子を形成する。そして、前記ゲート電極の側壁に耐酸化性の絶縁膜１１０を形成し、前記高抵抗素子の前記金属膜１０３を酸化する。 （もっと読む）

【課題】適切な抵抗素子を得ることが可能な半導体装置を提供する。
【解決手段】素子領域１１及び素子分離領域１２を含む基板１０と、素子領域上に形成されたゲート絶縁膜２１と、ゲート絶縁膜上に形成された金属膜２２及び金属膜上に形成された第１の半導体膜２３を有するゲート電極とを含むトランジスタ部と、基板の上方に形成され且つ第１の半導体膜と同一の材料で形成された第２の半導体膜２３と、基板と第２の半導体膜との間に形成された空洞２５とを含む抵抗素子部とを備える。 （もっと読む）

【課題】抵抗素子を有する半導体装置の信頼性を向上させる。
【解決手段】半導体基板ＳＵＢ１の主面に素子分離領域２１が形成され、素子分離領域２１で規定された活性領域にｎ型ウエルＮＷ２が形成され、ｎ型ウエルＮＷ２上に絶縁膜２２ａを介してシリコン膜パターンＳＰ１が形成されている。シリコン膜パターンＳＰ１は、ラダー抵抗１２を構成する多結晶シリコン膜パターンである。ｎ型ウエルＮＷ２には固定電位が接続され、この固定電位は、ラダー抵抗１２の両端にそれぞれ印加される電位の間の電位とされている。 （もっと読む）

【課題】製造上のばらつきによるリーク電流の変化に起因する抵抗値の変動が低減され、かつ温度特性の良好なＭＯＳトランジスタ抵抗器を提供する。
【解決手段】抵抗器として使用される第１ＭＯＳトランジスタＭ１と、第１ＭＯＳトランジスタのソースに接続され、入力電圧Vinを印加する入力電圧源１と、第１ＭＯＳトランジスタのゲートに接続され、ゲート電圧Vgを印加するゲート電圧源６とを備えたＭＯＳトランジスタ抵抗器。ゲート電圧Vg及び入力電圧Vinは、第１ＭＯＳトランジスタのゲート−ソース間電圧及びソース−ドレイン間電圧が、第１ＭＯＳトランジスタを非飽和領域で動作させる範囲で印加されるとともに、第１ＭＯＳトランジスタの抵抗値における温度特性の温度特性が一定になる条件を満たす関係に設定される。 （もっと読む）

【課題】不揮発性半導体記憶装置において、プロセス変更やパターン面積の増大を招くことなく高抵抗の抵抗素子を作りこむ。
【解決手段】ＮＡＮＤフラッシュメモリにおいて、シリコン基板１の周辺回路領域に抵抗素子Ｒを形成する長方形状の活性領域４を形成すべくＳＴＩ２で区画する。この活性領域４上に第１の絶縁膜７を介して２列に分割した抵抗体５ａ、５ｂを設けている。これは、上面に形成した第２の絶縁膜９に分割用のスリット状開口部９ｂを形成する工程と、第２の導電層１０を分割する工程とが必要となるが、いずれも他の部分の加工工程を利用して形成することができる。また、第１の導電層を２列に分割することで高抵抗を形成するので、パターン面積の増大もない。 （もっと読む）

【課題】 先端プロセスで必要となる、静電耐圧特性を向上させたクロスカップル型に代表される、デカップリングキャパシタを用いた際のＩＲドロップによる電源ノイズの低減を実現する回路を提供する。または、共振による電源ノイズを抑制するための回路を提供することにある。
【解決手段】 静電耐圧特性を向上させた、クロスカップル型デカップリングキャパシタを構成するＭＯＳトランジスタを低Ｖｔｈ化することで、ソース・ドレイン間抵抗を低減し、ＩＲドロップを低減する。
また、共振による電源ノイズを抑制するためには、ダンピング抵抗が有効であり、ＭＯＳトランジスタのソース・ドレイン間抵抗をダンピング抵抗として利用する。このときに必要な抵抗値を、Ｖｔｈ種の異なるＭＯＳトランジスタで構成したデカップリングキャパシタを組み合わることで、必要な抵抗値を実現する。 （もっと読む）

【課題】デューティ比を調整する際の設計工数を短縮する。
【解決手段】ＧＮＤ配線１１とＶＤＤ配線１２の一部を２辺とする略矩形の領域にそれぞれ設けられた基本バッファ回路１４と、トランジスタ抵抗領域１３とを備える。基本バッファ回路１４は、Ｐウェル２１と、Ｎウェル２２と、Ｐウェル２１の中に設けられたＮｃｈトランジスタＭＮ１と、Ｎウェル２２の中に設けられたＰｃｈトランジスタＭＰ１と、を含む。トランジスタ抵抗領域１３が、Ｐウェル２１の中に設けられたＮｃｈトランジスタ抵抗ＭＲ１〜ＭＲ６を含む。Ｎｃｈトランジスタ抵抗ＭＲ１〜ＭＲ６のうち、任意の数のトランジスタ抵抗がＰｃｈトランジスタＭＰ１とＮｃｈトランジスタＭＮ１のドレイン間に直列、並列、あるいは直列並列組み合わせた形態で接続可能とされる。 （もっと読む）

【課題】半導体基板上に形成された二つの抵抗体の段差上にコンタクトプラグが形成された場合に、段差のある抵抗体のコンタクト抵抗を容易かつ正確に測定する方法の提供。
【解決手段】二つの抵抗体３および４が間に絶縁膜を介して一部重なる段差上にコンタクトプラグ８ａ、８ｂ、１０ａおよび１０ｂが形成され、その上に金属配線層７、９ａ、９ｂ、１１ａおよび１１ｂが設けられている。この二つの抵抗体３と４との段差とは反対側の各抵抗体３および４の端部をそれぞれ、抵抗体３および４の端部が互いに対称となるように二つに分岐し、その二つの分岐部にそれぞれ、コンタクトプラグ８ａと８ｂの組および１０ａと１０ｂの組とをれぞれ介して各対応する金属配線層９ａ、９ｂ、１１ａおよび１１ｂにそれぞれ接続して２ヶ所から端子をとる平面レイアウトにしている。 （もっと読む）