半導体装置及びその製造方法
【課題】適切な抵抗素子を得ることが可能な半導体装置を提供する。
【解決手段】素子領域11及び素子分離領域12を含む基板10と、素子領域上に形成されたゲート絶縁膜21と、ゲート絶縁膜上に形成された金属膜22及び金属膜上に形成された第1の半導体膜23を有するゲート電極とを含むトランジスタ部と、基板の上方に形成され且つ第1の半導体膜と同一の材料で形成された第2の半導体膜23と、基板と第2の半導体膜との間に形成された空洞25とを含む抵抗素子部とを備える。
【解決手段】素子領域11及び素子分離領域12を含む基板10と、素子領域上に形成されたゲート絶縁膜21と、ゲート絶縁膜上に形成された金属膜22及び金属膜上に形成された第1の半導体膜23を有するゲート電極とを含むトランジスタ部と、基板の上方に形成され且つ第1の半導体膜と同一の材料で形成された第2の半導体膜23と、基板と第2の半導体膜との間に形成された空洞25とを含む抵抗素子部とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
MISトランジスタの高速化を達成するため、ゲート電極の少なくとも最下層に金属を用いたメタルゲート構造が提案されている(特許文献1参照)。メタルゲート構造を用いることで、ゲート電極の抵抗を大幅に低減することが可能である。
【0003】
しかしながら、メタルゲート構造の形成に用いる金属膜を抵抗素子にも利用しようとした場合、金属膜の抵抗が低すぎるため、適切な抵抗値を有する抵抗素子を形成することが困難である。すなわち、適切な抵抗値を得るためには、抵抗素子を長くする必要があり、抵抗素子の形成領域の面積が大きくなってしまう。また、金属膜の温度に対する抵抗変化が大きく、温度の変動によって抵抗値が大きく変動するといった問題もある。
【0004】
このように、従来は、メタルゲート構造を有するMISトランジスタを備えた半導体装置において、適切な抵抗素子を得ることが困難であった。
【特許文献1】特開2000−252371号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、適切な抵抗素子を得ることが可能な半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【0006】
本発明の第1の視点に係る半導体装置は、素子領域及び素子分離領域を含む基板と、前記素子領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属膜及び前記金属膜上に形成された第1の半導体膜を有するゲート電極と、を含むトランジスタ部と、前記基板の上方に形成され且つ前記第1の半導体膜と同一の材料で形成された第2の半導体膜と、前記基板と前記第2の半導体膜との間に形成された空洞と、を含む抵抗素子部と、を備える。
【0007】
本発明の第2の視点に係る半導体装置の製造方法は、素子領域及び素子分離領域を含む基板上に絶縁膜を形成する工程と、前記絶縁膜上に金属膜を形成する工程と、前記金属膜上に半導体膜を形成する工程と、前記絶縁膜、前記金属膜及び前記半導体膜の積層膜をパターニングして、トランジスタ形成領域に第1の積層構造を形成し、抵抗素子形成領域に第2の積層構造を形成する工程と、前記第2の積層構造に含まれる前記金属膜を除去して、前記基板と前記第2の積層構造に含まれる前記半導体膜との間に空洞を形成する工程と、を備える。
【発明の効果】
【0008】
本発明によれば、適切な抵抗素子を得ることが可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【0009】
以下、本発明の実施形態を図面を参照して説明する。
【0010】
図1は、本発明の実施形態に係る半導体装置の構成を示した断面図である。図1(a)は、主としてN型MISトランジスタ形成領域の構成を示した断面図である。図1(b)は、主としてP型MISトランジスタ形成領域の構成を示した断面図である。図1(c)は、主として抵抗素子形成領域の構成を示した断面図である。図2は、本実施形態に係る半導体装置の主として抵抗素子形成領域の構成を示した平面図である。
【0011】
図1(a)、図1(b)及び図1(c)に示すように、基板10の表面領域には、素子領域11及びSTI(shallow trench isolation)型の素子分離領域12が形成されている。素子領域11を構成する半導体基板にはシリコン基板が用いられ、素子分離領域12にはシリコン酸化膜等の絶縁膜が用いられる。また、P型MISトランジスタ部には、SiGe層13が形成されている。P型MISトランジスタ部では、SiGe層13にチャネルが形成されるため、SiGe層13も実質的に素子領域11に含まれる。
【0012】
図1(a)及び図1(b)に示すように、N型MISトランジスタ部及びP型MISトランジスタ部では、素子領域11上にゲート絶縁膜21が形成されている。ゲート絶縁膜21には、高誘電率絶縁膜が用いられる。本実施形態では、高誘電率絶縁膜として、HfSiON膜を用いる。ゲート絶縁膜21上には、金属膜22が形成されている。本実施形態では、金属膜22としてTiN膜を用いる。なお、N型MISトランジスタ部では、仕事関数調整用の金属膜として例えばLa膜がTiN膜下に形成されていてもよい。金属膜22上には、キャップ層として半導体膜23が形成されている。この半導体膜23には、P型或いはN型の不純物元素を含有したシリコン膜が用いられる。金属膜22、半導体膜23及び後述するシリサイド膜71により、メタルゲート構造を有するゲート電極が形成される。ゲート絶縁膜21、金属膜22及び半導体膜23の積層構造の側面には側壁部41が形成され、側壁部41上には側壁部43が形成されている。
【0013】
素子領域11の表面には、エクステンション領域51及びソース/ドレイン領域52が形成されている。また、ソース/ドレイン領域52上及び半導体膜23上には、シリサイド膜71が形成されている。
【0014】
図1(c)に示すように、抵抗素子部では、素子分離領域12上に絶縁膜21が形成されている。この絶縁膜21は、図1(a)及び図1(b)に示したトランジスタ部のゲート絶縁膜21と同一材料を用いて同一工程で形成される。素子分離領域12の上方には、半導体膜23が形成されている。この半導体膜23も、図1(a)及び図1(b)に示したトランジスタ部の半導体膜23と同一材料を用いて同一工程で形成される。したがって、基板の上面からの半導体膜23の高さは、トランジスタ部と抵抗素子部とで実質的に同じになっている。素子分離領域12と半導体膜23との間には空洞(エアギャップ)25が形成されている。この空洞25は、トランジスタ部のゲート電極用に堆積された金属膜を除去することで得られる。
【0015】
絶縁膜21及び半導体膜23の側面には側壁部42が形成され、側壁部42上には側壁部44が形成されている。側壁部42はトランジスタ部の側壁部41と同一材料を用いて同一工程で形成され、側壁部44はトランジスタ部の側壁部43と同一材料を用いて同一工程で形成される。これらの側壁部42及び44は半導体膜23の対向する面上に形成されており、これらの側壁部により、空洞25の上方に設けられた半導体膜23が支えられている。図2は、図1(c)の平面図を示すが、この図2に示すように、側壁部42は半導体膜23の側面全体に形成されているわけではなく、半導体膜23の側面には側壁部42が形成されていない部分も存在する。
【0016】
以上述べたように、本実施形態では、トランジスタ部ではゲート電極用に金属膜22が設けられているが、抵抗素子部では金属膜が除去されて空洞25が形成されており、抵抗素子部では半導体膜23が抵抗として機能する。そのため、金属膜に起因した問題(抵抗素子の抵抗値が低くなりすぎるという問題、抵抗素子の形成面積が大きくなってしまうという問題、金属膜の温度に対する抵抗変化が大きいという問題等)を回避することができる抵抗素子を得ることができる。例えば、メタル電極を用いた抵抗素子に比べて、素子面積を1/5〜1/6程度に低減することが可能である。
【0017】
また、本実施形態では、半導体膜23の下に空洞25が形成されているため、半導体膜23と半導体基板間のキャパシタンスを小さくすることができる。以下、この点について、図3を参照して説明する。なお、図3において、72はコンタクト用のシリサイド部であり、81は半導体膜23に電流を流すためのコンタクト電極である。Rは半導体膜23の抵抗成分、C1は素子分離領域12のキャパシタンス成分、C2は空洞25のキャパシタンス成分である。
【0018】
図3からわかるように、本実施形態では、素子分離領域12のキャパシタンス成分C1に対して直列に、空洞25のキャパシタンス成分C2が接続されていることになる。空洞25の比誘電率(1.0)は、素子分離領域(シリコン酸化膜)12の比誘電率(3.0〜4.0程度)に比べて小さい。したがって、素子分離領域12と半導体膜23との間に空洞25が存在することにより、素子分離領域12上に直接、半導体膜23が形成されている場合に比べて、半導体膜23と半導体基板(素子分離領域12下に位置する半導体基板部分)との間のキャパシタンスを小さくすることができる。その結果、キャパシタンス成分に起因する動作速度や信号強度の低下を抑制することができ、優れた特性を有する半導体装置を得ることができる。例えば、キャパシタンスを10%程度低減させることが可能であり、高周波領域での素子の信号強度を従来よりも高めることが可能である。
【0019】
また、本実施形態では、半導体膜23の側面に側壁部42及び側壁部44が形成されており、これらの側壁部によって半導体膜23が支えられている。そのため、素子分離領域12と半導体膜23との間に空洞25が形成されていても、これらの側壁部によって半導体膜23を確実に支えることができる。
【0020】
次に、本実施形態に係る半導体装置の製造方法を、図4〜図11を参照して説明する。図4(a)〜図11(a)は、主としてN型MISトランジスタ形成領域の構成を示した断面図である。図4(b)〜図11(b)は、主としてP型MISトランジスタ形成領域の構成を示した断面図である。図4(c)〜図11(c)は、主として抵抗素子形成領域の構成を示した断面図である。
【0021】
まず、図4に示すように、半導体基板10の表面領域に素子領域11及び素子分離領域12を形成する。半導体基板10にはシリコン基板が用いられ、素子分離領域12にはシリコン酸化膜等の絶縁膜が用いられる。P型MISトランジスタ形成領域では、エピタキシャル成長法等によってSiGe層13も形成されるが、このSiGe層13も実質的に素子領域11に含まれる。
【0022】
このようにして得られた基板10上に、高誘電率絶縁膜を堆積してゲート絶縁膜21を形成する。高誘電率絶縁膜としては、HfSiON膜を用いる。続いて、ゲート絶縁膜21上に、金属膜22としてTiN膜を形成する。なお、N型MISトランジスタ形成領域では、仕事関数調整用の金属膜として例えばLa膜をTiN膜下に形成してもよい。
【0023】
次に、図5に示すように、金属膜22上に、半導体膜23としてP型或いはN型の不純物元素を含有したシリコン膜を形成する。
【0024】
次に、図6に示すように、リソグラフィ工程及びRIE(reactive ion etching)によるエッチング工程を行い、ゲート絶縁膜21、金属膜22及び半導体膜23の積層膜をパターニングする。その結果、N型MISトランジスタ形成領域及びP型MISトランジスタ形成領域には、ゲート電極用の積層構造31が形成される。また、抵抗素子形成領域には、抵抗素子用の積層構造32が形成される。
【0025】
次に、図7に示すように、全面に絶縁膜としてSiN膜(シリコン窒化膜)を形成し、さらにRIEによってSiN膜を異方性エッチングする。その結果、積層構造31の側面には側壁部41が形成され、積層構造32の側面には側壁部42が形成される。なお、単一のSiN膜の代わりにSiN膜及びNSG(non-doped silicate glass)膜の積層膜を用いて側壁部41及び42を形成してもよい。続いて、積層構造31及び側壁部41をマスクとして用いて、N型MISトランジスタ形成領域にはN型不純部物を、P型MISトランジスタ形成領域にはP型不純物を、それぞれイオン注入し、エクステンション領域51を形成する。
【0026】
次に、図8に示すように、フォトレジストパターン61を形成する。このフォトレジストパターン61は、N型MISトランジスタ形成領域及びP型MISトランジスタ形成領域を覆い、抵抗素子形成領域の一部に開口62を有している。続いて、フォトレジストパターン61をマスクとして用いて、ドライエッチング或いはウェットエッチングによって側壁部42をエッチングする。これにより、抵抗素子形成領域では、図12の平面図に示すように、フォトレジストパターン61で覆われていない領域の側壁部42が除去される。その結果、抵抗素子形成領域の金属膜22の一部のみが露出される。一方、MISトランジスタの金属膜22は、側壁部41により覆われているため露出していない。
【0027】
次に、図9に示すように、硫酸及び過酸化水素水を用いたウェット処理(SH処理)により、フォトレジストパターン61を除去する。このウェット処理により、抵抗素子形成領域の金属膜22も同時に除去される。すなわち、図8の工程で側壁部42が除去された部分からウェット処理液が侵入し、抵抗素子形成領域の金属膜22が除去される。その結果、ゲート絶縁膜21と半導体膜23との間に空洞25が形成される。このとき、半導体膜23の側面には側壁部42が形成されているため、空洞25が形成されても、側壁部42によって半導体膜23を確実に支えておくことができる。なお、上述した例では、フォトレジストパターン61を除去するためのウェット処理と金属膜22を除去するためのウェット処理とを同一の工程で行っていたが、それらの処理を別々の工程で行うようにしてもよい。
【0028】
次に、図10に示すように、全面に絶縁膜(シリコン酸化膜或いはシリコン窒化膜等)を形成し、さらにRIEによって該絶縁膜を異方性エッチングする。その結果、積層構造31の側壁部41上に側壁部43が形成され、積層構造32の側壁部42上に側壁部44が形成される。続いて、積層構造31及び側壁部43をマスクとして用いて、N型MISトランジスタ形成領域にはN型不純部物を、P型MISトランジスタ形成領域にはP型不純物を、それぞれイオン注入し、ソース/ドレイン領域52を形成する。
【0029】
次に、図11に示すように、サリサイド(salicide:self-aligned silicide)プロセスにより、ソース/ドレイン領域52の表面、積層構造31の半導体膜23の表面及び抵抗素子部の半導体膜23の電極コンタクト部分にシリサイド膜71を形成する。なお、73は絶縁膜である。以後の工程については特に示さないが、抵抗素子部の半導体膜23上に抵抗素子の端子となるシリサイド部の形成等を行う。
【0030】
このようにして、メタルゲート構造を有するトランジスタ部と、金属膜の除去によって得られた空洞部を有する抵抗素子部とを有する半導体装置が形成される。
【0031】
ここで、本実施形態の比較例について、図13〜図15を参照して説明する。図13(a)〜図15(a)は、主としてN型MISトランジスタ形成領域の構成を示した断面図である。図13(b)〜図15(b)は、主としてP型MISトランジスタ形成領域の構成を示した断面図である。図13(c)〜図15(c)は、主として抵抗素子形成領域の構成を示した断面図である。
【0032】
まず、図13に示すように、基板10上にゲート絶縁膜21、金属膜22及び半導体膜23aを形成した後、半導体膜23a上にフォトレジストパターン63を形成する。このフォトレジストパターン63は、N型MISトランジスタ形成領域及びP型MISトランジスタ形成領域を覆い、且つ抵抗素子形成領域を覆っていない。次に、図14に示すように、フォトレジストパターン63をマスクとして用いて、ゲート絶縁膜21、金属膜22及び半導体膜23aをエッチング除去する。次に、図15に示すように、全面に半導体膜23bを形成する。以後の工程は示さないが、トランジスタ部では金属膜22、半導体膜23a及び半導体膜23bがゲート電極として用いられ、抵抗素子部では半導体膜23bが抵抗として用いられる。
【0033】
上述した比較例では、抵抗素子形成領域において、ゲート絶縁膜21、金属膜22及び半導体膜23aを形成した後、これらの膜を除去し、さらにその後で半導体膜23bを再形成している。これに対して、本実施形態では、半導体膜の除去及び再形成を行わなくてもよいので、製造工程の低減をはかることができる。
【0034】
また、上述した比較例では、半導体膜23a上に半導体膜23bを形成するため、半導体膜23aと半導体膜23bとの界面に自然酸化膜等の絶縁膜が形成され、トランジスタ特性に悪影響を与える。これに対して、本実施形態では、1回の成膜で半導体膜23が形成されるため、そのような問題を回避することができ、トランジスタ特性の悪化を防止することができる。
【0035】
また、上述した比較例では、トランジスタ部では金属膜22、半導体膜23a及び半導体膜23bの積層構造が形成されるのに対し、抵抗素子部では半導体膜23bの単層構造となる。そのため、トランジスタ部と抵抗素子部とで高さが異なり、製造プロセスに悪影響を与える。例えば、トランジスタ及び抵抗素子を覆う層間絶縁膜にコンタクトホールを形成する際に、コンタクトホールの深さ(エッチング量)が互いに異なるため、コンタクトホールの加工制御が難しい。これに対して、本実施形態では、トランジスタ部と抵抗素子部の高さをそろえることができるため、そのような問題を回避することができ、製造工程の制御性を高めることができる。
【0036】
図16は、本実施形態の変更例に係る半導体装置の構成を示した断面図である。
【0037】
上述した実施形態では、図1に示すように、抵抗素子部の半導体膜23を素子分離領域12の上方にのみ形成していた。すなわち、半導体膜23のパターンが素子分離領域12のパターンの内側になるようにしていた。本変更例では、図16に示すように、抵抗素子部の半導体膜23を、素子分離領域12の上方のみならず、素子領域11の上方にも形成している。すなわち、半導体膜23のパターンが、素子領域11のパターンと素子分離領域12のパターンとの境界を横切るように形成されている。また、境界領域上に電流供給端子となるシリサイド部72が形成され、シリサイド部72にコンタクト電極81が接続されている。以下、本変更例について説明を加える。
【0038】
抵抗素子部の半導体膜は、抵抗として機能するため、半導体基板から絶縁されている必要がある。したがって、空洞が形成されていない場合には、抵抗素子部の半導体膜全体を素子分離領域上に形成する必要がある。そのため、抵抗素子部のサイズを大きくする場合には、必然的に素子分離領域のサイズも大きくしなければならない。
【0039】
本変更例では、図16に示すように、半導体膜23下に空洞25が形成されているため、この空洞25によって半導体膜23を半導体基板(素子領域11)から絶縁することができる。したがって、素子領域11の上方に半導体膜23の一部が設けられていても問題はない。このように、素子領域11の上方にも半導体膜23を形成することにより、素子分離領域12のサイズを大きくしなくても所望のサイズを有する半導体膜23を抵抗素子部に形成することが可能である。ただし、半導体膜下に素子分離領域が形成されていない領域が大きくなると、半導体膜と半導体基板との間のキャパシタンスが大きくなり、動作速度の低下を招くおそれがある。本変更例では、半導体膜23への電流供給端子となるシリサイド部72の直下の部分に、素子領域11と素子分離領域12との境界が位置している。このような構成にすることで、素子分離領域のサイズの増加を抑え且つキャパシタンスの増加も抑えることが可能である。
【0040】
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されるものではない。
【0041】
例えば、上述した実施形態では、図2に示すように、抵抗素子部の半導体膜23を正方形状パターンとしたが、長方形状パターンでもよい。この場合、側壁部42は長方形状パターンの長辺に沿って形成してもよいし、短辺に沿って形成してもよい。
【0042】
また、上述した実施形態では、抵抗素子部の絶縁膜21を除去せずに残しているが、抵抗素子部の絶縁膜21を除去してもよい。したがって、一般的には、基板10と半導体膜23との間に空洞25が形成されればよい。
【0043】
また、上述した実施形態では、金属膜22としてTiN膜を用いたが、選択的なエッチングによって空洞25を形成できるものであれば、TiN膜以外の金属膜22を用いることも可能である。
【0044】
また、上述した実施形態で示した抵抗素子部は、中抵抗素子やeFuse等に用いることが可能である。
【0045】
また、上述した実施形態で示した抵抗素子部を有する半導体装置は、ワイヤレスLAN等に使用されるアナログ素子に適用することが可能である。
【0046】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【0047】
【図1】本発明の実施形態に係る半導体装置の構成を示した断面図である。
【図2】本発明の実施形態に係る半導体装置の主として抵抗素子形成領域の構成を示した平面図である。
【図3】本発明の実施形態の効果を説明するための図である。
【図4】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図5】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図6】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図7】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図8】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図9】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図10】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図11】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図12】本発明の実施形態に係る半導体装置の製造方法の一部を示した平面図である。
【図13】本発明の実施形態の比較例に係る半導体装置の製造方法の一部を示した断面図である。
【図14】本発明の実施形態の比較例に係る半導体装置の製造方法の一部を示した断面図である。
【図15】本発明の実施形態の比較例に係る半導体装置の製造方法の一部を示した断面図である。
【図16】本発明の実施形態の変更例に係る半導体装置の構成を示した断面図である。
【符号の説明】
【0048】
10…基板 11…素子領域
12…素子分離領域 13…SiGe層
21…ゲート絶縁膜 22…金属膜
23…半導体膜 25…空洞
31、32…積層構造
41、42、43、44…側壁部
51…エクステンション領域 52…ソース/ドレイン領域
61、63…フォトレジストパターン 62…開口
71、72…シリサイド膜、 73…絶縁膜
81…コンタクト電極
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
MISトランジスタの高速化を達成するため、ゲート電極の少なくとも最下層に金属を用いたメタルゲート構造が提案されている(特許文献1参照)。メタルゲート構造を用いることで、ゲート電極の抵抗を大幅に低減することが可能である。
【0003】
しかしながら、メタルゲート構造の形成に用いる金属膜を抵抗素子にも利用しようとした場合、金属膜の抵抗が低すぎるため、適切な抵抗値を有する抵抗素子を形成することが困難である。すなわち、適切な抵抗値を得るためには、抵抗素子を長くする必要があり、抵抗素子の形成領域の面積が大きくなってしまう。また、金属膜の温度に対する抵抗変化が大きく、温度の変動によって抵抗値が大きく変動するといった問題もある。
【0004】
このように、従来は、メタルゲート構造を有するMISトランジスタを備えた半導体装置において、適切な抵抗素子を得ることが困難であった。
【特許文献1】特開2000−252371号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、適切な抵抗素子を得ることが可能な半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【0006】
本発明の第1の視点に係る半導体装置は、素子領域及び素子分離領域を含む基板と、前記素子領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属膜及び前記金属膜上に形成された第1の半導体膜を有するゲート電極と、を含むトランジスタ部と、前記基板の上方に形成され且つ前記第1の半導体膜と同一の材料で形成された第2の半導体膜と、前記基板と前記第2の半導体膜との間に形成された空洞と、を含む抵抗素子部と、を備える。
【0007】
本発明の第2の視点に係る半導体装置の製造方法は、素子領域及び素子分離領域を含む基板上に絶縁膜を形成する工程と、前記絶縁膜上に金属膜を形成する工程と、前記金属膜上に半導体膜を形成する工程と、前記絶縁膜、前記金属膜及び前記半導体膜の積層膜をパターニングして、トランジスタ形成領域に第1の積層構造を形成し、抵抗素子形成領域に第2の積層構造を形成する工程と、前記第2の積層構造に含まれる前記金属膜を除去して、前記基板と前記第2の積層構造に含まれる前記半導体膜との間に空洞を形成する工程と、を備える。
【発明の効果】
【0008】
本発明によれば、適切な抵抗素子を得ることが可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【0009】
以下、本発明の実施形態を図面を参照して説明する。
【0010】
図1は、本発明の実施形態に係る半導体装置の構成を示した断面図である。図1(a)は、主としてN型MISトランジスタ形成領域の構成を示した断面図である。図1(b)は、主としてP型MISトランジスタ形成領域の構成を示した断面図である。図1(c)は、主として抵抗素子形成領域の構成を示した断面図である。図2は、本実施形態に係る半導体装置の主として抵抗素子形成領域の構成を示した平面図である。
【0011】
図1(a)、図1(b)及び図1(c)に示すように、基板10の表面領域には、素子領域11及びSTI(shallow trench isolation)型の素子分離領域12が形成されている。素子領域11を構成する半導体基板にはシリコン基板が用いられ、素子分離領域12にはシリコン酸化膜等の絶縁膜が用いられる。また、P型MISトランジスタ部には、SiGe層13が形成されている。P型MISトランジスタ部では、SiGe層13にチャネルが形成されるため、SiGe層13も実質的に素子領域11に含まれる。
【0012】
図1(a)及び図1(b)に示すように、N型MISトランジスタ部及びP型MISトランジスタ部では、素子領域11上にゲート絶縁膜21が形成されている。ゲート絶縁膜21には、高誘電率絶縁膜が用いられる。本実施形態では、高誘電率絶縁膜として、HfSiON膜を用いる。ゲート絶縁膜21上には、金属膜22が形成されている。本実施形態では、金属膜22としてTiN膜を用いる。なお、N型MISトランジスタ部では、仕事関数調整用の金属膜として例えばLa膜がTiN膜下に形成されていてもよい。金属膜22上には、キャップ層として半導体膜23が形成されている。この半導体膜23には、P型或いはN型の不純物元素を含有したシリコン膜が用いられる。金属膜22、半導体膜23及び後述するシリサイド膜71により、メタルゲート構造を有するゲート電極が形成される。ゲート絶縁膜21、金属膜22及び半導体膜23の積層構造の側面には側壁部41が形成され、側壁部41上には側壁部43が形成されている。
【0013】
素子領域11の表面には、エクステンション領域51及びソース/ドレイン領域52が形成されている。また、ソース/ドレイン領域52上及び半導体膜23上には、シリサイド膜71が形成されている。
【0014】
図1(c)に示すように、抵抗素子部では、素子分離領域12上に絶縁膜21が形成されている。この絶縁膜21は、図1(a)及び図1(b)に示したトランジスタ部のゲート絶縁膜21と同一材料を用いて同一工程で形成される。素子分離領域12の上方には、半導体膜23が形成されている。この半導体膜23も、図1(a)及び図1(b)に示したトランジスタ部の半導体膜23と同一材料を用いて同一工程で形成される。したがって、基板の上面からの半導体膜23の高さは、トランジスタ部と抵抗素子部とで実質的に同じになっている。素子分離領域12と半導体膜23との間には空洞(エアギャップ)25が形成されている。この空洞25は、トランジスタ部のゲート電極用に堆積された金属膜を除去することで得られる。
【0015】
絶縁膜21及び半導体膜23の側面には側壁部42が形成され、側壁部42上には側壁部44が形成されている。側壁部42はトランジスタ部の側壁部41と同一材料を用いて同一工程で形成され、側壁部44はトランジスタ部の側壁部43と同一材料を用いて同一工程で形成される。これらの側壁部42及び44は半導体膜23の対向する面上に形成されており、これらの側壁部により、空洞25の上方に設けられた半導体膜23が支えられている。図2は、図1(c)の平面図を示すが、この図2に示すように、側壁部42は半導体膜23の側面全体に形成されているわけではなく、半導体膜23の側面には側壁部42が形成されていない部分も存在する。
【0016】
以上述べたように、本実施形態では、トランジスタ部ではゲート電極用に金属膜22が設けられているが、抵抗素子部では金属膜が除去されて空洞25が形成されており、抵抗素子部では半導体膜23が抵抗として機能する。そのため、金属膜に起因した問題(抵抗素子の抵抗値が低くなりすぎるという問題、抵抗素子の形成面積が大きくなってしまうという問題、金属膜の温度に対する抵抗変化が大きいという問題等)を回避することができる抵抗素子を得ることができる。例えば、メタル電極を用いた抵抗素子に比べて、素子面積を1/5〜1/6程度に低減することが可能である。
【0017】
また、本実施形態では、半導体膜23の下に空洞25が形成されているため、半導体膜23と半導体基板間のキャパシタンスを小さくすることができる。以下、この点について、図3を参照して説明する。なお、図3において、72はコンタクト用のシリサイド部であり、81は半導体膜23に電流を流すためのコンタクト電極である。Rは半導体膜23の抵抗成分、C1は素子分離領域12のキャパシタンス成分、C2は空洞25のキャパシタンス成分である。
【0018】
図3からわかるように、本実施形態では、素子分離領域12のキャパシタンス成分C1に対して直列に、空洞25のキャパシタンス成分C2が接続されていることになる。空洞25の比誘電率(1.0)は、素子分離領域(シリコン酸化膜)12の比誘電率(3.0〜4.0程度)に比べて小さい。したがって、素子分離領域12と半導体膜23との間に空洞25が存在することにより、素子分離領域12上に直接、半導体膜23が形成されている場合に比べて、半導体膜23と半導体基板(素子分離領域12下に位置する半導体基板部分)との間のキャパシタンスを小さくすることができる。その結果、キャパシタンス成分に起因する動作速度や信号強度の低下を抑制することができ、優れた特性を有する半導体装置を得ることができる。例えば、キャパシタンスを10%程度低減させることが可能であり、高周波領域での素子の信号強度を従来よりも高めることが可能である。
【0019】
また、本実施形態では、半導体膜23の側面に側壁部42及び側壁部44が形成されており、これらの側壁部によって半導体膜23が支えられている。そのため、素子分離領域12と半導体膜23との間に空洞25が形成されていても、これらの側壁部によって半導体膜23を確実に支えることができる。
【0020】
次に、本実施形態に係る半導体装置の製造方法を、図4〜図11を参照して説明する。図4(a)〜図11(a)は、主としてN型MISトランジスタ形成領域の構成を示した断面図である。図4(b)〜図11(b)は、主としてP型MISトランジスタ形成領域の構成を示した断面図である。図4(c)〜図11(c)は、主として抵抗素子形成領域の構成を示した断面図である。
【0021】
まず、図4に示すように、半導体基板10の表面領域に素子領域11及び素子分離領域12を形成する。半導体基板10にはシリコン基板が用いられ、素子分離領域12にはシリコン酸化膜等の絶縁膜が用いられる。P型MISトランジスタ形成領域では、エピタキシャル成長法等によってSiGe層13も形成されるが、このSiGe層13も実質的に素子領域11に含まれる。
【0022】
このようにして得られた基板10上に、高誘電率絶縁膜を堆積してゲート絶縁膜21を形成する。高誘電率絶縁膜としては、HfSiON膜を用いる。続いて、ゲート絶縁膜21上に、金属膜22としてTiN膜を形成する。なお、N型MISトランジスタ形成領域では、仕事関数調整用の金属膜として例えばLa膜をTiN膜下に形成してもよい。
【0023】
次に、図5に示すように、金属膜22上に、半導体膜23としてP型或いはN型の不純物元素を含有したシリコン膜を形成する。
【0024】
次に、図6に示すように、リソグラフィ工程及びRIE(reactive ion etching)によるエッチング工程を行い、ゲート絶縁膜21、金属膜22及び半導体膜23の積層膜をパターニングする。その結果、N型MISトランジスタ形成領域及びP型MISトランジスタ形成領域には、ゲート電極用の積層構造31が形成される。また、抵抗素子形成領域には、抵抗素子用の積層構造32が形成される。
【0025】
次に、図7に示すように、全面に絶縁膜としてSiN膜(シリコン窒化膜)を形成し、さらにRIEによってSiN膜を異方性エッチングする。その結果、積層構造31の側面には側壁部41が形成され、積層構造32の側面には側壁部42が形成される。なお、単一のSiN膜の代わりにSiN膜及びNSG(non-doped silicate glass)膜の積層膜を用いて側壁部41及び42を形成してもよい。続いて、積層構造31及び側壁部41をマスクとして用いて、N型MISトランジスタ形成領域にはN型不純部物を、P型MISトランジスタ形成領域にはP型不純物を、それぞれイオン注入し、エクステンション領域51を形成する。
【0026】
次に、図8に示すように、フォトレジストパターン61を形成する。このフォトレジストパターン61は、N型MISトランジスタ形成領域及びP型MISトランジスタ形成領域を覆い、抵抗素子形成領域の一部に開口62を有している。続いて、フォトレジストパターン61をマスクとして用いて、ドライエッチング或いはウェットエッチングによって側壁部42をエッチングする。これにより、抵抗素子形成領域では、図12の平面図に示すように、フォトレジストパターン61で覆われていない領域の側壁部42が除去される。その結果、抵抗素子形成領域の金属膜22の一部のみが露出される。一方、MISトランジスタの金属膜22は、側壁部41により覆われているため露出していない。
【0027】
次に、図9に示すように、硫酸及び過酸化水素水を用いたウェット処理(SH処理)により、フォトレジストパターン61を除去する。このウェット処理により、抵抗素子形成領域の金属膜22も同時に除去される。すなわち、図8の工程で側壁部42が除去された部分からウェット処理液が侵入し、抵抗素子形成領域の金属膜22が除去される。その結果、ゲート絶縁膜21と半導体膜23との間に空洞25が形成される。このとき、半導体膜23の側面には側壁部42が形成されているため、空洞25が形成されても、側壁部42によって半導体膜23を確実に支えておくことができる。なお、上述した例では、フォトレジストパターン61を除去するためのウェット処理と金属膜22を除去するためのウェット処理とを同一の工程で行っていたが、それらの処理を別々の工程で行うようにしてもよい。
【0028】
次に、図10に示すように、全面に絶縁膜(シリコン酸化膜或いはシリコン窒化膜等)を形成し、さらにRIEによって該絶縁膜を異方性エッチングする。その結果、積層構造31の側壁部41上に側壁部43が形成され、積層構造32の側壁部42上に側壁部44が形成される。続いて、積層構造31及び側壁部43をマスクとして用いて、N型MISトランジスタ形成領域にはN型不純部物を、P型MISトランジスタ形成領域にはP型不純物を、それぞれイオン注入し、ソース/ドレイン領域52を形成する。
【0029】
次に、図11に示すように、サリサイド(salicide:self-aligned silicide)プロセスにより、ソース/ドレイン領域52の表面、積層構造31の半導体膜23の表面及び抵抗素子部の半導体膜23の電極コンタクト部分にシリサイド膜71を形成する。なお、73は絶縁膜である。以後の工程については特に示さないが、抵抗素子部の半導体膜23上に抵抗素子の端子となるシリサイド部の形成等を行う。
【0030】
このようにして、メタルゲート構造を有するトランジスタ部と、金属膜の除去によって得られた空洞部を有する抵抗素子部とを有する半導体装置が形成される。
【0031】
ここで、本実施形態の比較例について、図13〜図15を参照して説明する。図13(a)〜図15(a)は、主としてN型MISトランジスタ形成領域の構成を示した断面図である。図13(b)〜図15(b)は、主としてP型MISトランジスタ形成領域の構成を示した断面図である。図13(c)〜図15(c)は、主として抵抗素子形成領域の構成を示した断面図である。
【0032】
まず、図13に示すように、基板10上にゲート絶縁膜21、金属膜22及び半導体膜23aを形成した後、半導体膜23a上にフォトレジストパターン63を形成する。このフォトレジストパターン63は、N型MISトランジスタ形成領域及びP型MISトランジスタ形成領域を覆い、且つ抵抗素子形成領域を覆っていない。次に、図14に示すように、フォトレジストパターン63をマスクとして用いて、ゲート絶縁膜21、金属膜22及び半導体膜23aをエッチング除去する。次に、図15に示すように、全面に半導体膜23bを形成する。以後の工程は示さないが、トランジスタ部では金属膜22、半導体膜23a及び半導体膜23bがゲート電極として用いられ、抵抗素子部では半導体膜23bが抵抗として用いられる。
【0033】
上述した比較例では、抵抗素子形成領域において、ゲート絶縁膜21、金属膜22及び半導体膜23aを形成した後、これらの膜を除去し、さらにその後で半導体膜23bを再形成している。これに対して、本実施形態では、半導体膜の除去及び再形成を行わなくてもよいので、製造工程の低減をはかることができる。
【0034】
また、上述した比較例では、半導体膜23a上に半導体膜23bを形成するため、半導体膜23aと半導体膜23bとの界面に自然酸化膜等の絶縁膜が形成され、トランジスタ特性に悪影響を与える。これに対して、本実施形態では、1回の成膜で半導体膜23が形成されるため、そのような問題を回避することができ、トランジスタ特性の悪化を防止することができる。
【0035】
また、上述した比較例では、トランジスタ部では金属膜22、半導体膜23a及び半導体膜23bの積層構造が形成されるのに対し、抵抗素子部では半導体膜23bの単層構造となる。そのため、トランジスタ部と抵抗素子部とで高さが異なり、製造プロセスに悪影響を与える。例えば、トランジスタ及び抵抗素子を覆う層間絶縁膜にコンタクトホールを形成する際に、コンタクトホールの深さ(エッチング量)が互いに異なるため、コンタクトホールの加工制御が難しい。これに対して、本実施形態では、トランジスタ部と抵抗素子部の高さをそろえることができるため、そのような問題を回避することができ、製造工程の制御性を高めることができる。
【0036】
図16は、本実施形態の変更例に係る半導体装置の構成を示した断面図である。
【0037】
上述した実施形態では、図1に示すように、抵抗素子部の半導体膜23を素子分離領域12の上方にのみ形成していた。すなわち、半導体膜23のパターンが素子分離領域12のパターンの内側になるようにしていた。本変更例では、図16に示すように、抵抗素子部の半導体膜23を、素子分離領域12の上方のみならず、素子領域11の上方にも形成している。すなわち、半導体膜23のパターンが、素子領域11のパターンと素子分離領域12のパターンとの境界を横切るように形成されている。また、境界領域上に電流供給端子となるシリサイド部72が形成され、シリサイド部72にコンタクト電極81が接続されている。以下、本変更例について説明を加える。
【0038】
抵抗素子部の半導体膜は、抵抗として機能するため、半導体基板から絶縁されている必要がある。したがって、空洞が形成されていない場合には、抵抗素子部の半導体膜全体を素子分離領域上に形成する必要がある。そのため、抵抗素子部のサイズを大きくする場合には、必然的に素子分離領域のサイズも大きくしなければならない。
【0039】
本変更例では、図16に示すように、半導体膜23下に空洞25が形成されているため、この空洞25によって半導体膜23を半導体基板(素子領域11)から絶縁することができる。したがって、素子領域11の上方に半導体膜23の一部が設けられていても問題はない。このように、素子領域11の上方にも半導体膜23を形成することにより、素子分離領域12のサイズを大きくしなくても所望のサイズを有する半導体膜23を抵抗素子部に形成することが可能である。ただし、半導体膜下に素子分離領域が形成されていない領域が大きくなると、半導体膜と半導体基板との間のキャパシタンスが大きくなり、動作速度の低下を招くおそれがある。本変更例では、半導体膜23への電流供給端子となるシリサイド部72の直下の部分に、素子領域11と素子分離領域12との境界が位置している。このような構成にすることで、素子分離領域のサイズの増加を抑え且つキャパシタンスの増加も抑えることが可能である。
【0040】
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されるものではない。
【0041】
例えば、上述した実施形態では、図2に示すように、抵抗素子部の半導体膜23を正方形状パターンとしたが、長方形状パターンでもよい。この場合、側壁部42は長方形状パターンの長辺に沿って形成してもよいし、短辺に沿って形成してもよい。
【0042】
また、上述した実施形態では、抵抗素子部の絶縁膜21を除去せずに残しているが、抵抗素子部の絶縁膜21を除去してもよい。したがって、一般的には、基板10と半導体膜23との間に空洞25が形成されればよい。
【0043】
また、上述した実施形態では、金属膜22としてTiN膜を用いたが、選択的なエッチングによって空洞25を形成できるものであれば、TiN膜以外の金属膜22を用いることも可能である。
【0044】
また、上述した実施形態で示した抵抗素子部は、中抵抗素子やeFuse等に用いることが可能である。
【0045】
また、上述した実施形態で示した抵抗素子部を有する半導体装置は、ワイヤレスLAN等に使用されるアナログ素子に適用することが可能である。
【0046】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【0047】
【図1】本発明の実施形態に係る半導体装置の構成を示した断面図である。
【図2】本発明の実施形態に係る半導体装置の主として抵抗素子形成領域の構成を示した平面図である。
【図3】本発明の実施形態の効果を説明するための図である。
【図4】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図5】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図6】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図7】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図8】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図9】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図10】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図11】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図12】本発明の実施形態に係る半導体装置の製造方法の一部を示した平面図である。
【図13】本発明の実施形態の比較例に係る半導体装置の製造方法の一部を示した断面図である。
【図14】本発明の実施形態の比較例に係る半導体装置の製造方法の一部を示した断面図である。
【図15】本発明の実施形態の比較例に係る半導体装置の製造方法の一部を示した断面図である。
【図16】本発明の実施形態の変更例に係る半導体装置の構成を示した断面図である。
【符号の説明】
【0048】
10…基板 11…素子領域
12…素子分離領域 13…SiGe層
21…ゲート絶縁膜 22…金属膜
23…半導体膜 25…空洞
31、32…積層構造
41、42、43、44…側壁部
51…エクステンション領域 52…ソース/ドレイン領域
61、63…フォトレジストパターン 62…開口
71、72…シリサイド膜、 73…絶縁膜
81…コンタクト電極
【特許請求の範囲】
【請求項1】
素子領域及び素子分離領域を含む基板と、
前記素子領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属膜及び前記金属膜上に形成された第1の半導体膜を有するゲート電極と、を含むトランジスタ部と、
前記基板の上方に形成され且つ前記第1の半導体膜と同一の材料で形成された第2の半導体膜と、前記基板と前記第2の半導体膜との間に形成された空洞と、を含む抵抗素子部と、
を備えたことを特徴とする半導体装置。
【請求項2】
前記抵抗素子部は、前記基板上に形成され且つ前記第2の半導体膜の側面に形成された側壁部をさらに含む
ことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記基板の上面からの前記第2の半導体膜の高さは、前記基板の上面からの前記第1の半導体膜の高さと同じである
ことを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記第2の半導体膜は、前記素子領域と前記素子分離領域との境界を横切るように形成されている
ことを特徴とする請求項1に記載の半導体装置。
【請求項5】
素子領域及び素子分離領域を含む基板上に絶縁膜を形成する工程と、
前記絶縁膜上に金属膜を形成する工程と、
前記金属膜上に半導体膜を形成する工程と、
前記絶縁膜、前記金属膜及び前記半導体膜の積層膜をパターニングして、トランジスタ形成領域に第1の積層構造を形成し、抵抗素子形成領域に第2の積層構造を形成する工程と、
前記第2の積層構造に含まれる前記金属膜を除去して、前記基板と前記第2の積層構造に含まれる前記半導体膜との間に空洞を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項1】
素子領域及び素子分離領域を含む基板と、
前記素子領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属膜及び前記金属膜上に形成された第1の半導体膜を有するゲート電極と、を含むトランジスタ部と、
前記基板の上方に形成され且つ前記第1の半導体膜と同一の材料で形成された第2の半導体膜と、前記基板と前記第2の半導体膜との間に形成された空洞と、を含む抵抗素子部と、
を備えたことを特徴とする半導体装置。
【請求項2】
前記抵抗素子部は、前記基板上に形成され且つ前記第2の半導体膜の側面に形成された側壁部をさらに含む
ことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記基板の上面からの前記第2の半導体膜の高さは、前記基板の上面からの前記第1の半導体膜の高さと同じである
ことを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記第2の半導体膜は、前記素子領域と前記素子分離領域との境界を横切るように形成されている
ことを特徴とする請求項1に記載の半導体装置。
【請求項5】
素子領域及び素子分離領域を含む基板上に絶縁膜を形成する工程と、
前記絶縁膜上に金属膜を形成する工程と、
前記金属膜上に半導体膜を形成する工程と、
前記絶縁膜、前記金属膜及び前記半導体膜の積層膜をパターニングして、トランジスタ形成領域に第1の積層構造を形成し、抵抗素子形成領域に第2の積層構造を形成する工程と、
前記第2の積層構造に含まれる前記金属膜を除去して、前記基板と前記第2の積層構造に含まれる前記半導体膜との間に空洞を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2010−135558(P2010−135558A)
【公開日】平成22年6月17日(2010.6.17)
【国際特許分類】
【出願番号】特願2008−309879(P2008−309879)
【出願日】平成20年12月4日(2008.12.4)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成22年6月17日(2010.6.17)
【国際特許分類】
【出願日】平成20年12月4日(2008.12.4)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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