【課題】導体半導体接合を用いて、優れた特性を示す、あるいは、作製の簡単な、あるいは、より集積度の高い電界効果トランジスタを提供する。
【解決手段】半導体層の電子親和力よりも仕事関数の小さな導体との接合においては、導体より半導体層にキャリアが注入された領域が生じる。そのような領域を電界効果トランジスタ（ＦＥＴ）のオフセット領域、あるいは、インバータ等の半導体回路の抵抗として用いる。また、ひとつの半導体層中にこれらを設けることにより集積化した半導体装置を作製できる。 （もっと読む）

【課題】入力電源電圧の動作保証範囲が大きいとしても当該電圧変動の影響を抑制して正常に過電流保護を図るようにした過電流保護回路を提供する。
【解決手段】支持基板１０が第１半導体層１１および第２半導体層１２を絶縁層１３で挟んで構成されている。第１半導体層１１上には絶縁膜１４を介してフィールドプレート抵抗膜２０が形成されている。可変電流源ＩＳが、ゲート電極１９からドレイン電極１７にかけて絶縁膜１４上に沿って形成されたフィールドプレート抵抗膜２０（フィールドプレート抵抗Ｒ１およびＲ２）に生じるノードＮ１の電圧に応じて出力電流値を変更してセンス抵抗Ｒｓの検出電圧Ｖ２を補正する。 （もっと読む）

【課題】内部回路の動作時における電源ノイズの影響を抑え、少ピン化および小面積化を実現する半導体装置を提供することである。
【解決手段】第１の内部回路１０２に対する電源線ＰＬ１と第２の内部回路１０４に対する電源線ＰＬ２とは共通のピン端子３０ａに接続され、第１の内部回路１０２に対する接地線ＳＬ１と第２の内部回路１０４に対する接地線ＳＬ２とは共通のピン端子３０ｂに接続される。第１の内部回路１０２の動作時に電源線ＰＬ１上に発生した電源ノイズは、電源線ＰＬ１に介挿され、ゲートが接地線ＳＬ１に接続されたＰチャネルＭＯＳトランジスタＰ１および電源線ＰＬ１および接地線ＳＬ１の間に設けられたキャパシタＣ１により吸収される。接地線ＳＬ１上に発生した電源ノイズは、接地線ＳＬ１に介挿され、ゲートが電源線ＰＬ１に接続されたＮチャネルＭＯＳトランジスタＮ１およびキャパシタＣ１により吸収される。 （もっと読む）

【課題】半導体装置の熱抵抗を低減すること、および小型化できる技術を提供する。
【解決手段】複数の単位トランジスタＱを有する半導体装置であって、半導体装置は、単位トランジスタＱを第１の個数（７個）有するトランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆと、単位トランジスタＱを第２の個数（４個）有するトランジスタ形成領域３ｃ、３ｄとを有し、トランジスタ形成領域３ｃ、３ｄは、トランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆの間に配置され、第１の個数は、第２の個数よりも多い。そして、単位トランジスタは、コレクタ層と、ベース層と、エミッタ層とを備えており、エミッタ層上には、エミッタ層と電気的に接続されたエミッタメサ層が形成され、このエミッタメサ層上に、エミッタ層と電気的に接続されたバラスト抵抗層が形成されている。 （もっと読む）

【課題】 ＩＣまたはＬＳＩの標準電源電圧用のトランジスタ構成部分ないしはプロセス技術を活用して高電圧動作電界効果トランジスタを該ＩＣ中に作りこむ。
【解決手段】 電界効果トランジスタの動作電圧を大きくするために、ゲートにドレイン電位に応じて変化する電位分布を設ける手段をとる。 （もっと読む）

【課題】バランス抵抗器の接続されたゲート間伝導領域を有するマルチゲート半導体デバイスにおいて、スイッチ素子として使用した際の低挿入損失と素子サイズを抑えつつ、オフ時の非線形性を改善する。
【解決手段】バランス抵抗器４０５のゲート間伝導領域への接続点をゲートの２つの両端より内側に設ける。好ましくはメアンダ状ゲートの屈曲領域４０６１に設ける。 （もっと読む）

【課題】リーク電流の少ない静電気保護素子を提供する。
【解決手段】半導体基板１００ｎと、半導体基板内に形成され、第１の導電型の不純物が拡散された第１のウェル１０１と、第１のウェル内に、第１のウェルの一部の領域を挟んで形成され、第２の導電型の不純物が拡散されたコレクタ領域１１０及びエミッタ領域１１２と、第１のウェル内に、前記エミッタ領域と分離する第１の分離領域１０２を挟んで形成され、第１のウェル内に拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物が拡散されたベース拡散領域１１４と、前記エミッタ領域下方から前記エミッタ領域と前記ベース拡散領域との間までの第１のウェル内の領域に形成され、第２の導電型の不純物が拡散された拡散領域１０３ａとを備えた静電気保護素子。 （もっと読む）

【課題】 占有面積の増加を少なく、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】 ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は、トレンチ分離領域の側面および下面に設置されたドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレイン延設領域を介して、ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレインコンタクト領域と電気的に接続している半導体装置とした。 （もっと読む）

【課題】低電圧時の電流が適度に大きく、高電圧時の電流が小さい半導体装置を提供する。
【解決手段】半導体装置１００は、整流素子Ｄ１と、抵抗Ｒ１と、ｎチャネルディプリーショントランジスタＤＴと、アノード電極パッド７ｂとが直列接続された構成を有する半導体装置１００であって、ｎチャネルディプリーショントランジスタＤＴのゲート電位を抵抗Ｒ１の両端の電位差により生成し、かつゲート電位によってｎチャネルディプリーショントランジスタＤＴのチャネル９１に空乏層Ｄを生じさせるよう構成されている。 （もっと読む）

【課題】同一ウェル領域にしきい値の異なる絶縁ゲート電界効果トランジスタが形成された半導体集積回路を提供する。
【解決手段】第１抵抗を有する第１領域１４ａ、１４ｂ、１４ｃと第１抵抗より高い第２抵抗を有する第２領域１５ａ、１５ｂとが連接してなる第２導電型のウェル領域１３と、第１領域１４ｂ、１４ｃに形成された絶縁ゲート電界効果トランジスタ１６、１７と、を具備する。ウェル領域１３の一端からウェル領域１３の他端に通電し、電圧降下によりウェル領域１３内に電圧分布を生じさせる。 （もっと読む）

【課題】商品の意匠性を低下させないＩＣタグ等を形成することができる薄膜集積回路装置を提供する。
【解決手段】透明基板１上に少なくともＴＦＴ素子Ａと容量素子Ｂ及び／又は抵抗素子Ｃとを有し、ＴＦＴ素子Ａを構成するゲート電極２Ａ、ゲート絶縁膜３Ａ、半導体膜４、ソース電極６Ｓ及びドレイン電極６Ｄがいずれも透明膜であり、容量素子Ｃを構成する誘電体膜３Ｂが前記ゲート絶縁膜３Ａと同一材料であり、その誘電体膜３Ｂを積層方向Ｚに挟む一方の第１電極２Ｂが前記ゲート電極２Ａと同一材料で、他方の第２電極６Ｂが前記ソース電極６Ｓ及びドレイン電極６Ｄと同一材料であり、抵抗素子Ｃを構成する抵抗体膜４Ｃが前記半導体膜４と同一材料であり、その抵抗体膜４Ｃを面内方向Ｘに挟む第３電極６Ｅと第４電極６Ｆが前記ソース電極６Ｓ及びドレイン電極６Ｆと同一材料であるようにした薄膜集積回路装置１０Ａを提供する。 （もっと読む）

【課題】ＥＳＤ耐量を向上させたＥＳＤ保護素子を提供する。
【解決手段】本発明によるＥＳＤ保護素子は、バイポーラトランジスタを用いたＥＳＤ保護素子である。バイポーラトランジスタは、第１端子（Ｐａｄ）に接続されるコレクタ拡散層７とエミッタ端子とを備えるバイポーラトランジスタと、第２端子（ＧＮＤ）からエミッタ拡散層４を介してコレクタ拡散層７に至る複数の電流経路上のそれぞれに設けられた電流制御抵抗１１とを具備する。 （もっと読む）

【課題】環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮する。
【解決手段】半導体装置１は、還流ダイオードＤと、還流ダイオードＤに対し並列に接続され、且つ、キャパシタＣと抵抗Ｒを有する半導体スナバ２を備え、環流ダイオードＤの遮断状態における静電容量に対するキャパシタＣの静電容量の比が０．１以上になっている。このような構成によれば、振動現象の収束効果が高くなるように半導体スナバ２を構成するキャパシタＣの静電容量が設定されているので、環流ダイオードＤの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮することができる。 （もっと読む）

【課題】メタルゲート電極を有するＭＩＳ型トランジスタと高抵抗素子とを容易に集積化でき、製造工程数の増加と歩留まりの低下を抑制できる半導体装置及びその製造方法を提供する。
【解決手段】基板１００の素子領域にシリコン膜１１８と金属膜１０３の積層構造からなるＭＩＳ型トランジスタのゲート電極、及び素子分離領域上に前記シリコン膜と前記金属膜の積層構造からなる高抵抗素子を形成する。そして、前記ゲート電極の側壁に耐酸化性の絶縁膜１１０を形成し、前記高抵抗素子の前記金属膜１０３を酸化する。 （もっと読む）

【課題】ＥＳＤ保護素子の動作特性を向上させ、かつ、ＥＳＤ保護素子の大きさを減少させて半導体チップの大きさを縮小可能なＥＳＤ保護素子及びその製造方法を提供すること。
【解決手段】基板上に形成されたゲート電極と、前記ゲート電極の両側に露出する前記基板内に互いに同じ導電型で形成された第１ドーピング領域及び第２ドーピング領域と、前記第２ドーピング領域内に前記第２ドーピング領域とは逆導電型で形成された第３ドーピング領域と、前記ゲート電極から離隔し、前記ゲート電極の両側に露出する前記基板内に前記第１ドーピング領域及び第２ドーピング領域と同じ導電型で形成された第４ドーピング領域及び第５ドーピング領域と、を備える静電気放電保護素子を提供する。 （もっと読む）

【課題】適切な抵抗素子を得ることが可能な半導体装置を提供する。
【解決手段】素子領域１１及び素子分離領域１２を含む基板１０と、素子領域上に形成されたゲート絶縁膜２１と、ゲート絶縁膜上に形成された金属膜２２及び金属膜上に形成された第１の半導体膜２３を有するゲート電極とを含むトランジスタ部と、基板の上方に形成され且つ第１の半導体膜と同一の材料で形成された第２の半導体膜２３と、基板と第２の半導体膜との間に形成された空洞２５とを含む抵抗素子部とを備える。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、第１ドレイン領域６、第２ドレイン領域８および抵抗性接続領域９を有する。第１および第２ドレイン領域６,８は、ゲート電極４直下のウェル部分と所定の距離だけ離れたＮ型半導体領域からなる。第１および第２ドレイン領域６,８も互いに離れており、その間が抵抗性接続領域９によって接続されている。抵抗性接続領域９は薄膜抵抗層によって代替できる。 （もっと読む）

【課題】 サージの印加時に全てのＭＯＳがオンし易い保護回路を備えた半導体装置を提供する。
【解決手段】 サージから内部回路を保護する保護回路を備えた半導体装置であって、ウェル領域を備えている。ウェル領域内には、一方向に沿って配列されている複数のＭＯＳ構造と、第１配線に接続されているウェルタップ領域が形成されている。各ＭＯＳ構造は、第１配線に接続されているソース領域と、第２配線に接続されているドレイン領域と、ソース領域とドレイン領域の間のウェル領域に絶縁膜を介して対向しているゲート電極を備えている。ウェルタップ領域は、複数のＭＯＳ構造の配列を延長した範囲内に形成されている。ウェル領域の第１導電型不純物濃度が、前記一方向に沿って見たときに、前記延長した範囲内のウェルタップ領域に近い位置よりもそのウェルタップ領域から遠い位置で高くなっている。 （もっと読む）

【課題】演算増幅器の電源ラインの電位を安定化させる。
【解決手段】サンプルホールド回路は、演算増幅器ＯＰ１と、演算増幅器の出力端子と第１の入力端子のノードであるサミングノードＮＥＧとの間に設けられた帰還用スイッチ素子ＳＦと、帰還用スイッチ素子のオン・オフを制御するスイッチ信号生成回路８０を含む。スイッチ信号生成回路を構成するＮ型トランジスタは第１のＰ型ウェルＰＷ１に、スイッチ信号生成回路を構成するＰ型トランジスタは第１のＮ型ウェルＮＷ１に、第１のＰ型ウェル及び第１のＮ型ウェルは第１のディープＮ型ウェルＤＮＷ１にそれぞれ形成される。演算増幅器のＮ型トランジスタは第２のＰ型ウェルＰＷ２に、演算増幅器のＰ型トランジスタは第２のＮ型ウェルＮＷ２に、第２のＰ型ウェル及び第２のＮ型ウェルは、第１のディープＮ型ウェルと分離された第２のディープＮ型ウェルＤＮＷ２にそれぞれ形成される。 （もっと読む）

【課題】ゲート電極のチャージアップによるＭＯＳＦＥＴの閾値電圧Ｖｔシフトの防止を図ることである。
【解決手段】キャパシタ下部電極３をゲート電極６ａと結線し、またキャパシタ上部電極６ｂをＰ型接地層１２と結線する事により、ゲート電極６ａとゲート絶縁膜４から成るゲートに並列にキャパシタを形成する。この場合、キャパシタ絶縁膜５をゲート絶縁膜４に比べ薄く形成する事によりゲート電極６ａ上にチャージアップした電荷を、キャパシタを経由してＰ型接地層１２に放電させる。 （もっと読む）