静電気放電保護素子及びその製造方法
【課題】ＥＳＤ保護素子の動作特性を向上させ、かつ、ＥＳＤ保護素子の大きさを減少させて半導体チップの大きさを縮小可能なＥＳＤ保護素子及びその製造方法を提供すること。
【解決手段】基板上に形成されたゲート電極と、前記ゲート電極の両側に露出する前記基板内に互いに同じ導電型で形成された第１ドーピング領域及び第２ドーピング領域と、前記第２ドーピング領域内に前記第２ドーピング領域とは逆導電型で形成された第３ドーピング領域と、前記ゲート電極から離隔し、前記ゲート電極の両側に露出する前記基板内に前記第１ドーピング領域及び第２ドーピング領域と同じ導電型で形成された第４ドーピング領域及び第５ドーピング領域と、を備える静電気放電保護素子を提供する。
【解決手段】基板上に形成されたゲート電極と、前記ゲート電極の両側に露出する前記基板内に互いに同じ導電型で形成された第１ドーピング領域及び第２ドーピング領域と、前記第２ドーピング領域内に前記第２ドーピング領域とは逆導電型で形成された第３ドーピング領域と、前記ゲート電極から離隔し、前記ゲート電極の両側に露出する前記基板内に前記第１ドーピング領域及び第２ドーピング領域と同じ導電型で形成された第４ドーピング領域及び第５ドーピング領域と、を備える静電気放電保護素子を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造技術に関し、より詳細には、静電気放電時に内部回路の損傷を防止するための静電気放電保護素子及びその製造方法に関する。
【背景技術】
【０００２】
周知のように、静電気帯電した人体や機械に半導体集積回路が接触すると、人体や機械に帯電していた静電気が外部ピンを介してパッドを経て内部回路に放電して生成される高エネルギーの過渡電流が、内部回路に大きな損傷を与え得る。逆に、半導体集積回路の内部に帯電していた静電気が、人体や機械との接触により、人体または機械を介して流出して内部回路に損傷を与えてしまう。このため、大部分の半導体集積回路では、静電気放電に起因して発生する損傷から主な回路を保護するために、パッドと半導体内部回路との間に静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）（以下、「ＥＳＤ」とする）保護素子を設けている。
【０００３】
ＥＳＤ保護素子は、標準工程を用いて、配置設計（ｌａｙｏｕｔ ｄｅｓｉｇｎ）時にパラメータのみを変更して設計している。ＥＳＤ保護素子の性能は、大きさと密接な関係にある。すなわち、性能を向上させるためには、ＥＳＤ保護素子を所定の大きさ以上に維持しなければならない。このため、ＥＳＤ保護素子がチップ内に占める面積は大きくならざるを得ない。これにより、チップ全体の大きさは、単位ＥＳＤ保護素子をどれだけ密に形成するかによって異なり得る。しかし、チップによっては、ＥＳＤ保護素子のチップ全体に占める面積が３０％以上になることが多いため、チップ全体の大きさの縮小には限界がある。
【０００４】
関連する技術としては、例えば、韓国公開特許第２００３−００７８２１６号公報（特許文献１）に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国公開特許第２００３−００７８２１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、従来技術の問題を解決するためになされたものであって、その目的は、ＥＳＤ保護素子の動作特性を向上させ、かつ、ＥＳＤ保護素子の大きさを減少させて半導体チップの大きさを縮小可能なＥＳＤ保護素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記の目的を達成するための一形態に係る本発明は、基板上に形成されたゲート電極と、前記ゲート電極の両側に露出する前記基板内に互いに同じ導電型で形成された第１ドーピング領域及び第２ドーピング領域と、前記第２ドーピング領域内に前記第２ドーピング領域とは逆導電型で形成された第３ドーピング領域と、前記ゲート電極から離隔し、前記ゲート電極の両側に露出する前記基板内に前記第１ドーピング領域及び第２ドーピング領域と同じ導電型で形成された第４ドーピング領域及び第５ドーピング領域と、を備える静電気放電保護素子を提供する。
【０００８】
また、上記の目的を達成するための他の形態に係る本発明は、基板上にゲート電極を形成するステップと、前記ゲート電極の両側に露出する前記基板内に互いに同じ導電型で第１ドーピング領域及び第２ドーピング領域を形成するステップと、前記第２ドーピング領域内に前記第１ドーピング領域及び第２ドーピング領域とは逆導電型で第３ドーピング領域を形成するステップと、前記ゲート電極から離隔し、前記ゲート電極の両側に露出する前記基板内に前記第１ドーピング領域及び第２ドーピング領域と同じ導電型で第４ドーピング領域及び第５ドーピング領域を形成するステップと、を含む静電気放電保護素子の製造方法を提供する。
【発明の効果】
【０００９】
本発明によれば、ＥＳＤ保護素子のドレイン領域に対してカウンタドーピング（ｃｏｕｎｔｅｒ−ｄｏｐｉｎｇ）を行ってドレイン領域の抵抗を増加させることにより、ＥＳＤ保護素子の性能を向上させ、かつ、抵抗増加分だけＤＣＧＳ（Ｄｒａｉｎ Ｃｏｎｔａｃｔ ｔｏ Ｇａｔｅ Ｓｐａｃｅ）を減少させてチップの大きさを縮小させることができる。
【００１０】
また、本発明によれば、ドレイン領域の下部に別のウェルを追加形成したり他の素子用ウェルを位置させて、この部位におけるウェル濃度を高めることにより、ＥＳＤストレスの流入時にトリガ電圧を引き下げることでＥＳＤ電流にも耐えられる素子を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】ＥＳＤ保護素子の等価回路図である。
【図２】図１におけるＥＳＤ保護素子の平面図である。
【図３】図２におけるＩ−Ｉ’断面図である。
【図４】図３におけるＥＳＤ保護素子の一部の拡大断面図である。
【図５】本発明の実施形態に係るＥＳＤ保護素子の断面図である。
【図６Ａ】本発明の実施形態に係るＥＳＤ保護素子の製造方法を説明するための断面図である。
【図６Ｂ】本発明の実施形態に係るＥＳＤ保護素子の製造方法を説明するための断面図である。
【図６Ｃ】本発明の実施形態に係るＥＳＤ保護素子の製造方法を説明するための断面図である。
【図６Ｄ】本発明の実施形態に係るＥＳＤ保護素子の製造方法を説明するための断面図である。
【図６Ｅ】本発明の実施形態に係るＥＳＤ保護素子の製造方法を説明するための断面図である。
【図６Ｆ】本発明の実施形態に係るＥＳＤ保護素子の製造方法を説明するための断面図である。
【図６Ｇ】本発明の実施形態に係るＥＳＤ保護素子の製造方法を説明するための断面図である。
【発明を実施するための形態】
【００１２】
まず、参照図面に基づいて、ＥＳＤ保護素子の性能を向上させるために考慮すべき点を詳細に説明する。ここで、参照図面は、従来技術に該当するものではなく、本発明の好ましい実施形態を相対的に比較説明するための技術として理解されなければならない。
【００１３】
ＥＳＤ保護素子としては、ドレインがパッドに接続され、かつ、ソースとゲートとが接地された形態のＧＧＮＭＯＳ（Ｇａｔｅ Ｇｒｏｕｎｄｅｄ ＮＭＯＳ）と、ドレインがパッドに接続され、かつ、ソースとゲートとが電源に接続された形態のＧＰＰＭＯＳ（Ｇａｔｅ ｐｏｗｅｒｅｄ ＰＭＯＳ）とが主に使用されている。
【００１４】
図１は、ＧＧＮＭＯＳ構造を有するＥＳＤ保護素子の等価回路図であり、図２は、図１におけるＥＳＤ保護素子の平面図であり、図３は、図２におけるＩ−Ｉ’断面図である。
【００１５】
図１ないし図３に示すように、ＥＳＤ保護素子は、ゲート電極１０６と、ソース領域１０８と、ドレイン領域１１０と、ピックアップ領域１１２とを備える。ドレイン領域１１０は、基板１００のウェル１０２内に形成され、ドレイン接続部１１５とドレイン接続ライン１１８とを介して入出力パッドＩ／Ｏに接続される。ソース領域１０８は、ウェル１０２内に形成され、ソース接続部１１４とソース接続ライン１１６とを介して接地端ＧＮＤに接続される。ゲート電極１０６は、ソース領域１０８と共に接地端ＧＮＤに接続される。ピックアップ領域１１２は、ウェル１０２にバイアス電圧を印加するために提供され、ピックアップ接続ライン１２０を介して接地端ＧＮＤに接続される。ピックアップ領域１１２は、素子分離膜１０４により、隣接して形成されたソース領域１０８及びドレイン領域１１０と電気的に分離される。
【００１６】
前記構造を有するＥＳＤ保護素子の動作について説明する。ここでは、一例として、ウェル１０２がＰ型、ゲート電極１０６がＮ＋型、ソース領域１０８及びドレイン領域１１０がＮ＋型、ピックアップ領域１１２がＰ＋型であるＧＧＮＭＯＳ素子を挙げて説明する。
【００１７】
入出力パッドＩ／Ｏ側に正のＥＳＤが発生すると、ドレイン領域１１０とウェル１０２との間にインパクトイオン化（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ）が発生し、アバランシェ（ａｖａｌａｎｃｈｅ）が起こるまでには、ドレイン領域１１０に注入された電荷はドレイン領域１１０に蓄積される。すなわち、入出力パッドＩ／Ｏ側に正のＥＳＤが発生すると、ドレイン領域１１０の空乏領域には強い電界が印加され、この電界により、空乏領域周辺のウェル１０２にある電子がドレイン領域１１０に注入されてインパクトイオン化が発生する。
【００１８】
これにより、アバランシェ降伏が発生すると、インパクトイオン化に起因するホール電流により、ドレイン領域１１０からウェル１０２を介してピックアップ領域１１２に電流が流れる。この電流により、結局、ウェル１０２の電位が増加して寄生バイポーラ接合トランジスタ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）（以下、「ＢＪＴ」とする）が動作し、その結果として、ＧＧＮＭＯＳ素子は、ＢＪＴ動作の高電流特性を有するようになる。この状態を、ＧＧＮＭＯＳ素子がトリガされたという。このように、ＧＧＮＭＯＳ素子が動作してドレイン領域１１０に流入した静電気を接地端ＧＮＤに流すことにより、内部素子を保護することができる。
【００１９】
チップの大きさを縮小する観点から前記構造を有するＥＳＤ保護素子について説明すると、次のとおりである。
【００２０】
図４は、図３におけるＥＳＤ保護素子の一部の拡大断面図である。
【００２１】
同図に示すように、ＥＳＤ保護素子のドレイン領域１１０は、（Ａ）のように、ＥＳＤストレスがＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域１０９に集中しないようにするために、一定の大きさの抵抗特性を有するように一部（すなわち、ドレイン接続部１１５）にシリサイド層が形成される。
【００２２】
また、ＥＳＤ保護素子は、（Ｄ）のように、ドレイン接続部１１５とゲート電極１０６との間の距離ＤＣＧＳ（Ｄｒａｉｎ Ｃｏｎｔａｃｔ ｔｏ Ｇａｔｅ Ｓｐａｃｅ）を確保してはじめて、より効率的に内部素子を保護することができる。ドレイン接続部１１５とゲート電極１０６との間の距離ＤＣＧＳが適正な長さ以下に短くなると、ＥＳＤ電流が、（Ａ）のように、ＬＤＤ領域１０９付近に集中しやすく、（Ｂ）地点において、熱的破壊（ｔｈｅｒｍａｌ ｂｒｅａｋｄｏｗｎ）が起きやすく、ＥＳＤ素子が破壊されるようになる。
【００２３】
したがって、ＥＳＤ電流が、（Ｃ）のように、ドレイン領域１１０において均一に分散されるようにするためには、ドレイン接続部１１５の側部からゲート電極１０６まではシリサイド層が形成されないようにし、その長さも２μｍ〜５μｍの範囲に維持しなければならない。例えば、ドレイン接続部１１５とゲート電極１０６との間の距離ＤＣＧＳがそれぞれ１μｍ、５μｍのＧＧＮＭＯＳ素子があると仮定する。１チップ内に１０個の単位ＧＧＮＭＯＳ素子が並列に接続されるとすると、単位素子のＤＣＧＳが１μｍの場合、ＤＣＧＳの全長は「１μｍ×１０＝１０μｍ」になる。しかし、単位素子のＤＣＧＳが５μｍの場合は、ＤＣＧＳの全長が「５μｍ×１０＝５０μｍ」になり、単位素子のＤＣＧＳが１μｍの場合に比べてチップ全体の大きさが増加する。
【００２４】
上述のように、ＥＳＤ保護素子を備えたチップの大きさを縮小させるためには、ＥＳＤ保護素子のＤＣＧＳを最小化させなければならない。しかし、ＤＣＧＳを減少させると、ＥＳＤ保護素子の性能は低下する。したがって、以下に説明する本発明の好ましい実施形態では、ＤＣＧＳを最小化してチップの大きさを縮小させ、かつ、ＤＣＧＳの減少によって発生するＥＳＤ保護素子の性能の低下を改善できる方法を提案する。
【００２５】
以下、本発明の好ましい実施形態を添付図面を参照して具体的に説明する。
【００２６】
図面において、層（膜、領域）の幅、厚さ及び間隔は、説明の便宜及び明確化のために拡大されたものであり、明細書内にその範囲が記載された場合、その範囲内で理解されなければならない。
【００２７】
また、明細書全体において、層が他の層または基板の上（上部）に形成されたと記載された場合、それは、他の層または基板上に直接形成されるか、またはそれらの間に第３の層が介在し得るものである。また、「一側」または「両側」に形成されたと記載された場合、それは、左右対称構造において左側または右側に形成されたものとして理解されなければならない。また、同じ図面番号を付した部分は同じ層を表し、各図面番号に英字を含む場合、同じ層がエッチングまたは研磨工程により一部変形されたものを意味する。
【００２８】
＜実施形態＞
図５は、本発明の実施形態に係るＥＳＤ保護素子を説明するための断面図である。
【００２９】
まず、本発明の実施形態に係るＥＳＤ保護素子では、図１において、入出力パッドＩ／Ｏに接続されるドレイン領域と、接地端ＧＮＤに接続されるソース領域とが非対称構造に形成される。
【００３０】
図５に示すように、ドレイン領域は、第２ドーピング領域２０９、第３ドーピング領域２１２、及び第５ドーピング領域２１９を備え、ソース領域は、第１ドーピング領域２０８及び第４ドーピング領域２１７を備える。第１ドーピング領域２０８及び第２ドーピング領域２０９、並びに、第４ドーピング領域２１７及び第５ドーピング領域２１９は、互いに同じ導電型（Ｐ型またはＮ型）で形成され、ゲート電極２０７を境に左右対称となる。第１ドーピング領域２０８及び第２ドーピング領域２０９はＬＤＤ領域であり、第４ドーピング領域２１７及び第５ドーピング領域２１９より低い濃度で形成される。例えば、ＧＧＮＭＯＳ素子の場合、第１ドーピング領域２０８及び第２ドーピング領域２０９はＮ型で形成され、ＧＰＰＭＯＳ素子の場合、第１ドーピング領域２０８及び第２ドーピング領域２０９はＰ型で形成される。
【００３１】
第３ドーピング領域２１２は、ドレイン領域の抵抗を増加させることでより小さいＤＣＧＳを具現するために、カウンタドーピングにより、第１ドーピング領域２０８及び第２ドーピング領域２０９とは逆導電型で形成される。ドレイン領域において、第３ドーピング領域２１２が形成された領域における抵抗は増加し、抵抗が増加した分だけＤＣＧＳを減少させることができる。すなわち、ドレイン領域の抵抗は、ＤＣＧＳによってではなく、カウンタドーピングによって調整されるのである。
【００３２】
第３ドーピング領域２１２は、ゲート電極２０７の側壁から少なくとも０．２μｍ、好ましくは、０．２μｍ〜０．５μｍ離隔して形成されることが良い。第３ドーピング領域２１２を、ゲート電極２０７の側壁から０．２μｍ程度離隔して形成しない場合、第３ドーピング領域２１２により、ＬＤＤ領域の第２ドーピング領域２０９が相殺されて存在しないこともあり得る。すなわち、第３ドーピング領域２１２を、第２ドーピング領域２０９と同じイオン注入マスクを用いて形成した場合、第２ドーピング領域２０９全体に第３ドーピング領域２１２が形成されるようになり、結局、第２ドーピング領域２０９が形成されていないのと同じ結果が生じ得る。
【００３３】
ＬＤＤ領域の第２ドーピング領域２０９は、ＥＳＤ保護素子のトリガ電圧を決定する重要な要素である。したがって、ＬＤＤ領域は、ＥＳＤ保護素子に必要な要素の一つである。例えば、薄いゲート絶縁膜を有するナノサイズの素子のＬＤＤ領域では、低電圧トリガが生じ得る。理由は、ナノサイズの素子の場合、浅い接合領域を有する構造であるため、ＬＤＤ領域における抵抗の増加及びパンチスルー（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）を防止するために、ハロー（ｈａｌｏ）領域を高く形成するからである。高濃度接合領域においてトリガ電圧が低くなることは当然の現象であり、薄いゲート絶縁膜では、ストレスに対する絶縁膜破壊電圧が低いため、低電圧で素子がＢＪＴ動作を行うことは非常に重要である。しかし、ゲート長が０．２５μｍ以上の技術では、ＬＤＤ領域と同じプロファイルに形成しても良いが、これは、技術及び素子の構造によって僅かな差があり得る。
【００３４】
ソース領域及びドレイン領域は、第１ウェル２０２内に形成される。第１ウェル２０２内には、第２ウェル（図示せず）がさらに形成され得る。第２ウェルは、第１ウェル２０２と同じ導電型で高濃度で形成される。例えば、ＧＧＮＭＯＳ素子の場合はＰ型で形成され、ＧＰＰＭＯＳ素子の場合はＮ型で形成される。第２ウェルは、ドレイン領域の第５ドーピング領域２１９の下部に形成される。
【００３５】
ウエハには多様なレベルの動作電圧を有する素子が具現可能である。例えば、２．５Ｖ、５Ｖなどの動作電圧を有する素子を１ウエハに同時に製造する場合が多い。このとき、素子は、動作電圧に応じてそれぞれ異なるウェルが必要になり、このため、多様なマスクが要求される。また、これらのウェルは、それぞれ異なる位置に形成されなければならない。しかし、ＥＳＤ保護素子の場合、ドレイン領域付近ではいくつかのウェルが重なって形成され得る。これは、ノーマル動作時にオフとなっていたＥＳＤ保護素子が、ＥＳＤストレスの流入時にのみオンになるため、素子特性に影響を与えない。
【００３６】
したがって、本発明の実施形態では、ＥＳＤ保護素子のドレイン領域の下部に他の動作電圧素子用の第２ウェルを形成して、この部分で局所的にウェル濃度を高める。すなわち、第１ウェル内に第２ウェルを重ねてドレイン領域の下部におけるウェル濃度を高め、これにより、ＥＳＤストレスの流入時にドレイン領域の下部でアバランシェ降伏電圧を誘導して、ＥＳＤストレス、すなわち、ＥＳＤ電流の経路をドレイン領域の底部とその周辺に分散させることができる。
【００３７】
以下、本発明の実施形態に係るＥＳＤ保護素子の製造方法を説明する。
【００３８】
図６Ａないし図６Ｇは、本発明の実施形態に係るＥＳＤ保護素子の製造方法を説明するための断面図である。
【００３９】
まず、図６Ａに示すように、基板２００を準備する。基板２００は、半導体基板であって、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、及びＩｎＰからなる群より選択されるいずれか１つで形成する。また、基板２００は、Ｐ型またはＮ型を有する。
【００４０】
次に、イオン注入工程により、基板２００内に第１ウェル２０２を形成する。第１ウェル２０２は、ＧＧＮＭＯＳ素子ではＰ型で形成し、ＧＰＰＭＯＳ素子ではＮ型で形成する。
【００４１】
次に、図示していないが、第１ウェル２０２内に第２ウェルを形成することもできる。これにより、第１ウェル２０２と第２ウェルとが重なる領域は、他の領域に比べてドーピング濃度が高くなる。第２ウェルは、図６Ｅにおいて、第５ドーピング領域２１９の下部に形成することが好ましい。第２ウェルは、第１ウェル２０２と同じ導電型で形成し、他の素子のウェルとして使用される。
【００４２】
次に、基板２００内に素子分離膜２０４を形成する。素子分離膜２０４は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）工程またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程で形成する。好ましくは、高集積化に有利なＳＴＩ工程で形成する。素子分離膜２０４は、絶縁膜で形成し、好ましくは、酸化膜で形成する。より好ましくは、高いアスペクト比でも埋め込み特性に優れているＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）膜で形成する。
【００４３】
次に、図６Ｂに示すように、基板２００上にゲート電極２０７を形成する。ゲート電極２０７は、ゲート絶縁膜２０５とゲート導電膜２０６との積層構造からなる。例えば、ゲート絶縁膜２０５は、シリコン酸化膜で形成し、ゲート導電膜２０６は、多結晶シリコン膜と金属シリサイド層（または、金属窒化膜）とで形成する。
【００４４】
次に、ゲート電極２０７の両側壁に露出する基板２００内にＬＤＤ領域の第１ドーピング領域２０８及び第２ドーピング領域２０９を形成する。第１ドーピング領域２０８及び第２ドーピング領域２０９は、同じ導電型で形成し、基板２００の上面を基準として１０００Å〜２０００Åの深さに形成する。
【００４５】
次に、図６Ｃに示すように、第２ドーピング領域２０９の一部が開放された感光膜パターン２１０を形成する。
【００４６】
次に、感光膜パターン２１０をイオン注入マスクとして用いたイオン注入工程により、第２ドーピング領域２０９内に第３ドーピング領域２１２を形成する。第３ドーピング領域２１２は、ゲート電極２０７の側壁から離隔するように形成する。好ましくは、離隔距離Ｌは０．２μｍ〜０．５μｍとする。前記イオン注入工程は、カウンタドーピング工程であって、第２ドーピング領域２０９とは逆導電型のドーパントを用いて１×１０１４〜２×１０１５ａｔｏｍｓ／ｃｍ２のドーズ量で行われる。
【００４７】
次に、図６Ｄに示すように、感光膜パターン２１０（図６Ｃ参照）を除去する。
【００４８】
次に、カウンタドーピング工程の後、多量のドーパントの注入による基板２００の損傷を補償するために熱処理工程をさらに行うことができる。前記熱処理工程は、急速熱処理（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ）またはファーネス熱処理（ｆｕｒｎａｃｅ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ）方式で行うことができる。ファーネス熱処理方式は、窒素（Ｎ２）雰囲気下、５００℃〜６００℃の温度で２〜８時間行う。
【００４９】
次に、ゲート電極２０７の両側壁にスペーサ２１５を形成する。スペーサ２１５は、酸化膜２１３と窒化膜２１４との積層構造（酸化膜／窒化膜）またはこれとは逆構造（窒化膜／酸化膜）に形成することができる。スペーサ２１５の一側端は、第３ドーピング領域２１２の一側にアライン（揃える、位置を合わせる、整列させる）され得る。
【００５０】
次に、図６Ｅに示すように、イオン注入工程により、ゲート電極２０７を含むスペーサ２１５の両側壁に露出する基板２００内に第４ドーピング領域２１７及び第５ドーピング領域２１９を形成する。第４ドーピング領域２１７及び第５ドーピング領域２１９は、第１ドーピング領域２０８及び第２ドーピング領域２０９に比べて数十倍〜数百倍の範囲の高いドーピング濃度で形成することができる。例えば、第４ドーピング領域２１７及び第５ドーピング領域２１９は、第１ドーピング領域２０８及び第２ドーピング領域２０９と同じ導電型のドーパントを用いて１×１０１５〜２×１０１６ａｔｏｍｓ／ｃｍ２のドーズ量で形成する。
【００５１】
次に、第１ウェル２０２内にピックアップ領域２２１を形成する。ピックアップ領域２２１は、第４ドーピング領域２１７及び第５ドーピング領域２１９とは逆導電型で形成される。ピックアップ領域２２１は、素子分離膜２０４により、隣接する第４ドーピング領域２１７及び第５ドーピング領域２１９と電気的に分離される。
【００５２】
次に、図６Ｆに示すように、第３ドーピング領域２１２の一部が露出するように、ゲート電極２０７を含む基板２００の上部の段差に沿ってシリサイド形成防止膜２２３を形成する。シリサイド形成防止膜２２３は、絶縁膜、例えば、酸化膜または窒化膜で形成する。より詳細には、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌｅ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）膜で形成する。
【００５３】
次に、シリサイド形成防止膜２２３で覆われずに露出する第３ドーピング領域２１２に接続部２２５を形成する。接続部２２５は、ゲート電極２０７の側壁から０．３μｍ〜５μｍ離隔して形成する。接続部２２５は、金属シリサイド層で形成する。例えば、接続部２２５は、コバルトシリサイド層またはチタンシリサイド層で形成する。
【００５４】
次に、図６Ｇに示すように、接続部２２５とシリサイド形成防止膜２２３とを含む基板２００を覆うように層間絶縁膜２２７を形成した後、エッチングして、接続部２２５が露出するコンタクトホール（図示せず）を形成する。層間絶縁膜２２７は、酸化膜で形成する。
【００５５】
次に、前記コンタクトホールが埋め込まれるようにコンタクトプラグ２２９を形成する。コンタクトプラグ２２９は、後続の工程によって形成される配線（図示せず）に接続される。前記配線は、入出力パッドに接続される。もちろん、図示していないが、この過程において、第１ドーピング領域２０８を接地端及びゲート電極２０７に接続させるためのコンタクトプラグと配線工程を共に行うこともできる。
【００５６】
上述のように、本発明の技術思想は、好ましい実施形態により具体的に記述されたが、これは、それを説明するためのものであって、それを制限するためのものではないことに留意しなければならない。特に、本発明の実施形態では、ＧＧＮＭＯＳ素子とＧＰＰＭＯＳ素子を例として説明したが、シリコン制御整流器（Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）（以下、「ＳＣＲ」とする）（ＳＣＲを形成する各タイプの抵抗の調整）などのすべての半導体素子に適用可能である。ＳＣＲを形成する各タイプの抵抗を調整することにより、ホールド電圧及びトリガ電圧を調整することができる。このように、本発明は、この技術分野における通常の専門家であれば、本発明の技術思想の範囲内で多様な実施形態が可能であることを理解することができる。
【符号の説明】
【００５７】
１００、２００ 基板
１０２、２０２ ウェル
１０４、２０４ 素子分離膜
１０６、２０７ ゲート電極
１０８ ソース領域
１１０ ドレイン領域
１１２、２２１ ピックアップ領域
１１４ ソース接続部
１１５ ドレイン接続部
１１６ ソース接続ライン
１１８ ドレイン接続ライン
１２０ ピックアップ接続ライン
２０５ ゲート絶縁膜
２０６ ゲート導電膜
２０８ 第１ドーピング領域
２０９ 第２ドーピング領域
２１０ 感光膜パターン
２１２ 第３ドーピング領域
２１３ 酸化膜
２１４ 窒化膜
２１５ スペーサ
２１７ 第４ドーピング領域
２１９ 第５ドーピング領域
２２３ シリサイド形成防止膜
２２５ 接続部
２２７ 層間絶縁膜
２２９ コンタクトプラグ
【技術分野】
【０００１】
本発明は、半導体製造技術に関し、より詳細には、静電気放電時に内部回路の損傷を防止するための静電気放電保護素子及びその製造方法に関する。
【背景技術】
【０００２】
周知のように、静電気帯電した人体や機械に半導体集積回路が接触すると、人体や機械に帯電していた静電気が外部ピンを介してパッドを経て内部回路に放電して生成される高エネルギーの過渡電流が、内部回路に大きな損傷を与え得る。逆に、半導体集積回路の内部に帯電していた静電気が、人体や機械との接触により、人体または機械を介して流出して内部回路に損傷を与えてしまう。このため、大部分の半導体集積回路では、静電気放電に起因して発生する損傷から主な回路を保護するために、パッドと半導体内部回路との間に静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）（以下、「ＥＳＤ」とする）保護素子を設けている。
【０００３】
ＥＳＤ保護素子は、標準工程を用いて、配置設計（ｌａｙｏｕｔ ｄｅｓｉｇｎ）時にパラメータのみを変更して設計している。ＥＳＤ保護素子の性能は、大きさと密接な関係にある。すなわち、性能を向上させるためには、ＥＳＤ保護素子を所定の大きさ以上に維持しなければならない。このため、ＥＳＤ保護素子がチップ内に占める面積は大きくならざるを得ない。これにより、チップ全体の大きさは、単位ＥＳＤ保護素子をどれだけ密に形成するかによって異なり得る。しかし、チップによっては、ＥＳＤ保護素子のチップ全体に占める面積が３０％以上になることが多いため、チップ全体の大きさの縮小には限界がある。
【０００４】
関連する技術としては、例えば、韓国公開特許第２００３−００７８２１６号公報（特許文献１）に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国公開特許第２００３−００７８２１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、従来技術の問題を解決するためになされたものであって、その目的は、ＥＳＤ保護素子の動作特性を向上させ、かつ、ＥＳＤ保護素子の大きさを減少させて半導体チップの大きさを縮小可能なＥＳＤ保護素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記の目的を達成するための一形態に係る本発明は、基板上に形成されたゲート電極と、前記ゲート電極の両側に露出する前記基板内に互いに同じ導電型で形成された第１ドーピング領域及び第２ドーピング領域と、前記第２ドーピング領域内に前記第２ドーピング領域とは逆導電型で形成された第３ドーピング領域と、前記ゲート電極から離隔し、前記ゲート電極の両側に露出する前記基板内に前記第１ドーピング領域及び第２ドーピング領域と同じ導電型で形成された第４ドーピング領域及び第５ドーピング領域と、を備える静電気放電保護素子を提供する。
【０００８】
また、上記の目的を達成するための他の形態に係る本発明は、基板上にゲート電極を形成するステップと、前記ゲート電極の両側に露出する前記基板内に互いに同じ導電型で第１ドーピング領域及び第２ドーピング領域を形成するステップと、前記第２ドーピング領域内に前記第１ドーピング領域及び第２ドーピング領域とは逆導電型で第３ドーピング領域を形成するステップと、前記ゲート電極から離隔し、前記ゲート電極の両側に露出する前記基板内に前記第１ドーピング領域及び第２ドーピング領域と同じ導電型で第４ドーピング領域及び第５ドーピング領域を形成するステップと、を含む静電気放電保護素子の製造方法を提供する。
【発明の効果】
【０００９】
本発明によれば、ＥＳＤ保護素子のドレイン領域に対してカウンタドーピング（ｃｏｕｎｔｅｒ−ｄｏｐｉｎｇ）を行ってドレイン領域の抵抗を増加させることにより、ＥＳＤ保護素子の性能を向上させ、かつ、抵抗増加分だけＤＣＧＳ（Ｄｒａｉｎ Ｃｏｎｔａｃｔ ｔｏ Ｇａｔｅ Ｓｐａｃｅ）を減少させてチップの大きさを縮小させることができる。
【００１０】
また、本発明によれば、ドレイン領域の下部に別のウェルを追加形成したり他の素子用ウェルを位置させて、この部位におけるウェル濃度を高めることにより、ＥＳＤストレスの流入時にトリガ電圧を引き下げることでＥＳＤ電流にも耐えられる素子を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】ＥＳＤ保護素子の等価回路図である。
【図２】図１におけるＥＳＤ保護素子の平面図である。
【図３】図２におけるＩ−Ｉ’断面図である。
【図４】図３におけるＥＳＤ保護素子の一部の拡大断面図である。
【図５】本発明の実施形態に係るＥＳＤ保護素子の断面図である。
【図６Ａ】本発明の実施形態に係るＥＳＤ保護素子の製造方法を説明するための断面図である。
【図６Ｂ】本発明の実施形態に係るＥＳＤ保護素子の製造方法を説明するための断面図である。
【図６Ｃ】本発明の実施形態に係るＥＳＤ保護素子の製造方法を説明するための断面図である。
【図６Ｄ】本発明の実施形態に係るＥＳＤ保護素子の製造方法を説明するための断面図である。
【図６Ｅ】本発明の実施形態に係るＥＳＤ保護素子の製造方法を説明するための断面図である。
【図６Ｆ】本発明の実施形態に係るＥＳＤ保護素子の製造方法を説明するための断面図である。
【図６Ｇ】本発明の実施形態に係るＥＳＤ保護素子の製造方法を説明するための断面図である。
【発明を実施するための形態】
【００１２】
まず、参照図面に基づいて、ＥＳＤ保護素子の性能を向上させるために考慮すべき点を詳細に説明する。ここで、参照図面は、従来技術に該当するものではなく、本発明の好ましい実施形態を相対的に比較説明するための技術として理解されなければならない。
【００１３】
ＥＳＤ保護素子としては、ドレインがパッドに接続され、かつ、ソースとゲートとが接地された形態のＧＧＮＭＯＳ（Ｇａｔｅ Ｇｒｏｕｎｄｅｄ ＮＭＯＳ）と、ドレインがパッドに接続され、かつ、ソースとゲートとが電源に接続された形態のＧＰＰＭＯＳ（Ｇａｔｅ ｐｏｗｅｒｅｄ ＰＭＯＳ）とが主に使用されている。
【００１４】
図１は、ＧＧＮＭＯＳ構造を有するＥＳＤ保護素子の等価回路図であり、図２は、図１におけるＥＳＤ保護素子の平面図であり、図３は、図２におけるＩ−Ｉ’断面図である。
【００１５】
図１ないし図３に示すように、ＥＳＤ保護素子は、ゲート電極１０６と、ソース領域１０８と、ドレイン領域１１０と、ピックアップ領域１１２とを備える。ドレイン領域１１０は、基板１００のウェル１０２内に形成され、ドレイン接続部１１５とドレイン接続ライン１１８とを介して入出力パッドＩ／Ｏに接続される。ソース領域１０８は、ウェル１０２内に形成され、ソース接続部１１４とソース接続ライン１１６とを介して接地端ＧＮＤに接続される。ゲート電極１０６は、ソース領域１０８と共に接地端ＧＮＤに接続される。ピックアップ領域１１２は、ウェル１０２にバイアス電圧を印加するために提供され、ピックアップ接続ライン１２０を介して接地端ＧＮＤに接続される。ピックアップ領域１１２は、素子分離膜１０４により、隣接して形成されたソース領域１０８及びドレイン領域１１０と電気的に分離される。
【００１６】
前記構造を有するＥＳＤ保護素子の動作について説明する。ここでは、一例として、ウェル１０２がＰ型、ゲート電極１０６がＮ＋型、ソース領域１０８及びドレイン領域１１０がＮ＋型、ピックアップ領域１１２がＰ＋型であるＧＧＮＭＯＳ素子を挙げて説明する。
【００１７】
入出力パッドＩ／Ｏ側に正のＥＳＤが発生すると、ドレイン領域１１０とウェル１０２との間にインパクトイオン化（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ）が発生し、アバランシェ（ａｖａｌａｎｃｈｅ）が起こるまでには、ドレイン領域１１０に注入された電荷はドレイン領域１１０に蓄積される。すなわち、入出力パッドＩ／Ｏ側に正のＥＳＤが発生すると、ドレイン領域１１０の空乏領域には強い電界が印加され、この電界により、空乏領域周辺のウェル１０２にある電子がドレイン領域１１０に注入されてインパクトイオン化が発生する。
【００１８】
これにより、アバランシェ降伏が発生すると、インパクトイオン化に起因するホール電流により、ドレイン領域１１０からウェル１０２を介してピックアップ領域１１２に電流が流れる。この電流により、結局、ウェル１０２の電位が増加して寄生バイポーラ接合トランジスタ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）（以下、「ＢＪＴ」とする）が動作し、その結果として、ＧＧＮＭＯＳ素子は、ＢＪＴ動作の高電流特性を有するようになる。この状態を、ＧＧＮＭＯＳ素子がトリガされたという。このように、ＧＧＮＭＯＳ素子が動作してドレイン領域１１０に流入した静電気を接地端ＧＮＤに流すことにより、内部素子を保護することができる。
【００１９】
チップの大きさを縮小する観点から前記構造を有するＥＳＤ保護素子について説明すると、次のとおりである。
【００２０】
図４は、図３におけるＥＳＤ保護素子の一部の拡大断面図である。
【００２１】
同図に示すように、ＥＳＤ保護素子のドレイン領域１１０は、（Ａ）のように、ＥＳＤストレスがＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域１０９に集中しないようにするために、一定の大きさの抵抗特性を有するように一部（すなわち、ドレイン接続部１１５）にシリサイド層が形成される。
【００２２】
また、ＥＳＤ保護素子は、（Ｄ）のように、ドレイン接続部１１５とゲート電極１０６との間の距離ＤＣＧＳ（Ｄｒａｉｎ Ｃｏｎｔａｃｔ ｔｏ Ｇａｔｅ Ｓｐａｃｅ）を確保してはじめて、より効率的に内部素子を保護することができる。ドレイン接続部１１５とゲート電極１０６との間の距離ＤＣＧＳが適正な長さ以下に短くなると、ＥＳＤ電流が、（Ａ）のように、ＬＤＤ領域１０９付近に集中しやすく、（Ｂ）地点において、熱的破壊（ｔｈｅｒｍａｌ ｂｒｅａｋｄｏｗｎ）が起きやすく、ＥＳＤ素子が破壊されるようになる。
【００２３】
したがって、ＥＳＤ電流が、（Ｃ）のように、ドレイン領域１１０において均一に分散されるようにするためには、ドレイン接続部１１５の側部からゲート電極１０６まではシリサイド層が形成されないようにし、その長さも２μｍ〜５μｍの範囲に維持しなければならない。例えば、ドレイン接続部１１５とゲート電極１０６との間の距離ＤＣＧＳがそれぞれ１μｍ、５μｍのＧＧＮＭＯＳ素子があると仮定する。１チップ内に１０個の単位ＧＧＮＭＯＳ素子が並列に接続されるとすると、単位素子のＤＣＧＳが１μｍの場合、ＤＣＧＳの全長は「１μｍ×１０＝１０μｍ」になる。しかし、単位素子のＤＣＧＳが５μｍの場合は、ＤＣＧＳの全長が「５μｍ×１０＝５０μｍ」になり、単位素子のＤＣＧＳが１μｍの場合に比べてチップ全体の大きさが増加する。
【００２４】
上述のように、ＥＳＤ保護素子を備えたチップの大きさを縮小させるためには、ＥＳＤ保護素子のＤＣＧＳを最小化させなければならない。しかし、ＤＣＧＳを減少させると、ＥＳＤ保護素子の性能は低下する。したがって、以下に説明する本発明の好ましい実施形態では、ＤＣＧＳを最小化してチップの大きさを縮小させ、かつ、ＤＣＧＳの減少によって発生するＥＳＤ保護素子の性能の低下を改善できる方法を提案する。
【００２５】
以下、本発明の好ましい実施形態を添付図面を参照して具体的に説明する。
【００２６】
図面において、層（膜、領域）の幅、厚さ及び間隔は、説明の便宜及び明確化のために拡大されたものであり、明細書内にその範囲が記載された場合、その範囲内で理解されなければならない。
【００２７】
また、明細書全体において、層が他の層または基板の上（上部）に形成されたと記載された場合、それは、他の層または基板上に直接形成されるか、またはそれらの間に第３の層が介在し得るものである。また、「一側」または「両側」に形成されたと記載された場合、それは、左右対称構造において左側または右側に形成されたものとして理解されなければならない。また、同じ図面番号を付した部分は同じ層を表し、各図面番号に英字を含む場合、同じ層がエッチングまたは研磨工程により一部変形されたものを意味する。
【００２８】
＜実施形態＞
図５は、本発明の実施形態に係るＥＳＤ保護素子を説明するための断面図である。
【００２９】
まず、本発明の実施形態に係るＥＳＤ保護素子では、図１において、入出力パッドＩ／Ｏに接続されるドレイン領域と、接地端ＧＮＤに接続されるソース領域とが非対称構造に形成される。
【００３０】
図５に示すように、ドレイン領域は、第２ドーピング領域２０９、第３ドーピング領域２１２、及び第５ドーピング領域２１９を備え、ソース領域は、第１ドーピング領域２０８及び第４ドーピング領域２１７を備える。第１ドーピング領域２０８及び第２ドーピング領域２０９、並びに、第４ドーピング領域２１７及び第５ドーピング領域２１９は、互いに同じ導電型（Ｐ型またはＮ型）で形成され、ゲート電極２０７を境に左右対称となる。第１ドーピング領域２０８及び第２ドーピング領域２０９はＬＤＤ領域であり、第４ドーピング領域２１７及び第５ドーピング領域２１９より低い濃度で形成される。例えば、ＧＧＮＭＯＳ素子の場合、第１ドーピング領域２０８及び第２ドーピング領域２０９はＮ型で形成され、ＧＰＰＭＯＳ素子の場合、第１ドーピング領域２０８及び第２ドーピング領域２０９はＰ型で形成される。
【００３１】
第３ドーピング領域２１２は、ドレイン領域の抵抗を増加させることでより小さいＤＣＧＳを具現するために、カウンタドーピングにより、第１ドーピング領域２０８及び第２ドーピング領域２０９とは逆導電型で形成される。ドレイン領域において、第３ドーピング領域２１２が形成された領域における抵抗は増加し、抵抗が増加した分だけＤＣＧＳを減少させることができる。すなわち、ドレイン領域の抵抗は、ＤＣＧＳによってではなく、カウンタドーピングによって調整されるのである。
【００３２】
第３ドーピング領域２１２は、ゲート電極２０７の側壁から少なくとも０．２μｍ、好ましくは、０．２μｍ〜０．５μｍ離隔して形成されることが良い。第３ドーピング領域２１２を、ゲート電極２０７の側壁から０．２μｍ程度離隔して形成しない場合、第３ドーピング領域２１２により、ＬＤＤ領域の第２ドーピング領域２０９が相殺されて存在しないこともあり得る。すなわち、第３ドーピング領域２１２を、第２ドーピング領域２０９と同じイオン注入マスクを用いて形成した場合、第２ドーピング領域２０９全体に第３ドーピング領域２１２が形成されるようになり、結局、第２ドーピング領域２０９が形成されていないのと同じ結果が生じ得る。
【００３３】
ＬＤＤ領域の第２ドーピング領域２０９は、ＥＳＤ保護素子のトリガ電圧を決定する重要な要素である。したがって、ＬＤＤ領域は、ＥＳＤ保護素子に必要な要素の一つである。例えば、薄いゲート絶縁膜を有するナノサイズの素子のＬＤＤ領域では、低電圧トリガが生じ得る。理由は、ナノサイズの素子の場合、浅い接合領域を有する構造であるため、ＬＤＤ領域における抵抗の増加及びパンチスルー（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）を防止するために、ハロー（ｈａｌｏ）領域を高く形成するからである。高濃度接合領域においてトリガ電圧が低くなることは当然の現象であり、薄いゲート絶縁膜では、ストレスに対する絶縁膜破壊電圧が低いため、低電圧で素子がＢＪＴ動作を行うことは非常に重要である。しかし、ゲート長が０．２５μｍ以上の技術では、ＬＤＤ領域と同じプロファイルに形成しても良いが、これは、技術及び素子の構造によって僅かな差があり得る。
【００３４】
ソース領域及びドレイン領域は、第１ウェル２０２内に形成される。第１ウェル２０２内には、第２ウェル（図示せず）がさらに形成され得る。第２ウェルは、第１ウェル２０２と同じ導電型で高濃度で形成される。例えば、ＧＧＮＭＯＳ素子の場合はＰ型で形成され、ＧＰＰＭＯＳ素子の場合はＮ型で形成される。第２ウェルは、ドレイン領域の第５ドーピング領域２１９の下部に形成される。
【００３５】
ウエハには多様なレベルの動作電圧を有する素子が具現可能である。例えば、２．５Ｖ、５Ｖなどの動作電圧を有する素子を１ウエハに同時に製造する場合が多い。このとき、素子は、動作電圧に応じてそれぞれ異なるウェルが必要になり、このため、多様なマスクが要求される。また、これらのウェルは、それぞれ異なる位置に形成されなければならない。しかし、ＥＳＤ保護素子の場合、ドレイン領域付近ではいくつかのウェルが重なって形成され得る。これは、ノーマル動作時にオフとなっていたＥＳＤ保護素子が、ＥＳＤストレスの流入時にのみオンになるため、素子特性に影響を与えない。
【００３６】
したがって、本発明の実施形態では、ＥＳＤ保護素子のドレイン領域の下部に他の動作電圧素子用の第２ウェルを形成して、この部分で局所的にウェル濃度を高める。すなわち、第１ウェル内に第２ウェルを重ねてドレイン領域の下部におけるウェル濃度を高め、これにより、ＥＳＤストレスの流入時にドレイン領域の下部でアバランシェ降伏電圧を誘導して、ＥＳＤストレス、すなわち、ＥＳＤ電流の経路をドレイン領域の底部とその周辺に分散させることができる。
【００３７】
以下、本発明の実施形態に係るＥＳＤ保護素子の製造方法を説明する。
【００３８】
図６Ａないし図６Ｇは、本発明の実施形態に係るＥＳＤ保護素子の製造方法を説明するための断面図である。
【００３９】
まず、図６Ａに示すように、基板２００を準備する。基板２００は、半導体基板であって、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、及びＩｎＰからなる群より選択されるいずれか１つで形成する。また、基板２００は、Ｐ型またはＮ型を有する。
【００４０】
次に、イオン注入工程により、基板２００内に第１ウェル２０２を形成する。第１ウェル２０２は、ＧＧＮＭＯＳ素子ではＰ型で形成し、ＧＰＰＭＯＳ素子ではＮ型で形成する。
【００４１】
次に、図示していないが、第１ウェル２０２内に第２ウェルを形成することもできる。これにより、第１ウェル２０２と第２ウェルとが重なる領域は、他の領域に比べてドーピング濃度が高くなる。第２ウェルは、図６Ｅにおいて、第５ドーピング領域２１９の下部に形成することが好ましい。第２ウェルは、第１ウェル２０２と同じ導電型で形成し、他の素子のウェルとして使用される。
【００４２】
次に、基板２００内に素子分離膜２０４を形成する。素子分離膜２０４は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）工程またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程で形成する。好ましくは、高集積化に有利なＳＴＩ工程で形成する。素子分離膜２０４は、絶縁膜で形成し、好ましくは、酸化膜で形成する。より好ましくは、高いアスペクト比でも埋め込み特性に優れているＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）膜で形成する。
【００４３】
次に、図６Ｂに示すように、基板２００上にゲート電極２０７を形成する。ゲート電極２０７は、ゲート絶縁膜２０５とゲート導電膜２０６との積層構造からなる。例えば、ゲート絶縁膜２０５は、シリコン酸化膜で形成し、ゲート導電膜２０６は、多結晶シリコン膜と金属シリサイド層（または、金属窒化膜）とで形成する。
【００４４】
次に、ゲート電極２０７の両側壁に露出する基板２００内にＬＤＤ領域の第１ドーピング領域２０８及び第２ドーピング領域２０９を形成する。第１ドーピング領域２０８及び第２ドーピング領域２０９は、同じ導電型で形成し、基板２００の上面を基準として１０００Å〜２０００Åの深さに形成する。
【００４５】
次に、図６Ｃに示すように、第２ドーピング領域２０９の一部が開放された感光膜パターン２１０を形成する。
【００４６】
次に、感光膜パターン２１０をイオン注入マスクとして用いたイオン注入工程により、第２ドーピング領域２０９内に第３ドーピング領域２１２を形成する。第３ドーピング領域２１２は、ゲート電極２０７の側壁から離隔するように形成する。好ましくは、離隔距離Ｌは０．２μｍ〜０．５μｍとする。前記イオン注入工程は、カウンタドーピング工程であって、第２ドーピング領域２０９とは逆導電型のドーパントを用いて１×１０１４〜２×１０１５ａｔｏｍｓ／ｃｍ２のドーズ量で行われる。
【００４７】
次に、図６Ｄに示すように、感光膜パターン２１０（図６Ｃ参照）を除去する。
【００４８】
次に、カウンタドーピング工程の後、多量のドーパントの注入による基板２００の損傷を補償するために熱処理工程をさらに行うことができる。前記熱処理工程は、急速熱処理（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ）またはファーネス熱処理（ｆｕｒｎａｃｅ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ）方式で行うことができる。ファーネス熱処理方式は、窒素（Ｎ２）雰囲気下、５００℃〜６００℃の温度で２〜８時間行う。
【００４９】
次に、ゲート電極２０７の両側壁にスペーサ２１５を形成する。スペーサ２１５は、酸化膜２１３と窒化膜２１４との積層構造（酸化膜／窒化膜）またはこれとは逆構造（窒化膜／酸化膜）に形成することができる。スペーサ２１５の一側端は、第３ドーピング領域２１２の一側にアライン（揃える、位置を合わせる、整列させる）され得る。
【００５０】
次に、図６Ｅに示すように、イオン注入工程により、ゲート電極２０７を含むスペーサ２１５の両側壁に露出する基板２００内に第４ドーピング領域２１７及び第５ドーピング領域２１９を形成する。第４ドーピング領域２１７及び第５ドーピング領域２１９は、第１ドーピング領域２０８及び第２ドーピング領域２０９に比べて数十倍〜数百倍の範囲の高いドーピング濃度で形成することができる。例えば、第４ドーピング領域２１７及び第５ドーピング領域２１９は、第１ドーピング領域２０８及び第２ドーピング領域２０９と同じ導電型のドーパントを用いて１×１０１５〜２×１０１６ａｔｏｍｓ／ｃｍ２のドーズ量で形成する。
【００５１】
次に、第１ウェル２０２内にピックアップ領域２２１を形成する。ピックアップ領域２２１は、第４ドーピング領域２１７及び第５ドーピング領域２１９とは逆導電型で形成される。ピックアップ領域２２１は、素子分離膜２０４により、隣接する第４ドーピング領域２１７及び第５ドーピング領域２１９と電気的に分離される。
【００５２】
次に、図６Ｆに示すように、第３ドーピング領域２１２の一部が露出するように、ゲート電極２０７を含む基板２００の上部の段差に沿ってシリサイド形成防止膜２２３を形成する。シリサイド形成防止膜２２３は、絶縁膜、例えば、酸化膜または窒化膜で形成する。より詳細には、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌｅ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）膜で形成する。
【００５３】
次に、シリサイド形成防止膜２２３で覆われずに露出する第３ドーピング領域２１２に接続部２２５を形成する。接続部２２５は、ゲート電極２０７の側壁から０．３μｍ〜５μｍ離隔して形成する。接続部２２５は、金属シリサイド層で形成する。例えば、接続部２２５は、コバルトシリサイド層またはチタンシリサイド層で形成する。
【００５４】
次に、図６Ｇに示すように、接続部２２５とシリサイド形成防止膜２２３とを含む基板２００を覆うように層間絶縁膜２２７を形成した後、エッチングして、接続部２２５が露出するコンタクトホール（図示せず）を形成する。層間絶縁膜２２７は、酸化膜で形成する。
【００５５】
次に、前記コンタクトホールが埋め込まれるようにコンタクトプラグ２２９を形成する。コンタクトプラグ２２９は、後続の工程によって形成される配線（図示せず）に接続される。前記配線は、入出力パッドに接続される。もちろん、図示していないが、この過程において、第１ドーピング領域２０８を接地端及びゲート電極２０７に接続させるためのコンタクトプラグと配線工程を共に行うこともできる。
【００５６】
上述のように、本発明の技術思想は、好ましい実施形態により具体的に記述されたが、これは、それを説明するためのものであって、それを制限するためのものではないことに留意しなければならない。特に、本発明の実施形態では、ＧＧＮＭＯＳ素子とＧＰＰＭＯＳ素子を例として説明したが、シリコン制御整流器（Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）（以下、「ＳＣＲ」とする）（ＳＣＲを形成する各タイプの抵抗の調整）などのすべての半導体素子に適用可能である。ＳＣＲを形成する各タイプの抵抗を調整することにより、ホールド電圧及びトリガ電圧を調整することができる。このように、本発明は、この技術分野における通常の専門家であれば、本発明の技術思想の範囲内で多様な実施形態が可能であることを理解することができる。
【符号の説明】
【００５７】
１００、２００ 基板
１０２、２０２ ウェル
１０４、２０４ 素子分離膜
１０６、２０７ ゲート電極
１０８ ソース領域
１１０ ドレイン領域
１１２、２２１ ピックアップ領域
１１４ ソース接続部
１１５ ドレイン接続部
１１６ ソース接続ライン
１１８ ドレイン接続ライン
１２０ ピックアップ接続ライン
２０５ ゲート絶縁膜
２０６ ゲート導電膜
２０８ 第１ドーピング領域
２０９ 第２ドーピング領域
２１０ 感光膜パターン
２１２ 第３ドーピング領域
２１３ 酸化膜
２１４ 窒化膜
２１５ スペーサ
２１７ 第４ドーピング領域
２１９ 第５ドーピング領域
２２３ シリサイド形成防止膜
２２５ 接続部
２２７ 層間絶縁膜
２２９ コンタクトプラグ
【特許請求の範囲】
【請求項１】
基板上に形成されたゲート電極と、
前記ゲート電極の両側に露出する前記基板内に互いに同じ導電型で形成された第１ドーピング領域及び第２ドーピング領域と、
前記第２ドーピング領域内に前記第２ドーピング領域とは逆導電型で形成された第３ドーピング領域と、
前記ゲート電極から離隔し、前記ゲート電極の両側に露出する前記基板内に前記第１ドーピング領域及び第２ドーピング領域と同じ導電型で形成された第４ドーピング領域及び第５ドーピング領域と、
を備えることを特徴とする静電気放電保護素子。
【請求項２】
前記第３ドーピング領域は、前記ゲート電極の側壁から離隔して形成されていることを特徴とする請求項１に記載の静電気放電保護素子。
【請求項３】
前記第３ドーピング領域は、前記ゲート電極の側壁から０．２μｍ〜０．５μｍ離隔して形成されていることを特徴とする請求項２に記載の静電気放電保護素子。
【請求項４】
前記第３ドーピング領域の一部に接するように前記第３ドーピング領域上に形成された接続部をさらに備えることを特徴とする請求項１に記載の静電気放電保護素子。
【請求項５】
前記接続部は、金属シリサイド層であることを特徴とする請求項４に記載の静電気放電保護素子。
【請求項６】
前記接続部と前記ゲート電極との間の距離は、０．３μｍ〜５μｍであることを特徴とする請求項４に記載の静電気放電保護素子。
【請求項７】
前記接続部は、入出力パッドに接続されていることを特徴とする請求項４に記載の静電気放電保護素子。
【請求項８】
前記第１ドーピング領域は接地端に接続されており、前記ゲート電極は前記接地端に接続されていることを特徴とする請求項７に記載の静電気放電保護素子。
【請求項９】
前記第５ドーピング領域は、第３ドーピング領域の下部に位置することを特徴とする請求項１に記載の静電気放電保護素子。
【請求項１０】
前記基板内に形成され、前記第１ドーピング領域ないし第５ドーピング領域を囲む第１ウェルをさらに備えることを特徴とする請求項１に記載の静電気放電保護素子。
【請求項１１】
前記第１ウェル内に形成され、前記第５ドーピング領域の下部に前記第１ウェルより高いドーピング濃度で形成された第２ウェルをさらに備えることを特徴とする請求項１０に記載の静電気放電保護素子。
【請求項１２】
前記第１ウェル及び第２ウェルは、互いに同じ導電型で形成されていることを特徴とする請求項１１に記載の静電気放電保護素子。
【請求項１３】
前記ゲート電極の両側壁に形成されたスペーサをさらに備えることを特徴とする請求項１に記載の静電気放電保護素子。
【請求項１４】
前記第４ドーピング領域及び第５ドーピング領域は、前記スペーサにアラインして前記基板内に形成されていることを特徴とする請求項１３に記載の静電気放電保護素子。
【請求項１５】
基板上にゲート電極を形成するゲート電極形成ステップと、
前記ゲート電極の両側に露出する前記基板内に互いに同じ導電型で第１ドーピング領域及び第２ドーピング領域を形成する第１及び第２ドーピング領域形成ステップと、
前記第２ドーピング領域内に前記第１ドーピング領域及び第２ドーピング領域とは逆導電型で第３ドーピング領域を形成する第３ドーピング領域形成ステップと、
前記ゲート電極から離隔し、前記ゲート電極の両側に露出する前記基板内に前記第１ドーピング領域及び第２ドーピング領域と同じ導電型で第４ドーピング領域及び第５ドーピング領域を形成する第４及び第５ドーピング領域形成ステップと、
を含むことを特徴とする静電気放電保護素子の製造方法。
【請求項１６】
前記第３ドーピング領域は、前記ゲート電極の側壁から離隔して形成されることを特徴とする請求項１５に記載の静電気放電保護素子の製造方法。
【請求項１７】
前記第３ドーピング領域は、前記ゲート電極の側壁から０．２μｍ〜０．５μｍ離隔して形成されることを特徴とする請求項１６に記載の静電気放電保護素子の製造方法。
【請求項１８】
前記第４及び第５ドーピング領域形成ステップの後に、
前記第３ドーピング領域の一部に接するように前記第３ドーピング領域上に接続部を形成する接続部形成ステップをさらに含むことを特徴とする請求項１５に記載の静電気放電保護素子の製造方法。
【請求項１９】
前記接続部は、金属シリサイド層で形成されることを特徴とする請求項１８に記載の静電気放電保護素子の製造方法。
【請求項２０】
前記接続部は、前記ゲート電極から０．３μｍ〜５μｍ離隔して形成されることを特徴とする請求項１８に記載の静電気放電保護素子の製造方法。
【請求項２１】
前記ゲート電極形成ステップの前に、
前記基板内に前記第１ドーピング領域ないし第５ドーピング領域を囲む第１ウェルを形成する第１ウェル形成ステップをさらに含むことを特徴とする請求項１５に記載の静電気放電保護素子の製造方法。
【請求項２２】
前記第１ウェル形成ステップの後に、
前記第５ドーピング領域の下部に前記第１ウェルより高いドーピング濃度を有する第２ウェルを形成する第２ウェル形成ステップをさらに含むことを特徴とする請求項２１に記載の静電気放電保護素子の製造方法。
【請求項２３】
前記第１ウェル及び第２ウェルは、互いに同じ導電型で形成されることを特徴とする請求項２２に記載の静電気放電保護素子の製造方法。
【請求項２４】
前記第３ドーピング領域形成ステップは、
前記第３ドーピング領域が形成される領域が開放された感光膜パターンを形成するステップと、
前記感光膜パターンをイオン注入マスクとして用いたイオン注入工程により、前記第２ドーピング領域内に前記第３ドーピング領域を形成するステップと、
を含むことを特徴とする請求項１５に記載の静電気放電保護素子の製造方法。
【請求項２５】
前記イオン注入工程は、１×１０１４〜２×１０１５ａｔｏｍｓ／ｃｍ２のドーズ量で行われることを特徴とする請求項２４に記載の静電気放電保護素子の製造方法。
【請求項２６】
前第３ドーピング領域は、１０００Å〜２０００Åの厚さに形成されることを特徴とする請求項２４に記載の静電気放電保護素子の製造方法。
【請求項２７】
前記第３ドーピング領域形成ステップの後に、
熱処理工程を行うステップをさらに含むことを特徴とする請求項１５に記載の静電気放電保護素子の製造方法。
【請求項２８】
前記第３ドーピング領域形成ステップの後に、
前記ゲート電極の両側壁にスペーサを形成するステップをさらに含むことを特徴とする請求項１５に記載の静電気放電保護素子の製造方法。
【請求項２９】
前記第３ドーピング領域は、前記スペーサにアラインして形成されることを特徴とする請求項２８に記載の静電気放電保護素子の製造方法。
【請求項１】
基板上に形成されたゲート電極と、
前記ゲート電極の両側に露出する前記基板内に互いに同じ導電型で形成された第１ドーピング領域及び第２ドーピング領域と、
前記第２ドーピング領域内に前記第２ドーピング領域とは逆導電型で形成された第３ドーピング領域と、
前記ゲート電極から離隔し、前記ゲート電極の両側に露出する前記基板内に前記第１ドーピング領域及び第２ドーピング領域と同じ導電型で形成された第４ドーピング領域及び第５ドーピング領域と、
を備えることを特徴とする静電気放電保護素子。
【請求項２】
前記第３ドーピング領域は、前記ゲート電極の側壁から離隔して形成されていることを特徴とする請求項１に記載の静電気放電保護素子。
【請求項３】
前記第３ドーピング領域は、前記ゲート電極の側壁から０．２μｍ〜０．５μｍ離隔して形成されていることを特徴とする請求項２に記載の静電気放電保護素子。
【請求項４】
前記第３ドーピング領域の一部に接するように前記第３ドーピング領域上に形成された接続部をさらに備えることを特徴とする請求項１に記載の静電気放電保護素子。
【請求項５】
前記接続部は、金属シリサイド層であることを特徴とする請求項４に記載の静電気放電保護素子。
【請求項６】
前記接続部と前記ゲート電極との間の距離は、０．３μｍ〜５μｍであることを特徴とする請求項４に記載の静電気放電保護素子。
【請求項７】
前記接続部は、入出力パッドに接続されていることを特徴とする請求項４に記載の静電気放電保護素子。
【請求項８】
前記第１ドーピング領域は接地端に接続されており、前記ゲート電極は前記接地端に接続されていることを特徴とする請求項７に記載の静電気放電保護素子。
【請求項９】
前記第５ドーピング領域は、第３ドーピング領域の下部に位置することを特徴とする請求項１に記載の静電気放電保護素子。
【請求項１０】
前記基板内に形成され、前記第１ドーピング領域ないし第５ドーピング領域を囲む第１ウェルをさらに備えることを特徴とする請求項１に記載の静電気放電保護素子。
【請求項１１】
前記第１ウェル内に形成され、前記第５ドーピング領域の下部に前記第１ウェルより高いドーピング濃度で形成された第２ウェルをさらに備えることを特徴とする請求項１０に記載の静電気放電保護素子。
【請求項１２】
前記第１ウェル及び第２ウェルは、互いに同じ導電型で形成されていることを特徴とする請求項１１に記載の静電気放電保護素子。
【請求項１３】
前記ゲート電極の両側壁に形成されたスペーサをさらに備えることを特徴とする請求項１に記載の静電気放電保護素子。
【請求項１４】
前記第４ドーピング領域及び第５ドーピング領域は、前記スペーサにアラインして前記基板内に形成されていることを特徴とする請求項１３に記載の静電気放電保護素子。
【請求項１５】
基板上にゲート電極を形成するゲート電極形成ステップと、
前記ゲート電極の両側に露出する前記基板内に互いに同じ導電型で第１ドーピング領域及び第２ドーピング領域を形成する第１及び第２ドーピング領域形成ステップと、
前記第２ドーピング領域内に前記第１ドーピング領域及び第２ドーピング領域とは逆導電型で第３ドーピング領域を形成する第３ドーピング領域形成ステップと、
前記ゲート電極から離隔し、前記ゲート電極の両側に露出する前記基板内に前記第１ドーピング領域及び第２ドーピング領域と同じ導電型で第４ドーピング領域及び第５ドーピング領域を形成する第４及び第５ドーピング領域形成ステップと、
を含むことを特徴とする静電気放電保護素子の製造方法。
【請求項１６】
前記第３ドーピング領域は、前記ゲート電極の側壁から離隔して形成されることを特徴とする請求項１５に記載の静電気放電保護素子の製造方法。
【請求項１７】
前記第３ドーピング領域は、前記ゲート電極の側壁から０．２μｍ〜０．５μｍ離隔して形成されることを特徴とする請求項１６に記載の静電気放電保護素子の製造方法。
【請求項１８】
前記第４及び第５ドーピング領域形成ステップの後に、
前記第３ドーピング領域の一部に接するように前記第３ドーピング領域上に接続部を形成する接続部形成ステップをさらに含むことを特徴とする請求項１５に記載の静電気放電保護素子の製造方法。
【請求項１９】
前記接続部は、金属シリサイド層で形成されることを特徴とする請求項１８に記載の静電気放電保護素子の製造方法。
【請求項２０】
前記接続部は、前記ゲート電極から０．３μｍ〜５μｍ離隔して形成されることを特徴とする請求項１８に記載の静電気放電保護素子の製造方法。
【請求項２１】
前記ゲート電極形成ステップの前に、
前記基板内に前記第１ドーピング領域ないし第５ドーピング領域を囲む第１ウェルを形成する第１ウェル形成ステップをさらに含むことを特徴とする請求項１５に記載の静電気放電保護素子の製造方法。
【請求項２２】
前記第１ウェル形成ステップの後に、
前記第５ドーピング領域の下部に前記第１ウェルより高いドーピング濃度を有する第２ウェルを形成する第２ウェル形成ステップをさらに含むことを特徴とする請求項２１に記載の静電気放電保護素子の製造方法。
【請求項２３】
前記第１ウェル及び第２ウェルは、互いに同じ導電型で形成されることを特徴とする請求項２２に記載の静電気放電保護素子の製造方法。
【請求項２４】
前記第３ドーピング領域形成ステップは、
前記第３ドーピング領域が形成される領域が開放された感光膜パターンを形成するステップと、
前記感光膜パターンをイオン注入マスクとして用いたイオン注入工程により、前記第２ドーピング領域内に前記第３ドーピング領域を形成するステップと、
を含むことを特徴とする請求項１５に記載の静電気放電保護素子の製造方法。
【請求項２５】
前記イオン注入工程は、１×１０１４〜２×１０１５ａｔｏｍｓ／ｃｍ２のドーズ量で行われることを特徴とする請求項２４に記載の静電気放電保護素子の製造方法。
【請求項２６】
前第３ドーピング領域は、１０００Å〜２０００Åの厚さに形成されることを特徴とする請求項２４に記載の静電気放電保護素子の製造方法。
【請求項２７】
前記第３ドーピング領域形成ステップの後に、
熱処理工程を行うステップをさらに含むことを特徴とする請求項１５に記載の静電気放電保護素子の製造方法。
【請求項２８】
前記第３ドーピング領域形成ステップの後に、
前記ゲート電極の両側壁にスペーサを形成するステップをさらに含むことを特徴とする請求項１５に記載の静電気放電保護素子の製造方法。
【請求項２９】
前記第３ドーピング領域は、前記スペーサにアラインして形成されることを特徴とする請求項２８に記載の静電気放電保護素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【公開番号】特開２０１０−１３５７５５（Ｐ２０１０−１３５７５５Ａ）
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願番号】特願２００９−２３８０９９（Ｐ２００９−２３８０９９）
【出願日】平成２１年１０月１５日（２００９．１０．１５）
【出願人】（５０５０８７７８０）マグナチップセミコンダクター有限会社 (125)
【氏名又は名称原語表記】ＭＡＧＮＡＣＨＩＰ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＬＴＤ
【住所又は居所原語表記】１ Ｈｙａｎｇｊｅｏｎｇ−ｄｏｎｇ，Ｈｅｕｎｇｄｕｋ−ｇｕ，Ｃｈｅｏｎｇｊｕ Ｃｉｔｙ，Ｃｈｕｎｇ Ｃｈｅｏｎｇ Ｂｏｋ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願日】平成２１年１０月１５日（２００９．１０．１５）
【出願人】（５０５０８７７８０）マグナチップセミコンダクター有限会社 (125)
【氏名又は名称原語表記】ＭＡＧＮＡＣＨＩＰ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＬＴＤ
【住所又は居所原語表記】１ Ｈｙａｎｇｊｅｏｎｇ−ｄｏｎｇ，Ｈｅｕｎｇｄｕｋ−ｇｕ，Ｃｈｅｏｎｇｊｕ Ｃｉｔｙ，Ｃｈｕｎｇ Ｃｈｅｏｎｇ Ｂｏｋ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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