半導体装置及びその製造方法
【課題】メタルゲート電極を有するＭＩＳ型トランジスタと高抵抗素子とを容易に集積化でき、製造工程数の増加と歩留まりの低下を抑制できる半導体装置及びその製造方法を提供する。
【解決手段】基板１００の素子領域にシリコン膜１１８と金属膜１０３の積層構造からなるＭＩＳ型トランジスタのゲート電極、及び素子分離領域上に前記シリコン膜と前記金属膜の積層構造からなる高抵抗素子を形成する。そして、前記ゲート電極の側壁に耐酸化性の絶縁膜１１０を形成し、前記高抵抗素子の前記金属膜１０３を酸化する。
【解決手段】基板１００の素子領域にシリコン膜１１８と金属膜１０３の積層構造からなるＭＩＳ型トランジスタのゲート電極、及び素子分離領域上に前記シリコン膜と前記金属膜の積層構造からなる高抵抗素子を形成する。そして、前記ゲート電極の側壁に耐酸化性の絶縁膜１１０を形成し、前記高抵抗素子の前記金属膜１０３を酸化する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン膜と金属膜との積層構造のゲート電極を有するＭＩＳ型トランジスタと、高抵抗素子とを集積化した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ロジックデバイスにおける高抵抗素子の材料としては、ポリシリコン（Poly-Si）が広く用いられている。ポリシリコン膜で形成した抵抗素子は、ＭＩＳ型トランジスタのゲート電極と同じレイヤーのポリシリコン膜で形成可能である。しかも、不純物濃度を制御することで抵抗値を自由に設定でき、且つ比較的容易に高抵抗値（８００Ω／□以上）を実現できる。
【０００３】
しかしながら、近年はゲート遅延を低減して動作速度の高速化を図るために、ＭＩＳ型トランジスタのゲート電極に金属材料が用いられるようになっている（例えば特許文献１参照）。メタルゲート電極の世代になると、ゲート電極の抵抗値が低いため、高抵抗素子をゲート電極と同じレイヤーで形成するのは困難である。また、金属とポリシリコンを積層した構造（MIPS: Metal Inserted Poly-Si Stack）で、薄膜（１０ｎｍ以下）のメタルゲート電極であっても、ゲート電極と同じレイヤーを用いて十分に高い抵抗値を実現することはできない。
【０００４】
このため、ＭＩＳ型トランジスタと高抵抗素子とを別の工程で形成するか、ＭＩＰＳ構造の抵抗素子を形成した後、金属層を除去して高抵抗化しなければならない。この金属層を除去する工程は非常に煩雑であり、製造工程数の増加は歩留まりの低下を招く恐れもある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１５０１７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、メタルゲート電極を有するＭＩＳ型トランジスタと高抵抗素子とを容易に集積化でき、製造工程数の増加と歩留まりの低下を抑制できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によると、素子分離領域を形成した基板の主表面上にゲート絶縁膜を成膜する工程と、前記ゲート絶縁膜上に金属膜を成膜する工程と、前記金属膜上にシリコン膜を形成する工程と、前記シリコン膜と前記金属膜をパターニングして、素子領域に前記シリコン膜と前記金属膜の積層構造からなるＭＩＳ型トランジスタのゲート電極、及び前記素子分離領域上に前記シリコン膜と前記金属膜の積層構造からなる高抵抗素子を形成する工程と、前記ゲート電極の側壁に耐酸化性の絶縁膜を形成する工程と、前記高抵抗素子の前記金属膜を酸化する工程と、前記ＭＩＳ型トランジスタの拡散層を形成する工程と、を具備する半導体装置の製造方法が提供される。
【０００８】
また、本発明の他の一態様によると、金属膜と前記金属膜上に形成された第１のシリコン膜との積層構造からなるゲート電極を有するＭＩＳ型トランジスタと、前記金属膜の酸化膜と前記酸化膜上に形成された第２のシリコン膜との積層構造からなる高抵抗素子とを具備する半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、メタルゲート電極を有するＭＩＳ型トランジスタと高抵抗素子とを容易に集積化でき、製造工程数の増加と歩留まりの低下を抑制できる半導体装置及びその製造方法が得られる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る半導体装置及びその製造方法の形成工程を示す第１の工程断面図。
【図２】本発明の第１の実施形態に係る半導体装置及びその製造方法の形成工程を示す第２の工程断面図。
【図３】本発明の第１の実施形態に係る半導体装置及びその製造方法の形成工程を示す第３の工程断面図。
【図４】本発明の第１の実施形態に係る半導体装置及びその製造方法の形成工程を示す第４の工程断面図。
【図５】本発明の第１の実施形態に係る半導体装置及びその製造方法の形成工程を示す第５の工程断面図。
【図６】ＴｉＮ膜の比抵抗及びシリコン膜とＴｉＮ積層膜のシート抵抗値の酸化温度依存性との関係を示す図。
【図７】本発明の第２の実施形態に係る半導体装置及びその製造方法の形成工程の一部を示すパターン平面図及び断面図。
【図８】本発明の第３の実施形態に係る半導体装置及びその製造方法の一部の形成工程を示す工程断面図。
【図９】本発明の第３の実施形態に係る半導体装置及びその製造方法の図１４に続く形成工程を示す工程断面図。
【図１０】本発明の第３の実施形態に係る半導体装置及びその製造方法の図１５に続く形成工程を示す工程断面図。
【図１１】本発明に至る前段階の半導体装置の製造方法の形成工程を示す第１の工程断面図。
【図１２】本発明に至る前段階の半導体装置の製造方法の形成工程を示す第２の工程断面図。
【図１３】本発明に至る前段階の半導体装置の製造方法の形成工程を示す第３の工程断面図。
【図１４】本発明に至る前段階の半導体装置製造方法の形成工程を示す第４の工程断面図。
【図１５】本発明に至る前段階の半導体装置製造方法の形成工程を示す第５の工程断面図。
【図１６】本発明に至る前段階の半導体装置製造方法の形成工程を示す工程第６の断面図。
【発明を実施するための形態】
【００１１】
まず、本発明に至る前段階の技術について図１１乃至図１６により説明する。図１１乃至図１６はそれぞれ、メタルゲート電極を有するＭＩＳ型トランジスタと高抵抗素子の形成工程を順次示す工程断面図である。
【００１２】
はじめに、図１１に示すように、半導体基板、例えば単結晶シリコン基板１００の主表面に、ＳＴＩ構造の素子分離領域１０１を形成する。本例では、素子分離領域１０１を形成した領域は高抵抗素子を形成する受動素子領域（Passive）になり、素子分離領域１０１を形成しない素子領域はトランジスタ領域（Tr.）になる。次に、上記単結晶シリコン基板１００上に、例えば有機ソースを用いた化学的気相成長（ＣＶＤ）法により、ハフニウムを含む膜厚２ｎｍ程度のゲート絶縁膜１０２を形成する。その上に、金属電極として、例えばスパッタ法によりＴｉＮ膜１０３を５ｎｍの膜厚で成膜し、さらにアモルファスシリコン膜１０４を膜厚１０ｎｍで堆積形成する。
【００１３】
次いで、図１２に示すように、受動素子領域のアモルファスシリコン膜１０４、ＴｉＮ膜１０３及びゲート絶縁膜１０２を除去する。
【００１４】
引き続き、図１３に示すように、上記アモルファスシリコン膜１０４及び露出された素子分離領域１０１上に、アモルファスシリコン膜１０５を膜厚６０ｎｍで堆積形成した後、その上にシリコン窒化膜１０６を膜厚７０ｎｍで堆積形成する。
【００１５】
そして、シリコン窒化膜１０６をパターニングし、このパターニングしたシリコン窒化膜１０６をマスクに用いて、例えば３０ｎｍのゲート幅パターンにアモルファスシリコン膜１０５，１０４及びＴｉＮ膜１０３を異方性エッチングし、ゲート電極を形成する。この際、素子分離領域１０１上のアモルファスシリコン膜１０５を異方性エッチングして高抵抗素子を形成する。さらに、例えば異方性エッチングもしくは希釈ＨＦ処理により、ゲート電極の周辺の基板１００上のハフニウムを含むゲート絶縁膜１０２を除去する。
【００１６】
次いで、図１４に示すように、全面にシリコン窒化膜１０７を堆積形成した後、このシリコン窒化膜１０７のエッチバックを行い、電極パターンと高抵抗素子の側壁部分をシリコン窒化膜１０７で覆う構造にする。さらに、基板１００の主表面に電極パターン越しにイオン注入を行い、加熱処理を施すことによって、ＭＩＳ型トランジスタのエクステンション領域としての浅い拡散層１０８を形成する。
【００１７】
引き続き、全面にシリコン酸化膜１０９及びシリコン窒化膜１１０を堆積形成した後、このシリコン酸化膜１０９とシリコン窒化膜１１０のエッチバックを行い、電極パターンと高抵抗素子の側壁部分にシリコン酸化膜１０９とシリコン窒化膜１１０を残存させてスペーサ構造にする。さらに、基板１００の主表面に電極パターン越しにイオン注入し、加熱処理を施すことによってＭＩＳ型トランジスタのソース、ドレイン領域としての深い拡散層１１１を形成する。
【００１８】
次に、図１５に示すように、シリコン窒化膜１１２を全面に成膜した後、トランジスタ領域のシリコン窒化膜１１２を、例えばドライエッチングにより除去する。次いで、例えばＮｉ膜（１０ｎｍ）を全面に堆積形成し、３５０℃の温度で３０秒程度の加熱処理を行い、Ｎｉとシリコンを反応させた後、未反応Ｎｉ膜を例えば硫酸と過酸化水素水の混合液により除去する。そして、５００℃の温度で３０秒程度の加熱処理を行う。このとき、ゲート電極上と拡散層１０８上にシリサイド層１１３が形成される。
【００１９】
この際、高抵抗素子部分は、シリコン窒化膜１１２で被覆されているため、シリサイド層は形成されない。このように選択的なシリサイデーションを行う理由は、シリサイドの比抵抗が１８μΩ・ｃｍ程度と低いため、高抵抗素子上に形成すると抵抗値が低くなり過ぎるからである。この高抵抗素子部分へは、必要に応じて不純物を導入し、抵抗値を不純物濃度で設定する。
【００２０】
この後、図１６に示すように、全面に第１の層間膜１１４を形成する。この第１の層間膜１１４に所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えばＴｉ／ＴｉＮ／Ｗ膜を埋め込み、ＣＭＰ法により平坦化することにより、コンタクト１１５を形成する。次いで、上記第１の層間膜１１４上に第２の層間膜１１６を堆積形成し、所望の溝パターンを形成した後、ＴａＮ／Ｃｕ膜を埋め込んでＣＭＰ法によって平坦化することにより、コンタクト１１５に電気的に接続されたＣｕ配線１１７を形成する。
【００２１】
上述したような製造工程によって、トランジスタ領域にＴｉＮ膜１０３とアモルファスシリコン膜１０４，１０５との積層構造のゲート電極を有するメタルゲートトランジスタを形成し、受動素子領域にアモルファスシリコン膜１０５からなる高抵抗素子を形成する。
【００２２】
ここで、上記図１２に示した工程において受動素子領域のＴｉＮ膜１０３を除去した理由を述べる。
【００２３】
ポリシリコンゲートトランジスタは、ゲート電極が単層のポリシリコン膜であるため、高抵抗素子にゲート電極と同じ単層のポリシリコン膜を用い、そのポリシリコン膜中の不純物濃度を制御することで所望の抵抗値が得られる。
【００２４】
一方、メタルゲートトランジスタでは、ゲート電極が金属とシリコン膜の積層構造であるため、同じ構造で高抵抗素子を形成すると、抵抗素子の抵抗値が非常に低くなってしまう。これは、抵抗値がシリコン膜中の不純物濃度では決まらずに金属部分でほぼ決まってしまうからである。それゆえ、高抵抗を実現するためには、図１２に示したように金属膜を除去しなければならない。この金属膜を除去する工程は煩雑であり、且つ工程数増加による歩留まり低下の恐れがある。
【００２５】
そこで、本発明の実施形態に係る半導体装置及びその製造方法では、シリコン膜と金属膜との積層構造のゲート電極と、シリコン膜と金属膜との積層構造の高抵抗素子を同一工程で形成し、高抵抗素子の金属膜を側壁から酸化して絶縁膜化あるいは高抵抗化している。
【００２６】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
まず、図１に示すように、半導体基板、例えば単結晶シリコン基板１００の主表面に、ＳＴＩ構造の素子分離領域１０１を形成する。素子分離領域１０１を形成しない領域はトランジスタ領域（Tr.）であり、素子分離領域１０１を形成した領域が受動素子領域（Passive）になる。この単結晶シリコン基板１００上に、例えば有機ソースを用いた化学的気相成長（ＣＶＤ）法により、ハフニウムを含む膜厚２ｎｍ程度のゲート絶縁膜１０２を形成する。このゲート絶縁膜１０２上に、金属電極として、例えばスパッタ法によりＴｉＮ膜１０３を５ｎｍの膜厚で成膜し、さらにアモルファスシリコン膜１１８を膜厚７０ｎｍで堆積形成する。その上に、シリコン窒化膜１０６を膜厚７０ｎｍで堆積形成する。
【００２７】
次に、図２に示すように、シリコン窒化膜１０６をパターニングし、このパターニングしたシリコン窒化膜１０６をマスクに用いて、アモルファスシリコン膜１１８とＴｉＮ膜１０３を、例えば３０ｎｍのゲート幅パターンと高抵抗素子のパターンに異方性エッチングし、ゲート電極と高抵抗素子を形成する。さらに、例えば異方性エッチングもしくは希釈Ｈｆ処理により基板１００上のハフニウムを含むゲート絶縁膜１０２を除去する。
【００２８】
次いで、全面にシリコン窒化膜１０７を堆積形成した後、このシリコン窒化膜１０７のエッチバックを行い、電極パターンと高抵抗素子の側壁部分をシリコン窒化膜１０７で覆う構造にする。さらに、基板１００の主表面に電極パターン越しにイオン注入を行い、加熱処理を施すことによって、ＭＩＳ型トランジスタのエクステンション領域としての浅い拡散層（第１の拡散層）１０８を形成する。
【００２９】
引き続き、全面にシリコン酸化膜１０９及びシリコン窒化膜１１０を堆積形成した後、シリコン酸化膜１０９とシリコン窒化膜１１０のエッチバックを行い、電極パターンと高抵抗素子の側壁部分にシリコン酸化膜１０９とシリコン窒化膜１１０を残存させてスペーサ構造にする。さらに、基板１００の主表面に電極パターン越しにイオン注入し、加熱処理を施すことによってＭＩＳ型トランジスタのソース、ドレイン領域としての深い拡散層（第２の拡散層）１１１を形成する。この拡散層１１１の不純物濃度は、上記拡散層１０８の不純物濃度よりも高くする。
【００３０】
この後、受動素子領域のシリコン窒化膜１１０、シリコン酸化膜１０９及びシリコン窒化膜１０７を除去し、ＴｉＮ膜１０３の側面を露出させる。そして、ＴｉＮ膜１０３を４００℃の温度で１時間の条件で酸化することで、図３に示すようにＴｉＯＮ膜１１９を形成する。ＴｉＮ膜を含め金属膜は低温でも十分酸化され、その抵抗が上昇することが知られている。
【００３１】
次に、図４に示すように、シリコン窒化膜１１２を全面に成膜した後、トランジスタ領域のシリコン窒化膜１１２を、例えばドライエッチングにより除去する。次いで、例えばＮｉ膜（１０ｎｍ）を全面に堆積形成し、３５０℃の温度で３０秒程度の加熱処理を行い、Ｎｉとシリコンを反応させる。その後、未反応Ｎｉ膜を例えば硫酸と過酸化水素水の混合液により除去する。そして、５００℃の温度で３０秒程度の加熱処理を行う。このとき、ゲート電極（アモルファスシリコン膜１１８）上と拡散層１０８上にシリサイド層１１３が形成される。
【００３２】
この際、高抵抗素子部分は、シリコン窒化膜１１２で被覆されているため、シリサイド層は形成されない。このように選択的なシリサイデーションを行う理由は、シリサイドの比抵抗が１８μΩ・ｃｍ程度と低いため、高抵抗素子上に形成すると抵抗値が低くなり過ぎるからである。この高抵抗素子部分へは、必要に応じて不純物を導入し、抵抗値を不純物濃度で設定する。
【００３３】
この後、図５に示すように、全面に第１の層間膜１１４を形成する。この第１の層間膜１１４に所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えばＴｉ／ＴｉＮ／Ｗ膜を埋め込み、ＣＭＰ法により平坦化することにより、コンタクト１１５を形成する。次いで、上記第１の層間膜１１４上に第２の層間膜１１６を堆積形成し、所望の溝パターンを形成した後、ＴａＮ／Ｃｕ膜を埋め込んでＣＭＰ法によって平坦化することにより、コンタクト１１５に電気的に接続されたＣｕ配線１１７を形成する。
【００３４】
上述したような製造工程によって、トランジスタ領域にアモルファスシリコン膜１１８とＴｉＮ膜１０３との積層構造のゲート電極を有したメタルゲートトランジスタを形成し、受動素子領域にアモルファスシリコン膜１１８とＴｉＯＮ膜１１９との積層構造の高抵抗素子を形成する。ここで、上記ＴｉＯＮ膜１１９は絶縁膜であるので、高抵抗素子の抵抗値は実質的にアモルファスシリコン膜１１８の抵抗値で決定され、このアモルファスシリコン膜１１８の抵抗値はその不純物濃度で設定されることになる。
【００３５】
図６は、ＴｉＮ膜の比抵抗の酸化温度依存性との関係、及びシリコン膜とＴｉＮ膜との積層膜のシート抵抗値と酸化温度依存性との関係を示している。酸化処理を施さない場合、ＴｉＮ膜の比抵抗は２００μΩ・ｃｍ程度である。積層膜のシート抵抗値はＴｉＮ膜とシリコン膜の抵抗が並列接続されたものであり、ＴｉＮ膜の比抵抗が低い場合には積層膜のシート抵抗値は、シリコン膜の抵抗が高くてもＴｉＮ膜でほぼ決まってしまう。例えば、シリコン膜単層の抵抗率が１×１０３μΩ・ｃｍ以下であった場合、図６に示すように合成のシート抵抗値は５００Ω／□以下となってしまうので高抵抗素子としては使えない。
【００３６】
しかし、酸化温度を３００℃程度まで上げると、その比抵抗は１×１０３μΩ・ｃｍを越えるため、積層膜のシート抵抗はシリコン膜単層の半分程度まで上昇する。さらに、酸化温度を４００℃まで上げると、ＴｉＮ膜の比抵抗が１×１０４μΩ・ｃｍ程度まで上昇し、ＴｉＮ膜の抵抗はシリコン膜に比べ無視し得る値となる。ここで少なくともシリコン膜単層程度の値、例えば７００Ω／□を達成できれば高抵抗素子として機能する。
【００３７】
［第２の実施形態］
図７（ａ），（ｂ）はそれぞれ、本発明の第２の実施形態に係る半導体装置及びその製造方法について説明するためのもので、図３に示した工程に対応する平面図及び断面図である。図３に示した工程において、ＴｉＮ膜１０３を酸化してＴｉＯＮ膜１１９を形成する際に、側壁から酸化を進行させるため、高抵抗素子のパターン幅が広い場合には長い熱処理時間が必要になる。
【００３８】
そこで、本第２の実施形態では、酸化の進行を促進するために、高抵抗素子のパターンを分割し、幅の狭い複数（本例では３つ）の抵抗素子のパターンを並列接続したパターン構成にしたものである。他の基本的な構成並びに製造方法は第１の実施形態と同様であるので詳細な説明は省略する。
【００３９】
このような構成並びに製造方法であっても上記第１の実施形態と同様な作用効果が得られる。また、ＴｉＮ膜１０３を酸化してＴｉＯＮ膜１１９−１，１１９−２，１１９−３を形成する際の熱処理時間を短縮できる。
【００４０】
［第３の実施形態］
図８乃至図１０はそれぞれ、本発明の第３の実施形態に係る半導体装置及びその製造方法について説明するためのもので、図１に示した構成から図２に示した構成に至るまでの製造工程を順次示す断面図である。本第３の実施形態では、ＭＩＳ型トランジスタのソース、ドレイン領域のための拡散層１１１の形成前に、ＴｉＮ膜１０３を絶縁膜化（ＴｉＯＮ膜化）するための側壁酸化を行っている。
【００４１】
すなわち、図１に示したように、単結晶シリコン基板１００上に、例えば有機ソースを用いた化学的気相成長（ＣＶＤ）法により、ハフニウムを含む膜厚２ｎｍ程度のゲート絶縁膜１０２を形成する。このゲート絶縁膜１０２上に、金属電極として、例えばスパッタ法によりＴｉＮ膜１０３を５ｎｍの膜厚で成膜し、さらにアモルファスシリコン膜１１８を膜厚７０ｎｍで堆積形成する。その上に、シリコン窒化膜１０６を膜厚７０ｎｍで堆積形成する。
【００４２】
次に、シリコン窒化膜１０６をパターニングし、このパターニングしたシリコン窒化膜１０６をマスクに用いて、例えば３０ｎｍのゲート幅パターンと高抵抗素子のパターンにアモルファスシリコン膜１１８及びＴｉＮ膜１０３を異方性エッチングし、ゲート電極と高抵抗素子を形成する。さらに、例えば異方性エッチングもしくは希釈Ｈｆ処理により基板１００上のハフニウムを含むゲート絶縁膜１０２を除去する。
【００４３】
次いで、図８に示すように全面にシリコン窒化膜１０７を堆積形成した後、このシリコン窒化膜１０７のエッチバックを行い、電極パターンと高抵抗素子の側壁部分をシリコン窒化膜１０７で覆う構造にする。
【００４４】
その後、受動素子領域のシリコン窒化膜１０７を除去し、図９に示すようにＴｉＮ膜１０３の側面を露出させる。この状態でＴｉＮ膜１０３を、例えば４００℃の温度で１時間の条件で酸化することでＴｉＯＮ膜１１９を形成する。
【００４５】
続いて、基板１００の主表面に電極パターン越しにイオン注入を行い、加熱処理を施すことによって、図１０に示すようにＭＩＳ型トランジスタのエクステンション領域としての浅い拡散層１０８を形成する。
【００４６】
引き続き、全面にシリコン酸化膜１０９及びシリコン窒化膜１１０を堆積形成した後、このシリコン酸化膜１０９とシリコン窒化膜１１０のエッチバックを行い、電極パターンと高抵抗素子の側壁部分にシリコン酸化膜１０９とシリコン窒化膜１１０を残存させてスペーサ構造にする。さらに、基板１００の主表面に電極パターン越しにイオン注入し、加熱処理を施すことによってＭＩＳ型トランジスタのソース、ドレイン領域としての深い拡散層１１１を形成する。
【００４７】
以後の製造方法は第１の実施形態における図３乃至図５に示した工程と同様であるので詳細な説明は省略する。
【００４８】
このような構成並びに製造方法であっても上記第１の実施形態と同様な作用効果が得られる。
【００４９】
以上のように、本発明の各実施形態では、受動素子領域にメタルゲート電極と同一工程で形成した積層構造の高抵抗素子のみを酸素雰囲気中に曝して金属膜を酸化することで、金属膜を除去せずに絶縁膜化または高抵抗化する。これによって、金属膜を除去する工程を入れずとも高抵抗素子を実現することが可能であり、且つ複雑な製造工程を必要としない。この結果、高抵抗素子の形成に係る工程数を大幅に削減することが可能となる。
【００５０】
なお、上記第１乃至第３の実施形態では、金属膜を絶縁膜化または高抵抗化する際に熱酸化処理を用いたがプラズマ酸化を用いても良い。プラズマ酸化を用いると比較的低い温度（例えば２００℃程度）で金属膜を酸化できるので他への影響（熱によるダメージ）を少なくできる。例えば拡散層の形成時には５００℃程度、シリサイド層の形成時には４００℃程度の熱処理が実施されるが、プラズマ酸化であればこれらの熱工程への影響はほとんどない。従って、エクステンション領域、ソース、ドレイン拡散層、及びシリサイド層の形成工程のいずれの工程の前後であっても金属膜を絶縁膜化または高抵抗化する工程を実施できる。
【００５１】
また、ＴｉＮ膜を金属電極として用いたが、IVa族（Ｔｉ、Ｚｒ、Ｈｆ）、Va族（Ｖ、Ｎｂ、Ｔａ）であれば同様な効果が得られる。同様に、上記IVa族、Va族の窒化物や炭化物、またはIVa族、Va族とＡｌもしくはＳｉの合金、さらには、IVa族、Va族とＡｌもしくはＳｉの合金の窒化物や炭化物でも良い。
【００５２】
さらに、ゲート絶縁膜１０２の材料としてハフニウム系の酸化膜を用いたが、ハフニウム系酸化膜以外に、例えば、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、Ｓｒ、Ｙ、Ｌａ等の酸化物、もしくはＺｒＳｉｘＯｙなどそれら元素とシリコンの酸化物でも良く、それら酸化物の積層膜でも良いのは勿論である。ゲート電極の一部にアモルファスシリコン膜を用いたが、ポリシリコン膜などの他のシリコン膜を用いることもできる。
【００５３】
以上第１乃至第３の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００５４】
１００…単結晶シリコン基板、１０１…素子分離領域、１０２…ハフニウムを含むゲート絶縁膜、１０３…ＴｉＮ膜、１０４…アモルファスシリコン膜、１０５…アモルファスシリコン膜、１０６…シリコン窒化膜、１０７…シリコン窒化膜、１０８…浅い拡散層、１０９…シリコン酸化膜、１１０…シリコン窒化膜、１１１…深い拡散層、１１２…シリコン窒化膜、１１３…シリサイド層、１１４…第１の層間膜、１１５…コンタクト、１１６…第２の層間膜、１１７…Ｃｕ配線、１１８…アモルファスシリコン膜、１１９…ＴｉＯＮ膜。
【技術分野】
【０００１】
本発明は、シリコン膜と金属膜との積層構造のゲート電極を有するＭＩＳ型トランジスタと、高抵抗素子とを集積化した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ロジックデバイスにおける高抵抗素子の材料としては、ポリシリコン（Poly-Si）が広く用いられている。ポリシリコン膜で形成した抵抗素子は、ＭＩＳ型トランジスタのゲート電極と同じレイヤーのポリシリコン膜で形成可能である。しかも、不純物濃度を制御することで抵抗値を自由に設定でき、且つ比較的容易に高抵抗値（８００Ω／□以上）を実現できる。
【０００３】
しかしながら、近年はゲート遅延を低減して動作速度の高速化を図るために、ＭＩＳ型トランジスタのゲート電極に金属材料が用いられるようになっている（例えば特許文献１参照）。メタルゲート電極の世代になると、ゲート電極の抵抗値が低いため、高抵抗素子をゲート電極と同じレイヤーで形成するのは困難である。また、金属とポリシリコンを積層した構造（MIPS: Metal Inserted Poly-Si Stack）で、薄膜（１０ｎｍ以下）のメタルゲート電極であっても、ゲート電極と同じレイヤーを用いて十分に高い抵抗値を実現することはできない。
【０００４】
このため、ＭＩＳ型トランジスタと高抵抗素子とを別の工程で形成するか、ＭＩＰＳ構造の抵抗素子を形成した後、金属層を除去して高抵抗化しなければならない。この金属層を除去する工程は非常に煩雑であり、製造工程数の増加は歩留まりの低下を招く恐れもある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１５０１７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、メタルゲート電極を有するＭＩＳ型トランジスタと高抵抗素子とを容易に集積化でき、製造工程数の増加と歩留まりの低下を抑制できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によると、素子分離領域を形成した基板の主表面上にゲート絶縁膜を成膜する工程と、前記ゲート絶縁膜上に金属膜を成膜する工程と、前記金属膜上にシリコン膜を形成する工程と、前記シリコン膜と前記金属膜をパターニングして、素子領域に前記シリコン膜と前記金属膜の積層構造からなるＭＩＳ型トランジスタのゲート電極、及び前記素子分離領域上に前記シリコン膜と前記金属膜の積層構造からなる高抵抗素子を形成する工程と、前記ゲート電極の側壁に耐酸化性の絶縁膜を形成する工程と、前記高抵抗素子の前記金属膜を酸化する工程と、前記ＭＩＳ型トランジスタの拡散層を形成する工程と、を具備する半導体装置の製造方法が提供される。
【０００８】
また、本発明の他の一態様によると、金属膜と前記金属膜上に形成された第１のシリコン膜との積層構造からなるゲート電極を有するＭＩＳ型トランジスタと、前記金属膜の酸化膜と前記酸化膜上に形成された第２のシリコン膜との積層構造からなる高抵抗素子とを具備する半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、メタルゲート電極を有するＭＩＳ型トランジスタと高抵抗素子とを容易に集積化でき、製造工程数の増加と歩留まりの低下を抑制できる半導体装置及びその製造方法が得られる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る半導体装置及びその製造方法の形成工程を示す第１の工程断面図。
【図２】本発明の第１の実施形態に係る半導体装置及びその製造方法の形成工程を示す第２の工程断面図。
【図３】本発明の第１の実施形態に係る半導体装置及びその製造方法の形成工程を示す第３の工程断面図。
【図４】本発明の第１の実施形態に係る半導体装置及びその製造方法の形成工程を示す第４の工程断面図。
【図５】本発明の第１の実施形態に係る半導体装置及びその製造方法の形成工程を示す第５の工程断面図。
【図６】ＴｉＮ膜の比抵抗及びシリコン膜とＴｉＮ積層膜のシート抵抗値の酸化温度依存性との関係を示す図。
【図７】本発明の第２の実施形態に係る半導体装置及びその製造方法の形成工程の一部を示すパターン平面図及び断面図。
【図８】本発明の第３の実施形態に係る半導体装置及びその製造方法の一部の形成工程を示す工程断面図。
【図９】本発明の第３の実施形態に係る半導体装置及びその製造方法の図１４に続く形成工程を示す工程断面図。
【図１０】本発明の第３の実施形態に係る半導体装置及びその製造方法の図１５に続く形成工程を示す工程断面図。
【図１１】本発明に至る前段階の半導体装置の製造方法の形成工程を示す第１の工程断面図。
【図１２】本発明に至る前段階の半導体装置の製造方法の形成工程を示す第２の工程断面図。
【図１３】本発明に至る前段階の半導体装置の製造方法の形成工程を示す第３の工程断面図。
【図１４】本発明に至る前段階の半導体装置製造方法の形成工程を示す第４の工程断面図。
【図１５】本発明に至る前段階の半導体装置製造方法の形成工程を示す第５の工程断面図。
【図１６】本発明に至る前段階の半導体装置製造方法の形成工程を示す工程第６の断面図。
【発明を実施するための形態】
【００１１】
まず、本発明に至る前段階の技術について図１１乃至図１６により説明する。図１１乃至図１６はそれぞれ、メタルゲート電極を有するＭＩＳ型トランジスタと高抵抗素子の形成工程を順次示す工程断面図である。
【００１２】
はじめに、図１１に示すように、半導体基板、例えば単結晶シリコン基板１００の主表面に、ＳＴＩ構造の素子分離領域１０１を形成する。本例では、素子分離領域１０１を形成した領域は高抵抗素子を形成する受動素子領域（Passive）になり、素子分離領域１０１を形成しない素子領域はトランジスタ領域（Tr.）になる。次に、上記単結晶シリコン基板１００上に、例えば有機ソースを用いた化学的気相成長（ＣＶＤ）法により、ハフニウムを含む膜厚２ｎｍ程度のゲート絶縁膜１０２を形成する。その上に、金属電極として、例えばスパッタ法によりＴｉＮ膜１０３を５ｎｍの膜厚で成膜し、さらにアモルファスシリコン膜１０４を膜厚１０ｎｍで堆積形成する。
【００１３】
次いで、図１２に示すように、受動素子領域のアモルファスシリコン膜１０４、ＴｉＮ膜１０３及びゲート絶縁膜１０２を除去する。
【００１４】
引き続き、図１３に示すように、上記アモルファスシリコン膜１０４及び露出された素子分離領域１０１上に、アモルファスシリコン膜１０５を膜厚６０ｎｍで堆積形成した後、その上にシリコン窒化膜１０６を膜厚７０ｎｍで堆積形成する。
【００１５】
そして、シリコン窒化膜１０６をパターニングし、このパターニングしたシリコン窒化膜１０６をマスクに用いて、例えば３０ｎｍのゲート幅パターンにアモルファスシリコン膜１０５，１０４及びＴｉＮ膜１０３を異方性エッチングし、ゲート電極を形成する。この際、素子分離領域１０１上のアモルファスシリコン膜１０５を異方性エッチングして高抵抗素子を形成する。さらに、例えば異方性エッチングもしくは希釈ＨＦ処理により、ゲート電極の周辺の基板１００上のハフニウムを含むゲート絶縁膜１０２を除去する。
【００１６】
次いで、図１４に示すように、全面にシリコン窒化膜１０７を堆積形成した後、このシリコン窒化膜１０７のエッチバックを行い、電極パターンと高抵抗素子の側壁部分をシリコン窒化膜１０７で覆う構造にする。さらに、基板１００の主表面に電極パターン越しにイオン注入を行い、加熱処理を施すことによって、ＭＩＳ型トランジスタのエクステンション領域としての浅い拡散層１０８を形成する。
【００１７】
引き続き、全面にシリコン酸化膜１０９及びシリコン窒化膜１１０を堆積形成した後、このシリコン酸化膜１０９とシリコン窒化膜１１０のエッチバックを行い、電極パターンと高抵抗素子の側壁部分にシリコン酸化膜１０９とシリコン窒化膜１１０を残存させてスペーサ構造にする。さらに、基板１００の主表面に電極パターン越しにイオン注入し、加熱処理を施すことによってＭＩＳ型トランジスタのソース、ドレイン領域としての深い拡散層１１１を形成する。
【００１８】
次に、図１５に示すように、シリコン窒化膜１１２を全面に成膜した後、トランジスタ領域のシリコン窒化膜１１２を、例えばドライエッチングにより除去する。次いで、例えばＮｉ膜（１０ｎｍ）を全面に堆積形成し、３５０℃の温度で３０秒程度の加熱処理を行い、Ｎｉとシリコンを反応させた後、未反応Ｎｉ膜を例えば硫酸と過酸化水素水の混合液により除去する。そして、５００℃の温度で３０秒程度の加熱処理を行う。このとき、ゲート電極上と拡散層１０８上にシリサイド層１１３が形成される。
【００１９】
この際、高抵抗素子部分は、シリコン窒化膜１１２で被覆されているため、シリサイド層は形成されない。このように選択的なシリサイデーションを行う理由は、シリサイドの比抵抗が１８μΩ・ｃｍ程度と低いため、高抵抗素子上に形成すると抵抗値が低くなり過ぎるからである。この高抵抗素子部分へは、必要に応じて不純物を導入し、抵抗値を不純物濃度で設定する。
【００２０】
この後、図１６に示すように、全面に第１の層間膜１１４を形成する。この第１の層間膜１１４に所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えばＴｉ／ＴｉＮ／Ｗ膜を埋め込み、ＣＭＰ法により平坦化することにより、コンタクト１１５を形成する。次いで、上記第１の層間膜１１４上に第２の層間膜１１６を堆積形成し、所望の溝パターンを形成した後、ＴａＮ／Ｃｕ膜を埋め込んでＣＭＰ法によって平坦化することにより、コンタクト１１５に電気的に接続されたＣｕ配線１１７を形成する。
【００２１】
上述したような製造工程によって、トランジスタ領域にＴｉＮ膜１０３とアモルファスシリコン膜１０４，１０５との積層構造のゲート電極を有するメタルゲートトランジスタを形成し、受動素子領域にアモルファスシリコン膜１０５からなる高抵抗素子を形成する。
【００２２】
ここで、上記図１２に示した工程において受動素子領域のＴｉＮ膜１０３を除去した理由を述べる。
【００２３】
ポリシリコンゲートトランジスタは、ゲート電極が単層のポリシリコン膜であるため、高抵抗素子にゲート電極と同じ単層のポリシリコン膜を用い、そのポリシリコン膜中の不純物濃度を制御することで所望の抵抗値が得られる。
【００２４】
一方、メタルゲートトランジスタでは、ゲート電極が金属とシリコン膜の積層構造であるため、同じ構造で高抵抗素子を形成すると、抵抗素子の抵抗値が非常に低くなってしまう。これは、抵抗値がシリコン膜中の不純物濃度では決まらずに金属部分でほぼ決まってしまうからである。それゆえ、高抵抗を実現するためには、図１２に示したように金属膜を除去しなければならない。この金属膜を除去する工程は煩雑であり、且つ工程数増加による歩留まり低下の恐れがある。
【００２５】
そこで、本発明の実施形態に係る半導体装置及びその製造方法では、シリコン膜と金属膜との積層構造のゲート電極と、シリコン膜と金属膜との積層構造の高抵抗素子を同一工程で形成し、高抵抗素子の金属膜を側壁から酸化して絶縁膜化あるいは高抵抗化している。
【００２６】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
まず、図１に示すように、半導体基板、例えば単結晶シリコン基板１００の主表面に、ＳＴＩ構造の素子分離領域１０１を形成する。素子分離領域１０１を形成しない領域はトランジスタ領域（Tr.）であり、素子分離領域１０１を形成した領域が受動素子領域（Passive）になる。この単結晶シリコン基板１００上に、例えば有機ソースを用いた化学的気相成長（ＣＶＤ）法により、ハフニウムを含む膜厚２ｎｍ程度のゲート絶縁膜１０２を形成する。このゲート絶縁膜１０２上に、金属電極として、例えばスパッタ法によりＴｉＮ膜１０３を５ｎｍの膜厚で成膜し、さらにアモルファスシリコン膜１１８を膜厚７０ｎｍで堆積形成する。その上に、シリコン窒化膜１０６を膜厚７０ｎｍで堆積形成する。
【００２７】
次に、図２に示すように、シリコン窒化膜１０６をパターニングし、このパターニングしたシリコン窒化膜１０６をマスクに用いて、アモルファスシリコン膜１１８とＴｉＮ膜１０３を、例えば３０ｎｍのゲート幅パターンと高抵抗素子のパターンに異方性エッチングし、ゲート電極と高抵抗素子を形成する。さらに、例えば異方性エッチングもしくは希釈Ｈｆ処理により基板１００上のハフニウムを含むゲート絶縁膜１０２を除去する。
【００２８】
次いで、全面にシリコン窒化膜１０７を堆積形成した後、このシリコン窒化膜１０７のエッチバックを行い、電極パターンと高抵抗素子の側壁部分をシリコン窒化膜１０７で覆う構造にする。さらに、基板１００の主表面に電極パターン越しにイオン注入を行い、加熱処理を施すことによって、ＭＩＳ型トランジスタのエクステンション領域としての浅い拡散層（第１の拡散層）１０８を形成する。
【００２９】
引き続き、全面にシリコン酸化膜１０９及びシリコン窒化膜１１０を堆積形成した後、シリコン酸化膜１０９とシリコン窒化膜１１０のエッチバックを行い、電極パターンと高抵抗素子の側壁部分にシリコン酸化膜１０９とシリコン窒化膜１１０を残存させてスペーサ構造にする。さらに、基板１００の主表面に電極パターン越しにイオン注入し、加熱処理を施すことによってＭＩＳ型トランジスタのソース、ドレイン領域としての深い拡散層（第２の拡散層）１１１を形成する。この拡散層１１１の不純物濃度は、上記拡散層１０８の不純物濃度よりも高くする。
【００３０】
この後、受動素子領域のシリコン窒化膜１１０、シリコン酸化膜１０９及びシリコン窒化膜１０７を除去し、ＴｉＮ膜１０３の側面を露出させる。そして、ＴｉＮ膜１０３を４００℃の温度で１時間の条件で酸化することで、図３に示すようにＴｉＯＮ膜１１９を形成する。ＴｉＮ膜を含め金属膜は低温でも十分酸化され、その抵抗が上昇することが知られている。
【００３１】
次に、図４に示すように、シリコン窒化膜１１２を全面に成膜した後、トランジスタ領域のシリコン窒化膜１１２を、例えばドライエッチングにより除去する。次いで、例えばＮｉ膜（１０ｎｍ）を全面に堆積形成し、３５０℃の温度で３０秒程度の加熱処理を行い、Ｎｉとシリコンを反応させる。その後、未反応Ｎｉ膜を例えば硫酸と過酸化水素水の混合液により除去する。そして、５００℃の温度で３０秒程度の加熱処理を行う。このとき、ゲート電極（アモルファスシリコン膜１１８）上と拡散層１０８上にシリサイド層１１３が形成される。
【００３２】
この際、高抵抗素子部分は、シリコン窒化膜１１２で被覆されているため、シリサイド層は形成されない。このように選択的なシリサイデーションを行う理由は、シリサイドの比抵抗が１８μΩ・ｃｍ程度と低いため、高抵抗素子上に形成すると抵抗値が低くなり過ぎるからである。この高抵抗素子部分へは、必要に応じて不純物を導入し、抵抗値を不純物濃度で設定する。
【００３３】
この後、図５に示すように、全面に第１の層間膜１１４を形成する。この第１の層間膜１１４に所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えばＴｉ／ＴｉＮ／Ｗ膜を埋め込み、ＣＭＰ法により平坦化することにより、コンタクト１１５を形成する。次いで、上記第１の層間膜１１４上に第２の層間膜１１６を堆積形成し、所望の溝パターンを形成した後、ＴａＮ／Ｃｕ膜を埋め込んでＣＭＰ法によって平坦化することにより、コンタクト１１５に電気的に接続されたＣｕ配線１１７を形成する。
【００３４】
上述したような製造工程によって、トランジスタ領域にアモルファスシリコン膜１１８とＴｉＮ膜１０３との積層構造のゲート電極を有したメタルゲートトランジスタを形成し、受動素子領域にアモルファスシリコン膜１１８とＴｉＯＮ膜１１９との積層構造の高抵抗素子を形成する。ここで、上記ＴｉＯＮ膜１１９は絶縁膜であるので、高抵抗素子の抵抗値は実質的にアモルファスシリコン膜１１８の抵抗値で決定され、このアモルファスシリコン膜１１８の抵抗値はその不純物濃度で設定されることになる。
【００３５】
図６は、ＴｉＮ膜の比抵抗の酸化温度依存性との関係、及びシリコン膜とＴｉＮ膜との積層膜のシート抵抗値と酸化温度依存性との関係を示している。酸化処理を施さない場合、ＴｉＮ膜の比抵抗は２００μΩ・ｃｍ程度である。積層膜のシート抵抗値はＴｉＮ膜とシリコン膜の抵抗が並列接続されたものであり、ＴｉＮ膜の比抵抗が低い場合には積層膜のシート抵抗値は、シリコン膜の抵抗が高くてもＴｉＮ膜でほぼ決まってしまう。例えば、シリコン膜単層の抵抗率が１×１０３μΩ・ｃｍ以下であった場合、図６に示すように合成のシート抵抗値は５００Ω／□以下となってしまうので高抵抗素子としては使えない。
【００３６】
しかし、酸化温度を３００℃程度まで上げると、その比抵抗は１×１０３μΩ・ｃｍを越えるため、積層膜のシート抵抗はシリコン膜単層の半分程度まで上昇する。さらに、酸化温度を４００℃まで上げると、ＴｉＮ膜の比抵抗が１×１０４μΩ・ｃｍ程度まで上昇し、ＴｉＮ膜の抵抗はシリコン膜に比べ無視し得る値となる。ここで少なくともシリコン膜単層程度の値、例えば７００Ω／□を達成できれば高抵抗素子として機能する。
【００３７】
［第２の実施形態］
図７（ａ），（ｂ）はそれぞれ、本発明の第２の実施形態に係る半導体装置及びその製造方法について説明するためのもので、図３に示した工程に対応する平面図及び断面図である。図３に示した工程において、ＴｉＮ膜１０３を酸化してＴｉＯＮ膜１１９を形成する際に、側壁から酸化を進行させるため、高抵抗素子のパターン幅が広い場合には長い熱処理時間が必要になる。
【００３８】
そこで、本第２の実施形態では、酸化の進行を促進するために、高抵抗素子のパターンを分割し、幅の狭い複数（本例では３つ）の抵抗素子のパターンを並列接続したパターン構成にしたものである。他の基本的な構成並びに製造方法は第１の実施形態と同様であるので詳細な説明は省略する。
【００３９】
このような構成並びに製造方法であっても上記第１の実施形態と同様な作用効果が得られる。また、ＴｉＮ膜１０３を酸化してＴｉＯＮ膜１１９−１，１１９−２，１１９−３を形成する際の熱処理時間を短縮できる。
【００４０】
［第３の実施形態］
図８乃至図１０はそれぞれ、本発明の第３の実施形態に係る半導体装置及びその製造方法について説明するためのもので、図１に示した構成から図２に示した構成に至るまでの製造工程を順次示す断面図である。本第３の実施形態では、ＭＩＳ型トランジスタのソース、ドレイン領域のための拡散層１１１の形成前に、ＴｉＮ膜１０３を絶縁膜化（ＴｉＯＮ膜化）するための側壁酸化を行っている。
【００４１】
すなわち、図１に示したように、単結晶シリコン基板１００上に、例えば有機ソースを用いた化学的気相成長（ＣＶＤ）法により、ハフニウムを含む膜厚２ｎｍ程度のゲート絶縁膜１０２を形成する。このゲート絶縁膜１０２上に、金属電極として、例えばスパッタ法によりＴｉＮ膜１０３を５ｎｍの膜厚で成膜し、さらにアモルファスシリコン膜１１８を膜厚７０ｎｍで堆積形成する。その上に、シリコン窒化膜１０６を膜厚７０ｎｍで堆積形成する。
【００４２】
次に、シリコン窒化膜１０６をパターニングし、このパターニングしたシリコン窒化膜１０６をマスクに用いて、例えば３０ｎｍのゲート幅パターンと高抵抗素子のパターンにアモルファスシリコン膜１１８及びＴｉＮ膜１０３を異方性エッチングし、ゲート電極と高抵抗素子を形成する。さらに、例えば異方性エッチングもしくは希釈Ｈｆ処理により基板１００上のハフニウムを含むゲート絶縁膜１０２を除去する。
【００４３】
次いで、図８に示すように全面にシリコン窒化膜１０７を堆積形成した後、このシリコン窒化膜１０７のエッチバックを行い、電極パターンと高抵抗素子の側壁部分をシリコン窒化膜１０７で覆う構造にする。
【００４４】
その後、受動素子領域のシリコン窒化膜１０７を除去し、図９に示すようにＴｉＮ膜１０３の側面を露出させる。この状態でＴｉＮ膜１０３を、例えば４００℃の温度で１時間の条件で酸化することでＴｉＯＮ膜１１９を形成する。
【００４５】
続いて、基板１００の主表面に電極パターン越しにイオン注入を行い、加熱処理を施すことによって、図１０に示すようにＭＩＳ型トランジスタのエクステンション領域としての浅い拡散層１０８を形成する。
【００４６】
引き続き、全面にシリコン酸化膜１０９及びシリコン窒化膜１１０を堆積形成した後、このシリコン酸化膜１０９とシリコン窒化膜１１０のエッチバックを行い、電極パターンと高抵抗素子の側壁部分にシリコン酸化膜１０９とシリコン窒化膜１１０を残存させてスペーサ構造にする。さらに、基板１００の主表面に電極パターン越しにイオン注入し、加熱処理を施すことによってＭＩＳ型トランジスタのソース、ドレイン領域としての深い拡散層１１１を形成する。
【００４７】
以後の製造方法は第１の実施形態における図３乃至図５に示した工程と同様であるので詳細な説明は省略する。
【００４８】
このような構成並びに製造方法であっても上記第１の実施形態と同様な作用効果が得られる。
【００４９】
以上のように、本発明の各実施形態では、受動素子領域にメタルゲート電極と同一工程で形成した積層構造の高抵抗素子のみを酸素雰囲気中に曝して金属膜を酸化することで、金属膜を除去せずに絶縁膜化または高抵抗化する。これによって、金属膜を除去する工程を入れずとも高抵抗素子を実現することが可能であり、且つ複雑な製造工程を必要としない。この結果、高抵抗素子の形成に係る工程数を大幅に削減することが可能となる。
【００５０】
なお、上記第１乃至第３の実施形態では、金属膜を絶縁膜化または高抵抗化する際に熱酸化処理を用いたがプラズマ酸化を用いても良い。プラズマ酸化を用いると比較的低い温度（例えば２００℃程度）で金属膜を酸化できるので他への影響（熱によるダメージ）を少なくできる。例えば拡散層の形成時には５００℃程度、シリサイド層の形成時には４００℃程度の熱処理が実施されるが、プラズマ酸化であればこれらの熱工程への影響はほとんどない。従って、エクステンション領域、ソース、ドレイン拡散層、及びシリサイド層の形成工程のいずれの工程の前後であっても金属膜を絶縁膜化または高抵抗化する工程を実施できる。
【００５１】
また、ＴｉＮ膜を金属電極として用いたが、IVa族（Ｔｉ、Ｚｒ、Ｈｆ）、Va族（Ｖ、Ｎｂ、Ｔａ）であれば同様な効果が得られる。同様に、上記IVa族、Va族の窒化物や炭化物、またはIVa族、Va族とＡｌもしくはＳｉの合金、さらには、IVa族、Va族とＡｌもしくはＳｉの合金の窒化物や炭化物でも良い。
【００５２】
さらに、ゲート絶縁膜１０２の材料としてハフニウム系の酸化膜を用いたが、ハフニウム系酸化膜以外に、例えば、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、Ｓｒ、Ｙ、Ｌａ等の酸化物、もしくはＺｒＳｉｘＯｙなどそれら元素とシリコンの酸化物でも良く、それら酸化物の積層膜でも良いのは勿論である。ゲート電極の一部にアモルファスシリコン膜を用いたが、ポリシリコン膜などの他のシリコン膜を用いることもできる。
【００５３】
以上第１乃至第３の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００５４】
１００…単結晶シリコン基板、１０１…素子分離領域、１０２…ハフニウムを含むゲート絶縁膜、１０３…ＴｉＮ膜、１０４…アモルファスシリコン膜、１０５…アモルファスシリコン膜、１０６…シリコン窒化膜、１０７…シリコン窒化膜、１０８…浅い拡散層、１０９…シリコン酸化膜、１１０…シリコン窒化膜、１１１…深い拡散層、１１２…シリコン窒化膜、１１３…シリサイド層、１１４…第１の層間膜、１１５…コンタクト、１１６…第２の層間膜、１１７…Ｃｕ配線、１１８…アモルファスシリコン膜、１１９…ＴｉＯＮ膜。
【特許請求の範囲】
【請求項１】
素子分離領域を形成した基板の主表面上にゲート絶縁膜を成膜する工程と、
前記ゲート絶縁膜上に金属膜を成膜する工程と、
前記金属膜上にシリコン膜を形成する工程と、
前記シリコン膜と前記金属膜をパターニングして、素子領域に前記シリコン膜と前記金属膜の積層構造からなるＭＩＳ型トランジスタのゲート電極、及び前記素子分離領域上に前記シリコン膜と前記金属膜の積層構造からなる高抵抗素子を形成する工程と、
前記ゲート電極の側壁に耐酸化性の絶縁膜を形成する工程と、
前記高抵抗素子の前記金属膜を酸化する工程と、
前記ＭＩＳ型トランジスタの拡散層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記金属膜の酸化後、前記高抵抗素子の上面及び側面上に保護膜を形成する工程と、
前記ゲート電極及び拡散層上にシリサイド層を形成する工程と、
を更に具備することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属膜の酸化は、プラズマ酸化により行われることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
金属膜と前記金属膜上に形成された第１のシリコン膜との積層構造からなるゲート電極を有するＭＩＳ型トランジスタと、
前記金属膜の酸化膜と前記酸化膜上に形成された第２のシリコン膜との積層構造からなる高抵抗素子とを具備することを特徴とする半導体装置。
【請求項５】
前記第２のシリコン膜の不純物濃度は、前記第１のシリコン膜の不純物濃度よりも低いことを特徴とする請求項４に記載の半導体装置。
【請求項１】
素子分離領域を形成した基板の主表面上にゲート絶縁膜を成膜する工程と、
前記ゲート絶縁膜上に金属膜を成膜する工程と、
前記金属膜上にシリコン膜を形成する工程と、
前記シリコン膜と前記金属膜をパターニングして、素子領域に前記シリコン膜と前記金属膜の積層構造からなるＭＩＳ型トランジスタのゲート電極、及び前記素子分離領域上に前記シリコン膜と前記金属膜の積層構造からなる高抵抗素子を形成する工程と、
前記ゲート電極の側壁に耐酸化性の絶縁膜を形成する工程と、
前記高抵抗素子の前記金属膜を酸化する工程と、
前記ＭＩＳ型トランジスタの拡散層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記金属膜の酸化後、前記高抵抗素子の上面及び側面上に保護膜を形成する工程と、
前記ゲート電極及び拡散層上にシリサイド層を形成する工程と、
を更に具備することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属膜の酸化は、プラズマ酸化により行われることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
金属膜と前記金属膜上に形成された第１のシリコン膜との積層構造からなるゲート電極を有するＭＩＳ型トランジスタと、
前記金属膜の酸化膜と前記酸化膜上に形成された第２のシリコン膜との積層構造からなる高抵抗素子とを具備することを特徴とする半導体装置。
【請求項５】
前記第２のシリコン膜の不純物濃度は、前記第１のシリコン膜の不純物濃度よりも低いことを特徴とする請求項４に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−１６５７８６（Ｐ２０１０−１６５７８６Ａ）
【公開日】平成２２年７月２９日（２０１０．７．２９）
【国際特許分類】
【出願番号】特願２００９−５８４６（Ｐ２００９−５８４６）
【出願日】平成２１年１月１４日（２００９．１．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年７月２９日（２０１０．７．２９）
【国際特許分類】
【出願日】平成２１年１月１４日（２００９．１．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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