【課題】抵抗素子について、レイアウト面積の増大を防ぎつつ、周辺の電荷の影響を受けずに安定した抵抗値を得ることができ、しかも、抵抗体に印加できる電位の極性に制限のない半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１上のＬＯＣＯＳ酸化膜３上に形成された抵抗素子１０と、を備え、抵抗素子１０は、ＬＯＣＯＳ酸化膜３上に形成されたシールド用ポリシリコン膜１１と、シールド用ポリシリコン膜１１上に形成されたシリコン酸化膜１３と、シリコン酸化膜１３上に形成されたポリシリコン抵抗体１５と、ポリシリコン抵抗体１５の一方の端部に接合された第１の電極２１と、ポリシリコン抵抗体１５の他方の端部に接合された第２の電極２２と、シールド用ポリシリコン膜１１に接合された第３の電極２３と、を有し、第１の電極２１及び第２の電極２２うちの一方が、配線２５を介して第３の電極２３と電気的に接続されている。 （もっと読む）

【課題】無駄な電流や信号の歪みを発生させることなく、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位によって抵抗値が変化するのを抑えることのできる抵抗素子及び反転バッファ回路を提供する。
【解決手段】抵抗素子１０は、半導体基板１４上に、第１の電極１１及び第２の電極１２を有する抵抗素子層１３が形成されている。第１の電極１１の電位によってバイアスされた第１の導電層１５と、第２の電極１２の電位によってバイアスされた第２の導電層１６とで、抵抗素子層１３の下部が均等に覆われている。このように、両端をバイアスされた抵抗素子層１３の下部又は上部の少なくとも一方を覆う第１の導電層１５及び第２の導電層１６によって、抵抗素子層１３の周辺の半導体基板１４等との電圧差による抵抗値の変化を相殺することで、抵抗値の変化を抑える。 （もっと読む）

【課題】ウェル抵抗の抵抗値を簡便に調整することができる半導体装置を提供すること。
【解決手段】本発明に係る半導体装置５０は、第１導電型のウェル抵抗３０を備える半導体装置であって、半導体基板１の主表面側に形成された第１導電型のウェル抵抗領域４と、ウェル抵抗領域４の底部、及び側壁を取り囲むように形成された第２導電型の半導体基板領域２と、ウェル抵抗領域４内の少なくとも２箇所に、互いに離間して形成された高濃度の第１導電型の拡散領域であるコンタクト領域６と、ウェル抵抗領域４の外側端部の上部から、ウェル抵抗領域４を囲む半導体基板領域２の上部に素子分離膜を介して対向配置するように形成された、導電層からなる抵抗調整層２０と、を備える。抵抗調整層２０は、ウェル抵抗３０の抵抗値が所望の値となるようにバイアスされている。 （もっと読む）

【課題】半導体基板への高周波信号の減衰を十分に抑制し、半導体装置の特性を十分に安定させる。
【解決手段】半導体装置１００は、第１導電型領域（例えばＮ型ウェル領域２）と、第１導電型領域の下面を覆うように配置された第１の第２導電型領域（例えばＰ型の半導体基板１）と、を有している。半導体装置１００は、更に、第１導電型領域の側面を取り囲むように配置され、且つ、第１の第２導電型領域と接している第２の第２導電型領域（例えばＰ型ウェル領域３）を有している。半導体装置１００は、更に、第２の第２導電型領域に電気的に接続されているとともに固定電位端子にも電気的に接続されているガードリング４と、第１導電型領域の上面を覆うように配置された絶縁膜５と、絶縁膜５上に配置されたアナログ素子（例えば抵抗素子６）と、を有する。 （もっと読む）

【課題】製造工程数や面積の増大を招くことなく、金属薄膜抵抗の抵抗率を異ならせる素子構造を提案する。
【解決手段】基板に形成された積層構造における絶縁層間の導電膜配置階層の１つに、抵抗素子の抵抗値を規定する抵抗膜５が配置されている。また、抵抗膜５の厚さ方向の少なくとも一方の他の導電膜配置階層に、水素吸蔵金属３が、抵抗膜５と絶縁された状態で、かつ金属抵抗膜の少なくともコンタクトエッジ間の領域の全域と平面視で重なる位置と大きさで配置されている。 （もっと読む）

【課題】ラッチアップ耐量試験でのラダー抵抗値の変化およびラダー抵抗の断線を防ぐことで、ラッチアップ耐量試験の耐量値が高い参照電圧発生回路を提供する。
【解決手段】本発明に係る参照電圧発生回路１は、参照電圧を生成するためのラダー抵抗Ｒ_０〜Ｒ_７を備えている。上記ラダー抵抗には、外部電源に接続されて上記ラダー抵抗に電圧を印加するＶ０端子、Ｖ５端子、およびＶ７端子（第１基準電圧端子）と、外部電源に接続されないＶ６端子（第２基準電圧端子）が接続されている。試験時にＶ６端子に向かって電流が流れるラダー抵抗Ｒ_６，Ｒ_７に並列に、当該ラダー抵抗Ｒ_６，Ｒ_７に上記試験時に流れる電流を当該ラダー抵抗Ｒ_６，Ｒ_７に代わって自身に流すことができるバイパス素子としてのダイオードＤ１，Ｄ２が接続されている。 （もっと読む）

【課題】半導体基板において回路が形成される領域の占有面積を削減して小型化が図られる半導体装置を提供する。
【解決手段】高電位が印加されるセンス抵抗９と第１ロジック回路２６が形成された高電位ロジック領域２５の周囲を取り囲むように、分離領域３０を介在させて、ＲＥＳＵＲＦ領域２４が形成されている。ＲＥＳＵＲＦ領域２４の外側には、接地電位に対して第２ロジック回路２２を駆動させるのに必要な駆動電圧レベルが印加される第２ロジック回路領域が形成されている。ＲＥＳＵＲＦ領域２４では、電界効果トランジスタＴのドレイン電極１２が内周に沿って形成され、ソース電極１０が外周に沿って形成されている。また、センス抵抗９に接続されたポリシリコン抵抗４が、内周側から外周側に向かってスパイラル状に形成されている。 （もっと読む）

【課題】適切な抵抗素子を得ることが可能な半導体装置を提供する。
【解決手段】素子領域１１及び素子分離領域１２を含む基板１０と、素子領域上に形成されたゲート絶縁膜２１と、ゲート絶縁膜上に形成された金属膜２２及び金属膜上に形成された第１の半導体膜２３を有するゲート電極とを含むトランジスタ部と、基板の上方に形成され且つ第１の半導体膜と同一の材料で形成された第２の半導体膜２３と、基板と第２の半導体膜との間に形成された空洞２５とを含む抵抗素子部とを備える。 （もっと読む）

【課題】 半導体層上に形成される絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧の向上を図る半導体装置を提供すること。
【解決手段】 エピタキシャル層３の表面に素子分離膜６を形成する。素子分離膜６の上には、抵抗素子７を形成する。また、エピタキシャル層３における素子分離膜６を挟んで抵抗素子７と対向する部分には、周囲から電気的にフローティングされたＮ型領域４を形成する。これにより、Ｎ型領域４内に広がる空乏層２０を、素子分離膜６を介して抵抗素子７と対向させる。 （もっと読む）

【課題】ＥＳＤ保護機能を有した半導体装置を少ない工程で製造可能な半導体装置を提供する。
【解決手段】半導体基板上に異なる導電型の少なくとも２つのウェル（Ｎウェル１２ａ，Ｐウェル１２ｂ）を設け、ウェル内に、そのウェルと同一導電型であるウェルコンタクト用の拡散領域１３ａ，１３ｂと、ソース領域１６ａ，１６ｂまたはドレイン領域１７ａ，１７ｂの一方に電源を接続したＭＯＳＦＥＴと、ソース領域１６ａ，１６ｂまたはドレイン領域１７ａ，１７ｂと同じ導電型であり抵抗として機能するとともに、拡散領域１３ａ，１３ｂとの間でダイオードとして機能する拡散領域１４ａ，１４ｂとを設ける。ソース領域１６ａ，１６ｂまたはドレイン領域１７ａ，１７ｂの他方と拡散領域１４ａ，１４ｂの一端を接続し、拡散領域１４ａ，１４ｂの他端を出力端子ＯＵＴに接続する。 （もっと読む）

【課題】抵抗層の下地の絶縁膜を静電破壊から保護し、信頼性の高い抵抗素子を備える半導体装置を提供することを主たる目的とする。
【解決手段】半導体基板１の表面にＮ型のエピタキシャル層２が形成されている。半導体基板１には、エピタキシャル層２を複数の素子領域に分離するためのＰ＋分離層３が形成されている。Ｐ＋分離層３で囲まれたエピタキシャル層２上には絶縁膜４を介してポリシリコン抵抗層５が形成されている。絶縁膜４上には、ポリシリコン抵抗層５を被覆して絶縁膜６が形成されている。絶縁膜６には、ポリシリコン抵抗層５に至るコンタクトホール７ａ，７ｂが形成されている。各コンタクトホール７ａ，７ｂ内には配線層８ａ，８ｂが形成されている。そして、エピタキシャル層２の表面には、ポリシリコン抵抗層５の下方の一部にＰ＋不純物層９が形成されている。 （もっと読む）

【課題】抵抗素子を備える半導体装置の面積を従来に比して小さくすることが可能な技術を提供することを主たる目的とする。
【解決手段】Ｐ型の半導体基板１の表面にＮ型のエピタキシャル層２ａ，２ｂが形成されている。また、エピタキシャル層２ａとエピタキシャル層２ｂを電気的に分離するためのＰ＋分離層３が形成されている。Ｐ＋分離層３は、エピタキシャル層２ａ及びポリシリコン抵抗層５の一部を取り囲むようにして環状に形成されている。エピタキシャル層２ａ，２ｂ上には絶縁膜４が形成され、当該絶縁膜４を介してポリシリコン抵抗層５が形成されている。また、絶縁膜４上には、ポリシリコン抵抗層５を被覆して絶縁膜６が形成されている。当該絶縁膜６には、ポリシリコン抵抗層５に至るコンタクトホール７ａ，７ｂが形成されている。各コンタクトホール７ａ，７ｂ内には配線層８ａ，８ｂが形成されている。 （もっと読む）

【課題】ＬＣＤドライバなどで小型化によるプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる技術を提供する。
【解決手段】ＬＣＤドライバにおいて、高耐圧ＭＩＳＦＥＴでは、電界緩和用絶縁領域３上にゲート電極１０ｂの端部が乗り上げている。そして、高耐圧ＭＩＳＦＥＴ上の１層目の層間絶縁膜上にソース配線あるいはドレイン配線となる配線ＨＬ１が形成されている。このとき、半導体基板１Ｓとゲート絶縁膜８の界面からゲート電極１０ｂの上部までの距離をａ、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離をｂとすると、ａ＞ｂとなっている。このように構成されている高耐圧ＭＩＳＦＥＴにおいて、配線ＨＬ１は、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと平面的な重なりを有しないように配置されている。 （もっと読む）

【課題】第１導電型の半導体層と、前記半導体層上に絶縁膜を介して形成されたポリシリコン抵抗と、前記半導体層の主表面であって前記ポリシリコン抵抗の下部に対応する位置に形成された第２導電型の不純物拡散領域とを有する、アナログのＲＧＢ信号を増幅する半導体装置を提供する。
【解決手段】増幅回路１６を構成する増幅器１において、帰還抵抗Ｒｆは、ｎ型のエピタキシャル層３上にシリコン酸化膜５を介して形成されたポリシリコン抵抗６と、ポリシリコン抵抗６の下部に対応する位置に形成されたｐ型の不純物拡散領域７とを有する。 （もっと読む）

【課題】半導体集積回路の静電破壊強度、ラッチアップ強度等を向上させる。また、静電破壊強度、ラッチアップ強度等のばらつきを無くして、半導体集積回路として一定の品質を保証する。
【解決手段】静電破壊保護セルＥＣ１において、第１のＮＰＮ型バイポーラトランジスタ３及び第２のＮＰＮ型バイポーラトランジスタ４（静電破壊保護素子の一例）は、Ｐ＋型の半導体層からなる分離領域６によって囲まれており、他の素子から電気的に分離されている。この分離領域６の幅ＷＢ１は、内部回路５０を形成している素子を互いに分離する分離領域７の幅ＷＢ２より広く形成されている。これにより、静電破壊強度、ラッチアップ強度等を向上させる効果を得ることができる。そのような効果を十分に発揮させるために、分離領域６の幅ＷＢ１は、分離領域７の幅ＷＢ２（通常は、その半導体集積回路の最小のデザインルールで設計される）より２倍以上広いことが好ましい。 （もっと読む）

【課題】抵抗素子が、高周波信号に対し設計通りに機能しなくなかった。
【解決手段】基板と、前記基板上に形成されている、不純物濃度が相対的に低いウェルと、前記ウェル上に形成されている絶縁膜と、前記絶縁膜上に形成されている、高周波信号のための抵抗素子と、を含み、前記抵抗素子の一部と他の一部とを、前記抵抗素子の前記一部及び前記絶縁膜間に形成され得る第１の寄生容量並びに前記抵抗素子の前記他の一部及び前記絶縁膜間に形成され得る第２の寄生容量と、前記ウェル中における、前記第１、第２の寄生容量間に形成され得る寄生抵抗と、更に含む。 （もっと読む）

【課題】トランジスタのゲート耐圧に合せた複数の降伏電圧をもつツェナーダイオードを用いることなく、ゲート保護特性の安定化及び集積回路の集積度向上を実現できるレイアウトを有する半導体集積回路を提供する。
【解決手段】半導体集積回路は、ハイサイドトランジスタ及びローサイドトランジスタよりなるプッシュプル回路と、レベルシフト回路と、ゲート保護回路とを有する高耐圧出力回路を備える。ゲート保護回路は、ツェナーダイオードと、Ｐ型の不純物がドーピングされたＰ型不純物領域よりなる、ツェナーダイオードによる降伏電圧を分圧する分圧抵抗とを有する。分圧抵抗は、Ｎ型の不純物がドーピングされたＮ型不純物領域に囲まれるように配置されている。 （もっと読む）

【課題】高電源電圧回路部に十分な素子分離特性とラッチアップ耐性を持たせつつ、高い素子集積度を持った半導体装置を提供する。
【解決手段】トレンチ分離構造を有し、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタ、及び各素子を電気的に接続する配線を有する半導体装置において、ウエル領域の端部近傍のトレンチ分離領域の上部であって配線の下部である領域に、配線の電位によって、寄生的に形成される反転層の発生を防止するための反転層形成防止電極を形成し、電位は、その下部に位置する半導体基板の電位と同一にした。さらに反転層形成防止電極の下部には、半導体基板と同じ導電型の濃い不純物濃度領域からなるガードリング領域を設置し、半導体基板の電位を強固に固定し、またバイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止できるようにした。 （もっと読む）

【課題】部分分離領域によって素子分離された素子形成領域におけるボディ領域の電位を安定性の良く固定できるＳＯＩ構造の半導体装置を得る。
【解決手段】部分酸化膜３１によって素子分離された素子形成領域に、ソース領域５１、ドレイン領域６１及びＨゲート電極７１からなるＭＯＳトランジスタを形成する。Ｈゲート電極７１は左右（図中は上下）の“Ｉ”によって、ソース領域５１及びドレイン領域６１にゲート幅Ｗ方向に隣接して形成されるボディー領域１３とドレイン領域６１及びソース領域５１とを電気的に分離し、中央の“−”が本来のＭＯＳトランジスタのゲート電極として機能する。 （もっと読む）

【課題】シールリングを介して一の回路に伝播する他の回路のノイズを低減することの可能な半導体素子を提供する。
【解決手段】アナログ回路１０およびデジタル回路２０がｐ型半導体基板４０に混載されている。スクライブライン領域に環状のシールリング６０が設けられており、シールリング６０に含まれるｐ型半導体領域３５の一部がチップの内側のレイアウトパターン領域にまで延在している。シールリング６０はｐ型半導体領域３５を介してノイズアイソレータ７０に接続されており、ノイズアイソレータ７０を介して外部の低インピーダンスノード（図示せず）と電気的に接続されている。 （もっと読む）