半導体装置
【課題】高電源電圧回路部に十分な素子分離特性とラッチアップ耐性を持たせつつ、高い素子集積度を持った半導体装置を提供する。
【解決手段】トレンチ分離構造を有し、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタ、及び各素子を電気的に接続する配線を有する半導体装置において、ウエル領域の端部近傍のトレンチ分離領域の上部であって配線の下部である領域に、配線の電位によって、寄生的に形成される反転層の発生を防止するための反転層形成防止電極を形成し、電位は、その下部に位置する半導体基板の電位と同一にした。さらに反転層形成防止電極の下部には、半導体基板と同じ導電型の濃い不純物濃度領域からなるガードリング領域を設置し、半導体基板の電位を強固に固定し、またバイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止できるようにした。
【解決手段】トレンチ分離構造を有し、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタ、及び各素子を電気的に接続する配線を有する半導体装置において、ウエル領域の端部近傍のトレンチ分離領域の上部であって配線の下部である領域に、配線の電位によって、寄生的に形成される反転層の発生を防止するための反転層形成防止電極を形成し、電位は、その下部に位置する半導体基板の電位と同一にした。さらに反転層形成防止電極の下部には、半導体基板と同じ導電型の濃い不純物濃度領域からなるガードリング領域を設置し、半導体基板の電位を強固に固定し、またバイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止できるようにした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離構造にトレンチ分離を使用した多電源電圧を持つＣＭＯＳデバイス等のトレンチ分離構造を有する半導体装置に関する。
【背景技術】
【０００２】
多電源電圧を使用するＣＭＯＳデバイスを有する半導体装置では、ロジック回路などの内部回路を構成する低電源電圧部の集積度を向上させるとともに、入出力回路などに用いられる高電源電圧部の素子分離領域での寄生トランジスタの形成を防止し、ラッチアップ耐性を確保することが重要である。
【０００３】
近年の素子分離にはＬＯＣＯＳ法に比べて高集積化に適しているトレンチ分離方法が採用される場合が多い。しかしながら、ＬＯＣＯＳ法においては寄生チャネルの発生を防止するための不純物濃度の濃い領域、いわゆるチャネルストッパー領域あるいはフィールドドープ領域を容易に具備することができ、ＬＯＣＯＳ下の半導体基板の反転を防止することができるため高電圧電源回路の素子分離特性に優れていたが、トレンチ分離で素子分離した半導体装置では、トレンチ分離領域上を通過する配線の電位によってトレンチ分離領域下部の半導体基板の表面に寄生的な反転層が形成される、いわゆる寄生チャネルを生じやすいという問題点があり、特に高電圧電源回路部の形成に支障を来たしていた。
【０００４】
ここで、反転層や寄生チャネルの形成、およびそれらにより引き起こされるラッチアップについて、図３を参照して説明する。
【０００５】
図３は、従来の半導体装置の高電源電圧回路部の一部を示す模式的断面図である。
【０００６】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第１ウエルとしてＰ型の低濃度不純物領域からなるＰウエル領域２０１および第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が隣接して形成されており、Ｐウエル領域２０１の表面には例えばＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１が、またＮウエル領域２０２の表面には例えばＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＰ型の高濃度不純物領域５０２が形成されており、その間には素子分離用のトレンチ分離領域３０１が形成されている。また、その上部には各素子を電気的に接続するためのアルミニウムなどからなる配線９０１が、シリコン酸化膜などよりなる第１の絶縁膜６０１を介して配置されている。
【０００７】
電源電圧に例えば３０ｖを使用する高電源電圧回路では、配線９０１には３０ｖの電位が供給される場合がある。この際にＰウエル領域２０１の電位はグランドレベル（０ｖ）であるため、Ｐウエル領域２０１のトレンチ分離領域３０１の下部には、容易にＮ型の反転層９１１が形成されてしまう。これにより、Ｎ型の高濃度不純物領域５０１とＮ型の反転層９１１とＮウエル領域２０２からなる寄生トランジスタが導通し、オン電流が生じる。このオン電流によるＮウエル領域２０２の電位上昇によりＰ型の高濃度不純物領域５０２、Ｎウエル領域２０２、Ｐ型のシリコン基板１０１によるバーチカルな寄生ＰＮＰトランジスタがオンする。これによって、Ｐウエル領域２０１の電位降下が生じ、いわゆるラッチアップ現象を引き起こす。
【０００８】
高電源電圧回路部に十分なラッチアップ耐性を持たせるためにはウエルの深さを深くして寄生バイポーラ動作を抑える必要があり、またＮＭＯＳトランジスタとＰＭＯＳトランジスタ間のリーク電流を抑え、耐圧特性を確保するために、トレンチ分離部の分離幅を大きくとる必要があった。このため低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用すると高い集積度が要求される低電源電圧部の素子の集積度が低下するという問題点を有していた。
【０００９】
その改善策として、高電源電圧回路部のウエルの深さを低電源電圧回路部のウエルの深さよりも深くしたり、高電源電圧回路部のトレンチ分離部の分離幅を低電源電圧回路部のトレンチ分離幅に比べて広くしたりする例も提案されている。（例えば、特許文献１参照。）
【特許文献１】特開２０００−５８６７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述のようにトレンチ分離で素子分離した多電源電圧を使用する半導体装置においては、高電源電圧回路部に十分なラッチアップ耐性を持たせるためにはウエルの深さを深くして寄生バイポーラ動作を抑える必要があり、またＮＭＯＳトランジスタとＰＭＯＳトランジスタ間のリーク電流を抑え、反転耐圧特性を確保するために、トレンチ分離部の分離幅を大きくとる必要があった。このため低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用すると高い集積度が要求される低電源電圧回路部の素子の集積度が低下するという問題点を有していた。
【００１１】
また、高電源電圧回路部のウエルの深さを低電源電圧回路部のウエルの深さよりも深くしたり、高電源電圧回路部のトレンチ分離部の分離幅を低電源電圧回路部に比べて広くしたりする例も提案されているが製造工程が増加したり、分離幅が増大してコストアップに繋がるなどの問題点があった。
【課題を解決するための手段】
【００１２】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【００１３】
半導体基板上に高電源電圧回路部と低電源電圧回路部とを有し、高電源電圧回路部および低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタ、及び各素子を電気的に接続する配線を有する半導体装置において、ウエル領域の端部近傍に配置されたトレンチ分離領域の上部であって、配線の下部である領域に、配線の電位によって半導体基板の表面に寄生的に形成される反転層の発生を防止するための反転層形成防止電極を形成した。
【００１４】
また、反転層形成防止電極の電位は、その下部に位置する半導体基板の電位と同一にした。
【００１５】
さらに反転層形成防止電極の下部には電気的に接続された、半導体基板と同じ導電型の濃い不純物濃度領域からなるガードリング領域を設置し、半導体基板の電位を強固に固定し、またバイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止できるようにした。
【００１６】
これらの手段によって、工程の増加もなく高電源電圧回路部に十分な素子分離特性とラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。
【発明の効果】
【００１７】
以上説明したように、本発明によれば、半導体基板上に高電源電圧回路部と低電源電圧回路部とを有し、高電源電圧回路部および低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタ、及び各素子を電気的に接続する配線を有する半導体装置において、ウエル領域の端部近傍に配置されたトレンチ分離領域の上部であって、配線の下部である領域に、配線の電位によって半導体基板の表面に寄生的に形成される反転層の発生を防止するための反転層形成防止電極を形成した。
【００１８】
また、反転層形成防止電極の電位は、その下部に位置する半導体基板の電位と同一にした。
【００１９】
さらに反転層形成防止電極の下部には電気的に接続された、半導体基板と同じ導電型の濃い不純物濃度領域からなるガードリング領域を設置し、半導体基板の電位を強固に固定し、またバイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止できるようにした。
【００２０】
これらの手段によって、工程の増加もなく高電源電圧回路部に十分な素子分離特性とラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２１】
【実施例１】
【００２２】
図１は、本発明に係る半導体装置の高電源電圧回路部における第１の実施例を示す模式的断面図である。
【００２３】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第１ウエルとしてＰ型の低濃度不純物領域からなるＰウエル領域２０１および第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が隣接して形成されるており、Ｐウエル領域２０１の表面には、例えばＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１が、またＮウエル領域２０２の表面には例えばＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＰ型の高濃度不純物領域５０２が形成されており、その間には素子分離用のトレンチ分離領域３０１が形成されている。
【００２４】
Ｐウエル領域２０１上の素子分離用のトレンチ分離領域３０１上にはシリコン酸化膜などよりなる第１の絶縁膜６０１を介して、ＭＯＳ型トランジスタのゲート電極と同一の薄膜からなる多結晶シリコン薄膜やメタルなどからなるＮ型反転層形成防止電極７０１が、Ｎウエルとの接合面に沿うように形成されており、図示しないがその電位はＰウエル領域２０１と同一であるたとえばグランドレベルになるように固定接続されている。
【００２５】
Ｎウエル領域２０２上の素子分離用のトレンチ分離領域３０１上にはシリコン酸化膜などよりなる第１の絶縁膜６０１を介して、ＭＯＳ型トランジスタのゲート電極と同一の薄膜からなる多結晶シリコン薄膜やメタルなどからなるＰ型反転層形成防止電極７０２が、Ｐウエルとの接合面に沿うように形成されており、図示しないがその電位はＮウエル領域２０２と同一である、たとえば電源電圧になるように固定接続されている。
【００２６】
Ｎ型反転層形成防止電極７０１やＰ型反転層形成防止電極７０２の上部には第２の絶縁膜８０１を介して各素子を電気的に接続するためのアルミニウムなどからなる配線９０１が形成されている。
【００２７】
ここで、配線９０１に例えば３０ｖの高い電位が供給された場合には、Ｎ型反転層形成防止電極７０１が、配線９０１とＰウエル領域２０１の間に配置されており、その電位はＰウエル領域２０１と同一になるように固定されているため、高い電位が配線９０１に印加された場合でもＰウエル領域２０１の表面にＮ型の反転層を形成することはない。
【００２８】
また、配線９０１に例えば０ｖの低い電位が供給された場合には、たとえば３０ｖの高い電源電圧に固定されたＮウエル領域２０２表面との電位差が大きくなるため、Ｎウエル領域２０２の表面にＰ型の反転層が形成されてしまうことが懸念されるが、本発明によればＰ型反転層形成防止電極７０２が、配線９０１とＮウエル領域２０２の間に配置されており、その電位はＮウエル領域２０２と同一になるように固定されているため、Ｎウエル領域２０２に比べて相対的に低い電位が配線９０１に印加された場合でもＮウエル領域２０１の表面にＰ型の反転層を形成することはない。
【００２９】
以上の説明のとおり、本発明によって効果的に反転層の形成を防止し、それによって生じる恐れがあるラッチアップの発生も未然に防止することができる。
【００３０】
図１の例においては、第１の絶縁膜６０１を有する例を示したが、第１の絶縁膜６０１は必ずしも必要ではない。
【００３１】
また、半導体基板とウエル領域の組み合わせについて、図１の例では、第１導電型半導体基板としてＰ型のシリコン基板、第１ウエルとしてＰウエル、第２ウエルとしてＮウエルからなる例を示したが、第１導電型半導体基板としてＮ型のシリコン基板、第１ウエルとしてＮウエル、第２ウエルとしてＰウエルとした場合にも、図１の例の極性をそれぞれ逆にすればよい。
【００３２】
また、ウエル領域を一つだけ有する構造である、たとえば第１導電型半導体基板としてＰ型のシリコン基板、第２ウエルとしてＮウエルからなる場合は、Ｐ型のシリコン基板を図１の例におけるＰウエル領域２０１と読み替えれば同様の効果を奏することが可能であり、またその逆の組み合わせである、第１導電型半導体基板としてＮ型のシリコン基板、第２ウエルとしてＰウエルからなる例については、第１導電型半導体基板としてＮ型のシリコン基板、第１ウエルとしてＮウエル、第２ウエルとしてＰウエルとした場合と同様に逆の極性に置き換えればよい。
【００３３】
なお、図示は省略するが、本発明における半導体装置の低電源電圧回路部においては、動作電圧が低いため、寄生バイポーラ動作やラッチアップは発生しにくい。そのため上記の説明のような反転層形成防止電極は必要ないので高集積化が可能となる。
【実施例２】
【００３４】
図２は、本発明に係る半導体装置の高電源電圧回路部における第２の実施例を示す模式的断面図である。
【００３５】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第１ウエルとしてＰ型の低濃度不純物領域からなるＰウエル領域２０１および第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が隣接して形成されるており、Ｐウエル領域２０１の表面には、例えばＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１が、またＮウエル領域２０２の表面には例えばＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＰ型の高濃度不純物領域５０２が形成されており、その間には素子分離用のトレンチ分離領域３０１が形成されている。
【００３６】
図１の例と異なる点は、Ｐウエル領域２０１の表面には第１の絶縁膜６０１を介して形成されたＮ型反転層形成防止電極７０１の下部に、Ｎ型反転層形成防止電極７０１とコンタクト領域４１１を介して電気的に接続された、Ｐウエル２０１の電位を強固に固定し、バイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止するための、Ｐウエル２０１と同じ導電型の濃い不純物濃度領域からなるＰ型ガードリング領域４２１が形成されており、
またＮウエル領域２０２の表面には第１の絶縁膜６０１を介して形成されたＰ型反転層形成防止電極７０２の下部に、Ｐ型反転層形成防止電極７０２とコンタクト領域４１１を介して電気的に接続された、Ｎウエル２０２の電位を強固に固定し、バイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止するための、Ｎウエル２０２と同じ導電型の濃い不純物濃度領域からなるＮ型ガードリング領域４２２が形成されている点である。
【００３７】
Ｎ型反転層形成防止電極７０１やＰ型反転層形成防止電極７０２の上部には第２の絶縁膜８０１を介して各素子を電気的に接続するためのアルミニウムなどからなる配線９０１が形成されている。
【００３８】
ここで、配線９０１に例えば３０ｖの高い電位が供給された場合には、Ｎ型反転層形成防止電極７０１が、配線９０１とＰウエル領域２０１の間に配置されており、その下部に置かれたＰウエル２０１の電位を強固に固定し、バイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止するための、Ｐウエル２０１と同じ導電型の濃い不純物濃度領域からなるＰ型ガードリング領域４２１と電気的に接続しているため、その電位はＰウエル領域２０１と同一になるように固定されている。従って高い電位が配線９０１に印加された場合でもＰウエル領域２０１の表面にＮ型の反転層を形成することはない。
【００３９】
また、配線９０１に例えば０ｖの低い電位が供給された場合には、たとえば３０ｖの高い電源電圧に固定されたＮウエル領域２０２表面との電位差が大きくなるため、Ｎウエル領域２０２の表面にＰ型の反転層が形成されてしまうことが懸念されるが、本発明によればＰ型反転層形成防止電極７０２が、配線９０１とＮウエル領域２０２の間に配置されており、その下部に置かれたＮウエル２０２の電位を強固に固定し、バイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止するためのＮウエル２０２と同じ導電型の濃い不純物濃度領域からなるＮ型ガードリング領域４２２と電気的に接続しているため、その電位はＮウエル領域２０１と同一になるように固定されている。従ってＮウエル領域２０２に比べて相対的に低い電位が配線９０１に印加された場合でもＮウエル領域２０１の表面にＰ型の反転層を形成することはない。
【００４０】
図２の例では、図１の例に加えて、Ｐウエル２０１やＮウエル２０２の電位を強固に固定し、バイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止するための、ガードリングの役目を果たすＰ型ガードリング領域４２１とＮ型ガードリング領域４２２が形成されているため、図１の例に比べてラッチアップ耐性をさらに強化することができる。また、Ｐ型ガードリング領域４２１とＮ型ガードリング領域４２２はそれぞれＮ型反転層形成防止電極７０１とＰ型反転層形成防止電極７０２の下部に配置されるため、特別な占有面積を必要とせず、コストアップなどの不具合も生じない。
【００４１】
なお、半導体基板とウエル領域の組み合わせについては、図１の例と同様に、幾つかの組み合わせが考えられるが図１の例の説明をもって説明に代える。
【００４２】
その他の説明についても図１と同一の番号を付記することで説明に代える。
【００４３】
以上の説明のとおり、本発明によって工程の増加もなく高電源電圧回路部に十分な素子分離特性とラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明に係る半導体装置の高電源電圧回路部における第１の実施例を示す模式的断面図である。
【図２】本発明に係る半導体装置の高電源電圧回路部における第２の実施例を示す模式的断面図である。
【図３】従来の半導体装置の高電源電圧回路部の一部を示す模式的断面図である。
【符号の説明】
【００４５】
１０１ Ｐ型のシリコン基板
２０１ Ｐウエル領域
２０２ Ｎウエル領域
３０１ トレンチ分離領域
４１１ コンタクト領域
４２１ Ｐ型ガードリング領域
４２２ Ｎ型ガードリング領域
５０１ Ｎ型の高濃度不純物領域
５０２ Ｐ型の高濃度不純物領域
６０１ 第１の絶縁膜
７０１ Ｎ型反転層形成防止電極
７０２ Ｐ型反転層形成防止電極
８０１ 第２の絶縁膜
９０１ 配線
【技術分野】
【０００１】
本発明は、素子分離構造にトレンチ分離を使用した多電源電圧を持つＣＭＯＳデバイス等のトレンチ分離構造を有する半導体装置に関する。
【背景技術】
【０００２】
多電源電圧を使用するＣＭＯＳデバイスを有する半導体装置では、ロジック回路などの内部回路を構成する低電源電圧部の集積度を向上させるとともに、入出力回路などに用いられる高電源電圧部の素子分離領域での寄生トランジスタの形成を防止し、ラッチアップ耐性を確保することが重要である。
【０００３】
近年の素子分離にはＬＯＣＯＳ法に比べて高集積化に適しているトレンチ分離方法が採用される場合が多い。しかしながら、ＬＯＣＯＳ法においては寄生チャネルの発生を防止するための不純物濃度の濃い領域、いわゆるチャネルストッパー領域あるいはフィールドドープ領域を容易に具備することができ、ＬＯＣＯＳ下の半導体基板の反転を防止することができるため高電圧電源回路の素子分離特性に優れていたが、トレンチ分離で素子分離した半導体装置では、トレンチ分離領域上を通過する配線の電位によってトレンチ分離領域下部の半導体基板の表面に寄生的な反転層が形成される、いわゆる寄生チャネルを生じやすいという問題点があり、特に高電圧電源回路部の形成に支障を来たしていた。
【０００４】
ここで、反転層や寄生チャネルの形成、およびそれらにより引き起こされるラッチアップについて、図３を参照して説明する。
【０００５】
図３は、従来の半導体装置の高電源電圧回路部の一部を示す模式的断面図である。
【０００６】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第１ウエルとしてＰ型の低濃度不純物領域からなるＰウエル領域２０１および第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が隣接して形成されており、Ｐウエル領域２０１の表面には例えばＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１が、またＮウエル領域２０２の表面には例えばＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＰ型の高濃度不純物領域５０２が形成されており、その間には素子分離用のトレンチ分離領域３０１が形成されている。また、その上部には各素子を電気的に接続するためのアルミニウムなどからなる配線９０１が、シリコン酸化膜などよりなる第１の絶縁膜６０１を介して配置されている。
【０００７】
電源電圧に例えば３０ｖを使用する高電源電圧回路では、配線９０１には３０ｖの電位が供給される場合がある。この際にＰウエル領域２０１の電位はグランドレベル（０ｖ）であるため、Ｐウエル領域２０１のトレンチ分離領域３０１の下部には、容易にＮ型の反転層９１１が形成されてしまう。これにより、Ｎ型の高濃度不純物領域５０１とＮ型の反転層９１１とＮウエル領域２０２からなる寄生トランジスタが導通し、オン電流が生じる。このオン電流によるＮウエル領域２０２の電位上昇によりＰ型の高濃度不純物領域５０２、Ｎウエル領域２０２、Ｐ型のシリコン基板１０１によるバーチカルな寄生ＰＮＰトランジスタがオンする。これによって、Ｐウエル領域２０１の電位降下が生じ、いわゆるラッチアップ現象を引き起こす。
【０００８】
高電源電圧回路部に十分なラッチアップ耐性を持たせるためにはウエルの深さを深くして寄生バイポーラ動作を抑える必要があり、またＮＭＯＳトランジスタとＰＭＯＳトランジスタ間のリーク電流を抑え、耐圧特性を確保するために、トレンチ分離部の分離幅を大きくとる必要があった。このため低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用すると高い集積度が要求される低電源電圧部の素子の集積度が低下するという問題点を有していた。
【０００９】
その改善策として、高電源電圧回路部のウエルの深さを低電源電圧回路部のウエルの深さよりも深くしたり、高電源電圧回路部のトレンチ分離部の分離幅を低電源電圧回路部のトレンチ分離幅に比べて広くしたりする例も提案されている。（例えば、特許文献１参照。）
【特許文献１】特開２０００−５８６７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述のようにトレンチ分離で素子分離した多電源電圧を使用する半導体装置においては、高電源電圧回路部に十分なラッチアップ耐性を持たせるためにはウエルの深さを深くして寄生バイポーラ動作を抑える必要があり、またＮＭＯＳトランジスタとＰＭＯＳトランジスタ間のリーク電流を抑え、反転耐圧特性を確保するために、トレンチ分離部の分離幅を大きくとる必要があった。このため低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用すると高い集積度が要求される低電源電圧回路部の素子の集積度が低下するという問題点を有していた。
【００１１】
また、高電源電圧回路部のウエルの深さを低電源電圧回路部のウエルの深さよりも深くしたり、高電源電圧回路部のトレンチ分離部の分離幅を低電源電圧回路部に比べて広くしたりする例も提案されているが製造工程が増加したり、分離幅が増大してコストアップに繋がるなどの問題点があった。
【課題を解決するための手段】
【００１２】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【００１３】
半導体基板上に高電源電圧回路部と低電源電圧回路部とを有し、高電源電圧回路部および低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタ、及び各素子を電気的に接続する配線を有する半導体装置において、ウエル領域の端部近傍に配置されたトレンチ分離領域の上部であって、配線の下部である領域に、配線の電位によって半導体基板の表面に寄生的に形成される反転層の発生を防止するための反転層形成防止電極を形成した。
【００１４】
また、反転層形成防止電極の電位は、その下部に位置する半導体基板の電位と同一にした。
【００１５】
さらに反転層形成防止電極の下部には電気的に接続された、半導体基板と同じ導電型の濃い不純物濃度領域からなるガードリング領域を設置し、半導体基板の電位を強固に固定し、またバイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止できるようにした。
【００１６】
これらの手段によって、工程の増加もなく高電源電圧回路部に十分な素子分離特性とラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。
【発明の効果】
【００１７】
以上説明したように、本発明によれば、半導体基板上に高電源電圧回路部と低電源電圧回路部とを有し、高電源電圧回路部および低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタ、及び各素子を電気的に接続する配線を有する半導体装置において、ウエル領域の端部近傍に配置されたトレンチ分離領域の上部であって、配線の下部である領域に、配線の電位によって半導体基板の表面に寄生的に形成される反転層の発生を防止するための反転層形成防止電極を形成した。
【００１８】
また、反転層形成防止電極の電位は、その下部に位置する半導体基板の電位と同一にした。
【００１９】
さらに反転層形成防止電極の下部には電気的に接続された、半導体基板と同じ導電型の濃い不純物濃度領域からなるガードリング領域を設置し、半導体基板の電位を強固に固定し、またバイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止できるようにした。
【００２０】
これらの手段によって、工程の増加もなく高電源電圧回路部に十分な素子分離特性とラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２１】
【実施例１】
【００２２】
図１は、本発明に係る半導体装置の高電源電圧回路部における第１の実施例を示す模式的断面図である。
【００２３】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第１ウエルとしてＰ型の低濃度不純物領域からなるＰウエル領域２０１および第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が隣接して形成されるており、Ｐウエル領域２０１の表面には、例えばＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１が、またＮウエル領域２０２の表面には例えばＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＰ型の高濃度不純物領域５０２が形成されており、その間には素子分離用のトレンチ分離領域３０１が形成されている。
【００２４】
Ｐウエル領域２０１上の素子分離用のトレンチ分離領域３０１上にはシリコン酸化膜などよりなる第１の絶縁膜６０１を介して、ＭＯＳ型トランジスタのゲート電極と同一の薄膜からなる多結晶シリコン薄膜やメタルなどからなるＮ型反転層形成防止電極７０１が、Ｎウエルとの接合面に沿うように形成されており、図示しないがその電位はＰウエル領域２０１と同一であるたとえばグランドレベルになるように固定接続されている。
【００２５】
Ｎウエル領域２０２上の素子分離用のトレンチ分離領域３０１上にはシリコン酸化膜などよりなる第１の絶縁膜６０１を介して、ＭＯＳ型トランジスタのゲート電極と同一の薄膜からなる多結晶シリコン薄膜やメタルなどからなるＰ型反転層形成防止電極７０２が、Ｐウエルとの接合面に沿うように形成されており、図示しないがその電位はＮウエル領域２０２と同一である、たとえば電源電圧になるように固定接続されている。
【００２６】
Ｎ型反転層形成防止電極７０１やＰ型反転層形成防止電極７０２の上部には第２の絶縁膜８０１を介して各素子を電気的に接続するためのアルミニウムなどからなる配線９０１が形成されている。
【００２７】
ここで、配線９０１に例えば３０ｖの高い電位が供給された場合には、Ｎ型反転層形成防止電極７０１が、配線９０１とＰウエル領域２０１の間に配置されており、その電位はＰウエル領域２０１と同一になるように固定されているため、高い電位が配線９０１に印加された場合でもＰウエル領域２０１の表面にＮ型の反転層を形成することはない。
【００２８】
また、配線９０１に例えば０ｖの低い電位が供給された場合には、たとえば３０ｖの高い電源電圧に固定されたＮウエル領域２０２表面との電位差が大きくなるため、Ｎウエル領域２０２の表面にＰ型の反転層が形成されてしまうことが懸念されるが、本発明によればＰ型反転層形成防止電極７０２が、配線９０１とＮウエル領域２０２の間に配置されており、その電位はＮウエル領域２０２と同一になるように固定されているため、Ｎウエル領域２０２に比べて相対的に低い電位が配線９０１に印加された場合でもＮウエル領域２０１の表面にＰ型の反転層を形成することはない。
【００２９】
以上の説明のとおり、本発明によって効果的に反転層の形成を防止し、それによって生じる恐れがあるラッチアップの発生も未然に防止することができる。
【００３０】
図１の例においては、第１の絶縁膜６０１を有する例を示したが、第１の絶縁膜６０１は必ずしも必要ではない。
【００３１】
また、半導体基板とウエル領域の組み合わせについて、図１の例では、第１導電型半導体基板としてＰ型のシリコン基板、第１ウエルとしてＰウエル、第２ウエルとしてＮウエルからなる例を示したが、第１導電型半導体基板としてＮ型のシリコン基板、第１ウエルとしてＮウエル、第２ウエルとしてＰウエルとした場合にも、図１の例の極性をそれぞれ逆にすればよい。
【００３２】
また、ウエル領域を一つだけ有する構造である、たとえば第１導電型半導体基板としてＰ型のシリコン基板、第２ウエルとしてＮウエルからなる場合は、Ｐ型のシリコン基板を図１の例におけるＰウエル領域２０１と読み替えれば同様の効果を奏することが可能であり、またその逆の組み合わせである、第１導電型半導体基板としてＮ型のシリコン基板、第２ウエルとしてＰウエルからなる例については、第１導電型半導体基板としてＮ型のシリコン基板、第１ウエルとしてＮウエル、第２ウエルとしてＰウエルとした場合と同様に逆の極性に置き換えればよい。
【００３３】
なお、図示は省略するが、本発明における半導体装置の低電源電圧回路部においては、動作電圧が低いため、寄生バイポーラ動作やラッチアップは発生しにくい。そのため上記の説明のような反転層形成防止電極は必要ないので高集積化が可能となる。
【実施例２】
【００３４】
図２は、本発明に係る半導体装置の高電源電圧回路部における第２の実施例を示す模式的断面図である。
【００３５】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第１ウエルとしてＰ型の低濃度不純物領域からなるＰウエル領域２０１および第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が隣接して形成されるており、Ｐウエル領域２０１の表面には、例えばＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１が、またＮウエル領域２０２の表面には例えばＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＰ型の高濃度不純物領域５０２が形成されており、その間には素子分離用のトレンチ分離領域３０１が形成されている。
【００３６】
図１の例と異なる点は、Ｐウエル領域２０１の表面には第１の絶縁膜６０１を介して形成されたＮ型反転層形成防止電極７０１の下部に、Ｎ型反転層形成防止電極７０１とコンタクト領域４１１を介して電気的に接続された、Ｐウエル２０１の電位を強固に固定し、バイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止するための、Ｐウエル２０１と同じ導電型の濃い不純物濃度領域からなるＰ型ガードリング領域４２１が形成されており、
またＮウエル領域２０２の表面には第１の絶縁膜６０１を介して形成されたＰ型反転層形成防止電極７０２の下部に、Ｐ型反転層形成防止電極７０２とコンタクト領域４１１を介して電気的に接続された、Ｎウエル２０２の電位を強固に固定し、バイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止するための、Ｎウエル２０２と同じ導電型の濃い不純物濃度領域からなるＮ型ガードリング領域４２２が形成されている点である。
【００３７】
Ｎ型反転層形成防止電極７０１やＰ型反転層形成防止電極７０２の上部には第２の絶縁膜８０１を介して各素子を電気的に接続するためのアルミニウムなどからなる配線９０１が形成されている。
【００３８】
ここで、配線９０１に例えば３０ｖの高い電位が供給された場合には、Ｎ型反転層形成防止電極７０１が、配線９０１とＰウエル領域２０１の間に配置されており、その下部に置かれたＰウエル２０１の電位を強固に固定し、バイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止するための、Ｐウエル２０１と同じ導電型の濃い不純物濃度領域からなるＰ型ガードリング領域４２１と電気的に接続しているため、その電位はＰウエル領域２０１と同一になるように固定されている。従って高い電位が配線９０１に印加された場合でもＰウエル領域２０１の表面にＮ型の反転層を形成することはない。
【００３９】
また、配線９０１に例えば０ｖの低い電位が供給された場合には、たとえば３０ｖの高い電源電圧に固定されたＮウエル領域２０２表面との電位差が大きくなるため、Ｎウエル領域２０２の表面にＰ型の反転層が形成されてしまうことが懸念されるが、本発明によればＰ型反転層形成防止電極７０２が、配線９０１とＮウエル領域２０２の間に配置されており、その下部に置かれたＮウエル２０２の電位を強固に固定し、バイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止するためのＮウエル２０２と同じ導電型の濃い不純物濃度領域からなるＮ型ガードリング領域４２２と電気的に接続しているため、その電位はＮウエル領域２０１と同一になるように固定されている。従ってＮウエル領域２０２に比べて相対的に低い電位が配線９０１に印加された場合でもＮウエル領域２０１の表面にＰ型の反転層を形成することはない。
【００４０】
図２の例では、図１の例に加えて、Ｐウエル２０１やＮウエル２０２の電位を強固に固定し、バイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止するための、ガードリングの役目を果たすＰ型ガードリング領域４２１とＮ型ガードリング領域４２２が形成されているため、図１の例に比べてラッチアップ耐性をさらに強化することができる。また、Ｐ型ガードリング領域４２１とＮ型ガードリング領域４２２はそれぞれＮ型反転層形成防止電極７０１とＰ型反転層形成防止電極７０２の下部に配置されるため、特別な占有面積を必要とせず、コストアップなどの不具合も生じない。
【００４１】
なお、半導体基板とウエル領域の組み合わせについては、図１の例と同様に、幾つかの組み合わせが考えられるが図１の例の説明をもって説明に代える。
【００４２】
その他の説明についても図１と同一の番号を付記することで説明に代える。
【００４３】
以上の説明のとおり、本発明によって工程の増加もなく高電源電圧回路部に十分な素子分離特性とラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明に係る半導体装置の高電源電圧回路部における第１の実施例を示す模式的断面図である。
【図２】本発明に係る半導体装置の高電源電圧回路部における第２の実施例を示す模式的断面図である。
【図３】従来の半導体装置の高電源電圧回路部の一部を示す模式的断面図である。
【符号の説明】
【００４５】
１０１ Ｐ型のシリコン基板
２０１ Ｐウエル領域
２０２ Ｎウエル領域
３０１ トレンチ分離領域
４１１ コンタクト領域
４２１ Ｐ型ガードリング領域
４２２ Ｎ型ガードリング領域
５０１ Ｎ型の高濃度不純物領域
５０２ Ｐ型の高濃度不純物領域
６０１ 第１の絶縁膜
７０１ Ｎ型反転層形成防止電極
７０２ Ｐ型反転層形成防止電極
８０１ 第２の絶縁膜
９０１ 配線
【特許請求の範囲】
【請求項１】
半導体基板上に高電源電圧回路部と低電源電圧回路部とを有し、前記高電源電圧回路部および前記低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、前記高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタ、及び各素子を電気的に接続する配線を有する半導体装置において、前記ウエル領域の端部近傍に配置された前記トレンチ分離領域の上部であって、前記配線の下部である領域に、前記配線の電位によって前記半導体基板の表面に寄生的に形成される反転層の発生を防止するための反転層形成防止電極が配置されていることを特徴とする半導体装置。
【請求項２】
前記高電源電圧回路部は、第１導電型半導体基板と、第１導電型の第１ウエル及び第２導電型の第２ウエルから成り、前記第１ウエルと前記第２ウエルの接合部において、前記第１ウエルと前記第２ウエルのそれぞれの端部であって、前記トレン分離領域の上部であって配線の下部である領域に、前記反転層形成防止電極を有する請求項１記載の半導体装置。
【請求項３】
前記第１ウエル上に形成された前記反転層形成防止電極の電位は、前記第１ウエルと等しく、前記第２ウエル上に形成された前記反転層形成防止電極の電位は、前記第２ウエルの電位と等しくされていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１ウエル上に形成された前記反転層形成防止電極の下部には、前記第１ウエル上に形成された前記反転層形成防止電極と電気的に接続された、前記第１ウエルの電位を強固に固定し、またバイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止するための、第１ウエルと同じ導電型の濃い不純物濃度領域からなるガードリング領域を有し、前記第２ウエル上に形成された前記反転層形成防止電極の下部には、前記第２ウエル上に形成された前記反転層形成防止電極と電気的に接続された、前記第２ウエルの電位を強固に固定し、またバイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止するための、第２ウエルと同じ導電型の濃い不純物濃度領域からなるガードリング領域を有することを特徴とする請求項２記載の半導体装置。
【請求項５】
前記高電源電圧回路部は、第１導電型半導体基板と、第２導電型の第２ウエルからなり、前記第１導電型半導体基板と第２ウエルの接合部付近において、前記第１導電型半導体基板と前記第２ウエルのそれぞれの端部であって、前記トレン分離領域の上部であって配線の下部である領域に、前記反転層形成防止電極を有することを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第１導電型半導体基板上に形成された前記反転層形成防止電極の電位は前記第１導電型半導体基板と等しく、前記第２ウエル上に形成された前記反転層形成防止電極の電位は、前記第２ウエルの電位と等しいことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１導電型半導体基板上に形成された前記反転層形成防止電極の下部には、前記第１導電型半導体基板上に形成された前記反転層形成防止電極と電気的に接続された、前記第１導電型半導体基板の電位を強固に固定し、またバイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止するための、第１導電型半導体基板と同じ導電型の濃い不純物濃度領域からなるガードリング領域を有し、前記第２ウエル上に形成された前記反転層形成防止電極の下部には、前記第２ウエル上に形成された前記反転層形成防止電極と電気的に接続された、前記第２ウエルの電位を強固に固定し、またバイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止するための、第２ウエルと同じ導電型の濃い不純物濃度領域からなるガードリング領域を有することを特徴とする請求項５記載の半導体装置。
【請求項８】
前記反転層形成防止電極は、前記高電源電圧回路部に形成された前記ＭＯＳ型トランジスタのゲート電極と同一の薄膜によって形成されていることを特徴とする請求項１ないし７のいずれか１項に記載の半導体装置。
【請求項１】
半導体基板上に高電源電圧回路部と低電源電圧回路部とを有し、前記高電源電圧回路部および前記低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、前記高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタ、及び各素子を電気的に接続する配線を有する半導体装置において、前記ウエル領域の端部近傍に配置された前記トレンチ分離領域の上部であって、前記配線の下部である領域に、前記配線の電位によって前記半導体基板の表面に寄生的に形成される反転層の発生を防止するための反転層形成防止電極が配置されていることを特徴とする半導体装置。
【請求項２】
前記高電源電圧回路部は、第１導電型半導体基板と、第１導電型の第１ウエル及び第２導電型の第２ウエルから成り、前記第１ウエルと前記第２ウエルの接合部において、前記第１ウエルと前記第２ウエルのそれぞれの端部であって、前記トレン分離領域の上部であって配線の下部である領域に、前記反転層形成防止電極を有する請求項１記載の半導体装置。
【請求項３】
前記第１ウエル上に形成された前記反転層形成防止電極の電位は、前記第１ウエルと等しく、前記第２ウエル上に形成された前記反転層形成防止電極の電位は、前記第２ウエルの電位と等しくされていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１ウエル上に形成された前記反転層形成防止電極の下部には、前記第１ウエル上に形成された前記反転層形成防止電極と電気的に接続された、前記第１ウエルの電位を強固に固定し、またバイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止するための、第１ウエルと同じ導電型の濃い不純物濃度領域からなるガードリング領域を有し、前記第２ウエル上に形成された前記反転層形成防止電極の下部には、前記第２ウエル上に形成された前記反転層形成防止電極と電気的に接続された、前記第２ウエルの電位を強固に固定し、またバイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止するための、第２ウエルと同じ導電型の濃い不純物濃度領域からなるガードリング領域を有することを特徴とする請求項２記載の半導体装置。
【請求項５】
前記高電源電圧回路部は、第１導電型半導体基板と、第２導電型の第２ウエルからなり、前記第１導電型半導体基板と第２ウエルの接合部付近において、前記第１導電型半導体基板と前記第２ウエルのそれぞれの端部であって、前記トレン分離領域の上部であって配線の下部である領域に、前記反転層形成防止電極を有することを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第１導電型半導体基板上に形成された前記反転層形成防止電極の電位は前記第１導電型半導体基板と等しく、前記第２ウエル上に形成された前記反転層形成防止電極の電位は、前記第２ウエルの電位と等しいことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１導電型半導体基板上に形成された前記反転層形成防止電極の下部には、前記第１導電型半導体基板上に形成された前記反転層形成防止電極と電気的に接続された、前記第１導電型半導体基板の電位を強固に固定し、またバイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止するための、第１導電型半導体基板と同じ導電型の濃い不純物濃度領域からなるガードリング領域を有し、前記第２ウエル上に形成された前記反転層形成防止電極の下部には、前記第２ウエル上に形成された前記反転層形成防止電極と電気的に接続された、前記第２ウエルの電位を強固に固定し、またバイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止するための、第２ウエルと同じ導電型の濃い不純物濃度領域からなるガードリング領域を有することを特徴とする請求項５記載の半導体装置。
【請求項８】
前記反転層形成防止電極は、前記高電源電圧回路部に形成された前記ＭＯＳ型トランジスタのゲート電極と同一の薄膜によって形成されていることを特徴とする請求項１ないし７のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００８−２０５０５３（Ｐ２００８−２０５０５３Ａ）
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願番号】特願２００７−３７２２６（Ｐ２００７−３７２２６）
【出願日】平成１９年２月１７日（２００７．２．１７）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願日】平成１９年２月１７日（２００７．２．１７）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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