【課題】バラスト抵抗の幅を広げることなく、バラスト抵抗の許容電流量を大きくする
【解決手段】バラスト抵抗２００を構成する抵抗２１０の少なくとも一つは、第１抵抗２１２及び第２抵抗２１４を有している。第１抵抗２１２は、保護素子１００内で電流が流れる方向である第１の方向（図１ではＸ方向）に延伸している。第２抵抗２１４は、第１抵抗２１２に並列に接続され、第１の方向に延伸している。そして第２抵抗２１４は、第１抵抗２１２と同一直線上に位置している。 （もっと読む）

【課題】回路誤動作を防止できる半導体装置を提供する。
【解決手段】低電位基準回路部ＬＶおよび高電位基準回路部ＨＶを構成する絶縁分離された半導体素子の外周に、ｎ型ガードリング４２ｃ等を形成する。また、活性層２ｃにて構成されるｎ^-型層４２ａ等の中にｐ型ウェル４２ｄ等を形成し、このｐ型ウェル４２ｄ内に半導体素子を形成する。また、外部電源６１に接続されるラインを電源供給ラインとガードリング端子固定ラインとを分岐し、電源供給ラインの電流が流れないガードリング端子固定ラインに抵抗６３を備えることで、バイパスコンデンサ６４をディスクリート部品としなくても良い回路構成とする。 （もっと読む）

【課題】従来の素子の作製プロセスに特別なプロセスを追加することなく、端面で発生した電子が画素部に混入することによって生じるノイズを低減することができる裏面照射型固体撮像素子及びそれを備えた撮像装置を提供する。
【解決手段】裏面照射型固体撮像素子１００は、画素領域２０、ｐウエル３０、ｎガードリング４０、ｐガードリング５０、端面１０３〜１０６を有し、画素領域２０から各端面１０３〜１０６に向かって、画素領域２０を囲むように、ｐウエル３０、ｎガードリング４０及びｐガードリング５０が順次形成され、ｐウエル３０にはｐウエル端子３１、ｎガードリング４０にはｎガードリング端子４１、ｐガードリング５０にはｐガードリング端子５１が、それぞれ設けられ、各端子に印加される電圧が、ｎガードリング端子電圧＞ｐウエル端子電圧≧ｐガードリング端子電圧≧裏面端子電圧の関係を有する。 （もっと読む）

【課題】電源供給が遮断されるＩＯ領域が存在する場合でも、ランダムロジック領域内でのラッチアップの発生を防止するガードバンドセル及びガードバンドを提供すること。
【解決手段】本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１を有する。また、本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１の上に形成された、Ｎウェル層と同じ導電型であるＮ型ガードバンド拡散層ＮＧＢ１を有する。Ｎ型ガードバンド拡散層ＮＧＢ１は、十分な低抵抗の配線により、ランダムロジック領域２の電源電位と接続される。 （もっと読む）

【課題】不要な寄生素子の影響を排除できる低容量の過渡電圧保護素子を提供する。
【解決手段】半導体基板上に第１のエピタキシャル層２１０を形成し、第１のエピタキシャル層の表面近傍に埋め込み層２２０を形成し、埋め込み層上に第２のエピタキシャル層２１１を形成し、第２のエピタキシャル層内に第１のディープ拡散層２５０を形成し、第１のディープ拡散層内にツェナーダイオードを形成し、ツェナーダイオードから離れた位置に第１のＰＮダイオードを形成し、ツェナーダイオードは第１の分離層２４０により分離されており、第１のＰＮダイオードは第２の分離層２４１で分離されており、ツェナーダイオードと第１のＰＮダイオードが埋め込み層を経由して逆方向に直列接続されることにより、不要な寄生素子の影響を排除でき、かつ低容量の過渡電圧保護素子を実現する。 （もっと読む）

【課題】小さな面積で電源端子との間に保護素子が設けられていないオープンドレイン信号端子のＥＳＤ保護を図る半導体装置を提供する。
【解決手段】第１導電型ウェルの表面にソースが第２の電源に接続され、ドレインがオープンドレイン信号端子に接続された第２導電型ＭＩＳトランジスタを設ける。ＭＩＳトランジスタの電流が流れる方向と並行にＭＩＳトランジスタの両側に第２導電型の第１領域を設け、オープンドレイン信号端子に接続する。その全体を第２の電源に接続された第１導電型ガードリングで囲い、さらにその外側を第１の電源に接続された第２導電型ガードリングで囲う。 （もっと読む）

【課題】半導体基板の主面上に素子形成領域を取り囲むように形成されたスリットを有する半導体装置の信頼性を向上させることのできる技術を提供する。
【解決手段】ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面を露出するように形成された開口部３１の側面と、ガードリングＧＲの周りを囲み、その底部がバリア絶縁膜２２を突き抜けないように第１パッシベーション膜３０、接着用絶縁膜２９、および層間絶縁膜２３に形成されたスリットＳＬの内壁（側面と底面）とを第２パッシベーション膜３２により覆う。 （もっと読む）

【課題】内包されるダイオードの電気的特性を直接かつ簡便に測定することが可能な半導体装置および当該半導体装置に関する測定方法を提供する。
【解決手段】半導体装置は、ｎ^-層６およびｐ^-層７と、ガードリング１２と、チャネルストッパ領域１４と、等電位アルミ１５と、コレクタ電極８とを備える。チャネルストッパ領域１４は、ガードリング１２の外周側に位置するように、半導体基板の主表面に形成される。等電位アルミ１５は、チャネルストッパ領域１４に電気的に接続される。コレクタ電極８は、半導体基板の裏面上に形成される。半導体基板は、ｐ^-層７とｎ^-層６とを含む。ｐ^-層７は、コレクタ電極８と電気的に接続される。ｎ^-層６は、ｐ^-層７と直接接触し、チャネルストッパ領域１４と直接接触する。等電位アルミ１５はチャネルストッパ電極１６を含む。 （もっと読む）

【課題】高耐圧の内部素子をＥＳＤの過電流ノイズとラッチアップ試験の過電流ノイズから保護する静電保護回路装置を提供する。
【解決手段】ＥＳＤ保護素子のガードリングとラッチアップ試験の過電流ノイズから保護するラッチアップ保護ダイオードのカソードを共有することにより、ＥＳＤの過電流ノイズとラッチアップ試験の過電流ノイズの両方のノイズから、内部回路を保護しつつ、静電保護回路装置のサイズ縮小を図ることができる。 （もっと読む）

【課題】隣接する保護装置を備える半導体装置において、クロストークノイズの低減を実現する。
【解決手段】本発明に係る半導体装置に備えられた隣接位置に配置される保護装置５０Ａ，５０Ｂは、第１導電型半導体基板１と、第１導電型ウェル１２と、保護対象の回路の端子に接続された第２導電型の第１の領域２２、２１ｃと、第１の電圧が印加される、第２導電型の第２の領域２１ｂ、２１ｄと、第１導電型ウェル１２を囲むように形成された第２導電型ガードリングウェル２３と、ガードリングウェル２３の深層部に接触し、第１の領域２２、２１ｃに接触せずに隣接して形成された第２導電型深層領域２４と、第１導電型ウェル１２よりも不純物濃度が高く、第２導電型深層領域２４より下層に配置され、第１の領域２２の下層から、少なくともその近傍領域の第２導電型深層領域２４までに亘って形成された第１導電型深層領域１４とを備える。 （もっと読む）

【課題】デジタル領域とアナログ領域とが混載された半導体装置におけるデジタル領域からアナログ領域へのノイズ伝搬を効果的に抑制する。
【解決手段】デジタル領域１２０とアナログ領域１３０とが混載された半導体装置１００は、平面視でデジタル領域１２０およびアナログ領域１３０の外周を取り囲む環状のシールリング１４０と、シールリング１４０で囲まれた領域内で、デジタル領域１２０とアナログ領域１３０との間に設けられ、アナログ領域１３０をデジタル領域１２０から隔離するとともに、シールリング１４０に電気的に接続されたガードリング１５０と、ガードリング１５０と当該ガードリング近傍で電気的に接続された電極パッド１６０ａとを含む。電極パッド１６０ａは、外部の接地端子（１８０ａ）に接続されて接地電位とされている。 （もっと読む）

【課題】耐圧の安定化をはかることができる半導体装置を提供する。
【解決手段】半導体装置２０は、主表面１ａに素子形成領域１４を有する半導体基板１と、ガードリング２ｂ，２ｃ，２ｄ，２ｅと、ガードリング電極７ｂ，７ｃ，７ｄ，７ｅと、チャネルストッパ領域３と、チャネルストッパ電極７ｆと、半導体基板１上に絶縁状態で配置されたフィールドプレート９ａ，９ｂ，１０とを備え、フィールドプレート９ａ，９ｂ，１０は、半導体基板１の主表面１ａとガードリング電極７ｅとの間に位置する第１の部分９ａと、半導体基板１の主表面１ａとチャネルストッパ電極７ｆとの間に位置する第２の部分９ｂとを含み、第１の部分９ａは、平面視においてガードリング電極７ｅと重なり合う部分９１を有し、第２の部分９ｂは、平面視においてチャネルストッパ電極７ｆと重なり合う部分９２を有している。 （もっと読む）

【課題】ＭＯＳＦＥＴとＳＢＤとを同じ基板に形成したＳｉＣ半導体装置において製造工程の簡略化を図る。
【解決手段】外周領域のメサ構造部１４を構成するための凹部とＳＢＤ２０のコンタクト用トレンチ２１とを同じ工程で形成する。これにより、ＳＢＤ２０の形成工程の一部を他の部分の形成工程と同時に行うことが可能となり、ＳＢＤ２０を形成するためだけにのみ必要な工程を少なくできる。したがって、ＭＯＳＦＥＴとＳＢＤ２０とを同じ基板に形成するＳｉＣ半導体装置において、製造工程の簡略化を図ることが可能となる。 （もっと読む）

【課題】論理回路に向けた製造プロセスで製造できるパワーＭＯＳＦＥＴ及び論理回路を有する半導体装置を提供する
【解決手段】半導体装置は、パワーＭＯＳと論理回路とを有する。第１領域が第１方向及び第１方向と直交する第２方向に並んで複数個配置され、周囲にガードリング領域が設けられて第２領域が構成され、更に第２領域が第１方向及び第２方向に並んで複数個配置されて第３領域で構成される。第１領域は、第１方向に延長され、第２方向に並んで配置された複数のゲート電極及びソース，ドレインを有する複数のＭＯＳＦＥＴ及びバックゲート領域及びそれぞれを相互に接続する第１配線層を有する。第３領域において、第２方向に延長されてそれぞれ相互に接続する第１配線層同士を接続する第２配線層、第１方向に延長されて第２配線層同士を接続する第３配線層とが設けられてパワーＭＯＳＦＥＴが形成される。 （もっと読む）

入力／出力（「Ｉ／Ｏ」）回路（１００）は、シリサイドブロック（１０２）を用いて入力ピン（１１０）に結合された第１のＮチャネル金属酸化物半導体（「ＮＭＯＳ」）電界効果トランジスタ（「ＦＥＴ」）（１０４）を有する。第１のＰチャネル金属酸化物半導体（「ＰＭＯＳ」）ＦＥＴ（１０６）はこの入力ピンに直接結合され、そのＮウェルはＥＳＤウェルバイアス回路（１２４）に電気的に結合される。ＮＭＯＳ低電圧差動信号（「ＬＶＤＳ」）ドライバ（２２２）も入力ピンに直接接続され、このドライバはカスケード接続されたＮＭＯＳ ＦＥＴ（２２４，２２６）を有する。ＬＶＤＳドライバの第１のＮＭＯＳ ＦＥＴ（２２４）は、接地に電気的に結合された第１のＰタップガードリング（３０８）およびＥＳＤウェルバイアスに結合されたＮウェルガードリング（３１２）の中に作られる。ＬＶＤＳドライバの第２のＮＭＯＳ ＦＥＴ（２２６）は接地に電気的に接続された第２のＰタップガードリング（３２４）の中に作られる。
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【課題】電流利得のばらつきを低減することができる半導体装置を提供する。
【解決手段】第１導電型の半導体基体１と、この半導体基体１の表面の一部に形成された、バイポーラトランジスタの第２導電型のコレクタ層２と、このコレクタ層２の一部に形成された、バイポーラトランジスタの第１導電型のベース層６と、このベース層６の一部に形成された、バイポーラトランジスタの第２導電型のエミッタ層７と、このエミッタ層７の直下の領域を除いた部分の半導体基体１に形成された、第１導電型の半導体層９とを含む半導体装置を構成する。 （もっと読む）

【課題】ＰＮＰＮ寄生サイリスタによるラッチアップ現象を防止する。
【解決手段】Ｐ型半導体基板５０ｐに形成されたＮウェル５１ｎ内に設けられ、外部端子に接続されたＰＭＯＳトランジスタ２４と、ＰＭＯＳトランジスタ２４に隣接して配置され、一端及び他端に電源電位ＶＤＤＱ及び接地電位ＶＳＳＱがそれぞれ供給されるＭＯＳゲート容量４１とを備え、ＰＭＯＳトランジスタ２４とＭＯＳゲート容量４１によって構成されるＰＮＰＮ寄生サイリスタのカソードとなるＮ型拡散層５２ｎが電源電位ＶＤＤＱに固定されている。これにより、ＰＮＰＮ寄生サイリスタはオンすることができないことから、ラッチアップ現象により素子が破壊されるという問題がなくなる。 （もっと読む）

【課題】ＥＳＤ耐量を向上させることが可能な半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、Ｐ型基板１１１と、Ｐ型基板１１１の表面部分に形成された第１のＰ型ウェル領域１０５ａと、第１のＰ型ウェル領域１０５ａ内に形成された保護トランジスタ１１７と、第１のＰ型ウェル領域１０５ａを囲むように形成された第２のＰ型ウェル領域１０５ｂと、第２のＰ型ウェル領域１０５ｂ内の表面部分に形成されたＰ型半導体拡散領域１０２と、第１のＰ型ウェル領域１０５ａと第２のＰ型ウェル領域１０５ｂとの間に形成され、これらとそれぞれ所定の間隔をあけて形成されたＮ型ウェル１１２と、第１のＰ型ウェル領域１０５ａとＮ型ウェル１１２との間及び第２のＰ型ウェル領域１０５ｂとＮ型ウェル１１２との間にそれぞれ形成され、第１のＰ型ウェル領域１０５ａ、第２のＰ型ウェル領域１０５ｂよりも不純物濃度が低いＰ型基板１１１とを備える。 （もっと読む）

半導体素子用のガードリング構造。ガードリング構造は、第１層および第１層の上面に第２層を有する半導体積層体と、第１層内に形成されたゲート構造と、第１層内に形成されたガードリングとを有する。第２層は、第１層のドーパント濃度よりも高いドーパント濃度を有する。ゲートおよびガードリングは、単一のマスクを用いて同時に形成される。
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【課題】ノイズ対策による耐圧低下を抑制し、かつ、高速動作できること。
【解決手段】ｐ型半導体基板５１上に形成されたディープｎ型ウェル５３と、ディープｎ型ウェル５３上に形成されたｐ型ウェル５６と、ｐ型ウェル５６内に形成されたｐ型半導体領域５８と、ｐ型半導体領域５８よりもｐ型ウェル５６の表面側に形成されたｎ型半導体ソース領域６０ｂ及びｎ型半導体ドレイン領域６０ａと、ｐ型半導体領域５８とドレイン領域６０ａとの間においてドレイン領域６０ａと接触して形成され、ｐ型ウェル５６よりもｐ型不純物濃度が低濃度である第１の低濃度ｐ型半導体領域５７ｂと、ソース領域６０ｂとドレイン領域６０ａとの間に形成されたゲート電極５９ｎと、を備える半導体装置である。 （もっと読む）