半導体装置、光ディスク装置
【課題】電流利得のばらつきを低減することができる半導体装置を提供する。
【解決手段】第１導電型の半導体基体１と、この半導体基体１の表面の一部に形成された、バイポーラトランジスタの第２導電型のコレクタ層２と、このコレクタ層２の一部に形成された、バイポーラトランジスタの第１導電型のベース層６と、このベース層６の一部に形成された、バイポーラトランジスタの第２導電型のエミッタ層７と、このエミッタ層７の直下の領域を除いた部分の半導体基体１に形成された、第１導電型の半導体層９とを含む半導体装置を構成する。
【解決手段】第１導電型の半導体基体１と、この半導体基体１の表面の一部に形成された、バイポーラトランジスタの第２導電型のコレクタ層２と、このコレクタ層２の一部に形成された、バイポーラトランジスタの第１導電型のベース層６と、このベース層６の一部に形成された、バイポーラトランジスタの第２導電型のエミッタ層７と、このエミッタ層７の直下の領域を除いた部分の半導体基体１に形成された、第１導電型の半導体層９とを含む半導体装置を構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタを有する半導体装置、並びに、この半導体装置を備えた光ディスク装置に係わる。
【背景技術】
【０００２】
従来の一般的なバイポーラトランジスタの構造（断面図）を、図６に示す。
この構造では、Ｐ型の半導体基板５１の表面に、バイポーラトランジスタが形成されている（同様の構造は、例えば、特許文献１を参照）。
Ｐ型の半導体基板５１の濃度は、１×１０１５［１／ｃｍ３］程度とされる。
【０００３】
ところで、バイポーラトランジスタにおいて、基板濃度によりデバイス特性が変動するため、ＩＣの用途により、基板濃度を変える必要がある。
例えば、フォトダイオードを形成するＰＤＩＣプロセスにおいては、空乏層幅を広げ、寄生容量を低減させるために、基板濃度、もしくは、基板上に形成したエピタキシャル層の濃度を低減させる必要がある。また、例えば、インダクタを形成するＲＦプロセスにおいては、インダクタのＱ値を上げるために、基板濃度、もしくは、基板上に形成したエピタキシャル層の濃度を低減させる必要がある。
【０００４】
基板濃度を低減したバイポーラトランジスタの構造（断面図）を、図７に示す。
この構造では、Ｐ型の低濃度（Ｐ−）の半導体基板６１上に、バイポーラトランジスタが形成されている（同様の構造は、例えば、特許文献２や特許文献３を参照）。
しかし、この構造では、コレクタ層６２の下部のＰ型半導体層（基板６１）の濃度が非常に薄いため、コレクタ−コレクタ間のリーク電流が大きくなる問題や、基板電位が持ち上がってしまう問題が発生する。また、リーク電流を低減するために、コレクタ−コレクタ間のアイソレーション幅を広くすると、セルピッチが広くなってしまう。
【０００５】
これらの問題は、図８に断面図を示すように、Ｐ型の低濃度半導体基板７１の上に、より濃度の高いＰ型半導体層７９をウエハ全面に形成することにより、回避することが可能である。
即ち、Ｐ型半導体層７９を形成することにより、コレクタ−コレクタ間の濃度が高まるため、コレクタ−コレクタ間のリーク電流が低減する。また、コレクタ層７２の下部のＰ型半導体層の濃度が高くなるため、基板電位の上昇を抑えることができる。
【０００６】
【特許文献１】特開平５−２１８３１４号公報
【特許文献２】特開平５−２５１６７９号公報（図１）
【特許文献３】特開平５−２９９４２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図６に示した構造を製造する際には、エミッタ領域直下のみに着目すると、コレクタ層５２、ベース層５６を形成するために、計２回のイオン注入が行われている。
同様に、図７に示した構造を製造する際には、エミッタ領域直下のみに着目すると、コレクタ層６２、ベース層６６を形成するために、計２回のイオン注入が行われている。
【０００８】
一方、図８に示した構造を製造する際には、エミッタ領域直下のみに着目すると、Ｐ型半導体層７９、コレクタ層７２、ベース層７６を形成するために、計３回のイオン注入が行われる。即ち、Ｐ型半導体層７９を設けたことにより、図７や図８に示した構成と比較して、エミッタ領域直下へのイオン注入の回数が１回増えている。
【０００９】
バイポーラトランジスタの電流利得は、ベース領域の幅や濃度によって、大きく変動する。また、エミッタ領域へのイオン注入の回数が増えることは、ベース領域の幅や濃度のばらつき要因となり得る。
そのため、エミッタ領域へのイオン注入の回数が増えることにより、電流利得のばらつきが増加する要因が増えてしまう、という問題があった。
【００１０】
上述した問題の解決のために、本発明においては、電流利得のばらつきを低減することができる半導体装置及び、この半導体装置を備えた光ディスク装置を提供するものである。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、バイポーラトランジスタを有する半導体装置である。そして、第１導電型の半導体基体の表面の一部に形成された第２導電型のコレクタ層と、コレクタ層の一部に形成された第１導電型のベース層と、ベース層の一部に形成された第２導電型のエミッタ層とを含んでバイポーラトランジスタが構成されている。さらに、半導体基体及びバイポーラトランジスタに加えて、エミッタ層の直下の領域を除いた部分の半導体基体に形成された第１導電型の半導体層を含む。
【００１２】
上述の本発明の半導体装置の構成によれば、第１導電型の半導体層が、エミッタ層の直下の領域を除いた部分の半導体基体に形成されているので、エミッタ層の直下には第１導電型の半導体層が形成されていない。これにより、第１導電型の半導体層をウエハ全面に形成した構成と比較して、半導体装置を製造する際に、エミッタ層及びその付近のエミッタ領域へのイオン注入の回数を低減することができる。
【００１３】
本発明の光ディスク装置は、光ディスクに対して、記録及び／又は再生を行うものでありバイポーラトランジスタとフォトダイオードとを有する半導体装置を含む光ピックアップと、光ディスクを回転駆動させる駆動部とを含む。
光ピックアップの半導体装置は、前記本発明の半導体装置の構成のバイポーラトランジスタを有する。また、第１導電型の半導体基体が半導体層とその上の半導体エピタキシャル層とから構成され、フォトダイオードが半導体エピタキシャル層の表面に形成された第２導電型の半導体層と半導体エピタキシャル層とにより構成されている。さらに、フォトダイオードでは、第１導電型の半導体層が、第２導電型の半導体層の直下を除いた領域の半導体基体に形成されている。
【００１４】
上述の本発明の光ディスク装置の構成によれば、光ピックアップの半導体装置が、前記本発明の半導体装置の構成のバイポーラトランジスタを有する。これにより、バイポーラトランジスタのエミッタ層及びその付近のエミッタ領域へのイオン注入の回数を低減することができる。
また、フォトダイオードでは、第１導電型の半導体層が、第２導電型の半導体層の直下を除いた領域の半導体基体に形成されているので、第２導電型の半導体層の直下では第１導電型の半導体層が形成されていない。これにより、第１導電型の半導体層をウエハ全面に形成した構成と比較して、第２導電型の半導体層の直下の層（半導体エピタキシャル層）の濃度を低くして、ＰＩＮダイオードのＩ層として機能させることができる。
【発明の効果】
【００１５】
上述の本発明の半導体装置によれば、半導体装置を製造する際に、エミッタ層及びその付近のエミッタ領域へのイオン注入の回数を低減することができるので、バイポーラトランジスタの電流利得のばらつきを低減することができる。
従って、信頼性の高い半導体装置を、安定して歩留まり良く製造することが可能になる。
【００１６】
上述の本発明の光ディスク装置によれば、光ピックアップの半導体装置において、バイポーラトランジスタの電流利得のばらつきを低減することができる。
また、光ピックアップの半導体装置において、フォトダイオードの部分で、ＰＩＮ型フォトダイオードを構成することにより、寄生容量を小さくすることや、空乏層を広げて感度を向上することが可能になる。
従って、光ディスク装置において、光ピックアップの動作が安定した信頼性の高い装置を実現すると共に、光ディスクからの信号に対する感度を高くすることが可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．本発明の半導体装置の第１の実施の形態
２．本発明の半導体装置の第２の実施の形態
３．本発明の半導体装置の第３の実施の形態
４．本発明の半導体装置の第４の実施の形態
５．本発明の光ディスク装置の実施の形態
【００１８】
＜１．本発明の半導体装置の第１の実施の形態＞
本発明の半導体装置の第１の実施の形態の概略構成図（断面図）を、図１に示す。
図１に示すように、第１導電型（この場合はＰ型）の低濃度（Ｐ−）の半導体基板１の表面付近に、バイポーラトランジスタが形成されて成る。
半導体基板１の表面付近に、バイポーラトランジスタのコレクタとして、第２導電型（この場合はＮ型）のコレクタ層２が形成されている。
コレクタ層２の上に、バイポーラトランジスタのベースとして、第１導電型（Ｐ型）のベース層６が形成されている。また、コレクタ層２の右上に、コレクタ取り出し領域である、第２導電型（Ｎ型）のウエル層３が形成されている。
さらに、バイポーラトランジスタのエミッタとして、ベース層６の一部の表面に、第２導電型（Ｎ型）のエミッタ層７が形成されている。
エミッタ層７の上には、プラグ層を介して、エミッタ電極８Ｅが接続されている。
ベース層６の上には、プラグ層を介して、ベース電極８Ｂが接続されている。
Ｎ型のウエル層３の上には、プラグ層を介して、コレクタ電極８Ｃが接続されている。
それぞれのプラグ層は、図示しない絶縁層を貫通する穴内を導電材料で埋めて形成されている。
バイポーラトランジスタの外側の部分、並びに、ベース層６とＮ型のウエル層３との間の部分には、半導体基板１の表面に、ＬＯＣＯＳ（局所酸化）によって形成された素子分離層５が設けられている。
素子分離層５の下には、第１導電型（Ｐ型）のウエル層４が形成されている。
【００１９】
本実施の形態の半導体装置においては、図８に示した構成と同様に、Ｎ型のコレクタ層２及びＰ型のウエル層４とＰ−の半導体基板１との間にＰ型半導体層９を設けているが、図８に示した構成とはＰ型半導体層９が形成されている領域が異なっている。
即ち、図１と図８とを比較するとわかるように、本実施の形態の半導体装置では、エミッタ領域（エミッタ層７及びその付近）の直下の部分には、Ｐ型半導体層９を設けていない構造となっている。そして、エミッタ領域を除いた、ベース層６の直下の部分には、Ｐ型半導体層９が形成されている。
このような構成としたことにより、エミッタ領域（エミッタ層７及びその付近）へのイオン注入の回数を、図８に示した構成の３回から２回に減らすことができる。また、エミッタ領域の直下の部分以外のＰ型層の濃度を高くすることができる。
【００２０】
本実施の形態の半導体装置は、次のようにして、製造することができる。
まず、第１導電型（Ｐ型）の低濃度（Ｐ−）の半導体基板１の、エミッタ領域の直下を除いた領域に、Ｐ型半導体層９を形成する。Ｐ型半導体層９は、コレクタ層２よりも深い位置に形成するため、高エネルギーでのイオン注入により形成する。例えば、ボロンを２［ＭｅＶ］、２×１０１１［１／ｃｍ２］の条件でイオン注入することにより、Ｐ型半導体層９を形成する。なお、エミッタ領域の直下における、Ｐ型半導体層９のイオン注入を行わない領域は、不純物の側方への拡散を考慮して、エミッタ層７よりも水平方向に拡げる。
次に、例えば、リンを２［ＭｅＶ］、２×１０１３［１／ｃｍ２］の条件でイオン注入することにより、コレクタ層２を形成する。
次に、コレクタ取出し領域に、例えば、リンを１［ＭｅＶ］、５×１０１２［１／ｃｍ２］の条件でイオン注入することにより、Ｎ型のウエル層３を形成する。
さらに、素子分離層５を後に形成するアイソレーション領域に、例えば、ボロンを６００［ｋｅＶ］、３×１０１２［１／ｃｍ２］の条件でイオン注入することにより、Ｐ型のウエル層４を形成する。なお、Ｎ型のウエル層３及びＰ型のウエル層４は、ＭＯＳトランジスタのウエル層を兼用することが可能である。
続いて、コレクタ層２の表面に、イオン注入によりベース層６を形成する。さらに、ベース層６の一部の表面に、イオン注入によりエミッタ層７を形成する。
次に、Ｎ型のウエル層３、ベース層６、エミッタ層７にそれぞれ接続して、プラグ層を形成する。さらに、プラグ層に接続して、コレクタ電極８Ｃ、ベース電極８Ｂ、エミッタ電極８Ｅを形成する。
このようにして、図１に示した半導体装置を製造することができる。
【００２１】
上述した本実施の形態の半導体装置の構成によれば、Ｐ型半導体層９をエミッタ領域の直下を除いた領域に形成しているので、エミッタ領域の直下にはＰ型半導体層９を形成しない。これにより、エミッタ領域へのイオン注入の回数を減らすことができ、バイポーラトランジスタの電流利得ばらつきを低減させることが可能となる。
また、エミッタ領域の直下を除いた領域では、Ｐ型半導体層９を形成していることにより、Ｐ型層の濃度を高くして、コレクタ−コレクタ間のリーク電流が発生する問題や基板電位が持ち上がる問題を回避することができる。特に、図１に示すように、エミッタ領域を除いたベース層６の直下の部分にＰ型半導体層９を形成することにより、コレクタ−コレクタ間のリーク電流を効果的に低減することができる。
【００２２】
＜２．本発明の半導体装置の第２の実施の形態＞
本発明の半導体装置の第２の実施の形態の概略構成図（断面図）を、図２Ａ及び図２Ｂに示す。図２Ａはバイポーラトランジスタの部分の断面図を示し、図２Ｂはフォトダイオードの部分の断面図を示している。
即ち、本実施の形態は、基板上にバイポーラトランジスタとフォトダイオードを同時に形成する、いわゆるＰＤＩＣプロセスを想定している。
【００２３】
図２Ａに示すように、第１導電型（Ｐ型）の高濃度の半導体基板１０の上に、第１導電型（Ｐ型）の低濃度（Ｐ−）の半導体エピタキシャル層１１が形成され、この半導体エピタキシャル層１１の表面付近に、バイポーラトランジスタが形成されて成る。
半導体エピタキシャル層１１の表面付近に、バイポーラトランジスタのコレクタとして、第２導電型（Ｎ型）のコレクタ層１２が形成されている。
コレクタ層１２の上に、バイポーラトランジスタのベースとして、第１導電型（Ｐ型）のベース層１６が形成されている。また、コレクタ層１２の右上に、コレクタ取り出し領域である、第２導電型（Ｎ型）のウエル層１３が形成されている。
さらに、バイポーラトランジスタのエミッタとして、ベース層１６の一部の表面に、第２導電型（Ｎ型）のエミッタ層１７が形成されている。
エミッタ層１７の上には、プラグ層を介して、エミッタ電極１８Ｅが接続されている。
ベース層１６の上には、プラグ層を介して、ベース電極１８Ｂが接続されている。
Ｎ型のウエル層１３の上には、プラグ層を介して、コレクタ電極１８Ｃが接続されている。
それぞれのプラグ層は、図示しない絶縁層を貫通する穴内を導電材料で埋めて形成されている。
バイポーラトランジスタの外側の部分、並びに、ベース層１６とＮ型のウエル層１３との間の部分には、半導体エピタキシャル層１１の表面に、ＬＯＣＯＳ（局所酸化）によって形成された素子分離層１５が設けられている。
素子分離層１５の下には、第１導電型（Ｐ型）のウエル層１４が形成されている。
【００２４】
図２Ｂに示すように、フォトダイオードの部分では、半導体エピタキシャル層１１の表面に、フォトダイオードを構成する第１導電型（Ｎ型）のカソード層２０が形成されている。
半導体エピタキシャル層１１のカソード層２０の周囲の部分には、素子分離層１５が設けられている。
また、カソード層２０の直下の領域を除いて、図２Ａと同じＰ型のウエル層１４が形成されている。このＰ型のウエル層１４は、図２Ａの左側の部分で、半導体エピタキシャル層１１の表面まで形成されている。
半導体エピタキシャル層１１の表面まで形成された、Ｐ型のウエル層１４の上には、プラグ層を介して、アノード電極１８Ａが接続されている。
カソード層２０の上には、プラグ層を介して、カソード電極１８Ｃａが接続されている。
【００２５】
なお、半導体エピタキシャル層１１の濃度は、１×１０１５［１／ｃｍ３］以下とすることが好ましい。より好ましくは、半導体エピタキシャル層１１の濃度を、１×１０１４［１／ｃｍ３］程度の低い濃度とする。
このようにＰ型の半導体エピタキシャル層１１の濃度を低くすることにより、半導体エピタキシャル層１１をＰＩＮ型フォトダイオードのＩ層として機能させることができる。
【００２６】
そして、バイポーラトランジスタの部分及びフォトダイオードの部分に、それぞれ、Ｐ型半導体層１９が形成されている。
このＰ型半導体層１９は、バイポーラトランジスタの部分では、第１の実施の形態のＰ型半導体層９と同様に、エミッタ領域（エミッタ層１７及びその付近）の直下の部分には設けられていない。
一方、フォトダイオードの部分では、カソード層２０の直下を避けて、Ｐ型半導体層１９が形成されている。
【００２７】
このような構成としたことにより、エミッタ領域へのイオン注入の回数を、図８に示した構成の３回から２回に減らすことができる。また、エミッタ領域の直下の部分以外のＰ型層の濃度を高くすることができる。
さらに、フォトダイオードの部分でも、Ｐ型半導体層１９を全面的に形成した場合と比較して、フォトダイオードの下層のＰ型層の濃度を十分に低くすることができる。
【００２８】
本実施の形態の半導体装置は、次のようにして、製造することができる。
まず、第１導電型（Ｐ型）の高濃度の半導体基板１０の表面に、Ｐ型の低濃度（Ｐ−）の半導体エピタキシャル層１１を形成する。Ｐ型の低濃度の半導体エピタキシャル層１１は、ＰＩＮ型フォトダイオードのＩ層としての役割を持つため、充分に低濃度、例えば１×１０１４［１／ｃｍ３］程度の濃度に形成する。
次に、エミッタ領域の直下、及び、フォトダイオードの受光部を除いた領域に、Ｐ型半導体層１９を形成する。Ｐ型半導体層１９は、コレクタ層１２よりも深い位置に形成するため、高エネルギーでのイオン注入により形成する。例えば、ボロンを２［ＭｅＶ］、２×１０１１［１／ｃｍ２］の条件でイオン注入することにより、Ｐ型半導体層１９を形成する。なお、エミッタ領域の直下における、Ｐ型半導体層１９のイオン注入を行わない領域は、不純物の側方への拡散を考慮して、エミッタ層１７よりも水平方向に拡げる。
次に、例えば、リンを２［ＭｅＶ］、１×１０１３［１／ｃｍ２］の条件でイオン注入することにより、コレクタ層１２を形成する。
次に、コレクタ取出し領域に、例えば、リンを１［ＭｅＶ］、５×１０１２［１／ｃｍ２］の条件でイオン注入することにより、Ｎ型のウエル層１３を形成する。
さらに、素子分離層１５を後に形成するアイソレーション領域、並びにアノード電極１８Ａを接続する領域に、例えば、ボロンを６００［ｋｅＶ］、３×１０１２［１／ｃｍ２］の条件でイオン注入することにより、Ｐ型のウエル層１４を形成する。なお、Ｎ型のウエル層１３及びＰ型のウエル層１４は、ＭＯＳトランジスタのウエル層を兼用することが可能である。
続いて、コレクタ層１２の表面に、イオン注入によりベース層１６を形成する。さらに、ベース層１６の一部の表面に、イオン注入によりエミッタ層１７を形成する。また、半導体エピタキシャル層１１の表面の、フォトダイオードを形成する部分に、第１導電型（Ｎ型）のカソード層２０を形成する。
次に、Ｎ型のウエル層１３、ベース層１６、エミッタ層１７、Ｐ型のウエル層１４、カソード層２０にそれぞれ接続して、プラグ層を形成する。さらに、プラグ層に接続して、コレクタ電極１８Ｃ、ベース電極１８Ｂ、エミッタ電極１８Ｅ、アノード電極１８Ａ、カソード電極１８Ｃａを形成する。
このようにして、図２Ａ及び図２Ｂに示した半導体装置を製造することができる。
【００２９】
上述した本実施の形態の半導体装置の構成によれば、バイポーラトランジスタの部分では、Ｐ型半導体層１９をエミッタ領域の直下を除いた領域に形成しているので、エミッタ領域の直下にはＰ型半導体層１９を形成しない。これにより、エミッタ領域へのイオン注入の回数を減らすことができ、バイポーラトランジスタの電流利得ばらつきを低減させることが可能となる。
フォトダイオードの部分では、カソード層２０の直下を避けてＰ型半導体層１９を形成しているので、カソード層２０の直下にはＰ型半導体層１９を形成しない。これにより、フォトダイオードの下層のＰ型層の濃度を十分に低くして、ＰＩＮ型フォトダイオードのＩ層としての機能を持たせることができる。このようにしてＰＩＮ型フォトダイオードを構成することにより、寄生容量を小さくすることや、空乏層を広げて感度を向上することが可能になる。
また、バイポーラトランジスタの部分のエミッタ領域の直下を除いた領域では、Ｐ型半導体層１９を形成していることにより、Ｐ型層の濃度を高くして、コレクタ−コレクタ間のリーク電流が発生する問題や基板電位が持ち上がる問題を回避することができる。
【００３０】
なお、Ｐ型の高濃度の半導体基板１０の代わりに、通常濃度のＰ型の半導体基板上にＰ型の高濃度の埋め込み層を形成して、その上にＰ型の低濃度の半導体エピタキシャル層を形成した構成としても良い。
【００３１】
＜３．本発明の半導体装置の第３の実施の形態＞
本発明の半導体装置の第３の実施の形態の概略構成図（断面図）を、図３Ａ及び図３Ｂに示す。図３Ａはバイポーラトランジスタの部分の断面図を示し、図３ＢはＭＯＳトランジスタの部分の断面図を示している。
即ち、本実施の形態は、基板上にバイポーラトランジスタとＭＯＳトランジスタとを同時に形成する、いわゆるＢｉＣＭＯＳプロセスを想定している。
【００３２】
図３Ａに示すように、第１導電型（Ｐ型）の低濃度（Ｐ−）の半導体基板２１の表面付近に、バイポーラトランジスタが形成されて成る。
半導体基板２１の表面付近に、バイポーラトランジスタのコレクタとして、第２導電型（Ｎ型）のコレクタ層２２が形成されている。
コレクタ層２２の上に、バイポーラトランジスタのベースとして、第１導電型（Ｐ型）のベース層２６が形成されている。また、コレクタ層２２の右上に、コレクタ取り出し領域である、第２導電型（Ｎ型）のウエル層２３が形成されている。
さらに、バイポーラトランジスタのエミッタとして、ベース層２６の一部の表面に、第２導電型（Ｎ型）のエミッタ層２７が形成されている。
エミッタ層２７の上には、プラグ層を介して、エミッタ電極２８Ｅが接続されている。
ベース層２６の上には、プラグ層を介して、ベース電極２８Ｂが接続されている。
Ｎ型のウエル層２３の上には、プラグ層を介して、コレクタ電極２８Ｃが接続されている。
それぞれのプラグ層は、図示しない絶縁層を貫通する穴内を導電材料で埋めて形成されている。
バイポーラトランジスタの外側の部分、並びに、ベース層２６とＮ型のウエル層２３との間の部分には、半導体基板２１の表面に、ＬＯＣＯＳ（局所酸化）によって形成された素子分離層２５が設けられている。
素子分離層２５の下には、第１導電型（Ｐ型）のウエル層２４が形成されている。
即ち、バイポーラトランジスタの部分は、図１に示した第１の実施の形態と同様の構造となっている。
【００３３】
図３Ｂに示すように、ＭＯＳトランジスタの部分では、半導体基板２１の表面に、第１導電型（Ｐ型）のウエル層２４と第２導電型（Ｎ型）のウエル層２３とが形成されている。
Ｐ型のウエル層２４及びＮ型のウエル層２３の表面のほぼ中央部には、それぞれ、図示しないゲート絶縁膜を介して、ゲート電極２８Ｇが形成されている。
Ｐ型のウエル層２４の、ゲート電極２８Ｇの周囲には、Ｎ型の高濃度（Ｎ＋）のソース・ドレイン領域３０Ｎが形成されている。そして、Ｐ型のウエル層２４と、その上のゲート電極２８Ｇと、ソース・ドレイン領域３０Ｎとにより、ＮＭＯＳトランジスタＮＭＯＳが構成されている。
Ｎ型のウエル層２３の、ゲート電極２８Ｇの周囲には、Ｐ型の高濃度（Ｐ＋）のソース・ドレイン領域３０Ｐが形成されている。そして、Ｎ型のウエル層２３と、その上のゲート電極２８Ｇと、ソース・ドレイン領域３０Ｐとにより、ＰＭＯＳトランジスタＰＭＯＳが構成されている。
ＮＭＯＳトランジスタＮＭＯＳと、ＰＭＯＳトランジスタＰＭＯＳとの境界部及び周囲の部分には、素子分離層２５が形成されている。
【００３４】
そして、バイポーラトランジスタの部分及びＭＯＳトランジスタの部分に、それぞれ、Ｐ型半導体層２９が形成されている。
このＰ型半導体層２９は、バイポーラトランジスタの部分では、第１の実施の形態のＰ型半導体層９と同様に、エミッタ領域（エミッタ層２７及びその付近）の直下の部分には設けられていない。
一方、ＭＯＳトランジスタの部分では、ＭＯＳトランジスタＮＭＯＳ，ＰＭＯＳのゲート電極２８Ｇの直下を避けて、Ｐ型半導体層２９が形成されている。
【００３５】
このような構成としたことにより、エミッタ領域へのイオン注入の回数を、図８に示した構成の３回から２回に減らすことができる。また、エミッタ領域の直下の部分以外のＰ型層の濃度を高くすることができる。
さらに、ＭＯＳトランジスタの部分でも、Ｐ型半導体層２９を全面的に形成した場合と比較して、イオン注入の回数を減らすことができる。
【００３６】
本実施の形態の半導体装置は、次のようにして、製造することができる。
まず、第１導電型（Ｐ型）の低濃度（Ｐ−）の半導体基板２１の、エミッタ領域の直下を除いた領域、及び、ゲート電極２８Ｇの直下を除いた領域に、Ｐ型半導体層２９を形成する。Ｐ型半導体層２９は、コレクタ層２２よりも深い位置に形成するため、高エネルギーでのイオン注入により形成する。例えば、ボロンを２［ＭｅＶ］、２×１０１１［１／ｃｍ２］の条件でイオン注入することにより、Ｐ型半導体層２９を形成する。なお、エミッタ領域の直下、及び、ゲート電極２８Ｇの直下における、Ｐ型半導体層２９のイオン注入を行わない領域は、不純物の側方への拡散を考慮して、エミッタ層２７及びゲート電極２８Ｇよりも水平方向に拡げる。
次に、例えば、リンを２［ＭｅＶ］、１×１０１３［１／ｃｍ２］の条件でイオン注入することにより、コレクタ層２２を形成する。
次に、コレクタ取出し領域及びＰＭＯＳトランジスタＰＭＯＳのバックゲート領域に、例えば、リンを１［ＭｅＶ］、５×１０１２［１／ｃｍ２］の条件でイオン注入することにより、Ｎ型のウエル層２３を形成する。
さらに、素子分離層２５を後に形成するアイソレーション領域、並びにＮＭＯＳトランジスタＮＭＯＳのバックゲート領域に、例えば、ボロンを６００［ｋｅＶ］、３×１０１２［１／ｃｍ２］の条件でイオン注入することにより、Ｐ型のウエル層２４を形成する。
続いて、コレクタ層２２の表面に、イオン注入によりベース層２６を形成する。さらに、ベース層２６の一部の表面に、イオン注入によりエミッタ層２７を形成する。
次に、Ｎ型のウエル層２３、ベース層２６、エミッタ層２７にそれぞれ接続して、プラグ層を形成する。さらに、プラグ層に接続して、コレクタ電極２８Ｃ、ベース電極２８Ｂ、エミッタ電極２８Ｅを形成する。
また、ＭＯＳトランジスタＮＭＯＳ，ＰＭＯＳのゲート電極２８Ｇ、ソース・ドレイン領域３０Ｎ，３０Ｐを、それぞれ形成する。
このようにして、図３Ａ及び図３Ｂに示した半導体装置を製造することができる。
【００３７】
上述した本実施の形態の半導体装置の構成によれば、バイポーラトランジスタの部分では、Ｐ型半導体層２９をエミッタ領域の直下を除いた領域に形成しているので、エミッタ領域の直下にはＰ型半導体層２９を形成しない。これにより、エミッタ領域へのイオン注入の回数を減らすことができ、バイポーラトランジスタの電流利得ばらつきを低減させることが可能となる。
ＭＯＳトランジスタの部分では、ＭＯＳトランジスタＮＭＯＳ，ＰＭＯＳのゲート電極２８Ｇの直下を避けてＰ型半導体層２９を形成しているので、ＭＯＳトランジスタＮＭＯＳ，ＰＭＯＳのゲート電極２８Ｇの直下にはＰ型半導体層２９を形成しない。これにより、ＭＯＳトランジスタＮＭＯＳ，ＰＭＯＳのゲート領域へのイオン注入の回数を減らすことができ、ＭＯＳトランジスタＮＭＯＳ，ＰＭＯＳのＶｔｈばらつきを低減させることが可能となる。
また、バイポーラトランジスタの部分のエミッタ領域の直下を除いた領域では、Ｐ型半導体層２９を形成していることにより、Ｐ型層の濃度を高くして、コレクタ−コレクタ間のリーク電流が発生する問題や基板電位が持ち上がる問題を回避することができる。
【００３８】
＜４．本発明の半導体装置の第４の実施の形態＞
本発明の半導体装置の第４の実施の形態の概略構成図（断面図）を、図４Ａ及び図４Ｂに示す。図４ＡはＮＰＮバイポーラトランジスタの部分の断面図を示し、図４ＢはＰＮＰバイポーラトランジスタの部分の断面図を示している。
即ち、本実施の形態は、基板上にＮＰＮバイポーラトランジスタとＰＮＰバイポーラトランジスタを同時に形成するプロセスを想定している。
【００３９】
図４Ａに示すように、第１導電型（Ｐ型）の低濃度（Ｐ−）の半導体基板３１の表面付近に、ＮＰＮバイポーラトランジスタが形成されて成る。
半導体基板３１の表面付近に、ＮＰＮバイポーラトランジスタのコレクタとして、第２導電型（Ｎ型）のコレクタ層３２が形成されている。
コレクタ層３２の上に、ＮＰＮバイポーラトランジスタのベースとして、第１導電型（Ｐ型）のベース層３６が形成されている。また、コレクタ層３２の右上に、コレクタ取り出し領域である、第２導電型（Ｎ型）のウエル層３３が形成されている。
さらに、ＮＰＮバイポーラトランジスタのエミッタとして、ベース層３６の一部の表面に、第２導電型（Ｎ型）のエミッタ層３７が形成されている。
エミッタ層３７の上には、プラグ層を介して、エミッタ電極３８Ｅが接続されている。
ベース層３６の上には、プラグ層を介して、ベース電極３８Ｂが接続されている。
Ｎ型のウエル層３３の上には、プラグ層を介して、コレクタ電極３８Ｃが接続されている。
それぞれのプラグ層は、図示しない絶縁層を貫通する穴内を導電材料で埋めて形成されている。
バイポーラトランジスタの外側の部分、並びに、ベース層３６とＮ型のウエル層３３との間の部分には、半導体基板３１の表面に、ＬＯＣＯＳ（局所酸化）によって形成された素子分離層３５が設けられている。
素子分離層３５の下には、第１導電型（Ｐ型）のウエル層３４が形成されている。
即ち、ＮＰＮバイポーラトランジスタの部分は、図１に示した第１の実施の形態及び図３Ａに示した第３の実施の形態と同様の構造となっている。
【００４０】
図４Ｂに示すように、第１導電型（Ｐ型）の低濃度（Ｐ−）の半導体基板３１の表面付近に、ＰＮＰバイポーラトランジスタが形成されて成る。
半導体基板３１の表面付近に、ＰＮＰバイポーラトランジスタのコレクタとして、第１導電型（Ｐ型）のコレクタ層４１が形成されている。
このコレクタ層４１の下に、第２導電型（Ｎ型）の分離層４０が形成されている。
コレクタ層４１の上に、ＰＮＰバイポーラトランジスタのベースとして、ベース層４２が形成されている。また、コレクタ層４１の右上に、コレクタ取り出し領域である、第１導電型（Ｐ型）のウエル層３４が形成されている。
さらに、ＰＮＰバイポーラトランジスタのエミッタとして、ベース層４２の一部の表面に、エミッタ層４３が形成されている。
エミッタ層４３の上には、プラグ層を介して、エミッタ電極４４Ｅが接続されている。
ベース層４２の上には、プラグ層を介して、ベース電極４４Ｂが接続されている。
Ｐ型のウエル層３４の上には、プラグ層を介して、コレクタ電極４４Ｃが接続されている。
それぞれのプラグ層は、図示しない絶縁層を貫通する穴内を導電材料で埋めて形成されている。
バイポーラトランジスタの外側の部分、並びに、ベース層４２とＰ型のウエル層３４との間の部分には、半導体基板３１の表面に、ＬＯＣＯＳ（局所酸化）によって形成された素子分離層３５が設けられている。
素子分離層３５の下には、第１導電型（Ｐ型）のウエル層３４が形成されている。
【００４１】
そして、ＮＰＮバイポーラトランジスタの部分及びＰＮＰバイポーラトランジスタの部分に、それぞれ、Ｐ型半導体層３９が形成されている。
このＰ型半導体層３９は、ＮＰＮバイポーラトランジスタの部分では、第１の実施の形態のＰ型半導体層９と同様に、エミッタ領域（エミッタ層３７及びその付近）の直下の部分には設けられていない。
一方、ＰＮＰバイポーラトランジスタの部分では、エミッタ領域（エミッタ層４３及びその付近）の直下の部分を避けて、より具体的には、Ｎ型の分離層４０が形成されている領域を避けて、Ｐ型半導体層３９が形成されている。
【００４２】
このような構成としたことにより、ＮＰＮバイポーラトランジスタの部分において、エミッタ領域へのイオン注入の回数を、図８に示した構成の３回から２回に減らすことができる。また、エミッタ領域の直下の部分以外のＰ型層の濃度を高くすることができる。
さらに、ＰＮＰバイポーラトランジスタの部分でも、Ｐ型半導体層３９を全面的に形成した場合と比較して、エミッタ領域へのイオン注入の回数を減らすことができる。また、Ｎ型の分離層４０の直下のＰ型層の濃度を低くすることができる。
【００４３】
本実施の形態の半導体装置は、次のようにして、製造することができる。
まず、第１導電型（Ｐ型）の低濃度（Ｐ−）の半導体基板３１のＮＰＮバイポーラトランジスタのエミッタ領域の直下を除いた領域、及び、ＰＮＰバイポーラトランジスタのエミッタ領域の直下を除いた領域に、Ｐ型半導体層３９を形成する。Ｐ型半導体層３９は、ＮＰＮバイポーラトランジスタのコレクタ層３２よりも深い領域に形成するため、高エネルギーでのイオン注入により形成する。例えば、ボロンを２［ＭｅＶ］、２×１０１１［１／ｃｍ２］の条件でイオン注入することにより、Ｐ型半導体層３９を形成する。なお、各バイポーラトランジスタのエミッタ領域の直下における、Ｐ型半導体層３９のイオン注入を行わない領域は、不純物の側方への拡散を考慮して、エミッタ層３７，４３よりも水平方向に拡げる。
次に、例えば、リンを２［ＭｅＶ］、５×１０１２［１／ｃｍ２］の条件でイオン注入することにより、ＰＮＰバイポーラトランジスタのＮ型の分離層４０を形成する。
さらに、例えば、ボロンを４５０［ｋｅＶ］、５×１０１３［１／ｃｍ２］の条件でイオン注入することにより、ＰＮＰバイポーラトランジスタのコレクタ層４１を形成する。
続いて、例えば、リンを２［ＭｅＶ］、１×１０１３［１／ｃｍ２］の条件でイオン注入することにより、ＮＰＮバイポーラトランジスタのコレクタ層３２を形成する。
続いて、ＮＰＮバイポーラトランジスタのコレクタ取出し領域に、例えば、リンを１［ＭｅＶ］、５×１０１２［１／ｃｍ２］の条件でイオン注入することにより、Ｎ型のウエル層３３を形成する。また、素子分離層３５を後に形成するアイソレーション領域、並びにＰＮＰバイポーラトランジスタのコレクタ取出し領域に、ボロンを６００［ｋｅＶ］、３×１０１２［１／ｃｍ２］の条件でイオン注入することにより、Ｐ型のウエル層３４を形成する。なお、Ｎ型のウエル層３３、Ｐ型のウエル層３４は、ＭＯＳトランジスタのウエル層を兼用することが可能である。
続いて、ＮＰＮバイポーラトランジスタのコレクタ層３２の表面に、イオン注入によりベース層３６を形成する。さらに、ベース層３６の一部の表面に、イオン注入によりエミッタ層３７を形成する。同様に、ＰＮＰバイポーラトランジスタのコレクタ層４１の表面に、イオン注入によりベース層４２を形成する。さらに、ベース層４２の一部の表面に、イオン注入によりエミッタ層４３を形成する。
次に、Ｎ型のウエル層３３、ＮＰＮバイポーラトランジスタのベース層３６及びエミッタ層３７にそれぞれ接続して、プラグ層を形成する。さらに、プラグ層に接続して、コレクタ電極３８Ｃ、ベース電極３８Ｂ、エミッタ電極３８Ｅを形成する。
また、Ｐ型のウエル層３４、ＰＮＰバイポーラトランジスタのベース層４２及びエミッタ層４３にそれぞれ接続して、プラグ層を形成する。さらに、プラグ層に接続して、コレクタ電極４４Ｃ、ベース電極４４Ｂ、エミッタ電極４４Ｅを形成する。
このようにして、図４Ａ及び図４Ｂに示した半導体装置を製造することができる。
【００４４】
上述した本実施の形態の半導体装置の構成によれば、ＮＰＮバイポーラトランジスタ及びＰＮＰバイポーラトランジスタのエミッタ領域の直下には、Ｐ型半導体層３９を形成しない。これにより、ＮＰＮバイポーラトランジスタ及びＰＮＰバイポーラトランジスタにおいて、それぞれのエミッタ領域へのイオン注入の回数を減らすことができるので、電流利得ばらつきを低減させることが可能となる。
【００４５】
また、Ｎ型の分離層４０の下にはＰ型半導体層３９が形成されていないため、分離層４０の下層の濃度が低くなり、ＰＮＰバイポーラトランジスタの分離層４０とＰ型半導体基板３１との間に発生する寄生容量を低減させることが可能となる。
さらに、Ｎ型の分離層４０を、外部から電位を供給する電極を接続せずにフローティング構造とした場合には、ＰＮＰバイポーラトランジスタのコレクタ層４１とＰ型半導体基板３１との間に発生する寄生容量を大幅に低減することが可能となる。
【００４６】
＜５．光ディスク装置の実施の形態＞
本発明の光ディスク装置は、上述した本発明に係る半導体装置を備えて、光ディスクに対して、記録及び／又は再生を行う光ディスク装置を構成したものである。
本発明の光ディスク装置の実施の形態を、以下に示す。
【００４７】
本発明の光ディスク装置の実施の形態の概略構成図（ブロック図）を、図５に示す。
この光ディスク装置は、スピンドルモータ１０１、光ピックアップ１０２、ドライバ１０３、フォーカス／トラッキングサーボ１０４、制御マイコン１０５、操作ボタン・ＬＣＤ（液晶）表示１０６、破線で示す信号処理回路部１１０を備えている。
さらに、信号処理回路部１１０には、ＬＤドライバ１１１、記録補償回路１１２、データ符号化回路１１３、誤り訂正用符号化回路１１４を備えている。また、信号処理回路部１１０には、ＲＦアンプ１１５、イコライザ１１６、クロック抽出用ＰＬＬ回路１１７、Ａ／Ｄ変換器１１８、ＰＲＭＬ信号処理回路１１９、データ復号化回路１２０、誤り訂正回路１２１を備えている。
【００４８】
スピンドルモータ１０１は、光ディスク２００を回転駆動させる駆動部を構成し、光ディスク２００を中心軸の周囲に回転させる。
光ピックアップ１０２は、光ディスク２００に対してレーザ光を照射して、情報の記録や再生を行う。
フォーカス／トラッキングサーボ１０４は、光ディスク２００のサーボを行う。制御マイコン１０５は、フォーカス／トラッキングサーボ１０４や操作ボタン・ＬＣＤ（液晶）表示１０６等の制御を行う。
【００４９】
外部からのデータ入力の信号は、誤り訂正用符号化回路１１４、データ符号化回路１１３、記録補償回路１１２、ＬＤドライバ１１１を経て、光ピックアップ１０２に供給される。
光ピックアップ１０２で検出した再生信号等は、ＲＦアンプ１１５を経て、イコライザ１１６からクロック抽出用ＰＬＬ回路１１７及びＡ／Ｄ変換器１１８に供給される。
クロック抽出用ＰＬＬ回路１１７で信号から抽出したクロックと、Ａ／Ｄ変換器で変換された信号とが、ＰＲＭＬ信号処理回路１１９に供給されて処理される。その後は、データ復号化回路１２０と誤り訂正回路１２１を経て、データ出力として出力される。
【００５０】
本実施の形態では、光ピックアップ１０２内のフォトダイオードを有する受光素子に、例えば図２に示した半導体装置の第２の実施の形態のような、バイポーラトランジスタ及びフォトダイオードを有する、本発明に係る半導体装置を使用する。
このような受光素子としては、例えば、光ディスク２００から戻ってくる、信号を含むレーザ光を受光検出する受光素子や、レーザダイオードからのレーザ光出力をモニタする受光素子が、挙げられる。
【００５１】
バイポーラトランジスタ及びフォトダイオードを有する本発明に係る半導体装置を、光ピックアップ１０２内の受光素子に使用することにより、バイポーラトランジスタの電流利得のばらつきを低減することができる。
また、フォトダイオードの部分で、フォトダイオードの下層の濃度を十分に低くして、ＰＩＮ型フォトダイオードのＩ層としての機能を持たせることができる。このようにしてＰＩＮ型フォトダイオードを構成することにより、寄生容量を小さくすることや、空乏層を広げて感度を向上することが可能になる。
従って、光ディスク装置において、光ピックアップ１０２の動作が安定した信頼性の高い装置を実現すると共に、光ディスク２００からの信号に対する感度を高くすることが可能になる。
【００５２】
上述した半導体装置の各実施の形態では、第１導電型をＰ型、第２導電型をＮ型、としていたが、これらの導電型が逆である場合にも、同様に本発明を適用することができる。
【００５３】
また、上述した半導体装置の第３の実施の形態では、バイポーラトランジスタと同一の半導体基体にＮＭＯＳトランジスタＮＭＯＳとＰＭＯＳトランジスタＰＭＯＳとを形成した構成であった。
バイポーラトランジスタと同一の半導体基体に形成するＭＯＳトランジスタを、ＮＭＯＳトランジスタのみ、又は、ＰＭＯＳトランジスタのみとした構成にも、同様に本発明を適用することができる。
【００５４】
また、上述した半導体装置の第４の実施の形態では、ＰＮＰバイポーラトランジスタの分離層４０の下には、Ｐ型半導体層３９を形成していなかった。
本発明では、ＰＮＰバイポーラトランジスタの部分においても、ＮＰＮバイポーラトランジスタの部分と同様に、エミッタ領域の直下のみを除いて、その周囲の領域にはＰ型半導体層を設けることも可能である。このような構成としても、ＰＮＰバイポーラトランジスタの電流利得のばらつきを低減する効果が得られる。
【００５５】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００５６】
【図１】本発明の半導体装置の第１の実施の形態の概略構成図（断面図）である。
【図２】Ａ、Ｂ 本発明の半導体装置の第２の実施の形態の概略構成図（断面図）である。
【図３】Ａ、Ｂ 本発明の半導体装置の第３の実施の形態の概略構成図（断面図）である。
【図４】Ａ、Ｂ 本発明の半導体装置の第４の実施の形態の概略構成図（断面図）である。
【図５】本発明の光ディスク装置の実施の形態の概略構成図（ブロック図）である。
【図６】従来の一般的なバイポーラトランジスタの構造の断面図である。
【図７】基板濃度を低減したバイポーラトランジスタの構造の断面図である。
【図８】濃度の高いＰ型半導体層を形成した構造の断面図である。
【符号の説明】
【００５７】
１，２１，３１ （低濃度の）半導体基板、２，１２，２２，３２，４１ コレクタ層、３，１３，２３，３３ Ｎ型のウエル層、４，１４，２４，３４ Ｐ型のウエル層、５，１５，２５，３５ 素子分離層、６，１６，２６，３６，４２ ベース層、７，１７，２７，３７，４３ エミッタ層、８Ｅ，１８Ｅ，２８Ｅ，３８Ｅ，４４Ｅ エミッタ電極、８Ｂ，１８Ｂ，２８Ｂ，３８Ｂ，４４Ｂ ベース電極、８Ｃ，１８Ｃ，２８Ｃ，３８Ｃ，４４Ｃ コレクタ電極、９，１９，２９，３９ Ｐ型の半導体層、１０ （高濃度の）半導体基板、１１ 半導体エピタキシャル層、２０ カソード層、１０１ スピンドルモータ、１０２ 光ピックアップ、１１０ 信号処理回路部、２００ 光ディスク
【技術分野】
【０００１】
本発明は、バイポーラトランジスタを有する半導体装置、並びに、この半導体装置を備えた光ディスク装置に係わる。
【背景技術】
【０００２】
従来の一般的なバイポーラトランジスタの構造（断面図）を、図６に示す。
この構造では、Ｐ型の半導体基板５１の表面に、バイポーラトランジスタが形成されている（同様の構造は、例えば、特許文献１を参照）。
Ｐ型の半導体基板５１の濃度は、１×１０１５［１／ｃｍ３］程度とされる。
【０００３】
ところで、バイポーラトランジスタにおいて、基板濃度によりデバイス特性が変動するため、ＩＣの用途により、基板濃度を変える必要がある。
例えば、フォトダイオードを形成するＰＤＩＣプロセスにおいては、空乏層幅を広げ、寄生容量を低減させるために、基板濃度、もしくは、基板上に形成したエピタキシャル層の濃度を低減させる必要がある。また、例えば、インダクタを形成するＲＦプロセスにおいては、インダクタのＱ値を上げるために、基板濃度、もしくは、基板上に形成したエピタキシャル層の濃度を低減させる必要がある。
【０００４】
基板濃度を低減したバイポーラトランジスタの構造（断面図）を、図７に示す。
この構造では、Ｐ型の低濃度（Ｐ−）の半導体基板６１上に、バイポーラトランジスタが形成されている（同様の構造は、例えば、特許文献２や特許文献３を参照）。
しかし、この構造では、コレクタ層６２の下部のＰ型半導体層（基板６１）の濃度が非常に薄いため、コレクタ−コレクタ間のリーク電流が大きくなる問題や、基板電位が持ち上がってしまう問題が発生する。また、リーク電流を低減するために、コレクタ−コレクタ間のアイソレーション幅を広くすると、セルピッチが広くなってしまう。
【０００５】
これらの問題は、図８に断面図を示すように、Ｐ型の低濃度半導体基板７１の上に、より濃度の高いＰ型半導体層７９をウエハ全面に形成することにより、回避することが可能である。
即ち、Ｐ型半導体層７９を形成することにより、コレクタ−コレクタ間の濃度が高まるため、コレクタ−コレクタ間のリーク電流が低減する。また、コレクタ層７２の下部のＰ型半導体層の濃度が高くなるため、基板電位の上昇を抑えることができる。
【０００６】
【特許文献１】特開平５−２１８３１４号公報
【特許文献２】特開平５−２５１６７９号公報（図１）
【特許文献３】特開平５−２９９４２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図６に示した構造を製造する際には、エミッタ領域直下のみに着目すると、コレクタ層５２、ベース層５６を形成するために、計２回のイオン注入が行われている。
同様に、図７に示した構造を製造する際には、エミッタ領域直下のみに着目すると、コレクタ層６２、ベース層６６を形成するために、計２回のイオン注入が行われている。
【０００８】
一方、図８に示した構造を製造する際には、エミッタ領域直下のみに着目すると、Ｐ型半導体層７９、コレクタ層７２、ベース層７６を形成するために、計３回のイオン注入が行われる。即ち、Ｐ型半導体層７９を設けたことにより、図７や図８に示した構成と比較して、エミッタ領域直下へのイオン注入の回数が１回増えている。
【０００９】
バイポーラトランジスタの電流利得は、ベース領域の幅や濃度によって、大きく変動する。また、エミッタ領域へのイオン注入の回数が増えることは、ベース領域の幅や濃度のばらつき要因となり得る。
そのため、エミッタ領域へのイオン注入の回数が増えることにより、電流利得のばらつきが増加する要因が増えてしまう、という問題があった。
【００１０】
上述した問題の解決のために、本発明においては、電流利得のばらつきを低減することができる半導体装置及び、この半導体装置を備えた光ディスク装置を提供するものである。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、バイポーラトランジスタを有する半導体装置である。そして、第１導電型の半導体基体の表面の一部に形成された第２導電型のコレクタ層と、コレクタ層の一部に形成された第１導電型のベース層と、ベース層の一部に形成された第２導電型のエミッタ層とを含んでバイポーラトランジスタが構成されている。さらに、半導体基体及びバイポーラトランジスタに加えて、エミッタ層の直下の領域を除いた部分の半導体基体に形成された第１導電型の半導体層を含む。
【００１２】
上述の本発明の半導体装置の構成によれば、第１導電型の半導体層が、エミッタ層の直下の領域を除いた部分の半導体基体に形成されているので、エミッタ層の直下には第１導電型の半導体層が形成されていない。これにより、第１導電型の半導体層をウエハ全面に形成した構成と比較して、半導体装置を製造する際に、エミッタ層及びその付近のエミッタ領域へのイオン注入の回数を低減することができる。
【００１３】
本発明の光ディスク装置は、光ディスクに対して、記録及び／又は再生を行うものでありバイポーラトランジスタとフォトダイオードとを有する半導体装置を含む光ピックアップと、光ディスクを回転駆動させる駆動部とを含む。
光ピックアップの半導体装置は、前記本発明の半導体装置の構成のバイポーラトランジスタを有する。また、第１導電型の半導体基体が半導体層とその上の半導体エピタキシャル層とから構成され、フォトダイオードが半導体エピタキシャル層の表面に形成された第２導電型の半導体層と半導体エピタキシャル層とにより構成されている。さらに、フォトダイオードでは、第１導電型の半導体層が、第２導電型の半導体層の直下を除いた領域の半導体基体に形成されている。
【００１４】
上述の本発明の光ディスク装置の構成によれば、光ピックアップの半導体装置が、前記本発明の半導体装置の構成のバイポーラトランジスタを有する。これにより、バイポーラトランジスタのエミッタ層及びその付近のエミッタ領域へのイオン注入の回数を低減することができる。
また、フォトダイオードでは、第１導電型の半導体層が、第２導電型の半導体層の直下を除いた領域の半導体基体に形成されているので、第２導電型の半導体層の直下では第１導電型の半導体層が形成されていない。これにより、第１導電型の半導体層をウエハ全面に形成した構成と比較して、第２導電型の半導体層の直下の層（半導体エピタキシャル層）の濃度を低くして、ＰＩＮダイオードのＩ層として機能させることができる。
【発明の効果】
【００１５】
上述の本発明の半導体装置によれば、半導体装置を製造する際に、エミッタ層及びその付近のエミッタ領域へのイオン注入の回数を低減することができるので、バイポーラトランジスタの電流利得のばらつきを低減することができる。
従って、信頼性の高い半導体装置を、安定して歩留まり良く製造することが可能になる。
【００１６】
上述の本発明の光ディスク装置によれば、光ピックアップの半導体装置において、バイポーラトランジスタの電流利得のばらつきを低減することができる。
また、光ピックアップの半導体装置において、フォトダイオードの部分で、ＰＩＮ型フォトダイオードを構成することにより、寄生容量を小さくすることや、空乏層を広げて感度を向上することが可能になる。
従って、光ディスク装置において、光ピックアップの動作が安定した信頼性の高い装置を実現すると共に、光ディスクからの信号に対する感度を高くすることが可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．本発明の半導体装置の第１の実施の形態
２．本発明の半導体装置の第２の実施の形態
３．本発明の半導体装置の第３の実施の形態
４．本発明の半導体装置の第４の実施の形態
５．本発明の光ディスク装置の実施の形態
【００１８】
＜１．本発明の半導体装置の第１の実施の形態＞
本発明の半導体装置の第１の実施の形態の概略構成図（断面図）を、図１に示す。
図１に示すように、第１導電型（この場合はＰ型）の低濃度（Ｐ−）の半導体基板１の表面付近に、バイポーラトランジスタが形成されて成る。
半導体基板１の表面付近に、バイポーラトランジスタのコレクタとして、第２導電型（この場合はＮ型）のコレクタ層２が形成されている。
コレクタ層２の上に、バイポーラトランジスタのベースとして、第１導電型（Ｐ型）のベース層６が形成されている。また、コレクタ層２の右上に、コレクタ取り出し領域である、第２導電型（Ｎ型）のウエル層３が形成されている。
さらに、バイポーラトランジスタのエミッタとして、ベース層６の一部の表面に、第２導電型（Ｎ型）のエミッタ層７が形成されている。
エミッタ層７の上には、プラグ層を介して、エミッタ電極８Ｅが接続されている。
ベース層６の上には、プラグ層を介して、ベース電極８Ｂが接続されている。
Ｎ型のウエル層３の上には、プラグ層を介して、コレクタ電極８Ｃが接続されている。
それぞれのプラグ層は、図示しない絶縁層を貫通する穴内を導電材料で埋めて形成されている。
バイポーラトランジスタの外側の部分、並びに、ベース層６とＮ型のウエル層３との間の部分には、半導体基板１の表面に、ＬＯＣＯＳ（局所酸化）によって形成された素子分離層５が設けられている。
素子分離層５の下には、第１導電型（Ｐ型）のウエル層４が形成されている。
【００１９】
本実施の形態の半導体装置においては、図８に示した構成と同様に、Ｎ型のコレクタ層２及びＰ型のウエル層４とＰ−の半導体基板１との間にＰ型半導体層９を設けているが、図８に示した構成とはＰ型半導体層９が形成されている領域が異なっている。
即ち、図１と図８とを比較するとわかるように、本実施の形態の半導体装置では、エミッタ領域（エミッタ層７及びその付近）の直下の部分には、Ｐ型半導体層９を設けていない構造となっている。そして、エミッタ領域を除いた、ベース層６の直下の部分には、Ｐ型半導体層９が形成されている。
このような構成としたことにより、エミッタ領域（エミッタ層７及びその付近）へのイオン注入の回数を、図８に示した構成の３回から２回に減らすことができる。また、エミッタ領域の直下の部分以外のＰ型層の濃度を高くすることができる。
【００２０】
本実施の形態の半導体装置は、次のようにして、製造することができる。
まず、第１導電型（Ｐ型）の低濃度（Ｐ−）の半導体基板１の、エミッタ領域の直下を除いた領域に、Ｐ型半導体層９を形成する。Ｐ型半導体層９は、コレクタ層２よりも深い位置に形成するため、高エネルギーでのイオン注入により形成する。例えば、ボロンを２［ＭｅＶ］、２×１０１１［１／ｃｍ２］の条件でイオン注入することにより、Ｐ型半導体層９を形成する。なお、エミッタ領域の直下における、Ｐ型半導体層９のイオン注入を行わない領域は、不純物の側方への拡散を考慮して、エミッタ層７よりも水平方向に拡げる。
次に、例えば、リンを２［ＭｅＶ］、２×１０１３［１／ｃｍ２］の条件でイオン注入することにより、コレクタ層２を形成する。
次に、コレクタ取出し領域に、例えば、リンを１［ＭｅＶ］、５×１０１２［１／ｃｍ２］の条件でイオン注入することにより、Ｎ型のウエル層３を形成する。
さらに、素子分離層５を後に形成するアイソレーション領域に、例えば、ボロンを６００［ｋｅＶ］、３×１０１２［１／ｃｍ２］の条件でイオン注入することにより、Ｐ型のウエル層４を形成する。なお、Ｎ型のウエル層３及びＰ型のウエル層４は、ＭＯＳトランジスタのウエル層を兼用することが可能である。
続いて、コレクタ層２の表面に、イオン注入によりベース層６を形成する。さらに、ベース層６の一部の表面に、イオン注入によりエミッタ層７を形成する。
次に、Ｎ型のウエル層３、ベース層６、エミッタ層７にそれぞれ接続して、プラグ層を形成する。さらに、プラグ層に接続して、コレクタ電極８Ｃ、ベース電極８Ｂ、エミッタ電極８Ｅを形成する。
このようにして、図１に示した半導体装置を製造することができる。
【００２１】
上述した本実施の形態の半導体装置の構成によれば、Ｐ型半導体層９をエミッタ領域の直下を除いた領域に形成しているので、エミッタ領域の直下にはＰ型半導体層９を形成しない。これにより、エミッタ領域へのイオン注入の回数を減らすことができ、バイポーラトランジスタの電流利得ばらつきを低減させることが可能となる。
また、エミッタ領域の直下を除いた領域では、Ｐ型半導体層９を形成していることにより、Ｐ型層の濃度を高くして、コレクタ−コレクタ間のリーク電流が発生する問題や基板電位が持ち上がる問題を回避することができる。特に、図１に示すように、エミッタ領域を除いたベース層６の直下の部分にＰ型半導体層９を形成することにより、コレクタ−コレクタ間のリーク電流を効果的に低減することができる。
【００２２】
＜２．本発明の半導体装置の第２の実施の形態＞
本発明の半導体装置の第２の実施の形態の概略構成図（断面図）を、図２Ａ及び図２Ｂに示す。図２Ａはバイポーラトランジスタの部分の断面図を示し、図２Ｂはフォトダイオードの部分の断面図を示している。
即ち、本実施の形態は、基板上にバイポーラトランジスタとフォトダイオードを同時に形成する、いわゆるＰＤＩＣプロセスを想定している。
【００２３】
図２Ａに示すように、第１導電型（Ｐ型）の高濃度の半導体基板１０の上に、第１導電型（Ｐ型）の低濃度（Ｐ−）の半導体エピタキシャル層１１が形成され、この半導体エピタキシャル層１１の表面付近に、バイポーラトランジスタが形成されて成る。
半導体エピタキシャル層１１の表面付近に、バイポーラトランジスタのコレクタとして、第２導電型（Ｎ型）のコレクタ層１２が形成されている。
コレクタ層１２の上に、バイポーラトランジスタのベースとして、第１導電型（Ｐ型）のベース層１６が形成されている。また、コレクタ層１２の右上に、コレクタ取り出し領域である、第２導電型（Ｎ型）のウエル層１３が形成されている。
さらに、バイポーラトランジスタのエミッタとして、ベース層１６の一部の表面に、第２導電型（Ｎ型）のエミッタ層１７が形成されている。
エミッタ層１７の上には、プラグ層を介して、エミッタ電極１８Ｅが接続されている。
ベース層１６の上には、プラグ層を介して、ベース電極１８Ｂが接続されている。
Ｎ型のウエル層１３の上には、プラグ層を介して、コレクタ電極１８Ｃが接続されている。
それぞれのプラグ層は、図示しない絶縁層を貫通する穴内を導電材料で埋めて形成されている。
バイポーラトランジスタの外側の部分、並びに、ベース層１６とＮ型のウエル層１３との間の部分には、半導体エピタキシャル層１１の表面に、ＬＯＣＯＳ（局所酸化）によって形成された素子分離層１５が設けられている。
素子分離層１５の下には、第１導電型（Ｐ型）のウエル層１４が形成されている。
【００２４】
図２Ｂに示すように、フォトダイオードの部分では、半導体エピタキシャル層１１の表面に、フォトダイオードを構成する第１導電型（Ｎ型）のカソード層２０が形成されている。
半導体エピタキシャル層１１のカソード層２０の周囲の部分には、素子分離層１５が設けられている。
また、カソード層２０の直下の領域を除いて、図２Ａと同じＰ型のウエル層１４が形成されている。このＰ型のウエル層１４は、図２Ａの左側の部分で、半導体エピタキシャル層１１の表面まで形成されている。
半導体エピタキシャル層１１の表面まで形成された、Ｐ型のウエル層１４の上には、プラグ層を介して、アノード電極１８Ａが接続されている。
カソード層２０の上には、プラグ層を介して、カソード電極１８Ｃａが接続されている。
【００２５】
なお、半導体エピタキシャル層１１の濃度は、１×１０１５［１／ｃｍ３］以下とすることが好ましい。より好ましくは、半導体エピタキシャル層１１の濃度を、１×１０１４［１／ｃｍ３］程度の低い濃度とする。
このようにＰ型の半導体エピタキシャル層１１の濃度を低くすることにより、半導体エピタキシャル層１１をＰＩＮ型フォトダイオードのＩ層として機能させることができる。
【００２６】
そして、バイポーラトランジスタの部分及びフォトダイオードの部分に、それぞれ、Ｐ型半導体層１９が形成されている。
このＰ型半導体層１９は、バイポーラトランジスタの部分では、第１の実施の形態のＰ型半導体層９と同様に、エミッタ領域（エミッタ層１７及びその付近）の直下の部分には設けられていない。
一方、フォトダイオードの部分では、カソード層２０の直下を避けて、Ｐ型半導体層１９が形成されている。
【００２７】
このような構成としたことにより、エミッタ領域へのイオン注入の回数を、図８に示した構成の３回から２回に減らすことができる。また、エミッタ領域の直下の部分以外のＰ型層の濃度を高くすることができる。
さらに、フォトダイオードの部分でも、Ｐ型半導体層１９を全面的に形成した場合と比較して、フォトダイオードの下層のＰ型層の濃度を十分に低くすることができる。
【００２８】
本実施の形態の半導体装置は、次のようにして、製造することができる。
まず、第１導電型（Ｐ型）の高濃度の半導体基板１０の表面に、Ｐ型の低濃度（Ｐ−）の半導体エピタキシャル層１１を形成する。Ｐ型の低濃度の半導体エピタキシャル層１１は、ＰＩＮ型フォトダイオードのＩ層としての役割を持つため、充分に低濃度、例えば１×１０１４［１／ｃｍ３］程度の濃度に形成する。
次に、エミッタ領域の直下、及び、フォトダイオードの受光部を除いた領域に、Ｐ型半導体層１９を形成する。Ｐ型半導体層１９は、コレクタ層１２よりも深い位置に形成するため、高エネルギーでのイオン注入により形成する。例えば、ボロンを２［ＭｅＶ］、２×１０１１［１／ｃｍ２］の条件でイオン注入することにより、Ｐ型半導体層１９を形成する。なお、エミッタ領域の直下における、Ｐ型半導体層１９のイオン注入を行わない領域は、不純物の側方への拡散を考慮して、エミッタ層１７よりも水平方向に拡げる。
次に、例えば、リンを２［ＭｅＶ］、１×１０１３［１／ｃｍ２］の条件でイオン注入することにより、コレクタ層１２を形成する。
次に、コレクタ取出し領域に、例えば、リンを１［ＭｅＶ］、５×１０１２［１／ｃｍ２］の条件でイオン注入することにより、Ｎ型のウエル層１３を形成する。
さらに、素子分離層１５を後に形成するアイソレーション領域、並びにアノード電極１８Ａを接続する領域に、例えば、ボロンを６００［ｋｅＶ］、３×１０１２［１／ｃｍ２］の条件でイオン注入することにより、Ｐ型のウエル層１４を形成する。なお、Ｎ型のウエル層１３及びＰ型のウエル層１４は、ＭＯＳトランジスタのウエル層を兼用することが可能である。
続いて、コレクタ層１２の表面に、イオン注入によりベース層１６を形成する。さらに、ベース層１６の一部の表面に、イオン注入によりエミッタ層１７を形成する。また、半導体エピタキシャル層１１の表面の、フォトダイオードを形成する部分に、第１導電型（Ｎ型）のカソード層２０を形成する。
次に、Ｎ型のウエル層１３、ベース層１６、エミッタ層１７、Ｐ型のウエル層１４、カソード層２０にそれぞれ接続して、プラグ層を形成する。さらに、プラグ層に接続して、コレクタ電極１８Ｃ、ベース電極１８Ｂ、エミッタ電極１８Ｅ、アノード電極１８Ａ、カソード電極１８Ｃａを形成する。
このようにして、図２Ａ及び図２Ｂに示した半導体装置を製造することができる。
【００２９】
上述した本実施の形態の半導体装置の構成によれば、バイポーラトランジスタの部分では、Ｐ型半導体層１９をエミッタ領域の直下を除いた領域に形成しているので、エミッタ領域の直下にはＰ型半導体層１９を形成しない。これにより、エミッタ領域へのイオン注入の回数を減らすことができ、バイポーラトランジスタの電流利得ばらつきを低減させることが可能となる。
フォトダイオードの部分では、カソード層２０の直下を避けてＰ型半導体層１９を形成しているので、カソード層２０の直下にはＰ型半導体層１９を形成しない。これにより、フォトダイオードの下層のＰ型層の濃度を十分に低くして、ＰＩＮ型フォトダイオードのＩ層としての機能を持たせることができる。このようにしてＰＩＮ型フォトダイオードを構成することにより、寄生容量を小さくすることや、空乏層を広げて感度を向上することが可能になる。
また、バイポーラトランジスタの部分のエミッタ領域の直下を除いた領域では、Ｐ型半導体層１９を形成していることにより、Ｐ型層の濃度を高くして、コレクタ−コレクタ間のリーク電流が発生する問題や基板電位が持ち上がる問題を回避することができる。
【００３０】
なお、Ｐ型の高濃度の半導体基板１０の代わりに、通常濃度のＰ型の半導体基板上にＰ型の高濃度の埋め込み層を形成して、その上にＰ型の低濃度の半導体エピタキシャル層を形成した構成としても良い。
【００３１】
＜３．本発明の半導体装置の第３の実施の形態＞
本発明の半導体装置の第３の実施の形態の概略構成図（断面図）を、図３Ａ及び図３Ｂに示す。図３Ａはバイポーラトランジスタの部分の断面図を示し、図３ＢはＭＯＳトランジスタの部分の断面図を示している。
即ち、本実施の形態は、基板上にバイポーラトランジスタとＭＯＳトランジスタとを同時に形成する、いわゆるＢｉＣＭＯＳプロセスを想定している。
【００３２】
図３Ａに示すように、第１導電型（Ｐ型）の低濃度（Ｐ−）の半導体基板２１の表面付近に、バイポーラトランジスタが形成されて成る。
半導体基板２１の表面付近に、バイポーラトランジスタのコレクタとして、第２導電型（Ｎ型）のコレクタ層２２が形成されている。
コレクタ層２２の上に、バイポーラトランジスタのベースとして、第１導電型（Ｐ型）のベース層２６が形成されている。また、コレクタ層２２の右上に、コレクタ取り出し領域である、第２導電型（Ｎ型）のウエル層２３が形成されている。
さらに、バイポーラトランジスタのエミッタとして、ベース層２６の一部の表面に、第２導電型（Ｎ型）のエミッタ層２７が形成されている。
エミッタ層２７の上には、プラグ層を介して、エミッタ電極２８Ｅが接続されている。
ベース層２６の上には、プラグ層を介して、ベース電極２８Ｂが接続されている。
Ｎ型のウエル層２３の上には、プラグ層を介して、コレクタ電極２８Ｃが接続されている。
それぞれのプラグ層は、図示しない絶縁層を貫通する穴内を導電材料で埋めて形成されている。
バイポーラトランジスタの外側の部分、並びに、ベース層２６とＮ型のウエル層２３との間の部分には、半導体基板２１の表面に、ＬＯＣＯＳ（局所酸化）によって形成された素子分離層２５が設けられている。
素子分離層２５の下には、第１導電型（Ｐ型）のウエル層２４が形成されている。
即ち、バイポーラトランジスタの部分は、図１に示した第１の実施の形態と同様の構造となっている。
【００３３】
図３Ｂに示すように、ＭＯＳトランジスタの部分では、半導体基板２１の表面に、第１導電型（Ｐ型）のウエル層２４と第２導電型（Ｎ型）のウエル層２３とが形成されている。
Ｐ型のウエル層２４及びＮ型のウエル層２３の表面のほぼ中央部には、それぞれ、図示しないゲート絶縁膜を介して、ゲート電極２８Ｇが形成されている。
Ｐ型のウエル層２４の、ゲート電極２８Ｇの周囲には、Ｎ型の高濃度（Ｎ＋）のソース・ドレイン領域３０Ｎが形成されている。そして、Ｐ型のウエル層２４と、その上のゲート電極２８Ｇと、ソース・ドレイン領域３０Ｎとにより、ＮＭＯＳトランジスタＮＭＯＳが構成されている。
Ｎ型のウエル層２３の、ゲート電極２８Ｇの周囲には、Ｐ型の高濃度（Ｐ＋）のソース・ドレイン領域３０Ｐが形成されている。そして、Ｎ型のウエル層２３と、その上のゲート電極２８Ｇと、ソース・ドレイン領域３０Ｐとにより、ＰＭＯＳトランジスタＰＭＯＳが構成されている。
ＮＭＯＳトランジスタＮＭＯＳと、ＰＭＯＳトランジスタＰＭＯＳとの境界部及び周囲の部分には、素子分離層２５が形成されている。
【００３４】
そして、バイポーラトランジスタの部分及びＭＯＳトランジスタの部分に、それぞれ、Ｐ型半導体層２９が形成されている。
このＰ型半導体層２９は、バイポーラトランジスタの部分では、第１の実施の形態のＰ型半導体層９と同様に、エミッタ領域（エミッタ層２７及びその付近）の直下の部分には設けられていない。
一方、ＭＯＳトランジスタの部分では、ＭＯＳトランジスタＮＭＯＳ，ＰＭＯＳのゲート電極２８Ｇの直下を避けて、Ｐ型半導体層２９が形成されている。
【００３５】
このような構成としたことにより、エミッタ領域へのイオン注入の回数を、図８に示した構成の３回から２回に減らすことができる。また、エミッタ領域の直下の部分以外のＰ型層の濃度を高くすることができる。
さらに、ＭＯＳトランジスタの部分でも、Ｐ型半導体層２９を全面的に形成した場合と比較して、イオン注入の回数を減らすことができる。
【００３６】
本実施の形態の半導体装置は、次のようにして、製造することができる。
まず、第１導電型（Ｐ型）の低濃度（Ｐ−）の半導体基板２１の、エミッタ領域の直下を除いた領域、及び、ゲート電極２８Ｇの直下を除いた領域に、Ｐ型半導体層２９を形成する。Ｐ型半導体層２９は、コレクタ層２２よりも深い位置に形成するため、高エネルギーでのイオン注入により形成する。例えば、ボロンを２［ＭｅＶ］、２×１０１１［１／ｃｍ２］の条件でイオン注入することにより、Ｐ型半導体層２９を形成する。なお、エミッタ領域の直下、及び、ゲート電極２８Ｇの直下における、Ｐ型半導体層２９のイオン注入を行わない領域は、不純物の側方への拡散を考慮して、エミッタ層２７及びゲート電極２８Ｇよりも水平方向に拡げる。
次に、例えば、リンを２［ＭｅＶ］、１×１０１３［１／ｃｍ２］の条件でイオン注入することにより、コレクタ層２２を形成する。
次に、コレクタ取出し領域及びＰＭＯＳトランジスタＰＭＯＳのバックゲート領域に、例えば、リンを１［ＭｅＶ］、５×１０１２［１／ｃｍ２］の条件でイオン注入することにより、Ｎ型のウエル層２３を形成する。
さらに、素子分離層２５を後に形成するアイソレーション領域、並びにＮＭＯＳトランジスタＮＭＯＳのバックゲート領域に、例えば、ボロンを６００［ｋｅＶ］、３×１０１２［１／ｃｍ２］の条件でイオン注入することにより、Ｐ型のウエル層２４を形成する。
続いて、コレクタ層２２の表面に、イオン注入によりベース層２６を形成する。さらに、ベース層２６の一部の表面に、イオン注入によりエミッタ層２７を形成する。
次に、Ｎ型のウエル層２３、ベース層２６、エミッタ層２７にそれぞれ接続して、プラグ層を形成する。さらに、プラグ層に接続して、コレクタ電極２８Ｃ、ベース電極２８Ｂ、エミッタ電極２８Ｅを形成する。
また、ＭＯＳトランジスタＮＭＯＳ，ＰＭＯＳのゲート電極２８Ｇ、ソース・ドレイン領域３０Ｎ，３０Ｐを、それぞれ形成する。
このようにして、図３Ａ及び図３Ｂに示した半導体装置を製造することができる。
【００３７】
上述した本実施の形態の半導体装置の構成によれば、バイポーラトランジスタの部分では、Ｐ型半導体層２９をエミッタ領域の直下を除いた領域に形成しているので、エミッタ領域の直下にはＰ型半導体層２９を形成しない。これにより、エミッタ領域へのイオン注入の回数を減らすことができ、バイポーラトランジスタの電流利得ばらつきを低減させることが可能となる。
ＭＯＳトランジスタの部分では、ＭＯＳトランジスタＮＭＯＳ，ＰＭＯＳのゲート電極２８Ｇの直下を避けてＰ型半導体層２９を形成しているので、ＭＯＳトランジスタＮＭＯＳ，ＰＭＯＳのゲート電極２８Ｇの直下にはＰ型半導体層２９を形成しない。これにより、ＭＯＳトランジスタＮＭＯＳ，ＰＭＯＳのゲート領域へのイオン注入の回数を減らすことができ、ＭＯＳトランジスタＮＭＯＳ，ＰＭＯＳのＶｔｈばらつきを低減させることが可能となる。
また、バイポーラトランジスタの部分のエミッタ領域の直下を除いた領域では、Ｐ型半導体層２９を形成していることにより、Ｐ型層の濃度を高くして、コレクタ−コレクタ間のリーク電流が発生する問題や基板電位が持ち上がる問題を回避することができる。
【００３８】
＜４．本発明の半導体装置の第４の実施の形態＞
本発明の半導体装置の第４の実施の形態の概略構成図（断面図）を、図４Ａ及び図４Ｂに示す。図４ＡはＮＰＮバイポーラトランジスタの部分の断面図を示し、図４ＢはＰＮＰバイポーラトランジスタの部分の断面図を示している。
即ち、本実施の形態は、基板上にＮＰＮバイポーラトランジスタとＰＮＰバイポーラトランジスタを同時に形成するプロセスを想定している。
【００３９】
図４Ａに示すように、第１導電型（Ｐ型）の低濃度（Ｐ−）の半導体基板３１の表面付近に、ＮＰＮバイポーラトランジスタが形成されて成る。
半導体基板３１の表面付近に、ＮＰＮバイポーラトランジスタのコレクタとして、第２導電型（Ｎ型）のコレクタ層３２が形成されている。
コレクタ層３２の上に、ＮＰＮバイポーラトランジスタのベースとして、第１導電型（Ｐ型）のベース層３６が形成されている。また、コレクタ層３２の右上に、コレクタ取り出し領域である、第２導電型（Ｎ型）のウエル層３３が形成されている。
さらに、ＮＰＮバイポーラトランジスタのエミッタとして、ベース層３６の一部の表面に、第２導電型（Ｎ型）のエミッタ層３７が形成されている。
エミッタ層３７の上には、プラグ層を介して、エミッタ電極３８Ｅが接続されている。
ベース層３６の上には、プラグ層を介して、ベース電極３８Ｂが接続されている。
Ｎ型のウエル層３３の上には、プラグ層を介して、コレクタ電極３８Ｃが接続されている。
それぞれのプラグ層は、図示しない絶縁層を貫通する穴内を導電材料で埋めて形成されている。
バイポーラトランジスタの外側の部分、並びに、ベース層３６とＮ型のウエル層３３との間の部分には、半導体基板３１の表面に、ＬＯＣＯＳ（局所酸化）によって形成された素子分離層３５が設けられている。
素子分離層３５の下には、第１導電型（Ｐ型）のウエル層３４が形成されている。
即ち、ＮＰＮバイポーラトランジスタの部分は、図１に示した第１の実施の形態及び図３Ａに示した第３の実施の形態と同様の構造となっている。
【００４０】
図４Ｂに示すように、第１導電型（Ｐ型）の低濃度（Ｐ−）の半導体基板３１の表面付近に、ＰＮＰバイポーラトランジスタが形成されて成る。
半導体基板３１の表面付近に、ＰＮＰバイポーラトランジスタのコレクタとして、第１導電型（Ｐ型）のコレクタ層４１が形成されている。
このコレクタ層４１の下に、第２導電型（Ｎ型）の分離層４０が形成されている。
コレクタ層４１の上に、ＰＮＰバイポーラトランジスタのベースとして、ベース層４２が形成されている。また、コレクタ層４１の右上に、コレクタ取り出し領域である、第１導電型（Ｐ型）のウエル層３４が形成されている。
さらに、ＰＮＰバイポーラトランジスタのエミッタとして、ベース層４２の一部の表面に、エミッタ層４３が形成されている。
エミッタ層４３の上には、プラグ層を介して、エミッタ電極４４Ｅが接続されている。
ベース層４２の上には、プラグ層を介して、ベース電極４４Ｂが接続されている。
Ｐ型のウエル層３４の上には、プラグ層を介して、コレクタ電極４４Ｃが接続されている。
それぞれのプラグ層は、図示しない絶縁層を貫通する穴内を導電材料で埋めて形成されている。
バイポーラトランジスタの外側の部分、並びに、ベース層４２とＰ型のウエル層３４との間の部分には、半導体基板３１の表面に、ＬＯＣＯＳ（局所酸化）によって形成された素子分離層３５が設けられている。
素子分離層３５の下には、第１導電型（Ｐ型）のウエル層３４が形成されている。
【００４１】
そして、ＮＰＮバイポーラトランジスタの部分及びＰＮＰバイポーラトランジスタの部分に、それぞれ、Ｐ型半導体層３９が形成されている。
このＰ型半導体層３９は、ＮＰＮバイポーラトランジスタの部分では、第１の実施の形態のＰ型半導体層９と同様に、エミッタ領域（エミッタ層３７及びその付近）の直下の部分には設けられていない。
一方、ＰＮＰバイポーラトランジスタの部分では、エミッタ領域（エミッタ層４３及びその付近）の直下の部分を避けて、より具体的には、Ｎ型の分離層４０が形成されている領域を避けて、Ｐ型半導体層３９が形成されている。
【００４２】
このような構成としたことにより、ＮＰＮバイポーラトランジスタの部分において、エミッタ領域へのイオン注入の回数を、図８に示した構成の３回から２回に減らすことができる。また、エミッタ領域の直下の部分以外のＰ型層の濃度を高くすることができる。
さらに、ＰＮＰバイポーラトランジスタの部分でも、Ｐ型半導体層３９を全面的に形成した場合と比較して、エミッタ領域へのイオン注入の回数を減らすことができる。また、Ｎ型の分離層４０の直下のＰ型層の濃度を低くすることができる。
【００４３】
本実施の形態の半導体装置は、次のようにして、製造することができる。
まず、第１導電型（Ｐ型）の低濃度（Ｐ−）の半導体基板３１のＮＰＮバイポーラトランジスタのエミッタ領域の直下を除いた領域、及び、ＰＮＰバイポーラトランジスタのエミッタ領域の直下を除いた領域に、Ｐ型半導体層３９を形成する。Ｐ型半導体層３９は、ＮＰＮバイポーラトランジスタのコレクタ層３２よりも深い領域に形成するため、高エネルギーでのイオン注入により形成する。例えば、ボロンを２［ＭｅＶ］、２×１０１１［１／ｃｍ２］の条件でイオン注入することにより、Ｐ型半導体層３９を形成する。なお、各バイポーラトランジスタのエミッタ領域の直下における、Ｐ型半導体層３９のイオン注入を行わない領域は、不純物の側方への拡散を考慮して、エミッタ層３７，４３よりも水平方向に拡げる。
次に、例えば、リンを２［ＭｅＶ］、５×１０１２［１／ｃｍ２］の条件でイオン注入することにより、ＰＮＰバイポーラトランジスタのＮ型の分離層４０を形成する。
さらに、例えば、ボロンを４５０［ｋｅＶ］、５×１０１３［１／ｃｍ２］の条件でイオン注入することにより、ＰＮＰバイポーラトランジスタのコレクタ層４１を形成する。
続いて、例えば、リンを２［ＭｅＶ］、１×１０１３［１／ｃｍ２］の条件でイオン注入することにより、ＮＰＮバイポーラトランジスタのコレクタ層３２を形成する。
続いて、ＮＰＮバイポーラトランジスタのコレクタ取出し領域に、例えば、リンを１［ＭｅＶ］、５×１０１２［１／ｃｍ２］の条件でイオン注入することにより、Ｎ型のウエル層３３を形成する。また、素子分離層３５を後に形成するアイソレーション領域、並びにＰＮＰバイポーラトランジスタのコレクタ取出し領域に、ボロンを６００［ｋｅＶ］、３×１０１２［１／ｃｍ２］の条件でイオン注入することにより、Ｐ型のウエル層３４を形成する。なお、Ｎ型のウエル層３３、Ｐ型のウエル層３４は、ＭＯＳトランジスタのウエル層を兼用することが可能である。
続いて、ＮＰＮバイポーラトランジスタのコレクタ層３２の表面に、イオン注入によりベース層３６を形成する。さらに、ベース層３６の一部の表面に、イオン注入によりエミッタ層３７を形成する。同様に、ＰＮＰバイポーラトランジスタのコレクタ層４１の表面に、イオン注入によりベース層４２を形成する。さらに、ベース層４２の一部の表面に、イオン注入によりエミッタ層４３を形成する。
次に、Ｎ型のウエル層３３、ＮＰＮバイポーラトランジスタのベース層３６及びエミッタ層３７にそれぞれ接続して、プラグ層を形成する。さらに、プラグ層に接続して、コレクタ電極３８Ｃ、ベース電極３８Ｂ、エミッタ電極３８Ｅを形成する。
また、Ｐ型のウエル層３４、ＰＮＰバイポーラトランジスタのベース層４２及びエミッタ層４３にそれぞれ接続して、プラグ層を形成する。さらに、プラグ層に接続して、コレクタ電極４４Ｃ、ベース電極４４Ｂ、エミッタ電極４４Ｅを形成する。
このようにして、図４Ａ及び図４Ｂに示した半導体装置を製造することができる。
【００４４】
上述した本実施の形態の半導体装置の構成によれば、ＮＰＮバイポーラトランジスタ及びＰＮＰバイポーラトランジスタのエミッタ領域の直下には、Ｐ型半導体層３９を形成しない。これにより、ＮＰＮバイポーラトランジスタ及びＰＮＰバイポーラトランジスタにおいて、それぞれのエミッタ領域へのイオン注入の回数を減らすことができるので、電流利得ばらつきを低減させることが可能となる。
【００４５】
また、Ｎ型の分離層４０の下にはＰ型半導体層３９が形成されていないため、分離層４０の下層の濃度が低くなり、ＰＮＰバイポーラトランジスタの分離層４０とＰ型半導体基板３１との間に発生する寄生容量を低減させることが可能となる。
さらに、Ｎ型の分離層４０を、外部から電位を供給する電極を接続せずにフローティング構造とした場合には、ＰＮＰバイポーラトランジスタのコレクタ層４１とＰ型半導体基板３１との間に発生する寄生容量を大幅に低減することが可能となる。
【００４６】
＜５．光ディスク装置の実施の形態＞
本発明の光ディスク装置は、上述した本発明に係る半導体装置を備えて、光ディスクに対して、記録及び／又は再生を行う光ディスク装置を構成したものである。
本発明の光ディスク装置の実施の形態を、以下に示す。
【００４７】
本発明の光ディスク装置の実施の形態の概略構成図（ブロック図）を、図５に示す。
この光ディスク装置は、スピンドルモータ１０１、光ピックアップ１０２、ドライバ１０３、フォーカス／トラッキングサーボ１０４、制御マイコン１０５、操作ボタン・ＬＣＤ（液晶）表示１０６、破線で示す信号処理回路部１１０を備えている。
さらに、信号処理回路部１１０には、ＬＤドライバ１１１、記録補償回路１１２、データ符号化回路１１３、誤り訂正用符号化回路１１４を備えている。また、信号処理回路部１１０には、ＲＦアンプ１１５、イコライザ１１６、クロック抽出用ＰＬＬ回路１１７、Ａ／Ｄ変換器１１８、ＰＲＭＬ信号処理回路１１９、データ復号化回路１２０、誤り訂正回路１２１を備えている。
【００４８】
スピンドルモータ１０１は、光ディスク２００を回転駆動させる駆動部を構成し、光ディスク２００を中心軸の周囲に回転させる。
光ピックアップ１０２は、光ディスク２００に対してレーザ光を照射して、情報の記録や再生を行う。
フォーカス／トラッキングサーボ１０４は、光ディスク２００のサーボを行う。制御マイコン１０５は、フォーカス／トラッキングサーボ１０４や操作ボタン・ＬＣＤ（液晶）表示１０６等の制御を行う。
【００４９】
外部からのデータ入力の信号は、誤り訂正用符号化回路１１４、データ符号化回路１１３、記録補償回路１１２、ＬＤドライバ１１１を経て、光ピックアップ１０２に供給される。
光ピックアップ１０２で検出した再生信号等は、ＲＦアンプ１１５を経て、イコライザ１１６からクロック抽出用ＰＬＬ回路１１７及びＡ／Ｄ変換器１１８に供給される。
クロック抽出用ＰＬＬ回路１１７で信号から抽出したクロックと、Ａ／Ｄ変換器で変換された信号とが、ＰＲＭＬ信号処理回路１１９に供給されて処理される。その後は、データ復号化回路１２０と誤り訂正回路１２１を経て、データ出力として出力される。
【００５０】
本実施の形態では、光ピックアップ１０２内のフォトダイオードを有する受光素子に、例えば図２に示した半導体装置の第２の実施の形態のような、バイポーラトランジスタ及びフォトダイオードを有する、本発明に係る半導体装置を使用する。
このような受光素子としては、例えば、光ディスク２００から戻ってくる、信号を含むレーザ光を受光検出する受光素子や、レーザダイオードからのレーザ光出力をモニタする受光素子が、挙げられる。
【００５１】
バイポーラトランジスタ及びフォトダイオードを有する本発明に係る半導体装置を、光ピックアップ１０２内の受光素子に使用することにより、バイポーラトランジスタの電流利得のばらつきを低減することができる。
また、フォトダイオードの部分で、フォトダイオードの下層の濃度を十分に低くして、ＰＩＮ型フォトダイオードのＩ層としての機能を持たせることができる。このようにしてＰＩＮ型フォトダイオードを構成することにより、寄生容量を小さくすることや、空乏層を広げて感度を向上することが可能になる。
従って、光ディスク装置において、光ピックアップ１０２の動作が安定した信頼性の高い装置を実現すると共に、光ディスク２００からの信号に対する感度を高くすることが可能になる。
【００５２】
上述した半導体装置の各実施の形態では、第１導電型をＰ型、第２導電型をＮ型、としていたが、これらの導電型が逆である場合にも、同様に本発明を適用することができる。
【００５３】
また、上述した半導体装置の第３の実施の形態では、バイポーラトランジスタと同一の半導体基体にＮＭＯＳトランジスタＮＭＯＳとＰＭＯＳトランジスタＰＭＯＳとを形成した構成であった。
バイポーラトランジスタと同一の半導体基体に形成するＭＯＳトランジスタを、ＮＭＯＳトランジスタのみ、又は、ＰＭＯＳトランジスタのみとした構成にも、同様に本発明を適用することができる。
【００５４】
また、上述した半導体装置の第４の実施の形態では、ＰＮＰバイポーラトランジスタの分離層４０の下には、Ｐ型半導体層３９を形成していなかった。
本発明では、ＰＮＰバイポーラトランジスタの部分においても、ＮＰＮバイポーラトランジスタの部分と同様に、エミッタ領域の直下のみを除いて、その周囲の領域にはＰ型半導体層を設けることも可能である。このような構成としても、ＰＮＰバイポーラトランジスタの電流利得のばらつきを低減する効果が得られる。
【００５５】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００５６】
【図１】本発明の半導体装置の第１の実施の形態の概略構成図（断面図）である。
【図２】Ａ、Ｂ 本発明の半導体装置の第２の実施の形態の概略構成図（断面図）である。
【図３】Ａ、Ｂ 本発明の半導体装置の第３の実施の形態の概略構成図（断面図）である。
【図４】Ａ、Ｂ 本発明の半導体装置の第４の実施の形態の概略構成図（断面図）である。
【図５】本発明の光ディスク装置の実施の形態の概略構成図（ブロック図）である。
【図６】従来の一般的なバイポーラトランジスタの構造の断面図である。
【図７】基板濃度を低減したバイポーラトランジスタの構造の断面図である。
【図８】濃度の高いＰ型半導体層を形成した構造の断面図である。
【符号の説明】
【００５７】
１，２１，３１ （低濃度の）半導体基板、２，１２，２２，３２，４１ コレクタ層、３，１３，２３，３３ Ｎ型のウエル層、４，１４，２４，３４ Ｐ型のウエル層、５，１５，２５，３５ 素子分離層、６，１６，２６，３６，４２ ベース層、７，１７，２７，３７，４３ エミッタ層、８Ｅ，１８Ｅ，２８Ｅ，３８Ｅ，４４Ｅ エミッタ電極、８Ｂ，１８Ｂ，２８Ｂ，３８Ｂ，４４Ｂ ベース電極、８Ｃ，１８Ｃ，２８Ｃ，３８Ｃ，４４Ｃ コレクタ電極、９，１９，２９，３９ Ｐ型の半導体層、１０ （高濃度の）半導体基板、１１ 半導体エピタキシャル層、２０ カソード層、１０１ スピンドルモータ、１０２ 光ピックアップ、１１０ 信号処理回路部、２００ 光ディスク
【特許請求の範囲】
【請求項１】
バイポーラトランジスタを有する半導体装置であって、
第１導電型の半導体基体と、
前記半導体基体の表面の一部に形成された、前記バイポーラトランジスタの第２導電型のコレクタ層と、
前記第２導電型のコレクタ層の一部に形成された、前記バイポーラトランジスタの第１導電型のベース層と、
前記第１導電型のベース層の一部に形成された、前記バイポーラトランジスタの第２導電型のエミッタ層と、
前記第２導電型のエミッタ層の直下の領域を除いた部分の前記半導体基体に形成された、第１導電型の半導体層とを含む
半導体装置。
【請求項２】
前記バイポーラトランジスタと、フォトダイオードとを有し、
前記半導体基体が、半導体層と、前記半導体層上の半導体エピタキシャル層とから構成され、
前記フォトダイオードが、前記半導体エピタキシャル層の表面に形成された第２導電型の半導体層と、前記半導体エピタキシャル層とにより構成され、
前記第１導電型の半導体層は、前記フォトダイオードの前記第２導電型の半導体層の直下を除いた領域に形成されている、請求項１に記載の半導体装置。
【請求項３】
前記バイポーラトランジスタと、ＭＯＳトランジスタとを有し、
前記ＭＯＳトランジスタは、前記半導体基体の表面の一部に形成された第１導電型のウエル層と、前記ウエル層の上にゲート絶縁膜を介して形成されたゲート電極と、前記ウエル層に形成された第２導電型のソース・ドレイン領域とにより構成され、
前記第１導電型の半導体層は、前記ＭＯＳトランジスタの前記ゲート電極の直下の部分を除いて形成されている、請求項１に記載の半導体装置。
【請求項４】
前記バイポーラトランジスタと、ＭＯＳトランジスタとを有し、
前記ＭＯＳトランジスタは、前記半導体基体の表面の一部に形成された第２導電型のウエル層と、前記ウエル層の上にゲート絶縁膜を介して形成されたゲート電極と、前記ウエル層に形成された第１導電型のソース・ドレイン領域とにより構成され、
前記第１導電型の半導体層は、前記ＭＯＳトランジスタの前記ゲート電極の直下の部分を除いて形成されている、請求項１に記載の半導体装置。
【請求項５】
前記バイポーラトランジスタと、第１のＭＯＳトランジスタと、第２のＭＯＳトランジスタとを有し、
前記第１のＭＯＳトランジスタは、前記半導体基体の表面の一部に形成された第１導電型のウエル層と、前記ウエル層の上にゲート絶縁膜を介して形成されたゲート電極と、前記ウエル層に形成された第２導電型のソース・ドレイン領域とにより構成され、
前記第２のＭＯＳトランジスタは、前記半導体基体の表面の一部に形成された第２導電型のウエル層と、前記ウエル層の上にゲート絶縁膜を介して形成されたゲート電極と、前記ウエル層に形成された第１導電型のソース・ドレイン領域とにより構成され、
前記第１導電型の半導体層は、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタのそれぞれの前記ゲート電極の直下の部分を除いて形成されている、請求項１に記載の半導体装置。
【請求項６】
前記バイポーラトランジスタと、第２のバイポーラトランジスタとを有し、
前記第２のバイポーラトランジスタは、前記半導体基体の一部に形成された第２導電型の分離層と、前記分離層の一部に形成された第１導電型のコレクタ層と、前記第１導電型のコレクタ層の一部に形成された第２導電型のベース層と、前記第２導電型のベース層の一部に形成された第１導電型のエミッタ層とから構成され、
前記第１導電型の半導体層は、前記第２のバイポーラトランジスタの部分では、前記第１導電型のエミッタ層の直下の領域を除いた部分の前記半導体基体に形成されている、請求項１に記載の半導体装置。
【請求項７】
前記第１導電型の半導体層は、前記分離層の下を除いた部分の前記半導体基体に形成されている、請求項６に記載の半導体装置。
【請求項８】
前記バイポーラトランジスタにおいて、前記エミッタ層の直下の領域以外の、前記ベース層の直下の領域には、前記第１導電型の半導体層が形成されている、請求項１〜請求項７のいずれか１項に記載の半導体装置。
【請求項９】
光ディスクに対して、記録及び／又は再生を行う光ディスク装置であって、
バイポーラトランジスタとフォトダイオードとを有し、半導体層と前記半導体層上の半導体エピタキシャル層とから構成された第１導電型の半導体基体と、前記半導体基体の表面の一部に形成された前記バイポーラトランジスタの第２導電型のコレクタ層と、前記第２導電型のコレクタ層の一部に形成された前記バイポーラトランジスタの第１導電型のベース層と、前記第１導電型のベース層の一部に形成された前記バイポーラトランジスタの第２導電型のエミッタ層と、前記半導体エピタキシャル層の表面に形成された第２導電型の半導体層と前記半導体エピタキシャル層とにより構成されたフォトダイオードと、前記第２導電型のエミッタ層の直下の領域を除いた部分、並びに、前記フォトダイオードの前記第２導電型の半導体層の直下を除いた領域の、前記半導体基体に形成された第１導電型の半導体層とを含む、半導体装置を含み、前記光ディスクに対して記録及び／又は再生を行う光ピックアップと、
前記光ディスクを回転駆動させる駆動部とを含む
光ディスク装置。
【請求項１】
バイポーラトランジスタを有する半導体装置であって、
第１導電型の半導体基体と、
前記半導体基体の表面の一部に形成された、前記バイポーラトランジスタの第２導電型のコレクタ層と、
前記第２導電型のコレクタ層の一部に形成された、前記バイポーラトランジスタの第１導電型のベース層と、
前記第１導電型のベース層の一部に形成された、前記バイポーラトランジスタの第２導電型のエミッタ層と、
前記第２導電型のエミッタ層の直下の領域を除いた部分の前記半導体基体に形成された、第１導電型の半導体層とを含む
半導体装置。
【請求項２】
前記バイポーラトランジスタと、フォトダイオードとを有し、
前記半導体基体が、半導体層と、前記半導体層上の半導体エピタキシャル層とから構成され、
前記フォトダイオードが、前記半導体エピタキシャル層の表面に形成された第２導電型の半導体層と、前記半導体エピタキシャル層とにより構成され、
前記第１導電型の半導体層は、前記フォトダイオードの前記第２導電型の半導体層の直下を除いた領域に形成されている、請求項１に記載の半導体装置。
【請求項３】
前記バイポーラトランジスタと、ＭＯＳトランジスタとを有し、
前記ＭＯＳトランジスタは、前記半導体基体の表面の一部に形成された第１導電型のウエル層と、前記ウエル層の上にゲート絶縁膜を介して形成されたゲート電極と、前記ウエル層に形成された第２導電型のソース・ドレイン領域とにより構成され、
前記第１導電型の半導体層は、前記ＭＯＳトランジスタの前記ゲート電極の直下の部分を除いて形成されている、請求項１に記載の半導体装置。
【請求項４】
前記バイポーラトランジスタと、ＭＯＳトランジスタとを有し、
前記ＭＯＳトランジスタは、前記半導体基体の表面の一部に形成された第２導電型のウエル層と、前記ウエル層の上にゲート絶縁膜を介して形成されたゲート電極と、前記ウエル層に形成された第１導電型のソース・ドレイン領域とにより構成され、
前記第１導電型の半導体層は、前記ＭＯＳトランジスタの前記ゲート電極の直下の部分を除いて形成されている、請求項１に記載の半導体装置。
【請求項５】
前記バイポーラトランジスタと、第１のＭＯＳトランジスタと、第２のＭＯＳトランジスタとを有し、
前記第１のＭＯＳトランジスタは、前記半導体基体の表面の一部に形成された第１導電型のウエル層と、前記ウエル層の上にゲート絶縁膜を介して形成されたゲート電極と、前記ウエル層に形成された第２導電型のソース・ドレイン領域とにより構成され、
前記第２のＭＯＳトランジスタは、前記半導体基体の表面の一部に形成された第２導電型のウエル層と、前記ウエル層の上にゲート絶縁膜を介して形成されたゲート電極と、前記ウエル層に形成された第１導電型のソース・ドレイン領域とにより構成され、
前記第１導電型の半導体層は、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタのそれぞれの前記ゲート電極の直下の部分を除いて形成されている、請求項１に記載の半導体装置。
【請求項６】
前記バイポーラトランジスタと、第２のバイポーラトランジスタとを有し、
前記第２のバイポーラトランジスタは、前記半導体基体の一部に形成された第２導電型の分離層と、前記分離層の一部に形成された第１導電型のコレクタ層と、前記第１導電型のコレクタ層の一部に形成された第２導電型のベース層と、前記第２導電型のベース層の一部に形成された第１導電型のエミッタ層とから構成され、
前記第１導電型の半導体層は、前記第２のバイポーラトランジスタの部分では、前記第１導電型のエミッタ層の直下の領域を除いた部分の前記半導体基体に形成されている、請求項１に記載の半導体装置。
【請求項７】
前記第１導電型の半導体層は、前記分離層の下を除いた部分の前記半導体基体に形成されている、請求項６に記載の半導体装置。
【請求項８】
前記バイポーラトランジスタにおいて、前記エミッタ層の直下の領域以外の、前記ベース層の直下の領域には、前記第１導電型の半導体層が形成されている、請求項１〜請求項７のいずれか１項に記載の半導体装置。
【請求項９】
光ディスクに対して、記録及び／又は再生を行う光ディスク装置であって、
バイポーラトランジスタとフォトダイオードとを有し、半導体層と前記半導体層上の半導体エピタキシャル層とから構成された第１導電型の半導体基体と、前記半導体基体の表面の一部に形成された前記バイポーラトランジスタの第２導電型のコレクタ層と、前記第２導電型のコレクタ層の一部に形成された前記バイポーラトランジスタの第１導電型のベース層と、前記第１導電型のベース層の一部に形成された前記バイポーラトランジスタの第２導電型のエミッタ層と、前記半導体エピタキシャル層の表面に形成された第２導電型の半導体層と前記半導体エピタキシャル層とにより構成されたフォトダイオードと、前記第２導電型のエミッタ層の直下の領域を除いた部分、並びに、前記フォトダイオードの前記第２導電型の半導体層の直下を除いた領域の、前記半導体基体に形成された第１導電型の半導体層とを含む、半導体装置を含み、前記光ディスクに対して記録及び／又は再生を行う光ピックアップと、
前記光ディスクを回転駆動させる駆動部とを含む
光ディスク装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−１４０９７４（Ｐ２０１０−１４０９７４Ａ）
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願番号】特願２００８−３１３６９９（Ｐ２００８−３１３６９９）
【出願日】平成２０年１２月９日（２００８．１２．９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願日】平成２０年１２月９日（２００８．１２．９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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