【課題】所望のブレークダウン電圧を確保し、大きな放電電流を流せるＥＳＤ保護特性の良好なＥＳＤ保護素子を実現する。
【解決手段】適切な不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３で形成するＰＮ接合ダイオード３５と、Ｐ型拡散層６と接続するＰ＋型埋め込み層３ａをエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ＋型埋め込み層３をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８とでＥＳＤ保護素子を構築する。Ｐ＋型埋め込み層３はアノード電極１０に接続され、Ｐ＋型拡散層６と、それを取り囲むＮ＋型拡散層７はカソード電極９に接続される。カソード電極９に正の大きな静電気が印加されるとＰＮ接合ダイオード３５がブレークダウンし、その放電電流Ｉ１によりＰ＋型埋め込み層３よりＮ−型エピタキシャル層４の電位が下がり寄生ＰＮＰバイポーラトランジスタ３８がオンし大きな放電電流Ｉ２が流れる。 （もっと読む）

【課題】所望のブレークダウン電圧を確保し、大きな放電電流を流せるＥＳＤ保護特性の良好なＥＳＤ保護素子を実現する。
【解決手段】適切な不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３からなるＰＮ接合ダイオード３５と、Ｐ＋型拡散層６と繋がるＰ＋型引き出し層５ａをエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ型半導体基板１をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８とでＥＳＤ保護素子を構成する。Ｐ＋型埋め込み層３はアノード電極１０に接続され、Ｐ＋型拡散層６と、それと接続され、取り囲むＮ＋型拡散層７とはカソード電極９に接続される。カソード電極９に正の大きな静電気が印加されるとＰＮ接合ダイオード３５がブレークダウンし、そのときの放電電流Ｉ１によりＰ＋型引き出し層５ａよりＮ−型エピタキシャル層４の電位が下がり寄生ＰＮＰバイポーラトランジスタ３８がオンし、大きな放電電流Ｉ２が流れる。 （もっと読む）

【課題】所望のブレークダウン電圧が確保でき、大きな放電電流を流すことが可能なＥＳＤ保護特性のすぐれたＥＳＤ保護素子を実現する。
【解決手段】適切な不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３でＰＮ接合ダイオード３５を形成する。Ｐ＋型埋め込み層３はＰ＋型引き出し層５と一体となりＮ−型エピタキシャル層４を貫通させアノード電極１０と接続される。Ｐ＋型埋め込み層３等で囲まれたＮ−型エピタキシャル層４にＮ＋型拡散層７と該Ｎ＋型拡散層７と接続され、これを取り囲むＰ＋型拡散層６を形成する。Ｎ＋型拡散層７、Ｐ＋型拡散層６はカソード電極９に接続される。Ｐ＋型拡散層６をエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ＋型引き出し層５等をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８とＰＮ接合ダイオード３５でＥＳＤ保護素子を構成する。 （もっと読む）

【課題】高周波帯域で動作する半導体装置の特性の低下を抑制しつつ、製造コストを低減できる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置１００は、電界効果型トランジスタと、ヘテロ接合バイポーラトランジスタと、ヘテロ接合バイポーラトランジスタのＧａＡｓベース層７を用いて形成されたベースエピ抵抗素子２８と、電界効果型トランジスタのＩｎＧａＡｓチャネル層４を用いて形成された配線部２６と、配線部２６とベースエピ抵抗素子２８とを絶縁する高抵抗化領域２７と、配線部２６の水平方向の周囲を囲う絶縁性の素子分離領域２４とを含む。また、ベースエピ抵抗素子２８は、半絶縁性ＧａＡｓ基板１の主面に垂直な方向から見て、配線部２６と交差しているベースエピ抵抗素子領域２９を有する。 （もっと読む）

【課題】電力増幅モジュールの放熱特性を向上させる。
【解決手段】電力増幅モジュールに用いられる電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成された半導体チップにおいて、ＬＤＭＯＳＦＥＴ素子用の複数のソース領域、複数のドレイン領域および複数のゲート電極３９が形成されたＬＤＭＯＳＦＥＴ形成領域上に、ソース用バンプ電極ＢＰＳを配置する。ソース用バンプ電極ＢＰＳは、アルミニウムを主体とするソース用パッドＭ３Ｓ上に、ソース用パッドＭ３Ｓよりも厚くかつ銅を主体とするソース用導体層ＣＮＤＳを介して形成する。ソース用バンプ電極ＢＰＳとソース用導体層ＣＮＤＳの間には樹脂膜は介在していない。 （もっと読む）

【課題】線形性に優れた半導体抵抗素子を提供する。
【解決手段】本発明の半導体装置は、ＧａＡｓ基板１０１上に形成され、３−５族化合物半導体から構成されるＨＢＴ１３０と、ＧａＡｓ基板１０１上に形成され、ＨＢＴ１３０を構成する半導体エピタキシャル層の少なくとも１層から構成される半導体抵抗素子１２０とを備え、半導体抵抗素子１２０は、ヘリウム不純物を含む。 （もっと読む）

【課題】耐破壊性に優れたヘテロ接合バイポーラトランジスタを提供する。
【解決手段】サブコレクタ層と、第１コレクタ層、第２コレクタ層、第３コレクタ層及び第４コレクタ層を有しサブコレクタ層上に形成されたコレクタ層と、コレクタ層上に形成されたベース層と、ベース層上に形成され、ベース層を構成する半導体よりも大きなバンドギャップを有する半導体から構成されるエミッタ層とを備え、第１コレクタ層は、第２コレクタ層、第３コレクタ層及び第４コレクタ層を構成する半導体と異なる半導体から構成されてサブコレクタ層上に形成され、第４コレクタ層は、第２コレクタ層の不純物濃度よりも低い不純物濃度で第１コレクタ層上に形成され、第２コレクタ層は、サブコレクタ層の不純物濃度よりも低く第３コレクタ層の不純物濃度よりも高い不純物濃度で第４コレクタ層上に形成され、第３コレクタ層は、第２コレクタ層とベース層との間に形成される。 （もっと読む）

【課題】半導体装置の特性を向上できると共に、製造コストを低減できる。
【解決手段】本発明の例に関わる半導体装置は、半導体基板１上に順次積層されたコレクタ層２Ａ、ベース層３Ａ及びエミッタ層４Ａと、コレクタ層２Ａの側面上に設けられ、コレクタ層に対して歪み応力を与える第１ストレスソース膜１５Ａと、ベース層３Ａの側面上に設けられ、ベース層３Ａに対して歪み応力を与える第２ストレスソース膜１７と、を具備し、第１ストレスソース膜１５Ａ上端及び前記ベース層上端は、半導体基板表面から同じ高さに位置し、第２ストレスソース膜１７は、ベース層３Ａの側面と第１ストレスソース膜１５Ａの側面との間に設けられる。 （もっと読む）

【課題】現在、半導体集積回路で使用されているバイポーラトランジスタとＭＯＳトランジスタは最初に発明された時よりその構造は変わっておりません。構造と原理を根本的に見直し、高速化・低消費電力化・微細化を進展させる。
【解決手段】サブミクロンスケールの微細加工技術を用い、新しい原理と構造のトランジスタによる半導体集積回路を形成する。 （もっと読む）

【課題】耐圧の異なるトランジスタを容易に形成することができる半導体装置を提供すること。
【解決手段】本発明にかかる半導体装置は、ボディシリコン層２３、低耐圧のトランジスタ４０、及び高耐圧のトランジスタ３０を有する。トランジスタ４０では、高濃度コレクタ領域４２及びベース領域４３が、半導体層２３に設けられた低濃度コレクタ領域４１に接する。また、トランジスタ３０では、ボディシリコン層２３に設けられた低濃度コレクタ領域３１に接する、高濃度コレクタ領域３２及びベース領域３３において、ボディシリコン層２３の主表面に対して平行方向の距離が、高濃度コレクタ領域３２及びベース領域３３よりも離れて設けられている。 （もっと読む）

【解決手段】ベースコンタクト接続部（１２）、エミッタ部（４、５）及びコレクタ部がｎ層（３）上に配置され、当該ｎ層は、更なるｎｐｎバイポーラトランジスタために用いることができる。当該コレクタ部はエミッタ部に対して側方に配置され、当該エミッタ部及びコレクタ部の少なくとも一方は、当該ｎ層の表面領域上でショットキーコンタクト（１４）を備える。 （もっと読む）

【課題】バイポーラトランジスタの高周波特性を向上させる。
【解決手段】ヘテロバイポーラトランジスタ７０は、ベースとエミッタ、ベースとコレクタがヘテロ接合を有し、双条ベース構造を有する。Ｎ型エピタキシャル層３上の内部ベース層（Ｐ型ＳｉＧｅ層）５と接する外部ベース層１０、及び内部ベース層（Ｐ型ＳｉＧｅ層）５上には、絶縁膜７及びＮ型多結晶シリコン膜８が積層形成される。積層形成された絶縁膜７及びＮ型多結晶シリコン膜８の中央部にはエミッタ開口部１９が設けられる。エミッタ開口部１９にはＮ型エピタキシャル層１１が設けられる。Ｎ型エピタキシャル層１１及びＮ型多結晶シリコン膜８上には、エミッタ開口部１９を覆うようにＴ型形状を有するＮ型多結晶シリコン膜１２が設けられる。左右のＮ型多結晶シリコン膜８及びエミッタ開口領域は同時に形成され、左右のＮ型多結晶シリコン膜８の幅は同一に設定される。 （もっと読む）

【課題】複合高電圧素子工程を用いたポリエミッタ型バイポーラトランジスタ及びその製造方法、ＢＣＤ（複合高圧）素子及びその製造方法を提供する。
【解決手段】実施の形態に係るポリエミッタ型バイポーラトランジスタは、半導体基板１００の上側の一部に形成された埋込層１１０と、上記半導体基板の上に形成されたエピ層１２０と、上記エピ層に形成され、上記埋込層と連結されるコレクタ領域１３０と、上記エピ層の上側の一部に形成されたベース領域１４０と、上記ベース領域の基板の表面に形成され、ポリシリコン材質からなるポリエミッタ領域１７０と、を含む。実施の形態に係るＢＣＤ素子は、ポリシリコン材質からなるポリエミッタ領域を含むポリエミッタ型バイポーラトランジスタを含み、上記バイポーラトランジスタと同一な単一ウエハ上に形成されたＣＭＯＳとＤＭＯＳのうちの１つ以上のＭＯＳを含む。 （もっと読む）

【課題】同一基板上に形成された縦型ＰＮＰトランジスタとＮＰＮトランジスタの両方の特性向上が図られた半導体装置を提供する。
【解決手段】半導体装置はＰＮＰトランジスタ５０を備えている。ＰＮＰトランジスタ５０は、第１のＰ型コレクタ領域３ｂと、第１のＰ型コレクタ領域３ｂの底面を覆い、第１のＰ型コレクタ領域３ｂの不純物濃度のピークよりも深い位置に不純物濃度のピークを有する第１のＮ型埋め込み領域２と、第１のＰ型コレクタ領域３ｂ上に形成された第２のＰ型コレクタ領域５ｂとを備えている。第１のＰ型コレクタ領域３ｂの側面もＮ型領域に囲まれている。このため、ＰＮＰトランジスタ５０におけるパンチスルーの発生が抑えられるとともに、コレクタ領域内のキャリア通過経路を短くしてコレクタ抵抗の低減を図ることができる。 （もっと読む）

【課題】半導体集積回路装置の設計工数を低減する。
【解決手段】ＳＯＩ基板１の半導体層において、互いに完全に電気的に分離された複数の単位バイポーラトランジスタＱｕを並列接続することにより、大電流容量を必要とするバイポーラトランジスタを構成する。また、所望の電流容量を与えるトランジスタは、幾何学的寸法が、実質的に同一サイズである複数の単位バイポーラトランジスタを、互いに電気的に並列接続することにより構成する。 （もっと読む）

【課題】安価な、また、放熱特性に優れたＳｉ基板を用いて、良質なＧａＡｓ系の結晶薄膜を得る。
【解決手段】Ｓｉの基板と、基板上に結晶成長され、孤立した島状に形成されたＧｅ層と、Ｇｅ層の上に結晶成長され、Ｐを含む３−５族化合物半導体層からなるバッファ層と、バッファ層の上に結晶成長された機能層と、を備える半導体基板を提供する。Ｇｅ層は、アニールした場合に、アニールの温度および時間において結晶欠陥が移動する距離の２倍を越えない大きさの島状に形成する。あるいはＧｅ層は、アニールした場合に、アニールの温度において基板であるＳｉとの熱膨張係数の相違によるストレスが剥離を発生させない大きさの島状に形成する。 （もっと読む）

【課題】安価な、また、放熱特性に優れたＳｉ基板を用いて、良質なＧａＡｓ系の結晶薄膜を得る。
【解決手段】Ｓｉの基板と、基板の上に形成され、結晶成長を阻害する阻害層とを備え、阻害層は、基板の一部を覆う被覆領域と、被覆領域の内部に基板を覆わない開口領域とを有し、さらに開口領域に結晶成長されたＧｅ層と、Ｇｅ層上に結晶成長された機能層と、を備える半導体基板を提供する。当該半導体基板において、Ｇｅ層は、結晶欠陥が移動できる温度および時間でアニールされることにより形成されてよい。 （もっと読む）

【課題】安価な、また、放熱特性に優れたＳｉ基板を用いて、良質なＧａＡｓ系の結晶薄膜を得る。
【解決手段】単結晶Ｓｉの基板と、基板の上に形成され、開口領域を有する絶縁層と、開口領域の基板上にエピタキシャル成長されたＧｅ層と、Ｇｅ層の上にエピタキシャル成長されたＧａＡｓ層と、を備え、Ｇｅ層は、超高真空の減圧状態にできるＣＶＤ反応室に基板を導入し、原料ガスを熱分解できる第１温度で第１のエピタキシャル成長を実施し、第１温度より高い第２温度で第２のエピタキシャル成長を実施し、第１および第２のエピタキシャル成長を実施したエピタキシャル層をＧｅの融点に達しない第３温度で第１のアニールを実施し、第３温度より低い第４温度で第２のアニールを実施して形成された半導体基板を提供する。 （もっと読む）

【課題】高耐圧で、かつ、オン抵抗を十分に小さくすることが可能な半導体装置を提供する。
【解決手段】この半導体装置１は、Ｐ型の半導体層６と、半導体層６の主表面上の所定領域にゲート絶縁膜４を介して配置されたゲート電極５とを備え、半導体層６は、ゲート電極５の下側を覆うように形成されたＮ^-型ウェル領域１１と、Ｎ^-型ウェル領域１１内の主表面側に形成されたＰ^-型ボディ領域１２と、Ｐ^-型ボディ領域１２内の主表面側で、かつ、ゲート電極５の一方（矢印Ａ方向）側に形成されたＮ⁺型ソース領域１３と、Ｎ^-型ウェル領域１１内の主表面側で、かつ、ゲート電極５の他方（矢印Ｂ方向）側に形成されたＮ⁺型ドレイン領域１５と、Ｐ^-型ボディ領域１２の真下でない位置で、かつ、少なくともＮ⁺型ドレイン領域１５の真下の位置に形成され、Ｎ⁺型ドレイン領域１５に接続されたＮ⁺型埋め込み領域１６とを含む。 （もっと読む）

【課題】バイポーラトランジスタ構造を有する静電破壊保護素子のホールド電圧を従来に比して高くするとともに、当該素子のサイズを抑える技術を提供することを目的とする。
【解決手段】エピタキシャル層２の表面にベース領域（Ｐ不純物層４）が形成され、Ｐ不純物層４の表面にエミッタ領域（Ｎ＋不純物層５）が形成され、エピタキシャル層２とＮ＋不純物層６とから成るコレクタ領域が構成されている。ベース電極８とベース領域（Ｐ不純物層４）の接続部が、ベース領域（Ｐ不純物層４）のコレクタ電極１０側の端部とエミッタ領域（Ｎ＋不純物層５）との間に位置する。つまり、コレクタ・ベース・エミッタの順で各電極が構成されている。ベース電極８とエミッタ電極９とは不図示の配線を介して接続されている。また、エピタキシャル層２を複数の島領域に分離するためのＰ＋分離層１１が形成されている。 （もっと読む）