【課題】ホールド電圧が高いエミッタ・ベース短絡型の保護素子が設けられた半導体装置を提供する。
【解決手段】半導体装置１は、基板１０と、前記基板上に形成された第１導電形の半導体層１１と、前記基板と前記半導体層との間に形成された第１導電形の埋込層１３と、前記半導体層上に形成された第２導電形のウェル１４と、前記半導体層上であって、前記ウェルから離隔し、前記埋込層の直上域に形成された第１導電形の第１コンタクト層１５と、前記ウェル上に形成された第２導電形の第２コンタクト層１６と、前記ウェル上であって、前記第１コンタクト層と前記第２コンタクト層との間に形成された第１導電形の第３コンタクト層１７と、前記埋込層と前記第１コンタクト層との間に形成され、前記第１コンタクト層に接した第１導電形のディープ層１８と、を備える。 （もっと読む）

【課題】保護素子の異なるクランプ電圧を容易に設定して形成できる構造の保護素子を含む半導体装置を提供すること。
【解決手段】回路内部のＭＯＳ型半導体装置のゲート酸化膜を保護するための保護素子を含む半導体装置であって、該保護素子は、該ＭＯＳ型半導体装置とその前段回路との間に接続される横型バイポーラトランジスタであり、該横型バイポーラトランジスタのパンチスルー耐圧をクランプ電圧として利用することを特徴とする、半導体装置。 （もっと読む）

【課題】ラテラル・バイポーラトランジスタを有する半導体装置であって、エミッタポリシリコンに対する良好なコンタクトを得ることができる半導体装置及びその半導体装置の製造方法を提供する。
【解決手段】ラテラル・バイポーラトランジスタを有する半導体装置であって、ラテラル・バイポーラトランジスタは、第１の導電層を構成する基板と、第１の導電層上に配置されたｎ−ｈｉｌｌ層３１２と、ｎ−ｈｉｌｌ層３１２を囲む素子分離酸化膜３２０に開口されたオープン領域と、オープン領域上に形成されるポリシリコン膜９１０と、ポリシリコン膜９１０から固相拡散されたエミッタ領域と、素子分離酸化膜３２０に形成されたダミーゲートポリシリコン７０６と、を有し、ダミーゲートポリシリコン７０６によってポリシリコン膜９１０からの固相拡散されるエミッタ領域の形状が制御される。 （もっと読む）

【課題】単体構造のＨＢＴデバイスと同等の信頼性を得る。
【解決手段】化合物半導体からなる、高電子移動度トランジスタ（ＨＥＭＴ）とヘテロバイポーラトランジスタ（ＨＢＴ）とを、同一基板上に重ねてエピタキシャル成長した多層構造のトランジスタ素子において、エピ層として内在するインジウムガリウムリン層（ＩｎＧａＰ）のバンドギャップエネルギを１．９１ｅＶ以上にすることを特徴とする。 （もっと読む）

【課題】バイポーラトランジスタのエミッタ窓における絶縁膜厚の変動をなくし、素子特性が安定した半導体装置を提供する。
【解決手段】バイポーラトランジスタを、コレクタ領域を含む基板１、基板１上にエピタキシャル成長で形成されたＳｉＧｅ層１２６、ＳｉＧｅ層１２６上にポリシリコンによって形成されたエミッタ１０８を備え、エミッタ１０８とＳｉＧｅ層１２６との界面において、ポリシリコン膜１０６とＳｉＮ膜１２７とでエミッタ窓１２０を形成し、ＳｉＮ膜１２７がＳｉＧｅ層１２６の直上に配置されるように形成する。 （もっと読む）

【課題】少工数で製造可能で且つ高い耐圧性能を有する半導体装置を提供する。
【解決手段】素子形成領域と、素子形成領域を外部領域から絶縁分離するべく素子形成領域表面から基板表面までの深さで素子形成領域側面を包囲するよう形成された第１絶縁トレンチ領域１０ａとを備える半導体装置であって、素子形成領域は、埋め込みコレクタ領域と、コレクタ耐圧領域４と、ベース領域５と、表面コレクタ領域８ｂと、エミッタ領域８ａと、ベース領域と表面コレクタ領域との間におけるキャリアの直線的な移動を遮るよう、当該領域間において素子形成領域表面から基板表面にまでの深さで形成される第２絶縁トレンチ領域１０ｂとを備え、半導体装置を平面視した際、第２絶縁トレンチと第１絶縁トレンチ領域との間には、キャリアが第２絶縁トレンチを迂回してベース領域と表面コレクタ領域との間を移動するためのキャリア迂回領域１２ａ，１２ｂが形成される。 （もっと読む）

【課題】 放熱性を改善したバイポーラトランジスタを有する半導体装置を提供することにある。
【解決手段】 複数のバイポーラトランジスタＱｕが配列される半導体装置であって、エミッタ配線Ｌ３は幅広部と細長部とを有し、細長部におけるバイポーラトランジスタ素子数が、幅広部が配置された配列の外縁に沿う方向に配列されたバイポーラトランジスタ素子数よりも少なくなるように配置する。
【効果】エミッタ配線の寄生抵抗によるエミッタ−ベース間電圧ばらつきを低減する。 （もっと読む）

【課題】半導体層の不純物濃度およびプロファイルを正確に制御することを可能とする不純物濃度プロファイルの測定方法、その方法に用いられるウェーハ、および、それを用いた半導体装置の製造方法を提供する。
【解決手段】基板１０と、前記基板１０の主面上に設けられた半導体層１２，１７であって、前記主面上において互いに面積の異なる複数の第１領域１７ａ，１７ｂに形成された第１の部分と、前記主面上で前記第１領域１７ａ，１７ｂを取り囲む第２領域１７ｃに形成され前記第１の部分とは異なる構造を有する第２の部分と、を有する半導体層１２，１７と、を有するウェーハを用いる。そして、前記半導体層のうちの複数の前記第１の部分の表面から深さ方向の不純物濃度プロファイルを測定し、前記第１の部分の面積に依存する前記不純物濃度プロファイルの変化を求める。 （もっと読む）

【課題】BiFETデバイスに含まれるFETのオン抵抗の悪化を抑制する。
【解決手段】共通基板１上に第1ＳＬ１０及び第２ＳＬ２０積層体が順に形成された半導体装置であって、第2積層体が除去されて残存する第1積層体は、電界効果型トランジスタを構成し、第1積層体上に積層された第2積層体は、電界効果型トランジスタとは異なる素子（バイポーラトランジスタ）を構成し、電界効果型トランジスタを構成する第1積層体は、第1積層体に形成されるリセスの停止位置を規定し、かつInGaPから成るエッチング停止層１０と、リセス内に配置されるゲート電極２５の下方に配置され、かつAlGaAsから成る下部化合物半導体層８と、エッチング停止層１０と下部化合物半導体層８との間に挿入され、エッチング停止層に含まれるリンが下部化合物半導体層まで熱拡散し、下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層９とを含む。 （もっと読む）

【課題】容易なプロセスにより単結晶半導体層を形成したＳＯＩ構造のＭＩＳＦＥＴの提供
【解決手段】半導体基板１上に、第１の絶縁膜２を介して、一部に空孔４を有する第２の絶縁膜３が設けられ、空孔４上及び第２の絶縁膜３の一部上に島状に絶縁分離された半導体層６が設けられ、半導体層６上にゲート酸化膜１２を介して、空孔４直上に空孔４の幅以下のゲート電極１３が設けられ、半導体層６には、ゲート電極１３に自己整合して低濃度のソースドレイン領域（９，１０）が、ゲート電極１３の側壁に設けられたサイドウォール１４に自己整合して高濃度のソースドレイン領域（８，１１）がそれぞれ設けられ、ゲート電極１３（配線図示せず）及び高濃度のソースドレイン領域（８，１１）にはバリアメタル１７を有する導電プラグ１８を介してバリアメタル２０を有する配線２１が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】支持基板に接地電極を備えることなく、第１、第２素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供する。
【解決手段】支持基板１０を、第１導電型領域１０ａと第２導電型領域１０ｂとを有し、第１素子形成領域２０にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、第１、第２導電型領域１０ａ、１０ｂで構成されるＰＮＰ接合またはＮＰＮ接合を有するものとする。このような半導体装置では、ＰＮＰ接合またはＮＰＮ接合の間に構成される空乏層により、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。 （もっと読む）

【課題】同一基板上にヘテロ接合バイポーラトランジスタ（ＨＢＴ）と電界効果トランジスタ（ＦＥＴ）とが形成され、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスのエッチング精度が良好で、ＦＥＴのオン抵抗が低い半導体装置を安定的に提供する。
【解決手段】ＨＢＴ１０１Ａにおいては、サブコレクタ層が複数の半導体層１３〜１５の積層構造からなり、かつ、サブコレクタ層においてコレクタ層１７より張り出した部分上にコレクタ電極２８が形成されている。ＦＥＴ１０１Ｂ、１０１Ｃにおいては、ＨＢＴ１０１Ａのサブコレクタ層をなす複数の半導体層のうち半導体基板１側の少なくとも１層の半導体層１３が、キャップ層の少なくとも一部の層を兼ねている。ＨＢＴサブコレクタ層の総膜厚が５００ｎｍ以上であり、ＦＥＴキャップ層の総膜厚が５０ｎｍ以上３００ｎｍ以下である。 （もっと読む）

【課題】第１、第２素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供することを目的とする。
【解決手段】第１、第２素子形成領域２０、３０に形成された半導体素子のうち、第１素子形成領域２０に形成された半導体素子を外部機器と接続し、第１素子形成領域２０と第２素子形成領域３０との間に、第１導電型層６０と、当該第１導電型層６０に挟まれる第２導電型層６１とを配置し、第１、第２導電型層６０、６１の間に、オフ時に半導体層１２の表面から埋込絶縁膜１１に達し、第１、第２素子形成領域２０、３０との間を仕切る空乏層６３、６４を構成する。 （もっと読む）

【課題】犠牲エミッタ膜を高い選択性で除去することにより特性のバラツキを抑制し、高精度なホトリソグラフィー技術を必要としないシリコンゲルマニウムトランジスタの製造方法を提供する。
【解決手段】ＳｉＧｅ膜６上のシリコン酸化膜８上にＮ型の犠牲エミッタポリシリコン２３を形成し、その周囲にシリコン窒化膜からなるサイドウォール７を形成する。次に、ノンドープのポリシリコン膜２４を形成し、サイドウォール７及び犠牲エミッタポリシリコン２３をマスクにＳｉＧｅ膜６にＰ型不純物をイオン注入して、外部ベース領域を形成する。次に、犠牲エミッタポリシリコン２３をエッチングして除去し、その下のシリコン酸化膜８も除去する。その後、犠牲エミッタポリシリコン２３等が除去されたエミッタ部分にエミッタポリシリコンを形成する。犠牲エミッタポリシリコン２３をエッチングして除去する工程では、エッチャントとしてＴＭＡＨ水溶液を使用する。 （もっと読む）

【課題】結晶欠陥による接合リークを防止しながら、バイポーラトランジスタの面積を縮小し、コレクタ容量の低減によってトランジスタ特性を向上できるようにした半導体装置及びその製造方法を提供する。
【解決手段】活性領域１からＳＴＩ４上にかけて連続して形成したＳｉＧｅ膜は、半導体基板３上ではＳｉＧｅエピ膜６となり、ＳＴＩ４上ではＳｉＧｅポリ膜７となる。半導体基板３とＳＴＩ４の境界はＳｉＧｅ−ＨＢＴ形成工程以前の洗浄工程によって段差１５が生じており、ＳｉＧｅエピ膜６及び半導体基板３には、上記境界を基点とした結晶欠陥が応力によって発生する可能性がある。この境界に第１のＰ型不純物層８及び第２のＰ型不純物層９を設けることで、結晶欠陥をこれらＰ型不純物層８、９に内包し、接合リークの発生を抑制する。 （もっと読む）

【課題】表面上に素子をより高密度に実装する。
【解決手段】第１のトレンチと第２のトレンチとの間の位置において、エピタキシャル層の表面から基板へと下方に延在するドーパントのウェルは、エピタキシャル層の背景ドーピング濃度とは異なるドーピング濃度を有し、エピタキシャル層の残りの部分と第１および第２の接合を形成する。第１の接合は、第１のトレンチの底部から基板に延在し、第２の接合は、第２のトレンチの底部から前記基板に延在する。ウェルおよび第１および第２のトレンチは分離構造を構成し、分離構造は、分離構造の一方側のエピタキシャル層に形成された第１の素子と分離構造の他方側のエピタキシャル層に形成された第２の素子とを電気的に分離する。分離構造による電気的分離は第１および第２のトレンチとＰＮ接合とによってもたらされ、ウェルは第１の導電型の材料でドープされ、基板およびエピタキシャル層は、第１の導電型とは反対の第２の導電型の材料でドープされ、第１および第２の接合はＰＮ接合である。 （もっと読む）

【課題】形成する素子に要求される素子間耐圧や素子内部耐圧に応じたディープトレンチ膜を有する半導体装置を提供する。
【解決手段】Ｐ型のシリコン基板１１上に、Ｎ＋型埋め込み層１２と、Ｎ型半導体層１３と、が積層された基板１０と、基板１０にＮ＋型埋め込み層１２の形成位置よりも深く形成され、基板１０内の素子形成領域内を区画するディープトレンチ２０と、ディープトレンチ２０の内壁に沿って形成される側壁酸化膜２３，２４と、ディープトレンチ２０内を埋めるＴＥＯＳ膜を含むディープトレンチ膜２６と、ディープトレンチ膜２６で区画される素子形成領域に形成されるＬＤＭＯＳと、を備え、ディープトレンチ２０は、Ｎ＋型埋め込み層１２の上面よりも浅い位置の境界深さまでの第１のディープトレンチ２１と、境界深さから底部までの第１のディープトレンチ２１よりも小さい開口径を有する第２のディープトレンチ２２によって構成される。 （もっと読む）

【課題】低コストで性能向上が可能なＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】ｎ型の半導体基板１の表面から所定の深さに、コレクタ領域を構成するｎ型の不純物領域２６を備える。当該不純物領域２６の上方、かつ半導体基板１に形成されたシャロートレンチ分離１４で挟まれた領域１８にはｐ型のベース領域２０を備える。ベース領域２０には、ｎ型の半導体膜からなるエミッタ電極が接触して設けられている。当該半導体装置は、不純物領域２６がベース領域２０下からシャロートレンチ分離１４下まで延在し、当該シャロートレンチ分離１４を貫通して不純物領域２６に電気的に接続するコンタクトプラグ５２を備える。 （もっと読む）

【課題】 バイポーラ・トランジスタ構造体、バイポーラ・トランジスタを設計し製造する方法、及びバイポーラ・トランジスタを有する回路を設計する方法を提供する。
【解決手段】 バイポーラ・トランジスタを設計する方法は、バイポーラ・トランジスタの初期設計を選択するステップ（図２５の２４０）と、バイポーラ・トランジスタの初期設計をスケーリングしてバイポーラ・トランジスタの縮小設計を生成するステップ（２４５）と、バイポーラ・トランジスタの縮小設計の応力補償が必要かどうかを、スケーリング後のバイポーラ・トランジスタのエミッタの寸法に基づいて判断するステップ（２５０）と、バイポーラ・トランジスタの縮小設計の応力補償が必要な場合に、縮小設計のトレンチ分離レイアウト・レベルのレイアウトを、縮小設計のエミッタ・レイアウト・レベルのレイアウトに対して調節して（２５５）バイポーラ・トランジスタの応力補償縮小設計を生成するステップ（２６０）と、を含む。 （もっと読む）

【課題】半導体基板、電子デバイス、半導体基板の製造方法及び電子デバイスの製造方法を提供する。
【解決手段】シリコンに不純物原子が導入された不純物領域１０４を有するベース基板１０２と、不純物領域１０４に接して設けられている複数のシード体１１２と、複数のシード体１１２の各々に接して設けられ、複数のシード体１１２の各々とそれぞれ格子整合または擬格子整合する複数の化合物半導体１１４とを備える半導体基板１００。当該半導体基板１００は、ベース基板１０２上に設けられ、不純物領域１０４の少なくとも一部を露出する複数の開口が設けられた阻害体をさらに備えてもよい。 （もっと読む）