半導体装置及び半導体装置の製造方法
【課題】ラテラル・バイポーラトランジスタを有する半導体装置であって、エミッタポリシリコンに対する良好なコンタクトを得ることができる半導体装置及びその半導体装置の製造方法を提供する。
【解決手段】ラテラル・バイポーラトランジスタを有する半導体装置であって、ラテラル・バイポーラトランジスタは、第1の導電層を構成する基板と、第1の導電層上に配置されたn−hill層312と、n−hill層312を囲む素子分離酸化膜320に開口されたオープン領域と、オープン領域上に形成されるポリシリコン膜910と、ポリシリコン膜910から固相拡散されたエミッタ領域と、素子分離酸化膜320に形成されたダミーゲートポリシリコン706と、を有し、ダミーゲートポリシリコン706によってポリシリコン膜910からの固相拡散されるエミッタ領域の形状が制御される。
【解決手段】ラテラル・バイポーラトランジスタを有する半導体装置であって、ラテラル・バイポーラトランジスタは、第1の導電層を構成する基板と、第1の導電層上に配置されたn−hill層312と、n−hill層312を囲む素子分離酸化膜320に開口されたオープン領域と、オープン領域上に形成されるポリシリコン膜910と、ポリシリコン膜910から固相拡散されたエミッタ領域と、素子分離酸化膜320に形成されたダミーゲートポリシリコン706と、を有し、ダミーゲートポリシリコン706によってポリシリコン膜910からの固相拡散されるエミッタ領域の形状が制御される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に係り、特にCMOSトランジスタとバイポーラトランジスタとを組み合わせたBiCMOSトランジスタの構成を有する半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【0002】
現在、無線通信に関する技術の発展が著しく、携帯電話機に使用される小型のIC(Integrated Circuit)も盛んに研究、開発されている。主に携帯電話機に使用されるICの1つとして、RF(Radio Frequency)回路とベースバンド回路とを1つのチップに搭載
(以降、混載ともいう)したシステムオンチップが注目されている。
システムオンチップのうち、RF回路には高速動作が要求されるので、その構造にも微細化が要求される。一方、ベースバンド回路は、RF回路に比べて構造の微細化の必要性がない。周知のように、高度の微細化技術は、製造にかかるコストを増大させ、製造の歩留まりを低下させるという不具合を生じる可能性がある。
【0003】
ところで、ICを構成するトランジスタには、よく知られているように、CMOS(Complementary MOS)トランジスタとバイポーラ(Bipolar transistor)トランジスタとがある。CMOSトランジスタは、ゲート電圧が低く、プロセス工程が簡易であることから多くのICの素子に適用されている。一方、バイポーラトランジスタは、CMOSトランジスタに比べて高速動作に有利であることが知られている。同等の微細化構造を有するバイポーラトランジスタとCMOSトランジスタとを比較すると、バイポーラトランジスタは、1もしくは2世代先のCMOSトランジスタと同程度の動作速度を実現することができる。
【0004】
上記した点に考慮すると、システムオンチップは、RF回路を高速動作に有利なバイポーラトランジスタ、ベースバンド回路を製造が簡易なCMOSトランジスタで構成することが望ましい。バイポーラトランジスタとCMOSトランジスタとを組み合わせたトランジスタを、以降、BiCMOSトランジスタと記す。
バイポーラトランジスタには、縦型と横型のものがある。縦型のバイポーラトランジスでは、キャリアがエミッタから垂直方向に流れてコレクタに達する。コレクタ領域はウェハ表面から深い位置に形成されるため、エミッタ、コレクタ間の抵抗が大きくなって高速動作に不利である。また、高濃度の埋込み層やコレクタエピ層、ディープトレンチアイソレーション等が必要であるので、工程数が増大してコストを高めることになる。
【0005】
一方、ラテラル・バイポーラトランジスタは、縦型のバイポーラトランジスタに比べて構造が単純である。また、CMOSトランジスタに比較的少ない数の工程を追加することによってBiCMOSトランジスタを構成することができる。さらに、コレクタ電極をコレクタ領域に直接コンタクトさせることができるので、高速に動作させることにも有利である。このため、BiCMOSトランジスタでは、キャリアが横方向に流れる横型のラテラル・バイポーラトランジスタを適用することが望ましい。
ラテラル・バイポーラトランジスタは、例えば、US 2005/0040495 A1(以下、特許文献1とも記す)に記載されている。特許文献1に記載されているラテラル型のNPN型トランジスタは、Horizontal Current Bipolar Transistor(HCBT)と呼ばれるトランジスタである。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許出願公開第2005/0040495号明細書
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、上記した特許文献1に記載されたHCBTは、CMOSトランジスタと組み合わせてBiCMOSトランジスタに適用することを考慮したものではない。このため、HCBTをCMOSトランジスタと混載してBiCMOS化する場合、以下のプロセス上の問題を生じる。
図49は、特許文献1に記載されているHCBTの断面図である。図49に示したHCBTは、コレクタ電極77、ベース電極78、エミッタ電極79を備えている。HCBTの活性領域(ここでは、n−hil1層と呼ばれている)81には、まず、内部ベース (intrinsic Base)層88が形成され、外部とコンタクトをとるための外部ベース (Extrinsic Base)層89が形成される。
【0008】
図50(a)〜図50(f)は、図49に示したHCBTのプロセスを説明するための工程図である。HCBTを単独で形成するプロセスでは、先ず、シャロートレンチアイソレーションを形成するため、図50(a)に示すように、イオン注入されたSi基板上にSi窒化膜83を形成し、エッチングしてn−hill層81を形成する。そして、図50(b)に示すように、Si基板と共にエッチングされたSi窒化膜83上からCVD(Chemical Vapor Deposition)酸化膜を全面に形成し、CMP(Chemical Mechanical Polishing)した後に全面ウェットエッチングする。ウェットエッチングの結果、図50(c)に示すように、酸化膜90が残ってシャロートレンチアイソレーションが形成される。シャロートレンチアイソレーションの形成後、n−hill層81の側面にイオン注入して内部ベース層88が形成される。さらに、図50(d)に示すように、Si窒化膜83上からイオン注入がされ、外部ベース層89が形成される。
【0009】
次に、ドープドポリシリコン膜の形成及びエッチングが行われる。この工程では、図50(e)に示すように、n−hill層81上に不純物濃度が比較的高いN+ポリシリコン膜92が形成され、N+ポリシリコン膜92上にアン・ドープドポリシリコン膜93が形成される。次に、エッチングあるいはCMPとエッチングの組み合わせにより、アン・ドープドポリシリコン膜93およびN+ポリシリコン膜92をエッチバックする。このとき、n−hill層81はSi窒化膜83によって覆われているため、エッチングから保護される。この結果、図50(f)に示したドープドポリシリコン76a、76bがn−hill層81の周辺に残ることになる。
【0010】
ところが、上記したエッチングに使用されるエッチャント(20%テトラメチルアンモニウム水酸化物水溶液、以下「TMAH水溶液」と記す)は、n−hill層81とドープドポリシリコン76a、76bとの間で充分な選択比が得られない。このため、特許文献1では、n−hill層81上に予め形成されているSi窒化膜83がドープドポリシリコン76a、76bのエッチングのマスクとなっている。
ところで、HCBTは、CMOSトランジスタと混載する場合にベース領域の幅をできるだけ小さくする必要がある。このため、CMOS形成時の熱処理の影響を避けねばならず、HCBTはCMOSトランジスタよりも後に形成されることが望ましい。
【0011】
HCBTに先立ってCMOSトランジスタを形成する場合、前記したシャロートレンチアイソレーションの工程によって素子分離をし、先ずCMOSトランジスタが形成される。しかし、CMOSトランジスタの形成にあたっては、イオン注入時のチャネリングを防ぐため、Si基板上にスルー酸化膜を形成することが一般的である。また、Si窒化膜83は、シャロートレンチアイソレーション形成のためのマスクなので、厚さが不均一でイオン注入のチャネリング防止に使用することはできない。したがって、CMOSトランジスタを混載するためには、Si窒化膜83をCMOSトランジスタのイオン注入前に除去しなければならないことになる。これは、Si窒化膜83は、選択的にドライエッチングすることが困難なため、一般的に熱リン酸による全面ウェットエッチングによって除去されるからである。
【0012】
しかし、Si窒化膜83が除去された状態でドープドポリシリコン76a、76bをエッチングすると、前記した選択比の問題により、n−hill層81までもがエッチングされてしまうおそれがある。n−hill層81がエッチングされた状態を図51に模式的に示す。
さらに、特許文献1では、HCBTの内部ベース層88形成後、外部ベース層89を形成している。このようなプロセスでは、外部ベース層89に注入された不純物が内部ベース層88のプロファイルに影響を及ぼす可能性があることが問題になる。
【0013】
また、このプロセスでは(110)面のウェハを用いており、intrinsic Base層はポリシリコンがTMAHによってエッチングされる際に、(111)面からなるスペーサによって保護されている。しかしながら、(110)ウェハでは、バルクCMOSと共有するのは難しいという問題が残る。
このような課題は、特有の構造のラテラル・バイポーラトランジスタ(HCBT)と、CMOSプロセスによって形成されるトランジスタとを混載する際の複数の課題の具体例である。本発明は、このような複数の課題の各々に個別に対応可能である半導体装置及び半導体装置の製造方法を提供することを目的とする。
より詳しくは、本発明は、エミッタポリシリコンに対する良好なコンタクトを得ることができる半導体装置及びその半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0014】
以上の課題を解決するため、本発明の請求項1に記載の半導体装置は、ラテラル・バイポーラトランジスタを有する半導体装置であって、前記ラテラル・バイポーラトランジスタは、第1の導電層を構成する基板と、前記第1の導電層上に配置され、前記第1の導電層から突出し、上面および前記上面と接触する少なくとも一つの側面を備える形状を有する活性領域と、前記活性領域を囲む素子分離酸化膜に開口されたオープン領域と、前記オープン領域上に形成されるポリシリコン膜と、前記ポリシリコン膜から固相拡散されたエミッタ領域と、前記素子分離酸化膜に形成されたダミーゲートポリシリコンと、を有し、前記ダミーゲートポリシリコンによって前記ポリシリコン膜からの固相拡散される前記エミッタ領域の形状が制御されることを特徴とする。
【0015】
また、請求項2に記載の半導体装置は、請求項1において、前記基板に集積されたCMOSトランジスタをさらに備えることを特徴とする。
【0016】
また、請求項3に記載の半導体装置の製造方法は、ラテラル・バイポーラトランジスタを有する半導体装置の製造方法であって、前記ラテラル・バイポーラトランジスタを製造する工程は、基板となる第1の導電層上に、当該第1の導電層から突出し、上面および前記上面と接触する少なくとも一つの側面を備える形状を有する活性領域を形成する工程と、前記活性領域を囲む素子分離酸化膜上にダミーゲートポリシリコンを形成する工程と、前記ダミーゲートポリシリコンを形成した前記素子分離酸化膜にオープン領域を開口する工程と、前記オープン領域上にポリシリコン膜を形成する工程と、前記ポリシリコン膜から固相拡散させることによってエミッタ領域を形成する工程と、を含み、前記ダミーゲートポリシリコンによって前記ポリシリコン膜から固相拡散されるエミッタ領域の形状が制御されることを特徴とする。
【発明の効果】
【0017】
本発明によれば、エミッタポリシリコンの形状を制御することができるので、エミッタポリシリコン表面を平坦化して厚さに不均一が生じることをなくし、エミッタポリシリコンに対する良好なコンタクトを得ることができる。また、ポリシリコンからのn型不純物の固相拡散によって形成されるエミッタ領域とExtrinsic Base層との適正な距離を確保できるため、電気的な特性を改善することができる。
【図面の簡単な説明】
【0018】
【図1】本発明の実施形態1の半導体装置の上面図であって、ラテラル・バイポーラトランジスタとCMOSトランジスタとが混載された状態を説明するための図である。
【図2】本発明の実施形態1の半導体装置の構成を説明するための断面図である。
【図3】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図4】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図5】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図6】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図7】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図8】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図9】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図10】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図11】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図12】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図13】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図14】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図15】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図16】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図17】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図18】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図19】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図20】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図21】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図22】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図23】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図24】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図25】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図26】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図27】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図28】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図29】本発明の実施形態1の半導体装置の製造方法で製造された半導体装置の特性を説明するためのグラフである。
【図30】本発明の実施形態2の半導体装置の製造方法で使用されるマスクを説明するための図である。
【図31(1)】本発明の実施形態2のHCBTのプロセスフロー図である。
【図31(2)】本発明の実施形態2の、図31(1)に続くHCBTのプロセスフロー図である。
【図31(3)】本発明の実施形態2の、図31(2)に続くHCBTのプロセスフロー図である。
【図32】本発明の実施形態2のダブルポリシリコン型のHCBTのガンメルプロットをシングルポリシリコン型のHCBTと比較して示した図である。
【図33】本発明の実施形態2のダブルポリシリコン型のHCBTのアウトプット特性を、シングルポリシリコン型のHCBTと比較して示した図である。
【図34】本発明の実施形態2のダブルポリシリコン型のHCBTのカットオフ周波数(fT)および最大発振周波数(fmax)のコレクタ電流(IC)依存性を、シングルポリシリコン型のHCBTと比較して示した図である。
【図35】本発明の実施形態2のプロセスの応用例を説明するための図である。
【図36】本発明の実施形態3の、ダミーゲートポリシリコンを説明するための図である。
【図37(1)】図36で説明したダミーゲートポリシリコンのプロセスフローを説明するための図である。
【図37(2)】図36で説明したダミーゲートポリシリコンの、図37(1)に続くプロセスフローを説明するための図である。
【図37(3)】図36で説明したダミーゲートポリシリコンの、図37(2)に続くプロセスフローを説明するための図である。
【図37(4)】図36で説明したダミーゲートポリシリコンの、図37(3)に続くプロセスフローを説明するための図である。
【図38】本発明の実施形態3の、ダミーゲートポリシリコンの効果について説明するための図である。
【図39】図38に示したダミーゲートポリシリコンを用いたプロセスと比較するため、ダミーゲートポリシリコンを用いないプロセスを説明するための図である。
【図40】本発明の実施形態3のダミーゲートポリシリコンを用いたプロセスで形成されたHCBTのガンメルプロットを、ダミーゲートポリシリコンを用いないプロセスで形成されたHCBTと比較して示した図である。
【図41】本発明の実施形態4のダブルエミッタ構造のHCBTを、シングルエミッタ構造のHCBTと比較して示した図である。
【図42】(a)は本発明の実施形態4のダブルエミッタHCBT構造の断面図、(b)は(a)中に示した平面52に沿う断面図、(c)は(b)に示した断面における空乏層や電界について説明するための図、(d)は(b)の電位及び電界を示した図である。
【図43】本発明の実施形態4のHCBTプロセスで用いられるリソグラフィ・マスクを説明するための図である。
【図44(1)】本発明の実施形態4のHCBTのプロセスフローを説明するための図である。
【図44(2)】本発明の実施形態4の、図44(1)に続くHCBTのプロセスフローを説明するための図である。
【図44(3)】本発明の実施形態4の、図44(2)に続くHCBTのプロセスフローを説明するための図である。
【図44(4)】本発明の実施形態4の、図44(3)に続くHCBTのプロセスフローを説明するための図である。
【図45】本発明の実施形態4のダブルエミッタ構造のHCBTのガンメルプロットをシングルポリシリコン型エミッタ構造のHCBTと比較して示した図である。
【図46】本発明の実施形態4のダブルエミッタ構造のHCBTの出力特性をシングルポリシリコン型エミッタ構造のHCBTと比較して示した図である。
【図47】本発明の実施形態4のダブルエミッタ構造のHCBTのカットオフ周波数(fT)および最大発振周波数(fmax)のコレクタ電流(IC)依存性を、シングルエミッタ構造のHCBTと比較して示した図である。
【図48】本発明の実施形態4のHCBTとCMOSトランジスタとを同一基板に集積した図である。
【図49】本発明の従来技術である特許文献に記載されているHCBTの断面図である。
【図50】従来技術の問題点を説明するための図である。
【図51】従来技術において活性領域がエッチングされた状態を模式的に示した図である。
【発明を実施するための形態】
【0019】
以下、図を参照して本発明の実施形態1に係る半導体装置の製造方法を説明する。
(実施形態1)
図1は、実施形態1の半導体装置の上面図であって、ラテラル・バイポーラトランジスタとCMOSトランジスタとが混載された状態を説明するための図である。実施形態1の半導体装置は、Si基板上に形成されたシャロートレンチアイソレーションとなる素子分離酸化膜6上にラテラル・バイポーラトランジスタであるHCBT100と、CMOSトランジスタ200とを混載して構成されている。素子分離酸化膜6のうち、HCBT100が形成されている領域をHCBT領域60、CMOSトランジスタ200が形成される領域をCMOS領域70と記す。
【0020】
図示するように、HCBT100は、コレクタ(Collector)、ベース(Base)、エミッタ(Emitter)を有している。コレクタはコレクタ電極31Bを有し、エミッタはエミッタ電極31Aを有している。ベースは、活性領域(n−hill層)11上のExtrinsic Base層20及びIntrinsic Base層23を有するが、上面からはExtrinsic Base層20だけが見える。コレクタ、ベース、エミッタの各電極には図2に示すコンタクトホール50を介して配線層51が形成されている。
【0021】
一方、CMOSトランジスタ200は、ウェル層10上にゲート電極13を形成して構成されている。ウェル層10及びゲート電極13には、図2に示すコンタクトホール50を介して配線層51が形成されている。
図2は、実施形態1の半導体装置の構成を説明するための断面図であって、図2(a)はHCBT100を示し、図2(B)はCMOSトランジスタ200を示している。
【0022】
HCBT100は、n−hill層11を囲む素子分離領域である素子分離酸化膜6をエッチングすることによって開口されたオープン領域21と、オープン領域21内に形成されたポリシリコン膜であるエミッタ電極31A、コレクタ電極31Bと、n−hill層11の少なくとも一部を覆う極薄酸化膜24と、を有している。エミッタ電極31A、コレクタ電極31Bとなるポリシリコン膜は、n−hill層11を露出させる厚さ(膜厚)を有している。
【0023】
エミッタ電極31A、コレクタ電極31Bとなるポリシリコン膜は、n−hill層11上に形成されたポリシリコン膜をエッチングすることによって図示する厚みに設定される。極薄酸化膜24は、エミッタ電極31A、コレクタ電極31Bを形成するためのエッチングの際にn−hill層11がエッチングされることを防ぐ保護膜である。
実施形態1では、極薄酸化膜24を、後述するポリシリコンエッチング工程においてn−hill層11がエッチングされるのを防止する厚さを有する酸化膜とする。
【0024】
HCBT100のn−hill層11には、ベース領域となるExtrinsic Base層20及びIntrinsic Base層23と、エミッタ拡散層35とコレクタ拡散層36とが設けられている。
エミッタ拡散層35は、エミッタ電極31Aを介して配線層51(図中Eと記す)と電気的に接続されている。また、コレクタ拡散層36は、コレクタ電極31Bを介して配線層51(図中Cと記す)と電気的に接続されている。Extrinsic Base層20及びIntrinsic Base層23は、配線層51(図中Bと記す)と電気的に接続されている。
【0025】
CMOS領域70では、Si基板にPまたはNのウェル層10が形成されている。CMOSトランジスタ200は、ウェル層10上のゲート電極13下に形成されたゲート酸化膜12を有している。また、ゲート電極13の両サイドに設けられたソースまたはドレインとなる不純物層34を有している。不純物層34には、ソース電極Sまたはドレイン電極Dとなる配線層51と電気的に接続されている。
【0026】
(製造プロセス)
以下、図3〜27を用い、実施形態1の半導体装置の製造方法を説明する。図3〜27において、(a)はHCBT100の製造プロセス、(b)はCMOSトランジスタ200の製造プロセスを説明している。
実施形態1の製造方法では、P型のSi基板1上にCMOSトランジスタ200とHCBT100とを形成してBiCMOSトランジスタとする。実施形態1では、Si基板1を、単結晶のSiから作成した比抵抗9〜12Ω・cmのウェハとする。
【0027】
次に、実施形態1では、図3(a)、(b)に示すように、Si基板1上に酸化膜(SiO2膜)2が形成される。続いて、酸化膜2上にSi窒化膜(SiN膜)3が形成される。酸化膜2は約10nm、Si窒化膜3は約140nmの厚さである。なお、Si窒化膜は多くの場合Si3N4の組成を有している。
次に、図4(a)、(b)に示すように、HCBT100及びCMOSトランジスタ200の活性領域に、活性領域を覆うレジストパターンR1が形成される。酸化膜2とSi窒化膜3とは、レジストパターンR1をマスクにしてドライエッチングされ、パターニングされる。エッチングの後、レジストパターンR1はアッシング等によって剥離される。
【0028】
Si基板1は、図5(a)、(b)に示すように、パターニングされた酸化膜2及びSi窒化膜3をマスクにしてドライエッチングされる。ドライエッチングによってSi基板1上にシャロートレンチ4が形成される。シャロートレンチ4の深さは、約350nmである。
シャロートレンチの形成後、図6(a)、(b)に示すように、酸化膜5がCVDによって形成される。酸化膜5には、例えばTEOS(Tetra Ethyl Ortho Silicate)膜(Si(OC2H5)4と酸素O2との反応で成膜される酸化膜)が使用される。TEOS膜の厚さは約600nmである。
【0029】
酸化膜5は、図7(a)、(b)に示したように、CMP(Chemical Mechanical Planarization)によって平坦化処理される。平坦化処理によってシャロートレンチ4に酸化膜材料が埋め込まれてシャロートレンチアイソレーション(STI)を構成する素子分離酸化膜6が形成される。
CMPは、Si窒化膜3が全て除去される以前に停止する。このため、n−hill層11は、Si窒化膜3によって保護されて削られることがない。CMP後のSi窒化膜3の残厚は、約60nmである。残ったSi窒化膜3は、CMP後、完全に除去される。除去は、例えば、150℃のリン酸水溶液に約60分浸液することによって可能である。
【0030】
Si窒化膜3の除去後、Si窒化膜3下の酸化膜2が除去される。実施形態1では、フッ酸(HF)系の溶液によってウェットエッチングすることによって酸化膜2を完全に除去している。ウェットエッチングは、例えば、HF:H2O=1:99の希フッ酸液に4〜5分浸液する条件で行われる。
Si窒化膜3、酸化膜2の除去後、図8(a)、(b)に示すように、n−hill層11上が熱酸化処理されてパッド酸化膜7が形成される。パッド酸化膜7の厚さは、約15nmである。
【0031】
次に、図9(b)に示すように、CMOS領域70に、イオン注入のため活性領域上だけを開口したパターンのレジストR2が形成される。このとき、図9(a)に示すように、HCBT領域60の活性領域及び素子分離酸化膜6はレジストパターンR2に覆われている。レジストパターンR2は、CMOS領域70のウェル層10の形成や閾値の調整を目的にした各種イオン注入のマスクになる。このため、レジストパターンR2は、イオン注入の目的に応じて複数回付け替えられる場合がある。
【0032】
イオン注入後、レジストパターンR2が剥離される。剥離後、注入されたイオンを拡散させるためにアニールがなされる。アニールは、例えば、950℃、10秒のRTA(Rapid Thermal Annealing)によってなされる。アニールの結果、図10(b)のように、ウェル層10が形成される。
続いて、HCBT領域60にイオン注入するため、図11(a)に示したように、HCBT領域60の活性領域だけを開口したレジストパターンR3が形成される。このとき、図11(b)に示したように、CMOS領域70の活性領域及び素子分離酸化膜6は、レジストパターンR3に覆われている。
【0033】
HCBT領域60の活性領域には、レジストパターンR3をマスクとしてN型不純物がイオン注入される。不純物は、N型不純物であって、例えばリン(P)が使用される。注入エネルギーは、例えば、以下の3段階に設定して実施すると効果的である。
3.0×1012/cm2,220keV
5.0×1012/cm2,220keV
3.0×1011/cm2,220keV
イオン注入の完了後、図12(a)、(b)に示すように、レジストパターンR3が剥離される。イオン注入によって形成されたN型不純物領域は、コレクタ拡散層として作用する領域となる。この領域を、n−hill層11と記す。n−hill層11上のパッド酸化膜7は、レジストパターンR3の剥離後に例えばフッ酸系の溶液でウェットエッチングすることによって除去される。
【0034】
パッド酸化膜7の除去後、n−hill層11上には、図13(a)、(b)に示すように、ゲート酸化膜12が形成される。ゲート酸化膜12は、例えば、850℃、45秒のウェット酸化によって形成される約2.9nmの酸化膜である。ゲート酸化膜12上には、ポリシリコン(図示せず)膜が形成される。ポリシリコン膜は、例えばCVDによって厚さ25nmに形成される。ポリシリコン膜には、導電性を持たせるためにリンやボロン等が注入される。
【0035】
次に、CMOS領域70の活性領域上に、ゲート電極の形状に対応したレジストパターン(図示せず)を形成する。そして、レジストパターンをマスクにし、ポリシリコン膜をドライエッチングすることによって図13(b)に示したゲート電極13が形成される。
ここで、実施形態1では、ゲート電極13の端部のゲート酸化膜12を強化する目的で、フッ酸による微弱なウェットエッチングをする。ウェットエッチングの後、再度熱酸化処理を行い、図14(a)、(b)に示す酸化膜14を形成する。酸化膜14の厚さは、約2.5nmである。また、HCBT領域60をカバーするレジストパターン(図示せず)を形成した後、CMOSトランジスタ200のエクステンションに相当するイオン注入によってn-層もしくはP−層15が形成される。注入される不純物は、CMOSトランジスタがNMOSトランジスタである場合には例えばリン、PMOSトランジスタの場合は例えばボロンである。
【0036】
次に、図15(a)に示すように、HCBT領域60の酸化膜14上に、領域の一部をカバーするレジストパターンR4が形成される。レジストパターンR4をマスクにしてP型不純物をイオン注入することにより、HCBT100のn−hill層11にExtrinsic Base層20が形成される。なお、この間、CMOS領域70上は全てレジストパターンR4によって覆われている。
【0037】
このような実施形態1によれば、Extrinsic Base層20の形成時にn−hill層11の側壁部分は露出していないため、Extrinsic Base層20の形成が、後述するIntrinsic Base層23に対して影響を及ぼすことを防止することができる。
Extrinsic Base層20を形成するために注入されるP型不純物は、例えばBF2+であり、注入エネルギーは15keV、注入量は1.5×1015/cm2としてもよい。注入された不純物は、レジストパターンR4のアッシングによる剥離後、RTAをして活性化しておくことが望ましい。
【0038】
レジストパターンR4の剥離後、図16(a)に示すように、素子分離酸化膜6上には、レジストパターンR5が形成される。レジストパターンR5はHCBT領域60のn−hill11を挟むように形成されている。レジストパターンR5をマスクにして素子分離酸化膜6をウェットエッチングすることにより、オープン領域21が形成される。ウェットエッチングによって膜減りした後の素子分離酸化膜6の部分6Aの厚さは、約100nmである。
【0039】
図15に示した酸化膜14は、ウェットエッチング時に除去される。ウェットエッチングの完了後、レジストパターンR5は例えばアッシングによって剥離される。
次に、図17(a)、(b)に示すように、HCBT領域60及びCMOS領域70には、酸化膜22が形成される。酸化膜22は、例えばCVDにより形成されるTEOS膜である。酸化膜22の厚さは、約10nmである。
【0040】
次に、図18(a)、(b)に示すように、レジストパターンR6がHCBT領域60、CMOS領域70上に形成される。レジストパターンR6は、図15に示したレジストパターンR4と同じパターンである。レジストパターンR6をマスクにして、HCBT領域60の活性領域にP型不純物がイオン注入される。イオン注入により、n−hill層11の側壁部分にIntrinsic Base層23が形成される。イオン注入されるP型不純物は例えばBF2+であり、例えば注入量7.0×1013/cm2の不純物を注入エネルギー35keVで斜めから注入することが望ましい。レジストパターンR6は、イオン注入後にアッシング等によって剥離される。
【0041】
レジストパターンR6の剥離後、図19(a)、(b)に示すように、HCBT領域60及びCMOS領域70に極薄酸化膜24が形成される。極薄酸化膜24の形成は、例えば、700℃の窒素雰囲気下において60秒のRTAをすることによって可能である。極薄酸化膜24の厚さは、約6〜8オングストロームである。極薄酸化膜24は、当然のことながらCMOS領域70においてシリコンを含む部材が露出している部分にも形成される。
【0042】
図20(a)、(b)に示すように、極薄酸化膜24上には、CVDによってポリシリコン膜30が形成される。ポリシリコン膜30の材料には、in−situドープドポリシリコンが使用される。in−situドープドポリシリコンとは、デポジション中に例えばリン等の高濃度のN型不純物を導入することができる部材をいう。
実施形態1のポリシリコン膜30は不純物濃度が約1.0×1020/cm3であり、厚さは約700nmである。ポリシリコン膜30の厚さは、オープン領域21を完全に埋め込んだ上に、ポリシリコン膜30の表面を平坦にするために必要な厚さである。
【0043】
ポリシリコン膜30は、次の工程において、エッチバックされる。エッチバック完了後のHCBT領域60、CMOS領域70は、図21(a)、(b)に示すようになる。エッチバックは、TMAH水溶液によって行われる。TMAH水溶液は、ポリシリコン膜と酸化膜のエッチングの選択性が極めて高いエッチャントである。このため、エッチバックの間、HCBT100のn−hill層11とCMOS領域70のCMOSトランジスタ200は保護膜としての極薄酸化膜24によってエッチングダメージから保護される。
【0044】
このような実施形態1は、n−hill層11及びCMOS領域70をエッチバック工程におけるダメージから保護することができるため、図51に示したような活性領域が削り取られる現象を防ぐことができる。
また、ポリシリコン膜30のTMAH水溶液によるエッチバックは、等方的に進行する。このため、エッチバック工程では、TMAH水溶液によるエッチング後のポリシリコン膜30(ポリシリコン膜31)の表面を略平坦にすることが期待できる。
【0045】
次に、図22(a)、(b)に示すように、エッチバック後のHCBT領域60及びCMOS領域70上にCVDによってTEOS膜である酸化膜32が形成される。酸化膜32の厚さは、約100nmである。形成された酸化膜32は、ドライエッチングによってエッチバックされる。図23(a)に示すように、エッチバックによってHCBT領域60のn−hill層11にスペーサ32Aが形成される。また、図23(b)に示すように、CMOS領域70では、ゲート電極13のスペーサ32Bが形成される。スペーサ32Aにより、Extrinsic Base層20とエミッタ電極31Aが、後のシリサイド形成工程によって電気的に短絡するのを防ぐことができる。
【0046】
酸化膜32がエッチバックされる際、n−hill層11上面の極薄酸化膜24は除去されて完成後のHCBT100において確認することはできない。しかし、n−hill層11周面の極薄酸化膜24は、図2(a)に示したようにHCBT100においても残っている。
次に、HCBT領域60及びCMOS領域70上にCVDによってTEOS膜である酸化膜33が形成され、その後、レジストパターンR7が形成される。酸化膜32の厚さは、約10nmである。レジストパターンR7は、図24(a)に示すように、HCBT領域60を覆っていて、図24(b)のようにCMOSトランジスタ200の活性領域を開口している。CMOS領域70には、レジストパターンR7をマスクとして、不純物層34を形成するためのイオン注入がされる。不純物層34は、CMOSトランジスタ200がNMOSトランジスタである場合にはN+層であり、PMOSトランジスタである場合にはP+層である。レジストパターンR7は、アッシング等によって剥離される。
【0047】
イオン注入後、不純物層34を活性化するため、HCBT領域60及びCMOS領域70は微量酸素を含んだ窒素雰囲気下でRTAされる。RTAの条件は、例えば950℃で10秒である。RTAにより、図25(a)に示すように、エミッタ電極31Aおよびコレクタ電極31BからN型不純物であるリンが固相拡散する。固相拡散により、n−hil1層11の側壁部分にそれぞれエミッタ拡散層35とコレクタ拡散層36が同時に形成される。エミッタ拡散層35はエミッタ電極として機能する。
【0048】
次に、図26(a)、(b)に示すように、HCBT領域60及びCMOS領域70上に、CVDによってTEOS膜である酸化膜40が形成される。酸化膜40の厚さは、約30nmである。
次に、実施形態1では、図27(a)に示すように、n−hill層11上の一部をカバーするレジストパターンR8が形成される。レジストパターンR8をマスクとして、酸化膜40がわずかにドライエッチングされる。酸化膜40のエッチングにより、シリサイドによるExtrinsic Base層20とn−hill層11の短絡を防ぐことができる。
【0049】
また、酸化膜40のエッチングにより、図27(a)、(b)のように、エミッタ・ベース間を分離するスペーサ32AとCMOSトランジスタ200のスペーサ32Bの脇にスペーサ40Aが形成される。しかし、スペーサ40Aの幅はわずかであるため、HCBT100及びCMOSトランジスタ200の特性に影響することはない。
さらに、実施形態1では、Si基板1の全面に金属膜として例えばコバルト(Co)膜をスパッタリングによって形成する。Co膜が形成されたSi基板1は熱処理され、Co層と直接接触するシリコン層またはポリシリコン層上にコバルトシリサイド(CoSi)膜が形成される。
【0050】
すなわち、図28(a)のように、サリサイドプロセスによって、Extrinsic Base層20上にコバルトシリサイド41が自己整合的に形成される。コバルトシリサイド41は、エミッタ電極31A、コレクタ電極31Bのうちのスペーサ32A及びスペーサ40Aから露出している部分にも形成される。
また、このサリサイドプロセスでは、図28(b)に示したように、CMOSトランジスタ200の不純物層34と、ゲート電極13上にもコバルトシリサイド41が形成される。
【0051】
次に、Si基板1上の全面に層間絶縁膜として、Si窒化膜、PSG膜、プラズマTEOS膜等が積層される。積層された層間絶縁膜には、必要に応じてCMPによる平坦化処理が施される。続いて、フォトリソグラフィー技術およびエッチング技術を用いてコバルトシリサイド41上の層間絶縁膜が除去されて、コンタクトホール50が形成される。図2に示したコンタクトホール50の形成後、Si基板1の全面に、例えばアルミニウム合金膜がスパッタリングで形成される。
【0052】
アルミニウム合金上に配線パターンのマスクを形成し、エッチングすることによって図2に示した配線層51が形成される。その後、Si基板1にシンター処理が施されて半導体装置が完成する。
以上説明した工程において、図5〜図8が実施形態1の素子分離領域を形成する工程に相当する。また、図11(a)、図12(a)が、HCBT100の活性領域を形成する工程を説明し、図14(b)がCMOSトランジスタ200のゲートをマスクにして少なくとも1回不純物を注入する工程を表している。
【0053】
図15(a)はExtrinsic Base層を形成する工程を示し、図16(a)はn−hill層11を囲む素子分離酸化膜6の所定の部分を除去してn−hill層11の周囲にオープン領域21を形成する工程を示している。図18(a)は、オープン領域21の形成によって露出した前記活性領域の側面であって、かつExtrinsic Base層20と一部が重なる領域にイオン注入してIntrinsic Base層23を形成する工程を示している。
【0054】
さらに、図19(a)は、n−hill層11の表面に、n−hill層11を後の工程のエッチング時に保護する極薄酸化膜24を形成する工程を説明している。図20(a)、(b)は、不純物を含んだポリシリコン膜を形成する工程を示していて、図21(a)がポリシリコンエッチング工程を示している。図25(a)は、エミッタ拡散層領域、コレクタ拡散層領域を形成する工程を示している。
【0055】
以上説明したように、本発明の実施形態1は、CMOSトランジスタの製造工程の熱による影響をバイポーラトランジスタに与えることがなく、エミッタ電極やコレクタ電極を形成する際に活性領域をエッチングによって損なうことがなく、しかも活性領域のベース層を形成するIntrinsic Base層とExtrinsic Base層との不純物プロファイルが互いに影響を及ぼさない半導体装置及び半導体装置の製造方法を提供することができる。
【0056】
つまり、実施形態1では、HCBTとCMOSトランジスタとを混載した半導体装置が実現できる。また、半導体製造装置のうち、HCBTのベースの形成工程に先立ってCMOSトランジスタのイオン注入が少なくとも1回行われるため、CMOSトランジスタにおけるイオン注入後の熱処理によってHCBTの特性が影響を受けることを緩和することができる。
【0057】
さらに、TMAH水溶液によるポリシリコン膜のエッチバック工程に先立って、HCBTのn−hill層及びCMOS領域上に極薄酸化膜を形成しておくことができる。このため、n−hill層11及びCMOS領域をエッチバック工程におけるダメージから保護することができるため、図51に示したように、n−hill層が削り取られるという不都合が生じない。
【0058】
また、Intrinsic Base層の形成に先立って、Extrinsic Base層を形成しておくことができる。Extrinsic Base層の形成時にn−hill層11の側壁部分は露出していないため、Extrinsic Base層形成のためのイオン注入がIntrinsic Base層に影響を及ぼすことを完全に防止することができる。
【0059】
(実験例)
本発明の発明者は、以上説明した実施形態1の半導体装置の製造方法で半導体装置を製造した。図29は、製造された半導体装置の特性を説明するための図であって、HCBT100の特性を示している。図29(a)は、コレクタ・エミッタ間の電圧Vceとコレクタ電極に流れるコレクタ電流Icとの関係を示すVc−Ic特性を示すグラフである。図29(b)は、カットオフ周波数fT、最大発振周波数fmaxとコレクタ電流Icとの関係を示すfT/fmax−Ic特性を示すグラフである。なお、図29(a)に示したVc−Ic特性は、ベース、エミッタ間の電圧Vbeを固定して測定したものである。
測定の結果、実施形態1のHCBTは、耐圧4.7V、カットオフ周波数40GHz、最大発振周波数50GHzを得ることができることがわかった。
【0060】
(実施形態2)
次に、本発明の実施形態2について説明する。実施形態2は、HCBTコレクタコンタクト領域の形成方法について実施形態1と相違する。つまり、実施形態1がポリシリコンからの固相拡散によって活性領域がコレクタ拡散層を形成しているのに対し、実施形態2では、活性領域の上部にポリシリコンを介することなくコレクタ拡散層が直接形成されている。このような実施形態2の構成を、エミッタ拡散層にのみポリシリコンが用いられることから、シングルポリシリコン型のHCBTとも記すものとする。
【0061】
シングルポリシリコン型のHCBTに使われる標準的なマスクセットを図30(a)に示す。図30(a)に示すとおり、CMOSへのHCBTの混載は、標準的には3枚の追加マスクで可能である。ただし、より少ない枚数での集積化も可能ではある。図30(b)は既にCMOSプロセスに存在し、HCBTに使われるマスクを示す。
HCBTはCMOSと同様に、通常、P型のSi基板上に形成される。プロセスの最初はシャロートレンチアイソレーション(STI)を形成する標準的なCMOSプロセスである。将来コレクタコンタクト領域に使用されるHCBTの活性領域は、STIに囲まれた柱状のn−hill層として形成され、CMOSと兼用するアクティブマスク301によって決定される。その後、pMOSにはn型well、nMOSにはp型wellを形成するために必要なwellイオン注入などを実施する。これら両者はともにCMOS技術に必要なものである。
【0062】
他のタイプのデバイス(例えば抵抗、キャパシタ、インダクタなど)ばかりでなく、異なるタイプのトランジスタ(例えば高速度、高耐圧、高電流などに最適化されたもの)を同一基板上に形成するためには、異なるドーピング濃度が必要である。また、所望のデバイス特性を得るために、異なるドーピングプロファイルや勾配が必要な場合もある。これらは通常イオン注入によって実施される。
【0063】
CMOS技術とターゲットとするHCBTの特性の組み合わせによっては、CMOSに使われているイオン注入工程の一つあるいはそれら複数の組み合わせを、HCBTのコレクタ形成イオン注入として使うことが可能である。NPN型トランジスタに関しては、n−hill層を形成するために、適度のn型ドーピングが必要である。
この場合、n−wellイオン注入で用いるCMOSマスクを、HCBTのn−hill層312へのドーピングに使うことができる。より一般的には、図31(a)に示すように、図30(a)に示した追加マスク302を使用することで、CMOSとは分けてn−hil層312を形成する。これがHCBTを形成するために必要な1番目の追加マスクである。
【0064】
n−hill層312へのイオン注入はHCBTの特性に最適化したn−hill層312のドーピングプロファイルを得るために調整すべきである。数段階のイオン注入で実現でき、イオン注入は、例えば、リンを200keVで3×1012cm−2と、100keVで5×1012cm−2といった条件によって行われる。
この条件では、n−hill層312の上部に比較的濃度の高いピークを作り、ベース拡がり効果を抑制することができる。つまり、高周波特性を最適化でき、さらにより均一な電界分布を得ることで高い耐圧を実現できる。CMOSプロセスのwell形成イオン注入後、フォトレジストを除去し、イオン注入でダメージを受けたシリコン結晶を回復させて、注入された不純物を電気的に活性化するために、高温でのアニールを実施する。HCBTのn−hill層へのイオン注入は、CMOSのwellイオン注入の直前あるいは直後に実施される。これは、CMOSプロセスのアニール工程を、HCBTの結晶回復やドーパントの活性化にも使うためである。
【0065】
well形成イオン注入終了後、CMOSプロセスでは通常、ゲートスタックが形成される。ゲート酸化の間、HCBTのためのn−hill層も酸化される。CMOSプロセスでのポリシリコンゲートエッチングの間、HCBTの領域は露出され、n−hill層上のポリシリコンは除去される。ポリシリコンエッチングの後、MOSトランジスタのゲートは軽く酸化され、エッチングされたポリシリコンゲート領域は極薄酸化膜によって包まれる。次に、再び異なるMOSトランジスタは異なるマスクによって選択され、ソース/ドレインエクステンションのイオン注入が実施される。CMOSプロセスのこの時点において、図30(a)に示したHCBTに必要な2番目の追加マスク303が適用される。
【0066】
このイオン注入は、図31(b)に示すように、フォトレジスト317によってチップのCMOS部分を保護しながら、Extrinsic Baseイオン注入315aを実施し、Extrinsic Base層316を形成する。Extrinsic Baseイオン注入315aの条件の例としては、BF2を18keVのエネルギーで1015cm−2オーダーのドーズ量が挙げられる。CMOSプロセスにおいては、ソース/ドレインエクステンションのイオン注入の後、高温にてアニール処理がされる。同じ工程が、Extrinsic Base層316のイオン注入のアニール処理にも使われ、シリコン単結晶の回復とイオン種の活性化が行われる。
【0067】
もし、CMOSプロセスにアニール処理が無い場合、あるいはアニールの条件がHCBTには適切ではない場合、ソース/ドレインエクステンションのイオン注入の前にExtrinsic Baseイオン注入315aをして、追加のアニール処理を加えることも可能である。アニール温度と時間は、通常、ゲート酸化の条件よりも小さいか、あるいは同等レベルなので、アニール処理が追加となった場合のCMOSへの影響はそれほど深刻なものではない。また、熱処理に最も敏感であるCMOSのソース/ドレイン領域は、まだこの時点では形成されていない。
【0068】
CMOSのソース/ドレインエクステンションアニール工程の後、HCBTのために必要な3番目の追加マスク304が使われる。これは、フォトレジスト318によってCMOSの全てを保護し、HCBTのエミッタウィンドウ319を露出させる工程である。図31(c)に示すように、素子分離酸化膜320はこのマスクを用いて一定時間エッチングされる。ウェットエッチあるいはドライエッチの両者が適用できる。エッチングはトランジスタのIntrinsic Base層部分を決めるように設定され、n−hill層312の側面321が露出される。素子分離酸化膜エッチングの後、薄いスクリーニング酸化膜322が形成される。この膜は、注入イオン種に対するダメージの軽減とシリコン表面の保護という目的を持ち、これはイオン注入では一般的な方法である。
【0069】
次に、図31(d)に示すように、再び図30(a)に示した第2の追加マスク303を用い、ある角度にてIntrinsic Baseイオン注入326を実施する。これにより、n−hill層の側面にp型のIntrinsic Base層327が形成される。Intrinsic Baseイオン注入326としては、例えば、BF2を30度の角度で30keV、5×1014cm−2の条件により実施される。最適なドーピングプロファイルを得るために、intrinsic Baseイオン注入を数工程にて実施することもできる。
【0070】
素子分離酸化膜のエッチングで使用されるHCBTの追加マスク304は、図30(a)に示すように、アクティブマスク301に対してある角度を持っている。これは、n−hill層312との境界部分で素子分離酸化膜を非常に薄くするためである。このように膜厚に差をつけた酸化膜は、ベースの不純物をエミッタウィンドウの縁の部分で徐々にブロックする効果をもつ。
したがって、このようにすると、ベースイオン注入は部分的に酸化膜を貫通することになる。つまり、この方法により、エミッタ周囲ではベースの不純物濃度が増すことになり、最終的にはコレクタ・エミッタのパンチスルーを防ぐことができる。
【0071】
Extrinsic Baseイオン注入を、素子分離酸化膜エッチングの前に実施する代わりに、このタイミングで行うことも可能である。この場合、ベースイオン注入のための追加マスク303は1回だけ使用すればよいので、プロセス工程数を減らすことができる。図31(e)に示すとおり、この場合のExtrinsic Baseイオン注入は、不純物がn−hill層312の側面部分に余分に注入されるのを防ぐために、Intrinsic Base層とは反対のウェハ回転角度315bにて実施するのが良い。
【0072】
一方で、Extrinsic Baseイオン注入をウェハに垂直な方向315cや、Intrinsic Base層と同じ注入角度あるいは異なる注入角度315dにて実施し、意図的にIntrinsic Base層327の濃度を高めることも可能である。注入角度と回転角度を変えることで、Intrinsic Base層327とExtrinsic Base層316の不純物プロファイルを最適化できる。また、Intrinsic Base層327とExtrinsic Base層316は同じアニール工程に晒される。Extrinsic Base層316はIntrinsic Base層327のボロンの拡散を強め、結果としてベース幅を広げてしまう可能性がある。
【0073】
これは、一般的に電流利得や高周波特性にとって望ましいことではない。また、Extrinsic Base層316の素子分離酸化膜320中でのイオン散乱により、Intrinsic Base層327の、特に底部での濃度が過度になってしまう可能性がある。これらのイオン注入のパラメータを決める上では、この効果を考慮に入れる必要がある。すなわち、ベースの底部での過剰ドープを最小にするためには、イオン注入315bの角度が望ましい。
【0074】
Intrinsic Base層327とExtrinsic Base層316のイオン注入終了後、フォトレジスト325を除去し、薄いスクリーニング酸化膜322をエッチングする。薄いスクリーニング酸化膜322はCMOSの上にも形成されているので、このエッチングは、CMOSのポリシリコンゲートに成長している熱酸化膜が除去されないように、時間管理されるべきである。このため、薄いスクリーニング酸化膜322のエッチング時間は、ちょうどn−hill層の側面上の酸化膜が除去されるだけに合わせ込む。
【0075】
n−hill層312の側面の酸化膜は、Intrinsic Base層327、場合によってはExtrinsic Base層316のイオン注入を受けているため、CMOSゲート上のイオン注入を受けていない酸化膜に比べてエッチング速度が速くなる。これは、n−hill層312のコレクタ側の側面の薄いスクリーニング酸化膜をも除去する必要のある従来のHCBTに比べて、エッチング時間に関するマージンを増加させるという効果を持つ。
【0076】
薄いスクリーニング酸化膜322はデポジションで形成されており、そのエッチング速度はCMOSゲート上にある熱酸化膜よりも速い。このため、薄いスクリーニング酸化膜322をエッチングした後にも、CMOSゲート上には問題なく熱酸化膜を残すことができる。
薄いスクリーニング酸化膜322の除去が終了すると、n−hill層312の側面ではシリコン表面が露出される。この表面は、シリコンの終端層形成のためにアニール処理が施される。表面の処理は、例えば、窒素雰囲気下において800度、20秒のラピッドサーマルアニーリング(RTA)で実施される。この処理を施した表面により、その後のポリシリコン堆積時にそれがエピタキシャル成長することを避けることができる。また、ポリシリコンのエッチング時にはn−hill層312の保護層としての役割を持つことができる。
【0077】
表面の処理によって形成される極薄酸化膜328は、露出したシリコン表面にもチャンバー内の残存酸素によって成長させることができるし、あるいは他のシリコン表面終端処理によっても形成可能である。その酸化膜の化学的な組成に関わらず、この膜はHCBTプロセスに不可欠なポリシリコンエッチングのストッピング膜として作用する。ただし、極薄酸化膜328は、抵抗の増加なくして電流が流れるのに十分なだけの薄さでなくてはならない。
このアニール処理により、イオン注入されたベースのドーパントが拡散し、プロファイルの再分布が起こる。
【0078】
次に図31(f)に示すように、ポリシリコン膜329が堆積される。ポリシリコン膜329はトランジスタのエミッタとして作用するので、高濃度にドープする必要がある。ポリシリコン膜329の高濃度のドーピングは、in−situプロセス、すなわち堆積中にドープすることで実現できる。in−situドーピングは最も簡便な方法ではあるが、イオン注入や拡散といった他の方法でもドープできる。
【0079】
この場合、in−situドーピングは均一性の点からより好ましく、引き続いてのアニール処理によりエミッタからベースへの不純物拡散を均一に行うことができる。さらに、in−situドーピングの方法を調整して、プロセスフローを最適化することができる。つまり、アンドープあるいは低濃度ドープのポリシリコンを用いることで浅いエミッタ−ベース接合を作る、あるいは堆積速度を増すために上部をアンドープポリシリコンにする、といったことができる。
【0080】
ポリシリコン膜329の膜厚は、エッチバック後の残ポリシリコン膜の形状と相関を持つ。残ポリシリコン膜は平坦である必要があるので、堆積後のポリシリコン表面329は、できる限り平坦であるべきである。ポリシリコン膜329の堆積はコンフォーマルなプロセスなので、膜はエミッタウィンドウ319を埋めてしまう。ポリシリコン膜329が厚ければ厚いほど、より平坦な表面が得られる。
【0081】
図31(f)にポリシリコン膜329堆積中の表面形状の等高線330を示す。ポリシリコンを厚く積むことで表面の窪み331を小さくすることができる。おそらく、この方法が平坦化のもっとも簡便な方法であるが、半導体プロセスでよく知られている他の方法も適用できる。例えば、CMPや、窪み331を他の層で埋め込んでエッチバックするような方法である。しかし、ポリシリコン膜を厚く積むことは工程処理時間が長時間となって現実的ではない。また、CMPも工程数の増加や研磨終了を制御するストッピング膜が必要となる。
CMPの場合、そのストッピング膜を、CMOSゲートの上、あるいはプロセスのこの時点で作り込まれている他の構造物(キャパシタなど)の上に形成する必要がある。バイポーラのみのプロセスの場合、あるいはほかのBiCMOS集積化手法においては、STI酸化膜の表面をCMPストッピング膜として活用する。
【0082】
ポリシリコン堆積の後、ポリシリコンはエッチバックされ、図31(g)に示すようなエミッタポリシリコン領域332が得られる。Extrinsic Base層316とIntrinsic Base層327の領域は既に形成されており、n−hill層312と同様にポリシリコンエッチバックの間に保護されていなくてはならない。この要求を満たすために、酸化膜に対する高い選択性を利点とするTMAHエッチングがポリシリコンエッチングに使われる。ポリシリコン膜329の堆積前の処理によってn−hill層312表面に成長した極薄酸化膜328は、テトラメチルアンモニウム水酸化物水溶液(TMAH)エッチングを止めるのに十分であり、n−hill層312を完全に保護することができる。
【0083】
この目的のためには、その他の結晶依存性のあるエッチャント(例えばKOH,EDPなど)も使うことができる。概して、他のウェットエッチングやドライエッチングなどのポリシリコンエッチングも使うことはできる。しかしながら、TMAHは酸化膜に対するポリシリコンの高い選択性や、CMOSプロセスへの適合性といった要求を満たすことができ、このプロセスに完全にふさわしい手法である。
【0084】
ポリシリコンの膜厚333はエミッタの高さを決めており、トランジスタの電気的特性、例えばコレクタ電流やベース抵抗、ベース・エミッタ容量といったものに影響するため、ポリシリコンエッチングは時間制御する必要がある。TMAHによるポリシリコンエッチング速度はTMAH水溶液の温度と濃度によって調節できる。
図31(f)と(g)に示すように、堆積とエッチバックだけではポリシリコンの表面は完全に平坦ではなく、堆積後に生成される窪み331が、最終的にはエミッタポリシリコン領域332上に窪み334として転写されてしまう。このとき、エミッタポリシリコン領域332に穴が生じてしまわないように気をつける必要がある。すなわち、エッチングされた素子分離酸化膜320上にエミッタポリシリコン領域332が残っていて、エミッタポリシリコン領域332の最も薄い部分334においてもコンタクトが確保できなくてはならない。
【0085】
TMAHのエッチング速度は被エッチング層の結晶面方位に依存する。ポリシリコンは異なる面方位の結晶粒から成るので、TMAHエッチバック後のポリシリコン表面は凹凸が激しい。ポリシリコン表面の凹凸を最小にするには、より小さな結晶粒のポリシリコンが望ましく、よりアモルファスに近い膜を使うのがよい。これには、ポリシリコンの堆積条件を調整すればよく、例えば、より低温で処理する方法などが挙げられる。
基本的に、ポリシリコンのエッチバックが終わってしまえば、これ以上HCBTのために追加する工程はない。CMOSプロセスを使えばHCBTは完成する。それゆえ、HCBTに影響を及ぼすCMOS形成工程についてのみ以下に記述する。
【0086】
通常は、次のCMOSプロセス工程はゲート・スペーサの形成である。TEOSなどの酸化膜を堆積し、異方性エッチングによってエッチバックする。スペーサ335はCMOSゲート脇にスペーサとして残る。この工程の性質により、同様のスペーサ335が、図31(h)に示すようにポリシリコンの上にn−hill層312のスペーサとして形成される。その後、CMOSのソース/ドレインイオン注入336が施される。nMOSのn+ソース/ドレイン領域のイオン注入336は、図31(i)のようにHCBTのコレクタコンタクト領域337にも行われる。
【0087】
マスク305を用いて決定されるフォトレジスト338の端の位置は、コレクタn+領域337とExtrinsic Base層316との間の距離を決め、これは、コレクタ・ベースやコレクタ・エミッタ間の耐圧といったトランジスタ特性に影響する。コレクタn+領域のもう一方の端は、n−hill層312の側面によって決まる。
CMOSのソース/ドレインイオン注入の活性化のためのアニールは、HCBT領域のイオン注入領域の活性化にも使われる。さらにこのアニールは、高濃度にドーピングされたエミッタポリシリコン領域332からn−hill層312の側面への不純物の拡散領域339、通常ドライブイン拡散と呼ばれる目的のためにも使われる(図31(j)参照)。
【0088】
トランジスタのIntrinsic Base層327のドーピングプロファイルは、この工程によって決まる。アニール後のベース・エミッタpn接合の深さは、エミッタポリシリコン領域332の不純物濃度を変えることでも、あるいはポリシリコンの粒径を変えることでも調整できる。これらは、ポリシリコン堆積の条件によって決められる。
次のCMOSプロセス工程は、シリサイドの形成である。まず、シリサイド保護膜として酸化膜340を堆積する。マスク306を用いることで、いくつかのCMOSは開口するし、いくつかのデバイスまたはその領域は、フォトレジスト341によって保護される。HCBTにおいては、コレクタとExtr極薄酸化膜328を示したマスクの一部分306aによって保護され、その他の部分が開口する。この様子を図31(j)に示す。残された酸化膜340は、コレクタn+領域337とExtrinsic Base層316が電気的にショートすることを防ぐ。
【0089】
シリサイド342は、図31(k)に示すように形成されるが、この工程は半導体プロセスでよく知られた標準的な方法で実施される。
プロセスのバックエンドとしては、通常の方法にて、酸化膜343を積層し、コンタクトホール344を開口し、低抵抗の膜で埋め込み、配線層を形成する。最終的なシングルポリシリコン型のHCBTを、コンタクト領域とともに図31(l)に示す。
【0090】
なお、実施形態2では、図31中に示す符号の視認性を考えて図31(f)、(g)にのみ極薄酸化膜328を図示している。しかし、極薄酸化膜328は、図31(f)の工程以降、図31(l)に示した工程まで図31(f)、(g)に示した状態のままn−hill層312の上面及び側面に残っている。
ポリシリコンコレクタかつポリシリコンエミッタ(ダブルポリシリコン型)のHCBTと、ポリシリコンエミッタかつイオン注入コレクタ(シングルポリシリコン型)のHCBTとのベース・エミッタ電圧(VBE)に対するコレクタ電流(IC)及びベース電流(IB)の依存特性(ガンメルプロット)を図32、図33に示す。
【0091】
ダブルポリシリコン型、シングルポリシリコン型のHCBTにおいて、ベース電流IB及びコレクタ電流ICはほぼ同等であることが分かる。ベース電流IB、コレクタ電流ICは、共に主にトランジスタのIntrinsic Base層のプロファイルに依存するので、それがダブルポリシリコン型とシングルポリシリコン型とで基本的にほぼ同じであることを表している。
【0092】
ダブルポリシリコン型でもシングルポリシリコン型でもベース及びエミッタ領域については同じマスク寸法を用いている。シングルポリシリコン型HCBTのコレクタはn+領域なので、より広いn−hill層を持つ。
図32では、ダブルポリシリコン型とシングルポリシリコン型のHCBTできわめて似たアウトプット特性が見られる。コレクタ・エミッタ間耐圧(BVCEO)も、両構造でほぼ同等である。両構造のHCBTの特性におけるわずかな差は、ウェハ面内の分布によるものと考えられる。
【0093】
ダブルポリシリコンHCBTとシングルポリシリコンHCBTのカットオフ周波数(fT)及び最大発振周波数(fmax)のコレクタ電流(IC)依存性を図34に示す。シングルポリシリコン型の方がより高いfT及びfmaxを示すことが分かる。このfT、fmaxの向上は、シングルポリシリコン型はダブルポリシリコン型に比べて実効的なコレクタ面積が大きいことに起因する。ダブルポリシリコン型の場合はn+ポリシリコンがn−hill層3l2の側面部分の一部だけに接しているのに対して、シングルポリシリコン型HCBTではイオン注入したn+領域はn−hill層312の端の部分まで広がっており、これによってコレクタコンタクト領域が増加している。
【0094】
それに加えて、先に説明したように、ダブルポリシリコン型の場合、コレクタn+ポリシリコンはエミッタn+ポリシリコンよりも薄いことも、シングルポリシリコン型との差を大きくしている。シングルポリシリコン型においてコレクタコンタクト領域がより大きいことにより、コレクタ電流はより放射状に流れることになる。そのため、コレクタ・ベース接合でのコレクタ電流密度は小さくなる。
【0095】
コレクタ電流密度が小さいと、Kirk効果として知られるベース広がり効果を抑えることができ、ベース遷移時間が減ってfTが向上する。さらに、シングルポリシリコン型ではコレクタ抵抗を低減できるが、図34で見られるように、その効果はそれほど大きくはない。
結論として、シングルポリシリコン型のHCBTでは他のトランジスタ特性を犠牲にすることなくfT及びfmaxを向上させることができる。このfT及びfmaxの向上は、マスク寸法や技術的なパラメータを様々に変えても確実に確認できる。
【0096】
(実験例)
加えて、本発明は上述した構成に限るものではない。例えば、図31(c)に引き続いて、図35(a)を追加することができる。Extrinsic Baseイオン注入と同じ2番目のHCBTマスク303を用いて、図35(a)に示すようにSelevtively Implanted Collector(SIC)と呼ばれるn型の領域323をイオン注入324によって形成する。この際、CMOS部分はフォトレジスト325により保護しておく。SICはn−hill層312のドーピング濃度を高めるので、トランジスタの高周波特性の改善に有効である。
【0097】
つまり、それほど顕著な耐圧の低下やコレクタ−ベース容量の増加なくして、ベース広がり効果を抑えることができる。SICは、縦型のバイポーラトランジスタで一般的に使われる手法である。しかしながら、必ずしも不可欠なものではなく、SICなしのHCBTもまた有用である。SICのイオン注入324の典型的な条件としては、リンを45度の注入角度で、250keV、1013cm−2のオーダーで打ち込む条件が挙げられる。
【0098】
また、例えば、図31(k)の代わりに図35(b)を実施するというプロセスもありうる。図35(b)では、スペーサ335の上に酸化膜のパターンを形成する。言い換えれば、CMOSプロセスのゲート・ソースやゲート・ドレイン間でシリサイドが分離されるのと同じように、n−hill層312のExtrinsic Base層327とエミッタポリシリコン領域332とがn−hill層の側面において酸化膜スペーサによって分離されている。
【0099】
図31(k)に示すプロセスの場合、シリサイド保護マスクは、図30(b)の306aの部分だけから成る。しかしながら、n−hill層の側壁の傾きは90度より小さいので、異方性エッチングの後では薄いスペーサしか残らない。スペーサが薄すぎると、シリサイドがIntrinsic Base層327にショートしてしまったり、あるいはエミッタポリシリコン領域332とExtrinsic Base層316とが近すぎて電気特性に悪影響を与えたりする可能性がある。
【0100】
ただし、シリサイド保護のための酸化膜の膜厚を厚くすれば、異方性のエッチングで処理してもスペーサは残る。一方で、図35(b)に示すように、図30に示したマスクの一部306bを用いてエミッタポリシリコン領域332とExtrinsic Base層327との間に酸化膜を残せば、両者は確実に分離できる。この場合、シリサイドブロッキングマスクは図30に示したマスク306の306aと306bの部分からなるが、CMOSプロセスには一切の変更が必要ない。ただし、ベースとエミッタのシリーズ抵抗は高くなる可能性がある。
【0101】
(実施形態3)
さらに、図31(g)で説明したように、エミッタポリシリコン領域の一部の膜厚が薄くなって穴が生じると、その直上での配線層は十分なコンタクトを取ることができない。ところが、図36(a)に示すように、n−hillコレクタ層312と、素子分離酸化膜320の形状に沿ってポリシリコン329が堆積するため、ポリシリコン329の表面に窪み331が生じる。TMAHによるポリシリコンエッチバック後の形状は、この窪み331の形状がトレースされるため、図36(b)のようにエッチバック後のポリシリコン329'に穴を生じさせる可能性がある。
【0102】
本発明によれば、ダミーゲートポリシリコン706と称するポリシリコン膜を素子分離酸化膜320の表面に形成し、その上にエミッタポリシリコン510を堆積する。こうすることで、図36(c)に示すようにポリシリコン膜329の窪みの影響が除かれる。これをエッチバックすると、図36(d)に示すように、n−hill層の側面に対して平坦である良好なポリシリコン領域910を形成することができる。この素子分離酸化膜320上のダミーゲートポリシリコン706は、CMOSプロセスのゲート電極と同じ工程で形成できる。したがって、プロセスに大きな変更無く実行が可能である。
【0103】
図37(1)〜(3)は、ダミーゲートポリシリコン706を使った実施形態3のプロセス工程を説明するための図である。なお、図37(1)〜(3)中に示した構成のうち、図31(1)、(2)で説明した構成と同様の構成については同様の符号を付し、説明を一部略すものとする。
図37(a)に示すように、実施形態3では、HCBTのコレクタ形成イオン注入313を行ってn−hill層312を形成する。続いて、Extrinsic Baseイオン注入315aを実施し、Extrinsic Base層316を形成する。
【0104】
次に、実施形態3では、素子分離酸化膜320及びCMOSのn−hill層312上に図示しないポリシリコン膜を堆積し、パターニングしてダミーゲートポリシリコン706とCMOSトランジスタのゲート電極902とを同時に形成する。
次に、図37(b)に示すように、n−hill領域312の一部だけを露出させるフォトレジストパターンの、extrinsic Baseイオン注入315aによってextrinsic Base領域316を形成する。
【0105】
続いて、実施形態3では、図37(c)のように、ダミーゲートポリシリコン706及びゲート電極902をフォトレジスト317で覆い、n−hill層312の側面にイオン注入する。この結果、図37(d)に示したIntrinsic Base層327がn−hill層312の側面に形成される。
続いて、実施形態3では、図37(e)のように、HTBC及びMOSトランジスタにポリシリコン329を堆積する。そして、図37(f)のように、堆積されたポリシリコン329をエッチバックしてエミッタポリシリコン領域910が形成される。次に、図37(g)のように、コレクタコンタクト領域337とCMOSトランジスタのソース/ドレインとをイオン注入336によって形成する。イオン注入336の後、スペーサ911が形成され、さらにC、B、Eで示す配線層が形成されて図37(h)に示した状態になる。
【0106】
次に、ダミーゲートポリシリコン706を使ったことによる素子特性への影響について説明する。図38は、実施形態3のダミーゲートポリシリコンを使ったプロセスで形成されたエミッタポリシリコン領域910を説明するための図であって、図38(a)はエミッタポリシリコン領域となるポリシリコン329のエッチバック前の状態を示している。図38(b)は(a)をエッチバックした状態を示し、(c)は図(b)中の部分Cの拡大図である。
【0107】
図38に示したように、実施形態3は、ダミーゲートポリシリコンを導入することで、n−hill層312の側面と接する部分のエミッタポリシリコン領域910の形状が平坦になり、エミッタ電極とExtrinsic Base層との距離を十分取ることができる。こうすると、pn接合リークは小さくなるので、ベース電流IBは小さくなり、結果として電流増幅率β(=IC/IB)が高くなる。
【0108】
また、図39は、図38と比較するために示した、ダミーゲートポリシリコンを用いないでエミッタポリシリコン領域を形成するプロセスを説明するための図である。図39(a)はエミッタポリシリコン領域となるポリシリコン329のエッチバック前の状態を示している。図39(b)は(a)をエッチバックした状態を示し、(c)は図(b)中の部分Cの拡大図である。
【0109】
ダミーゲートポリシリコンを用いない場合、エミッタポリシリコン領域332がn−hill層312の側面に対してせりあがった形状になる。実施形態3のエミッタ拡散層は、エミッタポリシリコン領域からのリンの固相拡散によって形成されるので、エミッタ拡散層がn−hill層312の側面上部近くまで広がってしまい、その結果としてn−hill層312の側面の上部においてエミッタ拡散層とExtrinsic Base層とが近接してしまう。
【0110】
エミッタ拡散層とExtrinsic Base層とはn+とp+であるため、不純物濃度の高いpn接合が形成される。このような接合のリーク電流は大きく、しかもバイポーラ動作とは関係なく流れてしまう。このリーク電流は、電気的にはベース電流IBに畳重されてしまうため、見かけ上のベース電流IBが増加する。その結果、バイポーラトランジスタの重要な特性の一つである電流増幅率βが低くなってしまう。
【0111】
図40は、製造されたHCBTの特性にダミーゲートポリシリコンが与える影響の程度を説明するための図であって、ダミーゲートポリシリコンを用いたHCBTとダミーゲートポリシリコンを用いないHCBTのガンメルプロットを示している。図40の縦軸はベース電流(IB)及びコレクタ電流(IC)であり、横軸はベース・エミッタ間電圧(VBE)を表す。また、実線はダミーゲートポリシリコンを使って製造されたHCBTのもので、破線はダミーゲートポリシリコンを使わずに製造されたHCBTのものである。
【0112】
図40から明らかなように、バイポーラトランジスタのコレクタ電流ICにおいて、ダミーゲートポリシリコンの有無による有意差は見られなかった。ただし、前記したように、ダミーゲートポリシリコンを使ったプロセスはベース電流IBに畳重されるリーク電流を抑える。このため、ダミーゲートポリシリコンを使って製造されたバイポーラトランジスタは、ダミーゲートポリシリコンを使わないバイポーラトランジスタよりもベース電流IBが小さくなっていることがわかる。
【0113】
(実施形態4)
次に、本発明の実施形態4について説明する。実施形態4は、実施形態1〜3で説明したIntrinsic Base層をn−hill層の側面に対向するように2つ設けることが考えられることから、このような場合の耐圧を改善するためになされた発明である。
I理論
図41(a)は、ダブルエミッタの構造を示す図である。図41(b)はダブルエミッタの構造と比較するためにシングルエミッタの構造を示す図である。ダブルエミッタ構造、シングルエミッタ構造のいずれもが、Si基板411とn−hill層412とを備えている。
【0114】
n−hill層412は活性領域に形成されている。Si基板411の極性はp型であり、n−hill層412の極性はn型である。シングルエミッタ構造はn−hill層412の上面にExtrinsic Base層416を有している。さらに、Intrinsic Base層427が側面の一方にだけ形成されている。ダブルエミッタ構造は、Si基板411と同様のp型Si基板表面上に2つの対向する側面を持つn−hill層412を有している。
ダブルエミッタ構造の空乏領域D1は、矢線A1の方向にn−hill層412の全体に広がる。一方、シングルエミッタ構造の空乏領域D2は、図41(b)中の矢線A2が示すように広がる。
【0115】
図42(a)中に符号452を付して示したダブルエミッタ構造のウェハ表面に平行な水平断面図を図2(b)及び図42(c)として示す。ダブルエミッタ構造の主要なアイデアは、2つのIntrinsicなトランジスタ(エミッタ・ベース・コレクタ)を互いに対向方向に近接させることにある。このようにすると、エミッタ領域439とIntrinsic Base層427は、互いに反対の側面に形成され、中央にてコレクタとつながることになる。そして、Intrinsicなベース・コレクタ接合に対して左右の位置に、低抵抗の経路でつながったコレクタコンタクト領域437が配置される。
【0116】
中央のコレクタの電荷は、2つのIntrinsic Base層427、Extrinsic Base層416及びSi基板411に分配される。電荷の分配量は、2つのIntrinsic Base層427間の距離、すなわちコレクタ幅453を変更することによって制御することができる。コレクタの電荷が完全に2つのIntrinsic Base層427に分配された場合、コレクタは完全に空乏化し、Intrinsic Base層・コレクタ間接合に直交する方向の電界を維持するのに十分な電荷が存在しなくなる。図42(b)の平面447における電気的ポテンシャルφ(X)と電界F(X)は図42(d)に示される。
【0117】
この方向の最大電界がベース・コレクタ間接合449a及び449bに生じ、コレクタが完全に空乏化した後は電圧印加によって増加することはない。空乏領域の電位の最大値が、空乏化したコレクタ450の中央で正確に観測され、結果として図42(d)に示されるように、その方向のゼロ電界となる。印加されたコレクタ・ベース間電圧の残りは、Intrinsic Base層・コレクタ間接合に対して左右に振り分けられ、結果としてドリフト領域445の上部で、その方向の電界となる。
【0118】
ドリフト領域の長さは、空乏領域端部448により定義され、マスク設計及びコレクタ・ドーピングプロファイルにより制御することができる。従って、電子が電界に誘導され、電流446がトランジスタの中央に向かって流れた後、コレクタコンタクト領域437へと向きを変える。また、二次元効果により、キャリアがインパクトイオン化の確率が低い低電界の領域に閉じこめられる。このようにして、高い耐圧を有するトランジスタを形成することができる。さらに、2つの対向するトランジスタのExtrinsic Base層416がその構造の頂部において一体化するため、Extrinsic Base層416領域を小さくできる。
【0119】
コレクタ電荷の分割効果とともに、Extrinsic Base層416−コレクタ接合の領域が小さくなるため、コレクタ・ベース間のキャパシタンスが減少し、このデバイスを低電力かつスマートパワーのアプリケーションに適するようにしている。Intrinsic Base層からコレクタコンタクト領域間の最大電界は、印加電圧によってではなく、2つのベース間の距離453により決まるので、Intrinsic Base層は静電的にシールドされ、ベース幅変調がかなり抑制される結果、アーリー電圧は高い値となる。この効果により、ベース内でコレクタ・エミッタ間パンチスルーの発生を抑制できる。このことは、ベース・ドーピングプロファイルを積極的に縮小できることを意味している。
【0120】
この構造は、SOIウェハばかりでなく、バルク・シリコン・ウェハ上に形成することができる。バルク・シリコン・トランジスタにおいて、絶縁用のコレクタは、pn接合の極性とは逆になるように形成される。接合部の電界は、n−hill層またはn−hill層の下部の空乏化を維持するコレクタ電荷の一部を消費する。コレクタコンタクト領域のドーピングプロファイルは、コレクタが通常動作において完全に空乏化するように調整する必要がある。コレクタの下部は、同様に基板電極に対して逆電圧を印加することにより空乏化させることができる。
【0121】
SOIウェハに形成されるトランジスタにおいて、埋込み酸化物は、コレクタをSi基板から分離するので、コレクタは2つのIntrinsic Base層の間に自然に閉じこめられていく。ダブルエミッタHCBT構造のプロセスは、標準的なバイポーラ型/BiCMOS HCBT技術と比べると、n−hill層412の反対側のIntrinsic Base層427を形成するために、一度だけの追加注入を必要とする。コレクタ電荷の分割の効果は、マスク寸法により制御される。
既存の技術に対して追加のリソグラフィ・ステップは、トランジスタの形成において必要とされない。このことは、ダブルエミッタHCBTがプロセスをさらに複雑にすることなく、標準的なHCBTデバイスとの統合が可能であることを意味する。
【0122】
II マスク
HCBT技術のダブルエミッタ構造を説明する。この構造は、バルクまたはSOIウェハ上で他の技術により形成することもできる。NPN型及びPNP型の両方のバイポーラ・デバイスを形成することができる。互いに向き合い、逆の方位を有する2つのIntrinsic Base層・コレクタ間の接合が、中央部分において一体化されたコレクタとともに必要である。この幾何学的な配置において、コレクタの電荷は、2つのIntrinsic Base層で共有されうる。この構造はCMOSを有する集積化に適しているが、同様にバイポーラ型だけの技術においても実現することができる。
【0123】
CMOSプロセスの一部はBiCMOS技術のHCBT構造に必要であるが、この場合、バイポーラだけの形成に用いる必要がある。ダブルエミッタHCBTに関する本発明の説明は、BiCMOSプロセスフローに基づいている。NPN型トランジスタのプロセスフローを説明するが、トランジスタ領域のドーピング・タイプを逆にすることにより、同様の技術的概念を用いて、PNP型トランジスタを形成することができる。ダブルエミッタHCBTに用いられる典型的なマスク一式を、図43に示す。
【0124】
HCBTをよりマスク数の少ないCMOSプロセスに組み込むことは可能であるが、HCBTのCMOSへの集積化は、概して、図43に示す3つの追加マスクを必要とする(マスク402、403及び404a)。図43(b)は、すでにCMOSプロセスフローに存在しつつ、ダブルエミッタHCBTに用いられるマスクを示す。図43(c)は、コレクタにポリシリコン電極を用いる場合において用いられるマスクを示す。
【0125】
III製造工程
ダブルエミッタHCBT構造は、通常、p型のCMOSを形成するSi基板411と同様に処理される。プロセスの開始は標準的なシャロートレンチアイソレーション(shallow trench isolation:STI)を形成することである。コレクタコンタクト領域になるHCBTの活性領域は、STIによって囲まれるシリコン柱、n−hill層412の上に形成され、アクティブマスク401によって規定される。
【0126】
コレクタコンタクト領域が形成されるアクティブマスク401の部分には、コレクタ抵抗を低減するために、図43(a)に示されるように、いくらかの角度をつけて形成される。アクティブマスク401の端は、図43(c)に示されているように、そのまま平坦にされていてもよい。
STI形成後、連続してCMOSのイオン注入がされ、パンチスルー防止用イオン注入、閾値電圧調整用イオン注入、その他のウェルのイオン注入が実行される。これらのイオン注入のいくつかの組合せは、HCBTのn−hill層(コレクタコンタクト領域)のドーピングプロファイルを得るために用いることができる。
【0127】
この場合、CMOSリソグラフィをn−hill層のイオン注入用マスク402に用いることができる。より一般的には、n−hill層はCMOSプロセスに追加されるのとは別のプロセスによってイオン注入することができ、追加されたプロセスには図43(a)に示したイオン注入マスク402が必要とされる。これは、HCBT構造のために必要となった第1の追加マスクである。しかしながら、CMOSマスクが使われた場合、追加されたHCBTマスクが使われた場合に関わらず、いずれもマスク寸法は同じことである。
【0128】
n−hill層のイオン注入の結果、HCBTの動作に最適なn−hill層のドーピングプロファイルが得られる。望ましいn−hill層のプロファイルを得るために、複数のイオン注入工程を組み合わせることもできる。
HCBTコレクタのイオン注入413aは、図44(a)に示される。CMOS処理工程におけるウェルイオン注入の後、フォトレジスト414は除去され、シリコン結晶構造を修復してイオン注入されたイオン種を電気的に活性化する高温アニールが実施される。HCBTのn−hill層412のイオン注入は、CMOSウェルのイオン注入の直前または後に実行するので、CMOSプロセスの処理工程におけるアニール工程は、同様に、n−hill層の結晶の回復とドーパントの活性化に使うことができる。
【0129】
ウェルイオン注入の後、通常のCMOSプロセスフローではゲートスタックを形成し、ソース/ドレインエクステンション領域のイオン注入が続く。CMOS処理工程のこの点において、第2のリソグラフィ・マスク403がHCBT構造への適用のために必要とされる。
これが、p型Extrinsic Base層416を得るベースイオン注入415aに使用される。このイオン注入工程中、チップのCMOS部分は、図44(b)、44(c)に示されているように、フォトレジスト417によってカバーされている。フォトレジスト417はアクティブマスク401上に伸び、図44(c)に示すように、活性領域の左右の部分がフォトレジスト417によって保護されている。
【0130】
コレクタ・n+コンタクト領域は、保護されている部分にイオン注入され、Extrinsic Base層までの距離がベース・コレクタ、コレクタ・エミッタ間の耐圧を決定する。CMOS形成工程において、ソース/ドレインエクステンション領域は、イオン注入後に高温アニールによって処理される。このステップは、Extrinsic Base層の結晶を回復し、イオン種を活性化するアニールに使用することができる。
【0131】
しかしながら、イオン注入されたExtrinsic Base層416は、追加されたアニール工程によって別にアニールすることもできる。それはソース/ドレイン領域が、この時点において未だイオン注入されていないから、CMOS特性に著しい特性に影響を及ぼすことがないからである。CMOSソース/ドレインエクステンションのアニール後、第3の追加マスクとして、素子分離酸化膜のエッチングマスク404aが必要となり、図44(d)に示されるように、フォトレジスト418によってCMOS構造が全てカバーされ、HCBTのエミッタウィンドウ419が露出される。
【0132】
プロセスのこの時点で、コレクタ領域423に追加コレクタのイオン注入413bを実行することができるが、トランジスタの動作に必要不可欠ではなく、回避することもできる。このイオン注入を実施すると、図44(d)、図44(e)に示すマスクよって決定される領域において、より高いコレクタ注入密度を得ることができる。
【0133】
このような方法により、トランジスタの高周波性能が改善され、さらに、ベース・コレクタ接合の電界分布を一様にすることが達成された。素子分離酸化膜420は、図44(f)に示すように、このマスクによって決められた時間だけにエッチングされる。これには、ウェットまたはドライエッチングが用いられる。エッチング時間の設定は、n−hill層412の側面421をどれだけ露出させるかによって決定される。素子分離酸化膜420のエッチングは、コレクタにポリシリコンを用いる場合のコレクタのコンタクト領域を決定することにも使用することができる。
この場合、コレクタポリシリコン領域を決定するには、図43(c)に示した素子分離エッチングマスクパターン404bを使用しなければならない。素子分離のエッチング後、薄いスクリーニング酸化膜422を堆積する。
【0134】
次に、第2HCBTマスク403を使い、図44(g)に示すように、Intrinsic Base層412のイオン注入426a、426bが、2つの反対方向に傾斜する角度で実施される。p型Intrinsic Base層427が、n−hill層412の側面に得られる。Intrinsic Baseイオン注入の後、図42(b)に示した平面451で定義される断面は、活性領域の側面上にIntrinsic Base層427が投影された形状として図44(h)に示される。Intrinsic Base層427のイオン注入426a、426bは、図44(h)に示される平面の内外に行われる。
【0135】
対向する側面のIntrinsic Base層427のイオン注入は、ダブルエミッタHCBT構造を得るために、基本的なHCBT構造に対しての唯一の工程追加である。したがって、両方のHCBTを同時に同様のプロセスで製造することができる。
素子分離のエッチングに使用される素子分離マスク404aのHCBTリソグラフィは、図43(c)に示したように、n−hill層と接する酸化膜をごく薄くするため、活性領域のマスク401に関して傾斜させるように形成することができる。このようにして、ベースに注入されたイオンは、エミッタウィンドウの周辺で段階的に分布する薄い酸化膜を通って部分的に侵入することができる。この方法は、エミッタ周辺でベースドーピング物の濃度を上昇させ、最終的にはコレクタ・エミッタ間のパンチスルーを防止することができる。さらに、ドリフト領域445をより長くなるように横方向に拡張することは、高耐圧化の改善にとって望ましい。
【0136】
Intrinsic Base層427のイオン注入後、フォトレジスト425は除去されなければならず、薄いスクリーニング酸化膜422はエッチングされる。薄いスクリーニング酸化膜422のエッチングの後、n−hill層412の側壁のシリコン表面が露出される。この表面は、極薄酸化膜428を形成するため、熱アニールによって処理される。
【0137】
この処理により、ポリシリコン堆積の間ポリシリコンがエピタキシャル化することは回避され、ポリシリコンエッチングの間、n−hill層412表面の保護膜としての役割を果たす。次に、ポリシリコン層429が、図44(i)に示すように堆積される。堆積後、ポリシリコンはエッチバックされ、エミッタ電極として使用されるエミッタポリシリコン領域432が得られる(図44(j))。コレクタコンタクトがポリシリコンによって作られる場合には、コレクタポリシリコンも同様に形成される。
エミッタポリシリコン領域432の窪み434を減らすため、異なる平坦化技術を用いることができる。例えば、図43(b)に示したように、ダミーゲートマスク408により、エミッタ側壁近くで形成されるCMOSダミーゲートを用いることができる。これは、前記した実施形態3と同様の手法である。
【0138】
テトラメチル水酸化アンモニウム(TMAH)エッチングは、酸化物に対する高い選択性のためポリシリコンのエッチバックに用いられる。堆積前の表面処理時にn−hill層表面に成長した薄い酸化膜428は、TMAHエッチングを十分止めてn−hill層を完全に保護することができる。基本的に、ポリシリコンのTMAHエッチバックが終わると、活性なトランジスタの高さ433(図44(j))が決まり、HCBTに必要とされる追加プロセス工程は終了する。この後、HCBT構造は、CMOSプロセスステップを用いて完了される。
【0139】
そこで、HCBT構造に影響を及ぼすCMOSステップについて説明する。通常、次のCMOSプロセスモジュールは、ゲートのスペーサ形成である。このために、酸化膜が堆積され、そして、異方性の処理によりエッチバックされる。酸化膜のスペーサ435は、CMOSゲートの側壁上に残される。この処理の性質上、図44(k)に示すように、同様のスペーサ435がn−hill層412の側壁上のエミッタポリシリコン領域432に形成される。
【0140】
その後、ソース/ドレインのイオン注入が、CMOS構造上で実行される。nMOSトランジスタのn+ソース/ドレイン領域のイオン注入436は、図44(l)に示すように、HCBT構造の高濃度に注入されたn+コレクタコンタクト領域437に用いることができる。この場合、コレクタにポリシリコンを用いないので、図43(c)に示した素子分離酸化膜のエッチングマスク404bは必要なくなる。
【0141】
n+イオン注入マスク405によって決定するフォトレジスト438の端の位置は、n+コレクタとExtrinsic Base層との距離を決めるが、これはコレクタ・ベース間やコレクタ・エミッタ間の耐圧のようなトランジスタ特性に影響する。加えて、その距離は、コレクタ・エミッタ間の電圧降下を決定する図42(c)に示したドリフト領域445を決定する。その距離を変えることにより、ドリフト領域445の長さが変えられ、コレクタ・エミッタ間の耐圧を、fT及びfmaxに影響するコレクタ・ベース間の空乏領域の遷移時間と同様に調整することができる。
【0142】
コレクタn+領域の他方の端部は、n−hill層の側壁によって決定される。コレクタがポリシリコンを介して接続した場合、Extrinsic Base層とコレクタポリシリコンとの間の距離が、トランジスタ性能にとって重要なドリフト領域を決定する。
CMOSのソース/ドレインのイオン注入を活性化するためのアニールは、HCBTのイオン注入された領域の活性化にも利用できる。また、n−hill層412側壁に接して形成された、n型ドープされたエミッタポリシリコン領域432からのドーパントを拡散させる目的にも使用できる。この拡散は、通常ドライブイン拡散と呼ばれている。このようにして、p型ベース領域427の中にエミッタn+領域439が形成される(図44(m)に示す)。
【0143】
Intrinsic Base層427のドーピングプロファイルは、このようなプロセスによって形成される。図42(b)に示した平面451によって定義される横断面は、形成されたエミッタn+領域439と共に図44(n)に示される。
次のCMOSプロセスモジュールは、シリサイドの形成である。先ず、シリサイド保護膜に使われる酸化膜440が堆積される。次に、シリサイドブロッキングマスクを使うことにより、いくつかのCMOS部は開口されて、いくつかの素子または領域はフォトレジスト441によって保護される。
【0144】
HCBT構造において、コレクタコンタクト領域437とExtrinsic Base層416との間の酸化膜440の一部は、図43(b)に示したシリサイド化ブロックマスク406a、406bによって保護されていなければならないが、図44(n)に示すように、構造の他の部分は開放されている。残った酸化膜440は、コレクタコンタクト領域437とExtrinsic Base層416との間の電気的なショートを防いでいる。
【0145】
シリサイド442は、図44(o)及び図44(p)に示すように、半導体産業においてシリサイド化の方法として公知の標準的な方法によって形成される。n−hill層412のExtrinsic Base層416及びエミッタポリシリコン領域432は、図44(o)に示すように、n−hill層412側面のスペーサ435によって切り離される。この場合、シリサイド保護マスクは一部406aだけから成る。
一方、エミッタポリシリコン領域432とExtrinsic Base層416とは、シリサイド保護マスクの一部406bを使うことにより、そこに残される酸化膜によって分離できる。この場合、シリサイド保護マスクは一部406a、406bで構成される。
【0146】
プロセスのバックエンド工程においては、酸化膜443が堆積され、コンタクトホール444がエッチングされ、さらに低抵抗のメタル(metal)によって満たされ、標準的な方法によりメタライゼーションが実施される。最終的なダブルエミッタHCBT構造は、図44(q)に示すように、メタル一層である。図42(b)の平面451によって規定された断面が示す最終的な素子構造は、図44(r)に示される。
ポリシリコンのコレクタコンタクトの構造の断面は、図44(s)に示される。n−hill層412上面のサイズは図44(q)中に符号490によって示され、490のサイズ(活性領域幅)は例えば0.5μmである。さらに、n−hill層412上面のサイズは図44(r)中に符号491によって示され、491のサイズは例えば2.0μmである。
【0147】
IV 電気特性
ダブルエミッタHCBT構造及びシングルエミッタHCBT構造に対して、ベース電流(IB)及びコレクタ電流(IC)のベース・エミッタ間電圧(VBE)への依存性を図45に示す。これは、ガンメルプロットとも呼ばれる。ダブルエミッタHCBT構造及びシングルエミッタHCBT構造に共通する出力特性を図46に示す。
コモンエミッタ時の耐圧(BVCEO)は、ダブルエミッタ構造ではかなり改善されている。両方のトランジスタは、同様のマスク一式及び同様のプロセスのパラメータを用いて形成される。BVCEOは、ダブルエミッタ形状を利用することで高められるが、これはリソグラフィ・マスクの設計により実現可能である。
【0148】
ダブルエミッタ及びシングルエミッタHCBT構造の、最大発振周波数(fmax)とカットオフ周波数(fT)と、コレクタ電流(IC)との関係を、図47に示す。ダブルエミッタHCBTがfT及びfmaxで低い値であり、より低いICでピークを持つことがわかる。これは、コレクタコンタクト領域で電流密度が増加したことに起因している。ベース・コレクタ間の空乏領域に流入する電流は、電界により中央部分に向かって導かれ、その後コレクタコンタクト領域方向に導かれる。これにより、コレクタの中央部分のコレクタ電流密度が上昇し、図47に示すように、コレクタ電流の低い値でベース幅が拡大し始めている(すなわちカーク効果)。また、電子は拡大された空乏領域内を移動しなければならないので、関連する時定数が上昇する結果となる。エミッタ幅を変更することにより、電流密度及びベース・コレクタ間空乏領域移動時間の両方を小さくすることができる。
【0149】
加えて、上述したバイポーラトランジスタは、CMOSトランジスタと同じSi基板から形成することができる。図48は、基板に集積されたバイポーラトランジスタとCMOSトランジスタとを示した図である。図48のCMOSトランジスタにおいて、番号480はCMOSトランジスタのソース拡散層を示し、番号481はドレイン拡散層を示す。
さらに、特に番号482はCMOSトランジスタのゲート電極を示し、番号483はスペーサを示す。スペーサ483は、バイポーラトランジスタのスペーサ435とともに形成される。
【0150】
(実験例)
上述した各プロセスの具体的な条件は、以下に示す通り。図44(1)、(2)に示すイオン注入法の条件は、以下に示す通り。
Extrinsic Base層(図44(b)、416)
約 5×1019 − 5×1020cm−3
Intrinsic Base層(図44(g)、427)
約1×1018 − 5×1018cm−3
コレクタ(n−hill層)(図44(a)、412)
約1×1016 − 5×1017cm−3
Extrinsic Base層の不純物濃度及びコレクタの不純物濃度の比率は、10:1から10000:1の間である。
【0151】
イオン注入条件
Extrinsic Base層注入(415a)
不純物:BF2+
ドーピング濃度:1.5×1015cm−2
エネルギー:18keV
Intrinsic Base層注入(426a、426b)
不純物:BF2+
ドーピング濃度:5.0×1013cm−2
エネルギー:30keV
傾斜:30度
コレクタ注入(413a)
不純物:P+
ドーピング濃度:3.0×1012cm−2
エネルギー:220keV
ドーピング濃度:2.0×1012cm−2
エネルギー:110keV
ドーピング濃度:5.0×1011cm−2
エネルギー:30keV
追加のコレクタ注入(413b)
不純物:P+
ドーピング濃度:5.0×1012cm−2
エネルギー:110keV
本実験例では、このような条件及びn−hill層の幅(活性領域幅)が500ナノメートル未満であるという条件において、完全に空乏化するn−hill層を有する半導体素子を形成することができる。
【符号の説明】
【0152】
1,311,411 Si基板
6,320,420 シャロートレンチアイソレーション(素子分離酸化膜)
11,312,412 n−hill層
20,316,416 Extrinsic Base層
23,327,427 Intrinsic Base層
24,328,428 極薄酸化膜
30,329,429 ポリシリコン
32a,32b,335,435 スペーサ
35,439 エミッタ拡散層
36 コレクタ拡散層
41,442 シリサイド
50,344,444 コンタクトホール
301,401 アクティブマスク
302,402 n−hillイオン注入マスク
303,403 ベースマスク
304,404a,404b 素子分離酸化膜エッチングマスク
305,405 n+イオン注入マスク
306a,306b,406a,406b シリサイド化ブロッキングマスク
307,407 コンタクトマスク
313,413a コレクタのイオン注入
315a,415a Extrinsic Baseイオン注入
319 エミッタウィンドウ
321,421 n−hill層側面
324,413b 追加コレクタ(SIC)のイオン注入
326,426a,426b Intrinsic Baseイオン注入
328 トランジスタ側面の活性領域
331,434 窪み
332,910,432 エミッタポリシリコン
337,437 コレクタコンタクト領域
408 ポリシリコンの平坦化を改良するために使用されるポリシリコンマスク
706 ダミーゲートポリシリコン
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に係り、特にCMOSトランジスタとバイポーラトランジスタとを組み合わせたBiCMOSトランジスタの構成を有する半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【0002】
現在、無線通信に関する技術の発展が著しく、携帯電話機に使用される小型のIC(Integrated Circuit)も盛んに研究、開発されている。主に携帯電話機に使用されるICの1つとして、RF(Radio Frequency)回路とベースバンド回路とを1つのチップに搭載
(以降、混載ともいう)したシステムオンチップが注目されている。
システムオンチップのうち、RF回路には高速動作が要求されるので、その構造にも微細化が要求される。一方、ベースバンド回路は、RF回路に比べて構造の微細化の必要性がない。周知のように、高度の微細化技術は、製造にかかるコストを増大させ、製造の歩留まりを低下させるという不具合を生じる可能性がある。
【0003】
ところで、ICを構成するトランジスタには、よく知られているように、CMOS(Complementary MOS)トランジスタとバイポーラ(Bipolar transistor)トランジスタとがある。CMOSトランジスタは、ゲート電圧が低く、プロセス工程が簡易であることから多くのICの素子に適用されている。一方、バイポーラトランジスタは、CMOSトランジスタに比べて高速動作に有利であることが知られている。同等の微細化構造を有するバイポーラトランジスタとCMOSトランジスタとを比較すると、バイポーラトランジスタは、1もしくは2世代先のCMOSトランジスタと同程度の動作速度を実現することができる。
【0004】
上記した点に考慮すると、システムオンチップは、RF回路を高速動作に有利なバイポーラトランジスタ、ベースバンド回路を製造が簡易なCMOSトランジスタで構成することが望ましい。バイポーラトランジスタとCMOSトランジスタとを組み合わせたトランジスタを、以降、BiCMOSトランジスタと記す。
バイポーラトランジスタには、縦型と横型のものがある。縦型のバイポーラトランジスでは、キャリアがエミッタから垂直方向に流れてコレクタに達する。コレクタ領域はウェハ表面から深い位置に形成されるため、エミッタ、コレクタ間の抵抗が大きくなって高速動作に不利である。また、高濃度の埋込み層やコレクタエピ層、ディープトレンチアイソレーション等が必要であるので、工程数が増大してコストを高めることになる。
【0005】
一方、ラテラル・バイポーラトランジスタは、縦型のバイポーラトランジスタに比べて構造が単純である。また、CMOSトランジスタに比較的少ない数の工程を追加することによってBiCMOSトランジスタを構成することができる。さらに、コレクタ電極をコレクタ領域に直接コンタクトさせることができるので、高速に動作させることにも有利である。このため、BiCMOSトランジスタでは、キャリアが横方向に流れる横型のラテラル・バイポーラトランジスタを適用することが望ましい。
ラテラル・バイポーラトランジスタは、例えば、US 2005/0040495 A1(以下、特許文献1とも記す)に記載されている。特許文献1に記載されているラテラル型のNPN型トランジスタは、Horizontal Current Bipolar Transistor(HCBT)と呼ばれるトランジスタである。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許出願公開第2005/0040495号明細書
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、上記した特許文献1に記載されたHCBTは、CMOSトランジスタと組み合わせてBiCMOSトランジスタに適用することを考慮したものではない。このため、HCBTをCMOSトランジスタと混載してBiCMOS化する場合、以下のプロセス上の問題を生じる。
図49は、特許文献1に記載されているHCBTの断面図である。図49に示したHCBTは、コレクタ電極77、ベース電極78、エミッタ電極79を備えている。HCBTの活性領域(ここでは、n−hil1層と呼ばれている)81には、まず、内部ベース (intrinsic Base)層88が形成され、外部とコンタクトをとるための外部ベース (Extrinsic Base)層89が形成される。
【0008】
図50(a)〜図50(f)は、図49に示したHCBTのプロセスを説明するための工程図である。HCBTを単独で形成するプロセスでは、先ず、シャロートレンチアイソレーションを形成するため、図50(a)に示すように、イオン注入されたSi基板上にSi窒化膜83を形成し、エッチングしてn−hill層81を形成する。そして、図50(b)に示すように、Si基板と共にエッチングされたSi窒化膜83上からCVD(Chemical Vapor Deposition)酸化膜を全面に形成し、CMP(Chemical Mechanical Polishing)した後に全面ウェットエッチングする。ウェットエッチングの結果、図50(c)に示すように、酸化膜90が残ってシャロートレンチアイソレーションが形成される。シャロートレンチアイソレーションの形成後、n−hill層81の側面にイオン注入して内部ベース層88が形成される。さらに、図50(d)に示すように、Si窒化膜83上からイオン注入がされ、外部ベース層89が形成される。
【0009】
次に、ドープドポリシリコン膜の形成及びエッチングが行われる。この工程では、図50(e)に示すように、n−hill層81上に不純物濃度が比較的高いN+ポリシリコン膜92が形成され、N+ポリシリコン膜92上にアン・ドープドポリシリコン膜93が形成される。次に、エッチングあるいはCMPとエッチングの組み合わせにより、アン・ドープドポリシリコン膜93およびN+ポリシリコン膜92をエッチバックする。このとき、n−hill層81はSi窒化膜83によって覆われているため、エッチングから保護される。この結果、図50(f)に示したドープドポリシリコン76a、76bがn−hill層81の周辺に残ることになる。
【0010】
ところが、上記したエッチングに使用されるエッチャント(20%テトラメチルアンモニウム水酸化物水溶液、以下「TMAH水溶液」と記す)は、n−hill層81とドープドポリシリコン76a、76bとの間で充分な選択比が得られない。このため、特許文献1では、n−hill層81上に予め形成されているSi窒化膜83がドープドポリシリコン76a、76bのエッチングのマスクとなっている。
ところで、HCBTは、CMOSトランジスタと混載する場合にベース領域の幅をできるだけ小さくする必要がある。このため、CMOS形成時の熱処理の影響を避けねばならず、HCBTはCMOSトランジスタよりも後に形成されることが望ましい。
【0011】
HCBTに先立ってCMOSトランジスタを形成する場合、前記したシャロートレンチアイソレーションの工程によって素子分離をし、先ずCMOSトランジスタが形成される。しかし、CMOSトランジスタの形成にあたっては、イオン注入時のチャネリングを防ぐため、Si基板上にスルー酸化膜を形成することが一般的である。また、Si窒化膜83は、シャロートレンチアイソレーション形成のためのマスクなので、厚さが不均一でイオン注入のチャネリング防止に使用することはできない。したがって、CMOSトランジスタを混載するためには、Si窒化膜83をCMOSトランジスタのイオン注入前に除去しなければならないことになる。これは、Si窒化膜83は、選択的にドライエッチングすることが困難なため、一般的に熱リン酸による全面ウェットエッチングによって除去されるからである。
【0012】
しかし、Si窒化膜83が除去された状態でドープドポリシリコン76a、76bをエッチングすると、前記した選択比の問題により、n−hill層81までもがエッチングされてしまうおそれがある。n−hill層81がエッチングされた状態を図51に模式的に示す。
さらに、特許文献1では、HCBTの内部ベース層88形成後、外部ベース層89を形成している。このようなプロセスでは、外部ベース層89に注入された不純物が内部ベース層88のプロファイルに影響を及ぼす可能性があることが問題になる。
【0013】
また、このプロセスでは(110)面のウェハを用いており、intrinsic Base層はポリシリコンがTMAHによってエッチングされる際に、(111)面からなるスペーサによって保護されている。しかしながら、(110)ウェハでは、バルクCMOSと共有するのは難しいという問題が残る。
このような課題は、特有の構造のラテラル・バイポーラトランジスタ(HCBT)と、CMOSプロセスによって形成されるトランジスタとを混載する際の複数の課題の具体例である。本発明は、このような複数の課題の各々に個別に対応可能である半導体装置及び半導体装置の製造方法を提供することを目的とする。
より詳しくは、本発明は、エミッタポリシリコンに対する良好なコンタクトを得ることができる半導体装置及びその半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0014】
以上の課題を解決するため、本発明の請求項1に記載の半導体装置は、ラテラル・バイポーラトランジスタを有する半導体装置であって、前記ラテラル・バイポーラトランジスタは、第1の導電層を構成する基板と、前記第1の導電層上に配置され、前記第1の導電層から突出し、上面および前記上面と接触する少なくとも一つの側面を備える形状を有する活性領域と、前記活性領域を囲む素子分離酸化膜に開口されたオープン領域と、前記オープン領域上に形成されるポリシリコン膜と、前記ポリシリコン膜から固相拡散されたエミッタ領域と、前記素子分離酸化膜に形成されたダミーゲートポリシリコンと、を有し、前記ダミーゲートポリシリコンによって前記ポリシリコン膜からの固相拡散される前記エミッタ領域の形状が制御されることを特徴とする。
【0015】
また、請求項2に記載の半導体装置は、請求項1において、前記基板に集積されたCMOSトランジスタをさらに備えることを特徴とする。
【0016】
また、請求項3に記載の半導体装置の製造方法は、ラテラル・バイポーラトランジスタを有する半導体装置の製造方法であって、前記ラテラル・バイポーラトランジスタを製造する工程は、基板となる第1の導電層上に、当該第1の導電層から突出し、上面および前記上面と接触する少なくとも一つの側面を備える形状を有する活性領域を形成する工程と、前記活性領域を囲む素子分離酸化膜上にダミーゲートポリシリコンを形成する工程と、前記ダミーゲートポリシリコンを形成した前記素子分離酸化膜にオープン領域を開口する工程と、前記オープン領域上にポリシリコン膜を形成する工程と、前記ポリシリコン膜から固相拡散させることによってエミッタ領域を形成する工程と、を含み、前記ダミーゲートポリシリコンによって前記ポリシリコン膜から固相拡散されるエミッタ領域の形状が制御されることを特徴とする。
【発明の効果】
【0017】
本発明によれば、エミッタポリシリコンの形状を制御することができるので、エミッタポリシリコン表面を平坦化して厚さに不均一が生じることをなくし、エミッタポリシリコンに対する良好なコンタクトを得ることができる。また、ポリシリコンからのn型不純物の固相拡散によって形成されるエミッタ領域とExtrinsic Base層との適正な距離を確保できるため、電気的な特性を改善することができる。
【図面の簡単な説明】
【0018】
【図1】本発明の実施形態1の半導体装置の上面図であって、ラテラル・バイポーラトランジスタとCMOSトランジスタとが混載された状態を説明するための図である。
【図2】本発明の実施形態1の半導体装置の構成を説明するための断面図である。
【図3】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図4】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図5】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図6】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図7】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図8】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図9】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図10】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図11】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図12】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図13】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図14】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図15】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図16】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図17】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図18】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図19】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図20】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図21】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図22】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図23】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図24】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図25】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図26】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図27】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図28】本発明の実施形態1の半導体装置の製造方法を説明するための図である。
【図29】本発明の実施形態1の半導体装置の製造方法で製造された半導体装置の特性を説明するためのグラフである。
【図30】本発明の実施形態2の半導体装置の製造方法で使用されるマスクを説明するための図である。
【図31(1)】本発明の実施形態2のHCBTのプロセスフロー図である。
【図31(2)】本発明の実施形態2の、図31(1)に続くHCBTのプロセスフロー図である。
【図31(3)】本発明の実施形態2の、図31(2)に続くHCBTのプロセスフロー図である。
【図32】本発明の実施形態2のダブルポリシリコン型のHCBTのガンメルプロットをシングルポリシリコン型のHCBTと比較して示した図である。
【図33】本発明の実施形態2のダブルポリシリコン型のHCBTのアウトプット特性を、シングルポリシリコン型のHCBTと比較して示した図である。
【図34】本発明の実施形態2のダブルポリシリコン型のHCBTのカットオフ周波数(fT)および最大発振周波数(fmax)のコレクタ電流(IC)依存性を、シングルポリシリコン型のHCBTと比較して示した図である。
【図35】本発明の実施形態2のプロセスの応用例を説明するための図である。
【図36】本発明の実施形態3の、ダミーゲートポリシリコンを説明するための図である。
【図37(1)】図36で説明したダミーゲートポリシリコンのプロセスフローを説明するための図である。
【図37(2)】図36で説明したダミーゲートポリシリコンの、図37(1)に続くプロセスフローを説明するための図である。
【図37(3)】図36で説明したダミーゲートポリシリコンの、図37(2)に続くプロセスフローを説明するための図である。
【図37(4)】図36で説明したダミーゲートポリシリコンの、図37(3)に続くプロセスフローを説明するための図である。
【図38】本発明の実施形態3の、ダミーゲートポリシリコンの効果について説明するための図である。
【図39】図38に示したダミーゲートポリシリコンを用いたプロセスと比較するため、ダミーゲートポリシリコンを用いないプロセスを説明するための図である。
【図40】本発明の実施形態3のダミーゲートポリシリコンを用いたプロセスで形成されたHCBTのガンメルプロットを、ダミーゲートポリシリコンを用いないプロセスで形成されたHCBTと比較して示した図である。
【図41】本発明の実施形態4のダブルエミッタ構造のHCBTを、シングルエミッタ構造のHCBTと比較して示した図である。
【図42】(a)は本発明の実施形態4のダブルエミッタHCBT構造の断面図、(b)は(a)中に示した平面52に沿う断面図、(c)は(b)に示した断面における空乏層や電界について説明するための図、(d)は(b)の電位及び電界を示した図である。
【図43】本発明の実施形態4のHCBTプロセスで用いられるリソグラフィ・マスクを説明するための図である。
【図44(1)】本発明の実施形態4のHCBTのプロセスフローを説明するための図である。
【図44(2)】本発明の実施形態4の、図44(1)に続くHCBTのプロセスフローを説明するための図である。
【図44(3)】本発明の実施形態4の、図44(2)に続くHCBTのプロセスフローを説明するための図である。
【図44(4)】本発明の実施形態4の、図44(3)に続くHCBTのプロセスフローを説明するための図である。
【図45】本発明の実施形態4のダブルエミッタ構造のHCBTのガンメルプロットをシングルポリシリコン型エミッタ構造のHCBTと比較して示した図である。
【図46】本発明の実施形態4のダブルエミッタ構造のHCBTの出力特性をシングルポリシリコン型エミッタ構造のHCBTと比較して示した図である。
【図47】本発明の実施形態4のダブルエミッタ構造のHCBTのカットオフ周波数(fT)および最大発振周波数(fmax)のコレクタ電流(IC)依存性を、シングルエミッタ構造のHCBTと比較して示した図である。
【図48】本発明の実施形態4のHCBTとCMOSトランジスタとを同一基板に集積した図である。
【図49】本発明の従来技術である特許文献に記載されているHCBTの断面図である。
【図50】従来技術の問題点を説明するための図である。
【図51】従来技術において活性領域がエッチングされた状態を模式的に示した図である。
【発明を実施するための形態】
【0019】
以下、図を参照して本発明の実施形態1に係る半導体装置の製造方法を説明する。
(実施形態1)
図1は、実施形態1の半導体装置の上面図であって、ラテラル・バイポーラトランジスタとCMOSトランジスタとが混載された状態を説明するための図である。実施形態1の半導体装置は、Si基板上に形成されたシャロートレンチアイソレーションとなる素子分離酸化膜6上にラテラル・バイポーラトランジスタであるHCBT100と、CMOSトランジスタ200とを混載して構成されている。素子分離酸化膜6のうち、HCBT100が形成されている領域をHCBT領域60、CMOSトランジスタ200が形成される領域をCMOS領域70と記す。
【0020】
図示するように、HCBT100は、コレクタ(Collector)、ベース(Base)、エミッタ(Emitter)を有している。コレクタはコレクタ電極31Bを有し、エミッタはエミッタ電極31Aを有している。ベースは、活性領域(n−hill層)11上のExtrinsic Base層20及びIntrinsic Base層23を有するが、上面からはExtrinsic Base層20だけが見える。コレクタ、ベース、エミッタの各電極には図2に示すコンタクトホール50を介して配線層51が形成されている。
【0021】
一方、CMOSトランジスタ200は、ウェル層10上にゲート電極13を形成して構成されている。ウェル層10及びゲート電極13には、図2に示すコンタクトホール50を介して配線層51が形成されている。
図2は、実施形態1の半導体装置の構成を説明するための断面図であって、図2(a)はHCBT100を示し、図2(B)はCMOSトランジスタ200を示している。
【0022】
HCBT100は、n−hill層11を囲む素子分離領域である素子分離酸化膜6をエッチングすることによって開口されたオープン領域21と、オープン領域21内に形成されたポリシリコン膜であるエミッタ電極31A、コレクタ電極31Bと、n−hill層11の少なくとも一部を覆う極薄酸化膜24と、を有している。エミッタ電極31A、コレクタ電極31Bとなるポリシリコン膜は、n−hill層11を露出させる厚さ(膜厚)を有している。
【0023】
エミッタ電極31A、コレクタ電極31Bとなるポリシリコン膜は、n−hill層11上に形成されたポリシリコン膜をエッチングすることによって図示する厚みに設定される。極薄酸化膜24は、エミッタ電極31A、コレクタ電極31Bを形成するためのエッチングの際にn−hill層11がエッチングされることを防ぐ保護膜である。
実施形態1では、極薄酸化膜24を、後述するポリシリコンエッチング工程においてn−hill層11がエッチングされるのを防止する厚さを有する酸化膜とする。
【0024】
HCBT100のn−hill層11には、ベース領域となるExtrinsic Base層20及びIntrinsic Base層23と、エミッタ拡散層35とコレクタ拡散層36とが設けられている。
エミッタ拡散層35は、エミッタ電極31Aを介して配線層51(図中Eと記す)と電気的に接続されている。また、コレクタ拡散層36は、コレクタ電極31Bを介して配線層51(図中Cと記す)と電気的に接続されている。Extrinsic Base層20及びIntrinsic Base層23は、配線層51(図中Bと記す)と電気的に接続されている。
【0025】
CMOS領域70では、Si基板にPまたはNのウェル層10が形成されている。CMOSトランジスタ200は、ウェル層10上のゲート電極13下に形成されたゲート酸化膜12を有している。また、ゲート電極13の両サイドに設けられたソースまたはドレインとなる不純物層34を有している。不純物層34には、ソース電極Sまたはドレイン電極Dとなる配線層51と電気的に接続されている。
【0026】
(製造プロセス)
以下、図3〜27を用い、実施形態1の半導体装置の製造方法を説明する。図3〜27において、(a)はHCBT100の製造プロセス、(b)はCMOSトランジスタ200の製造プロセスを説明している。
実施形態1の製造方法では、P型のSi基板1上にCMOSトランジスタ200とHCBT100とを形成してBiCMOSトランジスタとする。実施形態1では、Si基板1を、単結晶のSiから作成した比抵抗9〜12Ω・cmのウェハとする。
【0027】
次に、実施形態1では、図3(a)、(b)に示すように、Si基板1上に酸化膜(SiO2膜)2が形成される。続いて、酸化膜2上にSi窒化膜(SiN膜)3が形成される。酸化膜2は約10nm、Si窒化膜3は約140nmの厚さである。なお、Si窒化膜は多くの場合Si3N4の組成を有している。
次に、図4(a)、(b)に示すように、HCBT100及びCMOSトランジスタ200の活性領域に、活性領域を覆うレジストパターンR1が形成される。酸化膜2とSi窒化膜3とは、レジストパターンR1をマスクにしてドライエッチングされ、パターニングされる。エッチングの後、レジストパターンR1はアッシング等によって剥離される。
【0028】
Si基板1は、図5(a)、(b)に示すように、パターニングされた酸化膜2及びSi窒化膜3をマスクにしてドライエッチングされる。ドライエッチングによってSi基板1上にシャロートレンチ4が形成される。シャロートレンチ4の深さは、約350nmである。
シャロートレンチの形成後、図6(a)、(b)に示すように、酸化膜5がCVDによって形成される。酸化膜5には、例えばTEOS(Tetra Ethyl Ortho Silicate)膜(Si(OC2H5)4と酸素O2との反応で成膜される酸化膜)が使用される。TEOS膜の厚さは約600nmである。
【0029】
酸化膜5は、図7(a)、(b)に示したように、CMP(Chemical Mechanical Planarization)によって平坦化処理される。平坦化処理によってシャロートレンチ4に酸化膜材料が埋め込まれてシャロートレンチアイソレーション(STI)を構成する素子分離酸化膜6が形成される。
CMPは、Si窒化膜3が全て除去される以前に停止する。このため、n−hill層11は、Si窒化膜3によって保護されて削られることがない。CMP後のSi窒化膜3の残厚は、約60nmである。残ったSi窒化膜3は、CMP後、完全に除去される。除去は、例えば、150℃のリン酸水溶液に約60分浸液することによって可能である。
【0030】
Si窒化膜3の除去後、Si窒化膜3下の酸化膜2が除去される。実施形態1では、フッ酸(HF)系の溶液によってウェットエッチングすることによって酸化膜2を完全に除去している。ウェットエッチングは、例えば、HF:H2O=1:99の希フッ酸液に4〜5分浸液する条件で行われる。
Si窒化膜3、酸化膜2の除去後、図8(a)、(b)に示すように、n−hill層11上が熱酸化処理されてパッド酸化膜7が形成される。パッド酸化膜7の厚さは、約15nmである。
【0031】
次に、図9(b)に示すように、CMOS領域70に、イオン注入のため活性領域上だけを開口したパターンのレジストR2が形成される。このとき、図9(a)に示すように、HCBT領域60の活性領域及び素子分離酸化膜6はレジストパターンR2に覆われている。レジストパターンR2は、CMOS領域70のウェル層10の形成や閾値の調整を目的にした各種イオン注入のマスクになる。このため、レジストパターンR2は、イオン注入の目的に応じて複数回付け替えられる場合がある。
【0032】
イオン注入後、レジストパターンR2が剥離される。剥離後、注入されたイオンを拡散させるためにアニールがなされる。アニールは、例えば、950℃、10秒のRTA(Rapid Thermal Annealing)によってなされる。アニールの結果、図10(b)のように、ウェル層10が形成される。
続いて、HCBT領域60にイオン注入するため、図11(a)に示したように、HCBT領域60の活性領域だけを開口したレジストパターンR3が形成される。このとき、図11(b)に示したように、CMOS領域70の活性領域及び素子分離酸化膜6は、レジストパターンR3に覆われている。
【0033】
HCBT領域60の活性領域には、レジストパターンR3をマスクとしてN型不純物がイオン注入される。不純物は、N型不純物であって、例えばリン(P)が使用される。注入エネルギーは、例えば、以下の3段階に設定して実施すると効果的である。
3.0×1012/cm2,220keV
5.0×1012/cm2,220keV
3.0×1011/cm2,220keV
イオン注入の完了後、図12(a)、(b)に示すように、レジストパターンR3が剥離される。イオン注入によって形成されたN型不純物領域は、コレクタ拡散層として作用する領域となる。この領域を、n−hill層11と記す。n−hill層11上のパッド酸化膜7は、レジストパターンR3の剥離後に例えばフッ酸系の溶液でウェットエッチングすることによって除去される。
【0034】
パッド酸化膜7の除去後、n−hill層11上には、図13(a)、(b)に示すように、ゲート酸化膜12が形成される。ゲート酸化膜12は、例えば、850℃、45秒のウェット酸化によって形成される約2.9nmの酸化膜である。ゲート酸化膜12上には、ポリシリコン(図示せず)膜が形成される。ポリシリコン膜は、例えばCVDによって厚さ25nmに形成される。ポリシリコン膜には、導電性を持たせるためにリンやボロン等が注入される。
【0035】
次に、CMOS領域70の活性領域上に、ゲート電極の形状に対応したレジストパターン(図示せず)を形成する。そして、レジストパターンをマスクにし、ポリシリコン膜をドライエッチングすることによって図13(b)に示したゲート電極13が形成される。
ここで、実施形態1では、ゲート電極13の端部のゲート酸化膜12を強化する目的で、フッ酸による微弱なウェットエッチングをする。ウェットエッチングの後、再度熱酸化処理を行い、図14(a)、(b)に示す酸化膜14を形成する。酸化膜14の厚さは、約2.5nmである。また、HCBT領域60をカバーするレジストパターン(図示せず)を形成した後、CMOSトランジスタ200のエクステンションに相当するイオン注入によってn-層もしくはP−層15が形成される。注入される不純物は、CMOSトランジスタがNMOSトランジスタである場合には例えばリン、PMOSトランジスタの場合は例えばボロンである。
【0036】
次に、図15(a)に示すように、HCBT領域60の酸化膜14上に、領域の一部をカバーするレジストパターンR4が形成される。レジストパターンR4をマスクにしてP型不純物をイオン注入することにより、HCBT100のn−hill層11にExtrinsic Base層20が形成される。なお、この間、CMOS領域70上は全てレジストパターンR4によって覆われている。
【0037】
このような実施形態1によれば、Extrinsic Base層20の形成時にn−hill層11の側壁部分は露出していないため、Extrinsic Base層20の形成が、後述するIntrinsic Base層23に対して影響を及ぼすことを防止することができる。
Extrinsic Base層20を形成するために注入されるP型不純物は、例えばBF2+であり、注入エネルギーは15keV、注入量は1.5×1015/cm2としてもよい。注入された不純物は、レジストパターンR4のアッシングによる剥離後、RTAをして活性化しておくことが望ましい。
【0038】
レジストパターンR4の剥離後、図16(a)に示すように、素子分離酸化膜6上には、レジストパターンR5が形成される。レジストパターンR5はHCBT領域60のn−hill11を挟むように形成されている。レジストパターンR5をマスクにして素子分離酸化膜6をウェットエッチングすることにより、オープン領域21が形成される。ウェットエッチングによって膜減りした後の素子分離酸化膜6の部分6Aの厚さは、約100nmである。
【0039】
図15に示した酸化膜14は、ウェットエッチング時に除去される。ウェットエッチングの完了後、レジストパターンR5は例えばアッシングによって剥離される。
次に、図17(a)、(b)に示すように、HCBT領域60及びCMOS領域70には、酸化膜22が形成される。酸化膜22は、例えばCVDにより形成されるTEOS膜である。酸化膜22の厚さは、約10nmである。
【0040】
次に、図18(a)、(b)に示すように、レジストパターンR6がHCBT領域60、CMOS領域70上に形成される。レジストパターンR6は、図15に示したレジストパターンR4と同じパターンである。レジストパターンR6をマスクにして、HCBT領域60の活性領域にP型不純物がイオン注入される。イオン注入により、n−hill層11の側壁部分にIntrinsic Base層23が形成される。イオン注入されるP型不純物は例えばBF2+であり、例えば注入量7.0×1013/cm2の不純物を注入エネルギー35keVで斜めから注入することが望ましい。レジストパターンR6は、イオン注入後にアッシング等によって剥離される。
【0041】
レジストパターンR6の剥離後、図19(a)、(b)に示すように、HCBT領域60及びCMOS領域70に極薄酸化膜24が形成される。極薄酸化膜24の形成は、例えば、700℃の窒素雰囲気下において60秒のRTAをすることによって可能である。極薄酸化膜24の厚さは、約6〜8オングストロームである。極薄酸化膜24は、当然のことながらCMOS領域70においてシリコンを含む部材が露出している部分にも形成される。
【0042】
図20(a)、(b)に示すように、極薄酸化膜24上には、CVDによってポリシリコン膜30が形成される。ポリシリコン膜30の材料には、in−situドープドポリシリコンが使用される。in−situドープドポリシリコンとは、デポジション中に例えばリン等の高濃度のN型不純物を導入することができる部材をいう。
実施形態1のポリシリコン膜30は不純物濃度が約1.0×1020/cm3であり、厚さは約700nmである。ポリシリコン膜30の厚さは、オープン領域21を完全に埋め込んだ上に、ポリシリコン膜30の表面を平坦にするために必要な厚さである。
【0043】
ポリシリコン膜30は、次の工程において、エッチバックされる。エッチバック完了後のHCBT領域60、CMOS領域70は、図21(a)、(b)に示すようになる。エッチバックは、TMAH水溶液によって行われる。TMAH水溶液は、ポリシリコン膜と酸化膜のエッチングの選択性が極めて高いエッチャントである。このため、エッチバックの間、HCBT100のn−hill層11とCMOS領域70のCMOSトランジスタ200は保護膜としての極薄酸化膜24によってエッチングダメージから保護される。
【0044】
このような実施形態1は、n−hill層11及びCMOS領域70をエッチバック工程におけるダメージから保護することができるため、図51に示したような活性領域が削り取られる現象を防ぐことができる。
また、ポリシリコン膜30のTMAH水溶液によるエッチバックは、等方的に進行する。このため、エッチバック工程では、TMAH水溶液によるエッチング後のポリシリコン膜30(ポリシリコン膜31)の表面を略平坦にすることが期待できる。
【0045】
次に、図22(a)、(b)に示すように、エッチバック後のHCBT領域60及びCMOS領域70上にCVDによってTEOS膜である酸化膜32が形成される。酸化膜32の厚さは、約100nmである。形成された酸化膜32は、ドライエッチングによってエッチバックされる。図23(a)に示すように、エッチバックによってHCBT領域60のn−hill層11にスペーサ32Aが形成される。また、図23(b)に示すように、CMOS領域70では、ゲート電極13のスペーサ32Bが形成される。スペーサ32Aにより、Extrinsic Base層20とエミッタ電極31Aが、後のシリサイド形成工程によって電気的に短絡するのを防ぐことができる。
【0046】
酸化膜32がエッチバックされる際、n−hill層11上面の極薄酸化膜24は除去されて完成後のHCBT100において確認することはできない。しかし、n−hill層11周面の極薄酸化膜24は、図2(a)に示したようにHCBT100においても残っている。
次に、HCBT領域60及びCMOS領域70上にCVDによってTEOS膜である酸化膜33が形成され、その後、レジストパターンR7が形成される。酸化膜32の厚さは、約10nmである。レジストパターンR7は、図24(a)に示すように、HCBT領域60を覆っていて、図24(b)のようにCMOSトランジスタ200の活性領域を開口している。CMOS領域70には、レジストパターンR7をマスクとして、不純物層34を形成するためのイオン注入がされる。不純物層34は、CMOSトランジスタ200がNMOSトランジスタである場合にはN+層であり、PMOSトランジスタである場合にはP+層である。レジストパターンR7は、アッシング等によって剥離される。
【0047】
イオン注入後、不純物層34を活性化するため、HCBT領域60及びCMOS領域70は微量酸素を含んだ窒素雰囲気下でRTAされる。RTAの条件は、例えば950℃で10秒である。RTAにより、図25(a)に示すように、エミッタ電極31Aおよびコレクタ電極31BからN型不純物であるリンが固相拡散する。固相拡散により、n−hil1層11の側壁部分にそれぞれエミッタ拡散層35とコレクタ拡散層36が同時に形成される。エミッタ拡散層35はエミッタ電極として機能する。
【0048】
次に、図26(a)、(b)に示すように、HCBT領域60及びCMOS領域70上に、CVDによってTEOS膜である酸化膜40が形成される。酸化膜40の厚さは、約30nmである。
次に、実施形態1では、図27(a)に示すように、n−hill層11上の一部をカバーするレジストパターンR8が形成される。レジストパターンR8をマスクとして、酸化膜40がわずかにドライエッチングされる。酸化膜40のエッチングにより、シリサイドによるExtrinsic Base層20とn−hill層11の短絡を防ぐことができる。
【0049】
また、酸化膜40のエッチングにより、図27(a)、(b)のように、エミッタ・ベース間を分離するスペーサ32AとCMOSトランジスタ200のスペーサ32Bの脇にスペーサ40Aが形成される。しかし、スペーサ40Aの幅はわずかであるため、HCBT100及びCMOSトランジスタ200の特性に影響することはない。
さらに、実施形態1では、Si基板1の全面に金属膜として例えばコバルト(Co)膜をスパッタリングによって形成する。Co膜が形成されたSi基板1は熱処理され、Co層と直接接触するシリコン層またはポリシリコン層上にコバルトシリサイド(CoSi)膜が形成される。
【0050】
すなわち、図28(a)のように、サリサイドプロセスによって、Extrinsic Base層20上にコバルトシリサイド41が自己整合的に形成される。コバルトシリサイド41は、エミッタ電極31A、コレクタ電極31Bのうちのスペーサ32A及びスペーサ40Aから露出している部分にも形成される。
また、このサリサイドプロセスでは、図28(b)に示したように、CMOSトランジスタ200の不純物層34と、ゲート電極13上にもコバルトシリサイド41が形成される。
【0051】
次に、Si基板1上の全面に層間絶縁膜として、Si窒化膜、PSG膜、プラズマTEOS膜等が積層される。積層された層間絶縁膜には、必要に応じてCMPによる平坦化処理が施される。続いて、フォトリソグラフィー技術およびエッチング技術を用いてコバルトシリサイド41上の層間絶縁膜が除去されて、コンタクトホール50が形成される。図2に示したコンタクトホール50の形成後、Si基板1の全面に、例えばアルミニウム合金膜がスパッタリングで形成される。
【0052】
アルミニウム合金上に配線パターンのマスクを形成し、エッチングすることによって図2に示した配線層51が形成される。その後、Si基板1にシンター処理が施されて半導体装置が完成する。
以上説明した工程において、図5〜図8が実施形態1の素子分離領域を形成する工程に相当する。また、図11(a)、図12(a)が、HCBT100の活性領域を形成する工程を説明し、図14(b)がCMOSトランジスタ200のゲートをマスクにして少なくとも1回不純物を注入する工程を表している。
【0053】
図15(a)はExtrinsic Base層を形成する工程を示し、図16(a)はn−hill層11を囲む素子分離酸化膜6の所定の部分を除去してn−hill層11の周囲にオープン領域21を形成する工程を示している。図18(a)は、オープン領域21の形成によって露出した前記活性領域の側面であって、かつExtrinsic Base層20と一部が重なる領域にイオン注入してIntrinsic Base層23を形成する工程を示している。
【0054】
さらに、図19(a)は、n−hill層11の表面に、n−hill層11を後の工程のエッチング時に保護する極薄酸化膜24を形成する工程を説明している。図20(a)、(b)は、不純物を含んだポリシリコン膜を形成する工程を示していて、図21(a)がポリシリコンエッチング工程を示している。図25(a)は、エミッタ拡散層領域、コレクタ拡散層領域を形成する工程を示している。
【0055】
以上説明したように、本発明の実施形態1は、CMOSトランジスタの製造工程の熱による影響をバイポーラトランジスタに与えることがなく、エミッタ電極やコレクタ電極を形成する際に活性領域をエッチングによって損なうことがなく、しかも活性領域のベース層を形成するIntrinsic Base層とExtrinsic Base層との不純物プロファイルが互いに影響を及ぼさない半導体装置及び半導体装置の製造方法を提供することができる。
【0056】
つまり、実施形態1では、HCBTとCMOSトランジスタとを混載した半導体装置が実現できる。また、半導体製造装置のうち、HCBTのベースの形成工程に先立ってCMOSトランジスタのイオン注入が少なくとも1回行われるため、CMOSトランジスタにおけるイオン注入後の熱処理によってHCBTの特性が影響を受けることを緩和することができる。
【0057】
さらに、TMAH水溶液によるポリシリコン膜のエッチバック工程に先立って、HCBTのn−hill層及びCMOS領域上に極薄酸化膜を形成しておくことができる。このため、n−hill層11及びCMOS領域をエッチバック工程におけるダメージから保護することができるため、図51に示したように、n−hill層が削り取られるという不都合が生じない。
【0058】
また、Intrinsic Base層の形成に先立って、Extrinsic Base層を形成しておくことができる。Extrinsic Base層の形成時にn−hill層11の側壁部分は露出していないため、Extrinsic Base層形成のためのイオン注入がIntrinsic Base層に影響を及ぼすことを完全に防止することができる。
【0059】
(実験例)
本発明の発明者は、以上説明した実施形態1の半導体装置の製造方法で半導体装置を製造した。図29は、製造された半導体装置の特性を説明するための図であって、HCBT100の特性を示している。図29(a)は、コレクタ・エミッタ間の電圧Vceとコレクタ電極に流れるコレクタ電流Icとの関係を示すVc−Ic特性を示すグラフである。図29(b)は、カットオフ周波数fT、最大発振周波数fmaxとコレクタ電流Icとの関係を示すfT/fmax−Ic特性を示すグラフである。なお、図29(a)に示したVc−Ic特性は、ベース、エミッタ間の電圧Vbeを固定して測定したものである。
測定の結果、実施形態1のHCBTは、耐圧4.7V、カットオフ周波数40GHz、最大発振周波数50GHzを得ることができることがわかった。
【0060】
(実施形態2)
次に、本発明の実施形態2について説明する。実施形態2は、HCBTコレクタコンタクト領域の形成方法について実施形態1と相違する。つまり、実施形態1がポリシリコンからの固相拡散によって活性領域がコレクタ拡散層を形成しているのに対し、実施形態2では、活性領域の上部にポリシリコンを介することなくコレクタ拡散層が直接形成されている。このような実施形態2の構成を、エミッタ拡散層にのみポリシリコンが用いられることから、シングルポリシリコン型のHCBTとも記すものとする。
【0061】
シングルポリシリコン型のHCBTに使われる標準的なマスクセットを図30(a)に示す。図30(a)に示すとおり、CMOSへのHCBTの混載は、標準的には3枚の追加マスクで可能である。ただし、より少ない枚数での集積化も可能ではある。図30(b)は既にCMOSプロセスに存在し、HCBTに使われるマスクを示す。
HCBTはCMOSと同様に、通常、P型のSi基板上に形成される。プロセスの最初はシャロートレンチアイソレーション(STI)を形成する標準的なCMOSプロセスである。将来コレクタコンタクト領域に使用されるHCBTの活性領域は、STIに囲まれた柱状のn−hill層として形成され、CMOSと兼用するアクティブマスク301によって決定される。その後、pMOSにはn型well、nMOSにはp型wellを形成するために必要なwellイオン注入などを実施する。これら両者はともにCMOS技術に必要なものである。
【0062】
他のタイプのデバイス(例えば抵抗、キャパシタ、インダクタなど)ばかりでなく、異なるタイプのトランジスタ(例えば高速度、高耐圧、高電流などに最適化されたもの)を同一基板上に形成するためには、異なるドーピング濃度が必要である。また、所望のデバイス特性を得るために、異なるドーピングプロファイルや勾配が必要な場合もある。これらは通常イオン注入によって実施される。
【0063】
CMOS技術とターゲットとするHCBTの特性の組み合わせによっては、CMOSに使われているイオン注入工程の一つあるいはそれら複数の組み合わせを、HCBTのコレクタ形成イオン注入として使うことが可能である。NPN型トランジスタに関しては、n−hill層を形成するために、適度のn型ドーピングが必要である。
この場合、n−wellイオン注入で用いるCMOSマスクを、HCBTのn−hill層312へのドーピングに使うことができる。より一般的には、図31(a)に示すように、図30(a)に示した追加マスク302を使用することで、CMOSとは分けてn−hil層312を形成する。これがHCBTを形成するために必要な1番目の追加マスクである。
【0064】
n−hill層312へのイオン注入はHCBTの特性に最適化したn−hill層312のドーピングプロファイルを得るために調整すべきである。数段階のイオン注入で実現でき、イオン注入は、例えば、リンを200keVで3×1012cm−2と、100keVで5×1012cm−2といった条件によって行われる。
この条件では、n−hill層312の上部に比較的濃度の高いピークを作り、ベース拡がり効果を抑制することができる。つまり、高周波特性を最適化でき、さらにより均一な電界分布を得ることで高い耐圧を実現できる。CMOSプロセスのwell形成イオン注入後、フォトレジストを除去し、イオン注入でダメージを受けたシリコン結晶を回復させて、注入された不純物を電気的に活性化するために、高温でのアニールを実施する。HCBTのn−hill層へのイオン注入は、CMOSのwellイオン注入の直前あるいは直後に実施される。これは、CMOSプロセスのアニール工程を、HCBTの結晶回復やドーパントの活性化にも使うためである。
【0065】
well形成イオン注入終了後、CMOSプロセスでは通常、ゲートスタックが形成される。ゲート酸化の間、HCBTのためのn−hill層も酸化される。CMOSプロセスでのポリシリコンゲートエッチングの間、HCBTの領域は露出され、n−hill層上のポリシリコンは除去される。ポリシリコンエッチングの後、MOSトランジスタのゲートは軽く酸化され、エッチングされたポリシリコンゲート領域は極薄酸化膜によって包まれる。次に、再び異なるMOSトランジスタは異なるマスクによって選択され、ソース/ドレインエクステンションのイオン注入が実施される。CMOSプロセスのこの時点において、図30(a)に示したHCBTに必要な2番目の追加マスク303が適用される。
【0066】
このイオン注入は、図31(b)に示すように、フォトレジスト317によってチップのCMOS部分を保護しながら、Extrinsic Baseイオン注入315aを実施し、Extrinsic Base層316を形成する。Extrinsic Baseイオン注入315aの条件の例としては、BF2を18keVのエネルギーで1015cm−2オーダーのドーズ量が挙げられる。CMOSプロセスにおいては、ソース/ドレインエクステンションのイオン注入の後、高温にてアニール処理がされる。同じ工程が、Extrinsic Base層316のイオン注入のアニール処理にも使われ、シリコン単結晶の回復とイオン種の活性化が行われる。
【0067】
もし、CMOSプロセスにアニール処理が無い場合、あるいはアニールの条件がHCBTには適切ではない場合、ソース/ドレインエクステンションのイオン注入の前にExtrinsic Baseイオン注入315aをして、追加のアニール処理を加えることも可能である。アニール温度と時間は、通常、ゲート酸化の条件よりも小さいか、あるいは同等レベルなので、アニール処理が追加となった場合のCMOSへの影響はそれほど深刻なものではない。また、熱処理に最も敏感であるCMOSのソース/ドレイン領域は、まだこの時点では形成されていない。
【0068】
CMOSのソース/ドレインエクステンションアニール工程の後、HCBTのために必要な3番目の追加マスク304が使われる。これは、フォトレジスト318によってCMOSの全てを保護し、HCBTのエミッタウィンドウ319を露出させる工程である。図31(c)に示すように、素子分離酸化膜320はこのマスクを用いて一定時間エッチングされる。ウェットエッチあるいはドライエッチの両者が適用できる。エッチングはトランジスタのIntrinsic Base層部分を決めるように設定され、n−hill層312の側面321が露出される。素子分離酸化膜エッチングの後、薄いスクリーニング酸化膜322が形成される。この膜は、注入イオン種に対するダメージの軽減とシリコン表面の保護という目的を持ち、これはイオン注入では一般的な方法である。
【0069】
次に、図31(d)に示すように、再び図30(a)に示した第2の追加マスク303を用い、ある角度にてIntrinsic Baseイオン注入326を実施する。これにより、n−hill層の側面にp型のIntrinsic Base層327が形成される。Intrinsic Baseイオン注入326としては、例えば、BF2を30度の角度で30keV、5×1014cm−2の条件により実施される。最適なドーピングプロファイルを得るために、intrinsic Baseイオン注入を数工程にて実施することもできる。
【0070】
素子分離酸化膜のエッチングで使用されるHCBTの追加マスク304は、図30(a)に示すように、アクティブマスク301に対してある角度を持っている。これは、n−hill層312との境界部分で素子分離酸化膜を非常に薄くするためである。このように膜厚に差をつけた酸化膜は、ベースの不純物をエミッタウィンドウの縁の部分で徐々にブロックする効果をもつ。
したがって、このようにすると、ベースイオン注入は部分的に酸化膜を貫通することになる。つまり、この方法により、エミッタ周囲ではベースの不純物濃度が増すことになり、最終的にはコレクタ・エミッタのパンチスルーを防ぐことができる。
【0071】
Extrinsic Baseイオン注入を、素子分離酸化膜エッチングの前に実施する代わりに、このタイミングで行うことも可能である。この場合、ベースイオン注入のための追加マスク303は1回だけ使用すればよいので、プロセス工程数を減らすことができる。図31(e)に示すとおり、この場合のExtrinsic Baseイオン注入は、不純物がn−hill層312の側面部分に余分に注入されるのを防ぐために、Intrinsic Base層とは反対のウェハ回転角度315bにて実施するのが良い。
【0072】
一方で、Extrinsic Baseイオン注入をウェハに垂直な方向315cや、Intrinsic Base層と同じ注入角度あるいは異なる注入角度315dにて実施し、意図的にIntrinsic Base層327の濃度を高めることも可能である。注入角度と回転角度を変えることで、Intrinsic Base層327とExtrinsic Base層316の不純物プロファイルを最適化できる。また、Intrinsic Base層327とExtrinsic Base層316は同じアニール工程に晒される。Extrinsic Base層316はIntrinsic Base層327のボロンの拡散を強め、結果としてベース幅を広げてしまう可能性がある。
【0073】
これは、一般的に電流利得や高周波特性にとって望ましいことではない。また、Extrinsic Base層316の素子分離酸化膜320中でのイオン散乱により、Intrinsic Base層327の、特に底部での濃度が過度になってしまう可能性がある。これらのイオン注入のパラメータを決める上では、この効果を考慮に入れる必要がある。すなわち、ベースの底部での過剰ドープを最小にするためには、イオン注入315bの角度が望ましい。
【0074】
Intrinsic Base層327とExtrinsic Base層316のイオン注入終了後、フォトレジスト325を除去し、薄いスクリーニング酸化膜322をエッチングする。薄いスクリーニング酸化膜322はCMOSの上にも形成されているので、このエッチングは、CMOSのポリシリコンゲートに成長している熱酸化膜が除去されないように、時間管理されるべきである。このため、薄いスクリーニング酸化膜322のエッチング時間は、ちょうどn−hill層の側面上の酸化膜が除去されるだけに合わせ込む。
【0075】
n−hill層312の側面の酸化膜は、Intrinsic Base層327、場合によってはExtrinsic Base層316のイオン注入を受けているため、CMOSゲート上のイオン注入を受けていない酸化膜に比べてエッチング速度が速くなる。これは、n−hill層312のコレクタ側の側面の薄いスクリーニング酸化膜をも除去する必要のある従来のHCBTに比べて、エッチング時間に関するマージンを増加させるという効果を持つ。
【0076】
薄いスクリーニング酸化膜322はデポジションで形成されており、そのエッチング速度はCMOSゲート上にある熱酸化膜よりも速い。このため、薄いスクリーニング酸化膜322をエッチングした後にも、CMOSゲート上には問題なく熱酸化膜を残すことができる。
薄いスクリーニング酸化膜322の除去が終了すると、n−hill層312の側面ではシリコン表面が露出される。この表面は、シリコンの終端層形成のためにアニール処理が施される。表面の処理は、例えば、窒素雰囲気下において800度、20秒のラピッドサーマルアニーリング(RTA)で実施される。この処理を施した表面により、その後のポリシリコン堆積時にそれがエピタキシャル成長することを避けることができる。また、ポリシリコンのエッチング時にはn−hill層312の保護層としての役割を持つことができる。
【0077】
表面の処理によって形成される極薄酸化膜328は、露出したシリコン表面にもチャンバー内の残存酸素によって成長させることができるし、あるいは他のシリコン表面終端処理によっても形成可能である。その酸化膜の化学的な組成に関わらず、この膜はHCBTプロセスに不可欠なポリシリコンエッチングのストッピング膜として作用する。ただし、極薄酸化膜328は、抵抗の増加なくして電流が流れるのに十分なだけの薄さでなくてはならない。
このアニール処理により、イオン注入されたベースのドーパントが拡散し、プロファイルの再分布が起こる。
【0078】
次に図31(f)に示すように、ポリシリコン膜329が堆積される。ポリシリコン膜329はトランジスタのエミッタとして作用するので、高濃度にドープする必要がある。ポリシリコン膜329の高濃度のドーピングは、in−situプロセス、すなわち堆積中にドープすることで実現できる。in−situドーピングは最も簡便な方法ではあるが、イオン注入や拡散といった他の方法でもドープできる。
【0079】
この場合、in−situドーピングは均一性の点からより好ましく、引き続いてのアニール処理によりエミッタからベースへの不純物拡散を均一に行うことができる。さらに、in−situドーピングの方法を調整して、プロセスフローを最適化することができる。つまり、アンドープあるいは低濃度ドープのポリシリコンを用いることで浅いエミッタ−ベース接合を作る、あるいは堆積速度を増すために上部をアンドープポリシリコンにする、といったことができる。
【0080】
ポリシリコン膜329の膜厚は、エッチバック後の残ポリシリコン膜の形状と相関を持つ。残ポリシリコン膜は平坦である必要があるので、堆積後のポリシリコン表面329は、できる限り平坦であるべきである。ポリシリコン膜329の堆積はコンフォーマルなプロセスなので、膜はエミッタウィンドウ319を埋めてしまう。ポリシリコン膜329が厚ければ厚いほど、より平坦な表面が得られる。
【0081】
図31(f)にポリシリコン膜329堆積中の表面形状の等高線330を示す。ポリシリコンを厚く積むことで表面の窪み331を小さくすることができる。おそらく、この方法が平坦化のもっとも簡便な方法であるが、半導体プロセスでよく知られている他の方法も適用できる。例えば、CMPや、窪み331を他の層で埋め込んでエッチバックするような方法である。しかし、ポリシリコン膜を厚く積むことは工程処理時間が長時間となって現実的ではない。また、CMPも工程数の増加や研磨終了を制御するストッピング膜が必要となる。
CMPの場合、そのストッピング膜を、CMOSゲートの上、あるいはプロセスのこの時点で作り込まれている他の構造物(キャパシタなど)の上に形成する必要がある。バイポーラのみのプロセスの場合、あるいはほかのBiCMOS集積化手法においては、STI酸化膜の表面をCMPストッピング膜として活用する。
【0082】
ポリシリコン堆積の後、ポリシリコンはエッチバックされ、図31(g)に示すようなエミッタポリシリコン領域332が得られる。Extrinsic Base層316とIntrinsic Base層327の領域は既に形成されており、n−hill層312と同様にポリシリコンエッチバックの間に保護されていなくてはならない。この要求を満たすために、酸化膜に対する高い選択性を利点とするTMAHエッチングがポリシリコンエッチングに使われる。ポリシリコン膜329の堆積前の処理によってn−hill層312表面に成長した極薄酸化膜328は、テトラメチルアンモニウム水酸化物水溶液(TMAH)エッチングを止めるのに十分であり、n−hill層312を完全に保護することができる。
【0083】
この目的のためには、その他の結晶依存性のあるエッチャント(例えばKOH,EDPなど)も使うことができる。概して、他のウェットエッチングやドライエッチングなどのポリシリコンエッチングも使うことはできる。しかしながら、TMAHは酸化膜に対するポリシリコンの高い選択性や、CMOSプロセスへの適合性といった要求を満たすことができ、このプロセスに完全にふさわしい手法である。
【0084】
ポリシリコンの膜厚333はエミッタの高さを決めており、トランジスタの電気的特性、例えばコレクタ電流やベース抵抗、ベース・エミッタ容量といったものに影響するため、ポリシリコンエッチングは時間制御する必要がある。TMAHによるポリシリコンエッチング速度はTMAH水溶液の温度と濃度によって調節できる。
図31(f)と(g)に示すように、堆積とエッチバックだけではポリシリコンの表面は完全に平坦ではなく、堆積後に生成される窪み331が、最終的にはエミッタポリシリコン領域332上に窪み334として転写されてしまう。このとき、エミッタポリシリコン領域332に穴が生じてしまわないように気をつける必要がある。すなわち、エッチングされた素子分離酸化膜320上にエミッタポリシリコン領域332が残っていて、エミッタポリシリコン領域332の最も薄い部分334においてもコンタクトが確保できなくてはならない。
【0085】
TMAHのエッチング速度は被エッチング層の結晶面方位に依存する。ポリシリコンは異なる面方位の結晶粒から成るので、TMAHエッチバック後のポリシリコン表面は凹凸が激しい。ポリシリコン表面の凹凸を最小にするには、より小さな結晶粒のポリシリコンが望ましく、よりアモルファスに近い膜を使うのがよい。これには、ポリシリコンの堆積条件を調整すればよく、例えば、より低温で処理する方法などが挙げられる。
基本的に、ポリシリコンのエッチバックが終わってしまえば、これ以上HCBTのために追加する工程はない。CMOSプロセスを使えばHCBTは完成する。それゆえ、HCBTに影響を及ぼすCMOS形成工程についてのみ以下に記述する。
【0086】
通常は、次のCMOSプロセス工程はゲート・スペーサの形成である。TEOSなどの酸化膜を堆積し、異方性エッチングによってエッチバックする。スペーサ335はCMOSゲート脇にスペーサとして残る。この工程の性質により、同様のスペーサ335が、図31(h)に示すようにポリシリコンの上にn−hill層312のスペーサとして形成される。その後、CMOSのソース/ドレインイオン注入336が施される。nMOSのn+ソース/ドレイン領域のイオン注入336は、図31(i)のようにHCBTのコレクタコンタクト領域337にも行われる。
【0087】
マスク305を用いて決定されるフォトレジスト338の端の位置は、コレクタn+領域337とExtrinsic Base層316との間の距離を決め、これは、コレクタ・ベースやコレクタ・エミッタ間の耐圧といったトランジスタ特性に影響する。コレクタn+領域のもう一方の端は、n−hill層312の側面によって決まる。
CMOSのソース/ドレインイオン注入の活性化のためのアニールは、HCBT領域のイオン注入領域の活性化にも使われる。さらにこのアニールは、高濃度にドーピングされたエミッタポリシリコン領域332からn−hill層312の側面への不純物の拡散領域339、通常ドライブイン拡散と呼ばれる目的のためにも使われる(図31(j)参照)。
【0088】
トランジスタのIntrinsic Base層327のドーピングプロファイルは、この工程によって決まる。アニール後のベース・エミッタpn接合の深さは、エミッタポリシリコン領域332の不純物濃度を変えることでも、あるいはポリシリコンの粒径を変えることでも調整できる。これらは、ポリシリコン堆積の条件によって決められる。
次のCMOSプロセス工程は、シリサイドの形成である。まず、シリサイド保護膜として酸化膜340を堆積する。マスク306を用いることで、いくつかのCMOSは開口するし、いくつかのデバイスまたはその領域は、フォトレジスト341によって保護される。HCBTにおいては、コレクタとExtr極薄酸化膜328を示したマスクの一部分306aによって保護され、その他の部分が開口する。この様子を図31(j)に示す。残された酸化膜340は、コレクタn+領域337とExtrinsic Base層316が電気的にショートすることを防ぐ。
【0089】
シリサイド342は、図31(k)に示すように形成されるが、この工程は半導体プロセスでよく知られた標準的な方法で実施される。
プロセスのバックエンドとしては、通常の方法にて、酸化膜343を積層し、コンタクトホール344を開口し、低抵抗の膜で埋め込み、配線層を形成する。最終的なシングルポリシリコン型のHCBTを、コンタクト領域とともに図31(l)に示す。
【0090】
なお、実施形態2では、図31中に示す符号の視認性を考えて図31(f)、(g)にのみ極薄酸化膜328を図示している。しかし、極薄酸化膜328は、図31(f)の工程以降、図31(l)に示した工程まで図31(f)、(g)に示した状態のままn−hill層312の上面及び側面に残っている。
ポリシリコンコレクタかつポリシリコンエミッタ(ダブルポリシリコン型)のHCBTと、ポリシリコンエミッタかつイオン注入コレクタ(シングルポリシリコン型)のHCBTとのベース・エミッタ電圧(VBE)に対するコレクタ電流(IC)及びベース電流(IB)の依存特性(ガンメルプロット)を図32、図33に示す。
【0091】
ダブルポリシリコン型、シングルポリシリコン型のHCBTにおいて、ベース電流IB及びコレクタ電流ICはほぼ同等であることが分かる。ベース電流IB、コレクタ電流ICは、共に主にトランジスタのIntrinsic Base層のプロファイルに依存するので、それがダブルポリシリコン型とシングルポリシリコン型とで基本的にほぼ同じであることを表している。
【0092】
ダブルポリシリコン型でもシングルポリシリコン型でもベース及びエミッタ領域については同じマスク寸法を用いている。シングルポリシリコン型HCBTのコレクタはn+領域なので、より広いn−hill層を持つ。
図32では、ダブルポリシリコン型とシングルポリシリコン型のHCBTできわめて似たアウトプット特性が見られる。コレクタ・エミッタ間耐圧(BVCEO)も、両構造でほぼ同等である。両構造のHCBTの特性におけるわずかな差は、ウェハ面内の分布によるものと考えられる。
【0093】
ダブルポリシリコンHCBTとシングルポリシリコンHCBTのカットオフ周波数(fT)及び最大発振周波数(fmax)のコレクタ電流(IC)依存性を図34に示す。シングルポリシリコン型の方がより高いfT及びfmaxを示すことが分かる。このfT、fmaxの向上は、シングルポリシリコン型はダブルポリシリコン型に比べて実効的なコレクタ面積が大きいことに起因する。ダブルポリシリコン型の場合はn+ポリシリコンがn−hill層3l2の側面部分の一部だけに接しているのに対して、シングルポリシリコン型HCBTではイオン注入したn+領域はn−hill層312の端の部分まで広がっており、これによってコレクタコンタクト領域が増加している。
【0094】
それに加えて、先に説明したように、ダブルポリシリコン型の場合、コレクタn+ポリシリコンはエミッタn+ポリシリコンよりも薄いことも、シングルポリシリコン型との差を大きくしている。シングルポリシリコン型においてコレクタコンタクト領域がより大きいことにより、コレクタ電流はより放射状に流れることになる。そのため、コレクタ・ベース接合でのコレクタ電流密度は小さくなる。
【0095】
コレクタ電流密度が小さいと、Kirk効果として知られるベース広がり効果を抑えることができ、ベース遷移時間が減ってfTが向上する。さらに、シングルポリシリコン型ではコレクタ抵抗を低減できるが、図34で見られるように、その効果はそれほど大きくはない。
結論として、シングルポリシリコン型のHCBTでは他のトランジスタ特性を犠牲にすることなくfT及びfmaxを向上させることができる。このfT及びfmaxの向上は、マスク寸法や技術的なパラメータを様々に変えても確実に確認できる。
【0096】
(実験例)
加えて、本発明は上述した構成に限るものではない。例えば、図31(c)に引き続いて、図35(a)を追加することができる。Extrinsic Baseイオン注入と同じ2番目のHCBTマスク303を用いて、図35(a)に示すようにSelevtively Implanted Collector(SIC)と呼ばれるn型の領域323をイオン注入324によって形成する。この際、CMOS部分はフォトレジスト325により保護しておく。SICはn−hill層312のドーピング濃度を高めるので、トランジスタの高周波特性の改善に有効である。
【0097】
つまり、それほど顕著な耐圧の低下やコレクタ−ベース容量の増加なくして、ベース広がり効果を抑えることができる。SICは、縦型のバイポーラトランジスタで一般的に使われる手法である。しかしながら、必ずしも不可欠なものではなく、SICなしのHCBTもまた有用である。SICのイオン注入324の典型的な条件としては、リンを45度の注入角度で、250keV、1013cm−2のオーダーで打ち込む条件が挙げられる。
【0098】
また、例えば、図31(k)の代わりに図35(b)を実施するというプロセスもありうる。図35(b)では、スペーサ335の上に酸化膜のパターンを形成する。言い換えれば、CMOSプロセスのゲート・ソースやゲート・ドレイン間でシリサイドが分離されるのと同じように、n−hill層312のExtrinsic Base層327とエミッタポリシリコン領域332とがn−hill層の側面において酸化膜スペーサによって分離されている。
【0099】
図31(k)に示すプロセスの場合、シリサイド保護マスクは、図30(b)の306aの部分だけから成る。しかしながら、n−hill層の側壁の傾きは90度より小さいので、異方性エッチングの後では薄いスペーサしか残らない。スペーサが薄すぎると、シリサイドがIntrinsic Base層327にショートしてしまったり、あるいはエミッタポリシリコン領域332とExtrinsic Base層316とが近すぎて電気特性に悪影響を与えたりする可能性がある。
【0100】
ただし、シリサイド保護のための酸化膜の膜厚を厚くすれば、異方性のエッチングで処理してもスペーサは残る。一方で、図35(b)に示すように、図30に示したマスクの一部306bを用いてエミッタポリシリコン領域332とExtrinsic Base層327との間に酸化膜を残せば、両者は確実に分離できる。この場合、シリサイドブロッキングマスクは図30に示したマスク306の306aと306bの部分からなるが、CMOSプロセスには一切の変更が必要ない。ただし、ベースとエミッタのシリーズ抵抗は高くなる可能性がある。
【0101】
(実施形態3)
さらに、図31(g)で説明したように、エミッタポリシリコン領域の一部の膜厚が薄くなって穴が生じると、その直上での配線層は十分なコンタクトを取ることができない。ところが、図36(a)に示すように、n−hillコレクタ層312と、素子分離酸化膜320の形状に沿ってポリシリコン329が堆積するため、ポリシリコン329の表面に窪み331が生じる。TMAHによるポリシリコンエッチバック後の形状は、この窪み331の形状がトレースされるため、図36(b)のようにエッチバック後のポリシリコン329'に穴を生じさせる可能性がある。
【0102】
本発明によれば、ダミーゲートポリシリコン706と称するポリシリコン膜を素子分離酸化膜320の表面に形成し、その上にエミッタポリシリコン510を堆積する。こうすることで、図36(c)に示すようにポリシリコン膜329の窪みの影響が除かれる。これをエッチバックすると、図36(d)に示すように、n−hill層の側面に対して平坦である良好なポリシリコン領域910を形成することができる。この素子分離酸化膜320上のダミーゲートポリシリコン706は、CMOSプロセスのゲート電極と同じ工程で形成できる。したがって、プロセスに大きな変更無く実行が可能である。
【0103】
図37(1)〜(3)は、ダミーゲートポリシリコン706を使った実施形態3のプロセス工程を説明するための図である。なお、図37(1)〜(3)中に示した構成のうち、図31(1)、(2)で説明した構成と同様の構成については同様の符号を付し、説明を一部略すものとする。
図37(a)に示すように、実施形態3では、HCBTのコレクタ形成イオン注入313を行ってn−hill層312を形成する。続いて、Extrinsic Baseイオン注入315aを実施し、Extrinsic Base層316を形成する。
【0104】
次に、実施形態3では、素子分離酸化膜320及びCMOSのn−hill層312上に図示しないポリシリコン膜を堆積し、パターニングしてダミーゲートポリシリコン706とCMOSトランジスタのゲート電極902とを同時に形成する。
次に、図37(b)に示すように、n−hill領域312の一部だけを露出させるフォトレジストパターンの、extrinsic Baseイオン注入315aによってextrinsic Base領域316を形成する。
【0105】
続いて、実施形態3では、図37(c)のように、ダミーゲートポリシリコン706及びゲート電極902をフォトレジスト317で覆い、n−hill層312の側面にイオン注入する。この結果、図37(d)に示したIntrinsic Base層327がn−hill層312の側面に形成される。
続いて、実施形態3では、図37(e)のように、HTBC及びMOSトランジスタにポリシリコン329を堆積する。そして、図37(f)のように、堆積されたポリシリコン329をエッチバックしてエミッタポリシリコン領域910が形成される。次に、図37(g)のように、コレクタコンタクト領域337とCMOSトランジスタのソース/ドレインとをイオン注入336によって形成する。イオン注入336の後、スペーサ911が形成され、さらにC、B、Eで示す配線層が形成されて図37(h)に示した状態になる。
【0106】
次に、ダミーゲートポリシリコン706を使ったことによる素子特性への影響について説明する。図38は、実施形態3のダミーゲートポリシリコンを使ったプロセスで形成されたエミッタポリシリコン領域910を説明するための図であって、図38(a)はエミッタポリシリコン領域となるポリシリコン329のエッチバック前の状態を示している。図38(b)は(a)をエッチバックした状態を示し、(c)は図(b)中の部分Cの拡大図である。
【0107】
図38に示したように、実施形態3は、ダミーゲートポリシリコンを導入することで、n−hill層312の側面と接する部分のエミッタポリシリコン領域910の形状が平坦になり、エミッタ電極とExtrinsic Base層との距離を十分取ることができる。こうすると、pn接合リークは小さくなるので、ベース電流IBは小さくなり、結果として電流増幅率β(=IC/IB)が高くなる。
【0108】
また、図39は、図38と比較するために示した、ダミーゲートポリシリコンを用いないでエミッタポリシリコン領域を形成するプロセスを説明するための図である。図39(a)はエミッタポリシリコン領域となるポリシリコン329のエッチバック前の状態を示している。図39(b)は(a)をエッチバックした状態を示し、(c)は図(b)中の部分Cの拡大図である。
【0109】
ダミーゲートポリシリコンを用いない場合、エミッタポリシリコン領域332がn−hill層312の側面に対してせりあがった形状になる。実施形態3のエミッタ拡散層は、エミッタポリシリコン領域からのリンの固相拡散によって形成されるので、エミッタ拡散層がn−hill層312の側面上部近くまで広がってしまい、その結果としてn−hill層312の側面の上部においてエミッタ拡散層とExtrinsic Base層とが近接してしまう。
【0110】
エミッタ拡散層とExtrinsic Base層とはn+とp+であるため、不純物濃度の高いpn接合が形成される。このような接合のリーク電流は大きく、しかもバイポーラ動作とは関係なく流れてしまう。このリーク電流は、電気的にはベース電流IBに畳重されてしまうため、見かけ上のベース電流IBが増加する。その結果、バイポーラトランジスタの重要な特性の一つである電流増幅率βが低くなってしまう。
【0111】
図40は、製造されたHCBTの特性にダミーゲートポリシリコンが与える影響の程度を説明するための図であって、ダミーゲートポリシリコンを用いたHCBTとダミーゲートポリシリコンを用いないHCBTのガンメルプロットを示している。図40の縦軸はベース電流(IB)及びコレクタ電流(IC)であり、横軸はベース・エミッタ間電圧(VBE)を表す。また、実線はダミーゲートポリシリコンを使って製造されたHCBTのもので、破線はダミーゲートポリシリコンを使わずに製造されたHCBTのものである。
【0112】
図40から明らかなように、バイポーラトランジスタのコレクタ電流ICにおいて、ダミーゲートポリシリコンの有無による有意差は見られなかった。ただし、前記したように、ダミーゲートポリシリコンを使ったプロセスはベース電流IBに畳重されるリーク電流を抑える。このため、ダミーゲートポリシリコンを使って製造されたバイポーラトランジスタは、ダミーゲートポリシリコンを使わないバイポーラトランジスタよりもベース電流IBが小さくなっていることがわかる。
【0113】
(実施形態4)
次に、本発明の実施形態4について説明する。実施形態4は、実施形態1〜3で説明したIntrinsic Base層をn−hill層の側面に対向するように2つ設けることが考えられることから、このような場合の耐圧を改善するためになされた発明である。
I理論
図41(a)は、ダブルエミッタの構造を示す図である。図41(b)はダブルエミッタの構造と比較するためにシングルエミッタの構造を示す図である。ダブルエミッタ構造、シングルエミッタ構造のいずれもが、Si基板411とn−hill層412とを備えている。
【0114】
n−hill層412は活性領域に形成されている。Si基板411の極性はp型であり、n−hill層412の極性はn型である。シングルエミッタ構造はn−hill層412の上面にExtrinsic Base層416を有している。さらに、Intrinsic Base層427が側面の一方にだけ形成されている。ダブルエミッタ構造は、Si基板411と同様のp型Si基板表面上に2つの対向する側面を持つn−hill層412を有している。
ダブルエミッタ構造の空乏領域D1は、矢線A1の方向にn−hill層412の全体に広がる。一方、シングルエミッタ構造の空乏領域D2は、図41(b)中の矢線A2が示すように広がる。
【0115】
図42(a)中に符号452を付して示したダブルエミッタ構造のウェハ表面に平行な水平断面図を図2(b)及び図42(c)として示す。ダブルエミッタ構造の主要なアイデアは、2つのIntrinsicなトランジスタ(エミッタ・ベース・コレクタ)を互いに対向方向に近接させることにある。このようにすると、エミッタ領域439とIntrinsic Base層427は、互いに反対の側面に形成され、中央にてコレクタとつながることになる。そして、Intrinsicなベース・コレクタ接合に対して左右の位置に、低抵抗の経路でつながったコレクタコンタクト領域437が配置される。
【0116】
中央のコレクタの電荷は、2つのIntrinsic Base層427、Extrinsic Base層416及びSi基板411に分配される。電荷の分配量は、2つのIntrinsic Base層427間の距離、すなわちコレクタ幅453を変更することによって制御することができる。コレクタの電荷が完全に2つのIntrinsic Base層427に分配された場合、コレクタは完全に空乏化し、Intrinsic Base層・コレクタ間接合に直交する方向の電界を維持するのに十分な電荷が存在しなくなる。図42(b)の平面447における電気的ポテンシャルφ(X)と電界F(X)は図42(d)に示される。
【0117】
この方向の最大電界がベース・コレクタ間接合449a及び449bに生じ、コレクタが完全に空乏化した後は電圧印加によって増加することはない。空乏領域の電位の最大値が、空乏化したコレクタ450の中央で正確に観測され、結果として図42(d)に示されるように、その方向のゼロ電界となる。印加されたコレクタ・ベース間電圧の残りは、Intrinsic Base層・コレクタ間接合に対して左右に振り分けられ、結果としてドリフト領域445の上部で、その方向の電界となる。
【0118】
ドリフト領域の長さは、空乏領域端部448により定義され、マスク設計及びコレクタ・ドーピングプロファイルにより制御することができる。従って、電子が電界に誘導され、電流446がトランジスタの中央に向かって流れた後、コレクタコンタクト領域437へと向きを変える。また、二次元効果により、キャリアがインパクトイオン化の確率が低い低電界の領域に閉じこめられる。このようにして、高い耐圧を有するトランジスタを形成することができる。さらに、2つの対向するトランジスタのExtrinsic Base層416がその構造の頂部において一体化するため、Extrinsic Base層416領域を小さくできる。
【0119】
コレクタ電荷の分割効果とともに、Extrinsic Base層416−コレクタ接合の領域が小さくなるため、コレクタ・ベース間のキャパシタンスが減少し、このデバイスを低電力かつスマートパワーのアプリケーションに適するようにしている。Intrinsic Base層からコレクタコンタクト領域間の最大電界は、印加電圧によってではなく、2つのベース間の距離453により決まるので、Intrinsic Base層は静電的にシールドされ、ベース幅変調がかなり抑制される結果、アーリー電圧は高い値となる。この効果により、ベース内でコレクタ・エミッタ間パンチスルーの発生を抑制できる。このことは、ベース・ドーピングプロファイルを積極的に縮小できることを意味している。
【0120】
この構造は、SOIウェハばかりでなく、バルク・シリコン・ウェハ上に形成することができる。バルク・シリコン・トランジスタにおいて、絶縁用のコレクタは、pn接合の極性とは逆になるように形成される。接合部の電界は、n−hill層またはn−hill層の下部の空乏化を維持するコレクタ電荷の一部を消費する。コレクタコンタクト領域のドーピングプロファイルは、コレクタが通常動作において完全に空乏化するように調整する必要がある。コレクタの下部は、同様に基板電極に対して逆電圧を印加することにより空乏化させることができる。
【0121】
SOIウェハに形成されるトランジスタにおいて、埋込み酸化物は、コレクタをSi基板から分離するので、コレクタは2つのIntrinsic Base層の間に自然に閉じこめられていく。ダブルエミッタHCBT構造のプロセスは、標準的なバイポーラ型/BiCMOS HCBT技術と比べると、n−hill層412の反対側のIntrinsic Base層427を形成するために、一度だけの追加注入を必要とする。コレクタ電荷の分割の効果は、マスク寸法により制御される。
既存の技術に対して追加のリソグラフィ・ステップは、トランジスタの形成において必要とされない。このことは、ダブルエミッタHCBTがプロセスをさらに複雑にすることなく、標準的なHCBTデバイスとの統合が可能であることを意味する。
【0122】
II マスク
HCBT技術のダブルエミッタ構造を説明する。この構造は、バルクまたはSOIウェハ上で他の技術により形成することもできる。NPN型及びPNP型の両方のバイポーラ・デバイスを形成することができる。互いに向き合い、逆の方位を有する2つのIntrinsic Base層・コレクタ間の接合が、中央部分において一体化されたコレクタとともに必要である。この幾何学的な配置において、コレクタの電荷は、2つのIntrinsic Base層で共有されうる。この構造はCMOSを有する集積化に適しているが、同様にバイポーラ型だけの技術においても実現することができる。
【0123】
CMOSプロセスの一部はBiCMOS技術のHCBT構造に必要であるが、この場合、バイポーラだけの形成に用いる必要がある。ダブルエミッタHCBTに関する本発明の説明は、BiCMOSプロセスフローに基づいている。NPN型トランジスタのプロセスフローを説明するが、トランジスタ領域のドーピング・タイプを逆にすることにより、同様の技術的概念を用いて、PNP型トランジスタを形成することができる。ダブルエミッタHCBTに用いられる典型的なマスク一式を、図43に示す。
【0124】
HCBTをよりマスク数の少ないCMOSプロセスに組み込むことは可能であるが、HCBTのCMOSへの集積化は、概して、図43に示す3つの追加マスクを必要とする(マスク402、403及び404a)。図43(b)は、すでにCMOSプロセスフローに存在しつつ、ダブルエミッタHCBTに用いられるマスクを示す。図43(c)は、コレクタにポリシリコン電極を用いる場合において用いられるマスクを示す。
【0125】
III製造工程
ダブルエミッタHCBT構造は、通常、p型のCMOSを形成するSi基板411と同様に処理される。プロセスの開始は標準的なシャロートレンチアイソレーション(shallow trench isolation:STI)を形成することである。コレクタコンタクト領域になるHCBTの活性領域は、STIによって囲まれるシリコン柱、n−hill層412の上に形成され、アクティブマスク401によって規定される。
【0126】
コレクタコンタクト領域が形成されるアクティブマスク401の部分には、コレクタ抵抗を低減するために、図43(a)に示されるように、いくらかの角度をつけて形成される。アクティブマスク401の端は、図43(c)に示されているように、そのまま平坦にされていてもよい。
STI形成後、連続してCMOSのイオン注入がされ、パンチスルー防止用イオン注入、閾値電圧調整用イオン注入、その他のウェルのイオン注入が実行される。これらのイオン注入のいくつかの組合せは、HCBTのn−hill層(コレクタコンタクト領域)のドーピングプロファイルを得るために用いることができる。
【0127】
この場合、CMOSリソグラフィをn−hill層のイオン注入用マスク402に用いることができる。より一般的には、n−hill層はCMOSプロセスに追加されるのとは別のプロセスによってイオン注入することができ、追加されたプロセスには図43(a)に示したイオン注入マスク402が必要とされる。これは、HCBT構造のために必要となった第1の追加マスクである。しかしながら、CMOSマスクが使われた場合、追加されたHCBTマスクが使われた場合に関わらず、いずれもマスク寸法は同じことである。
【0128】
n−hill層のイオン注入の結果、HCBTの動作に最適なn−hill層のドーピングプロファイルが得られる。望ましいn−hill層のプロファイルを得るために、複数のイオン注入工程を組み合わせることもできる。
HCBTコレクタのイオン注入413aは、図44(a)に示される。CMOS処理工程におけるウェルイオン注入の後、フォトレジスト414は除去され、シリコン結晶構造を修復してイオン注入されたイオン種を電気的に活性化する高温アニールが実施される。HCBTのn−hill層412のイオン注入は、CMOSウェルのイオン注入の直前または後に実行するので、CMOSプロセスの処理工程におけるアニール工程は、同様に、n−hill層の結晶の回復とドーパントの活性化に使うことができる。
【0129】
ウェルイオン注入の後、通常のCMOSプロセスフローではゲートスタックを形成し、ソース/ドレインエクステンション領域のイオン注入が続く。CMOS処理工程のこの点において、第2のリソグラフィ・マスク403がHCBT構造への適用のために必要とされる。
これが、p型Extrinsic Base層416を得るベースイオン注入415aに使用される。このイオン注入工程中、チップのCMOS部分は、図44(b)、44(c)に示されているように、フォトレジスト417によってカバーされている。フォトレジスト417はアクティブマスク401上に伸び、図44(c)に示すように、活性領域の左右の部分がフォトレジスト417によって保護されている。
【0130】
コレクタ・n+コンタクト領域は、保護されている部分にイオン注入され、Extrinsic Base層までの距離がベース・コレクタ、コレクタ・エミッタ間の耐圧を決定する。CMOS形成工程において、ソース/ドレインエクステンション領域は、イオン注入後に高温アニールによって処理される。このステップは、Extrinsic Base層の結晶を回復し、イオン種を活性化するアニールに使用することができる。
【0131】
しかしながら、イオン注入されたExtrinsic Base層416は、追加されたアニール工程によって別にアニールすることもできる。それはソース/ドレイン領域が、この時点において未だイオン注入されていないから、CMOS特性に著しい特性に影響を及ぼすことがないからである。CMOSソース/ドレインエクステンションのアニール後、第3の追加マスクとして、素子分離酸化膜のエッチングマスク404aが必要となり、図44(d)に示されるように、フォトレジスト418によってCMOS構造が全てカバーされ、HCBTのエミッタウィンドウ419が露出される。
【0132】
プロセスのこの時点で、コレクタ領域423に追加コレクタのイオン注入413bを実行することができるが、トランジスタの動作に必要不可欠ではなく、回避することもできる。このイオン注入を実施すると、図44(d)、図44(e)に示すマスクよって決定される領域において、より高いコレクタ注入密度を得ることができる。
【0133】
このような方法により、トランジスタの高周波性能が改善され、さらに、ベース・コレクタ接合の電界分布を一様にすることが達成された。素子分離酸化膜420は、図44(f)に示すように、このマスクによって決められた時間だけにエッチングされる。これには、ウェットまたはドライエッチングが用いられる。エッチング時間の設定は、n−hill層412の側面421をどれだけ露出させるかによって決定される。素子分離酸化膜420のエッチングは、コレクタにポリシリコンを用いる場合のコレクタのコンタクト領域を決定することにも使用することができる。
この場合、コレクタポリシリコン領域を決定するには、図43(c)に示した素子分離エッチングマスクパターン404bを使用しなければならない。素子分離のエッチング後、薄いスクリーニング酸化膜422を堆積する。
【0134】
次に、第2HCBTマスク403を使い、図44(g)に示すように、Intrinsic Base層412のイオン注入426a、426bが、2つの反対方向に傾斜する角度で実施される。p型Intrinsic Base層427が、n−hill層412の側面に得られる。Intrinsic Baseイオン注入の後、図42(b)に示した平面451で定義される断面は、活性領域の側面上にIntrinsic Base層427が投影された形状として図44(h)に示される。Intrinsic Base層427のイオン注入426a、426bは、図44(h)に示される平面の内外に行われる。
【0135】
対向する側面のIntrinsic Base層427のイオン注入は、ダブルエミッタHCBT構造を得るために、基本的なHCBT構造に対しての唯一の工程追加である。したがって、両方のHCBTを同時に同様のプロセスで製造することができる。
素子分離のエッチングに使用される素子分離マスク404aのHCBTリソグラフィは、図43(c)に示したように、n−hill層と接する酸化膜をごく薄くするため、活性領域のマスク401に関して傾斜させるように形成することができる。このようにして、ベースに注入されたイオンは、エミッタウィンドウの周辺で段階的に分布する薄い酸化膜を通って部分的に侵入することができる。この方法は、エミッタ周辺でベースドーピング物の濃度を上昇させ、最終的にはコレクタ・エミッタ間のパンチスルーを防止することができる。さらに、ドリフト領域445をより長くなるように横方向に拡張することは、高耐圧化の改善にとって望ましい。
【0136】
Intrinsic Base層427のイオン注入後、フォトレジスト425は除去されなければならず、薄いスクリーニング酸化膜422はエッチングされる。薄いスクリーニング酸化膜422のエッチングの後、n−hill層412の側壁のシリコン表面が露出される。この表面は、極薄酸化膜428を形成するため、熱アニールによって処理される。
【0137】
この処理により、ポリシリコン堆積の間ポリシリコンがエピタキシャル化することは回避され、ポリシリコンエッチングの間、n−hill層412表面の保護膜としての役割を果たす。次に、ポリシリコン層429が、図44(i)に示すように堆積される。堆積後、ポリシリコンはエッチバックされ、エミッタ電極として使用されるエミッタポリシリコン領域432が得られる(図44(j))。コレクタコンタクトがポリシリコンによって作られる場合には、コレクタポリシリコンも同様に形成される。
エミッタポリシリコン領域432の窪み434を減らすため、異なる平坦化技術を用いることができる。例えば、図43(b)に示したように、ダミーゲートマスク408により、エミッタ側壁近くで形成されるCMOSダミーゲートを用いることができる。これは、前記した実施形態3と同様の手法である。
【0138】
テトラメチル水酸化アンモニウム(TMAH)エッチングは、酸化物に対する高い選択性のためポリシリコンのエッチバックに用いられる。堆積前の表面処理時にn−hill層表面に成長した薄い酸化膜428は、TMAHエッチングを十分止めてn−hill層を完全に保護することができる。基本的に、ポリシリコンのTMAHエッチバックが終わると、活性なトランジスタの高さ433(図44(j))が決まり、HCBTに必要とされる追加プロセス工程は終了する。この後、HCBT構造は、CMOSプロセスステップを用いて完了される。
【0139】
そこで、HCBT構造に影響を及ぼすCMOSステップについて説明する。通常、次のCMOSプロセスモジュールは、ゲートのスペーサ形成である。このために、酸化膜が堆積され、そして、異方性の処理によりエッチバックされる。酸化膜のスペーサ435は、CMOSゲートの側壁上に残される。この処理の性質上、図44(k)に示すように、同様のスペーサ435がn−hill層412の側壁上のエミッタポリシリコン領域432に形成される。
【0140】
その後、ソース/ドレインのイオン注入が、CMOS構造上で実行される。nMOSトランジスタのn+ソース/ドレイン領域のイオン注入436は、図44(l)に示すように、HCBT構造の高濃度に注入されたn+コレクタコンタクト領域437に用いることができる。この場合、コレクタにポリシリコンを用いないので、図43(c)に示した素子分離酸化膜のエッチングマスク404bは必要なくなる。
【0141】
n+イオン注入マスク405によって決定するフォトレジスト438の端の位置は、n+コレクタとExtrinsic Base層との距離を決めるが、これはコレクタ・ベース間やコレクタ・エミッタ間の耐圧のようなトランジスタ特性に影響する。加えて、その距離は、コレクタ・エミッタ間の電圧降下を決定する図42(c)に示したドリフト領域445を決定する。その距離を変えることにより、ドリフト領域445の長さが変えられ、コレクタ・エミッタ間の耐圧を、fT及びfmaxに影響するコレクタ・ベース間の空乏領域の遷移時間と同様に調整することができる。
【0142】
コレクタn+領域の他方の端部は、n−hill層の側壁によって決定される。コレクタがポリシリコンを介して接続した場合、Extrinsic Base層とコレクタポリシリコンとの間の距離が、トランジスタ性能にとって重要なドリフト領域を決定する。
CMOSのソース/ドレインのイオン注入を活性化するためのアニールは、HCBTのイオン注入された領域の活性化にも利用できる。また、n−hill層412側壁に接して形成された、n型ドープされたエミッタポリシリコン領域432からのドーパントを拡散させる目的にも使用できる。この拡散は、通常ドライブイン拡散と呼ばれている。このようにして、p型ベース領域427の中にエミッタn+領域439が形成される(図44(m)に示す)。
【0143】
Intrinsic Base層427のドーピングプロファイルは、このようなプロセスによって形成される。図42(b)に示した平面451によって定義される横断面は、形成されたエミッタn+領域439と共に図44(n)に示される。
次のCMOSプロセスモジュールは、シリサイドの形成である。先ず、シリサイド保護膜に使われる酸化膜440が堆積される。次に、シリサイドブロッキングマスクを使うことにより、いくつかのCMOS部は開口されて、いくつかの素子または領域はフォトレジスト441によって保護される。
【0144】
HCBT構造において、コレクタコンタクト領域437とExtrinsic Base層416との間の酸化膜440の一部は、図43(b)に示したシリサイド化ブロックマスク406a、406bによって保護されていなければならないが、図44(n)に示すように、構造の他の部分は開放されている。残った酸化膜440は、コレクタコンタクト領域437とExtrinsic Base層416との間の電気的なショートを防いでいる。
【0145】
シリサイド442は、図44(o)及び図44(p)に示すように、半導体産業においてシリサイド化の方法として公知の標準的な方法によって形成される。n−hill層412のExtrinsic Base層416及びエミッタポリシリコン領域432は、図44(o)に示すように、n−hill層412側面のスペーサ435によって切り離される。この場合、シリサイド保護マスクは一部406aだけから成る。
一方、エミッタポリシリコン領域432とExtrinsic Base層416とは、シリサイド保護マスクの一部406bを使うことにより、そこに残される酸化膜によって分離できる。この場合、シリサイド保護マスクは一部406a、406bで構成される。
【0146】
プロセスのバックエンド工程においては、酸化膜443が堆積され、コンタクトホール444がエッチングされ、さらに低抵抗のメタル(metal)によって満たされ、標準的な方法によりメタライゼーションが実施される。最終的なダブルエミッタHCBT構造は、図44(q)に示すように、メタル一層である。図42(b)の平面451によって規定された断面が示す最終的な素子構造は、図44(r)に示される。
ポリシリコンのコレクタコンタクトの構造の断面は、図44(s)に示される。n−hill層412上面のサイズは図44(q)中に符号490によって示され、490のサイズ(活性領域幅)は例えば0.5μmである。さらに、n−hill層412上面のサイズは図44(r)中に符号491によって示され、491のサイズは例えば2.0μmである。
【0147】
IV 電気特性
ダブルエミッタHCBT構造及びシングルエミッタHCBT構造に対して、ベース電流(IB)及びコレクタ電流(IC)のベース・エミッタ間電圧(VBE)への依存性を図45に示す。これは、ガンメルプロットとも呼ばれる。ダブルエミッタHCBT構造及びシングルエミッタHCBT構造に共通する出力特性を図46に示す。
コモンエミッタ時の耐圧(BVCEO)は、ダブルエミッタ構造ではかなり改善されている。両方のトランジスタは、同様のマスク一式及び同様のプロセスのパラメータを用いて形成される。BVCEOは、ダブルエミッタ形状を利用することで高められるが、これはリソグラフィ・マスクの設計により実現可能である。
【0148】
ダブルエミッタ及びシングルエミッタHCBT構造の、最大発振周波数(fmax)とカットオフ周波数(fT)と、コレクタ電流(IC)との関係を、図47に示す。ダブルエミッタHCBTがfT及びfmaxで低い値であり、より低いICでピークを持つことがわかる。これは、コレクタコンタクト領域で電流密度が増加したことに起因している。ベース・コレクタ間の空乏領域に流入する電流は、電界により中央部分に向かって導かれ、その後コレクタコンタクト領域方向に導かれる。これにより、コレクタの中央部分のコレクタ電流密度が上昇し、図47に示すように、コレクタ電流の低い値でベース幅が拡大し始めている(すなわちカーク効果)。また、電子は拡大された空乏領域内を移動しなければならないので、関連する時定数が上昇する結果となる。エミッタ幅を変更することにより、電流密度及びベース・コレクタ間空乏領域移動時間の両方を小さくすることができる。
【0149】
加えて、上述したバイポーラトランジスタは、CMOSトランジスタと同じSi基板から形成することができる。図48は、基板に集積されたバイポーラトランジスタとCMOSトランジスタとを示した図である。図48のCMOSトランジスタにおいて、番号480はCMOSトランジスタのソース拡散層を示し、番号481はドレイン拡散層を示す。
さらに、特に番号482はCMOSトランジスタのゲート電極を示し、番号483はスペーサを示す。スペーサ483は、バイポーラトランジスタのスペーサ435とともに形成される。
【0150】
(実験例)
上述した各プロセスの具体的な条件は、以下に示す通り。図44(1)、(2)に示すイオン注入法の条件は、以下に示す通り。
Extrinsic Base層(図44(b)、416)
約 5×1019 − 5×1020cm−3
Intrinsic Base層(図44(g)、427)
約1×1018 − 5×1018cm−3
コレクタ(n−hill層)(図44(a)、412)
約1×1016 − 5×1017cm−3
Extrinsic Base層の不純物濃度及びコレクタの不純物濃度の比率は、10:1から10000:1の間である。
【0151】
イオン注入条件
Extrinsic Base層注入(415a)
不純物:BF2+
ドーピング濃度:1.5×1015cm−2
エネルギー:18keV
Intrinsic Base層注入(426a、426b)
不純物:BF2+
ドーピング濃度:5.0×1013cm−2
エネルギー:30keV
傾斜:30度
コレクタ注入(413a)
不純物:P+
ドーピング濃度:3.0×1012cm−2
エネルギー:220keV
ドーピング濃度:2.0×1012cm−2
エネルギー:110keV
ドーピング濃度:5.0×1011cm−2
エネルギー:30keV
追加のコレクタ注入(413b)
不純物:P+
ドーピング濃度:5.0×1012cm−2
エネルギー:110keV
本実験例では、このような条件及びn−hill層の幅(活性領域幅)が500ナノメートル未満であるという条件において、完全に空乏化するn−hill層を有する半導体素子を形成することができる。
【符号の説明】
【0152】
1,311,411 Si基板
6,320,420 シャロートレンチアイソレーション(素子分離酸化膜)
11,312,412 n−hill層
20,316,416 Extrinsic Base層
23,327,427 Intrinsic Base層
24,328,428 極薄酸化膜
30,329,429 ポリシリコン
32a,32b,335,435 スペーサ
35,439 エミッタ拡散層
36 コレクタ拡散層
41,442 シリサイド
50,344,444 コンタクトホール
301,401 アクティブマスク
302,402 n−hillイオン注入マスク
303,403 ベースマスク
304,404a,404b 素子分離酸化膜エッチングマスク
305,405 n+イオン注入マスク
306a,306b,406a,406b シリサイド化ブロッキングマスク
307,407 コンタクトマスク
313,413a コレクタのイオン注入
315a,415a Extrinsic Baseイオン注入
319 エミッタウィンドウ
321,421 n−hill層側面
324,413b 追加コレクタ(SIC)のイオン注入
326,426a,426b Intrinsic Baseイオン注入
328 トランジスタ側面の活性領域
331,434 窪み
332,910,432 エミッタポリシリコン
337,437 コレクタコンタクト領域
408 ポリシリコンの平坦化を改良するために使用されるポリシリコンマスク
706 ダミーゲートポリシリコン
【特許請求の範囲】
【請求項1】
ラテラル・バイポーラトランジスタを有する半導体装置であって、
前記ラテラル・バイポーラトランジスタは、
第1の導電層を構成する基板と、
前記第1の導電層上に配置され、前記第1の導電層から突出し、上面および前記上面と接触する少なくとも一つの側面を備える形状を有する活性領域と、
前記活性領域を囲む素子分離酸化膜に開口されたオープン領域と、
前記オープン領域上に形成されるポリシリコン膜と、
前記ポリシリコン膜から固相拡散されたエミッタ領域と、
前記素子分離酸化膜に形成されたダミーゲートポリシリコンと、を有し、
前記ダミーゲートポリシリコンによって前記ポリシリコン膜からの固相拡散される前記エミッタ領域の形状が制御されることを特徴とする半導体装置。
【請求項2】
前記基板に集積されたCMOSトランジスタをさらに備えることを特徴とする請求項1に記載の半導体装置。
【請求項3】
ラテラル・バイポーラトランジスタを有する半導体装置の製造方法であって、
前記ラテラル・バイポーラトランジスタを製造する工程は、
基板となる第1の導電層上に、当該第1の導電層から突出し、上面および前記上面と接触する少なくとも一つの側面を備える形状を有する活性領域を形成する工程と、
前記活性領域を囲む素子分離酸化膜にダミーゲートポリシリコンを形成する工程と、
前記ダミーゲートポリシリコンを形成した前記素子分離酸化膜にオープン領域を開口する工程と、
前記オープン領域上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜から固相拡散させることによってエミッタ領域を形成する工程と、を含み、
前記ダミーゲートポリシリコンによって前記ポリシリコン膜から固相拡散されるエミッタ領域の形状が制御されることを特徴とする半導体装置の製造方法。
【請求項1】
ラテラル・バイポーラトランジスタを有する半導体装置であって、
前記ラテラル・バイポーラトランジスタは、
第1の導電層を構成する基板と、
前記第1の導電層上に配置され、前記第1の導電層から突出し、上面および前記上面と接触する少なくとも一つの側面を備える形状を有する活性領域と、
前記活性領域を囲む素子分離酸化膜に開口されたオープン領域と、
前記オープン領域上に形成されるポリシリコン膜と、
前記ポリシリコン膜から固相拡散されたエミッタ領域と、
前記素子分離酸化膜に形成されたダミーゲートポリシリコンと、を有し、
前記ダミーゲートポリシリコンによって前記ポリシリコン膜からの固相拡散される前記エミッタ領域の形状が制御されることを特徴とする半導体装置。
【請求項2】
前記基板に集積されたCMOSトランジスタをさらに備えることを特徴とする請求項1に記載の半導体装置。
【請求項3】
ラテラル・バイポーラトランジスタを有する半導体装置の製造方法であって、
前記ラテラル・バイポーラトランジスタを製造する工程は、
基板となる第1の導電層上に、当該第1の導電層から突出し、上面および前記上面と接触する少なくとも一つの側面を備える形状を有する活性領域を形成する工程と、
前記活性領域を囲む素子分離酸化膜にダミーゲートポリシリコンを形成する工程と、
前記ダミーゲートポリシリコンを形成した前記素子分離酸化膜にオープン領域を開口する工程と、
前記オープン領域上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜から固相拡散させることによってエミッタ領域を形成する工程と、を含み、
前記ダミーゲートポリシリコンによって前記ポリシリコン膜から固相拡散されるエミッタ領域の形状が制御されることを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31(1)】
【図31(2)】
【図31(3)】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37(1)】
【図37(2)】
【図37(3)】
【図37(4)】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44(1)】
【図44(2)】
【図44(3)】
【図44(4)】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
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【図27】
【図28】
【図29】
【図30】
【図31(1)】
【図31(2)】
【図31(3)】
【図32】
【図33】
【図34】
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【図37(2)】
【図37(3)】
【図37(4)】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44(1)】
【図44(2)】
【図44(3)】
【図44(4)】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【公開番号】特開2013−38445(P2013−38445A)
【公開日】平成25年2月21日(2013.2.21)
【国際特許分類】
【出願番号】特願2012−223633(P2012−223633)
【出願日】平成24年10月5日(2012.10.5)
【分割の表示】特願2009−547080(P2009−547080)の分割
【原出願日】平成20年12月19日(2008.12.19)
【出願人】(303046277)旭化成エレクトロニクス株式会社 (840)
【Fターム(参考)】
【公開日】平成25年2月21日(2013.2.21)
【国際特許分類】
【出願日】平成24年10月5日(2012.10.5)
【分割の表示】特願2009−547080(P2009−547080)の分割
【原出願日】平成20年12月19日(2008.12.19)
【出願人】(303046277)旭化成エレクトロニクス株式会社 (840)
【Fターム(参考)】
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