【課題】断線等の問題を抑制しつつ逆メサの段差に配線を設けることができる半導体装置の製造方法を提供する。
【解決手段】エッチングにより半導体基板に逆メサ段差部を形成する。逆メサ段差部の下段における半導体基板の表面に、電極を設ける。逆メサ段差部内を埋めるように当該逆メサ段差部の高さよりも厚い絶縁膜を設ける。逆メサ段差部内に絶縁膜を残すように、絶縁膜積層工程で積層した絶縁膜に対してエッチバックを行う。電極に接続する配線を、逆メサ段差部に残された絶縁膜の上方に設ける。このとき、電極とのコンタクトをとる部分を対象にして、層間絶縁膜に対し開口を形成する。開口形成後、配線を、層間絶縁膜上であって逆メサ段差部の上方の領域に蒸着する。コンタクト開口を介して、配線が電極と接続する。 （もっと読む）

【課題】１本の棒状素子が破壊しても、他の棒状素子が正常に動作し、正常動作を続けるトランジスタ装置を提供する。
【解決手段】トランジスタ装置は、基板５と、この基板５上に配置された２本の棒状素子１とを有する。このため、一方の棒状素子１が破壊しても、他方の棒状素子１が正常に動作し、トランジスタ装置は、正常動作を続ける。 （もっと読む）

【課題】所望のブレークダウン電圧を確保し、大きな放電電流を流せるＥＳＤ保護特性の良好なＥＳＤ保護素子を実現する。
【解決手段】適切な不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３からなるＰＮ接合ダイオード３５と、Ｐ＋型拡散層６と繋がるＰ＋型引き出し層５ａをエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ型半導体基板１をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８とでＥＳＤ保護素子を構成する。Ｐ＋型埋め込み層３はアノード電極１０に接続され、Ｐ＋型拡散層６と、それと接続され、取り囲むＮ＋型拡散層７とはカソード電極９に接続される。カソード電極９に正の大きな静電気が印加されるとＰＮ接合ダイオード３５がブレークダウンし、そのときの放電電流Ｉ１によりＰ＋型引き出し層５ａよりＮ−型エピタキシャル層４の電位が下がり寄生ＰＮＰバイポーラトランジスタ３８がオンし、大きな放電電流Ｉ２が流れる。 （もっと読む）

【課題】所望のブレークダウン電圧が確保でき、大きな放電電流を流すことが可能なＥＳＤ保護特性のすぐれたＥＳＤ保護素子を実現する。
【解決手段】適切な不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３でＰＮ接合ダイオード３５を形成する。Ｐ＋型埋め込み層３はＰ＋型引き出し層５と一体となりＮ−型エピタキシャル層４を貫通させアノード電極１０と接続される。Ｐ＋型埋め込み層３等で囲まれたＮ−型エピタキシャル層４にＮ＋型拡散層７と該Ｎ＋型拡散層７と接続され、これを取り囲むＰ＋型拡散層６を形成する。Ｎ＋型拡散層７、Ｐ＋型拡散層６はカソード電極９に接続される。Ｐ＋型拡散層６をエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ＋型引き出し層５等をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８とＰＮ接合ダイオード３５でＥＳＤ保護素子を構成する。 （もっと読む）

【課題】所望のブレークダウン電圧を確保し、大きな放電電流を流せるＥＳＤ保護特性の良好なＥＳＤ保護素子を実現する。
【解決手段】適切な不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３で形成するＰＮ接合ダイオード３５と、Ｐ型拡散層６と接続するＰ＋型埋め込み層３ａをエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ＋型埋め込み層３をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８とでＥＳＤ保護素子を構築する。Ｐ＋型埋め込み層３はアノード電極１０に接続され、Ｐ＋型拡散層６と、それを取り囲むＮ＋型拡散層７はカソード電極９に接続される。カソード電極９に正の大きな静電気が印加されるとＰＮ接合ダイオード３５がブレークダウンし、その放電電流Ｉ１によりＰ＋型埋め込み層３よりＮ−型エピタキシャル層４の電位が下がり寄生ＰＮＰバイポーラトランジスタ３８がオンし大きな放電電流Ｉ２が流れる。 （もっと読む）

【課題】バイポーラトランジスタの形成領域において半導体層の下部に絶縁層を有する基板が用いられた半導体装置において、バイポーラトランジスタの電流増幅率を向上させる。
【解決手段】バイポーラトランジスタは、半導体層１ｃに形成されたコレクタ５、ベース７、エミッタ９、ベース用高濃度オーミック拡散層１１及びコレクタ用高濃度オーミック拡散層１３、並びに半導体層１ｃ上に形成されたゲート絶縁膜１５及びゲート電極１７を備えている。ベース７は、絶縁層１ｂに達する深さで形成され、上方から見てゲート電極１７と一部重複して形成され、ゲート電極１７下でコレクタ５に隣接して形成されている。ベース７は、ベース７側のゲート電極１７の端部からコレクタ５側に向かってＰ型不純物濃度が低くなる濃度傾斜をもっている。 （もっと読む）

【課題】ヘテロ構造のｐｎ接合において、電子が妨げられることなく注入されるようにする。
【解決手段】Ｇａを含む窒化物半導体からなるｎ型の窒化物半導体層１０１と、窒化物半導体層１０１に接合して形成されたｐ型のシリコンからなるｐ型シリコン層１０２とを少なくとも備える。窒化物半導体層１０１とｐ型シリコン層１０２とは、接合界面１０３により接合している。 （もっと読む）

【課題】エミッタ層からコレクタ層を経由してベース層へ移動する電荷の移動を阻止し、エミッタ層からコレクタ層を経由してベース層に注入される電荷を無くすことで、コレクタ層における欠陥の成長を防止することが可能な炭化珪素半導体装置を提供する。
【解決手段】本発明の炭化珪素半導体装置は、炭化珪素半導体基板により構成された炭化珪素半導体装置であり、第１の導電型のコレクタ層１０２と、コレクタ層の上部に設けられた第２の導電型のベース層１０４と、ベース層の一部として設けられたベース電極１０５と、ベース層上に設けられベース電極と離間して設けられたエミッタ層１０７と、ベース電極からエミッタ層に対して移動する電荷の経路において、コレクタ層内に設けられた、コレクタ層内における電荷の経路を遮断する絶縁体層１１２とを有する。 （もっと読む）

【課題】ラテラル・バイポーラトランジスタを有する半導体装置であって、エミッタポリシリコンに対する良好なコンタクトを得ることができる半導体装置及びその半導体装置の製造方法を提供する。
【解決手段】ラテラル・バイポーラトランジスタを有する半導体装置であって、ラテラル・バイポーラトランジスタは、第１の導電層を構成する基板と、第１の導電層上に配置されたｎ−ｈｉｌｌ層３１２と、ｎ−ｈｉｌｌ層３１２を囲む素子分離酸化膜３２０に開口されたオープン領域と、オープン領域上に形成されるポリシリコン膜９１０と、ポリシリコン膜９１０から固相拡散されたエミッタ領域と、素子分離酸化膜３２０に形成されたダミーゲートポリシリコン７０６と、を有し、ダミーゲートポリシリコン７０６によってポリシリコン膜９１０からの固相拡散されるエミッタ領域の形状が制御される。 （もっと読む）

【課題】半導体ウエハに厚みばらつきがある前提で、コストアップをすることなく高品質の半導体素子を提供すること。
【解決手段】第１導電型の活性層の下に第１導電型の埋込拡散層を有する半導体基板を準備するステップと、活性層と埋込拡散層の総厚を測定し、測定した総厚から前記活性層の厚さを求めるステップと、活性層に、埋込拡散層との間で電流が流れる第１導電型のコレクタ領域をイオン注入によって形成するステップと、活性層に、埋込拡散層との間で電流が流れる第２導電型のベース領域をイオン注入によって形成するステップと、ベース領域内に、ベース領域との間で電流が流れる第１導電型のエミッタ領域をイオン注入によって形成するステップとを備え、ベース領域を形成するステップは、活性層の厚さに応じてイオン加速エネルギーを変化させるステップであることを特徴とする。 （もっと読む）

【課題】ラテラル・バイポーラトランジスタを有する半導体装置であって、エミッタ、コレクタ間の耐圧をより高めることができる半導体装置を提供する。
【解決手段】ＨＣＢＴ１００は、第１の導電層を構成する基板１と、ｎ−ｈｉｌｌ層１１と、素子分離酸化膜６とを備え、ｎ−ｈｉｌｌ層１１は第２の導電層と第３の導電層を含み、第３の導電層は第４の導電層を含み、第４の導電層はエミッタ電極３１Ａと接続し、コレクタ電極３１Ｂをさらに備え、ｎ−ｈｉｌｌ層１１はコレクタ電極３１Ｂと電気的に接続し、少なくとも２つのコレクタ電極３１Ｂを備え、ｎ−ｈｉｌｌ層１１はコレクタ電極３１Ｂと電気的に接続し、少なくとも２つのコレクタ電極３１Ｂは、コレクタ電極３１Ｂ同士を結ぶ直線と、ｎ−ｈｉｌｌ層１１に備わる少なくとも一つの側面の２つの対向する位置を結ぶ直線とが直交する位置にあることを特徴とする。 （もっと読む）

【課題】表面欠陥の発生を低減できて積層欠陥の発生を抑制でき、オン電圧ドリフトを抑制できるＳｉＣバイポーラ半導体素子を提供する。
【解決手段】このＳｉＣ ｐｉｎダイオード２０は、六方晶構造の炭化珪素半導体で作製され、メサ状の半導体層３１が六角柱形状で６つの側面(メサ面)３１Ａをすべて{０ｍ−ｍ０}面(ｍ,ｎは整数)とした。これにより、メサ面３１Ａに対する〈１１−２０〉方向のバーガーズベクトルＢＶ１,ＢＶ２の角度θ１,θ２(図４)が、{１１−２０}面の素子表面(メサ面)に対するバーガーズベクトルＢＶ１０１,ＢＶ１０２の角度θ１０１,θ１０２(図１２)に比べて小さくなると共に表面欠陥が発生するのに必要なバーガーズベクトルＢＶ１,ＢＶ２の長さが長くなる。これにより、メサ面３１Ａに表面欠陥ＳＤが入り難くなり、メサ状の半導体層３１の各メサ面３１Ａでの表面欠陥を低減できて、積層欠陥の発生を抑制できる。 （もっと読む）

【課題】少工数で製造可能で且つ高い耐圧性能を有する半導体装置を提供する。
【解決手段】素子形成領域と、素子形成領域を外部領域から絶縁分離するべく素子形成領域表面から基板表面までの深さで素子形成領域側面を包囲するよう形成された第１絶縁トレンチ領域１０ａとを備える半導体装置であって、素子形成領域は、埋め込みコレクタ領域と、コレクタ耐圧領域４と、ベース領域５と、表面コレクタ領域８ｂと、エミッタ領域８ａと、ベース領域と表面コレクタ領域との間におけるキャリアの直線的な移動を遮るよう、当該領域間において素子形成領域表面から基板表面にまでの深さで形成される第２絶縁トレンチ領域１０ｂとを備え、半導体装置を平面視した際、第２絶縁トレンチと第１絶縁トレンチ領域との間には、キャリアが第２絶縁トレンチを迂回してベース領域と表面コレクタ領域との間を移動するためのキャリア迂回領域１２ａ，１２ｂが形成される。 （もっと読む）

【課題】半導体装置の熱抵抗を低減すること、および小型化できる技術を提供する。
【解決手段】複数の単位トランジスタＱを有する半導体装置であって、半導体装置は、単位トランジスタＱを第１の個数（７個）有するトランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆと、単位トランジスタＱを第２の個数（４個）有するトランジスタ形成領域３ｃ、３ｄとを有し、トランジスタ形成領域３ｃ、３ｄは、トランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆの間に配置され、第１の個数は、第２の個数よりも多い。そして、単位トランジスタは、コレクタ層と、ベース層と、エミッタ層とを備えており、エミッタ層上には、エミッタ層と電気的に接続されたエミッタメサ層が形成され、このエミッタメサ層上に、エミッタ層と電気的に接続されたバラスト抵抗層が形成されている。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】複数の発光点を並行して点灯させうる発光チップ等を提供する。
【解決手段】発光チップＣ１（Ｃ）は、基板８０上に列状に配列された発光サイリスタＬ１、Ｌ２、Ｌ３、…から構成される発光サイリスタ列、転送サイリスタＴ１、Ｔ２、Ｔ３、…から構成される転送サイリスタ列、許可ダイオードＤｅ１、Ｄｅ２、Ｄｅ３、…から構成される許可ダイオード列、ダイオードスイッチＤｓ１、Ｄｓ２、Ｄｓ３、…から構成されるダイオードスイッチ列を備える。さらに、第１許可信号φＥ１に対して、反転した第２許可信号φＥ２を設定する許可信号設定部１７０、および転送サイリスタ列を駆動する第１転送信号φ１または第２転送信号φ２に応じて、第１点灯信号φＩ１または第２点灯信号φの電位を設定する点灯信号設定部１６０を備える。 （もっと読む）

【課題】結晶欠陥による接合リークを防止しながら、バイポーラトランジスタの面積を縮小し、コレクタ容量の低減によってトランジスタ特性を向上できるようにした半導体装置及びその製造方法を提供する。
【解決手段】活性領域１からＳＴＩ４上にかけて連続して形成したＳｉＧｅ膜は、半導体基板３上ではＳｉＧｅエピ膜６となり、ＳＴＩ４上ではＳｉＧｅポリ膜７となる。半導体基板３とＳＴＩ４の境界はＳｉＧｅ−ＨＢＴ形成工程以前の洗浄工程によって段差１５が生じており、ＳｉＧｅエピ膜６及び半導体基板３には、上記境界を基点とした結晶欠陥が応力によって発生する可能性がある。この境界に第１のＰ型不純物層８及び第２のＰ型不純物層９を設けることで、結晶欠陥をこれらＰ型不純物層８、９に内包し、接合リークの発生を抑制する。 （もっと読む）

【課題】なだれ増倍を利用して電流を直接増幅することが可能であると共に、リニアモード動作において、高感度と応答速度の速さとを両立させることができる電流増幅素子を提供する。
【解決手段】電流増幅素子は、半導体基板の表面に平面視が円形となるように中心軸の周りに対称に形成されたｎ型半導体ウエル（ｎ−ウエル）１０４、ｎ−ウエル内に同心円状に形成されたｐ型半導体領域１１２、ｐ型半導体領域内に同心円状に形成されたｎ型半導体領域１１２、及び順バイアス電圧と逆バイアス電圧とを印加するための複数の電極を備えている。ｎ−ウエルの内側の面は、中心軸から予め定めた距離の範囲内では基板裏面に向って半径が小さくなると共に、範囲より外側では基板裏面に向って半径が大きくなるように形成されている。 （もっと読む）

【課題】ＨＢＴによる段差を低減し、接合面積をより小さくできるようにする。
【解決手段】半絶縁性のＩｎＰからなる基板１０１の上に形成されたアンドープＩｎＰからなる第１半導体層１０２と、第１半導体層１０２の上に接して形成された第１導電型のＩｎＰからなるエミッタ層１０３と、第１半導体層１０２の上に接して形成された第２導電型のＩｎＧａＡｓからなるベース層１０６と、第１半導体層１０２の上に接して形成されたＩｎＧａＡｓからなるコレクタ層１０７とを少なくとも備える。加えて、エミッタ層１０３，ベース層１０６，およびコレクタ層１０７は、これらの順に第１半導体層１０２の平面上で配列して接続されている。 （もっと読む）

【課題】簡潔な方法で、ＳｅＯＩ基板上の半導体デバイスの半導体領域に接続するラインを提供すること。
【解決手段】第１の側面によると、本発明は埋め込み絶縁層（３、ＢＯＸ）によってベース基板（２）から隔離された半導体材料の薄い層（１）を含むＳｅＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上に作製された半導体デバイスに関し、デバイスは、薄い層内に第１の伝導領域（１、Ｄ１、Ｓ、Ｅ）と、ベース基板内に第２の伝導領域（５、ＢＬ、ＳＬ、ＩＬ）とを含み、接触（Ｉ１、Ｉ２、Ｉ_Ｎ、Ｉ_Ｐ）は絶縁層を貫通して第１の領域と第２の領域を接続する。第２の側面によると、本発明は第１の側面に関する半導体デバイスの製作プロセスに関する。 （もっと読む）