電流増幅素子
【課題】なだれ増倍を利用して電流を直接増幅することが可能であると共に、リニアモード動作において、高感度と応答速度の速さとを両立させることができる電流増幅素子を提供する。
【解決手段】電流増幅素子は、半導体基板の表面に平面視が円形となるように中心軸の周りに対称に形成されたｎ型半導体ウエル（ｎ−ウエル）１０４、ｎ−ウエル内に同心円状に形成されたｐ型半導体領域１１２、ｐ型半導体領域内に同心円状に形成されたｎ型半導体領域１１２、及び順バイアス電圧と逆バイアス電圧とを印加するための複数の電極を備えている。ｎ−ウエルの内側の面は、中心軸から予め定めた距離の範囲内では基板裏面に向って半径が小さくなると共に、範囲より外側では基板裏面に向って半径が大きくなるように形成されている。
【解決手段】電流増幅素子は、半導体基板の表面に平面視が円形となるように中心軸の周りに対称に形成されたｎ型半導体ウエル（ｎ−ウエル）１０４、ｎ−ウエル内に同心円状に形成されたｐ型半導体領域１１２、ｐ型半導体領域内に同心円状に形成されたｎ型半導体領域１１２、及び順バイアス電圧と逆バイアス電圧とを印加するための複数の電極を備えている。ｎ−ウエルの内側の面は、中心軸から予め定めた距離の範囲内では基板裏面に向って半径が小さくなると共に、範囲より外側では基板裏面に向って半径が大きくなるように形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流増幅素子に関する。
【背景技術】
【０００２】
従来、電流出力を増幅する回路としては、ＦＥＴ（電界効果トランジスタ）等のトランジスタを用いて増幅を行う増幅回路が知られている。これらの増幅回路では、信号を増幅する際には、抵抗によって発生する熱雑音が不可避であり、熱雑音が信号対雑音比（ＳＮＲ、またはＳ／Ｎ）を劣化させる主要因になっていた。
【０００３】
例えば、フォトダイオード用の電流-電圧（Ｉ-Ｖ）変換回路としては、一般に、抵抗とオペアンプとを備えたトランスインピーダンス回路が用いられている。トランスインピーダンス回路は、抵抗Ｒの値が周波数特性に影響を与え難く、高速応答が可能であるという特性を有する。これらの特性は、フォトダイオードで発生した光電流の検出に適している（非特許文献１、２）。
【０００４】
しかしながら、フォトダイオードで発生した信号が、ナノアンペア（ｎＡ）オーダの微弱信号である場合には、抵抗によって発生する熱雑音が無視できないほど大きな雑音となり、Ｓ／Ｎを顕著に劣化させる。前段で発生した雑音は後段に設けられた回路では除去することが難しく、Ｓ／Ｎの改善は困難である。周波数帯域を狭くすることでＳ／Ｎの改善を図る方法はあるが、広帯域が必要とされる用途には用いることができない。
【０００５】
微弱電流を検出する系で熱雑音を低減するために、アバランシェフォトダイオード（ＡＰＤ）が用いられている。例えば、０．８μｍ〜０．９μｍの短波長帯では、シリコン（Ｓｉ）を用いたＳｉ−ＡＰＤが用いられている。また、光通信等で用いられる１．０μｍ〜１．７μｍの長波長帯では、Ｓｉ−ＡＰＤは使用できず、ゲルマニウム（Ｇｅ）を用いたＧｅ−ＡＰＤ等が用いられている。このＡＰＤは、アバランシェ効果による電流増倍作用（なだれ増倍）により、抵抗を用いずに電流を直接増幅することで、熱雑音を低減している。
【０００６】
一方、従来、究極の微弱電流として単一電子を検出する検出素子として、シングルエレクトロンバイポーラアバランシェトランジスタ（ＳＥＢＡＴ）が知られている（非特許文献３）。図４（Ａ）〜（Ｃ）はＳＥＢＡＴの構成及び駆動方法を示す概略図である。図示したように、ＳＥＢＡＴでは、トランジスタのエミッタ−ベース（Ｅ-Ｂ）間に順バイアス電圧を印加すると共に、コレクタ−ベース（Ｃ-Ｂ）間にブレークダウン電圧より高い逆バイアス電圧を印加する。エミッタから注入された電子は、逆バイアスにより発生した高電界により加速度的に増倍される。即ち、アバランシェ効果が発生する。
【０００７】
アバランシェ効果は、Ｃ-Ｂ間の電圧ＶＣＢがＶＣＣ以上になると、アバランシェクエンチ回路として設けられた抵抗ＲＱによって迅速に停止されるが、このアバランシェ効果の発生をトリガとして、エミッタから単一電子が注入される。コレクタ側では、注入された単一電子の検出に対応して電圧パルスが生成される。従って、ＳＥＢＡＴはガイガーモード動作となり、単一電子を検出するデジタルカウンタとして機能する。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】松井邦彦著「ＯＰアンプ活用１００の実践ノウハウ」ＣＱ出版社
【非特許文献２】アナログデバイセズ著「ＯＰアンプによる信号処理の応用技術」ＣＱ出版社
【非特許文献３】Marc Lany, et al.,“ELECTRONCOUNTING AT ROOM TEMPERATURE IN AN AVALANCHE BIPOLAR TRANSISTOR”APPLIED PHYSICS LETTERS, 92, 022111 (2008).
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、「なだれ増倍」は制御が難しく、「なだれ増倍」を利用した電流増幅素子は、高い電流増幅率（利得）を得ようとすると、増幅過程での過剰雑音が大きくなってＳ／Ｎが低下するという問題がある。例えばＳＥＢＡＴでは、アバランシェクエンチ回路を設けて「なだれ増倍」の暴走を回避している。このためＳＥＢＡＴはガイガーモード動作となり、リニアモード動作において電流増幅率（検出感度）を向上させるものではない。換言すれば、ＳＥＢＡＴは、単一電子を検出するデジタルカウンタであるために、過剰雑音の問題がなく高感度であるが、積算時間が必要で応答速度が遅く、電流量の評価には適していないという問題がある。例えばパルス波形の物理現象を捉える高感度計測器としては不適である。
【００１０】
本発明は、上記問題を解決すべく成されたものであり、本発明の目的は、なだれ増倍を利用して電流を直接増幅することが可能であると共に、リニアモード動作において、高い感度（高いＳ／Ｎ）と応答速度の速さとを両立させることができる電流増幅素子を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために各請求項に記載の発明は、下記の構成を備えたことを特徴としている。
【００１２】
請求項１の発明は、半導体基板の表面に平面視が円形となるように中心軸の周りに対称に形成されたｎ型半導体ウエルと、前記ｎ型半導体ウエル内に形成され、平面視が前記ｎ型半導体ウエルより半径の小さい同心円となるように前記中心軸の周りに対称に形成されたｐ型半導体領域と、前記ｐ型半導体領域内に形成され、平面視が前記ｐ型半導体領域より半径の小さい同心円となるように前記中心軸の周りに対称に形成されたｎ型半導体領域と、前記ｎ型半導体領域にオーミック接合された電子注入電極と、前記ｎ型半導体ウエルにオーミック接合された電子収集電極と、前記ｐ型半導体領域にオーミック接合されたホール収集電極であって、リニアモードでなだれ増倍動作を行うように、前記電子注入電極との間に順バイアス電圧を印加すると共に、前記電子収集電極との間にブレークダウン電圧より大きな逆バイアス電圧を印加するホール収集電極と、を備え、前記ｎ型半導体ウエルの前記中心軸に対向する内側の面は、前記中心軸から予め定めた距離の範囲内では前記半導体基板の裏面に向って半径が小さくなると共に、前記範囲より外側では前記半導体基板の裏面に向って半径が大きくなる、電流増幅素子である。
【００１３】
請求項２の発明は、前記電子収集電極に流入する電流の前記電子注入電極から流出する電流に対する比で表される電流増幅率が前記逆バイアス電圧に対して単調増加するように、前記なだれ増倍動作を行う請求項１に記載の電流増幅素子である。
【００１４】
請求項３の発明は、前記ホール収集電極より外側の半導体基板の表面に、前記ｐ型半導体領域よりも不純物濃度の低いｐ−型半導体領域を形成した請求項１又は請求項２に記載の電流増幅素子である。
【００１５】
請求項４の発明は、前記ホール収集電極より外側の半導体基板の表面に、前記ｎ型半導体ウエルよりも不純物濃度の低いｎ−型半導体領域を形成した請求項１又は請求項２に記載の電流増幅素子である。
【００１６】
請求項５の発明は、前記半導体基板が、シリコン、窒化ガリウム、窒化アルミニウム、窒化アルミニウムガリウム、炭化ケイ素、及び結晶性炭素からなる群から選択された少なくとも１種からなる請求項１から請求項４までのいずれか１項に記載の電流増幅素子である。
【発明の効果】
【００１７】
各請求項に記載の発明によれば、以下の効果を奏する。
【００１８】
請求項１に記載の電流増幅素子によれば、なだれ増倍を利用して電流を直接増幅することが可能であると共に、リニアモード動作において、高い感度（高いＳ／Ｎ）と応答速度の速さとを両立させることができる。
【００１９】
請求項２に記載の電流増幅素子によれば、なだれ増倍が維持されるリニアモード動作を継続することが可能になる。
【００２０】
請求項３に記載の電流増幅素子によれば、表面近傍でのなだれ発生を一層抑制して雑音を排除し更に高い感度を得ることができる。
【００２１】
請求項４に記載の電流増幅素子によれば、表面近傍でのなだれ発生を一層抑制して雑音を排除し更に高い感度を得ることができる。
【００２２】
請求項５に記載の電流増幅素子によれば、バイアス電圧に対する耐久性を向上させることができる。
【図面の簡単な説明】
【００２３】
【図１】（Ａ）は本発明の実施の形態に係る電流増幅素子の模式的な構造を示す概略断面図である。（Ｂ）は（Ａ）に示す電流増幅素子を表す回路記号である。
【図２】（Ａ）及び（Ｂ）は電流増幅素子の増幅原理を説明する概念図である。
【図３】（Ａ）及び（Ｂ）は電流増幅素子がリニアモード動作する原理を説明する図である。
【図４】（Ａ）〜（Ｃ）はＳＥＢＡＴの構成及び駆動方法を示す概略図である。
【図５】本発明の電流増幅素子を用いた電流増幅回路の構成を示す回路図である。
【図６】（Ａ）は過剰雑音係数の有効電離衝突係数比への依存性を示すグラフである。（Ｂ）はＬＡＴの雑音を評価するための計算モデルを表す概略図である。
【図７】本発明の実施の形態に係る電流増幅素子の斜視図であり、一部を切り欠いて部分的な断面構造を示す図である。
【図８】（Ａ）は図７に示す電流増幅素子を表面側から見た場合の平面図であり、（Ｂ）は（Ａ）のＸ-Ｘ線で切断し矢印方向から見た場合の構造を示す概略断面図である。
【図９】図８（Ｂ）に示す電流増幅素子の一部を拡大して図示する部分断面図である。
【図１０】図９に示す電流増幅素子のポテンシャル分布を示す模式図である。
【図１１】図９に示す電流増幅素子のなだれ増倍の発生分布を示す模式図である。
【図１２】図９に示す電流増幅素子の電流増幅の様子を説明する概念図である。
【図１３】本発明の電流増幅素子の好適な構造を示す概略断面図である。
【図１４】本発明の電流増幅素子を製造する製造工程の一部を示す図である。
【図１５】本発明の電流増幅素子を製造する製造工程の一部を示す図である。
【図１６】本発明の電流増幅素子を製造する製造工程の一部を示す図である。
【図１７】本発明の電流増幅素子を製造する製造工程の一部を示す図である。
【図１８】本発明の電流増幅素子を製造する製造工程の一部を示す図である。
【図１９】本発明の電流増幅素子を製造する製造工程の一部を示す図である。
【図２０】図９に示す電流増幅素子構造でのポテンシャル分布のシミュレーション結果を示す図である。
【図２１】図９に示す電流増幅素子構造でのなだれ増倍の発生分布のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
【００２５】
（電流増幅素子の基本的な構造）
まず、本発明の実施の形態に係る電流増幅素子の基本的な構造について説明する。図１（Ａ）は本実施の形態に係る電流増幅素子の模式的な構造を示す概略断面図である。図１（Ｂ）は図１（Ａ）に示す電流増幅素子を表す回路記号である。本実施の形態に係る電流増幅素子は、リニアモードで動作するｎｐｎ型のアバランシェバイポーラトランジスタである。以下では、適宜、リニアモード・アバランシェ・トランジスタを「ＬＡＴ」と略称する。
【００２６】
図１（Ａ）に示すように、電流増幅素子（ＬＡＴ）１０は、ｐ型シリコン半導体層１２を備えている。以下の説明では、ｐ型シリコン半導体層１２の図面上側の面を「表（おもて）面」又は「主面」と称し、図面下側の面を「裏面」と称する。また、「表面近傍（又は裏面近傍）」とは、表面（又は裏面）から所定深さまでの領域である。例えば、ｐ型シリコン半導体層１２として、約３００μｍの厚さのシリコンウェハを用いる場合には、約１μｍ以下の深さまでの領域である。
【００２７】
ｐ型シリコン半導体層１２の表面近傍には、リン（Ｐ）や砒素（Ａｓ）等のｎ型不純物を低濃度で拡散させた領域であるｎ型拡散領域１４とｎ型拡散領域１６とが形成されている。これらｎ型拡散領域１４、１６とｐ型シリコン半導体層１２との間にｐｎ接合が形成されている。ｎ型拡散領域１４とｎ型拡散領域１６とは、ｐ型シリコン半導体層１２の主面に沿った方向（面方向）に離間して配置されている。一方、ｐ型シリコン半導体層１２の裏面近傍には、ホウ素（Ｂ）ガリウム（Ｇａ）等のｐ型不純物を高濃度で拡散させた領域であるｐ＋型拡散領域１８が層状に形成されている。
【００２８】
ｎ型拡散領域１４の表面には、電子収集電極（コレクタ電極）２０が形成されている。一方、ｎ型拡散領域１６の表面には、電子注入電極（エミッタ電極）２２が形成されている。ｐ＋型拡散領域１８の露出した表面には、ホール収集電極（ベース電極）２４が形成されている。電子収集電極２０、電子注入電極２２、及びホール収集電極２４の各々は、シリコン半導体に対しオーミック接合されたオーミック電極とされている。電子収集電極２０、電子注入電極２２、及びホール収集電極２４の各々は、例えば、アルミニウム等の金属膜で形成することができる。
【００２９】
なお、図１（Ｂ）に回路記号で図示したように、本実施の形態に係る電流増幅素子は「ｎｐｎ型のアバランシェバイポーラトランジスタ」である。従って、以下の説明では、括弧内に併記した通り、電子収集電極２０を「コレクタ電極２０」、電子注入電極２２を「エミッタ電極２２」、ホール収集電極２４を「ベース電極２４」と称する。コレクタ電極２０に流入する電流がコレクタ電流Ｉｃであり、エミッタ電極２２から流出する電流がエミッタ電流Ｉｅである。後述する通り、コレクタ電流Ｉｃがエミッタ電流Ｉｅに対して増幅される。
【００３０】
また、図１（Ａ）及び（Ｂ）に図示したように、コレクタ電極２０には「Ｃ」、エミッタ電極２２には「Ｅ」、ベース電極２４には「Ｂ」の記号を併記する。または、コレクタ電極Ｃというように、各電極を各記号で略記する。また、コレクタ電極２０、エミッタ電極２２、及びベース電極２４の各々からは、接続端子が引き出されている。しかしながら、接続端子と電極とを区別する必要が無い場合には、対応する接続端子も含めて、各電極をコレクタ電極２０、エミッタ電極２２及びベース電極２４と称する。
【００３１】
本実施の形態に係る電流増幅素子１０は、エミッタ電極２２をオーミック接合すると共に、ｐ型シリコン半導体層１２とｎ型拡散領域１６との間のｐｎ接合を介して電子を注入するので、キャリアの注入にショットキー電極を用いるデバイスと比較して、再現性・信頼性に優れており、製品化等の実用的な用途にも用いることができる。また、ＣＭＯＳ製造工程により製造可能であるため、ＣＭＯＳ回路との併設が容易になる。
【００３２】
なお、電流増幅素子１０を、シリコン（Ｓｉ）半導体より高耐圧の半導体材料で構成することで、耐電圧を更に向上させて、更に高い電流増幅率を得ることができる。半導体材料は、単結晶半導体でもよく、化合物半導体でもよい。このような半導体材料としては、例えば、シリコンの外に、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、炭化ケイ素（ＳｉＣ）、結晶性炭素（Ｃ）などが挙げられる。
【００３３】
（電流増幅素子の増幅原理）
図２（Ａ）及び（Ｂ）は本実施の形態に係る電流増幅素子の増幅原理を説明する概念図である。電流増幅素子１０のｐｎ接合は整流特性を示すｐｎダイオードである。図２（Ａ）に示すように、コレクタ電極２０とベース電極２４との間に逆バイアス電圧を印加し、エミッタ電極２２とベース電極２４との間に順バイアス電圧を印加する。逆バイアス電圧は、後述する「なだれ増倍」を誘起するために、上記ｐｎダイオードの一次降伏電圧（ブレークダウン電圧）以上とする。その結果、逆バイアス電圧は、順バイアス電圧に比べて十分に高い電圧となる。
【００３４】
ｐｎ接合に逆バイアス電圧が印加されることで、ｐ型シリコン半導体層１２のｐ型領域には高電界が発生している。複数の点線は、この電界の電位分布を表す等電位線である。図２（Ｂ）に示すように、エミッタ電極２２下のｎ型拡散領域１６の周囲に拡がるように空乏層２６が形成されている。エミッタ電極２２から注入された電子は、ｐ型シリコン半導体層１２とｎ型拡散領域１６との間のｐｎ接合を介して、ｐ型シリコン半導体層１２のｐ型領域に注入される。当初、エミッタ電極２２から注入された電子の大半は、順バイアスに従ってベース電極２４の方向に向かう。
【００３５】
しかしながら、エミッタ電極２２から注入された電子の一部は、高電界が発生している領域に捉えられ、高電界により加速される。一部の電子は、電界が発生している領域に捉えられ、電界により加速される。このとき、キャリアの得るエネルギーが禁制帯幅エネルギー程度になるように、十分な高電界が発生していると、一部の電子は格子点に衝突して一対のキャリア（電子とホール）を生成する。この現象は衝突電離（インパクトイオン化）と称される。
【００３６】
このようにして生成されたキャリアの各々は、更に別の格子点に衝突して別のキャリアを生成する。上記の衝突電離の繰り返しによりキャリアの数は加速度的に増大する。キャリアが加速度的に増大する様子は、キャリアの「なだれ」といえることから、この現象は「なだれ増倍」と称される。このなだれ増倍によって、電子とホールとが増倍される。また、「なだれ増倍」に起因する降伏は、「なだれ降伏（アバランシェ・ブレークダウン）」と称される。
【００３７】
特に、シリコン半導体では、電子の衝突で主に電子が電離するので、雑音の少ないなだれ増倍が可能である。本実施の形態に係る電流増幅素子１０は、このなだれ増倍を利用して電流を直接増幅することができるため、抵抗を含む従来の電流増幅素子と比較して、熱雑音の影響を受けることなくＳ／Ｎを向上させることが可能となる。
【００３８】
増倍された電子はコレクタ電極２０から取り出され、増倍されたホールはベース電極２４から取り出される。ベース電極２４からはベース電流Ｉｂが流出する。上記のなだれ増倍により、エミッタ電極２２に注入された電子に比べ、コレクタ電極２０からは増倍された多数の電子が取り出される。即ち、コレクタ電極２０に流入するコレクタ電流Ｉｃは、エミッタ電極２２から流出するエミッタ電流Ｉｅよりも大きくなる。電流増幅素子１０の電流増幅率は、下記式で定義することができる。
【００３９】
電流増幅率＝コレクタ電流Ｉｃ÷エミッタ電流Ｉｅ
【００４０】
また、ベース電流Ｉｂ、エミッタ電流Ｉｅ、及びコレクタ電流Ｉｃの間には、下記の関係が成立する。
【００４１】
ベース電流Ｉｂ＝エミッタ電流Ｉｅ＋コレクタ電流Ｉｃ
【００４２】
ここでバイアス電圧を印加するための回路構成の一例を説明する。図２（Ａ）に示すように、エミッタ電極２２とベース電極２４との間に順バイアス電圧を印加する場合には、エミッタ電極２２の端子を、負荷抵抗Ｒｅを介して直流電源３０のアノード側に接続し且つ直流電源３０のカソード側を接地する。同時に、ベース電極２４の端子を接地して、直流電源３０のカソード側と同電位にする。これにより、エミッタ電極２２の端子電位を−Ｖとする。
【００４３】
一方、コレクタ電極２０とベース電極２４との間に逆バイアス電圧を印加する場合には、コレクタ電極２０の端子を、負荷抵抗Ｒｃを介して高圧電源２８のカソード側に接続し且つ高圧電源２８のアノード側を接地する。同時に、ベース電極２４の端子を接地して、高圧電源２８のアノード側と同電位にする。これにより、コレクタ電極２０の端子電位を＋Ｖとする。
【００４４】
本実施の形態では、コレクタ電極２０の端子電位とエミッタ電極２２の端子電位との電位差２Ｖが、５０[Ｖ（ボルト）]以上になるように、高電圧の逆バイアス電圧を印加する。例えば、高圧電源２８による印加電圧を７０Ｖ（＋Ｖ＝＋７０Ｖ）とし、直流電源３０による印加電圧を２．１Ｖ（−Ｖ＝−２．１Ｖ）とすることができる。
【００４５】
なお、電流増幅素子１０の素子構造は、ドレイン電極とゲート電極との間（ＧＤ間）にｐｎ接合が形成されると共に、ソース電極とゲート電極との間（ＧＳ間）にｐｎ接合が形成された「Ｎチャンネル接合型ＦＥＴ」と類似している。しかしながら、接合型ＦＥＴは、ＧＤ間及びＧＳ間の両方に逆バイアス電圧を印加する素子である。即ち、ゲート電極に負電圧ＶＧを印加して、負電圧ＶＧに応じてゲート電極下のチャネルに流れる電流量を増減しているだけである。ドレイン電極に流入するドレイン電流ＩＤを、ソース電極から流出するソース電流ＩＳに対して増幅するような、電流増幅機能は備えていない。
【００４６】
これに対し、本実施の形態に係る電流増幅素子１０は、コレクタ電極２０とベース電極２４との間（ＣＢ間）に「逆バイアス電圧（高電圧）」を印加し、エミッタ電極２２とベース電極２４との間（ＥＢ間）に「順バイアス電圧」を印加することで、コレクタ電極２０に流入するコレクタ電流Ｉｃを、エミッタ電極２２から流出するエミッタ電流Ｉｅに対して増幅するものであり、動作及び駆動方法が接合型ＦＥＴとは全く異なっている。
【００４７】
（電流増幅素子のリニアモード動作）
図３（Ａ）及び（Ｂ）は本実施の形態に係る電流増幅素子がリニアモード動作する原理を説明する図である。ここでは、図３（Ａ）に示すように、トランジスタである電流増幅素子１０に関し、ベース電極（Ｂ）の端子を接地して、コレクタ電極（Ｃ）とベース電極（Ｂ）との間に逆バイアス電圧Ｖｃｂを印加する。即ち、コレクタ電極とベース電極との間の電圧（Ｃ-Ｂ間電圧）がＶｃｂである。また、ベース電流Ｉｂ、エミッタ電流Ｉｅ、及びコレクタ電流Ｉｃの流れる方向を、矢印で図示した方向とする。
【００４８】
上述した通り、電流増幅率は、コレクタ電流Ｉｃのエミッタ電流Ｉｅに対する比率（Ｉｃ／Ｉｅ）であり、一般に「利得（Ｇａｉｎ）」と呼ばれる。これに対し、コレクタ電流Ｉｃのベース電流Ｉｂに対する比率（Ｉｃ／Ｉｂ）は、一般に「直流電流増幅率（ｈｆｅ）と呼ばれ、「利得（Ｇａｉｎ）」とは区別される。図３（Ｂ）は、本実施の形態に係る電流増幅素子１０について、Ｃ−Ｂ間電圧Ｖｃｂに対する「利得（Ｇａｉｎ）」及び「直流電流増幅率（ｈｆｅ）」の挙動を図示したグラフである。換言すれば、本実施の形態に係る電流増幅素子１０は、印加するバイアス電圧や回路構成を含めて、Ｖｃｂに対し図示した挙動を示すように設計されている。
【００４９】
ｈｆｅは、Ｖｃｂがブレークダウン電圧（図では約１０Ｖ）の前後において、急激に増加した後に急激に減少する「異常変化」を示す。Ｖｃｂがブレークダウン電圧を超えると、ｈｆｅは略一定に保たれる。これに対し、電流増幅率、即ち、Ｇａｉｎは、「なだれ増倍」が暴走し始める電圧（図では約３０Ｖ）までは単調に増加し、暴走が開始すると急激に減少する。
【００５０】
一方、ＧａｉｎがＶｃｂに対し単調に増加する範囲では、電流増幅素子１０はリニアモードで動作しており、ＶｃｂによりＧａｉｎを制御することが可能である。従って、Ｖｃｂがブレークダウン電圧を超えた後も「なだれ増倍」を持続させることができ、リニアモード動作において電流増幅を行うことが可能になる。即ち、線形増幅領域（リニアモード）で動作するアバランシェ・トランジスタが、リニアモード・アバランシェ・トランジスタ（ＬＡＴ）である。
【００５１】
本実施の形態に係る電流増幅素子１０は、リニアモード動作が可能である点に特徴がある。この点で、図４（Ａ）〜（Ｃ）に示すように、ガイガーモード動作しかできないＳＥＢＡＴとは相違している。ＳＥＢＡＴでは、Ｖｃｂがブレークダウン電圧を超えると「なだれ増倍」が暴走し始め、アバランシェクエンチ回路により「なだれ増倍」が停止される。従って、ガイガーモード動作では、１回の「なだれ増倍」の間にエミッタから注入される電子は１個である。これに対し、リニアモード動作では、１回の「なだれ増倍」の間にエミッタから次々と電子が注入され、所望の電流増幅率を得ることができる。
【００５２】
従って、ＬＡＴのリニアモード動作において過剰雑音を低減することができれば、微小電流量の評価においても、高い感度（高いＳ／Ｎ）と応答速度の速さとを両立させることができる。換言すれば、ＬＡＴの過剰雑音を低減することで、ＳＥＢＡＴでは実現できない高感度で且つ高速応答が可能な電流計測器を実現することができる。接合容量を小さくすることで、ギガヘルツ（ＧＨｚ）レベルでの高速応答が可能となる。なお、過剰雑音を低減可能なＬＡＴの具体的な構造については、後で詳細に説明する。
【００５３】
リニアモード動作が可能な設計の一例としては、トランジスタのエミッタ電極（Ｅ）に高インピーダンス電流源を接続した回路構成を挙げることができる。例えば、図２（Ａ）に示す構成では、エミッタ電極２２に接続されるインピーダンス電流源を、高インピーダンス電流源とすることができる。高インピーダンス電流源としては、フォトダイオードなどの微弱電流を発生する光検出器などが挙げられる。なお、リニアモード動作をせずに「なだれ増倍」が暴走した場合には、エミッタ電極２２から注入された電子が、コレクタ電極２０からそのまま取り出されてしまう。
【００５４】
（電流増幅回路の概略構成の一例）
図５は本発明の電流増幅素子を用いた電流増幅回路の構成の一例を示す回路図である。図５に示すように、電流増幅回路４０は、図１に示した構造の電流増幅素子１０を用いて、フォトダイオード（ＰＤ）３６の出力電流を増幅する電流増幅回路である。フォトダイオード３６のｎ側電極（陽極）は、電流増幅素子１０のエミッタ電極Ｅの端子に接続されている。フォトダイオード３６のｐ側電極（陰極）は、負荷抵抗Ｒｅを介して直流電源３０のアノード側に接続されている。フォトダイオード３６のｐ側電極は、コンデンサ３８にも接続されている。これ以外の構成は、図２（Ａ）に示した回路構成と同様であるため、同じ構成部分には同じ符号を付して説明を省略する。
【００５５】
逆バイアス電圧の印加により、フォトダイオード３６の電流発生領域には電界が発生している。フォトダイオード３６に所定波長以上の光波が入射すると、光電流発生領域により光波が吸収されて、入射光の強さに応じたキャリア（電子とホール）を発生する。電子とホールは、光電流発生領域の電界により加速されて、電子はｎ側電極に流れ込み、ホールはｐ側電極に流れ込む。ホールがｐ側電極に流れ込むことで、発生した光電流に応じた微弱電流が出力される。
【００５６】
一方、フォトダイオード３６のｎ側電極に流れ込んだ電子は、電流増幅素子１０のエミッタ電極Ｅに注入され、「なだれ増倍」によって増倍されて、コレクタ電極Ｃから取り出される。即ち、フォトダイオード３６のｎ側電極から取り出された電子が増倍されて、フォトダイオード３６で発生した光電流が電流増幅素子１０で増幅される。本実施の形態に係る電流増幅回路４０では、電流増幅素子１０はリニアモード動作において電流増幅を行うことが可能である。増幅された電流は、負荷抵抗Ｒｃとコレクタ電極Ｃとの間に接続された出力端子３１から出力される。
【００５７】
また、背景技術として説明した通り、微弱電流の計測においては、トランスインピーダンス回路の抵抗によって発生する熱雑音が無視できないほど大きな雑音となり、Ｓ／Ｎを顕著に劣化させるという問題がある。「なだれ増倍」を利用して電流を直接増幅する電流増幅素子では、熱雑音の影響を低減して計測電流のＳ／Ｎを向上させることができる。
【００５８】
例えば、信号電流をｉｓ、熱雑音をｉｔとすると、なだれ増倍による電流増幅前のＳ／Ｎ（before）は下記式（１）で表される。これに対し、なだれ増倍による電流増幅後のＳ／Ｎ（after）は、電流増幅率をＭ（倍）として、下記式（２）で表される。
【００５９】
Ｓ／Ｎ（before）＝ ｉｓ２／（ｉｓ２＋ｉｔ２） 式（１）
Ｓ／Ｎ（after） ＝ Ｍ２ｉｓ２／（Ｍ２ｉｓ２＋ｉｔ２） 式（２）
【００６０】
上記式（２）から分かるように、電流増幅率Ｍの値が十分大きくなれば、ｉｔ２の項は無視できるほど小さくなる。従って、なだれ増倍による電流増幅の手法は、熱雑音が問題となるような微弱電流の計測において絶大な効果を発揮することができる。従って、本実施の形態の電流増幅回路は、光通信等で利用されている１．０μｍ〜１．７μｍの長波長帯で使用可能な、ゲルマニウム（Ｇｅ）を用いたフォトダイオードの光電流の増幅にも用いることができる。
【００６１】
図５に示す電流増幅回路４０では、ＡＰＤ３６、電流増幅素子１０の各々が、なだれ増倍を利用して電流を直接増幅するため、熱雑音の影響を低減して計測電流のＳ／Ｎを向上させることができる。また、「なだれ増倍」を利用した電流増幅素子を多段接続したことにより、電流増幅率を大幅に向上させることができる。
【００６２】
例えば、ＡＰＤ３６による電流増幅率Ｍ１を１０倍、電流増幅素子（ＬＡＴ）１０による電流増幅率Ｍ２を１０倍とすると、コレクタ電流Ｉｃ及びＡＰＤ３６で発生した光電流から算出される電流増幅率Ｍは、Ｍ１×Ｍ２であり１００倍となる。このように、ＡＰＤ３６で発生した微弱な光電流は、ＡＰＤのアバランシェ効果により１０倍に増幅され、更に電流増幅素子１０で１００倍にまで増幅されて、大きなコレクタ電流Ｉｃが得られる。
【００６３】
（なだれ増倍時の過剰雑音）
ここで、なだれ増倍を利用した電流増幅素子に特有の「過剰雑音」について説明する。背景技術として指摘した通り、なだれ増倍を利用した電流増幅素子は、増幅過程での過剰雑音が大きく、直列に接続するとこの過剰雑音が増幅され、出力信号のＳ／Ｎが低下する要因となる。
【００６４】
図６（Ａ）は過剰雑音係数の有効電離衝突係数比への依存性を示すグラフである。縦軸は過剰雑音係数Ｆであり、横軸は電流増幅率Ｍ（倍）である。過剰雑音係数Ｆは、電流増幅率Ｍのゆらぎとして定義されるものであり、電流増幅率Ｍを用いて下記式（３）で表される。また、過剰雑音係数Ｆは、電流増幅率Ｍ及び有効電離衝突係数比ｋｅｆｆを用いて下記式（４）で表される。
【００６５】
【数１】
【００６６】
なだれ増幅過程では、衝突電離（インパクトイオン化）の繰り返しによりキャリアの数は加速度的に増大する。即ち、有効電離衝突係数比ｋｅｆｆが大きくなる。図６（Ａ）に示すように、有効電離衝突係数比ｋｅｆｆが大きくなった結果として、電流増幅率Ｍに対する過剰雑音係数Ｆは急激に増加するようになる。
【００６７】
図６（Ｂ）はＬＡＴの雑音を評価するための計算モデルを表す概略図である。ＬＡＴのコレクタＣ、エミッタＥ及びベースＢの各々は、負荷抵抗を備えている。ＢＥ各々の負荷抵抗の間には寄生容量が存在し、ＣＥ各々の負荷抵抗の間には寄生容量が存在する。ＬＡＴでは、ベースＢに流れ出すベース電流Ｉｂ、コレクタＣから流れ込むコレクタ電流Ｉｃ（信号成分）の外に、種々の雑音性電流（ノイズ成分）が流れる。ＣＥ間に流れる雑音性電流としては、熱雑音Ｉｎ１、暗電流Ｉｎ２、過剰雑音Ｉｎ３がある。なだれ増倍過程では、このうち過剰雑音Ｉｎ３が大きくなり、出力信号のＳ／Ｎを低下させる。
【００６８】
上述した通り、なだれ増倍を利用した電流増幅素子では、増幅過程での過剰雑音が大きくなる。ここで過剰雑音が大きくなる本質的な原因について考察する。例えばＢＥ間というように同じ端子間でも電子が移動する経路によって、衝突電離による「なだれ」発生程度に分布があり、電流増幅率がばらつくことで過剰雑音が増加する。即ち、「なだれ」が発生する領域と、「なだれ」が発生しない領域とが生じることに起因して、過剰雑音が増加する。
【００６９】
本発明者等は、鋭意検討した結果、上記の電流増幅素子（ＬＡＴ）について、過剰雑音を顕著に低減できる具体的な構造を見い出した。この構造によれば、電流増幅素子内の所望領域で「なだれ」を均一に発生させて、なだれ増倍過程での過剰雑音の増加を抑制することができる。即ち、なだれ増倍過程での過剰雑音を低減することで、高感度（＝高Ｓ／Ｎ）で且つ高速応答が可能な電流増幅素子（ＬＡＴ）を実現することができる。以下に、この電流増幅素子の具体的な構造を説明する。
【００７０】
（電流増幅素子の具体的構造）
図７は本実施の形態に係る電流増幅素子の具体的な構造を示す斜視図である。図７では、電流増幅素子の一部を切り欠いて部分的な断面構造を示している。また、図７では、半導体基板上に電流増幅素子を作り込んだ構造を図示している。図８（Ａ）は図７に示す電流増幅素子を表面側から見た場合の平面図であり、図８（Ｂ）は図８（Ａ）のＸ-Ｘ線で切断し矢印方向から見た場合の構造を示す概略断面図である。
【００７１】
図７に示すように、電流増幅素子（ＬＡＴ）１００は、例えば約３００μｍ等、所定厚さの平板状のｐ−型シリコン半導体基板（ｐ−型基板）１０２を備えている。本実施の形態では、ｐ−型基板１０２は、平面視が略矩形状の平板として図示されているが、円形でも不定形でもよい。ｐ−型基板１０２の形状は、同一基板上にモノリシックに形成する素子の種類に応じて適宜選択される。なお、「表面（主面）」、「裏面」、「表面近傍（又は裏面近傍）」の意義は、図１（Ａ）と同様である。
【００７２】
ｐ−型基板１０２の中央部分には、ｎ型不純物を低濃度で拡散させたｎ型ウェル１０４が形成されている。ｎ型ウェル１０４は、中心軸線をＯとする裏面側に凸の半球状の領域である。ｎ型ウェル１０４は、表面から最も深い半球の頂点が裏面側に露出しないように、ｐ−型基板１０２内に形成されている。ｎ型ウェル１０４の周辺部分には、ｐ−型基板１０２より不純物濃度の高いｐ型分離領域１０６が形成されている。
【００７３】
ｐ型分離領域１０６は、ｎ型ウェル１０４内に形成されるＬＡＴ１００の主要部を他の素子から分離するために、ｎ型ウェル１０４を取り囲むように形成されている。ｐ型分離領域１０６の表面には、ｐ型不純物を高濃度で拡散させたｐ＋型拡散領域１０８が形成されている。このｐ＋型拡散領域１０８を接地する等してｐ−型基板１０２の電位を０Ｖにすることで、ＬＡＴ１００の主要部を他の素子から切り離すことができる。ｐ＋型拡散領域１０８は、いわゆる保護電極等を介して接地される。
【００７４】
ｎ型ウェル１０４内の表面側には、ｐ−型基板１０２より不純物濃度の高いｐ型拡散領域（ｐ型半導体層）１１２が形成されている。ｐ型半導体層１１２は、中心軸線をＯとする平面視が円形の領域である。ｐ−型基板１０２を厚さ方向に見た場合には、ｐ型半導体層１１２は、ｐ−型基板１０２の裏面側に凹凸を有するように形成されている。換言すれば、ｎ型ウェル１０４の中心軸線に対向する内側の面は、表面側に凹凸を有するように形成されている。凹凸形状については後で詳細に説明する。
【００７５】
ｐ型半導体層１１２の表面側には、ｎ＋型拡散領域１１６、及びｐ型不純物を高濃度で拡散させたｐ＋型拡散領域１１８が形成されている。ｎ型ウェル１０４の表面側には、ｎ型不純物を高濃度で拡散させたｎ＋型拡散領域１１４が形成されている。これらｐ型半導体層１１２、ｎ＋型拡散領域１１４、ｎ＋型拡散領域１１６、及びｐ＋型拡散領域１１８の各々が、図１（Ａ）のｐ型シリコン半導体層１２、ｎ型拡散領域１４、ｎ型拡散領域１６、及びｐ＋型拡散領域１８の各々に相当し、ＬＡＴ１００の主要部を構成する。
【００７６】
電流増幅素子（ＬＡＴ）１００では、ｎ＋型拡散領域１１６とｐ型半導体層１１２との間に「第１のＰＮ接合」が形成されると共に、ｐ型半導体層１１２とｎ型ウェル１０４との間に「第２のＰＮ接合」が形成されて、ｎｐｎ型のアバランシェバイポーラトランジスタが構成されている。
【００７７】
なお、図示は省略するが、ｎ＋型拡散領域１１４の表面には電子収集電極（コレクタ端子に接続されたコレクタ電極）が、ｎ＋型拡散領域１１６の表面には電子注入電極（エミッタ端子に接続されたエミッタ電極）が、ｐ＋型拡散領域１１８の表面にはホール収集電極（ベース端子に接続されたベース電極）が、各々形成されている。これらの電極の各々は、シリコン半導体に対しオーミック接合されたオーミック電極とされている。例えば、アルミニウム等の金属膜をアニールする等してオーミック電極を形成することができる。以下では、ｎ＋型拡散領域１１４に記号「Ｃ」、ｎ＋型拡散領域１１６に記号「Ｅ」、ｐ＋型拡散領域１１８に記号「Ｂ」を併記して、接続される端子の種類を適宜表示する。
【００７８】
ｐ−型基板１０２の表面には、絶縁領域１１０Ａ、絶縁領域１１０Ｂ、及び絶縁領域１１０Ｃが、中心軸線Ｏから外側に向かってこの順で形成されている。また、絶縁領域１１０Ａ、絶縁領域１１０Ｂ、及び絶縁領域１１０Ｃの各々は、ｐ−型基板１０２を酸化する等して形成されている。例えば、ｐ−型基板１０２がシリコン半導体基板の場合には、シリコンが酸化されて、酸化ケイ素（ＳｉＯ２）からなる絶縁領域が形成される。
【００７９】
絶縁領域１１０Ａは、ｐ＋型拡散領域１１８とｎ＋型拡散領域１１４との間に形成された、平面視がｎ＋型拡散領域１１６と同心の円環状の絶縁領域である。絶縁領域１１０Ｂは、ｎ＋型拡散領域１１４とｐ＋型拡散領域１０８との間に形成された、平面視がｎ＋型拡散領域１１６と同心の円環状の絶縁領域である。絶縁領域１１０Ｃは、ｐ＋型拡散領域１０８の外側に形成された、平面視がｎ＋型拡散領域１１６と同心の円環状の絶縁領域である。
【００８０】
ＬＡＴ１００を表面側から見ると、ｎ＋型拡散領域１１６とｐ＋型拡散領域１１８との間にｐ型半導体層１１２が露出すると共に、ｐ＋型拡散領域１１８と絶縁領域１１０Ａとの間にｐ型半導体層１１２が露出している。また、絶縁領域１１０Ｃの外側には、ｐ−型基板１０２が露出している。
【００８１】
図９は図８（Ｂ）に示す電流増幅素子の一部を拡大して図示する部分断面図である。図９には、ＬＡＴ１００の主要部（ｐ型半導体層１１２、ｎ＋型拡散領域１１４、ｎ＋型拡散領域１１６、及びｐ＋型拡散領域１１８）を含む部分（太い点線で囲んだ部分）１５０が、拡大されて図示されている。中心軸線Ｏを含む平面での断面は、中心軸線Ｏに関して線対称となるので、右半分の断面図だけを図示する。
【００８２】
図９に示すように、ｎ型ウェル１０４の内側の面は、ｐ−型基板１０２の表面側に凹凸を有するように形成されている。ｎ＋型拡散領域１１４より内側（即ち、中心軸線Ｏ側）の領域は、平面視において、第１領域及び第２領域の２つの領域に分けることができる。第１領域は、中心軸線Ｏに近い第１の半径ｒ１未満の円形の領域である。第２領域は、第１領域の外側にある第１領域と同心の円環状の領域であり、第１の半径ｒ１以上で第２の半径ｒ２未満の領域である。
【００８３】
矢印Ａで図示したように、第１領域では、ｎ型ウェル１０４の内側の面はｐ−型基板１０２の裏面に向って半径が小さくなる。同様に、ｎ型ウェル１０４と共に「第２のＰＮ接合」を形成するｐ型半導体層１１２は、ｐ−型基板１０２の裏面に向って半径が小さくなる。また、矢印Ｂで図示したように、第２領域では、ｎ型ウェル１０４の内側の面はｐ−型基板１０２の裏面に向って半径が大きくなる。同様に、ｎ型ウェル１０４と共に「第２のＰＮ接合」を形成するｐ型半導体層１１２は、ｐ−型基板１０２の裏面に向って半径が大きくなる。本実施の形態では、第１領域のようにｐ−型基板１０２の裏面に向って狭くなる形状を順テーパと称し、第２領域のようにｐ−型基板１０２の裏面に向って広くなる形状を逆テーパと称する。
【００８４】
第１領域において大きな順テーパの特徴を有する部分を順テーパ部１６０とし、第２領域において大きな逆テーパの特徴を有する部分を逆テーパ部１７０とする。なお、図９に示す断面図では、中心軸線Ｏに向う下向きの矢印が順テーパを表し、中心軸線Ｏと逆方向に向う下向きの矢印が逆テーパを表す。なお、図９に示す例では、ｐ型半導体層１１２が第２の領域の外延まで拡がり、第２領域の外側の端面はｐ−型基板１０２面に対し略垂直な面となっている。順テーパ部１６０は、エミッタ（Ｅ）から電子が注入されるｎ＋型拡散領域１１６の近くに形成されている。一方、逆テーパ部１７０は、電子を収集するコレクタ（Ｃ）に接続されるｎ＋型拡散領域１１４の近くの第２領域に形成されている。
【００８５】
図９はＬＡＴ１００の部分１５０での不純物（ｐ型不純物及びｎ型不純物）の濃度分布を示す図でもある。図１０は図９に示す部分１５０でのポテンシャル分布を模式的に示している。また、図１１は図９に示す部分１５０でのなだれ（衝突電離）の発生分布を模式的に示している。図１０及び図１１における順テーパ部１６０及び逆テーパ部１７０の位置は、図９に示す断面図における順テーパ部１６０及び逆テーパ部１７０の位置と対応している。図１０及び図１１において、点線は等電位線を表す。また、図１１において、斜線部は「なだれ（増倍）」の発生している部分を表す。
【００８６】
図１０に示すように、順テーパ部１６０では、等電位線の間隔が狭く、電界が局所的に大きくなる「電界集中」が発生している。一方、逆テーパ部１７０では、等電位線の間隔が広く、電界が緩やかになる「電界緩和」が発生している。また、図１１に示すように、「電界集中」が発生している順テーパ部１６０だけで、「なだれ（増倍）」１６２が集中的に発生しており、他の部分に「なだれ」の発生は見られない。
【００８７】
図２０は図９に示す電流増幅素子構造でのポテンシャル分布のシミュレーション結果を示す図であり、図１０はその模式図である。また、図２１は図９に示す電流増幅素子構造でのなだれ増倍の発生分布のシミュレーション結果を示す図であり、図１１はその模式図である。図２０及び図２１は、図９に示す電流増幅素子の部分１５０でのシミュレーション結果を示している。シミュレーションは、日本シノプシス社のＴＣＡＤツール「Ｓｅｎｔａｕｒｕｓ」を用いて行った。なお、ＴＣＡＤとは、Ｔｅｃｈｎｏｌｏｇｙ−ＣＡＤの略称であり、半導体デバイスの微細構造における物理現象の解析技術である。
【００８８】
シミュレーション結果からも裏付けられるように、本実施の形態では、ｎ型ウェル１０４の内側の面の凹凸形状において、順テーパと逆テーパという勾配の相違により、電界集中の発生度合いを異ならせることができる。即ち、ｐ型半導体層１１２の裏面側の凹凸形状を制御することで、「電界集中」及び「電界緩和」を意図的に発生させることができる。簡単に言えば、「なだれ」を起こしたい部分で「電界集中」が発生すると共に、「なだれ」を起こしたくない部分で「電界緩和」が発生するように、ｎ型ウェル１０４のテーパ形状を設定することができる。なお、図９に示す例では、第２領域において、ｎ型ウェル１０４の表面側の凹凸形状は、ｎ型ウェル１０４と共に「第２のＰＮ接合」を形成するｐ型半導体層１１２の裏面側の凹凸形状と同じである。
【００８９】
図１２は図９に示す電流増幅素子の電流増幅の様子を説明する概念図である。図１２では、トランジスタの端子電極を図示している。ｎ＋型拡散領域１１４の表面には電子収集電極（コレクタ電極）１２０が、ｎ＋型拡散領域１１６の表面には電子注入電極（エミッタ電極）１２２が、ｐ＋型拡散領域１１８の表面にはホール収集電極（ベース電極）１２４が、各々形成されている。
【００９０】
コレクタ電極１２０とベース電極１２４との間に逆バイアス電圧を印加し、エミッタ電極１２２とベース電極１２４との間に順バイアス電圧を印加する。逆バイアス電圧は、後述する「なだれ増倍」を誘起するために、ｐｎダイオードのブレークダウン電圧以上の高電圧とする。「第２のＰＮ接合」に逆バイアス電圧が印加されることで、ｐ型半導体層１１２のｐ型領域には高電界が発生している。なお、エミッタ電極１２２下のｎ＋型拡散領域１１６の周囲には空乏層（図示せず）が形成されている。
【００９１】
エミッタ電極１２２から注入された電子は、ｐ型半導体層１１２とｎ＋型拡散領域１１６との間の「第２のＰＮ接合」を介して、ｐ型半導体層１１２に注入される。当初、エミッタ電極１２２から注入された電子の大半は、順バイアスに従ってベース電極１２４の方向に向かう。しかしながら、エミッタ電極１２２から注入された電子の一部は、「電界集中」により高電界が発生している領域に捉えられる。本実施の形態では、ｎ＋型拡散領域１１６近傍の順テーパ部１６０だけで「電界集中」が発生し、逆テーパ部１７０では「電界緩和」が発生している。
【００９２】
従って、ｎ＋型拡散領域１１６近傍の順テーパ部１６０にエミッタ電極１２２から電子が注入されると、注入された電子が高電界により加速され、衝突電離（インパクトイオン化）により一対のキャリア（電子とホール）を生成する。この衝突電離の繰り返しで、キャリア数が加速度的に増大する「なだれ増倍」が発生する。
【００９３】
増倍された電子はコレクタ電極１２０から取り出され、増倍されたホールはベース電極１２４から取り出される。ベース電極１２４からはベース電流Ｉｂが流出する。また、上記の「なだれ増倍」により、エミッタ電極１２２に注入された電子に比べ、コレクタ電極１２０からは増倍された多数の電子が取り出される。即ち、「なだれ増倍」により電流が直接増倍されて、コレクタ電極１２０に流入するコレクタ電流Ｉｃは、エミッタ電極１２２から流出するエミッタ電流Ｉｅよりも顕著に増大する。
【００９４】
ｎ＋型拡散領域１１６は、同心円の中心に存在する。また、ｐ型半導体層１１２とｎ型ウェル１０４との間には、角部の無いなだらかな界面を備えた「第２のＰＮ接合」が形成されている。従って、ｎ＋型拡散領域１１６近傍の順テーパ部１６０のみで「電界集中」が発生すれば、「なだれ」を全方位にわたって均一に起こすことができ、理想的な「なだれ増倍」となる。
【００９５】
一方、ＬＡＴ１００の基板表面の近傍では、不要なリーク電流が流れ易い。リーク電流がなだれ増倍されると、過剰雑音が急増しＳ／Ｎが低下する原因となる。また、「電界集中」が発生する箇所が複数になる等、衝突電離による「なだれ」発生程度に分布があると、電流増幅率がばらつくことで過剰雑音が増加する。従って、ｎ＋型拡散領域１１４及びｐ＋型拡散領域１１８の近傍の逆テーパ部１７０で「電界緩和」が発生すれば、「なだれ」が複数箇所で起きない、理想的な「なだれ増倍」となる。
【００９６】
本実施の形態では、中央に在るｎ＋型拡散領域１１６近傍の順テーパ部１６０のみで「電界集中」が発生し、ｎ＋型拡散領域１１４及びｐ＋型拡散領域１１８の近傍の逆テーパ部１７０では「電界緩和」が発生しているので、順テーパ部１６０のみで均一な「なだれ」が発生する。これにより、電流増幅率が略一定となり過剰雑音の発生が抑制されて、極めて理想的な「なだれ増倍」となる。即ち、線形増幅領域（リニアモード）で動作するアバランシェ・トランジスタ（ＬＡＴ）において、高い感度（高いＳ／Ｎ）と応答速度の速さとを両立させることができる。
【００９７】
図８（Ｂ）及び図９に示す例では、ｐ型半導体層１１２のｐ型領域の不純物濃度を一定にした例について説明したが、ｐ型不純物の濃度に分布を与えてもよい。図１３（Ａ）及び（Ｂ）は図９に示す電流増幅素子の構造の変形例を示す部分断面図である。図１３（Ａ）及び（Ｂ）には、ＬＡＴ１００の主要部含む部分１５０が、拡大されて図示されている。
【００９８】
図１３（Ａ）に示すように、第２領域には、ｐ−型基板１０２より不純物濃度の高いｐ型半導体層１１２と、ｐ型半導体層１１２より不純物濃度の低いｐ−型拡散領域１１２Ａとが形成されている。この結果、ｐ−型拡散領域１１２Ａを除いたｐ型半導体層１１２は、矢印Ｃで図示したように、ｐ型半導体層１１２の表面近傍で、ｐ−型基板１０２の裏面に向って半径が小さくなる順テーパを形成する。この第２領域において大きな順テーパの特徴を有する部分を、順テーパ部１８０とする。
【００９９】
上述した通り、ＬＡＴ１００の基板表面の近傍で発生したリーク電流が「なだれ増倍」されると、雑音が急増しＳ／Ｎが低下する原因となる。リーク電流の「なだれ増倍」を抑制するためには、ＬＡＴ１００の基板表面の近傍において、衝突電離によるキャリアの生成を防止すること、即ち、不純物の濃度を低下させることが効果的である。このため、第２領域に、ｐ型半導体層１１２より不純物濃度の低いｐ−型拡散領域１１２Ａを形成する。
【０１００】
ｐ−型拡散領域１１２Ａを基板表面の近傍に形成することで、リーク電流による表面近傍での「なだれ」の発生を一層抑制して、雑音を排除し更に高い感度（高いＳ／Ｎ）を得ることができる。なお、図１３（Ｂ）に示すように、ｐ−型拡散領域１１２Ａを、ｎ型不純物の濃度の低いｎ−型拡散領域に置き換えても、略同様の効果を得ることができる。
【０１０１】
（電流増幅素子の製造方法）
次に、図７、図８（Ａ）及び図８（Ｂ）に示す電流増幅素子を製造する製造方法について説明する。図１４〜図１９は電流増幅素子の製造工程を順を追って説明するための工程図である。なお、この製造方法は一例に過ぎず、本実施の形態に係る電流増幅素子（ＬＡＴ１００）を製造することが可能な範囲で、製造工程の順序の入れ替え、他の製造技術の導入などを適宜行うことができる。
【０１０２】
本実施の形態では、不純物が拡散された拡散領域は、堆積させた不純物を熱拡散させる「熱拡散法」、放電等により原子をイオン化して打ち込む「イオン注入法」等、公知の不純物拡散技術を用いて行うことができる。不純物拡散の方法は、形成する不純物拡散領域の濃度プロファイル等により、適宜選択することができる。
【０１０３】
まず、図１４に示すように、所定厚さのｐ−型シリコン半導体基板（ｐ−型基板）１０２を用意する。次に、図１５に示すように、ｐ−型基板１０２の表面に、不純物拡散によりｎ型ウェル１０４を形成する。例えば、図１５に示すように、ｎ型ウェル１０４に対応して形成された開口部２０２を有するマスク２００を、ｐ−型基板１０２の表面側に配置する。このマスク２００を用いて、矢印で図示したように、ｐ−型基板１０２に対し、基板表面側からリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物を導入して、不純物の拡散を行う。ｐ−型基板１０２の開口部２０２に対向する部分には、ｎ型不純物が低濃度で拡散されたｎ型ウェル１０４が形成される。
【０１０４】
次に、図１６及び図１７に示すように、２回の不純物拡散により、所望の形状のｐ型分離領域１０６及びｐ型半導体層１１２を形成する。例えば、図１６に示すように、ｐ型分離領域１０６及びｐ型半導体層１１２の厚膜部分に対応して形成された開口部２０６を有するマスク２０４を、ｐ−型基板１０２の表面側に配置する。このマスク２０４を用いて、矢印で図示したように、ｐ−型基板１０２に対し、基板表面側からホウ素（Ｂ）ガリウム（Ｇａ）等のｐ型不純物を導入して、不純物の拡散を行う。ｐ−型基板１０２の開口部２０４に対向する部分には、ｐ型不純物が低濃度で拡散されたｐ型領域１０６Ｐ及びｐ型領域１１２Ｐが形成される。
【０１０５】
続けて、図１７に示すように、ｐ型分離領域１０６及びｐ型半導体層１１２に対応して形成された開口部２１０を有するマスク２０８を、ｐ−型基板１０２の表面側に配置する。このマスク２０８を用いて、矢印で図示したように、ｐ−型基板１０２に対し、基板表面側からｐ型不純物を更に導入して、２回目の不純物の拡散を行う。ｐ−型基板１０２の開口部２１０に対向する部分には、ｐ型不純物が低濃度で拡散されたｐ型領域１０６Ｐ及びｐ型領域１１２Ｐが形成される。このように、不純物拡散を２回に分けて行うことで、順テーパ及び逆テーパ等の勾配を備えた所望形状のｐ型半導体層１１２を形成することができる。
【０１０６】
次に、図１８に示すように、不純物拡散により、ｐ＋型拡散領域１０８、ｎ＋型拡散領域１１４、ｎ＋型拡散領域１１６、及びｐ＋型拡散領域１１８を形成する。例えば、ｐ＋型拡散領域を先に形成する場合には、ｐ＋型拡散領域１０８、ｐ＋型拡散領域１１８に対応して形成された開口部２１４を有するｐ＋型用のマスク２１２を、ｐ−型基板１０２の表面側に配置する。このマスク２１２を用いて、矢印で図示したように、ｐ−型基板１０２に対し、基板表面側からｎ型不純物を導入して、不純物の拡散を行う。ｐ−型基板１０２の開口部２１４に対向する部分には、ｐ型不純物が高濃度で拡散されたｐ＋型拡散領域１０８、ｐ＋型拡散領域１１８が形成される。
【０１０７】
続けてｎ＋型拡散領域を形成する場合には、ｐ＋型用のマスク２１２を退避させ、ｎ＋型拡散領域１１４、ｎ＋型拡散領域１１６に対応して形成された開口部２１８を有するｎ＋型用のマスク２１６を、ｐ−型基板１０２の表面側に配置する。このマスク２１６を用いて、矢印で図示したように、ｐ−型基板１０２に対し、基板表面側からｎ型不純物を導入して、不純物の拡散を行う。ｐ−型基板１０２の開口部２１８に対向する部分には、ｎ型不純物が高濃度で拡散されたｎ＋型拡散領域１１４、ｎ＋型拡散領域１１６が形成される。
【０１０８】
次に、図１９に示すように、シリコンの酸化により、酸化ケイ素（ＳｉＯ２）からなる絶縁領域１１０Ａ、絶縁領域１１０Ｂ、及び絶縁領域１１０Ｃを形成する。絶縁領域１１０Ａ、絶縁領域１１０Ｂ、及び絶縁領域１１０Ｃの各々に対応して形成された開口部２２２を有するマスク２２０を、ｐ−型基板１０２の表面側に配置する。このマスク２２０を用いて、矢印で図示したように、ｐ−型基板１０２に対し、基板表面側から酸化を行う。ｐ−型基板１０２の開口部２２２に対向する部分には、ｐ−型基板１０２の表面が酸化された絶縁領域１１０Ａ、絶縁領域１１０Ｂ、及び絶縁領域１１０Ｃが形成される。
【０１０９】
なお、上記の製造方法は一例に過ぎず、製造工程の順序の入れ替えなどを適宜行うことができる。例えば、絶縁領域１１０Ａ、絶縁領域１１０Ｂ、及び絶縁領域１１０Ｃを形成した後に、ｐ＋型拡散領域１０８、ｎ＋型拡散領域１１４、ｎ＋型拡散領域１１６、及びｐ＋型拡散領域１１８を形成してもよい。
【０１１０】
＜変形例＞
なお、上記の実施の形態では、電流増幅素子（ＬＡＴ）は、ｐ−型シリコン半導体基板（ｐ−型基板）にｎ型ウェルを形成し、ｎ型ウェル内にＬＡＴの主要部（ｐ型半導体層、ｎ＋型拡散領域、ｎ＋型拡散領域、及びｐ＋型拡散領域）が形成される例について説明したが、ｐ型とｎ型を反転させてもよい。即ち、ｎ−型シリコン半導体基板（ｎ−型基板）にｐ型ウェルを形成し、ｐ型ウェル内にＬＡＴの主要部（ｎ型半導体層、ｐ＋型拡散領域、ｐ＋型拡散領域、及びｎ＋型拡散領域）を形成することもできる。この場合には、電子とホールとが反転し、一方のｐ＋型拡散領域の表面に、ホール収集電極を形成し、他方のｐ＋型拡散領域の表面にホール注入電極を形成し、ｎ＋型拡散領域の表面に電子収集電極を形成する。
【符号の説明】
【０１１１】
１０ 電流増幅素子（ＬＡＴ）
１２ ｐ型シリコン半導体層
１４ ｎ型拡散領域
１６ ｎ型拡散領域
１８ ｐ＋型拡散領域
２０ コレクタ電極（電子収集電極）
２２ エミッタ電極（電子注入電極）
２４ ベース電極（ホール収集電極）
２６ 空乏層
２８ 高圧電源
３０ 直流電源
３６ フォトダイオード（ＰＤまたはＡＰＤ）
３８ コンデンサ
４０ 電流増幅回路
１００ 電流増幅素子（ＬＡＴ）
１０２ ｐ−型シリコン半導体基板（ｐ−型基板）
１０４ ｎ型ウェル
１０６ ｐ型分離領域
１０８ ｐ＋型拡散領域
１１０Ａ 絶縁領域
１１０Ｂ 絶縁領域
１１０Ｃ 絶縁領域
１１２ ｐ型拡散領域（ｐ型半導体層）
１１２Ａ ｐ−型拡散領域
１１４ ｎ＋型拡散領域
１１６ ｎ＋型拡散領域
１１８ ｐ＋型拡散領域
１２０ コレクタ電極
１２２ エミッタ電極
１２４ ベース電極
１５０ 部分
１６０ 順テーパ部
１７０ 逆テーパ部
１８０ 順テーパ部
【技術分野】
【０００１】
本発明は、電流増幅素子に関する。
【背景技術】
【０００２】
従来、電流出力を増幅する回路としては、ＦＥＴ（電界効果トランジスタ）等のトランジスタを用いて増幅を行う増幅回路が知られている。これらの増幅回路では、信号を増幅する際には、抵抗によって発生する熱雑音が不可避であり、熱雑音が信号対雑音比（ＳＮＲ、またはＳ／Ｎ）を劣化させる主要因になっていた。
【０００３】
例えば、フォトダイオード用の電流-電圧（Ｉ-Ｖ）変換回路としては、一般に、抵抗とオペアンプとを備えたトランスインピーダンス回路が用いられている。トランスインピーダンス回路は、抵抗Ｒの値が周波数特性に影響を与え難く、高速応答が可能であるという特性を有する。これらの特性は、フォトダイオードで発生した光電流の検出に適している（非特許文献１、２）。
【０００４】
しかしながら、フォトダイオードで発生した信号が、ナノアンペア（ｎＡ）オーダの微弱信号である場合には、抵抗によって発生する熱雑音が無視できないほど大きな雑音となり、Ｓ／Ｎを顕著に劣化させる。前段で発生した雑音は後段に設けられた回路では除去することが難しく、Ｓ／Ｎの改善は困難である。周波数帯域を狭くすることでＳ／Ｎの改善を図る方法はあるが、広帯域が必要とされる用途には用いることができない。
【０００５】
微弱電流を検出する系で熱雑音を低減するために、アバランシェフォトダイオード（ＡＰＤ）が用いられている。例えば、０．８μｍ〜０．９μｍの短波長帯では、シリコン（Ｓｉ）を用いたＳｉ−ＡＰＤが用いられている。また、光通信等で用いられる１．０μｍ〜１．７μｍの長波長帯では、Ｓｉ−ＡＰＤは使用できず、ゲルマニウム（Ｇｅ）を用いたＧｅ−ＡＰＤ等が用いられている。このＡＰＤは、アバランシェ効果による電流増倍作用（なだれ増倍）により、抵抗を用いずに電流を直接増幅することで、熱雑音を低減している。
【０００６】
一方、従来、究極の微弱電流として単一電子を検出する検出素子として、シングルエレクトロンバイポーラアバランシェトランジスタ（ＳＥＢＡＴ）が知られている（非特許文献３）。図４（Ａ）〜（Ｃ）はＳＥＢＡＴの構成及び駆動方法を示す概略図である。図示したように、ＳＥＢＡＴでは、トランジスタのエミッタ−ベース（Ｅ-Ｂ）間に順バイアス電圧を印加すると共に、コレクタ−ベース（Ｃ-Ｂ）間にブレークダウン電圧より高い逆バイアス電圧を印加する。エミッタから注入された電子は、逆バイアスにより発生した高電界により加速度的に増倍される。即ち、アバランシェ効果が発生する。
【０００７】
アバランシェ効果は、Ｃ-Ｂ間の電圧ＶＣＢがＶＣＣ以上になると、アバランシェクエンチ回路として設けられた抵抗ＲＱによって迅速に停止されるが、このアバランシェ効果の発生をトリガとして、エミッタから単一電子が注入される。コレクタ側では、注入された単一電子の検出に対応して電圧パルスが生成される。従って、ＳＥＢＡＴはガイガーモード動作となり、単一電子を検出するデジタルカウンタとして機能する。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】松井邦彦著「ＯＰアンプ活用１００の実践ノウハウ」ＣＱ出版社
【非特許文献２】アナログデバイセズ著「ＯＰアンプによる信号処理の応用技術」ＣＱ出版社
【非特許文献３】Marc Lany, et al.,“ELECTRONCOUNTING AT ROOM TEMPERATURE IN AN AVALANCHE BIPOLAR TRANSISTOR”APPLIED PHYSICS LETTERS, 92, 022111 (2008).
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、「なだれ増倍」は制御が難しく、「なだれ増倍」を利用した電流増幅素子は、高い電流増幅率（利得）を得ようとすると、増幅過程での過剰雑音が大きくなってＳ／Ｎが低下するという問題がある。例えばＳＥＢＡＴでは、アバランシェクエンチ回路を設けて「なだれ増倍」の暴走を回避している。このためＳＥＢＡＴはガイガーモード動作となり、リニアモード動作において電流増幅率（検出感度）を向上させるものではない。換言すれば、ＳＥＢＡＴは、単一電子を検出するデジタルカウンタであるために、過剰雑音の問題がなく高感度であるが、積算時間が必要で応答速度が遅く、電流量の評価には適していないという問題がある。例えばパルス波形の物理現象を捉える高感度計測器としては不適である。
【００１０】
本発明は、上記問題を解決すべく成されたものであり、本発明の目的は、なだれ増倍を利用して電流を直接増幅することが可能であると共に、リニアモード動作において、高い感度（高いＳ／Ｎ）と応答速度の速さとを両立させることができる電流増幅素子を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために各請求項に記載の発明は、下記の構成を備えたことを特徴としている。
【００１２】
請求項１の発明は、半導体基板の表面に平面視が円形となるように中心軸の周りに対称に形成されたｎ型半導体ウエルと、前記ｎ型半導体ウエル内に形成され、平面視が前記ｎ型半導体ウエルより半径の小さい同心円となるように前記中心軸の周りに対称に形成されたｐ型半導体領域と、前記ｐ型半導体領域内に形成され、平面視が前記ｐ型半導体領域より半径の小さい同心円となるように前記中心軸の周りに対称に形成されたｎ型半導体領域と、前記ｎ型半導体領域にオーミック接合された電子注入電極と、前記ｎ型半導体ウエルにオーミック接合された電子収集電極と、前記ｐ型半導体領域にオーミック接合されたホール収集電極であって、リニアモードでなだれ増倍動作を行うように、前記電子注入電極との間に順バイアス電圧を印加すると共に、前記電子収集電極との間にブレークダウン電圧より大きな逆バイアス電圧を印加するホール収集電極と、を備え、前記ｎ型半導体ウエルの前記中心軸に対向する内側の面は、前記中心軸から予め定めた距離の範囲内では前記半導体基板の裏面に向って半径が小さくなると共に、前記範囲より外側では前記半導体基板の裏面に向って半径が大きくなる、電流増幅素子である。
【００１３】
請求項２の発明は、前記電子収集電極に流入する電流の前記電子注入電極から流出する電流に対する比で表される電流増幅率が前記逆バイアス電圧に対して単調増加するように、前記なだれ増倍動作を行う請求項１に記載の電流増幅素子である。
【００１４】
請求項３の発明は、前記ホール収集電極より外側の半導体基板の表面に、前記ｐ型半導体領域よりも不純物濃度の低いｐ−型半導体領域を形成した請求項１又は請求項２に記載の電流増幅素子である。
【００１５】
請求項４の発明は、前記ホール収集電極より外側の半導体基板の表面に、前記ｎ型半導体ウエルよりも不純物濃度の低いｎ−型半導体領域を形成した請求項１又は請求項２に記載の電流増幅素子である。
【００１６】
請求項５の発明は、前記半導体基板が、シリコン、窒化ガリウム、窒化アルミニウム、窒化アルミニウムガリウム、炭化ケイ素、及び結晶性炭素からなる群から選択された少なくとも１種からなる請求項１から請求項４までのいずれか１項に記載の電流増幅素子である。
【発明の効果】
【００１７】
各請求項に記載の発明によれば、以下の効果を奏する。
【００１８】
請求項１に記載の電流増幅素子によれば、なだれ増倍を利用して電流を直接増幅することが可能であると共に、リニアモード動作において、高い感度（高いＳ／Ｎ）と応答速度の速さとを両立させることができる。
【００１９】
請求項２に記載の電流増幅素子によれば、なだれ増倍が維持されるリニアモード動作を継続することが可能になる。
【００２０】
請求項３に記載の電流増幅素子によれば、表面近傍でのなだれ発生を一層抑制して雑音を排除し更に高い感度を得ることができる。
【００２１】
請求項４に記載の電流増幅素子によれば、表面近傍でのなだれ発生を一層抑制して雑音を排除し更に高い感度を得ることができる。
【００２２】
請求項５に記載の電流増幅素子によれば、バイアス電圧に対する耐久性を向上させることができる。
【図面の簡単な説明】
【００２３】
【図１】（Ａ）は本発明の実施の形態に係る電流増幅素子の模式的な構造を示す概略断面図である。（Ｂ）は（Ａ）に示す電流増幅素子を表す回路記号である。
【図２】（Ａ）及び（Ｂ）は電流増幅素子の増幅原理を説明する概念図である。
【図３】（Ａ）及び（Ｂ）は電流増幅素子がリニアモード動作する原理を説明する図である。
【図４】（Ａ）〜（Ｃ）はＳＥＢＡＴの構成及び駆動方法を示す概略図である。
【図５】本発明の電流増幅素子を用いた電流増幅回路の構成を示す回路図である。
【図６】（Ａ）は過剰雑音係数の有効電離衝突係数比への依存性を示すグラフである。（Ｂ）はＬＡＴの雑音を評価するための計算モデルを表す概略図である。
【図７】本発明の実施の形態に係る電流増幅素子の斜視図であり、一部を切り欠いて部分的な断面構造を示す図である。
【図８】（Ａ）は図７に示す電流増幅素子を表面側から見た場合の平面図であり、（Ｂ）は（Ａ）のＸ-Ｘ線で切断し矢印方向から見た場合の構造を示す概略断面図である。
【図９】図８（Ｂ）に示す電流増幅素子の一部を拡大して図示する部分断面図である。
【図１０】図９に示す電流増幅素子のポテンシャル分布を示す模式図である。
【図１１】図９に示す電流増幅素子のなだれ増倍の発生分布を示す模式図である。
【図１２】図９に示す電流増幅素子の電流増幅の様子を説明する概念図である。
【図１３】本発明の電流増幅素子の好適な構造を示す概略断面図である。
【図１４】本発明の電流増幅素子を製造する製造工程の一部を示す図である。
【図１５】本発明の電流増幅素子を製造する製造工程の一部を示す図である。
【図１６】本発明の電流増幅素子を製造する製造工程の一部を示す図である。
【図１７】本発明の電流増幅素子を製造する製造工程の一部を示す図である。
【図１８】本発明の電流増幅素子を製造する製造工程の一部を示す図である。
【図１９】本発明の電流増幅素子を製造する製造工程の一部を示す図である。
【図２０】図９に示す電流増幅素子構造でのポテンシャル分布のシミュレーション結果を示す図である。
【図２１】図９に示す電流増幅素子構造でのなだれ増倍の発生分布のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
【００２５】
（電流増幅素子の基本的な構造）
まず、本発明の実施の形態に係る電流増幅素子の基本的な構造について説明する。図１（Ａ）は本実施の形態に係る電流増幅素子の模式的な構造を示す概略断面図である。図１（Ｂ）は図１（Ａ）に示す電流増幅素子を表す回路記号である。本実施の形態に係る電流増幅素子は、リニアモードで動作するｎｐｎ型のアバランシェバイポーラトランジスタである。以下では、適宜、リニアモード・アバランシェ・トランジスタを「ＬＡＴ」と略称する。
【００２６】
図１（Ａ）に示すように、電流増幅素子（ＬＡＴ）１０は、ｐ型シリコン半導体層１２を備えている。以下の説明では、ｐ型シリコン半導体層１２の図面上側の面を「表（おもて）面」又は「主面」と称し、図面下側の面を「裏面」と称する。また、「表面近傍（又は裏面近傍）」とは、表面（又は裏面）から所定深さまでの領域である。例えば、ｐ型シリコン半導体層１２として、約３００μｍの厚さのシリコンウェハを用いる場合には、約１μｍ以下の深さまでの領域である。
【００２７】
ｐ型シリコン半導体層１２の表面近傍には、リン（Ｐ）や砒素（Ａｓ）等のｎ型不純物を低濃度で拡散させた領域であるｎ型拡散領域１４とｎ型拡散領域１６とが形成されている。これらｎ型拡散領域１４、１６とｐ型シリコン半導体層１２との間にｐｎ接合が形成されている。ｎ型拡散領域１４とｎ型拡散領域１６とは、ｐ型シリコン半導体層１２の主面に沿った方向（面方向）に離間して配置されている。一方、ｐ型シリコン半導体層１２の裏面近傍には、ホウ素（Ｂ）ガリウム（Ｇａ）等のｐ型不純物を高濃度で拡散させた領域であるｐ＋型拡散領域１８が層状に形成されている。
【００２８】
ｎ型拡散領域１４の表面には、電子収集電極（コレクタ電極）２０が形成されている。一方、ｎ型拡散領域１６の表面には、電子注入電極（エミッタ電極）２２が形成されている。ｐ＋型拡散領域１８の露出した表面には、ホール収集電極（ベース電極）２４が形成されている。電子収集電極２０、電子注入電極２２、及びホール収集電極２４の各々は、シリコン半導体に対しオーミック接合されたオーミック電極とされている。電子収集電極２０、電子注入電極２２、及びホール収集電極２４の各々は、例えば、アルミニウム等の金属膜で形成することができる。
【００２９】
なお、図１（Ｂ）に回路記号で図示したように、本実施の形態に係る電流増幅素子は「ｎｐｎ型のアバランシェバイポーラトランジスタ」である。従って、以下の説明では、括弧内に併記した通り、電子収集電極２０を「コレクタ電極２０」、電子注入電極２２を「エミッタ電極２２」、ホール収集電極２４を「ベース電極２４」と称する。コレクタ電極２０に流入する電流がコレクタ電流Ｉｃであり、エミッタ電極２２から流出する電流がエミッタ電流Ｉｅである。後述する通り、コレクタ電流Ｉｃがエミッタ電流Ｉｅに対して増幅される。
【００３０】
また、図１（Ａ）及び（Ｂ）に図示したように、コレクタ電極２０には「Ｃ」、エミッタ電極２２には「Ｅ」、ベース電極２４には「Ｂ」の記号を併記する。または、コレクタ電極Ｃというように、各電極を各記号で略記する。また、コレクタ電極２０、エミッタ電極２２、及びベース電極２４の各々からは、接続端子が引き出されている。しかしながら、接続端子と電極とを区別する必要が無い場合には、対応する接続端子も含めて、各電極をコレクタ電極２０、エミッタ電極２２及びベース電極２４と称する。
【００３１】
本実施の形態に係る電流増幅素子１０は、エミッタ電極２２をオーミック接合すると共に、ｐ型シリコン半導体層１２とｎ型拡散領域１６との間のｐｎ接合を介して電子を注入するので、キャリアの注入にショットキー電極を用いるデバイスと比較して、再現性・信頼性に優れており、製品化等の実用的な用途にも用いることができる。また、ＣＭＯＳ製造工程により製造可能であるため、ＣＭＯＳ回路との併設が容易になる。
【００３２】
なお、電流増幅素子１０を、シリコン（Ｓｉ）半導体より高耐圧の半導体材料で構成することで、耐電圧を更に向上させて、更に高い電流増幅率を得ることができる。半導体材料は、単結晶半導体でもよく、化合物半導体でもよい。このような半導体材料としては、例えば、シリコンの外に、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、炭化ケイ素（ＳｉＣ）、結晶性炭素（Ｃ）などが挙げられる。
【００３３】
（電流増幅素子の増幅原理）
図２（Ａ）及び（Ｂ）は本実施の形態に係る電流増幅素子の増幅原理を説明する概念図である。電流増幅素子１０のｐｎ接合は整流特性を示すｐｎダイオードである。図２（Ａ）に示すように、コレクタ電極２０とベース電極２４との間に逆バイアス電圧を印加し、エミッタ電極２２とベース電極２４との間に順バイアス電圧を印加する。逆バイアス電圧は、後述する「なだれ増倍」を誘起するために、上記ｐｎダイオードの一次降伏電圧（ブレークダウン電圧）以上とする。その結果、逆バイアス電圧は、順バイアス電圧に比べて十分に高い電圧となる。
【００３４】
ｐｎ接合に逆バイアス電圧が印加されることで、ｐ型シリコン半導体層１２のｐ型領域には高電界が発生している。複数の点線は、この電界の電位分布を表す等電位線である。図２（Ｂ）に示すように、エミッタ電極２２下のｎ型拡散領域１６の周囲に拡がるように空乏層２６が形成されている。エミッタ電極２２から注入された電子は、ｐ型シリコン半導体層１２とｎ型拡散領域１６との間のｐｎ接合を介して、ｐ型シリコン半導体層１２のｐ型領域に注入される。当初、エミッタ電極２２から注入された電子の大半は、順バイアスに従ってベース電極２４の方向に向かう。
【００３５】
しかしながら、エミッタ電極２２から注入された電子の一部は、高電界が発生している領域に捉えられ、高電界により加速される。一部の電子は、電界が発生している領域に捉えられ、電界により加速される。このとき、キャリアの得るエネルギーが禁制帯幅エネルギー程度になるように、十分な高電界が発生していると、一部の電子は格子点に衝突して一対のキャリア（電子とホール）を生成する。この現象は衝突電離（インパクトイオン化）と称される。
【００３６】
このようにして生成されたキャリアの各々は、更に別の格子点に衝突して別のキャリアを生成する。上記の衝突電離の繰り返しによりキャリアの数は加速度的に増大する。キャリアが加速度的に増大する様子は、キャリアの「なだれ」といえることから、この現象は「なだれ増倍」と称される。このなだれ増倍によって、電子とホールとが増倍される。また、「なだれ増倍」に起因する降伏は、「なだれ降伏（アバランシェ・ブレークダウン）」と称される。
【００３７】
特に、シリコン半導体では、電子の衝突で主に電子が電離するので、雑音の少ないなだれ増倍が可能である。本実施の形態に係る電流増幅素子１０は、このなだれ増倍を利用して電流を直接増幅することができるため、抵抗を含む従来の電流増幅素子と比較して、熱雑音の影響を受けることなくＳ／Ｎを向上させることが可能となる。
【００３８】
増倍された電子はコレクタ電極２０から取り出され、増倍されたホールはベース電極２４から取り出される。ベース電極２４からはベース電流Ｉｂが流出する。上記のなだれ増倍により、エミッタ電極２２に注入された電子に比べ、コレクタ電極２０からは増倍された多数の電子が取り出される。即ち、コレクタ電極２０に流入するコレクタ電流Ｉｃは、エミッタ電極２２から流出するエミッタ電流Ｉｅよりも大きくなる。電流増幅素子１０の電流増幅率は、下記式で定義することができる。
【００３９】
電流増幅率＝コレクタ電流Ｉｃ÷エミッタ電流Ｉｅ
【００４０】
また、ベース電流Ｉｂ、エミッタ電流Ｉｅ、及びコレクタ電流Ｉｃの間には、下記の関係が成立する。
【００４１】
ベース電流Ｉｂ＝エミッタ電流Ｉｅ＋コレクタ電流Ｉｃ
【００４２】
ここでバイアス電圧を印加するための回路構成の一例を説明する。図２（Ａ）に示すように、エミッタ電極２２とベース電極２４との間に順バイアス電圧を印加する場合には、エミッタ電極２２の端子を、負荷抵抗Ｒｅを介して直流電源３０のアノード側に接続し且つ直流電源３０のカソード側を接地する。同時に、ベース電極２４の端子を接地して、直流電源３０のカソード側と同電位にする。これにより、エミッタ電極２２の端子電位を−Ｖとする。
【００４３】
一方、コレクタ電極２０とベース電極２４との間に逆バイアス電圧を印加する場合には、コレクタ電極２０の端子を、負荷抵抗Ｒｃを介して高圧電源２８のカソード側に接続し且つ高圧電源２８のアノード側を接地する。同時に、ベース電極２４の端子を接地して、高圧電源２８のアノード側と同電位にする。これにより、コレクタ電極２０の端子電位を＋Ｖとする。
【００４４】
本実施の形態では、コレクタ電極２０の端子電位とエミッタ電極２２の端子電位との電位差２Ｖが、５０[Ｖ（ボルト）]以上になるように、高電圧の逆バイアス電圧を印加する。例えば、高圧電源２８による印加電圧を７０Ｖ（＋Ｖ＝＋７０Ｖ）とし、直流電源３０による印加電圧を２．１Ｖ（−Ｖ＝−２．１Ｖ）とすることができる。
【００４５】
なお、電流増幅素子１０の素子構造は、ドレイン電極とゲート電極との間（ＧＤ間）にｐｎ接合が形成されると共に、ソース電極とゲート電極との間（ＧＳ間）にｐｎ接合が形成された「Ｎチャンネル接合型ＦＥＴ」と類似している。しかしながら、接合型ＦＥＴは、ＧＤ間及びＧＳ間の両方に逆バイアス電圧を印加する素子である。即ち、ゲート電極に負電圧ＶＧを印加して、負電圧ＶＧに応じてゲート電極下のチャネルに流れる電流量を増減しているだけである。ドレイン電極に流入するドレイン電流ＩＤを、ソース電極から流出するソース電流ＩＳに対して増幅するような、電流増幅機能は備えていない。
【００４６】
これに対し、本実施の形態に係る電流増幅素子１０は、コレクタ電極２０とベース電極２４との間（ＣＢ間）に「逆バイアス電圧（高電圧）」を印加し、エミッタ電極２２とベース電極２４との間（ＥＢ間）に「順バイアス電圧」を印加することで、コレクタ電極２０に流入するコレクタ電流Ｉｃを、エミッタ電極２２から流出するエミッタ電流Ｉｅに対して増幅するものであり、動作及び駆動方法が接合型ＦＥＴとは全く異なっている。
【００４７】
（電流増幅素子のリニアモード動作）
図３（Ａ）及び（Ｂ）は本実施の形態に係る電流増幅素子がリニアモード動作する原理を説明する図である。ここでは、図３（Ａ）に示すように、トランジスタである電流増幅素子１０に関し、ベース電極（Ｂ）の端子を接地して、コレクタ電極（Ｃ）とベース電極（Ｂ）との間に逆バイアス電圧Ｖｃｂを印加する。即ち、コレクタ電極とベース電極との間の電圧（Ｃ-Ｂ間電圧）がＶｃｂである。また、ベース電流Ｉｂ、エミッタ電流Ｉｅ、及びコレクタ電流Ｉｃの流れる方向を、矢印で図示した方向とする。
【００４８】
上述した通り、電流増幅率は、コレクタ電流Ｉｃのエミッタ電流Ｉｅに対する比率（Ｉｃ／Ｉｅ）であり、一般に「利得（Ｇａｉｎ）」と呼ばれる。これに対し、コレクタ電流Ｉｃのベース電流Ｉｂに対する比率（Ｉｃ／Ｉｂ）は、一般に「直流電流増幅率（ｈｆｅ）と呼ばれ、「利得（Ｇａｉｎ）」とは区別される。図３（Ｂ）は、本実施の形態に係る電流増幅素子１０について、Ｃ−Ｂ間電圧Ｖｃｂに対する「利得（Ｇａｉｎ）」及び「直流電流増幅率（ｈｆｅ）」の挙動を図示したグラフである。換言すれば、本実施の形態に係る電流増幅素子１０は、印加するバイアス電圧や回路構成を含めて、Ｖｃｂに対し図示した挙動を示すように設計されている。
【００４９】
ｈｆｅは、Ｖｃｂがブレークダウン電圧（図では約１０Ｖ）の前後において、急激に増加した後に急激に減少する「異常変化」を示す。Ｖｃｂがブレークダウン電圧を超えると、ｈｆｅは略一定に保たれる。これに対し、電流増幅率、即ち、Ｇａｉｎは、「なだれ増倍」が暴走し始める電圧（図では約３０Ｖ）までは単調に増加し、暴走が開始すると急激に減少する。
【００５０】
一方、ＧａｉｎがＶｃｂに対し単調に増加する範囲では、電流増幅素子１０はリニアモードで動作しており、ＶｃｂによりＧａｉｎを制御することが可能である。従って、Ｖｃｂがブレークダウン電圧を超えた後も「なだれ増倍」を持続させることができ、リニアモード動作において電流増幅を行うことが可能になる。即ち、線形増幅領域（リニアモード）で動作するアバランシェ・トランジスタが、リニアモード・アバランシェ・トランジスタ（ＬＡＴ）である。
【００５１】
本実施の形態に係る電流増幅素子１０は、リニアモード動作が可能である点に特徴がある。この点で、図４（Ａ）〜（Ｃ）に示すように、ガイガーモード動作しかできないＳＥＢＡＴとは相違している。ＳＥＢＡＴでは、Ｖｃｂがブレークダウン電圧を超えると「なだれ増倍」が暴走し始め、アバランシェクエンチ回路により「なだれ増倍」が停止される。従って、ガイガーモード動作では、１回の「なだれ増倍」の間にエミッタから注入される電子は１個である。これに対し、リニアモード動作では、１回の「なだれ増倍」の間にエミッタから次々と電子が注入され、所望の電流増幅率を得ることができる。
【００５２】
従って、ＬＡＴのリニアモード動作において過剰雑音を低減することができれば、微小電流量の評価においても、高い感度（高いＳ／Ｎ）と応答速度の速さとを両立させることができる。換言すれば、ＬＡＴの過剰雑音を低減することで、ＳＥＢＡＴでは実現できない高感度で且つ高速応答が可能な電流計測器を実現することができる。接合容量を小さくすることで、ギガヘルツ（ＧＨｚ）レベルでの高速応答が可能となる。なお、過剰雑音を低減可能なＬＡＴの具体的な構造については、後で詳細に説明する。
【００５３】
リニアモード動作が可能な設計の一例としては、トランジスタのエミッタ電極（Ｅ）に高インピーダンス電流源を接続した回路構成を挙げることができる。例えば、図２（Ａ）に示す構成では、エミッタ電極２２に接続されるインピーダンス電流源を、高インピーダンス電流源とすることができる。高インピーダンス電流源としては、フォトダイオードなどの微弱電流を発生する光検出器などが挙げられる。なお、リニアモード動作をせずに「なだれ増倍」が暴走した場合には、エミッタ電極２２から注入された電子が、コレクタ電極２０からそのまま取り出されてしまう。
【００５４】
（電流増幅回路の概略構成の一例）
図５は本発明の電流増幅素子を用いた電流増幅回路の構成の一例を示す回路図である。図５に示すように、電流増幅回路４０は、図１に示した構造の電流増幅素子１０を用いて、フォトダイオード（ＰＤ）３６の出力電流を増幅する電流増幅回路である。フォトダイオード３６のｎ側電極（陽極）は、電流増幅素子１０のエミッタ電極Ｅの端子に接続されている。フォトダイオード３６のｐ側電極（陰極）は、負荷抵抗Ｒｅを介して直流電源３０のアノード側に接続されている。フォトダイオード３６のｐ側電極は、コンデンサ３８にも接続されている。これ以外の構成は、図２（Ａ）に示した回路構成と同様であるため、同じ構成部分には同じ符号を付して説明を省略する。
【００５５】
逆バイアス電圧の印加により、フォトダイオード３６の電流発生領域には電界が発生している。フォトダイオード３６に所定波長以上の光波が入射すると、光電流発生領域により光波が吸収されて、入射光の強さに応じたキャリア（電子とホール）を発生する。電子とホールは、光電流発生領域の電界により加速されて、電子はｎ側電極に流れ込み、ホールはｐ側電極に流れ込む。ホールがｐ側電極に流れ込むことで、発生した光電流に応じた微弱電流が出力される。
【００５６】
一方、フォトダイオード３６のｎ側電極に流れ込んだ電子は、電流増幅素子１０のエミッタ電極Ｅに注入され、「なだれ増倍」によって増倍されて、コレクタ電極Ｃから取り出される。即ち、フォトダイオード３６のｎ側電極から取り出された電子が増倍されて、フォトダイオード３６で発生した光電流が電流増幅素子１０で増幅される。本実施の形態に係る電流増幅回路４０では、電流増幅素子１０はリニアモード動作において電流増幅を行うことが可能である。増幅された電流は、負荷抵抗Ｒｃとコレクタ電極Ｃとの間に接続された出力端子３１から出力される。
【００５７】
また、背景技術として説明した通り、微弱電流の計測においては、トランスインピーダンス回路の抵抗によって発生する熱雑音が無視できないほど大きな雑音となり、Ｓ／Ｎを顕著に劣化させるという問題がある。「なだれ増倍」を利用して電流を直接増幅する電流増幅素子では、熱雑音の影響を低減して計測電流のＳ／Ｎを向上させることができる。
【００５８】
例えば、信号電流をｉｓ、熱雑音をｉｔとすると、なだれ増倍による電流増幅前のＳ／Ｎ（before）は下記式（１）で表される。これに対し、なだれ増倍による電流増幅後のＳ／Ｎ（after）は、電流増幅率をＭ（倍）として、下記式（２）で表される。
【００５９】
Ｓ／Ｎ（before）＝ ｉｓ２／（ｉｓ２＋ｉｔ２） 式（１）
Ｓ／Ｎ（after） ＝ Ｍ２ｉｓ２／（Ｍ２ｉｓ２＋ｉｔ２） 式（２）
【００６０】
上記式（２）から分かるように、電流増幅率Ｍの値が十分大きくなれば、ｉｔ２の項は無視できるほど小さくなる。従って、なだれ増倍による電流増幅の手法は、熱雑音が問題となるような微弱電流の計測において絶大な効果を発揮することができる。従って、本実施の形態の電流増幅回路は、光通信等で利用されている１．０μｍ〜１．７μｍの長波長帯で使用可能な、ゲルマニウム（Ｇｅ）を用いたフォトダイオードの光電流の増幅にも用いることができる。
【００６１】
図５に示す電流増幅回路４０では、ＡＰＤ３６、電流増幅素子１０の各々が、なだれ増倍を利用して電流を直接増幅するため、熱雑音の影響を低減して計測電流のＳ／Ｎを向上させることができる。また、「なだれ増倍」を利用した電流増幅素子を多段接続したことにより、電流増幅率を大幅に向上させることができる。
【００６２】
例えば、ＡＰＤ３６による電流増幅率Ｍ１を１０倍、電流増幅素子（ＬＡＴ）１０による電流増幅率Ｍ２を１０倍とすると、コレクタ電流Ｉｃ及びＡＰＤ３６で発生した光電流から算出される電流増幅率Ｍは、Ｍ１×Ｍ２であり１００倍となる。このように、ＡＰＤ３６で発生した微弱な光電流は、ＡＰＤのアバランシェ効果により１０倍に増幅され、更に電流増幅素子１０で１００倍にまで増幅されて、大きなコレクタ電流Ｉｃが得られる。
【００６３】
（なだれ増倍時の過剰雑音）
ここで、なだれ増倍を利用した電流増幅素子に特有の「過剰雑音」について説明する。背景技術として指摘した通り、なだれ増倍を利用した電流増幅素子は、増幅過程での過剰雑音が大きく、直列に接続するとこの過剰雑音が増幅され、出力信号のＳ／Ｎが低下する要因となる。
【００６４】
図６（Ａ）は過剰雑音係数の有効電離衝突係数比への依存性を示すグラフである。縦軸は過剰雑音係数Ｆであり、横軸は電流増幅率Ｍ（倍）である。過剰雑音係数Ｆは、電流増幅率Ｍのゆらぎとして定義されるものであり、電流増幅率Ｍを用いて下記式（３）で表される。また、過剰雑音係数Ｆは、電流増幅率Ｍ及び有効電離衝突係数比ｋｅｆｆを用いて下記式（４）で表される。
【００６５】
【数１】
【００６６】
なだれ増幅過程では、衝突電離（インパクトイオン化）の繰り返しによりキャリアの数は加速度的に増大する。即ち、有効電離衝突係数比ｋｅｆｆが大きくなる。図６（Ａ）に示すように、有効電離衝突係数比ｋｅｆｆが大きくなった結果として、電流増幅率Ｍに対する過剰雑音係数Ｆは急激に増加するようになる。
【００６７】
図６（Ｂ）はＬＡＴの雑音を評価するための計算モデルを表す概略図である。ＬＡＴのコレクタＣ、エミッタＥ及びベースＢの各々は、負荷抵抗を備えている。ＢＥ各々の負荷抵抗の間には寄生容量が存在し、ＣＥ各々の負荷抵抗の間には寄生容量が存在する。ＬＡＴでは、ベースＢに流れ出すベース電流Ｉｂ、コレクタＣから流れ込むコレクタ電流Ｉｃ（信号成分）の外に、種々の雑音性電流（ノイズ成分）が流れる。ＣＥ間に流れる雑音性電流としては、熱雑音Ｉｎ１、暗電流Ｉｎ２、過剰雑音Ｉｎ３がある。なだれ増倍過程では、このうち過剰雑音Ｉｎ３が大きくなり、出力信号のＳ／Ｎを低下させる。
【００６８】
上述した通り、なだれ増倍を利用した電流増幅素子では、増幅過程での過剰雑音が大きくなる。ここで過剰雑音が大きくなる本質的な原因について考察する。例えばＢＥ間というように同じ端子間でも電子が移動する経路によって、衝突電離による「なだれ」発生程度に分布があり、電流増幅率がばらつくことで過剰雑音が増加する。即ち、「なだれ」が発生する領域と、「なだれ」が発生しない領域とが生じることに起因して、過剰雑音が増加する。
【００６９】
本発明者等は、鋭意検討した結果、上記の電流増幅素子（ＬＡＴ）について、過剰雑音を顕著に低減できる具体的な構造を見い出した。この構造によれば、電流増幅素子内の所望領域で「なだれ」を均一に発生させて、なだれ増倍過程での過剰雑音の増加を抑制することができる。即ち、なだれ増倍過程での過剰雑音を低減することで、高感度（＝高Ｓ／Ｎ）で且つ高速応答が可能な電流増幅素子（ＬＡＴ）を実現することができる。以下に、この電流増幅素子の具体的な構造を説明する。
【００７０】
（電流増幅素子の具体的構造）
図７は本実施の形態に係る電流増幅素子の具体的な構造を示す斜視図である。図７では、電流増幅素子の一部を切り欠いて部分的な断面構造を示している。また、図７では、半導体基板上に電流増幅素子を作り込んだ構造を図示している。図８（Ａ）は図７に示す電流増幅素子を表面側から見た場合の平面図であり、図８（Ｂ）は図８（Ａ）のＸ-Ｘ線で切断し矢印方向から見た場合の構造を示す概略断面図である。
【００７１】
図７に示すように、電流増幅素子（ＬＡＴ）１００は、例えば約３００μｍ等、所定厚さの平板状のｐ−型シリコン半導体基板（ｐ−型基板）１０２を備えている。本実施の形態では、ｐ−型基板１０２は、平面視が略矩形状の平板として図示されているが、円形でも不定形でもよい。ｐ−型基板１０２の形状は、同一基板上にモノリシックに形成する素子の種類に応じて適宜選択される。なお、「表面（主面）」、「裏面」、「表面近傍（又は裏面近傍）」の意義は、図１（Ａ）と同様である。
【００７２】
ｐ−型基板１０２の中央部分には、ｎ型不純物を低濃度で拡散させたｎ型ウェル１０４が形成されている。ｎ型ウェル１０４は、中心軸線をＯとする裏面側に凸の半球状の領域である。ｎ型ウェル１０４は、表面から最も深い半球の頂点が裏面側に露出しないように、ｐ−型基板１０２内に形成されている。ｎ型ウェル１０４の周辺部分には、ｐ−型基板１０２より不純物濃度の高いｐ型分離領域１０６が形成されている。
【００７３】
ｐ型分離領域１０６は、ｎ型ウェル１０４内に形成されるＬＡＴ１００の主要部を他の素子から分離するために、ｎ型ウェル１０４を取り囲むように形成されている。ｐ型分離領域１０６の表面には、ｐ型不純物を高濃度で拡散させたｐ＋型拡散領域１０８が形成されている。このｐ＋型拡散領域１０８を接地する等してｐ−型基板１０２の電位を０Ｖにすることで、ＬＡＴ１００の主要部を他の素子から切り離すことができる。ｐ＋型拡散領域１０８は、いわゆる保護電極等を介して接地される。
【００７４】
ｎ型ウェル１０４内の表面側には、ｐ−型基板１０２より不純物濃度の高いｐ型拡散領域（ｐ型半導体層）１１２が形成されている。ｐ型半導体層１１２は、中心軸線をＯとする平面視が円形の領域である。ｐ−型基板１０２を厚さ方向に見た場合には、ｐ型半導体層１１２は、ｐ−型基板１０２の裏面側に凹凸を有するように形成されている。換言すれば、ｎ型ウェル１０４の中心軸線に対向する内側の面は、表面側に凹凸を有するように形成されている。凹凸形状については後で詳細に説明する。
【００７５】
ｐ型半導体層１１２の表面側には、ｎ＋型拡散領域１１６、及びｐ型不純物を高濃度で拡散させたｐ＋型拡散領域１１８が形成されている。ｎ型ウェル１０４の表面側には、ｎ型不純物を高濃度で拡散させたｎ＋型拡散領域１１４が形成されている。これらｐ型半導体層１１２、ｎ＋型拡散領域１１４、ｎ＋型拡散領域１１６、及びｐ＋型拡散領域１１８の各々が、図１（Ａ）のｐ型シリコン半導体層１２、ｎ型拡散領域１４、ｎ型拡散領域１６、及びｐ＋型拡散領域１８の各々に相当し、ＬＡＴ１００の主要部を構成する。
【００７６】
電流増幅素子（ＬＡＴ）１００では、ｎ＋型拡散領域１１６とｐ型半導体層１１２との間に「第１のＰＮ接合」が形成されると共に、ｐ型半導体層１１２とｎ型ウェル１０４との間に「第２のＰＮ接合」が形成されて、ｎｐｎ型のアバランシェバイポーラトランジスタが構成されている。
【００７７】
なお、図示は省略するが、ｎ＋型拡散領域１１４の表面には電子収集電極（コレクタ端子に接続されたコレクタ電極）が、ｎ＋型拡散領域１１６の表面には電子注入電極（エミッタ端子に接続されたエミッタ電極）が、ｐ＋型拡散領域１１８の表面にはホール収集電極（ベース端子に接続されたベース電極）が、各々形成されている。これらの電極の各々は、シリコン半導体に対しオーミック接合されたオーミック電極とされている。例えば、アルミニウム等の金属膜をアニールする等してオーミック電極を形成することができる。以下では、ｎ＋型拡散領域１１４に記号「Ｃ」、ｎ＋型拡散領域１１６に記号「Ｅ」、ｐ＋型拡散領域１１８に記号「Ｂ」を併記して、接続される端子の種類を適宜表示する。
【００７８】
ｐ−型基板１０２の表面には、絶縁領域１１０Ａ、絶縁領域１１０Ｂ、及び絶縁領域１１０Ｃが、中心軸線Ｏから外側に向かってこの順で形成されている。また、絶縁領域１１０Ａ、絶縁領域１１０Ｂ、及び絶縁領域１１０Ｃの各々は、ｐ−型基板１０２を酸化する等して形成されている。例えば、ｐ−型基板１０２がシリコン半導体基板の場合には、シリコンが酸化されて、酸化ケイ素（ＳｉＯ２）からなる絶縁領域が形成される。
【００７９】
絶縁領域１１０Ａは、ｐ＋型拡散領域１１８とｎ＋型拡散領域１１４との間に形成された、平面視がｎ＋型拡散領域１１６と同心の円環状の絶縁領域である。絶縁領域１１０Ｂは、ｎ＋型拡散領域１１４とｐ＋型拡散領域１０８との間に形成された、平面視がｎ＋型拡散領域１１６と同心の円環状の絶縁領域である。絶縁領域１１０Ｃは、ｐ＋型拡散領域１０８の外側に形成された、平面視がｎ＋型拡散領域１１６と同心の円環状の絶縁領域である。
【００８０】
ＬＡＴ１００を表面側から見ると、ｎ＋型拡散領域１１６とｐ＋型拡散領域１１８との間にｐ型半導体層１１２が露出すると共に、ｐ＋型拡散領域１１８と絶縁領域１１０Ａとの間にｐ型半導体層１１２が露出している。また、絶縁領域１１０Ｃの外側には、ｐ−型基板１０２が露出している。
【００８１】
図９は図８（Ｂ）に示す電流増幅素子の一部を拡大して図示する部分断面図である。図９には、ＬＡＴ１００の主要部（ｐ型半導体層１１２、ｎ＋型拡散領域１１４、ｎ＋型拡散領域１１６、及びｐ＋型拡散領域１１８）を含む部分（太い点線で囲んだ部分）１５０が、拡大されて図示されている。中心軸線Ｏを含む平面での断面は、中心軸線Ｏに関して線対称となるので、右半分の断面図だけを図示する。
【００８２】
図９に示すように、ｎ型ウェル１０４の内側の面は、ｐ−型基板１０２の表面側に凹凸を有するように形成されている。ｎ＋型拡散領域１１４より内側（即ち、中心軸線Ｏ側）の領域は、平面視において、第１領域及び第２領域の２つの領域に分けることができる。第１領域は、中心軸線Ｏに近い第１の半径ｒ１未満の円形の領域である。第２領域は、第１領域の外側にある第１領域と同心の円環状の領域であり、第１の半径ｒ１以上で第２の半径ｒ２未満の領域である。
【００８３】
矢印Ａで図示したように、第１領域では、ｎ型ウェル１０４の内側の面はｐ−型基板１０２の裏面に向って半径が小さくなる。同様に、ｎ型ウェル１０４と共に「第２のＰＮ接合」を形成するｐ型半導体層１１２は、ｐ−型基板１０２の裏面に向って半径が小さくなる。また、矢印Ｂで図示したように、第２領域では、ｎ型ウェル１０４の内側の面はｐ−型基板１０２の裏面に向って半径が大きくなる。同様に、ｎ型ウェル１０４と共に「第２のＰＮ接合」を形成するｐ型半導体層１１２は、ｐ−型基板１０２の裏面に向って半径が大きくなる。本実施の形態では、第１領域のようにｐ−型基板１０２の裏面に向って狭くなる形状を順テーパと称し、第２領域のようにｐ−型基板１０２の裏面に向って広くなる形状を逆テーパと称する。
【００８４】
第１領域において大きな順テーパの特徴を有する部分を順テーパ部１６０とし、第２領域において大きな逆テーパの特徴を有する部分を逆テーパ部１７０とする。なお、図９に示す断面図では、中心軸線Ｏに向う下向きの矢印が順テーパを表し、中心軸線Ｏと逆方向に向う下向きの矢印が逆テーパを表す。なお、図９に示す例では、ｐ型半導体層１１２が第２の領域の外延まで拡がり、第２領域の外側の端面はｐ−型基板１０２面に対し略垂直な面となっている。順テーパ部１６０は、エミッタ（Ｅ）から電子が注入されるｎ＋型拡散領域１１６の近くに形成されている。一方、逆テーパ部１７０は、電子を収集するコレクタ（Ｃ）に接続されるｎ＋型拡散領域１１４の近くの第２領域に形成されている。
【００８５】
図９はＬＡＴ１００の部分１５０での不純物（ｐ型不純物及びｎ型不純物）の濃度分布を示す図でもある。図１０は図９に示す部分１５０でのポテンシャル分布を模式的に示している。また、図１１は図９に示す部分１５０でのなだれ（衝突電離）の発生分布を模式的に示している。図１０及び図１１における順テーパ部１６０及び逆テーパ部１７０の位置は、図９に示す断面図における順テーパ部１６０及び逆テーパ部１７０の位置と対応している。図１０及び図１１において、点線は等電位線を表す。また、図１１において、斜線部は「なだれ（増倍）」の発生している部分を表す。
【００８６】
図１０に示すように、順テーパ部１６０では、等電位線の間隔が狭く、電界が局所的に大きくなる「電界集中」が発生している。一方、逆テーパ部１７０では、等電位線の間隔が広く、電界が緩やかになる「電界緩和」が発生している。また、図１１に示すように、「電界集中」が発生している順テーパ部１６０だけで、「なだれ（増倍）」１６２が集中的に発生しており、他の部分に「なだれ」の発生は見られない。
【００８７】
図２０は図９に示す電流増幅素子構造でのポテンシャル分布のシミュレーション結果を示す図であり、図１０はその模式図である。また、図２１は図９に示す電流増幅素子構造でのなだれ増倍の発生分布のシミュレーション結果を示す図であり、図１１はその模式図である。図２０及び図２１は、図９に示す電流増幅素子の部分１５０でのシミュレーション結果を示している。シミュレーションは、日本シノプシス社のＴＣＡＤツール「Ｓｅｎｔａｕｒｕｓ」を用いて行った。なお、ＴＣＡＤとは、Ｔｅｃｈｎｏｌｏｇｙ−ＣＡＤの略称であり、半導体デバイスの微細構造における物理現象の解析技術である。
【００８８】
シミュレーション結果からも裏付けられるように、本実施の形態では、ｎ型ウェル１０４の内側の面の凹凸形状において、順テーパと逆テーパという勾配の相違により、電界集中の発生度合いを異ならせることができる。即ち、ｐ型半導体層１１２の裏面側の凹凸形状を制御することで、「電界集中」及び「電界緩和」を意図的に発生させることができる。簡単に言えば、「なだれ」を起こしたい部分で「電界集中」が発生すると共に、「なだれ」を起こしたくない部分で「電界緩和」が発生するように、ｎ型ウェル１０４のテーパ形状を設定することができる。なお、図９に示す例では、第２領域において、ｎ型ウェル１０４の表面側の凹凸形状は、ｎ型ウェル１０４と共に「第２のＰＮ接合」を形成するｐ型半導体層１１２の裏面側の凹凸形状と同じである。
【００８９】
図１２は図９に示す電流増幅素子の電流増幅の様子を説明する概念図である。図１２では、トランジスタの端子電極を図示している。ｎ＋型拡散領域１１４の表面には電子収集電極（コレクタ電極）１２０が、ｎ＋型拡散領域１１６の表面には電子注入電極（エミッタ電極）１２２が、ｐ＋型拡散領域１１８の表面にはホール収集電極（ベース電極）１２４が、各々形成されている。
【００９０】
コレクタ電極１２０とベース電極１２４との間に逆バイアス電圧を印加し、エミッタ電極１２２とベース電極１２４との間に順バイアス電圧を印加する。逆バイアス電圧は、後述する「なだれ増倍」を誘起するために、ｐｎダイオードのブレークダウン電圧以上の高電圧とする。「第２のＰＮ接合」に逆バイアス電圧が印加されることで、ｐ型半導体層１１２のｐ型領域には高電界が発生している。なお、エミッタ電極１２２下のｎ＋型拡散領域１１６の周囲には空乏層（図示せず）が形成されている。
【００９１】
エミッタ電極１２２から注入された電子は、ｐ型半導体層１１２とｎ＋型拡散領域１１６との間の「第２のＰＮ接合」を介して、ｐ型半導体層１１２に注入される。当初、エミッタ電極１２２から注入された電子の大半は、順バイアスに従ってベース電極１２４の方向に向かう。しかしながら、エミッタ電極１２２から注入された電子の一部は、「電界集中」により高電界が発生している領域に捉えられる。本実施の形態では、ｎ＋型拡散領域１１６近傍の順テーパ部１６０だけで「電界集中」が発生し、逆テーパ部１７０では「電界緩和」が発生している。
【００９２】
従って、ｎ＋型拡散領域１１６近傍の順テーパ部１６０にエミッタ電極１２２から電子が注入されると、注入された電子が高電界により加速され、衝突電離（インパクトイオン化）により一対のキャリア（電子とホール）を生成する。この衝突電離の繰り返しで、キャリア数が加速度的に増大する「なだれ増倍」が発生する。
【００９３】
増倍された電子はコレクタ電極１２０から取り出され、増倍されたホールはベース電極１２４から取り出される。ベース電極１２４からはベース電流Ｉｂが流出する。また、上記の「なだれ増倍」により、エミッタ電極１２２に注入された電子に比べ、コレクタ電極１２０からは増倍された多数の電子が取り出される。即ち、「なだれ増倍」により電流が直接増倍されて、コレクタ電極１２０に流入するコレクタ電流Ｉｃは、エミッタ電極１２２から流出するエミッタ電流Ｉｅよりも顕著に増大する。
【００９４】
ｎ＋型拡散領域１１６は、同心円の中心に存在する。また、ｐ型半導体層１１２とｎ型ウェル１０４との間には、角部の無いなだらかな界面を備えた「第２のＰＮ接合」が形成されている。従って、ｎ＋型拡散領域１１６近傍の順テーパ部１６０のみで「電界集中」が発生すれば、「なだれ」を全方位にわたって均一に起こすことができ、理想的な「なだれ増倍」となる。
【００９５】
一方、ＬＡＴ１００の基板表面の近傍では、不要なリーク電流が流れ易い。リーク電流がなだれ増倍されると、過剰雑音が急増しＳ／Ｎが低下する原因となる。また、「電界集中」が発生する箇所が複数になる等、衝突電離による「なだれ」発生程度に分布があると、電流増幅率がばらつくことで過剰雑音が増加する。従って、ｎ＋型拡散領域１１４及びｐ＋型拡散領域１１８の近傍の逆テーパ部１７０で「電界緩和」が発生すれば、「なだれ」が複数箇所で起きない、理想的な「なだれ増倍」となる。
【００９６】
本実施の形態では、中央に在るｎ＋型拡散領域１１６近傍の順テーパ部１６０のみで「電界集中」が発生し、ｎ＋型拡散領域１１４及びｐ＋型拡散領域１１８の近傍の逆テーパ部１７０では「電界緩和」が発生しているので、順テーパ部１６０のみで均一な「なだれ」が発生する。これにより、電流増幅率が略一定となり過剰雑音の発生が抑制されて、極めて理想的な「なだれ増倍」となる。即ち、線形増幅領域（リニアモード）で動作するアバランシェ・トランジスタ（ＬＡＴ）において、高い感度（高いＳ／Ｎ）と応答速度の速さとを両立させることができる。
【００９７】
図８（Ｂ）及び図９に示す例では、ｐ型半導体層１１２のｐ型領域の不純物濃度を一定にした例について説明したが、ｐ型不純物の濃度に分布を与えてもよい。図１３（Ａ）及び（Ｂ）は図９に示す電流増幅素子の構造の変形例を示す部分断面図である。図１３（Ａ）及び（Ｂ）には、ＬＡＴ１００の主要部含む部分１５０が、拡大されて図示されている。
【００９８】
図１３（Ａ）に示すように、第２領域には、ｐ−型基板１０２より不純物濃度の高いｐ型半導体層１１２と、ｐ型半導体層１１２より不純物濃度の低いｐ−型拡散領域１１２Ａとが形成されている。この結果、ｐ−型拡散領域１１２Ａを除いたｐ型半導体層１１２は、矢印Ｃで図示したように、ｐ型半導体層１１２の表面近傍で、ｐ−型基板１０２の裏面に向って半径が小さくなる順テーパを形成する。この第２領域において大きな順テーパの特徴を有する部分を、順テーパ部１８０とする。
【００９９】
上述した通り、ＬＡＴ１００の基板表面の近傍で発生したリーク電流が「なだれ増倍」されると、雑音が急増しＳ／Ｎが低下する原因となる。リーク電流の「なだれ増倍」を抑制するためには、ＬＡＴ１００の基板表面の近傍において、衝突電離によるキャリアの生成を防止すること、即ち、不純物の濃度を低下させることが効果的である。このため、第２領域に、ｐ型半導体層１１２より不純物濃度の低いｐ−型拡散領域１１２Ａを形成する。
【０１００】
ｐ−型拡散領域１１２Ａを基板表面の近傍に形成することで、リーク電流による表面近傍での「なだれ」の発生を一層抑制して、雑音を排除し更に高い感度（高いＳ／Ｎ）を得ることができる。なお、図１３（Ｂ）に示すように、ｐ−型拡散領域１１２Ａを、ｎ型不純物の濃度の低いｎ−型拡散領域に置き換えても、略同様の効果を得ることができる。
【０１０１】
（電流増幅素子の製造方法）
次に、図７、図８（Ａ）及び図８（Ｂ）に示す電流増幅素子を製造する製造方法について説明する。図１４〜図１９は電流増幅素子の製造工程を順を追って説明するための工程図である。なお、この製造方法は一例に過ぎず、本実施の形態に係る電流増幅素子（ＬＡＴ１００）を製造することが可能な範囲で、製造工程の順序の入れ替え、他の製造技術の導入などを適宜行うことができる。
【０１０２】
本実施の形態では、不純物が拡散された拡散領域は、堆積させた不純物を熱拡散させる「熱拡散法」、放電等により原子をイオン化して打ち込む「イオン注入法」等、公知の不純物拡散技術を用いて行うことができる。不純物拡散の方法は、形成する不純物拡散領域の濃度プロファイル等により、適宜選択することができる。
【０１０３】
まず、図１４に示すように、所定厚さのｐ−型シリコン半導体基板（ｐ−型基板）１０２を用意する。次に、図１５に示すように、ｐ−型基板１０２の表面に、不純物拡散によりｎ型ウェル１０４を形成する。例えば、図１５に示すように、ｎ型ウェル１０４に対応して形成された開口部２０２を有するマスク２００を、ｐ−型基板１０２の表面側に配置する。このマスク２００を用いて、矢印で図示したように、ｐ−型基板１０２に対し、基板表面側からリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物を導入して、不純物の拡散を行う。ｐ−型基板１０２の開口部２０２に対向する部分には、ｎ型不純物が低濃度で拡散されたｎ型ウェル１０４が形成される。
【０１０４】
次に、図１６及び図１７に示すように、２回の不純物拡散により、所望の形状のｐ型分離領域１０６及びｐ型半導体層１１２を形成する。例えば、図１６に示すように、ｐ型分離領域１０６及びｐ型半導体層１１２の厚膜部分に対応して形成された開口部２０６を有するマスク２０４を、ｐ−型基板１０２の表面側に配置する。このマスク２０４を用いて、矢印で図示したように、ｐ−型基板１０２に対し、基板表面側からホウ素（Ｂ）ガリウム（Ｇａ）等のｐ型不純物を導入して、不純物の拡散を行う。ｐ−型基板１０２の開口部２０４に対向する部分には、ｐ型不純物が低濃度で拡散されたｐ型領域１０６Ｐ及びｐ型領域１１２Ｐが形成される。
【０１０５】
続けて、図１７に示すように、ｐ型分離領域１０６及びｐ型半導体層１１２に対応して形成された開口部２１０を有するマスク２０８を、ｐ−型基板１０２の表面側に配置する。このマスク２０８を用いて、矢印で図示したように、ｐ−型基板１０２に対し、基板表面側からｐ型不純物を更に導入して、２回目の不純物の拡散を行う。ｐ−型基板１０２の開口部２１０に対向する部分には、ｐ型不純物が低濃度で拡散されたｐ型領域１０６Ｐ及びｐ型領域１１２Ｐが形成される。このように、不純物拡散を２回に分けて行うことで、順テーパ及び逆テーパ等の勾配を備えた所望形状のｐ型半導体層１１２を形成することができる。
【０１０６】
次に、図１８に示すように、不純物拡散により、ｐ＋型拡散領域１０８、ｎ＋型拡散領域１１４、ｎ＋型拡散領域１１６、及びｐ＋型拡散領域１１８を形成する。例えば、ｐ＋型拡散領域を先に形成する場合には、ｐ＋型拡散領域１０８、ｐ＋型拡散領域１１８に対応して形成された開口部２１４を有するｐ＋型用のマスク２１２を、ｐ−型基板１０２の表面側に配置する。このマスク２１２を用いて、矢印で図示したように、ｐ−型基板１０２に対し、基板表面側からｎ型不純物を導入して、不純物の拡散を行う。ｐ−型基板１０２の開口部２１４に対向する部分には、ｐ型不純物が高濃度で拡散されたｐ＋型拡散領域１０８、ｐ＋型拡散領域１１８が形成される。
【０１０７】
続けてｎ＋型拡散領域を形成する場合には、ｐ＋型用のマスク２１２を退避させ、ｎ＋型拡散領域１１４、ｎ＋型拡散領域１１６に対応して形成された開口部２１８を有するｎ＋型用のマスク２１６を、ｐ−型基板１０２の表面側に配置する。このマスク２１６を用いて、矢印で図示したように、ｐ−型基板１０２に対し、基板表面側からｎ型不純物を導入して、不純物の拡散を行う。ｐ−型基板１０２の開口部２１８に対向する部分には、ｎ型不純物が高濃度で拡散されたｎ＋型拡散領域１１４、ｎ＋型拡散領域１１６が形成される。
【０１０８】
次に、図１９に示すように、シリコンの酸化により、酸化ケイ素（ＳｉＯ２）からなる絶縁領域１１０Ａ、絶縁領域１１０Ｂ、及び絶縁領域１１０Ｃを形成する。絶縁領域１１０Ａ、絶縁領域１１０Ｂ、及び絶縁領域１１０Ｃの各々に対応して形成された開口部２２２を有するマスク２２０を、ｐ−型基板１０２の表面側に配置する。このマスク２２０を用いて、矢印で図示したように、ｐ−型基板１０２に対し、基板表面側から酸化を行う。ｐ−型基板１０２の開口部２２２に対向する部分には、ｐ−型基板１０２の表面が酸化された絶縁領域１１０Ａ、絶縁領域１１０Ｂ、及び絶縁領域１１０Ｃが形成される。
【０１０９】
なお、上記の製造方法は一例に過ぎず、製造工程の順序の入れ替えなどを適宜行うことができる。例えば、絶縁領域１１０Ａ、絶縁領域１１０Ｂ、及び絶縁領域１１０Ｃを形成した後に、ｐ＋型拡散領域１０８、ｎ＋型拡散領域１１４、ｎ＋型拡散領域１１６、及びｐ＋型拡散領域１１８を形成してもよい。
【０１１０】
＜変形例＞
なお、上記の実施の形態では、電流増幅素子（ＬＡＴ）は、ｐ−型シリコン半導体基板（ｐ−型基板）にｎ型ウェルを形成し、ｎ型ウェル内にＬＡＴの主要部（ｐ型半導体層、ｎ＋型拡散領域、ｎ＋型拡散領域、及びｐ＋型拡散領域）が形成される例について説明したが、ｐ型とｎ型を反転させてもよい。即ち、ｎ−型シリコン半導体基板（ｎ−型基板）にｐ型ウェルを形成し、ｐ型ウェル内にＬＡＴの主要部（ｎ型半導体層、ｐ＋型拡散領域、ｐ＋型拡散領域、及びｎ＋型拡散領域）を形成することもできる。この場合には、電子とホールとが反転し、一方のｐ＋型拡散領域の表面に、ホール収集電極を形成し、他方のｐ＋型拡散領域の表面にホール注入電極を形成し、ｎ＋型拡散領域の表面に電子収集電極を形成する。
【符号の説明】
【０１１１】
１０ 電流増幅素子（ＬＡＴ）
１２ ｐ型シリコン半導体層
１４ ｎ型拡散領域
１６ ｎ型拡散領域
１８ ｐ＋型拡散領域
２０ コレクタ電極（電子収集電極）
２２ エミッタ電極（電子注入電極）
２４ ベース電極（ホール収集電極）
２６ 空乏層
２８ 高圧電源
３０ 直流電源
３６ フォトダイオード（ＰＤまたはＡＰＤ）
３８ コンデンサ
４０ 電流増幅回路
１００ 電流増幅素子（ＬＡＴ）
１０２ ｐ−型シリコン半導体基板（ｐ−型基板）
１０４ ｎ型ウェル
１０６ ｐ型分離領域
１０８ ｐ＋型拡散領域
１１０Ａ 絶縁領域
１１０Ｂ 絶縁領域
１１０Ｃ 絶縁領域
１１２ ｐ型拡散領域（ｐ型半導体層）
１１２Ａ ｐ−型拡散領域
１１４ ｎ＋型拡散領域
１１６ ｎ＋型拡散領域
１１８ ｐ＋型拡散領域
１２０ コレクタ電極
１２２ エミッタ電極
１２４ ベース電極
１５０ 部分
１６０ 順テーパ部
１７０ 逆テーパ部
１８０ 順テーパ部
【特許請求の範囲】
【請求項１】
半導体基板の表面に平面視が円形となるように中心軸の周りに対称に形成されたｎ型半導体ウエルと、
前記ｎ型半導体ウエル内に形成され、平面視が前記ｎ型半導体ウエルより半径の小さい同心円となるように前記中心軸の周りに対称に形成されたｐ型半導体領域と、
前記ｐ型半導体領域内に形成され、平面視が前記ｐ型半導体領域より半径の小さい同心円となるように前記中心軸の周りに対称に形成されたｎ型半導体領域と、
前記ｎ型半導体領域にオーミック接合された電子注入電極と、
前記ｎ型半導体ウエルにオーミック接合された電子収集電極と、
前記ｐ型半導体領域にオーミック接合されたホール収集電極であって、リニアモードでなだれ増倍動作を行うように、前記電子注入電極との間に順バイアス電圧を印加すると共に、前記電子収集電極との間にブレークダウン電圧より大きな逆バイアス電圧を印加するホール収集電極と、
を備え、
前記ｎ型半導体ウエルの前記中心軸に対向する内側の面は、前記中心軸から予め定めた距離の範囲内では前記半導体基板の裏面に向って半径が小さくなると共に、前記範囲より外側では前記半導体基板の裏面に向って半径が大きくなる、
電流増幅素子。
【請求項２】
前記電子収集電極に流入する電流の前記電子注入電極から流出する電流に対する比で表される電流増幅率が前記逆バイアス電圧に対して単調増加するように、前記なだれ増倍動作を行う請求項１に記載の電流増幅素子。
【請求項３】
前記ホール収集電極より外側の半導体基板の表面に、前記ｐ型半導体領域よりも不純物濃度の低いｐ−型半導体領域を形成した請求項１又は請求項２に記載の電流増幅素子。
【請求項４】
前記ホール収集電極より外側の半導体基板の表面に、前記ｎ型半導体ウエルよりも不純物濃度の低いｎ−型半導体領域を形成した請求項１又は請求項２に記載の電流増幅素子。
【請求項５】
前記半導体基板が、シリコン、窒化ガリウム、窒化アルミニウム、窒化アルミニウムガリウム、炭化ケイ素、及び結晶性炭素からなる群から選択された少なくとも１種からなる請求項１から請求項４までのいずれか１項に記載の電流増幅素子。
【請求項１】
半導体基板の表面に平面視が円形となるように中心軸の周りに対称に形成されたｎ型半導体ウエルと、
前記ｎ型半導体ウエル内に形成され、平面視が前記ｎ型半導体ウエルより半径の小さい同心円となるように前記中心軸の周りに対称に形成されたｐ型半導体領域と、
前記ｐ型半導体領域内に形成され、平面視が前記ｐ型半導体領域より半径の小さい同心円となるように前記中心軸の周りに対称に形成されたｎ型半導体領域と、
前記ｎ型半導体領域にオーミック接合された電子注入電極と、
前記ｎ型半導体ウエルにオーミック接合された電子収集電極と、
前記ｐ型半導体領域にオーミック接合されたホール収集電極であって、リニアモードでなだれ増倍動作を行うように、前記電子注入電極との間に順バイアス電圧を印加すると共に、前記電子収集電極との間にブレークダウン電圧より大きな逆バイアス電圧を印加するホール収集電極と、
を備え、
前記ｎ型半導体ウエルの前記中心軸に対向する内側の面は、前記中心軸から予め定めた距離の範囲内では前記半導体基板の裏面に向って半径が小さくなると共に、前記範囲より外側では前記半導体基板の裏面に向って半径が大きくなる、
電流増幅素子。
【請求項２】
前記電子収集電極に流入する電流の前記電子注入電極から流出する電流に対する比で表される電流増幅率が前記逆バイアス電圧に対して単調増加するように、前記なだれ増倍動作を行う請求項１に記載の電流増幅素子。
【請求項３】
前記ホール収集電極より外側の半導体基板の表面に、前記ｐ型半導体領域よりも不純物濃度の低いｐ−型半導体領域を形成した請求項１又は請求項２に記載の電流増幅素子。
【請求項４】
前記ホール収集電極より外側の半導体基板の表面に、前記ｎ型半導体ウエルよりも不純物濃度の低いｎ−型半導体領域を形成した請求項１又は請求項２に記載の電流増幅素子。
【請求項５】
前記半導体基板が、シリコン、窒化ガリウム、窒化アルミニウム、窒化アルミニウムガリウム、炭化ケイ素、及び結晶性炭素からなる群から選択された少なくとも１種からなる請求項１から請求項４までのいずれか１項に記載の電流増幅素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１１−１７１４８９（Ｐ２０１１−１７１４８９Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３３５０８（Ｐ２０１０−３３５０８）
【出願日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（０００００３６０９）株式会社豊田中央研究所 (4,200)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（０００００３６０９）株式会社豊田中央研究所 (4,200)
【Ｆターム（参考）】
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