半導体装置
【課題】ラテラル・バイポーラトランジスタを有する半導体装置であって、エミッタ、コレクタ間の耐圧をより高めることができる半導体装置を提供する。
【解決手段】ＨＣＢＴ１００は、第１の導電層を構成する基板１と、ｎ−ｈｉｌｌ層１１と、素子分離酸化膜６とを備え、ｎ−ｈｉｌｌ層１１は第２の導電層と第３の導電層を含み、第３の導電層は第４の導電層を含み、第４の導電層はエミッタ電極３１Ａと接続し、コレクタ電極３１Ｂをさらに備え、ｎ−ｈｉｌｌ層１１はコレクタ電極３１Ｂと電気的に接続し、少なくとも２つのコレクタ電極３１Ｂを備え、ｎ−ｈｉｌｌ層１１はコレクタ電極３１Ｂと電気的に接続し、少なくとも２つのコレクタ電極３１Ｂは、コレクタ電極３１Ｂ同士を結ぶ直線と、ｎ−ｈｉｌｌ層１１に備わる少なくとも一つの側面の２つの対向する位置を結ぶ直線とが直交する位置にあることを特徴とする。
【解決手段】ＨＣＢＴ１００は、第１の導電層を構成する基板１と、ｎ−ｈｉｌｌ層１１と、素子分離酸化膜６とを備え、ｎ−ｈｉｌｌ層１１は第２の導電層と第３の導電層を含み、第３の導電層は第４の導電層を含み、第４の導電層はエミッタ電極３１Ａと接続し、コレクタ電極３１Ｂをさらに備え、ｎ−ｈｉｌｌ層１１はコレクタ電極３１Ｂと電気的に接続し、少なくとも２つのコレクタ電極３１Ｂを備え、ｎ−ｈｉｌｌ層１１はコレクタ電極３１Ｂと電気的に接続し、少なくとも２つのコレクタ電極３１Ｂは、コレクタ電極３１Ｂ同士を結ぶ直線と、ｎ−ｈｉｌｌ層１１に備わる少なくとも一つの側面の２つの対向する位置を結ぶ直線とが直交する位置にあることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にＣＭＯＳトランジスタとバイポーラトランジスタとを組み合わせたＢｉＣＭＯＳトランジスタの構成を有する半導体装置に関する。
【背景技術】
【０００２】
現在、無線通信に関する技術の発展が著しく、携帯電話機に使用される小型のＩＣ（Integrated Circuit）も盛んに研究、開発されている。主に携帯電話機に使用されるＩＣの１つとして、ＲＦ（Radio Frequency）回路とベースバンド回路とを１つのチップに搭載
（以降、混載ともいう）したシステムオンチップが注目されている。
システムオンチップのうち、ＲＦ回路には高速動作が要求されるので、その構造にも微細化が要求される。一方、ベースバンド回路は、ＲＦ回路に比べて構造の微細化の必要性がない。周知のように、高度の微細化技術は、製造にかかるコストを増大させ、製造の歩留まりを低下させるという不具合を生じる可能性がある。
【０００３】
ところで、ＩＣを構成するトランジスタには、よく知られているように、ＣＭＯＳ（Complementary MOS）トランジスタとバイポーラ（Bipolar transistor）トランジスタとがある。ＣＭＯＳトランジスタは、ゲート電圧が低く、プロセス工程が簡易であることから多くのＩＣの素子に適用されている。一方、バイポーラトランジスタは、ＣＭＯＳトランジスタに比べて高速動作に有利であることが知られている。同等の微細化構造を有するバイポーラトランジスタとＣＭＯＳトランジスタとを比較すると、バイポーラトランジスタは、１もしくは２世代先のＣＭＯＳトランジスタと同程度の動作速度を実現することができる。
【０００４】
上記した点に考慮すると、システムオンチップは、ＲＦ回路を高速動作に有利なバイポーラトランジスタ、ベースバンド回路を製造が簡易なＣＭＯＳトランジスタで構成することが望ましい。バイポーラトランジスタとＣＭＯＳトランジスタとを組み合わせたトランジスタを、以降、ＢｉＣＭＯＳトランジスタと記す。
バイポーラトランジスタには、縦型と横型のものがある。縦型のバイポーラトランジスでは、キャリアがエミッタから垂直方向に流れてコレクタに達する。コレクタ領域はウェハ表面から深い位置に形成されるため、エミッタ、コレクタ間の抵抗が大きくなって高速動作に不利である。また、高濃度の埋込み層やコレクタエピ層、ディープトレンチアイソレーション等が必要であるので、工程数が増大してコストを高めることになる。
【０００５】
一方、ラテラル・バイポーラトランジスタは、縦型のバイポーラトランジスタに比べて構造が単純である。また、ＣＭＯＳトランジスタに比較的少ない数の工程を追加することによってＢｉＣＭＯＳトランジスタを構成することができる。さらに、コレクタ電極をコレクタ領域に直接コンタクトさせることができるので、高速に動作させることにも有利である。このため、ＢｉＣＭＯＳトランジスタでは、キャリアが横方向に流れる横型のラテラル・バイポーラトランジスタを適用することが望ましい。
ラテラル・バイポーラトランジスタは、例えば、ＵＳ ２００５／００４０４９５ Ａ１（以下、特許文献１とも記す）に記載されている。特許文献１に記載されているラテラル型のＮＰＮ型トランジスタは、Horizontal Current Bipolar Transistor（ＨＣＢＴ）と呼ばれるトランジスタである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２００５／００４０４９５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記した特許文献１に記載されたＨＣＢＴは、ＣＭＯＳトランジスタと組み合わせてＢｉＣＭＯＳトランジスタに適用することを考慮したものではない。このため、ＨＣＢＴをＣＭＯＳトランジスタと混載してＢｉＣＭＯＳ化する場合、以下のプロセス上の問題を生じる。
図４９は、特許文献１に記載されているＨＣＢＴの断面図である。図４９に示したＨＣＢＴは、コレクタ電極７７、ベース電極７８、エミッタ電極７９を備えている。ＨＣＢＴの活性領域（ここでは、ｎ−ｈｉｌ１層と呼ばれている）８１には、まず、内部ベース (intrinsic Base)層８８が形成され、外部とコンタクトをとるための外部ベース (Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ)層８９が形成される。
【０００８】
図５０（ａ）〜図５０（ｆ）は、図４９に示したＨＣＢＴのプロセスを説明するための工程図である。ＨＣＢＴを単独で形成するプロセスでは、先ず、シャロートレンチアイソレーションを形成するため、図５０（ａ）に示すように、イオン注入されたＳｉ基板上にＳｉ窒化膜８３を形成し、エッチングしてｎ−ｈｉｌｌ層８１を形成する。そして、図５０（ｂ）に示すように、Ｓｉ基板と共にエッチングされたＳｉ窒化膜８３上からＣＶＤ（Chemical Vapor Deposition）酸化膜を全面に形成し、ＣＭＰ（Chemical Mechanical Polishing）した後に全面ウェットエッチングする。ウェットエッチングの結果、図５０（ｃ）に示すように、酸化膜９０が残ってシャロートレンチアイソレーションが形成される。シャロートレンチアイソレーションの形成後、ｎ−ｈｉｌｌ層８１の側面にイオン注入して内部ベース層８８が形成される。さらに、図５０（ｄ）に示すように、Ｓｉ窒化膜８３上からイオン注入がされ、外部ベース層８９が形成される。
【０００９】
次に、ドープドポリシリコン膜の形成及びエッチングが行われる。この工程では、図５０（ｅ）に示すように、ｎ−ｈｉｌｌ層８１上に不純物濃度が比較的高いＮ＋ポリシリコン膜９２が形成され、Ｎ＋ポリシリコン膜９２上にアン・ドープドポリシリコン膜９３が形成される。次に、エッチングあるいはＣＭＰとエッチングの組み合わせにより、アン・ドープドポリシリコン膜９３およびＮ＋ポリシリコン膜９２をエッチバックする。このとき、ｎ−ｈｉｌｌ層８１はＳｉ窒化膜８３によって覆われているため、エッチングから保護される。この結果、図５０（ｆ）に示したドープドポリシリコン７６ａ、７６ｂがｎ−ｈｉｌｌ層８１の周辺に残ることになる。
【００１０】
ところが、上記したエッチングに使用されるエッチャント（２０％テトラメチルアンモニウム水酸化物水溶液、以下「ＴＭＡＨ水溶液」と記す）は、ｎ−ｈｉｌｌ層８１とドープドポリシリコン７６ａ、７６ｂとの間で充分な選択比が得られない。このため、特許文献１では、ｎ−ｈｉｌｌ層８１上に予め形成されているＳｉ窒化膜８３がドープドポリシリコン７６ａ、７６ｂのエッチングのマスクとなっている。
ところで、ＨＣＢＴは、ＣＭＯＳトランジスタと混載する場合にベース領域の幅をできるだけ小さくする必要がある。このため、ＣＭＯＳ形成時の熱処理の影響を避けねばならず、ＨＣＢＴはＣＭＯＳトランジスタよりも後に形成されることが望ましい。
【００１１】
ＨＣＢＴに先立ってＣＭＯＳトランジスタを形成する場合、前記したシャロートレンチアイソレーションの工程によって素子分離をし、先ずＣＭＯＳトランジスタが形成される。しかし、ＣＭＯＳトランジスタの形成にあたっては、イオン注入時のチャネリングを防ぐため、Ｓｉ基板上にスルー酸化膜を形成することが一般的である。また、Ｓｉ窒化膜８３は、シャロートレンチアイソレーション形成のためのマスクなので、厚さが不均一でイオン注入のチャネリング防止に使用することはできない。したがって、ＣＭＯＳトランジスタを混載するためには、Ｓｉ窒化膜８３をＣＭＯＳトランジスタのイオン注入前に除去しなければならないことになる。これは、Ｓｉ窒化膜８３は、選択的にドライエッチングすることが困難なため、一般的に熱リン酸による全面ウェットエッチングによって除去されるからである。
【００１２】
しかし、Ｓｉ窒化膜８３が除去された状態でドープドポリシリコン７６ａ、７６ｂをエッチングすると、前記した選択比の問題により、ｎ−ｈｉｌｌ層８１までもがエッチングされてしまうおそれがある。ｎ−ｈｉｌｌ層８１がエッチングされた状態を図５１に模式的に示す。
さらに、特許文献１では、ＨＣＢＴの内部ベース層８８形成後、外部ベース層８９を形成している。このようなプロセスでは、外部ベース層８９に注入された不純物が内部ベース層８８のプロファイルに影響を及ぼす可能性があることが問題になる。
【００１３】
また、このプロセスでは（１１０）面のウェハを用いており、ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層はポリシリコンがＴＭＡＨによってエッチングされる際に、（１１１）面からなるスペーサによって保護されている。しかしながら、（１１０）ウェハでは、バルクＣＭＯＳと共有するのは難しいという問題が残る。
このような課題は、特有の構造のラテラル・バイポーラトランジスタ（ＨＣＢＴ）と、ＣＭＯＳプロセスによって形成されるトランジスタとを混載する際の複数の課題の具体例である。本発明は、このような複数の課題の各々に個別に対応可能である半導体装置を提供することを目的とする。
より詳しくは、本発明は、エミッタ、コレクタ間の耐圧をより高めることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
以上の課題を解決するため、本発明の請求項１に記載の半導体装置は、ラテラル・バイポーラトランジスタを有する半導体装置であって、前記ラテラル・バイポーラトランジスタは、第１の導電層を構成する基板と、前記第１の導電層上に配置され、前記第１の導電層から突出し、上面および前記上面と接触する少なくとも一つの側面を備える形状を有する活性領域と、前記活性領域の前記側面を部分的に覆っている素子分離酸化膜と、を備え、前記活性領域は、前記第１の導電層と異なる極性を有する第２の導電層を含み、前記活性領域は、前記上面および前記少なくとも一つの側面の２つの対向する位置で、前記第１の導電層と同じ極性を有する第３の導電層を含み、前記第３の導電層は、前記第２の導電層と同一の極性を有する第４の導電層を含み、前記第４の導電層は、エミッタ電極と接続し、コレクタ電極をさらに備え、前記活性領域は、前記コレクタ電極と電気的に接続し、少なくとも２つのコレクタ電極をさらに備え、前記活性領域は、前記コレクタ電極と電気的に接続し、前記少なくとも２つのコレクタ電極は、該コレクタ電極同士を結ぶ直線と、前記少なくとも一つの側面の２つの対向する位置を結ぶ直線とが直交する位置に配置されることを特徴とする。
【００１５】
また、請求項２に記載の半導体装置は、請求項１において、前記ラテラル・バイポーラトランジスタが電気的に動作状態の時、前記活性領域の全体が空乏状態になるように前記活性領域の不純物濃度および活性領域幅が設定されていることを特徴とする。
【００１６】
また、請求項３に記載の半導体装置は、請求項２において、前記活性領域の前記不純物濃度と前記第３の導電層の不純物濃度との比率が、１：１０から１：１００００であることを特徴とする。
【００１７】
また、請求項４に記載の半導体装置は、請求項１から請求項３において、前記基板に集積されたＣＭＯＳトランジスタをさらに備えることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、空乏領域が活性領域の上面及び活性領域の側面から広がる。この空乏領域は、電圧の印加次第でさらに広がる。反対側からの空乏層と上面は合体し、電界を制限するのに十分に空乏化したコレクタ領域を形成する。このため、エミッタ、コレクタ間の耐圧をより高めることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態１の半導体装置の上面図であって、ラテラル・バイポーラトランジスタとＣＭＯＳトランジスタとが混載された状態を説明するための図である。
【図２】本発明の実施形態１の半導体装置の構成を説明するための断面図である。
【図３】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図４】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図５】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図６】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図７】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図８】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図９】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１０】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１１】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１２】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１３】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１４】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１５】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１６】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１７】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１８】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１９】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２０】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２１】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２２】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２３】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２４】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２５】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２６】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２７】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２８】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２９】本発明の実施形態１の半導体装置の製造方法で製造された半導体装置の特性を説明するためのグラフである。
【図３０】本発明の実施形態２の半導体装置の製造方法で使用されるマスクを説明するための図である。
【図３１（１）】本発明の実施形態２のＨＣＢＴのプロセスフロー図である。
【図３１（２）】本発明の実施形態２の、図３１（１）に続くＨＣＢＴのプロセスフロー図である。
【図３１（３）】本発明の実施形態２の、図３１（２）に続くＨＣＢＴのプロセスフロー図である。
【図３２】本発明の実施形態２のダブルポリシリコン型のＨＣＢＴのガンメルプロットをシングルポリシリコン型のＨＣＢＴと比較して示した図である。
【図３３】本発明の実施形態２のダブルポリシリコン型のＨＣＢＴのアウトプット特性を、シングルポリシリコン型のＨＣＢＴと比較して示した図である。
【図３４】本発明の実施形態２のダブルポリシリコン型のＨＣＢＴのカットオフ周波数（ｆT）および最大発振周波数（ｆmax）のコレクタ電流（ＩC）依存性を、シングルポリシリコン型のＨＣＢＴと比較して示した図である。
【図３５】本発明の実施形態２のプロセスの応用例を説明するための図である。
【図３６】本発明の実施形態３の、ダミーゲートポリシリコンを説明するための図である。
【図３７（１）】図３６で説明したダミーゲートポリシリコンのプロセスフローを説明するための図である。
【図３７（２）】図３６で説明したダミーゲートポリシリコンの、図３７（１）に続くプロセスフローを説明するための図である。
【図３７（３）】図３６で説明したダミーゲートポリシリコンの、図３７（２）に続くプロセスフローを説明するための図である。
【図３７（４）】図３６で説明したダミーゲートポリシリコンの、図３７（３）に続くプロセスフローを説明するための図である。
【図３８】本発明の実施形態３の、ダミーゲートポリシリコンの効果について説明するための図である。
【図３９】図３８に示したダミーゲートポリシリコンを用いたプロセスと比較するため、ダミーゲートポリシリコンを用いないプロセスを説明するための図である。
【図４０】本発明の実施形態３のダミーゲートポリシリコンを用いたプロセスで形成されたＨＣＢＴのガンメルプロットを、ダミーゲートポリシリコンを用いないプロセスで形成されたＨＣＢＴと比較して示した図である。
【図４１】本発明の実施形態４のダブルエミッタ構造のＨＣＢＴを、シングルエミッタ構造のＨＣＢＴと比較して示した図である。
【図４２】（ａ）は本発明の実施形態４のダブルエミッタＨＣＢＴ構造の断面図、（ｂ）は（ａ）中に示した平面５２に沿う断面図、（ｃ）は（ｂ）に示した断面における空乏層や電界について説明するための図、（ｄ）は（ｂ）の電位及び電界を示した図である。
【図４３】本発明の実施形態４のＨＣＢＴプロセスで用いられるリソグラフィ・マスクを説明するための図である。
【図４４（１）】本発明の実施形態４のＨＣＢＴのプロセスフローを説明するための図である。
【図４４（２）】本発明の実施形態４の、図４４（１）に続くＨＣＢＴのプロセスフローを説明するための図である。
【図４４（３）】本発明の実施形態４の、図４４（２）に続くＨＣＢＴのプロセスフローを説明するための図である。
【図４４（４）】本発明の実施形態４の、図４４（３）に続くＨＣＢＴのプロセスフローを説明するための図である。
【図４５】本発明の実施形態４のダブルエミッタ構造のＨＣＢＴのガンメルプロットをシングルポリシリコン型エミッタ構造のＨＣＢＴと比較して示した図である。
【図４６】本発明の実施形態４のダブルエミッタ構造のＨＣＢＴの出力特性をシングルポリシリコン型エミッタ構造のＨＣＢＴと比較して示した図である。
【図４７】本発明の実施形態４のダブルエミッタ構造のＨＣＢＴのカットオフ周波数（ｆT）および最大発振周波数（ｆmax）のコレクタ電流（ＩC）依存性を、シングルエミッタ構造のＨＣＢＴと比較して示した図である。
【図４８】本発明の実施形態４のＨＣＢＴとＣＭＯＳトランジスタとを同一基板に集積した図である。
【図４９】本発明の従来技術である特許文献に記載されているＨＣＢＴの断面図である。
【図５０】従来技術の問題点を説明するための図である。
【図５１】従来技術において活性領域がエッチングされた状態を模式的に示した図である。
【発明を実施するための形態】
【００２０】
以下、図を参照して本発明の実施形態１に係る半導体装置の製造方法を説明する。
（実施形態１）
図１は、実施形態１の半導体装置の上面図であって、ラテラル・バイポーラトランジスタとＣＭＯＳトランジスタとが混載された状態を説明するための図である。実施形態１の半導体装置は、Ｓｉ基板上に形成されたシャロートレンチアイソレーションとなる素子分離酸化膜６上にラテラル・バイポーラトランジスタであるＨＣＢＴ１００と、ＣＭＯＳトランジスタ２００とを混載して構成されている。素子分離酸化膜６のうち、ＨＣＢＴ１００が形成されている領域をＨＣＢＴ領域６０、ＣＭＯＳトランジスタ２００が形成される領域をＣＭＯＳ領域７０と記す。
【００２１】
図示するように、ＨＣＢＴ１００は、コレクタ（Collector）、ベース（Base）、エミッタ（Emitter）を有している。コレクタはコレクタ電極３１Ｂを有し、エミッタはエミッタ電極３１Ａを有している。ベースは、活性領域（ｎ−ｈｉｌｌ層）１１上のＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０及びＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層２３を有するが、上面からはＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０だけが見える。コレクタ、ベース、エミッタの各電極には図２に示すコンタクトホール５０を介して配線層５１が形成されている。
【００２２】
一方、ＣＭＯＳトランジスタ２００は、ウェル層１０上にゲート電極１３を形成して構成されている。ウェル層１０及びゲート電極１３には、図２に示すコンタクトホール５０を介して配線層５１が形成されている。
図２は、実施形態１の半導体装置の構成を説明するための断面図であって、図２（ａ）はＨＣＢＴ１００を示し、図２（Ｂ）はＣＭＯＳトランジスタ２００を示している。
【００２３】
ＨＣＢＴ１００は、ｎ−ｈｉｌｌ層１１を囲む素子分離領域である素子分離酸化膜６をエッチングすることによって開口されたオープン領域２１と、オープン領域２１内に形成されたポリシリコン膜であるエミッタ電極３１Ａ、コレクタ電極３１Ｂと、ｎ−ｈｉｌｌ層１１の少なくとも一部を覆う極薄酸化膜２４と、を有している。エミッタ電極３１Ａ、コレクタ電極３１Ｂとなるポリシリコン膜は、ｎ−ｈｉｌｌ層１１を露出させる厚さ（膜厚）を有している。
【００２４】
エミッタ電極３１Ａ、コレクタ電極３１Ｂとなるポリシリコン膜は、ｎ−ｈｉｌｌ層１１上に形成されたポリシリコン膜をエッチングすることによって図示する厚みに設定される。極薄酸化膜２４は、エミッタ電極３１Ａ、コレクタ電極３１Ｂを形成するためのエッチングの際にｎ−ｈｉｌｌ層１１がエッチングされることを防ぐ保護膜である。
実施形態１では、極薄酸化膜２４を、後述するポリシリコンエッチング工程においてｎ−ｈｉｌｌ層１１がエッチングされるのを防止する厚さを有する酸化膜とする。
【００２５】
ＨＣＢＴ１００のｎ−ｈｉｌｌ層１１には、ベース領域となるＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０及びＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層２３と、エミッタ拡散層３５とコレクタ拡散層３６とが設けられている。
エミッタ拡散層３５は、エミッタ電極３１Ａを介して配線層５１（図中Ｅと記す）と電気的に接続されている。また、コレクタ拡散層３６は、コレクタ電極３１Ｂを介して配線層５１（図中Ｃと記す）と電気的に接続されている。Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０及びＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層２３は、配線層５１（図中Ｂと記す）と電気的に接続されている。
【００２６】
ＣＭＯＳ領域７０では、Ｓｉ基板にＰまたはＮのウェル層１０が形成されている。ＣＭＯＳトランジスタ２００は、ウェル層１０上のゲート電極１３下に形成されたゲート酸化膜１２を有している。また、ゲート電極１３の両サイドに設けられたソースまたはドレインとなる不純物層３４を有している。不純物層３４には、ソース電極Ｓまたはドレイン電極Ｄとなる配線層５１と電気的に接続されている。
【００２７】
（製造プロセス）
以下、図３〜２７を用い、実施形態１の半導体装置の製造方法を説明する。図３〜２７において、（ａ）はＨＣＢＴ１００の製造プロセス、（ｂ）はＣＭＯＳトランジスタ２００の製造プロセスを説明している。
実施形態１の製造方法では、Ｐ型のＳｉ基板１上にＣＭＯＳトランジスタ２００とＨＣＢＴ１００とを形成してＢｉＣＭＯＳトランジスタとする。実施形態１では、Ｓｉ基板１を、単結晶のＳｉから作成した比抵抗９〜１２Ω・ｃｍのウェハとする。
【００２８】
次に、実施形態１では、図３（ａ）、（ｂ）に示すように、Ｓｉ基板１上に酸化膜（ＳｉＯ2膜）２が形成される。続いて、酸化膜２上にＳｉ窒化膜（ＳｉＮ膜）３が形成される。酸化膜２は約１０ｎｍ、Ｓｉ窒化膜３は約１４０ｎｍの厚さである。なお、Ｓｉ窒化膜は多くの場合Ｓｉ３Ｎ４の組成を有している。
次に、図４（ａ）、（ｂ）に示すように、ＨＣＢＴ１００及びＣＭＯＳトランジスタ２００の活性領域に、活性領域を覆うレジストパターンＲ１が形成される。酸化膜２とＳｉ窒化膜３とは、レジストパターンＲ１をマスクにしてドライエッチングされ、パターニングされる。エッチングの後、レジストパターンＲ１はアッシング等によって剥離される。
【００２９】
Ｓｉ基板１は、図５（ａ）、（ｂ）に示すように、パターニングされた酸化膜２及びＳｉ窒化膜３をマスクにしてドライエッチングされる。ドライエッチングによってＳｉ基板１上にシャロートレンチ４が形成される。シャロートレンチ４の深さは、約３５０ｎｍである。
シャロートレンチの形成後、図６（ａ）、（ｂ）に示すように、酸化膜５がＣＶＤによって形成される。酸化膜５には、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜（Ｓｉ（ＯＣ２Ｈ５）４と酸素Ｏ２との反応で成膜される酸化膜）が使用される。ＴＥＯＳ膜の厚さは約６００ｎｍである。
【００３０】
酸化膜５は、図７（ａ）、（ｂ）に示したように、ＣＭＰ（Chemical Mechanical Planarization）によって平坦化処理される。平坦化処理によってシャロートレンチ４に酸化膜材料が埋め込まれてシャロートレンチアイソレーション（ＳＴＩ）を構成する素子分離酸化膜６が形成される。
ＣＭＰは、Ｓｉ窒化膜３が全て除去される以前に停止する。このため、ｎ−ｈｉｌｌ層１１は、Ｓｉ窒化膜３によって保護されて削られることがない。ＣＭＰ後のＳｉ窒化膜３の残厚は、約６０ｎｍである。残ったＳｉ窒化膜３は、ＣＭＰ後、完全に除去される。除去は、例えば、１５０℃のリン酸水溶液に約６０分浸液することによって可能である。
【００３１】
Ｓｉ窒化膜３の除去後、Ｓｉ窒化膜３下の酸化膜２が除去される。実施形態１では、フッ酸（ＨＦ）系の溶液によってウェットエッチングすることによって酸化膜２を完全に除去している。ウェットエッチングは、例えば、ＨＦ：Ｈ２Ｏ＝１：９９の希フッ酸液に４〜５分浸液する条件で行われる。
Ｓｉ窒化膜３、酸化膜２の除去後、図８（ａ）、（ｂ）に示すように、ｎ−ｈｉｌｌ層１１上が熱酸化処理されてパッド酸化膜７が形成される。パッド酸化膜７の厚さは、約１５ｎｍである。
【００３２】
次に、図９（ｂ）に示すように、ＣＭＯＳ領域７０に、イオン注入のため活性領域上だけを開口したパターンのレジストＲ２が形成される。このとき、図９（ａ）に示すように、ＨＣＢＴ領域６０の活性領域及び素子分離酸化膜６はレジストパターンＲ２に覆われている。レジストパターンＲ２は、ＣＭＯＳ領域７０のウェル層１０の形成や閾値の調整を目的にした各種イオン注入のマスクになる。このため、レジストパターンＲ２は、イオン注入の目的に応じて複数回付け替えられる場合がある。
【００３３】
イオン注入後、レジストパターンＲ２が剥離される。剥離後、注入されたイオンを拡散させるためにアニールがなされる。アニールは、例えば、９５０℃、１０秒のＲＴＡ（Rapid Thermal Annealing）によってなされる。アニールの結果、図１０（ｂ）のように、ウェル層１０が形成される。
続いて、ＨＣＢＴ領域６０にイオン注入するため、図１１（ａ）に示したように、ＨＣＢＴ領域６０の活性領域だけを開口したレジストパターンＲ３が形成される。このとき、図１１（ｂ）に示したように、ＣＭＯＳ領域７０の活性領域及び素子分離酸化膜６は、レジストパターンＲ３に覆われている。
【００３４】
ＨＣＢＴ領域６０の活性領域には、レジストパターンＲ３をマスクとしてＮ型不純物がイオン注入される。不純物は、Ｎ型不純物であって、例えばリン（Ｐ）が使用される。注入エネルギーは、例えば、以下の３段階に設定して実施すると効果的である。
３．０×１０１２／ｃｍ２，２２０ｋｅＶ
５．０×１０１２／ｃｍ２，２２０ｋｅＶ
３．０×１０１１／ｃｍ２，２２０ｋｅＶ
イオン注入の完了後、図１２（ａ）、（ｂ）に示すように、レジストパターンＲ３が剥離される。イオン注入によって形成されたＮ型不純物領域は、コレクタ拡散層として作用する領域となる。この領域を、ｎ−ｈｉｌｌ層１１と記す。ｎ−ｈｉｌｌ層１１上のパッド酸化膜７は、レジストパターンＲ３の剥離後に例えばフッ酸系の溶液でウェットエッチングすることによって除去される。
【００３５】
パッド酸化膜７の除去後、ｎ−ｈｉｌｌ層１１上には、図１３（ａ）、（ｂ）に示すように、ゲート酸化膜１２が形成される。ゲート酸化膜１２は、例えば、８５０℃、４５秒のウェット酸化によって形成される約２．９ｎｍの酸化膜である。ゲート酸化膜１２上には、ポリシリコン（図示せず）膜が形成される。ポリシリコン膜は、例えばＣＶＤによって厚さ２５ｎｍに形成される。ポリシリコン膜には、導電性を持たせるためにリンやボロン等が注入される。
【００３６】
次に、ＣＭＯＳ領域７０の活性領域上に、ゲート電極の形状に対応したレジストパターン（図示せず）を形成する。そして、レジストパターンをマスクにし、ポリシリコン膜をドライエッチングすることによって図１３（ｂ）に示したゲート電極１３が形成される。
ここで、実施形態１では、ゲート電極１３の端部のゲート酸化膜１２を強化する目的で、フッ酸による微弱なウェットエッチングをする。ウェットエッチングの後、再度熱酸化処理を行い、図１４（ａ）、（ｂ）に示す酸化膜１４を形成する。酸化膜１４の厚さは、約２．５ｎｍである。また、ＨＣＢＴ領域６０をカバーするレジストパターン（図示せず）を形成した後、ＣＭＯＳトランジスタ２００のエクステンションに相当するイオン注入によってｎ-層もしくはＰ−層１５が形成される。注入される不純物は、ＣＭＯＳトランジスタがＮＭＯＳトランジスタである場合には例えばリン、ＰＭＯＳトランジスタの場合は例えばボロンである。
【００３７】
次に、図１５（ａ）に示すように、ＨＣＢＴ領域６０の酸化膜１４上に、領域の一部をカバーするレジストパターンＲ４が形成される。レジストパターンＲ４をマスクにしてＰ型不純物をイオン注入することにより、ＨＣＢＴ１００のｎ−ｈｉｌｌ層１１にＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０が形成される。なお、この間、ＣＭＯＳ領域７０上は全てレジストパターンＲ４によって覆われている。
【００３８】
このような実施形態１によれば、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０の形成時にｎ−ｈｉｌｌ層１１の側壁部分は露出していないため、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０の形成が、後述するＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層２３に対して影響を及ぼすことを防止することができる。
Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０を形成するために注入されるＰ型不純物は、例えばＢＦ２＋であり、注入エネルギーは１５ｋｅＶ、注入量は１．５×１０１５／ｃｍ２としてもよい。注入された不純物は、レジストパターンＲ４のアッシングによる剥離後、ＲＴＡをして活性化しておくことが望ましい。
【００３９】
レジストパターンＲ４の剥離後、図１６（ａ）に示すように、素子分離酸化膜６上には、レジストパターンＲ５が形成される。レジストパターンＲ５はＨＣＢＴ領域６０のｎ−ｈｉｌｌ１１を挟むように形成されている。レジストパターンＲ５をマスクにして素子分離酸化膜６をウェットエッチングすることにより、オープン領域２１が形成される。ウェットエッチングによって膜減りした後の素子分離酸化膜６の部分６Ａの厚さは、約１００ｎｍである。
【００４０】
図１５に示した酸化膜１４は、ウェットエッチング時に除去される。ウェットエッチングの完了後、レジストパターンＲ５は例えばアッシングによって剥離される。
次に、図１７（ａ）、（ｂ）に示すように、ＨＣＢＴ領域６０及びＣＭＯＳ領域７０には、酸化膜２２が形成される。酸化膜２２は、例えばＣＶＤにより形成されるＴＥＯＳ膜である。酸化膜２２の厚さは、約１０ｎｍである。
【００４１】
次に、図１８（ａ）、（ｂ）に示すように、レジストパターンＲ６がＨＣＢＴ領域６０、ＣＭＯＳ領域７０上に形成される。レジストパターンＲ６は、図１５に示したレジストパターンＲ４と同じパターンである。レジストパターンＲ６をマスクにして、ＨＣＢＴ領域６０の活性領域にＰ型不純物がイオン注入される。イオン注入により、ｎ−ｈｉｌｌ層１１の側壁部分にＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層２３が形成される。イオン注入されるＰ型不純物は例えばＢＦ２＋であり、例えば注入量７．０×１０１３／ｃｍ２の不純物を注入エネルギー３５ｋｅＶで斜めから注入することが望ましい。レジストパターンＲ６は、イオン注入後にアッシング等によって剥離される。
【００４２】
レジストパターンＲ６の剥離後、図１９（ａ）、（ｂ）に示すように、ＨＣＢＴ領域６０及びＣＭＯＳ領域７０に極薄酸化膜２４が形成される。極薄酸化膜２４の形成は、例えば、７００℃の窒素雰囲気下において６０秒のＲＴＡをすることによって可能である。極薄酸化膜２４の厚さは、約６〜８オングストロームである。極薄酸化膜２４は、当然のことながらＣＭＯＳ領域７０においてシリコンを含む部材が露出している部分にも形成される。
【００４３】
図２０（ａ）、（ｂ）に示すように、極薄酸化膜２４上には、ＣＶＤによってポリシリコン膜３０が形成される。ポリシリコン膜３０の材料には、ｉｎ−ｓｉｔｕドープドポリシリコンが使用される。ｉｎ−ｓｉｔｕドープドポリシリコンとは、デポジション中に例えばリン等の高濃度のＮ型不純物を導入することができる部材をいう。
実施形態１のポリシリコン膜３０は不純物濃度が約１．０×１０２０／ｃｍ３であり、厚さは約７００ｎｍである。ポリシリコン膜３０の厚さは、オープン領域２１を完全に埋め込んだ上に、ポリシリコン膜３０の表面を平坦にするために必要な厚さである。
【００４４】
ポリシリコン膜３０は、次の工程において、エッチバックされる。エッチバック完了後のＨＣＢＴ領域６０、ＣＭＯＳ領域７０は、図２１（ａ）、（ｂ）に示すようになる。エッチバックは、ＴＭＡＨ水溶液によって行われる。ＴＭＡＨ水溶液は、ポリシリコン膜と酸化膜のエッチングの選択性が極めて高いエッチャントである。このため、エッチバックの間、ＨＣＢＴ１００のｎ−ｈｉｌｌ層１１とＣＭＯＳ領域７０のＣＭＯＳトランジスタ２００は保護膜としての極薄酸化膜２４によってエッチングダメージから保護される。
【００４５】
このような実施形態１は、ｎ−ｈｉｌｌ層１１及びＣＭＯＳ領域７０をエッチバック工程におけるダメージから保護することができるため、図５１に示したような活性領域が削り取られる現象を防ぐことができる。
また、ポリシリコン膜３０のＴＭＡＨ水溶液によるエッチバックは、等方的に進行する。このため、エッチバック工程では、ＴＭＡＨ水溶液によるエッチング後のポリシリコン膜３０（ポリシリコン膜３１）の表面を略平坦にすることが期待できる。
【００４６】
次に、図２２（ａ）、（ｂ）に示すように、エッチバック後のＨＣＢＴ領域６０及びＣＭＯＳ領域７０上にＣＶＤによってＴＥＯＳ膜である酸化膜３２が形成される。酸化膜３２の厚さは、約１００ｎｍである。形成された酸化膜３２は、ドライエッチングによってエッチバックされる。図２３（ａ）に示すように、エッチバックによってＨＣＢＴ領域６０のｎ−ｈｉｌｌ層１１にスペーサ３２Ａが形成される。また、図２３（ｂ）に示すように、ＣＭＯＳ領域７０では、ゲート電極１３のスペーサ３２Ｂが形成される。スペーサ３２Ａにより、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０とエミッタ電極３１Ａが、後のシリサイド形成工程によって電気的に短絡するのを防ぐことができる。
【００４７】
酸化膜３２がエッチバックされる際、ｎ−ｈｉｌｌ層１１上面の極薄酸化膜２４は除去されて完成後のＨＣＢＴ１００において確認することはできない。しかし、ｎ−ｈｉｌｌ層１１周面の極薄酸化膜２４は、図２（ａ）に示したようにＨＣＢＴ１００においても残っている。
次に、ＨＣＢＴ領域６０及びＣＭＯＳ領域７０上にＣＶＤによってＴＥＯＳ膜である酸化膜３３が形成され、その後、レジストパターンＲ７が形成される。酸化膜３２の厚さは、約１０ｎｍである。レジストパターンＲ７は、図２４（ａ）に示すように、ＨＣＢＴ領域６０を覆っていて、図２４（ｂ）のようにＣＭＯＳトランジスタ２００の活性領域を開口している。ＣＭＯＳ領域７０には、レジストパターンＲ７をマスクとして、不純物層３４を形成するためのイオン注入がされる。不純物層３４は、ＣＭＯＳトランジスタ２００がＮＭＯＳトランジスタである場合にはＮ＋層であり、ＰＭＯＳトランジスタである場合にはＰ＋層である。レジストパターンＲ７は、アッシング等によって剥離される。
【００４８】
イオン注入後、不純物層３４を活性化するため、ＨＣＢＴ領域６０及びＣＭＯＳ領域７０は微量酸素を含んだ窒素雰囲気下でＲＴＡされる。ＲＴＡの条件は、例えば９５０℃で１０秒である。ＲＴＡにより、図２５（ａ）に示すように、エミッタ電極３１Ａおよびコレクタ電極３１ＢからＮ型不純物であるリンが固相拡散する。固相拡散により、ｎ−ｈｉｌ１層１１の側壁部分にそれぞれエミッタ拡散層３５とコレクタ拡散層３６が同時に形成される。エミッタ拡散層３５はエミッタ電極として機能する。
【００４９】
次に、図２６（ａ）、（ｂ）に示すように、ＨＣＢＴ領域６０及びＣＭＯＳ領域７０上に、ＣＶＤによってＴＥＯＳ膜である酸化膜４０が形成される。酸化膜４０の厚さは、約３０ｎｍである。
次に、実施形態１では、図２７（ａ）に示すように、ｎ−ｈｉｌｌ層１１上の一部をカバーするレジストパターンＲ８が形成される。レジストパターンＲ８をマスクとして、酸化膜４０がわずかにドライエッチングされる。酸化膜４０のエッチングにより、シリサイドによるＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０とｎ−ｈｉｌｌ層１１の短絡を防ぐことができる。
【００５０】
また、酸化膜４０のエッチングにより、図２７（ａ）、（ｂ）のように、エミッタ・ベース間を分離するスペーサ３２ＡとＣＭＯＳトランジスタ２００のスペーサ３２Ｂの脇にスペーサ４０Ａが形成される。しかし、スペーサ４０Ａの幅はわずかであるため、ＨＣＢＴ１００及びＣＭＯＳトランジスタ２００の特性に影響することはない。
さらに、実施形態１では、Ｓｉ基板１の全面に金属膜として例えばコバルト（Ｃｏ）膜をスパッタリングによって形成する。Ｃｏ膜が形成されたＳｉ基板１は熱処理され、Ｃｏ層と直接接触するシリコン層またはポリシリコン層上にコバルトシリサイド（ＣｏＳｉ）膜が形成される。
【００５１】
すなわち、図２８（ａ）のように、サリサイドプロセスによって、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０上にコバルトシリサイド４１が自己整合的に形成される。コバルトシリサイド４１は、エミッタ電極３１Ａ、コレクタ電極３１Ｂのうちのスペーサ３２Ａ及びスペーサ４０Ａから露出している部分にも形成される。
また、このサリサイドプロセスでは、図２８（ｂ）に示したように、ＣＭＯＳトランジスタ２００の不純物層３４と、ゲート電極１３上にもコバルトシリサイド４１が形成される。
【００５２】
次に、Ｓｉ基板１上の全面に層間絶縁膜として、Ｓｉ窒化膜、ＰＳＧ膜、プラズマＴＥＯＳ膜等が積層される。積層された層間絶縁膜には、必要に応じてＣＭＰによる平坦化処理が施される。続いて、フォトリソグラフィー技術およびエッチング技術を用いてコバルトシリサイド４１上の層間絶縁膜が除去されて、コンタクトホール５０が形成される。図２に示したコンタクトホール５０の形成後、Ｓｉ基板１の全面に、例えばアルミニウム合金膜がスパッタリングで形成される。
【００５３】
アルミニウム合金上に配線パターンのマスクを形成し、エッチングすることによって図２に示した配線層５１が形成される。その後、Ｓｉ基板１にシンター処理が施されて半導体装置が完成する。
以上説明した工程において、図５〜図８が実施形態１の素子分離領域を形成する工程に相当する。また、図１１（ａ）、図１２（ａ）が、ＨＣＢＴ１００の活性領域を形成する工程を説明し、図１４（ｂ）がＣＭＯＳトランジスタ２００のゲートをマスクにして少なくとも１回不純物を注入する工程を表している。
【００５４】
図１５（ａ）はＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層を形成する工程を示し、図１６（ａ）はｎ−ｈｉｌｌ層１１を囲む素子分離酸化膜６の所定の部分を除去してｎ−ｈｉｌｌ層１１の周囲にオープン領域２１を形成する工程を示している。図１８（ａ）は、オープン領域２１の形成によって露出した前記活性領域の側面であって、かつＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０と一部が重なる領域にイオン注入してＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層２３を形成する工程を示している。
【００５５】
さらに、図１９（ａ）は、ｎ−ｈｉｌｌ層１１の表面に、ｎ−ｈｉｌｌ層１１を後の工程のエッチング時に保護する極薄酸化膜２４を形成する工程を説明している。図２０（ａ）、（ｂ）は、不純物を含んだポリシリコン膜を形成する工程を示していて、図２１（ａ）がポリシリコンエッチング工程を示している。図２５（ａ）は、エミッタ拡散層領域、コレクタ拡散層領域を形成する工程を示している。
【００５６】
以上説明したように、本発明の実施形態１は、ＣＭＯＳトランジスタの製造工程の熱による影響をバイポーラトランジスタに与えることがなく、エミッタ電極やコレクタ電極を形成する際に活性領域をエッチングによって損なうことがなく、しかも活性領域のベース層を形成するＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層との不純物プロファイルが互いに影響を及ぼさない半導体装置及び半導体装置の製造方法を提供することができる。
【００５７】
つまり、実施形態１では、ＨＣＢＴとＣＭＯＳトランジスタとを混載した半導体装置が実現できる。また、半導体製造装置のうち、ＨＣＢＴのベースの形成工程に先立ってＣＭＯＳトランジスタのイオン注入が少なくとも１回行われるため、ＣＭＯＳトランジスタにおけるイオン注入後の熱処理によってＨＣＢＴの特性が影響を受けることを緩和することができる。
【００５８】
さらに、ＴＭＡＨ水溶液によるポリシリコン膜のエッチバック工程に先立って、ＨＣＢＴのｎ−ｈｉｌｌ層及びＣＭＯＳ領域上に極薄酸化膜を形成しておくことができる。このため、ｎ−ｈｉｌｌ層１１及びＣＭＯＳ領域をエッチバック工程におけるダメージから保護することができるため、図５１に示したように、ｎ−ｈｉｌｌ層が削り取られるという不都合が生じない。
【００５９】
また、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層の形成に先立って、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層を形成しておくことができる。Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層の形成時にｎ−ｈｉｌｌ層１１の側壁部分は露出していないため、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層形成のためのイオン注入がＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層に影響を及ぼすことを完全に防止することができる。
【００６０】
（実験例）
本発明の発明者は、以上説明した実施形態１の半導体装置の製造方法で半導体装置を製造した。図２９は、製造された半導体装置の特性を説明するための図であって、ＨＣＢＴ１００の特性を示している。図２９（ａ）は、コレクタ・エミッタ間の電圧Ｖｃｅとコレクタ電極に流れるコレクタ電流Ｉｃとの関係を示すＶｃ−Ｉｃ特性を示すグラフである。図２９（ｂ）は、カットオフ周波数ｆT、最大発振周波数ｆmaxとコレクタ電流Ｉｃとの関係を示すｆT／ｆmax−Ｉｃ特性を示すグラフである。なお、図２９（ａ）に示したＶｃ−Ｉｃ特性は、ベース、エミッタ間の電圧Ｖｂｅを固定して測定したものである。
測定の結果、実施形態１のＨＣＢＴは、耐圧４．７Ｖ、カットオフ周波数４０ＧＨｚ、最大発振周波数５０ＧＨｚを得ることができることがわかった。
【００６１】
（実施形態２）
次に、本発明の実施形態２について説明する。実施形態２は、ＨＣＢＴコレクタコンタクト領域の形成方法について実施形態１と相違する。つまり、実施形態１がポリシリコンからの固相拡散によって活性領域がコレクタ拡散層を形成しているのに対し、実施形態２では、活性領域の上部にポリシリコンを介することなくコレクタ拡散層が直接形成されている。このような実施形態２の構成を、エミッタ拡散層にのみポリシリコンが用いられることから、シングルポリシリコン型のＨＣＢＴとも記すものとする。
【００６２】
シングルポリシリコン型のＨＣＢＴに使われる標準的なマスクセットを図３０（ａ）に示す。図３０（ａ）に示すとおり、ＣＭＯＳへのＨＣＢＴの混載は、標準的には３枚の追加マスクで可能である。ただし、より少ない枚数での集積化も可能ではある。図３０（ｂ）は既にＣＭＯＳプロセスに存在し、ＨＣＢＴに使われるマスクを示す。
ＨＣＢＴはＣＭＯＳと同様に、通常、Ｐ型のＳｉ基板上に形成される。プロセスの最初はシャロートレンチアイソレーション（ＳＴＩ）を形成する標準的なＣＭＯＳプロセスである。将来コレクタコンタクト領域に使用されるＨＣＢＴの活性領域は、ＳＴＩに囲まれた柱状のｎ−ｈｉｌｌ層として形成され、ＣＭＯＳと兼用するアクティブマスク３０１によって決定される。その後、ｐＭＯＳにはｎ型ｗｅｌｌ、ｎＭＯＳにはｐ型ｗｅｌｌを形成するために必要なｗｅｌｌイオン注入などを実施する。これら両者はともにＣＭＯＳ技術に必要なものである。
【００６３】
他のタイプのデバイス（例えば抵抗、キャパシタ、インダクタなど）ばかりでなく、異なるタイプのトランジスタ（例えば高速度、高耐圧、高電流などに最適化されたもの）を同一基板上に形成するためには、異なるドーピング濃度が必要である。また、所望のデバイス特性を得るために、異なるドーピングプロファイルや勾配が必要な場合もある。これらは通常イオン注入によって実施される。
【００６４】
ＣＭＯＳ技術とターゲットとするＨＣＢＴの特性の組み合わせによっては、ＣＭＯＳに使われているイオン注入工程の一つあるいはそれら複数の組み合わせを、ＨＣＢＴのコレクタ形成イオン注入として使うことが可能である。ＮＰＮ型トランジスタに関しては、ｎ−ｈｉｌｌ層を形成するために、適度のｎ型ドーピングが必要である。
この場合、ｎ−ｗｅｌｌイオン注入で用いるＣＭＯＳマスクを、ＨＣＢＴのｎ−ｈｉｌｌ層３１２へのドーピングに使うことができる。より一般的には、図３１（ａ）に示すように、図３０（ａ）に示した追加マスク３０２を使用することで、ＣＭＯＳとは分けてｎ−ｈｉｌ層３１２を形成する。これがＨＣＢＴを形成するために必要な１番目の追加マスクである。
【００６５】
ｎ−ｈｉｌｌ層３１２へのイオン注入はＨＣＢＴの特性に最適化したｎ−ｈｉｌｌ層３１２のドーピングプロファイルを得るために調整すべきである。数段階のイオン注入で実現でき、イオン注入は、例えば、リンを２００ｋｅＶで３×１０１２ｃｍ−２と、１００ｋｅＶで５×１０１２ｃｍ−２といった条件によって行われる。
この条件では、ｎ−ｈｉｌｌ層３１２の上部に比較的濃度の高いピークを作り、ベース拡がり効果を抑制することができる。つまり、高周波特性を最適化でき、さらにより均一な電界分布を得ることで高い耐圧を実現できる。ＣＭＯＳプロセスのｗｅｌｌ形成イオン注入後、フォトレジストを除去し、イオン注入でダメージを受けたシリコン結晶を回復させて、注入された不純物を電気的に活性化するために、高温でのアニールを実施する。ＨＣＢＴのｎ−ｈｉｌｌ層へのイオン注入は、ＣＭＯＳのｗｅｌｌイオン注入の直前あるいは直後に実施される。これは、ＣＭＯＳプロセスのアニール工程を、ＨＣＢＴの結晶回復やドーパントの活性化にも使うためである。
【００６６】
ｗｅｌｌ形成イオン注入終了後、ＣＭＯＳプロセスでは通常、ゲートスタックが形成される。ゲート酸化の間、ＨＣＢＴのためのｎ−ｈｉｌｌ層も酸化される。ＣＭＯＳプロセスでのポリシリコンゲートエッチングの間、ＨＣＢＴの領域は露出され、ｎ−ｈｉｌｌ層上のポリシリコンは除去される。ポリシリコンエッチングの後、ＭＯＳトランジスタのゲートは軽く酸化され、エッチングされたポリシリコンゲート領域は極薄酸化膜によって包まれる。次に、再び異なるＭＯＳトランジスタは異なるマスクによって選択され、ソース／ドレインエクステンションのイオン注入が実施される。ＣＭＯＳプロセスのこの時点において、図３０（ａ）に示したＨＣＢＴに必要な２番目の追加マスク３０３が適用される。
【００６７】
このイオン注入は、図３１（ｂ）に示すように、フォトレジスト３１７によってチップのＣＭＯＳ部分を保護しながら、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入３１５ａを実施し、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６を形成する。Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入３１５ａの条件の例としては、ＢＦ２を１８ｋｅＶのエネルギーで１０１５ｃｍ−２オーダーのドーズ量が挙げられる。ＣＭＯＳプロセスにおいては、ソース／ドレインエクステンションのイオン注入の後、高温にてアニール処理がされる。同じ工程が、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６のイオン注入のアニール処理にも使われ、シリコン単結晶の回復とイオン種の活性化が行われる。
【００６８】
もし、ＣＭＯＳプロセスにアニール処理が無い場合、あるいはアニールの条件がＨＣＢＴには適切ではない場合、ソース／ドレインエクステンションのイオン注入の前にＥｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入３１５ａをして、追加のアニール処理を加えることも可能である。アニール温度と時間は、通常、ゲート酸化の条件よりも小さいか、あるいは同等レベルなので、アニール処理が追加となった場合のＣＭＯＳへの影響はそれほど深刻なものではない。また、熱処理に最も敏感であるＣＭＯＳのソース／ドレイン領域は、まだこの時点では形成されていない。
【００６９】
ＣＭＯＳのソース／ドレインエクステンションアニール工程の後、ＨＣＢＴのために必要な３番目の追加マスク３０４が使われる。これは、フォトレジスト３１８によってＣＭＯＳの全てを保護し、ＨＣＢＴのエミッタウィンドウ３１９を露出させる工程である。図３１（ｃ）に示すように、素子分離酸化膜３２０はこのマスクを用いて一定時間エッチングされる。ウェットエッチあるいはドライエッチの両者が適用できる。エッチングはトランジスタのＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層部分を決めるように設定され、ｎ−ｈｉｌｌ層３１２の側面３２１が露出される。素子分離酸化膜エッチングの後、薄いスクリーニング酸化膜３２２が形成される。この膜は、注入イオン種に対するダメージの軽減とシリコン表面の保護という目的を持ち、これはイオン注入では一般的な方法である。
【００７０】
次に、図３１（ｄ）に示すように、再び図３０（ａ）に示した第２の追加マスク３０３を用い、ある角度にてＩｎｔｒｉｎｓｉｃ Ｂａｓｅイオン注入３２６を実施する。これにより、ｎ−ｈｉｌｌ層の側面にｐ型のＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７が形成される。Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅイオン注入３２６としては、例えば、ＢＦ２を３０度の角度で３０ｋｅＶ、５×１０１４ｃｍ−２の条件により実施される。最適なドーピングプロファイルを得るために、ｉｎｔｒｉｎｓｉｃ Ｂａｓｅイオン注入を数工程にて実施することもできる。
【００７１】
素子分離酸化膜のエッチングで使用されるＨＣＢＴの追加マスク３０４は、図３０（ａ）に示すように、アクティブマスク３０１に対してある角度を持っている。これは、ｎ−ｈｉｌｌ層３１２との境界部分で素子分離酸化膜を非常に薄くするためである。このように膜厚に差をつけた酸化膜は、ベースの不純物をエミッタウィンドウの縁の部分で徐々にブロックする効果をもつ。
したがって、このようにすると、ベースイオン注入は部分的に酸化膜を貫通することになる。つまり、この方法により、エミッタ周囲ではベースの不純物濃度が増すことになり、最終的にはコレクタ・エミッタのパンチスルーを防ぐことができる。
【００７２】
Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入を、素子分離酸化膜エッチングの前に実施する代わりに、このタイミングで行うことも可能である。この場合、ベースイオン注入のための追加マスク３０３は１回だけ使用すればよいので、プロセス工程数を減らすことができる。図３１（ｅ）に示すとおり、この場合のＥｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入は、不純物がｎ−ｈｉｌｌ層３１２の側面部分に余分に注入されるのを防ぐために、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層とは反対のウェハ回転角度３１５ｂにて実施するのが良い。
【００７３】
一方で、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入をウェハに垂直な方向３１５ｃや、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層と同じ注入角度あるいは異なる注入角度３１５ｄにて実施し、意図的にＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７の濃度を高めることも可能である。注入角度と回転角度を変えることで、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６の不純物プロファイルを最適化できる。また、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６は同じアニール工程に晒される。Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６はＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７のボロンの拡散を強め、結果としてベース幅を広げてしまう可能性がある。
【００７４】
これは、一般的に電流利得や高周波特性にとって望ましいことではない。また、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６の素子分離酸化膜３２０中でのイオン散乱により、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７の、特に底部での濃度が過度になってしまう可能性がある。これらのイオン注入のパラメータを決める上では、この効果を考慮に入れる必要がある。すなわち、ベースの底部での過剰ドープを最小にするためには、イオン注入３１５ｂの角度が望ましい。
【００７５】
Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６のイオン注入終了後、フォトレジスト３２５を除去し、薄いスクリーニング酸化膜３２２をエッチングする。薄いスクリーニング酸化膜３２２はＣＭＯＳの上にも形成されているので、このエッチングは、ＣＭＯＳのポリシリコンゲートに成長している熱酸化膜が除去されないように、時間管理されるべきである。このため、薄いスクリーニング酸化膜３２２のエッチング時間は、ちょうどｎ−ｈｉｌｌ層の側面上の酸化膜が除去されるだけに合わせ込む。
【００７６】
ｎ−ｈｉｌｌ層３１２の側面の酸化膜は、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７、場合によってはＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６のイオン注入を受けているため、ＣＭＯＳゲート上のイオン注入を受けていない酸化膜に比べてエッチング速度が速くなる。これは、ｎ−ｈｉｌｌ層３１２のコレクタ側の側面の薄いスクリーニング酸化膜をも除去する必要のある従来のＨＣＢＴに比べて、エッチング時間に関するマージンを増加させるという効果を持つ。
【００７７】
薄いスクリーニング酸化膜３２２はデポジションで形成されており、そのエッチング速度はＣＭＯＳゲート上にある熱酸化膜よりも速い。このため、薄いスクリーニング酸化膜３２２をエッチングした後にも、ＣＭＯＳゲート上には問題なく熱酸化膜を残すことができる。
薄いスクリーニング酸化膜３２２の除去が終了すると、ｎ−ｈｉｌｌ層３１２の側面ではシリコン表面が露出される。この表面は、シリコンの終端層形成のためにアニール処理が施される。表面の処理は、例えば、窒素雰囲気下において８００度、２０秒のラピッドサーマルアニーリング（ＲＴＡ）で実施される。この処理を施した表面により、その後のポリシリコン堆積時にそれがエピタキシャル成長することを避けることができる。また、ポリシリコンのエッチング時にはｎ−ｈｉｌｌ層３１２の保護層としての役割を持つことができる。
【００７８】
表面の処理によって形成される極薄酸化膜３２８は、露出したシリコン表面にもチャンバー内の残存酸素によって成長させることができるし、あるいは他のシリコン表面終端処理によっても形成可能である。その酸化膜の化学的な組成に関わらず、この膜はＨＣＢＴプロセスに不可欠なポリシリコンエッチングのストッピング膜として作用する。ただし、極薄酸化膜３２８は、抵抗の増加なくして電流が流れるのに十分なだけの薄さでなくてはならない。
このアニール処理により、イオン注入されたベースのドーパントが拡散し、プロファイルの再分布が起こる。
【００７９】
次に図３１（ｆ）に示すように、ポリシリコン膜３２９が堆積される。ポリシリコン膜３２９はトランジスタのエミッタとして作用するので、高濃度にドープする必要がある。ポリシリコン膜３２９の高濃度のドーピングは、ｉｎ−ｓｉｔｕプロセス、すなわち堆積中にドープすることで実現できる。ｉｎ−ｓｉｔｕドーピングは最も簡便な方法ではあるが、イオン注入や拡散といった他の方法でもドープできる。
【００８０】
この場合、ｉｎ−ｓｉｔｕドーピングは均一性の点からより好ましく、引き続いてのアニール処理によりエミッタからベースへの不純物拡散を均一に行うことができる。さらに、ｉｎ−ｓｉｔｕドーピングの方法を調整して、プロセスフローを最適化することができる。つまり、アンドープあるいは低濃度ドープのポリシリコンを用いることで浅いエミッタ−ベース接合を作る、あるいは堆積速度を増すために上部をアンドープポリシリコンにする、といったことができる。
【００８１】
ポリシリコン膜３２９の膜厚は、エッチバック後の残ポリシリコン膜の形状と相関を持つ。残ポリシリコン膜は平坦である必要があるので、堆積後のポリシリコン表面３２９は、できる限り平坦であるべきである。ポリシリコン膜３２９の堆積はコンフォーマルなプロセスなので、膜はエミッタウィンドウ３１９を埋めてしまう。ポリシリコン膜３２９が厚ければ厚いほど、より平坦な表面が得られる。
【００８２】
図３１（ｆ）にポリシリコン膜３２９堆積中の表面形状の等高線３３０を示す。ポリシリコンを厚く積むことで表面の窪み３３１を小さくすることができる。おそらく、この方法が平坦化のもっとも簡便な方法であるが、半導体プロセスでよく知られている他の方法も適用できる。例えば、ＣＭＰや、窪み３３１を他の層で埋め込んでエッチバックするような方法である。しかし、ポリシリコン膜を厚く積むことは工程処理時間が長時間となって現実的ではない。また、ＣＭＰも工程数の増加や研磨終了を制御するストッピング膜が必要となる。
ＣＭＰの場合、そのストッピング膜を、ＣＭＯＳゲートの上、あるいはプロセスのこの時点で作り込まれている他の構造物（キャパシタなど）の上に形成する必要がある。バイポーラのみのプロセスの場合、あるいはほかのＢｉＣＭＯＳ集積化手法においては、ＳＴＩ酸化膜の表面をＣＭＰストッピング膜として活用する。
【００８３】
ポリシリコン堆積の後、ポリシリコンはエッチバックされ、図３１（ｇ）に示すようなエミッタポリシリコン領域３３２が得られる。Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６とＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７の領域は既に形成されており、ｎ−ｈｉｌｌ層３１２と同様にポリシリコンエッチバックの間に保護されていなくてはならない。この要求を満たすために、酸化膜に対する高い選択性を利点とするＴＭＡＨエッチングがポリシリコンエッチングに使われる。ポリシリコン膜３２９の堆積前の処理によってｎ−ｈｉｌｌ層３１２表面に成長した極薄酸化膜３２８は、テトラメチルアンモニウム水酸化物水溶液（ＴＭＡＨ）エッチングを止めるのに十分であり、ｎ−ｈｉｌｌ層３１２を完全に保護することができる。
【００８４】
この目的のためには、その他の結晶依存性のあるエッチャント（例えばＫＯＨ，ＥＤＰなど）も使うことができる。概して、他のウェットエッチングやドライエッチングなどのポリシリコンエッチングも使うことはできる。しかしながら、ＴＭＡＨは酸化膜に対するポリシリコンの高い選択性や、ＣＭＯＳプロセスへの適合性といった要求を満たすことができ、このプロセスに完全にふさわしい手法である。
【００８５】
ポリシリコンの膜厚３３３はエミッタの高さを決めており、トランジスタの電気的特性、例えばコレクタ電流やベース抵抗、ベース・エミッタ容量といったものに影響するため、ポリシリコンエッチングは時間制御する必要がある。ＴＭＡＨによるポリシリコンエッチング速度はＴＭＡＨ水溶液の温度と濃度によって調節できる。
図３１（ｆ）と（ｇ）に示すように、堆積とエッチバックだけではポリシリコンの表面は完全に平坦ではなく、堆積後に生成される窪み３３１が、最終的にはエミッタポリシリコン領域３３２上に窪み３３４として転写されてしまう。このとき、エミッタポリシリコン領域３３２に穴が生じてしまわないように気をつける必要がある。すなわち、エッチングされた素子分離酸化膜３２０上にエミッタポリシリコン領域３３２が残っていて、エミッタポリシリコン領域３３２の最も薄い部分３３４においてもコンタクトが確保できなくてはならない。
【００８６】
ＴＭＡＨのエッチング速度は被エッチング層の結晶面方位に依存する。ポリシリコンは異なる面方位の結晶粒から成るので、ＴＭＡＨエッチバック後のポリシリコン表面は凹凸が激しい。ポリシリコン表面の凹凸を最小にするには、より小さな結晶粒のポリシリコンが望ましく、よりアモルファスに近い膜を使うのがよい。これには、ポリシリコンの堆積条件を調整すればよく、例えば、より低温で処理する方法などが挙げられる。
基本的に、ポリシリコンのエッチバックが終わってしまえば、これ以上ＨＣＢＴのために追加する工程はない。ＣＭＯＳプロセスを使えばＨＣＢＴは完成する。それゆえ、ＨＣＢＴに影響を及ぼすＣＭＯＳ形成工程についてのみ以下に記述する。
【００８７】
通常は、次のＣＭＯＳプロセス工程はゲート・スペーサの形成である。ＴＥＯＳなどの酸化膜を堆積し、異方性エッチングによってエッチバックする。スペーサ３３５はＣＭＯＳゲート脇にスペーサとして残る。この工程の性質により、同様のスペーサ３３５が、図３１（ｈ）に示すようにポリシリコンの上にｎ−ｈｉｌｌ層３１２のスペーサとして形成される。その後、ＣＭＯＳのソース／ドレインイオン注入３３６が施される。ｎＭＯＳのｎ＋ソース／ドレイン領域のイオン注入３３６は、図３１（ｉ）のようにＨＣＢＴのコレクタコンタクト領域３３７にも行われる。
【００８８】
マスク３０５を用いて決定されるフォトレジスト３３８の端の位置は、コレクタｎ＋領域３３７とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６との間の距離を決め、これは、コレクタ・ベースやコレクタ・エミッタ間の耐圧といったトランジスタ特性に影響する。コレクタｎ＋領域のもう一方の端は、ｎ−ｈｉｌｌ層３１２の側面によって決まる。
ＣＭＯＳのソース／ドレインイオン注入の活性化のためのアニールは、ＨＣＢＴ領域のイオン注入領域の活性化にも使われる。さらにこのアニールは、高濃度にドーピングされたエミッタポリシリコン領域３３２からｎ−ｈｉｌｌ層３１２の側面への不純物の拡散領域３３９、通常ドライブイン拡散と呼ばれる目的のためにも使われる（図３１（ｊ）参照）。
【００８９】
トランジスタのＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７のドーピングプロファイルは、この工程によって決まる。アニール後のベース・エミッタｐｎ接合の深さは、エミッタポリシリコン領域３３２の不純物濃度を変えることでも、あるいはポリシリコンの粒径を変えることでも調整できる。これらは、ポリシリコン堆積の条件によって決められる。
次のＣＭＯＳプロセス工程は、シリサイドの形成である。まず、シリサイド保護膜として酸化膜３４０を堆積する。マスク３０６を用いることで、いくつかのＣＭＯＳは開口するし、いくつかのデバイスまたはその領域は、フォトレジスト３４１によって保護される。ＨＣＢＴにおいては、コレクタとＥｘｔｒ極薄酸化膜３２８を示したマスクの一部分３０６ａによって保護され、その他の部分が開口する。この様子を図３１（ｊ）に示す。残された酸化膜３４０は、コレクタｎ＋領域３３７とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６が電気的にショートすることを防ぐ。
【００９０】
シリサイド３４２は、図３１（ｋ）に示すように形成されるが、この工程は半導体プロセスでよく知られた標準的な方法で実施される。
プロセスのバックエンドとしては、通常の方法にて、酸化膜３４３を積層し、コンタクトホール３４４を開口し、低抵抗の膜で埋め込み、配線層を形成する。最終的なシングルポリシリコン型のＨＣＢＴを、コンタクト領域とともに図３１（ｌ）に示す。
【００９１】
なお、実施形態２では、図３１中に示す符号の視認性を考えて図３１（ｆ）、（ｇ）にのみ極薄酸化膜３２８を図示している。しかし、極薄酸化膜３２８は、図３１（ｆ）の工程以降、図３１（ｌ）に示した工程まで図３１（ｆ）、（ｇ）に示した状態のままｎ−ｈｉｌｌ層３１２の上面及び側面に残っている。
ポリシリコンコレクタかつポリシリコンエミッタ（ダブルポリシリコン型）のＨＣＢＴと、ポリシリコンエミッタかつイオン注入コレクタ（シングルポリシリコン型）のＨＣＢＴとのベース・エミッタ電圧（ＶＢＥ）に対するコレクタ電流（ＩC）及びベース電流（ＩB）の依存特性（ガンメルプロット）を図３２、図３３に示す。
【００９２】
ダブルポリシリコン型、シングルポリシリコン型のＨＣＢＴにおいて、ベース電流IB及びコレクタ電流ICはほぼ同等であることが分かる。ベース電流IB、コレクタ電流ICは、共に主にトランジスタのＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層のプロファイルに依存するので、それがダブルポリシリコン型とシングルポリシリコン型とで基本的にほぼ同じであることを表している。
【００９３】
ダブルポリシリコン型でもシングルポリシリコン型でもベース及びエミッタ領域については同じマスク寸法を用いている。シングルポリシリコン型ＨＣＢＴのコレクタはｎ+領域なので、より広いｎ−ｈｉｌｌ層を持つ。
図３２では、ダブルポリシリコン型とシングルポリシリコン型のＨＣＢＴできわめて似たアウトプット特性が見られる。コレクタ・エミッタ間耐圧（ＢＶCEO）も、両構造でほぼ同等である。両構造のＨＣＢＴの特性におけるわずかな差は、ウェハ面内の分布によるものと考えられる。
【００９４】
ダブルポリシリコンＨＣＢＴとシングルポリシリコンＨＣＢＴのカットオフ周波数（ｆT）及び最大発振周波数（ｆmax）のコレクタ電流（ＩC）依存性を図３４に示す。シングルポリシリコン型の方がより高いｆT及びｆmaxを示すことが分かる。このｆT、ｆmaxの向上は、シングルポリシリコン型はダブルポリシリコン型に比べて実効的なコレクタ面積が大きいことに起因する。ダブルポリシリコン型の場合はｎ＋ポリシリコンがｎ−ｈｉｌｌ層３ｌ２の側面部分の一部だけに接しているのに対して、シングルポリシリコン型ＨＣＢＴではイオン注入したｎ＋領域はｎ−ｈｉｌｌ層３１２の端の部分まで広がっており、これによってコレクタコンタクト領域が増加している。
【００９５】
それに加えて、先に説明したように、ダブルポリシリコン型の場合、コレクタｎ＋ポリシリコンはエミッタｎ＋ポリシリコンよりも薄いことも、シングルポリシリコン型との差を大きくしている。シングルポリシリコン型においてコレクタコンタクト領域がより大きいことにより、コレクタ電流はより放射状に流れることになる。そのため、コレクタ・ベース接合でのコレクタ電流密度は小さくなる。
【００９６】
コレクタ電流密度が小さいと、Ｋｉｒｋ効果として知られるベース広がり効果を抑えることができ、ベース遷移時間が減ってｆTが向上する。さらに、シングルポリシリコン型ではコレクタ抵抗を低減できるが、図３４で見られるように、その効果はそれほど大きくはない。
結論として、シングルポリシリコン型のＨＣＢＴでは他のトランジスタ特性を犠牲にすることなくｆT及びｆmaxを向上させることができる。このｆT及びｆmaxの向上は、マスク寸法や技術的なパラメータを様々に変えても確実に確認できる。
【００９７】
（実験例）
加えて、本発明は上述した構成に限るものではない。例えば、図３１（ｃ）に引き続いて、図３５（ａ）を追加することができる。Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入と同じ２番目のＨＣＢＴマスク３０３を用いて、図３５（ａ）に示すようにＳｅｌｅｖｔｉｖｅｌｙ Ｉｍｐｌａｎｔｅｄ Ｃｏｌｌｅｃｔｏｒ（ＳＩＣ）と呼ばれるｎ型の領域３２３をイオン注入３２４によって形成する。この際、ＣＭＯＳ部分はフォトレジスト３２５により保護しておく。ＳＩＣはｎ−ｈｉｌｌ層３１２のドーピング濃度を高めるので、トランジスタの高周波特性の改善に有効である。
【００９８】
つまり、それほど顕著な耐圧の低下やコレクタ−ベース容量の増加なくして、ベース広がり効果を抑えることができる。ＳＩＣは、縦型のバイポーラトランジスタで一般的に使われる手法である。しかしながら、必ずしも不可欠なものではなく、ＳＩＣなしのＨＣＢＴもまた有用である。ＳＩＣのイオン注入３２４の典型的な条件としては、リンを４５度の注入角度で、２５０ｋｅＶ、１０１３ｃｍ−２のオーダーで打ち込む条件が挙げられる。
【００９９】
また、例えば、図３１（ｋ）の代わりに図３５（ｂ）を実施するというプロセスもありうる。図３５（ｂ）では、スペーサ３３５の上に酸化膜のパターンを形成する。言い換えれば、ＣＭＯＳプロセスのゲート・ソースやゲート・ドレイン間でシリサイドが分離されるのと同じように、ｎ−ｈｉｌｌ層３１２のＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層３２７とエミッタポリシリコン領域３３２とがｎ−ｈｉｌｌ層の側面において酸化膜スペーサによって分離されている。
【０１００】
図３１（ｋ）に示すプロセスの場合、シリサイド保護マスクは、図３０（ｂ）の３０６ａの部分だけから成る。しかしながら、ｎ−ｈｉｌｌ層の側壁の傾きは９０度より小さいので、異方性エッチングの後では薄いスペーサしか残らない。スペーサが薄すぎると、シリサイドがＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７にショートしてしまったり、あるいはエミッタポリシリコン領域３３２とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６とが近すぎて電気特性に悪影響を与えたりする可能性がある。
【０１０１】
ただし、シリサイド保護のための酸化膜の膜厚を厚くすれば、異方性のエッチングで処理してもスペーサは残る。一方で、図３５（ｂ）に示すように、図３０に示したマスクの一部３０６ｂを用いてエミッタポリシリコン領域３３２とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層３２７との間に酸化膜を残せば、両者は確実に分離できる。この場合、シリサイドブロッキングマスクは図３０に示したマスク３０６の３０６ａと３０６ｂの部分からなるが、ＣＭＯＳプロセスには一切の変更が必要ない。ただし、ベースとエミッタのシリーズ抵抗は高くなる可能性がある。
【０１０２】
（実施形態３）
さらに、図３１（ｇ）で説明したように、エミッタポリシリコン領域の一部の膜厚が薄くなって穴が生じると、その直上での配線層は十分なコンタクトを取ることができない。ところが、図３６（ａ）に示すように、ｎ−ｈｉｌｌコレクタ層３１２と、素子分離酸化膜３２０の形状に沿ってポリシリコン３２９が堆積するため、ポリシリコン３２９の表面に窪み３３１が生じる。ＴＭＡＨによるポリシリコンエッチバック後の形状は、この窪み３３１の形状がトレースされるため、図３６（ｂ）のようにエッチバック後のポリシリコン３２９'に穴を生じさせる可能性がある。
【０１０３】
本発明によれば、ダミーゲートポリシリコン７０６と称するポリシリコン膜を素子分離酸化膜３２０の表面に形成し、その上にエミッタポリシリコン５１０を堆積する。こうすることで、図３６（ｃ）に示すようにポリシリコン膜３２９の窪みの影響が除かれる。これをエッチバックすると、図３６（ｄ）に示すように、ｎ−ｈｉｌｌ層の側面に対して平坦である良好なポリシリコン領域９１０を形成することができる。この素子分離酸化膜３２０上のダミーゲートポリシリコン７０６は、ＣＭＯＳプロセスのゲート電極と同じ工程で形成できる。したがって、プロセスに大きな変更無く実行が可能である。
【０１０４】
図３７（１）〜（３）は、ダミーゲートポリシリコン７０６を使った実施形態３のプロセス工程を説明するための図である。なお、図３７（１）〜（３）中に示した構成のうち、図３１（１）、（２）で説明した構成と同様の構成については同様の符号を付し、説明を一部略すものとする。
図３７（ａ）に示すように、実施形態３では、ＨＣＢＴのコレクタ形成イオン注入３１３を行ってｎ−ｈｉｌｌ層３１２を形成する。続いて、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入３１５ａを実施し、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６を形成する。
【０１０５】
次に、実施形態３では、素子分離酸化膜３２０及びＣＭＯＳのｎ−ｈｉｌｌ層３１２上に図示しないポリシリコン膜を堆積し、パターニングしてダミーゲートポリシリコン７０６とＣＭＯＳトランジスタのゲート電極９０２とを同時に形成する。
次に、図３７（ｂ）に示すように、ｎ−ｈｉｌｌ領域３１２の一部だけを露出させるフォトレジストパターンの、ｅｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入３１５ａによってｅｘｔｒｉｎｓｉｃ Ｂａｓｅ領域３１６を形成する。
【０１０６】
続いて、実施形態３では、図３７（ｃ）のように、ダミーゲートポリシリコン７０６及びゲート電極９０２をフォトレジスト３１７で覆い、ｎ−ｈｉｌｌ層３１２の側面にイオン注入する。この結果、図３７（ｄ）に示したＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７がｎ−ｈｉｌｌ層３１２の側面に形成される。
続いて、実施形態３では、図３７（ｅ）のように、ＨＴＢＣ及びＭＯＳトランジスタにポリシリコン３２９を堆積する。そして、図３７（ｆ）のように、堆積されたポリシリコン３２９をエッチバックしてエミッタポリシリコン領域９１０が形成される。次に、図３７（ｇ）のように、コレクタコンタクト領域３３７とＣＭＯＳトランジスタのソース／ドレインとをイオン注入３３６によって形成する。イオン注入３３６の後、スペーサ９１１が形成され、さらにＣ、Ｂ、Ｅで示す配線層が形成されて図３７（ｈ）に示した状態になる。
【０１０７】
次に、ダミーゲートポリシリコン７０６を使ったことによる素子特性への影響について説明する。図３８は、実施形態３のダミーゲートポリシリコンを使ったプロセスで形成されたエミッタポリシリコン領域９１０を説明するための図であって、図３８（ａ）はエミッタポリシリコン領域となるポリシリコン３２９のエッチバック前の状態を示している。図３８（ｂ）は（ａ）をエッチバックした状態を示し、（ｃ）は図（ｂ）中の部分Ｃの拡大図である。
【０１０８】
図３８に示したように、実施形態３は、ダミーゲートポリシリコンを導入することで、ｎ−ｈｉｌｌ層３１２の側面と接する部分のエミッタポリシリコン領域９１０の形状が平坦になり、エミッタ電極とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層との距離を十分取ることができる。こうすると、ｐｎ接合リークは小さくなるので、ベース電流ＩBは小さくなり、結果として電流増幅率β(＝ＩC／ＩB)が高くなる。
【０１０９】
また、図３９は、図３８と比較するために示した、ダミーゲートポリシリコンを用いないでエミッタポリシリコン領域を形成するプロセスを説明するための図である。図３９（ａ）はエミッタポリシリコン領域となるポリシリコン３２９のエッチバック前の状態を示している。図３９（ｂ）は（ａ）をエッチバックした状態を示し、（ｃ）は図（ｂ）中の部分Ｃの拡大図である。
【０１１０】
ダミーゲートポリシリコンを用いない場合、エミッタポリシリコン領域３３２がｎ−ｈｉｌｌ層３１２の側面に対してせりあがった形状になる。実施形態３のエミッタ拡散層は、エミッタポリシリコン領域からのリンの固相拡散によって形成されるので、エミッタ拡散層がｎ−ｈｉｌｌ層３１２の側面上部近くまで広がってしまい、その結果としてｎ−ｈｉｌｌ層３１２の側面の上部においてエミッタ拡散層とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層とが近接してしまう。
【０１１１】
エミッタ拡散層とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層とはｎ＋とｐ＋であるため、不純物濃度の高いｐｎ接合が形成される。このような接合のリーク電流は大きく、しかもバイポーラ動作とは関係なく流れてしまう。このリーク電流は、電気的にはベース電流ＩBに畳重されてしまうため、見かけ上のベース電流IBが増加する。その結果、バイポーラトランジスタの重要な特性の一つである電流増幅率βが低くなってしまう。
【０１１２】
図４０は、製造されたＨＣＢＴの特性にダミーゲートポリシリコンが与える影響の程度を説明するための図であって、ダミーゲートポリシリコンを用いたＨＣＢＴとダミーゲートポリシリコンを用いないＨＣＢＴのガンメルプロットを示している。図４０の縦軸はベース電流（ＩB）及びコレクタ電流（ＩC）であり、横軸はベース・エミッタ間電圧（ＶＢE）を表す。また、実線はダミーゲートポリシリコンを使って製造されたＨＣＢＴのもので、破線はダミーゲートポリシリコンを使わずに製造されたＨＣＢＴのものである。
【０１１３】
図４０から明らかなように、バイポーラトランジスタのコレクタ電流ICにおいて、ダミーゲートポリシリコンの有無による有意差は見られなかった。ただし、前記したように、ダミーゲートポリシリコンを使ったプロセスはベース電流IBに畳重されるリーク電流を抑える。このため、ダミーゲートポリシリコンを使って製造されたバイポーラトランジスタは、ダミーゲートポリシリコンを使わないバイポーラトランジスタよりもベース電流IBが小さくなっていることがわかる。
【０１１４】
（実施形態４）
次に、本発明の実施形態４について説明する。実施形態４は、実施形態１〜３で説明したＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層をｎ−ｈｉｌｌ層の側面に対向するように２つ設けることが考えられることから、このような場合の耐圧を改善するためになされた発明である。
Ｉ理論
図４１（ａ）は、ダブルエミッタの構造を示す図である。図４１（ｂ）はダブルエミッタの構造と比較するためにシングルエミッタの構造を示す図である。ダブルエミッタ構造、シングルエミッタ構造のいずれもが、Ｓｉ基板４１１とｎ−ｈｉｌｌ層４１２とを備えている。
【０１１５】
ｎ−ｈｉｌｌ層４１２は活性領域に形成されている。Ｓｉ基板４１１の極性はｐ型であり、ｎ−ｈｉｌｌ層４１２の極性はｎ型である。シングルエミッタ構造はｎ−ｈｉｌｌ層４１２の上面にＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６を有している。さらに、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７が側面の一方にだけ形成されている。ダブルエミッタ構造は、Ｓｉ基板４１１と同様のｐ型Ｓｉ基板表面上に２つの対向する側面を持つｎ−ｈｉｌｌ層４１２を有している。
ダブルエミッタ構造の空乏領域Ｄ１は、矢線Ａ１の方向にｎ−ｈｉｌｌ層４１２の全体に広がる。一方、シングルエミッタ構造の空乏領域Ｄ２は、図４１（ｂ）中の矢線Ａ２が示すように広がる。
【０１１６】
図４２（ａ）中に符号４５２を付して示したダブルエミッタ構造のウェハ表面に平行な水平断面図を図２（ｂ）及び図４２（ｃ）として示す。ダブルエミッタ構造の主要なアイデアは、２つのＩｎｔｒｉｎｓｉｃなトランジスタ（エミッタ・ベース・コレクタ）を互いに対向方向に近接させることにある。このようにすると、エミッタ領域４３９とＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７は、互いに反対の側面に形成され、中央にてコレクタとつながることになる。そして、Ｉｎｔｒｉｎｓｉｃなベース・コレクタ接合に対して左右の位置に、低抵抗の経路でつながったコレクタコンタクト領域４３７が配置される。
【０１１７】
中央のコレクタの電荷は、２つのＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６及びＳｉ基板４１１に分配される。電荷の分配量は、２つのＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７間の距離、すなわちコレクタ幅４５３を変更することによって制御することができる。コレクタの電荷が完全に２つのＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７に分配された場合、コレクタは完全に空乏化し、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層・コレクタ間接合に直交する方向の電界を維持するのに十分な電荷が存在しなくなる。図４２（ｂ）の平面４４７における電気的ポテンシャルφ（Ｘ）と電界Ｆ（Ｘ）は図４２（ｄ）に示される。
【０１１８】
この方向の最大電界がベース・コレクタ間接合４４９ａ及び４４９ｂに生じ、コレクタが完全に空乏化した後は電圧印加によって増加することはない。空乏領域の電位の最大値が、空乏化したコレクタ４５０の中央で正確に観測され、結果として図４２(ｄ)に示されるように、その方向のゼロ電界となる。印加されたコレクタ・ベース間電圧の残りは、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層・コレクタ間接合に対して左右に振り分けられ、結果としてドリフト領域４４５の上部で、その方向の電界となる。
【０１１９】
ドリフト領域の長さは、空乏領域端部４４８により定義され、マスク設計及びコレクタ・ドーピングプロファイルにより制御することができる。従って、電子が電界に誘導され、電流４４６がトランジスタの中央に向かって流れた後、コレクタコンタクト領域４３７へと向きを変える。また、二次元効果により、キャリアがインパクトイオン化の確率が低い低電界の領域に閉じこめられる。このようにして、高い耐圧を有するトランジスタを形成することができる。さらに、２つの対向するトランジスタのＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６がその構造の頂部において一体化するため、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６領域を小さくできる。
【０１２０】
コレクタ電荷の分割効果とともに、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６−コレクタ接合の領域が小さくなるため、コレクタ・ベース間のキャパシタンスが減少し、このデバイスを低電力かつスマートパワーのアプリケーションに適するようにしている。Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層からコレクタコンタクト領域間の最大電界は、印加電圧によってではなく、２つのベース間の距離４５３により決まるので、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層は静電的にシールドされ、ベース幅変調がかなり抑制される結果、アーリー電圧は高い値となる。この効果により、ベース内でコレクタ・エミッタ間パンチスルーの発生を抑制できる。このことは、ベース・ドーピングプロファイルを積極的に縮小できることを意味している。
【０１２１】
この構造は、ＳＯＩウェハばかりでなく、バルク・シリコン・ウェハ上に形成することができる。バルク・シリコン・トランジスタにおいて、絶縁用のコレクタは、ｐｎ接合の極性とは逆になるように形成される。接合部の電界は、ｎ−ｈｉｌｌ層またはｎ−ｈｉｌｌ層の下部の空乏化を維持するコレクタ電荷の一部を消費する。コレクタコンタクト領域のドーピングプロファイルは、コレクタが通常動作において完全に空乏化するように調整する必要がある。コレクタの下部は、同様に基板電極に対して逆電圧を印加することにより空乏化させることができる。
【０１２２】
ＳＯＩウェハに形成されるトランジスタにおいて、埋込み酸化物は、コレクタをＳｉ基板から分離するので、コレクタは２つのＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層の間に自然に閉じこめられていく。ダブルエミッタＨＣＢＴ構造のプロセスは、標準的なバイポーラ型／ＢｉＣＭＯＳ ＨＣＢＴ技術と比べると、ｎ−ｈｉｌｌ層４１２の反対側のＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７を形成するために、一度だけの追加注入を必要とする。コレクタ電荷の分割の効果は、マスク寸法により制御される。
既存の技術に対して追加のリソグラフィ・ステップは、トランジスタの形成において必要とされない。このことは、ダブルエミッタＨＣＢＴがプロセスをさらに複雑にすることなく、標準的なＨＣＢＴデバイスとの統合が可能であることを意味する。
【０１２３】
II マスク
ＨＣＢＴ技術のダブルエミッタ構造を説明する。この構造は、バルクまたはＳＯＩウェハ上で他の技術により形成することもできる。ＮＰＮ型及びＰＮＰ型の両方のバイポーラ・デバイスを形成することができる。互いに向き合い、逆の方位を有する２つのＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層・コレクタ間の接合が、中央部分において一体化されたコレクタとともに必要である。この幾何学的な配置において、コレクタの電荷は、２つのＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層で共有されうる。この構造はＣＭＯＳを有する集積化に適しているが、同様にバイポーラ型だけの技術においても実現することができる。
【０１２４】
ＣＭＯＳプロセスの一部はＢｉＣＭＯＳ技術のＨＣＢＴ構造に必要であるが、この場合、バイポーラだけの形成に用いる必要がある。ダブルエミッタＨＣＢＴに関する本発明の説明は、ＢｉＣＭＯＳプロセスフローに基づいている。ＮＰＮ型トランジスタのプロセスフローを説明するが、トランジスタ領域のドーピング・タイプを逆にすることにより、同様の技術的概念を用いて、ＰＮＰ型トランジスタを形成することができる。ダブルエミッタＨＣＢＴに用いられる典型的なマスク一式を、図４３に示す。
【０１２５】
ＨＣＢＴをよりマスク数の少ないＣＭＯＳプロセスに組み込むことは可能であるが、ＨＣＢＴのＣＭＯＳへの集積化は、概して、図４３に示す３つの追加マスクを必要とする（マスク４０２、４０３及び４０４ａ）。図４３(ｂ)は、すでにＣＭＯＳプロセスフローに存在しつつ、ダブルエミッタＨＣＢＴに用いられるマスクを示す。図４３(ｃ)は、コレクタにポリシリコン電極を用いる場合において用いられるマスクを示す。
【０１２６】
III製造工程
ダブルエミッタＨＣＢＴ構造は、通常、ｐ型のＣＭＯＳを形成するＳｉ基板４１１と同様に処理される。プロセスの開始は標準的なシャロートレンチアイソレーション（shallow trench isolation：STI）を形成することである。コレクタコンタクト領域になるＨＣＢＴの活性領域は、ＳＴＩによって囲まれるシリコン柱、ｎ−ｈｉｌｌ層４１２の上に形成され、アクティブマスク４０１によって規定される。
【０１２７】
コレクタコンタクト領域が形成されるアクティブマスク４０１の部分には、コレクタ抵抗を低減するために、図４３（ａ）に示されるように、いくらかの角度をつけて形成される。アクティブマスク４０１の端は、図４３（ｃ）に示されているように、そのまま平坦にされていてもよい。
ＳＴＩ形成後、連続してＣＭＯＳのイオン注入がされ、パンチスルー防止用イオン注入、閾値電圧調整用イオン注入、その他のウェルのイオン注入が実行される。これらのイオン注入のいくつかの組合せは、ＨＣＢＴのｎ−ｈｉｌｌ層（コレクタコンタクト領域）のドーピングプロファイルを得るために用いることができる。
【０１２８】
この場合、ＣＭＯＳリソグラフィをｎ−ｈｉｌｌ層のイオン注入用マスク４０２に用いることができる。より一般的には、ｎ−ｈｉｌｌ層はＣＭＯＳプロセスに追加されるのとは別のプロセスによってイオン注入することができ、追加されたプロセスには図４３（ａ）に示したイオン注入マスク４０２が必要とされる。これは、ＨＣＢＴ構造のために必要となった第１の追加マスクである。しかしながら、ＣＭＯＳマスクが使われた場合、追加されたＨＣＢＴマスクが使われた場合に関わらず、いずれもマスク寸法は同じことである。
【０１２９】
ｎ−ｈｉｌｌ層のイオン注入の結果、ＨＣＢＴの動作に最適なｎ−ｈｉｌｌ層のドーピングプロファイルが得られる。望ましいｎ−ｈｉｌｌ層のプロファイルを得るために、複数のイオン注入工程を組み合わせることもできる。
ＨＣＢＴコレクタのイオン注入４１３ａは、図４４（ａ）に示される。ＣＭＯＳ処理工程におけるウェルイオン注入の後、フォトレジスト４１４は除去され、シリコン結晶構造を修復してイオン注入されたイオン種を電気的に活性化する高温アニールが実施される。ＨＣＢＴのｎ−ｈｉｌｌ層４１２のイオン注入は、ＣＭＯＳウェルのイオン注入の直前または後に実行するので、ＣＭＯＳプロセスの処理工程におけるアニール工程は、同様に、ｎ−ｈｉｌｌ層の結晶の回復とドーパントの活性化に使うことができる。
【０１３０】
ウェルイオン注入の後、通常のＣＭＯＳプロセスフローではゲートスタックを形成し、ソース／ドレインエクステンション領域のイオン注入が続く。ＣＭＯＳ処理工程のこの点において、第２のリソグラフィ・マスク４０３がＨＣＢＴ構造への適用のために必要とされる。
これが、ｐ型Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６を得るベースイオン注入４１５ａに使用される。このイオン注入工程中、チップのＣＭＯＳ部分は、図４４（ｂ）、４４（ｃ）に示されているように、フォトレジスト４１７によってカバーされている。フォトレジスト４１７はアクティブマスク４０１上に伸び、図４４（ｃ）に示すように、活性領域の左右の部分がフォトレジスト４１７によって保護されている。
【０１３１】
コレクタ・ｎ＋コンタクト領域は、保護されている部分にイオン注入され、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層までの距離がベース・コレクタ、コレクタ・エミッタ間の耐圧を決定する。ＣＭＯＳ形成工程において、ソース／ドレインエクステンション領域は、イオン注入後に高温アニールによって処理される。このステップは、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層の結晶を回復し、イオン種を活性化するアニールに使用することができる。
【０１３２】
しかしながら、イオン注入されたＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６は、追加されたアニール工程によって別にアニールすることもできる。それはソース／ドレイン領域が、この時点において未だイオン注入されていないから、ＣＭＯＳ特性に著しい特性に影響を及ぼすことがないからである。ＣＭＯＳソース／ドレインエクステンションのアニール後、第３の追加マスクとして、素子分離酸化膜のエッチングマスク４０４ａが必要となり、図４４（ｄ）に示されるように、フォトレジスト４１８によってＣＭＯＳ構造が全てカバーされ、ＨＣＢＴのエミッタウィンドウ４１９が露出される。
【０１３３】
プロセスのこの時点で、コレクタ領域４２３に追加コレクタのイオン注入４１３ｂを実行することができるが、トランジスタの動作に必要不可欠ではなく、回避することもできる。このイオン注入を実施すると、図４４（ｄ）、図４４（ｅ）に示すマスクよって決定される領域において、より高いコレクタ注入密度を得ることができる。
【０１３４】
このような方法により、トランジスタの高周波性能が改善され、さらに、ベース・コレクタ接合の電界分布を一様にすることが達成された。素子分離酸化膜４２０は、図４４（ｆ）に示すように、このマスクによって決められた時間だけにエッチングされる。これには、ウェットまたはドライエッチングが用いられる。エッチング時間の設定は、ｎ−ｈｉｌｌ層４１２の側面４２１をどれだけ露出させるかによって決定される。素子分離酸化膜４２０のエッチングは、コレクタにポリシリコンを用いる場合のコレクタのコンタクト領域を決定することにも使用することができる。
この場合、コレクタポリシリコン領域を決定するには、図４３（ｃ）に示した素子分離エッチングマスクパターン４０４ｂを使用しなければならない。素子分離のエッチング後、薄いスクリーニング酸化膜４２２を堆積する。
【０１３５】
次に、第２ＨＣＢＴマスク４０３を使い、図４４（ｇ）に示すように、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層４１２のイオン注入４２６ａ、４２６ｂが、２つの反対方向に傾斜する角度で実施される。ｐ型Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７が、ｎ−ｈｉｌｌ層４１２の側面に得られる。Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅイオン注入の後、図４２（ｂ）に示した平面４５１で定義される断面は、活性領域の側面上にＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７が投影された形状として図４４（ｈ）に示される。Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７のイオン注入４２６ａ、４２６ｂは、図４４（ｈ）に示される平面の内外に行われる。
【０１３６】
対向する側面のＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７のイオン注入は、ダブルエミッタＨＣＢＴ構造を得るために、基本的なＨＣＢＴ構造に対しての唯一の工程追加である。したがって、両方のＨＣＢＴを同時に同様のプロセスで製造することができる。
素子分離のエッチングに使用される素子分離マスク４０４ａのＨＣＢＴリソグラフィは、図４３（ｃ）に示したように、ｎ−ｈｉｌｌ層と接する酸化膜をごく薄くするため、活性領域のマスク４０１に関して傾斜させるように形成することができる。このようにして、ベースに注入されたイオンは、エミッタウィンドウの周辺で段階的に分布する薄い酸化膜を通って部分的に侵入することができる。この方法は、エミッタ周辺でベースドーピング物の濃度を上昇させ、最終的にはコレクタ・エミッタ間のパンチスルーを防止することができる。さらに、ドリフト領域４４５をより長くなるように横方向に拡張することは、高耐圧化の改善にとって望ましい。
【０１３７】
Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７のイオン注入後、フォトレジスト４２５は除去されなければならず、薄いスクリーニング酸化膜４２２はエッチングされる。薄いスクリーニング酸化膜４２２のエッチングの後、ｎ−ｈｉｌｌ層４１２の側壁のシリコン表面が露出される。この表面は、極薄酸化膜４２８を形成するため、熱アニールによって処理される。
【０１３８】
この処理により、ポリシリコン堆積の間ポリシリコンがエピタキシャル化することは回避され、ポリシリコンエッチングの間、ｎ−ｈｉｌｌ層４１２表面の保護膜としての役割を果たす。次に、ポリシリコン層４２９が、図４４（ｉ）に示すように堆積される。堆積後、ポリシリコンはエッチバックされ、エミッタ電極として使用されるエミッタポリシリコン領域４３２が得られる（図４４（ｊ））。コレクタコンタクトがポリシリコンによって作られる場合には、コレクタポリシリコンも同様に形成される。
エミッタポリシリコン領域４３２の窪み４３４を減らすため、異なる平坦化技術を用いることができる。例えば、図４３（ｂ）に示したように、ダミーゲートマスク４０８により、エミッタ側壁近くで形成されるＣＭＯＳダミーゲートを用いることができる。これは、前記した実施形態３と同様の手法である。
【０１３９】
テトラメチル水酸化アンモニウム（ＴＭＡＨ）エッチングは、酸化物に対する高い選択性のためポリシリコンのエッチバックに用いられる。堆積前の表面処理時にｎ−ｈｉｌｌ層表面に成長した薄い酸化膜４２８は、ＴＭＡＨエッチングを十分止めてｎ−ｈｉｌｌ層を完全に保護することができる。基本的に、ポリシリコンのＴＭＡＨエッチバックが終わると、活性なトランジスタの高さ４３３（図４４（ｊ））が決まり、ＨＣＢＴに必要とされる追加プロセス工程は終了する。この後、ＨＣＢＴ構造は、ＣＭＯＳプロセスステップを用いて完了される。
【０１４０】
そこで、ＨＣＢＴ構造に影響を及ぼすＣＭＯＳステップについて説明する。通常、次のＣＭＯＳプロセスモジュールは、ゲートのスペーサ形成である。このために、酸化膜が堆積され、そして、異方性の処理によりエッチバックされる。酸化膜のスペーサ４３５は、ＣＭＯＳゲートの側壁上に残される。この処理の性質上、図４４（ｋ）に示すように、同様のスペーサ４３５がｎ−ｈｉｌｌ層４１２の側壁上のエミッタポリシリコン領域４３２に形成される。
【０１４１】
その後、ソース／ドレインのイオン注入が、ＣＭＯＳ構造上で実行される。ｎＭＯＳトランジスタのｎ＋ソース／ドレイン領域のイオン注入４３６は、図４４（ｌ）に示すように、ＨＣＢＴ構造の高濃度に注入されたｎ＋コレクタコンタクト領域４３７に用いることができる。この場合、コレクタにポリシリコンを用いないので、図４３（ｃ）に示した素子分離酸化膜のエッチングマスク４０４ｂは必要なくなる。
【０１４２】
ｎ＋イオン注入マスク４０５によって決定するフォトレジスト４３８の端の位置は、ｎ＋コレクタとＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層との距離を決めるが、これはコレクタ・ベース間やコレクタ・エミッタ間の耐圧のようなトランジスタ特性に影響する。加えて、その距離は、コレクタ・エミッタ間の電圧降下を決定する図４２（ｃ）に示したドリフト領域４４５を決定する。その距離を変えることにより、ドリフト領域４４５の長さが変えられ、コレクタ・エミッタ間の耐圧を、ｆT及びｆmaxに影響するコレクタ・ベース間の空乏領域の遷移時間と同様に調整することができる。
【０１４３】
コレクタｎ＋領域の他方の端部は、ｎ−ｈｉｌｌ層の側壁によって決定される。コレクタがポリシリコンを介して接続した場合、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層とコレクタポリシリコンとの間の距離が、トランジスタ性能にとって重要なドリフト領域を決定する。
ＣＭＯＳのソース／ドレインのイオン注入を活性化するためのアニールは、ＨＣＢＴのイオン注入された領域の活性化にも利用できる。また、ｎ−ｈｉｌｌ層４１２側壁に接して形成された、ｎ型ドープされたエミッタポリシリコン領域４３２からのドーパントを拡散させる目的にも使用できる。この拡散は、通常ドライブイン拡散と呼ばれている。このようにして、ｐ型ベース領域４２７の中にエミッタｎ＋領域４３９が形成される（図４４（ｍ）に示す）。
【０１４４】
Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７のドーピングプロファイルは、このようなプロセスによって形成される。図４２（ｂ）に示した平面４５１によって定義される横断面は、形成されたエミッタｎ＋領域４３９と共に図４４（ｎ）に示される。
次のＣＭＯＳプロセスモジュールは、シリサイドの形成である。先ず、シリサイド保護膜に使われる酸化膜４４０が堆積される。次に、シリサイドブロッキングマスクを使うことにより、いくつかのＣＭＯＳ部は開口されて、いくつかの素子または領域はフォトレジスト４４１によって保護される。
【０１４５】
ＨＣＢＴ構造において、コレクタコンタクト領域４３７とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６との間の酸化膜４４０の一部は、図４３（ｂ）に示したシリサイド化ブロックマスク４０６ａ、４０６ｂによって保護されていなければならないが、図４４（ｎ）に示すように、構造の他の部分は開放されている。残った酸化膜４４０は、コレクタコンタクト領域４３７とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６との間の電気的なショートを防いでいる。
【０１４６】
シリサイド４４２は、図４４（ｏ）及び図４４（ｐ）に示すように、半導体産業においてシリサイド化の方法として公知の標準的な方法によって形成される。ｎ−ｈｉｌｌ層４１２のＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６及びエミッタポリシリコン領域４３２は、図４４（ｏ）に示すように、ｎ−ｈｉｌｌ層４１２側面のスペーサ４３５によって切り離される。この場合、シリサイド保護マスクは一部４０６ａだけから成る。
一方、エミッタポリシリコン領域４３２とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６とは、シリサイド保護マスクの一部４０６ｂを使うことにより、そこに残される酸化膜によって分離できる。この場合、シリサイド保護マスクは一部４０６ａ、４０６ｂで構成される。
【０１４７】
プロセスのバックエンド工程においては、酸化膜４４３が堆積され、コンタクトホール４４４がエッチングされ、さらに低抵抗のメタル（ｍｅｔａｌ）によって満たされ、標準的な方法によりメタライゼーションが実施される。最終的なダブルエミッタＨＣＢＴ構造は、図４４（ｑ）に示すように、メタル一層である。図４２（ｂ）の平面４５１によって規定された断面が示す最終的な素子構造は、図４４（ｒ）に示される。
ポリシリコンのコレクタコンタクトの構造の断面は、図４４（ｓ）に示される。ｎ−ｈｉｌｌ層４１２上面のサイズは図４４（ｑ）中に符号４９０によって示され、４９０のサイズ（活性領域幅）は例えば０．５μｍである。さらに、ｎ−ｈｉｌｌ層４１２上面のサイズは図４４（ｒ）中に符号４９１によって示され、４９１のサイズは例えば２．０μｍである。
【０１４８】
ＩＶ 電気特性
ダブルエミッタＨＣＢＴ構造及びシングルエミッタＨＣＢＴ構造に対して、ベース電流（ＩB）及びコレクタ電流（ＩC）のベース・エミッタ間電圧（ＶＢＥ）への依存性を図４５に示す。これは、ガンメルプロットとも呼ばれる。ダブルエミッタＨＣＢＴ構造及びシングルエミッタＨＣＢＴ構造に共通する出力特性を図４６に示す。
コモンエミッタ時の耐圧（ＢＶCEO）は、ダブルエミッタ構造ではかなり改善されている。両方のトランジスタは、同様のマスク一式及び同様のプロセスのパラメータを用いて形成される。ＢＶCEOは、ダブルエミッタ形状を利用することで高められるが、これはリソグラフィ・マスクの設計により実現可能である。
【０１４９】
ダブルエミッタ及びシングルエミッタＨＣＢＴ構造の、最大発振周波数（ｆmax）とカットオフ周波数（ｆT）と、コレクタ電流（ＩC）との関係を、図４７に示す。ダブルエミッタＨＣＢＴがｆT及びｆmaxで低い値であり、より低いＩCでピークを持つことがわかる。これは、コレクタコンタクト領域で電流密度が増加したことに起因している。ベース・コレクタ間の空乏領域に流入する電流は、電界により中央部分に向かって導かれ、その後コレクタコンタクト領域方向に導かれる。これにより、コレクタの中央部分のコレクタ電流密度が上昇し、図４７に示すように、コレクタ電流の低い値でベース幅が拡大し始めている(すなわちカーク効果）。また、電子は拡大された空乏領域内を移動しなければならないので、関連する時定数が上昇する結果となる。エミッタ幅を変更することにより、電流密度及びベース・コレクタ間空乏領域移動時間の両方を小さくすることができる。
【０１５０】
加えて、上述したバイポーラトランジスタは、ＣＭＯＳトランジスタと同じＳｉ基板から形成することができる。図４８は、基板に集積されたバイポーラトランジスタとＣＭＯＳトランジスタとを示した図である。図４８のＣＭＯＳトランジスタにおいて、番号４８０はＣＭＯＳトランジスタのソース拡散層を示し、番号４８１はドレイン拡散層を示す。
さらに、特に番号４８２はＣＭＯＳトランジスタのゲート電極を示し、番号４８３はスペーサを示す。スペーサ４８３は、バイポーラトランジスタのスペーサ４３５とともに形成される。
【０１５１】
（実験例）
上述した各プロセスの具体的な条件は、以下に示す通り。図４４（１）、（２）に示すイオン注入法の条件は、以下に示す通り。
Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層（図４４（ｂ）、４１６）
約 ５×１０１９ − ５×１０２０ｃｍ−３
Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層（図４４（ｇ）、４２７）
約１×１０１８ − ５×１０１８ｃｍ−３
コレクタ（ｎ−ｈｉｌｌ層）（図４４（ａ）、４１２）
約１×１０１６ − ５×１０１７ｃｍ−３
Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層の不純物濃度及びコレクタの不純物濃度の比率は、１０：１から１００００：１の間である。
【０１５２】
イオン注入条件
Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層注入（４１５ａ）
不純物：ＢＦ２＋
ドーピング濃度：１．５×１０１５ｃｍ−２
エネルギー：１８ｋｅＶ
Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層注入（４２６ａ、４２６ｂ）
不純物：ＢＦ２＋
ドーピング濃度：５．０×１０１３ｃｍ−２
エネルギー：３０ｋｅＶ
傾斜：３０度
コレクタ注入（４１３ａ）
不純物：Ｐ＋
ドーピング濃度：３．０×１０１２ｃｍ−２
エネルギー：２２０ｋｅＶ
ドーピング濃度：２．０×１０１２ｃｍ−２
エネルギー：１１０ｋｅＶ
ドーピング濃度：５．０×１０１１ｃｍ−２
エネルギー：３０ｋｅＶ
追加のコレクタ注入（４１３ｂ）
不純物：Ｐ＋
ドーピング濃度：５．０×１０１２ｃｍ−２
エネルギー：１１０ｋｅＶ
本実験例では、このような条件及びｎ−ｈｉｌｌ層の幅（活性領域幅）が５００ナノメートル未満であるという条件において、完全に空乏化するｎ−ｈｉｌｌ層を有する半導体素子を形成することができる。
【符号の説明】
【０１５３】
１，３１１，４１１ Ｓｉ基板
６，３２０，４２０ シャロートレンチアイソレーション（素子分離酸化膜）
１１，３１２，４１２ ｎ−ｈｉｌｌ層
２０，３１６，４１６ Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層
２３，３２７，４２７ Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層
２４，３２８，４２８ 極薄酸化膜
３０，３２９，４２９ ポリシリコン
３２ａ，３２ｂ，３３５，４３５ スペーサ
３５，４３９ エミッタ拡散層
３６ コレクタ拡散層
４１，４４２ シリサイド
５０，３４４，４４４ コンタクトホール
３０１，４０１ アクティブマスク
３０２，４０２ ｎ−ｈｉｌｌイオン注入マスク
３０３，４０３ ベースマスク
３０４，４０４ａ，４０４ｂ 素子分離酸化膜エッチングマスク
３０５，４０５ ｎ＋イオン注入マスク
３０６ａ，３０６ｂ,４０６ａ，４０６ｂ シリサイド化ブロッキングマスク
３０７，４０７ コンタクトマスク
３１３，４１３ａ コレクタのイオン注入
３１５ａ，４１５ａ Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入
３１９ エミッタウィンドウ
３２１，４２１ ｎ−ｈｉｌｌ層側面
３２４，４１３ｂ 追加コレクタ（ＳＩＣ）のイオン注入
３２６，４２６ａ，４２６ｂ Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅイオン注入
３２８ トランジスタ側面の活性領域
３３１，４３４ 窪み
３３２，９１０，４３２ エミッタポリシリコン
３３７，４３７ コレクタコンタクト領域
４０８ ポリシリコンの平坦化を改良するために使用されるポリシリコンマスク
７０６ ダミーゲートポリシリコン
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にＣＭＯＳトランジスタとバイポーラトランジスタとを組み合わせたＢｉＣＭＯＳトランジスタの構成を有する半導体装置に関する。
【背景技術】
【０００２】
現在、無線通信に関する技術の発展が著しく、携帯電話機に使用される小型のＩＣ（Integrated Circuit）も盛んに研究、開発されている。主に携帯電話機に使用されるＩＣの１つとして、ＲＦ（Radio Frequency）回路とベースバンド回路とを１つのチップに搭載
（以降、混載ともいう）したシステムオンチップが注目されている。
システムオンチップのうち、ＲＦ回路には高速動作が要求されるので、その構造にも微細化が要求される。一方、ベースバンド回路は、ＲＦ回路に比べて構造の微細化の必要性がない。周知のように、高度の微細化技術は、製造にかかるコストを増大させ、製造の歩留まりを低下させるという不具合を生じる可能性がある。
【０００３】
ところで、ＩＣを構成するトランジスタには、よく知られているように、ＣＭＯＳ（Complementary MOS）トランジスタとバイポーラ（Bipolar transistor）トランジスタとがある。ＣＭＯＳトランジスタは、ゲート電圧が低く、プロセス工程が簡易であることから多くのＩＣの素子に適用されている。一方、バイポーラトランジスタは、ＣＭＯＳトランジスタに比べて高速動作に有利であることが知られている。同等の微細化構造を有するバイポーラトランジスタとＣＭＯＳトランジスタとを比較すると、バイポーラトランジスタは、１もしくは２世代先のＣＭＯＳトランジスタと同程度の動作速度を実現することができる。
【０００４】
上記した点に考慮すると、システムオンチップは、ＲＦ回路を高速動作に有利なバイポーラトランジスタ、ベースバンド回路を製造が簡易なＣＭＯＳトランジスタで構成することが望ましい。バイポーラトランジスタとＣＭＯＳトランジスタとを組み合わせたトランジスタを、以降、ＢｉＣＭＯＳトランジスタと記す。
バイポーラトランジスタには、縦型と横型のものがある。縦型のバイポーラトランジスでは、キャリアがエミッタから垂直方向に流れてコレクタに達する。コレクタ領域はウェハ表面から深い位置に形成されるため、エミッタ、コレクタ間の抵抗が大きくなって高速動作に不利である。また、高濃度の埋込み層やコレクタエピ層、ディープトレンチアイソレーション等が必要であるので、工程数が増大してコストを高めることになる。
【０００５】
一方、ラテラル・バイポーラトランジスタは、縦型のバイポーラトランジスタに比べて構造が単純である。また、ＣＭＯＳトランジスタに比較的少ない数の工程を追加することによってＢｉＣＭＯＳトランジスタを構成することができる。さらに、コレクタ電極をコレクタ領域に直接コンタクトさせることができるので、高速に動作させることにも有利である。このため、ＢｉＣＭＯＳトランジスタでは、キャリアが横方向に流れる横型のラテラル・バイポーラトランジスタを適用することが望ましい。
ラテラル・バイポーラトランジスタは、例えば、ＵＳ ２００５／００４０４９５ Ａ１（以下、特許文献１とも記す）に記載されている。特許文献１に記載されているラテラル型のＮＰＮ型トランジスタは、Horizontal Current Bipolar Transistor（ＨＣＢＴ）と呼ばれるトランジスタである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２００５／００４０４９５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記した特許文献１に記載されたＨＣＢＴは、ＣＭＯＳトランジスタと組み合わせてＢｉＣＭＯＳトランジスタに適用することを考慮したものではない。このため、ＨＣＢＴをＣＭＯＳトランジスタと混載してＢｉＣＭＯＳ化する場合、以下のプロセス上の問題を生じる。
図４９は、特許文献１に記載されているＨＣＢＴの断面図である。図４９に示したＨＣＢＴは、コレクタ電極７７、ベース電極７８、エミッタ電極７９を備えている。ＨＣＢＴの活性領域（ここでは、ｎ−ｈｉｌ１層と呼ばれている）８１には、まず、内部ベース (intrinsic Base)層８８が形成され、外部とコンタクトをとるための外部ベース (Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ)層８９が形成される。
【０００８】
図５０（ａ）〜図５０（ｆ）は、図４９に示したＨＣＢＴのプロセスを説明するための工程図である。ＨＣＢＴを単独で形成するプロセスでは、先ず、シャロートレンチアイソレーションを形成するため、図５０（ａ）に示すように、イオン注入されたＳｉ基板上にＳｉ窒化膜８３を形成し、エッチングしてｎ−ｈｉｌｌ層８１を形成する。そして、図５０（ｂ）に示すように、Ｓｉ基板と共にエッチングされたＳｉ窒化膜８３上からＣＶＤ（Chemical Vapor Deposition）酸化膜を全面に形成し、ＣＭＰ（Chemical Mechanical Polishing）した後に全面ウェットエッチングする。ウェットエッチングの結果、図５０（ｃ）に示すように、酸化膜９０が残ってシャロートレンチアイソレーションが形成される。シャロートレンチアイソレーションの形成後、ｎ−ｈｉｌｌ層８１の側面にイオン注入して内部ベース層８８が形成される。さらに、図５０（ｄ）に示すように、Ｓｉ窒化膜８３上からイオン注入がされ、外部ベース層８９が形成される。
【０００９】
次に、ドープドポリシリコン膜の形成及びエッチングが行われる。この工程では、図５０（ｅ）に示すように、ｎ−ｈｉｌｌ層８１上に不純物濃度が比較的高いＮ＋ポリシリコン膜９２が形成され、Ｎ＋ポリシリコン膜９２上にアン・ドープドポリシリコン膜９３が形成される。次に、エッチングあるいはＣＭＰとエッチングの組み合わせにより、アン・ドープドポリシリコン膜９３およびＮ＋ポリシリコン膜９２をエッチバックする。このとき、ｎ−ｈｉｌｌ層８１はＳｉ窒化膜８３によって覆われているため、エッチングから保護される。この結果、図５０（ｆ）に示したドープドポリシリコン７６ａ、７６ｂがｎ−ｈｉｌｌ層８１の周辺に残ることになる。
【００１０】
ところが、上記したエッチングに使用されるエッチャント（２０％テトラメチルアンモニウム水酸化物水溶液、以下「ＴＭＡＨ水溶液」と記す）は、ｎ−ｈｉｌｌ層８１とドープドポリシリコン７６ａ、７６ｂとの間で充分な選択比が得られない。このため、特許文献１では、ｎ−ｈｉｌｌ層８１上に予め形成されているＳｉ窒化膜８３がドープドポリシリコン７６ａ、７６ｂのエッチングのマスクとなっている。
ところで、ＨＣＢＴは、ＣＭＯＳトランジスタと混載する場合にベース領域の幅をできるだけ小さくする必要がある。このため、ＣＭＯＳ形成時の熱処理の影響を避けねばならず、ＨＣＢＴはＣＭＯＳトランジスタよりも後に形成されることが望ましい。
【００１１】
ＨＣＢＴに先立ってＣＭＯＳトランジスタを形成する場合、前記したシャロートレンチアイソレーションの工程によって素子分離をし、先ずＣＭＯＳトランジスタが形成される。しかし、ＣＭＯＳトランジスタの形成にあたっては、イオン注入時のチャネリングを防ぐため、Ｓｉ基板上にスルー酸化膜を形成することが一般的である。また、Ｓｉ窒化膜８３は、シャロートレンチアイソレーション形成のためのマスクなので、厚さが不均一でイオン注入のチャネリング防止に使用することはできない。したがって、ＣＭＯＳトランジスタを混載するためには、Ｓｉ窒化膜８３をＣＭＯＳトランジスタのイオン注入前に除去しなければならないことになる。これは、Ｓｉ窒化膜８３は、選択的にドライエッチングすることが困難なため、一般的に熱リン酸による全面ウェットエッチングによって除去されるからである。
【００１２】
しかし、Ｓｉ窒化膜８３が除去された状態でドープドポリシリコン７６ａ、７６ｂをエッチングすると、前記した選択比の問題により、ｎ−ｈｉｌｌ層８１までもがエッチングされてしまうおそれがある。ｎ−ｈｉｌｌ層８１がエッチングされた状態を図５１に模式的に示す。
さらに、特許文献１では、ＨＣＢＴの内部ベース層８８形成後、外部ベース層８９を形成している。このようなプロセスでは、外部ベース層８９に注入された不純物が内部ベース層８８のプロファイルに影響を及ぼす可能性があることが問題になる。
【００１３】
また、このプロセスでは（１１０）面のウェハを用いており、ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層はポリシリコンがＴＭＡＨによってエッチングされる際に、（１１１）面からなるスペーサによって保護されている。しかしながら、（１１０）ウェハでは、バルクＣＭＯＳと共有するのは難しいという問題が残る。
このような課題は、特有の構造のラテラル・バイポーラトランジスタ（ＨＣＢＴ）と、ＣＭＯＳプロセスによって形成されるトランジスタとを混載する際の複数の課題の具体例である。本発明は、このような複数の課題の各々に個別に対応可能である半導体装置を提供することを目的とする。
より詳しくは、本発明は、エミッタ、コレクタ間の耐圧をより高めることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
以上の課題を解決するため、本発明の請求項１に記載の半導体装置は、ラテラル・バイポーラトランジスタを有する半導体装置であって、前記ラテラル・バイポーラトランジスタは、第１の導電層を構成する基板と、前記第１の導電層上に配置され、前記第１の導電層から突出し、上面および前記上面と接触する少なくとも一つの側面を備える形状を有する活性領域と、前記活性領域の前記側面を部分的に覆っている素子分離酸化膜と、を備え、前記活性領域は、前記第１の導電層と異なる極性を有する第２の導電層を含み、前記活性領域は、前記上面および前記少なくとも一つの側面の２つの対向する位置で、前記第１の導電層と同じ極性を有する第３の導電層を含み、前記第３の導電層は、前記第２の導電層と同一の極性を有する第４の導電層を含み、前記第４の導電層は、エミッタ電極と接続し、コレクタ電極をさらに備え、前記活性領域は、前記コレクタ電極と電気的に接続し、少なくとも２つのコレクタ電極をさらに備え、前記活性領域は、前記コレクタ電極と電気的に接続し、前記少なくとも２つのコレクタ電極は、該コレクタ電極同士を結ぶ直線と、前記少なくとも一つの側面の２つの対向する位置を結ぶ直線とが直交する位置に配置されることを特徴とする。
【００１５】
また、請求項２に記載の半導体装置は、請求項１において、前記ラテラル・バイポーラトランジスタが電気的に動作状態の時、前記活性領域の全体が空乏状態になるように前記活性領域の不純物濃度および活性領域幅が設定されていることを特徴とする。
【００１６】
また、請求項３に記載の半導体装置は、請求項２において、前記活性領域の前記不純物濃度と前記第３の導電層の不純物濃度との比率が、１：１０から１：１００００であることを特徴とする。
【００１７】
また、請求項４に記載の半導体装置は、請求項１から請求項３において、前記基板に集積されたＣＭＯＳトランジスタをさらに備えることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、空乏領域が活性領域の上面及び活性領域の側面から広がる。この空乏領域は、電圧の印加次第でさらに広がる。反対側からの空乏層と上面は合体し、電界を制限するのに十分に空乏化したコレクタ領域を形成する。このため、エミッタ、コレクタ間の耐圧をより高めることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態１の半導体装置の上面図であって、ラテラル・バイポーラトランジスタとＣＭＯＳトランジスタとが混載された状態を説明するための図である。
【図２】本発明の実施形態１の半導体装置の構成を説明するための断面図である。
【図３】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図４】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図５】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図６】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図７】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図８】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図９】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１０】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１１】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１２】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１３】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１４】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１５】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１６】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１７】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１８】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図１９】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２０】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２１】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２２】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２３】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２４】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２５】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２６】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２７】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２８】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図２９】本発明の実施形態１の半導体装置の製造方法で製造された半導体装置の特性を説明するためのグラフである。
【図３０】本発明の実施形態２の半導体装置の製造方法で使用されるマスクを説明するための図である。
【図３１（１）】本発明の実施形態２のＨＣＢＴのプロセスフロー図である。
【図３１（２）】本発明の実施形態２の、図３１（１）に続くＨＣＢＴのプロセスフロー図である。
【図３１（３）】本発明の実施形態２の、図３１（２）に続くＨＣＢＴのプロセスフロー図である。
【図３２】本発明の実施形態２のダブルポリシリコン型のＨＣＢＴのガンメルプロットをシングルポリシリコン型のＨＣＢＴと比較して示した図である。
【図３３】本発明の実施形態２のダブルポリシリコン型のＨＣＢＴのアウトプット特性を、シングルポリシリコン型のＨＣＢＴと比較して示した図である。
【図３４】本発明の実施形態２のダブルポリシリコン型のＨＣＢＴのカットオフ周波数（ｆT）および最大発振周波数（ｆmax）のコレクタ電流（ＩC）依存性を、シングルポリシリコン型のＨＣＢＴと比較して示した図である。
【図３５】本発明の実施形態２のプロセスの応用例を説明するための図である。
【図３６】本発明の実施形態３の、ダミーゲートポリシリコンを説明するための図である。
【図３７（１）】図３６で説明したダミーゲートポリシリコンのプロセスフローを説明するための図である。
【図３７（２）】図３６で説明したダミーゲートポリシリコンの、図３７（１）に続くプロセスフローを説明するための図である。
【図３７（３）】図３６で説明したダミーゲートポリシリコンの、図３７（２）に続くプロセスフローを説明するための図である。
【図３７（４）】図３６で説明したダミーゲートポリシリコンの、図３７（３）に続くプロセスフローを説明するための図である。
【図３８】本発明の実施形態３の、ダミーゲートポリシリコンの効果について説明するための図である。
【図３９】図３８に示したダミーゲートポリシリコンを用いたプロセスと比較するため、ダミーゲートポリシリコンを用いないプロセスを説明するための図である。
【図４０】本発明の実施形態３のダミーゲートポリシリコンを用いたプロセスで形成されたＨＣＢＴのガンメルプロットを、ダミーゲートポリシリコンを用いないプロセスで形成されたＨＣＢＴと比較して示した図である。
【図４１】本発明の実施形態４のダブルエミッタ構造のＨＣＢＴを、シングルエミッタ構造のＨＣＢＴと比較して示した図である。
【図４２】（ａ）は本発明の実施形態４のダブルエミッタＨＣＢＴ構造の断面図、（ｂ）は（ａ）中に示した平面５２に沿う断面図、（ｃ）は（ｂ）に示した断面における空乏層や電界について説明するための図、（ｄ）は（ｂ）の電位及び電界を示した図である。
【図４３】本発明の実施形態４のＨＣＢＴプロセスで用いられるリソグラフィ・マスクを説明するための図である。
【図４４（１）】本発明の実施形態４のＨＣＢＴのプロセスフローを説明するための図である。
【図４４（２）】本発明の実施形態４の、図４４（１）に続くＨＣＢＴのプロセスフローを説明するための図である。
【図４４（３）】本発明の実施形態４の、図４４（２）に続くＨＣＢＴのプロセスフローを説明するための図である。
【図４４（４）】本発明の実施形態４の、図４４（３）に続くＨＣＢＴのプロセスフローを説明するための図である。
【図４５】本発明の実施形態４のダブルエミッタ構造のＨＣＢＴのガンメルプロットをシングルポリシリコン型エミッタ構造のＨＣＢＴと比較して示した図である。
【図４６】本発明の実施形態４のダブルエミッタ構造のＨＣＢＴの出力特性をシングルポリシリコン型エミッタ構造のＨＣＢＴと比較して示した図である。
【図４７】本発明の実施形態４のダブルエミッタ構造のＨＣＢＴのカットオフ周波数（ｆT）および最大発振周波数（ｆmax）のコレクタ電流（ＩC）依存性を、シングルエミッタ構造のＨＣＢＴと比較して示した図である。
【図４８】本発明の実施形態４のＨＣＢＴとＣＭＯＳトランジスタとを同一基板に集積した図である。
【図４９】本発明の従来技術である特許文献に記載されているＨＣＢＴの断面図である。
【図５０】従来技術の問題点を説明するための図である。
【図５１】従来技術において活性領域がエッチングされた状態を模式的に示した図である。
【発明を実施するための形態】
【００２０】
以下、図を参照して本発明の実施形態１に係る半導体装置の製造方法を説明する。
（実施形態１）
図１は、実施形態１の半導体装置の上面図であって、ラテラル・バイポーラトランジスタとＣＭＯＳトランジスタとが混載された状態を説明するための図である。実施形態１の半導体装置は、Ｓｉ基板上に形成されたシャロートレンチアイソレーションとなる素子分離酸化膜６上にラテラル・バイポーラトランジスタであるＨＣＢＴ１００と、ＣＭＯＳトランジスタ２００とを混載して構成されている。素子分離酸化膜６のうち、ＨＣＢＴ１００が形成されている領域をＨＣＢＴ領域６０、ＣＭＯＳトランジスタ２００が形成される領域をＣＭＯＳ領域７０と記す。
【００２１】
図示するように、ＨＣＢＴ１００は、コレクタ（Collector）、ベース（Base）、エミッタ（Emitter）を有している。コレクタはコレクタ電極３１Ｂを有し、エミッタはエミッタ電極３１Ａを有している。ベースは、活性領域（ｎ−ｈｉｌｌ層）１１上のＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０及びＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層２３を有するが、上面からはＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０だけが見える。コレクタ、ベース、エミッタの各電極には図２に示すコンタクトホール５０を介して配線層５１が形成されている。
【００２２】
一方、ＣＭＯＳトランジスタ２００は、ウェル層１０上にゲート電極１３を形成して構成されている。ウェル層１０及びゲート電極１３には、図２に示すコンタクトホール５０を介して配線層５１が形成されている。
図２は、実施形態１の半導体装置の構成を説明するための断面図であって、図２（ａ）はＨＣＢＴ１００を示し、図２（Ｂ）はＣＭＯＳトランジスタ２００を示している。
【００２３】
ＨＣＢＴ１００は、ｎ−ｈｉｌｌ層１１を囲む素子分離領域である素子分離酸化膜６をエッチングすることによって開口されたオープン領域２１と、オープン領域２１内に形成されたポリシリコン膜であるエミッタ電極３１Ａ、コレクタ電極３１Ｂと、ｎ−ｈｉｌｌ層１１の少なくとも一部を覆う極薄酸化膜２４と、を有している。エミッタ電極３１Ａ、コレクタ電極３１Ｂとなるポリシリコン膜は、ｎ−ｈｉｌｌ層１１を露出させる厚さ（膜厚）を有している。
【００２４】
エミッタ電極３１Ａ、コレクタ電極３１Ｂとなるポリシリコン膜は、ｎ−ｈｉｌｌ層１１上に形成されたポリシリコン膜をエッチングすることによって図示する厚みに設定される。極薄酸化膜２４は、エミッタ電極３１Ａ、コレクタ電極３１Ｂを形成するためのエッチングの際にｎ−ｈｉｌｌ層１１がエッチングされることを防ぐ保護膜である。
実施形態１では、極薄酸化膜２４を、後述するポリシリコンエッチング工程においてｎ−ｈｉｌｌ層１１がエッチングされるのを防止する厚さを有する酸化膜とする。
【００２５】
ＨＣＢＴ１００のｎ−ｈｉｌｌ層１１には、ベース領域となるＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０及びＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層２３と、エミッタ拡散層３５とコレクタ拡散層３６とが設けられている。
エミッタ拡散層３５は、エミッタ電極３１Ａを介して配線層５１（図中Ｅと記す）と電気的に接続されている。また、コレクタ拡散層３６は、コレクタ電極３１Ｂを介して配線層５１（図中Ｃと記す）と電気的に接続されている。Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０及びＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層２３は、配線層５１（図中Ｂと記す）と電気的に接続されている。
【００２６】
ＣＭＯＳ領域７０では、Ｓｉ基板にＰまたはＮのウェル層１０が形成されている。ＣＭＯＳトランジスタ２００は、ウェル層１０上のゲート電極１３下に形成されたゲート酸化膜１２を有している。また、ゲート電極１３の両サイドに設けられたソースまたはドレインとなる不純物層３４を有している。不純物層３４には、ソース電極Ｓまたはドレイン電極Ｄとなる配線層５１と電気的に接続されている。
【００２７】
（製造プロセス）
以下、図３〜２７を用い、実施形態１の半導体装置の製造方法を説明する。図３〜２７において、（ａ）はＨＣＢＴ１００の製造プロセス、（ｂ）はＣＭＯＳトランジスタ２００の製造プロセスを説明している。
実施形態１の製造方法では、Ｐ型のＳｉ基板１上にＣＭＯＳトランジスタ２００とＨＣＢＴ１００とを形成してＢｉＣＭＯＳトランジスタとする。実施形態１では、Ｓｉ基板１を、単結晶のＳｉから作成した比抵抗９〜１２Ω・ｃｍのウェハとする。
【００２８】
次に、実施形態１では、図３（ａ）、（ｂ）に示すように、Ｓｉ基板１上に酸化膜（ＳｉＯ2膜）２が形成される。続いて、酸化膜２上にＳｉ窒化膜（ＳｉＮ膜）３が形成される。酸化膜２は約１０ｎｍ、Ｓｉ窒化膜３は約１４０ｎｍの厚さである。なお、Ｓｉ窒化膜は多くの場合Ｓｉ３Ｎ４の組成を有している。
次に、図４（ａ）、（ｂ）に示すように、ＨＣＢＴ１００及びＣＭＯＳトランジスタ２００の活性領域に、活性領域を覆うレジストパターンＲ１が形成される。酸化膜２とＳｉ窒化膜３とは、レジストパターンＲ１をマスクにしてドライエッチングされ、パターニングされる。エッチングの後、レジストパターンＲ１はアッシング等によって剥離される。
【００２９】
Ｓｉ基板１は、図５（ａ）、（ｂ）に示すように、パターニングされた酸化膜２及びＳｉ窒化膜３をマスクにしてドライエッチングされる。ドライエッチングによってＳｉ基板１上にシャロートレンチ４が形成される。シャロートレンチ４の深さは、約３５０ｎｍである。
シャロートレンチの形成後、図６（ａ）、（ｂ）に示すように、酸化膜５がＣＶＤによって形成される。酸化膜５には、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜（Ｓｉ（ＯＣ２Ｈ５）４と酸素Ｏ２との反応で成膜される酸化膜）が使用される。ＴＥＯＳ膜の厚さは約６００ｎｍである。
【００３０】
酸化膜５は、図７（ａ）、（ｂ）に示したように、ＣＭＰ（Chemical Mechanical Planarization）によって平坦化処理される。平坦化処理によってシャロートレンチ４に酸化膜材料が埋め込まれてシャロートレンチアイソレーション（ＳＴＩ）を構成する素子分離酸化膜６が形成される。
ＣＭＰは、Ｓｉ窒化膜３が全て除去される以前に停止する。このため、ｎ−ｈｉｌｌ層１１は、Ｓｉ窒化膜３によって保護されて削られることがない。ＣＭＰ後のＳｉ窒化膜３の残厚は、約６０ｎｍである。残ったＳｉ窒化膜３は、ＣＭＰ後、完全に除去される。除去は、例えば、１５０℃のリン酸水溶液に約６０分浸液することによって可能である。
【００３１】
Ｓｉ窒化膜３の除去後、Ｓｉ窒化膜３下の酸化膜２が除去される。実施形態１では、フッ酸（ＨＦ）系の溶液によってウェットエッチングすることによって酸化膜２を完全に除去している。ウェットエッチングは、例えば、ＨＦ：Ｈ２Ｏ＝１：９９の希フッ酸液に４〜５分浸液する条件で行われる。
Ｓｉ窒化膜３、酸化膜２の除去後、図８（ａ）、（ｂ）に示すように、ｎ−ｈｉｌｌ層１１上が熱酸化処理されてパッド酸化膜７が形成される。パッド酸化膜７の厚さは、約１５ｎｍである。
【００３２】
次に、図９（ｂ）に示すように、ＣＭＯＳ領域７０に、イオン注入のため活性領域上だけを開口したパターンのレジストＲ２が形成される。このとき、図９（ａ）に示すように、ＨＣＢＴ領域６０の活性領域及び素子分離酸化膜６はレジストパターンＲ２に覆われている。レジストパターンＲ２は、ＣＭＯＳ領域７０のウェル層１０の形成や閾値の調整を目的にした各種イオン注入のマスクになる。このため、レジストパターンＲ２は、イオン注入の目的に応じて複数回付け替えられる場合がある。
【００３３】
イオン注入後、レジストパターンＲ２が剥離される。剥離後、注入されたイオンを拡散させるためにアニールがなされる。アニールは、例えば、９５０℃、１０秒のＲＴＡ（Rapid Thermal Annealing）によってなされる。アニールの結果、図１０（ｂ）のように、ウェル層１０が形成される。
続いて、ＨＣＢＴ領域６０にイオン注入するため、図１１（ａ）に示したように、ＨＣＢＴ領域６０の活性領域だけを開口したレジストパターンＲ３が形成される。このとき、図１１（ｂ）に示したように、ＣＭＯＳ領域７０の活性領域及び素子分離酸化膜６は、レジストパターンＲ３に覆われている。
【００３４】
ＨＣＢＴ領域６０の活性領域には、レジストパターンＲ３をマスクとしてＮ型不純物がイオン注入される。不純物は、Ｎ型不純物であって、例えばリン（Ｐ）が使用される。注入エネルギーは、例えば、以下の３段階に設定して実施すると効果的である。
３．０×１０１２／ｃｍ２，２２０ｋｅＶ
５．０×１０１２／ｃｍ２，２２０ｋｅＶ
３．０×１０１１／ｃｍ２，２２０ｋｅＶ
イオン注入の完了後、図１２（ａ）、（ｂ）に示すように、レジストパターンＲ３が剥離される。イオン注入によって形成されたＮ型不純物領域は、コレクタ拡散層として作用する領域となる。この領域を、ｎ−ｈｉｌｌ層１１と記す。ｎ−ｈｉｌｌ層１１上のパッド酸化膜７は、レジストパターンＲ３の剥離後に例えばフッ酸系の溶液でウェットエッチングすることによって除去される。
【００３５】
パッド酸化膜７の除去後、ｎ−ｈｉｌｌ層１１上には、図１３（ａ）、（ｂ）に示すように、ゲート酸化膜１２が形成される。ゲート酸化膜１２は、例えば、８５０℃、４５秒のウェット酸化によって形成される約２．９ｎｍの酸化膜である。ゲート酸化膜１２上には、ポリシリコン（図示せず）膜が形成される。ポリシリコン膜は、例えばＣＶＤによって厚さ２５ｎｍに形成される。ポリシリコン膜には、導電性を持たせるためにリンやボロン等が注入される。
【００３６】
次に、ＣＭＯＳ領域７０の活性領域上に、ゲート電極の形状に対応したレジストパターン（図示せず）を形成する。そして、レジストパターンをマスクにし、ポリシリコン膜をドライエッチングすることによって図１３（ｂ）に示したゲート電極１３が形成される。
ここで、実施形態１では、ゲート電極１３の端部のゲート酸化膜１２を強化する目的で、フッ酸による微弱なウェットエッチングをする。ウェットエッチングの後、再度熱酸化処理を行い、図１４（ａ）、（ｂ）に示す酸化膜１４を形成する。酸化膜１４の厚さは、約２．５ｎｍである。また、ＨＣＢＴ領域６０をカバーするレジストパターン（図示せず）を形成した後、ＣＭＯＳトランジスタ２００のエクステンションに相当するイオン注入によってｎ-層もしくはＰ−層１５が形成される。注入される不純物は、ＣＭＯＳトランジスタがＮＭＯＳトランジスタである場合には例えばリン、ＰＭＯＳトランジスタの場合は例えばボロンである。
【００３７】
次に、図１５（ａ）に示すように、ＨＣＢＴ領域６０の酸化膜１４上に、領域の一部をカバーするレジストパターンＲ４が形成される。レジストパターンＲ４をマスクにしてＰ型不純物をイオン注入することにより、ＨＣＢＴ１００のｎ−ｈｉｌｌ層１１にＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０が形成される。なお、この間、ＣＭＯＳ領域７０上は全てレジストパターンＲ４によって覆われている。
【００３８】
このような実施形態１によれば、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０の形成時にｎ−ｈｉｌｌ層１１の側壁部分は露出していないため、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０の形成が、後述するＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層２３に対して影響を及ぼすことを防止することができる。
Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０を形成するために注入されるＰ型不純物は、例えばＢＦ２＋であり、注入エネルギーは１５ｋｅＶ、注入量は１．５×１０１５／ｃｍ２としてもよい。注入された不純物は、レジストパターンＲ４のアッシングによる剥離後、ＲＴＡをして活性化しておくことが望ましい。
【００３９】
レジストパターンＲ４の剥離後、図１６（ａ）に示すように、素子分離酸化膜６上には、レジストパターンＲ５が形成される。レジストパターンＲ５はＨＣＢＴ領域６０のｎ−ｈｉｌｌ１１を挟むように形成されている。レジストパターンＲ５をマスクにして素子分離酸化膜６をウェットエッチングすることにより、オープン領域２１が形成される。ウェットエッチングによって膜減りした後の素子分離酸化膜６の部分６Ａの厚さは、約１００ｎｍである。
【００４０】
図１５に示した酸化膜１４は、ウェットエッチング時に除去される。ウェットエッチングの完了後、レジストパターンＲ５は例えばアッシングによって剥離される。
次に、図１７（ａ）、（ｂ）に示すように、ＨＣＢＴ領域６０及びＣＭＯＳ領域７０には、酸化膜２２が形成される。酸化膜２２は、例えばＣＶＤにより形成されるＴＥＯＳ膜である。酸化膜２２の厚さは、約１０ｎｍである。
【００４１】
次に、図１８（ａ）、（ｂ）に示すように、レジストパターンＲ６がＨＣＢＴ領域６０、ＣＭＯＳ領域７０上に形成される。レジストパターンＲ６は、図１５に示したレジストパターンＲ４と同じパターンである。レジストパターンＲ６をマスクにして、ＨＣＢＴ領域６０の活性領域にＰ型不純物がイオン注入される。イオン注入により、ｎ−ｈｉｌｌ層１１の側壁部分にＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層２３が形成される。イオン注入されるＰ型不純物は例えばＢＦ２＋であり、例えば注入量７．０×１０１３／ｃｍ２の不純物を注入エネルギー３５ｋｅＶで斜めから注入することが望ましい。レジストパターンＲ６は、イオン注入後にアッシング等によって剥離される。
【００４２】
レジストパターンＲ６の剥離後、図１９（ａ）、（ｂ）に示すように、ＨＣＢＴ領域６０及びＣＭＯＳ領域７０に極薄酸化膜２４が形成される。極薄酸化膜２４の形成は、例えば、７００℃の窒素雰囲気下において６０秒のＲＴＡをすることによって可能である。極薄酸化膜２４の厚さは、約６〜８オングストロームである。極薄酸化膜２４は、当然のことながらＣＭＯＳ領域７０においてシリコンを含む部材が露出している部分にも形成される。
【００４３】
図２０（ａ）、（ｂ）に示すように、極薄酸化膜２４上には、ＣＶＤによってポリシリコン膜３０が形成される。ポリシリコン膜３０の材料には、ｉｎ−ｓｉｔｕドープドポリシリコンが使用される。ｉｎ−ｓｉｔｕドープドポリシリコンとは、デポジション中に例えばリン等の高濃度のＮ型不純物を導入することができる部材をいう。
実施形態１のポリシリコン膜３０は不純物濃度が約１．０×１０２０／ｃｍ３であり、厚さは約７００ｎｍである。ポリシリコン膜３０の厚さは、オープン領域２１を完全に埋め込んだ上に、ポリシリコン膜３０の表面を平坦にするために必要な厚さである。
【００４４】
ポリシリコン膜３０は、次の工程において、エッチバックされる。エッチバック完了後のＨＣＢＴ領域６０、ＣＭＯＳ領域７０は、図２１（ａ）、（ｂ）に示すようになる。エッチバックは、ＴＭＡＨ水溶液によって行われる。ＴＭＡＨ水溶液は、ポリシリコン膜と酸化膜のエッチングの選択性が極めて高いエッチャントである。このため、エッチバックの間、ＨＣＢＴ１００のｎ−ｈｉｌｌ層１１とＣＭＯＳ領域７０のＣＭＯＳトランジスタ２００は保護膜としての極薄酸化膜２４によってエッチングダメージから保護される。
【００４５】
このような実施形態１は、ｎ−ｈｉｌｌ層１１及びＣＭＯＳ領域７０をエッチバック工程におけるダメージから保護することができるため、図５１に示したような活性領域が削り取られる現象を防ぐことができる。
また、ポリシリコン膜３０のＴＭＡＨ水溶液によるエッチバックは、等方的に進行する。このため、エッチバック工程では、ＴＭＡＨ水溶液によるエッチング後のポリシリコン膜３０（ポリシリコン膜３１）の表面を略平坦にすることが期待できる。
【００４６】
次に、図２２（ａ）、（ｂ）に示すように、エッチバック後のＨＣＢＴ領域６０及びＣＭＯＳ領域７０上にＣＶＤによってＴＥＯＳ膜である酸化膜３２が形成される。酸化膜３２の厚さは、約１００ｎｍである。形成された酸化膜３２は、ドライエッチングによってエッチバックされる。図２３（ａ）に示すように、エッチバックによってＨＣＢＴ領域６０のｎ−ｈｉｌｌ層１１にスペーサ３２Ａが形成される。また、図２３（ｂ）に示すように、ＣＭＯＳ領域７０では、ゲート電極１３のスペーサ３２Ｂが形成される。スペーサ３２Ａにより、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０とエミッタ電極３１Ａが、後のシリサイド形成工程によって電気的に短絡するのを防ぐことができる。
【００４７】
酸化膜３２がエッチバックされる際、ｎ−ｈｉｌｌ層１１上面の極薄酸化膜２４は除去されて完成後のＨＣＢＴ１００において確認することはできない。しかし、ｎ−ｈｉｌｌ層１１周面の極薄酸化膜２４は、図２（ａ）に示したようにＨＣＢＴ１００においても残っている。
次に、ＨＣＢＴ領域６０及びＣＭＯＳ領域７０上にＣＶＤによってＴＥＯＳ膜である酸化膜３３が形成され、その後、レジストパターンＲ７が形成される。酸化膜３２の厚さは、約１０ｎｍである。レジストパターンＲ７は、図２４（ａ）に示すように、ＨＣＢＴ領域６０を覆っていて、図２４（ｂ）のようにＣＭＯＳトランジスタ２００の活性領域を開口している。ＣＭＯＳ領域７０には、レジストパターンＲ７をマスクとして、不純物層３４を形成するためのイオン注入がされる。不純物層３４は、ＣＭＯＳトランジスタ２００がＮＭＯＳトランジスタである場合にはＮ＋層であり、ＰＭＯＳトランジスタである場合にはＰ＋層である。レジストパターンＲ７は、アッシング等によって剥離される。
【００４８】
イオン注入後、不純物層３４を活性化するため、ＨＣＢＴ領域６０及びＣＭＯＳ領域７０は微量酸素を含んだ窒素雰囲気下でＲＴＡされる。ＲＴＡの条件は、例えば９５０℃で１０秒である。ＲＴＡにより、図２５（ａ）に示すように、エミッタ電極３１Ａおよびコレクタ電極３１ＢからＮ型不純物であるリンが固相拡散する。固相拡散により、ｎ−ｈｉｌ１層１１の側壁部分にそれぞれエミッタ拡散層３５とコレクタ拡散層３６が同時に形成される。エミッタ拡散層３５はエミッタ電極として機能する。
【００４９】
次に、図２６（ａ）、（ｂ）に示すように、ＨＣＢＴ領域６０及びＣＭＯＳ領域７０上に、ＣＶＤによってＴＥＯＳ膜である酸化膜４０が形成される。酸化膜４０の厚さは、約３０ｎｍである。
次に、実施形態１では、図２７（ａ）に示すように、ｎ−ｈｉｌｌ層１１上の一部をカバーするレジストパターンＲ８が形成される。レジストパターンＲ８をマスクとして、酸化膜４０がわずかにドライエッチングされる。酸化膜４０のエッチングにより、シリサイドによるＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０とｎ−ｈｉｌｌ層１１の短絡を防ぐことができる。
【００５０】
また、酸化膜４０のエッチングにより、図２７（ａ）、（ｂ）のように、エミッタ・ベース間を分離するスペーサ３２ＡとＣＭＯＳトランジスタ２００のスペーサ３２Ｂの脇にスペーサ４０Ａが形成される。しかし、スペーサ４０Ａの幅はわずかであるため、ＨＣＢＴ１００及びＣＭＯＳトランジスタ２００の特性に影響することはない。
さらに、実施形態１では、Ｓｉ基板１の全面に金属膜として例えばコバルト（Ｃｏ）膜をスパッタリングによって形成する。Ｃｏ膜が形成されたＳｉ基板１は熱処理され、Ｃｏ層と直接接触するシリコン層またはポリシリコン層上にコバルトシリサイド（ＣｏＳｉ）膜が形成される。
【００５１】
すなわち、図２８（ａ）のように、サリサイドプロセスによって、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０上にコバルトシリサイド４１が自己整合的に形成される。コバルトシリサイド４１は、エミッタ電極３１Ａ、コレクタ電極３１Ｂのうちのスペーサ３２Ａ及びスペーサ４０Ａから露出している部分にも形成される。
また、このサリサイドプロセスでは、図２８（ｂ）に示したように、ＣＭＯＳトランジスタ２００の不純物層３４と、ゲート電極１３上にもコバルトシリサイド４１が形成される。
【００５２】
次に、Ｓｉ基板１上の全面に層間絶縁膜として、Ｓｉ窒化膜、ＰＳＧ膜、プラズマＴＥＯＳ膜等が積層される。積層された層間絶縁膜には、必要に応じてＣＭＰによる平坦化処理が施される。続いて、フォトリソグラフィー技術およびエッチング技術を用いてコバルトシリサイド４１上の層間絶縁膜が除去されて、コンタクトホール５０が形成される。図２に示したコンタクトホール５０の形成後、Ｓｉ基板１の全面に、例えばアルミニウム合金膜がスパッタリングで形成される。
【００５３】
アルミニウム合金上に配線パターンのマスクを形成し、エッチングすることによって図２に示した配線層５１が形成される。その後、Ｓｉ基板１にシンター処理が施されて半導体装置が完成する。
以上説明した工程において、図５〜図８が実施形態１の素子分離領域を形成する工程に相当する。また、図１１（ａ）、図１２（ａ）が、ＨＣＢＴ１００の活性領域を形成する工程を説明し、図１４（ｂ）がＣＭＯＳトランジスタ２００のゲートをマスクにして少なくとも１回不純物を注入する工程を表している。
【００５４】
図１５（ａ）はＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層を形成する工程を示し、図１６（ａ）はｎ−ｈｉｌｌ層１１を囲む素子分離酸化膜６の所定の部分を除去してｎ−ｈｉｌｌ層１１の周囲にオープン領域２１を形成する工程を示している。図１８（ａ）は、オープン領域２１の形成によって露出した前記活性領域の側面であって、かつＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層２０と一部が重なる領域にイオン注入してＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層２３を形成する工程を示している。
【００５５】
さらに、図１９（ａ）は、ｎ−ｈｉｌｌ層１１の表面に、ｎ−ｈｉｌｌ層１１を後の工程のエッチング時に保護する極薄酸化膜２４を形成する工程を説明している。図２０（ａ）、（ｂ）は、不純物を含んだポリシリコン膜を形成する工程を示していて、図２１（ａ）がポリシリコンエッチング工程を示している。図２５（ａ）は、エミッタ拡散層領域、コレクタ拡散層領域を形成する工程を示している。
【００５６】
以上説明したように、本発明の実施形態１は、ＣＭＯＳトランジスタの製造工程の熱による影響をバイポーラトランジスタに与えることがなく、エミッタ電極やコレクタ電極を形成する際に活性領域をエッチングによって損なうことがなく、しかも活性領域のベース層を形成するＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層との不純物プロファイルが互いに影響を及ぼさない半導体装置及び半導体装置の製造方法を提供することができる。
【００５７】
つまり、実施形態１では、ＨＣＢＴとＣＭＯＳトランジスタとを混載した半導体装置が実現できる。また、半導体製造装置のうち、ＨＣＢＴのベースの形成工程に先立ってＣＭＯＳトランジスタのイオン注入が少なくとも１回行われるため、ＣＭＯＳトランジスタにおけるイオン注入後の熱処理によってＨＣＢＴの特性が影響を受けることを緩和することができる。
【００５８】
さらに、ＴＭＡＨ水溶液によるポリシリコン膜のエッチバック工程に先立って、ＨＣＢＴのｎ−ｈｉｌｌ層及びＣＭＯＳ領域上に極薄酸化膜を形成しておくことができる。このため、ｎ−ｈｉｌｌ層１１及びＣＭＯＳ領域をエッチバック工程におけるダメージから保護することができるため、図５１に示したように、ｎ−ｈｉｌｌ層が削り取られるという不都合が生じない。
【００５９】
また、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層の形成に先立って、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層を形成しておくことができる。Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層の形成時にｎ−ｈｉｌｌ層１１の側壁部分は露出していないため、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層形成のためのイオン注入がＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層に影響を及ぼすことを完全に防止することができる。
【００６０】
（実験例）
本発明の発明者は、以上説明した実施形態１の半導体装置の製造方法で半導体装置を製造した。図２９は、製造された半導体装置の特性を説明するための図であって、ＨＣＢＴ１００の特性を示している。図２９（ａ）は、コレクタ・エミッタ間の電圧Ｖｃｅとコレクタ電極に流れるコレクタ電流Ｉｃとの関係を示すＶｃ−Ｉｃ特性を示すグラフである。図２９（ｂ）は、カットオフ周波数ｆT、最大発振周波数ｆmaxとコレクタ電流Ｉｃとの関係を示すｆT／ｆmax−Ｉｃ特性を示すグラフである。なお、図２９（ａ）に示したＶｃ−Ｉｃ特性は、ベース、エミッタ間の電圧Ｖｂｅを固定して測定したものである。
測定の結果、実施形態１のＨＣＢＴは、耐圧４．７Ｖ、カットオフ周波数４０ＧＨｚ、最大発振周波数５０ＧＨｚを得ることができることがわかった。
【００６１】
（実施形態２）
次に、本発明の実施形態２について説明する。実施形態２は、ＨＣＢＴコレクタコンタクト領域の形成方法について実施形態１と相違する。つまり、実施形態１がポリシリコンからの固相拡散によって活性領域がコレクタ拡散層を形成しているのに対し、実施形態２では、活性領域の上部にポリシリコンを介することなくコレクタ拡散層が直接形成されている。このような実施形態２の構成を、エミッタ拡散層にのみポリシリコンが用いられることから、シングルポリシリコン型のＨＣＢＴとも記すものとする。
【００６２】
シングルポリシリコン型のＨＣＢＴに使われる標準的なマスクセットを図３０（ａ）に示す。図３０（ａ）に示すとおり、ＣＭＯＳへのＨＣＢＴの混載は、標準的には３枚の追加マスクで可能である。ただし、より少ない枚数での集積化も可能ではある。図３０（ｂ）は既にＣＭＯＳプロセスに存在し、ＨＣＢＴに使われるマスクを示す。
ＨＣＢＴはＣＭＯＳと同様に、通常、Ｐ型のＳｉ基板上に形成される。プロセスの最初はシャロートレンチアイソレーション（ＳＴＩ）を形成する標準的なＣＭＯＳプロセスである。将来コレクタコンタクト領域に使用されるＨＣＢＴの活性領域は、ＳＴＩに囲まれた柱状のｎ−ｈｉｌｌ層として形成され、ＣＭＯＳと兼用するアクティブマスク３０１によって決定される。その後、ｐＭＯＳにはｎ型ｗｅｌｌ、ｎＭＯＳにはｐ型ｗｅｌｌを形成するために必要なｗｅｌｌイオン注入などを実施する。これら両者はともにＣＭＯＳ技術に必要なものである。
【００６３】
他のタイプのデバイス（例えば抵抗、キャパシタ、インダクタなど）ばかりでなく、異なるタイプのトランジスタ（例えば高速度、高耐圧、高電流などに最適化されたもの）を同一基板上に形成するためには、異なるドーピング濃度が必要である。また、所望のデバイス特性を得るために、異なるドーピングプロファイルや勾配が必要な場合もある。これらは通常イオン注入によって実施される。
【００６４】
ＣＭＯＳ技術とターゲットとするＨＣＢＴの特性の組み合わせによっては、ＣＭＯＳに使われているイオン注入工程の一つあるいはそれら複数の組み合わせを、ＨＣＢＴのコレクタ形成イオン注入として使うことが可能である。ＮＰＮ型トランジスタに関しては、ｎ−ｈｉｌｌ層を形成するために、適度のｎ型ドーピングが必要である。
この場合、ｎ−ｗｅｌｌイオン注入で用いるＣＭＯＳマスクを、ＨＣＢＴのｎ−ｈｉｌｌ層３１２へのドーピングに使うことができる。より一般的には、図３１（ａ）に示すように、図３０（ａ）に示した追加マスク３０２を使用することで、ＣＭＯＳとは分けてｎ−ｈｉｌ層３１２を形成する。これがＨＣＢＴを形成するために必要な１番目の追加マスクである。
【００６５】
ｎ−ｈｉｌｌ層３１２へのイオン注入はＨＣＢＴの特性に最適化したｎ−ｈｉｌｌ層３１２のドーピングプロファイルを得るために調整すべきである。数段階のイオン注入で実現でき、イオン注入は、例えば、リンを２００ｋｅＶで３×１０１２ｃｍ−２と、１００ｋｅＶで５×１０１２ｃｍ−２といった条件によって行われる。
この条件では、ｎ−ｈｉｌｌ層３１２の上部に比較的濃度の高いピークを作り、ベース拡がり効果を抑制することができる。つまり、高周波特性を最適化でき、さらにより均一な電界分布を得ることで高い耐圧を実現できる。ＣＭＯＳプロセスのｗｅｌｌ形成イオン注入後、フォトレジストを除去し、イオン注入でダメージを受けたシリコン結晶を回復させて、注入された不純物を電気的に活性化するために、高温でのアニールを実施する。ＨＣＢＴのｎ−ｈｉｌｌ層へのイオン注入は、ＣＭＯＳのｗｅｌｌイオン注入の直前あるいは直後に実施される。これは、ＣＭＯＳプロセスのアニール工程を、ＨＣＢＴの結晶回復やドーパントの活性化にも使うためである。
【００６６】
ｗｅｌｌ形成イオン注入終了後、ＣＭＯＳプロセスでは通常、ゲートスタックが形成される。ゲート酸化の間、ＨＣＢＴのためのｎ−ｈｉｌｌ層も酸化される。ＣＭＯＳプロセスでのポリシリコンゲートエッチングの間、ＨＣＢＴの領域は露出され、ｎ−ｈｉｌｌ層上のポリシリコンは除去される。ポリシリコンエッチングの後、ＭＯＳトランジスタのゲートは軽く酸化され、エッチングされたポリシリコンゲート領域は極薄酸化膜によって包まれる。次に、再び異なるＭＯＳトランジスタは異なるマスクによって選択され、ソース／ドレインエクステンションのイオン注入が実施される。ＣＭＯＳプロセスのこの時点において、図３０（ａ）に示したＨＣＢＴに必要な２番目の追加マスク３０３が適用される。
【００６７】
このイオン注入は、図３１（ｂ）に示すように、フォトレジスト３１７によってチップのＣＭＯＳ部分を保護しながら、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入３１５ａを実施し、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６を形成する。Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入３１５ａの条件の例としては、ＢＦ２を１８ｋｅＶのエネルギーで１０１５ｃｍ−２オーダーのドーズ量が挙げられる。ＣＭＯＳプロセスにおいては、ソース／ドレインエクステンションのイオン注入の後、高温にてアニール処理がされる。同じ工程が、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６のイオン注入のアニール処理にも使われ、シリコン単結晶の回復とイオン種の活性化が行われる。
【００６８】
もし、ＣＭＯＳプロセスにアニール処理が無い場合、あるいはアニールの条件がＨＣＢＴには適切ではない場合、ソース／ドレインエクステンションのイオン注入の前にＥｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入３１５ａをして、追加のアニール処理を加えることも可能である。アニール温度と時間は、通常、ゲート酸化の条件よりも小さいか、あるいは同等レベルなので、アニール処理が追加となった場合のＣＭＯＳへの影響はそれほど深刻なものではない。また、熱処理に最も敏感であるＣＭＯＳのソース／ドレイン領域は、まだこの時点では形成されていない。
【００６９】
ＣＭＯＳのソース／ドレインエクステンションアニール工程の後、ＨＣＢＴのために必要な３番目の追加マスク３０４が使われる。これは、フォトレジスト３１８によってＣＭＯＳの全てを保護し、ＨＣＢＴのエミッタウィンドウ３１９を露出させる工程である。図３１（ｃ）に示すように、素子分離酸化膜３２０はこのマスクを用いて一定時間エッチングされる。ウェットエッチあるいはドライエッチの両者が適用できる。エッチングはトランジスタのＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層部分を決めるように設定され、ｎ−ｈｉｌｌ層３１２の側面３２１が露出される。素子分離酸化膜エッチングの後、薄いスクリーニング酸化膜３２２が形成される。この膜は、注入イオン種に対するダメージの軽減とシリコン表面の保護という目的を持ち、これはイオン注入では一般的な方法である。
【００７０】
次に、図３１（ｄ）に示すように、再び図３０（ａ）に示した第２の追加マスク３０３を用い、ある角度にてＩｎｔｒｉｎｓｉｃ Ｂａｓｅイオン注入３２６を実施する。これにより、ｎ−ｈｉｌｌ層の側面にｐ型のＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７が形成される。Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅイオン注入３２６としては、例えば、ＢＦ２を３０度の角度で３０ｋｅＶ、５×１０１４ｃｍ−２の条件により実施される。最適なドーピングプロファイルを得るために、ｉｎｔｒｉｎｓｉｃ Ｂａｓｅイオン注入を数工程にて実施することもできる。
【００７１】
素子分離酸化膜のエッチングで使用されるＨＣＢＴの追加マスク３０４は、図３０（ａ）に示すように、アクティブマスク３０１に対してある角度を持っている。これは、ｎ−ｈｉｌｌ層３１２との境界部分で素子分離酸化膜を非常に薄くするためである。このように膜厚に差をつけた酸化膜は、ベースの不純物をエミッタウィンドウの縁の部分で徐々にブロックする効果をもつ。
したがって、このようにすると、ベースイオン注入は部分的に酸化膜を貫通することになる。つまり、この方法により、エミッタ周囲ではベースの不純物濃度が増すことになり、最終的にはコレクタ・エミッタのパンチスルーを防ぐことができる。
【００７２】
Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入を、素子分離酸化膜エッチングの前に実施する代わりに、このタイミングで行うことも可能である。この場合、ベースイオン注入のための追加マスク３０３は１回だけ使用すればよいので、プロセス工程数を減らすことができる。図３１（ｅ）に示すとおり、この場合のＥｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入は、不純物がｎ−ｈｉｌｌ層３１２の側面部分に余分に注入されるのを防ぐために、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層とは反対のウェハ回転角度３１５ｂにて実施するのが良い。
【００７３】
一方で、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入をウェハに垂直な方向３１５ｃや、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層と同じ注入角度あるいは異なる注入角度３１５ｄにて実施し、意図的にＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７の濃度を高めることも可能である。注入角度と回転角度を変えることで、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６の不純物プロファイルを最適化できる。また、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６は同じアニール工程に晒される。Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６はＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７のボロンの拡散を強め、結果としてベース幅を広げてしまう可能性がある。
【００７４】
これは、一般的に電流利得や高周波特性にとって望ましいことではない。また、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６の素子分離酸化膜３２０中でのイオン散乱により、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７の、特に底部での濃度が過度になってしまう可能性がある。これらのイオン注入のパラメータを決める上では、この効果を考慮に入れる必要がある。すなわち、ベースの底部での過剰ドープを最小にするためには、イオン注入３１５ｂの角度が望ましい。
【００７５】
Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６のイオン注入終了後、フォトレジスト３２５を除去し、薄いスクリーニング酸化膜３２２をエッチングする。薄いスクリーニング酸化膜３２２はＣＭＯＳの上にも形成されているので、このエッチングは、ＣＭＯＳのポリシリコンゲートに成長している熱酸化膜が除去されないように、時間管理されるべきである。このため、薄いスクリーニング酸化膜３２２のエッチング時間は、ちょうどｎ−ｈｉｌｌ層の側面上の酸化膜が除去されるだけに合わせ込む。
【００７６】
ｎ−ｈｉｌｌ層３１２の側面の酸化膜は、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７、場合によってはＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６のイオン注入を受けているため、ＣＭＯＳゲート上のイオン注入を受けていない酸化膜に比べてエッチング速度が速くなる。これは、ｎ−ｈｉｌｌ層３１２のコレクタ側の側面の薄いスクリーニング酸化膜をも除去する必要のある従来のＨＣＢＴに比べて、エッチング時間に関するマージンを増加させるという効果を持つ。
【００７７】
薄いスクリーニング酸化膜３２２はデポジションで形成されており、そのエッチング速度はＣＭＯＳゲート上にある熱酸化膜よりも速い。このため、薄いスクリーニング酸化膜３２２をエッチングした後にも、ＣＭＯＳゲート上には問題なく熱酸化膜を残すことができる。
薄いスクリーニング酸化膜３２２の除去が終了すると、ｎ−ｈｉｌｌ層３１２の側面ではシリコン表面が露出される。この表面は、シリコンの終端層形成のためにアニール処理が施される。表面の処理は、例えば、窒素雰囲気下において８００度、２０秒のラピッドサーマルアニーリング（ＲＴＡ）で実施される。この処理を施した表面により、その後のポリシリコン堆積時にそれがエピタキシャル成長することを避けることができる。また、ポリシリコンのエッチング時にはｎ−ｈｉｌｌ層３１２の保護層としての役割を持つことができる。
【００７８】
表面の処理によって形成される極薄酸化膜３２８は、露出したシリコン表面にもチャンバー内の残存酸素によって成長させることができるし、あるいは他のシリコン表面終端処理によっても形成可能である。その酸化膜の化学的な組成に関わらず、この膜はＨＣＢＴプロセスに不可欠なポリシリコンエッチングのストッピング膜として作用する。ただし、極薄酸化膜３２８は、抵抗の増加なくして電流が流れるのに十分なだけの薄さでなくてはならない。
このアニール処理により、イオン注入されたベースのドーパントが拡散し、プロファイルの再分布が起こる。
【００７９】
次に図３１（ｆ）に示すように、ポリシリコン膜３２９が堆積される。ポリシリコン膜３２９はトランジスタのエミッタとして作用するので、高濃度にドープする必要がある。ポリシリコン膜３２９の高濃度のドーピングは、ｉｎ−ｓｉｔｕプロセス、すなわち堆積中にドープすることで実現できる。ｉｎ−ｓｉｔｕドーピングは最も簡便な方法ではあるが、イオン注入や拡散といった他の方法でもドープできる。
【００８０】
この場合、ｉｎ−ｓｉｔｕドーピングは均一性の点からより好ましく、引き続いてのアニール処理によりエミッタからベースへの不純物拡散を均一に行うことができる。さらに、ｉｎ−ｓｉｔｕドーピングの方法を調整して、プロセスフローを最適化することができる。つまり、アンドープあるいは低濃度ドープのポリシリコンを用いることで浅いエミッタ−ベース接合を作る、あるいは堆積速度を増すために上部をアンドープポリシリコンにする、といったことができる。
【００８１】
ポリシリコン膜３２９の膜厚は、エッチバック後の残ポリシリコン膜の形状と相関を持つ。残ポリシリコン膜は平坦である必要があるので、堆積後のポリシリコン表面３２９は、できる限り平坦であるべきである。ポリシリコン膜３２９の堆積はコンフォーマルなプロセスなので、膜はエミッタウィンドウ３１９を埋めてしまう。ポリシリコン膜３２９が厚ければ厚いほど、より平坦な表面が得られる。
【００８２】
図３１（ｆ）にポリシリコン膜３２９堆積中の表面形状の等高線３３０を示す。ポリシリコンを厚く積むことで表面の窪み３３１を小さくすることができる。おそらく、この方法が平坦化のもっとも簡便な方法であるが、半導体プロセスでよく知られている他の方法も適用できる。例えば、ＣＭＰや、窪み３３１を他の層で埋め込んでエッチバックするような方法である。しかし、ポリシリコン膜を厚く積むことは工程処理時間が長時間となって現実的ではない。また、ＣＭＰも工程数の増加や研磨終了を制御するストッピング膜が必要となる。
ＣＭＰの場合、そのストッピング膜を、ＣＭＯＳゲートの上、あるいはプロセスのこの時点で作り込まれている他の構造物（キャパシタなど）の上に形成する必要がある。バイポーラのみのプロセスの場合、あるいはほかのＢｉＣＭＯＳ集積化手法においては、ＳＴＩ酸化膜の表面をＣＭＰストッピング膜として活用する。
【００８３】
ポリシリコン堆積の後、ポリシリコンはエッチバックされ、図３１（ｇ）に示すようなエミッタポリシリコン領域３３２が得られる。Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６とＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７の領域は既に形成されており、ｎ−ｈｉｌｌ層３１２と同様にポリシリコンエッチバックの間に保護されていなくてはならない。この要求を満たすために、酸化膜に対する高い選択性を利点とするＴＭＡＨエッチングがポリシリコンエッチングに使われる。ポリシリコン膜３２９の堆積前の処理によってｎ−ｈｉｌｌ層３１２表面に成長した極薄酸化膜３２８は、テトラメチルアンモニウム水酸化物水溶液（ＴＭＡＨ）エッチングを止めるのに十分であり、ｎ−ｈｉｌｌ層３１２を完全に保護することができる。
【００８４】
この目的のためには、その他の結晶依存性のあるエッチャント（例えばＫＯＨ，ＥＤＰなど）も使うことができる。概して、他のウェットエッチングやドライエッチングなどのポリシリコンエッチングも使うことはできる。しかしながら、ＴＭＡＨは酸化膜に対するポリシリコンの高い選択性や、ＣＭＯＳプロセスへの適合性といった要求を満たすことができ、このプロセスに完全にふさわしい手法である。
【００８５】
ポリシリコンの膜厚３３３はエミッタの高さを決めており、トランジスタの電気的特性、例えばコレクタ電流やベース抵抗、ベース・エミッタ容量といったものに影響するため、ポリシリコンエッチングは時間制御する必要がある。ＴＭＡＨによるポリシリコンエッチング速度はＴＭＡＨ水溶液の温度と濃度によって調節できる。
図３１（ｆ）と（ｇ）に示すように、堆積とエッチバックだけではポリシリコンの表面は完全に平坦ではなく、堆積後に生成される窪み３３１が、最終的にはエミッタポリシリコン領域３３２上に窪み３３４として転写されてしまう。このとき、エミッタポリシリコン領域３３２に穴が生じてしまわないように気をつける必要がある。すなわち、エッチングされた素子分離酸化膜３２０上にエミッタポリシリコン領域３３２が残っていて、エミッタポリシリコン領域３３２の最も薄い部分３３４においてもコンタクトが確保できなくてはならない。
【００８６】
ＴＭＡＨのエッチング速度は被エッチング層の結晶面方位に依存する。ポリシリコンは異なる面方位の結晶粒から成るので、ＴＭＡＨエッチバック後のポリシリコン表面は凹凸が激しい。ポリシリコン表面の凹凸を最小にするには、より小さな結晶粒のポリシリコンが望ましく、よりアモルファスに近い膜を使うのがよい。これには、ポリシリコンの堆積条件を調整すればよく、例えば、より低温で処理する方法などが挙げられる。
基本的に、ポリシリコンのエッチバックが終わってしまえば、これ以上ＨＣＢＴのために追加する工程はない。ＣＭＯＳプロセスを使えばＨＣＢＴは完成する。それゆえ、ＨＣＢＴに影響を及ぼすＣＭＯＳ形成工程についてのみ以下に記述する。
【００８７】
通常は、次のＣＭＯＳプロセス工程はゲート・スペーサの形成である。ＴＥＯＳなどの酸化膜を堆積し、異方性エッチングによってエッチバックする。スペーサ３３５はＣＭＯＳゲート脇にスペーサとして残る。この工程の性質により、同様のスペーサ３３５が、図３１（ｈ）に示すようにポリシリコンの上にｎ−ｈｉｌｌ層３１２のスペーサとして形成される。その後、ＣＭＯＳのソース／ドレインイオン注入３３６が施される。ｎＭＯＳのｎ＋ソース／ドレイン領域のイオン注入３３６は、図３１（ｉ）のようにＨＣＢＴのコレクタコンタクト領域３３７にも行われる。
【００８８】
マスク３０５を用いて決定されるフォトレジスト３３８の端の位置は、コレクタｎ＋領域３３７とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６との間の距離を決め、これは、コレクタ・ベースやコレクタ・エミッタ間の耐圧といったトランジスタ特性に影響する。コレクタｎ＋領域のもう一方の端は、ｎ−ｈｉｌｌ層３１２の側面によって決まる。
ＣＭＯＳのソース／ドレインイオン注入の活性化のためのアニールは、ＨＣＢＴ領域のイオン注入領域の活性化にも使われる。さらにこのアニールは、高濃度にドーピングされたエミッタポリシリコン領域３３２からｎ−ｈｉｌｌ層３１２の側面への不純物の拡散領域３３９、通常ドライブイン拡散と呼ばれる目的のためにも使われる（図３１（ｊ）参照）。
【００８９】
トランジスタのＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７のドーピングプロファイルは、この工程によって決まる。アニール後のベース・エミッタｐｎ接合の深さは、エミッタポリシリコン領域３３２の不純物濃度を変えることでも、あるいはポリシリコンの粒径を変えることでも調整できる。これらは、ポリシリコン堆積の条件によって決められる。
次のＣＭＯＳプロセス工程は、シリサイドの形成である。まず、シリサイド保護膜として酸化膜３４０を堆積する。マスク３０６を用いることで、いくつかのＣＭＯＳは開口するし、いくつかのデバイスまたはその領域は、フォトレジスト３４１によって保護される。ＨＣＢＴにおいては、コレクタとＥｘｔｒ極薄酸化膜３２８を示したマスクの一部分３０６ａによって保護され、その他の部分が開口する。この様子を図３１（ｊ）に示す。残された酸化膜３４０は、コレクタｎ＋領域３３７とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６が電気的にショートすることを防ぐ。
【００９０】
シリサイド３４２は、図３１（ｋ）に示すように形成されるが、この工程は半導体プロセスでよく知られた標準的な方法で実施される。
プロセスのバックエンドとしては、通常の方法にて、酸化膜３４３を積層し、コンタクトホール３４４を開口し、低抵抗の膜で埋め込み、配線層を形成する。最終的なシングルポリシリコン型のＨＣＢＴを、コンタクト領域とともに図３１（ｌ）に示す。
【００９１】
なお、実施形態２では、図３１中に示す符号の視認性を考えて図３１（ｆ）、（ｇ）にのみ極薄酸化膜３２８を図示している。しかし、極薄酸化膜３２８は、図３１（ｆ）の工程以降、図３１（ｌ）に示した工程まで図３１（ｆ）、（ｇ）に示した状態のままｎ−ｈｉｌｌ層３１２の上面及び側面に残っている。
ポリシリコンコレクタかつポリシリコンエミッタ（ダブルポリシリコン型）のＨＣＢＴと、ポリシリコンエミッタかつイオン注入コレクタ（シングルポリシリコン型）のＨＣＢＴとのベース・エミッタ電圧（ＶＢＥ）に対するコレクタ電流（ＩC）及びベース電流（ＩB）の依存特性（ガンメルプロット）を図３２、図３３に示す。
【００９２】
ダブルポリシリコン型、シングルポリシリコン型のＨＣＢＴにおいて、ベース電流IB及びコレクタ電流ICはほぼ同等であることが分かる。ベース電流IB、コレクタ電流ICは、共に主にトランジスタのＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層のプロファイルに依存するので、それがダブルポリシリコン型とシングルポリシリコン型とで基本的にほぼ同じであることを表している。
【００９３】
ダブルポリシリコン型でもシングルポリシリコン型でもベース及びエミッタ領域については同じマスク寸法を用いている。シングルポリシリコン型ＨＣＢＴのコレクタはｎ+領域なので、より広いｎ−ｈｉｌｌ層を持つ。
図３２では、ダブルポリシリコン型とシングルポリシリコン型のＨＣＢＴできわめて似たアウトプット特性が見られる。コレクタ・エミッタ間耐圧（ＢＶCEO）も、両構造でほぼ同等である。両構造のＨＣＢＴの特性におけるわずかな差は、ウェハ面内の分布によるものと考えられる。
【００９４】
ダブルポリシリコンＨＣＢＴとシングルポリシリコンＨＣＢＴのカットオフ周波数（ｆT）及び最大発振周波数（ｆmax）のコレクタ電流（ＩC）依存性を図３４に示す。シングルポリシリコン型の方がより高いｆT及びｆmaxを示すことが分かる。このｆT、ｆmaxの向上は、シングルポリシリコン型はダブルポリシリコン型に比べて実効的なコレクタ面積が大きいことに起因する。ダブルポリシリコン型の場合はｎ＋ポリシリコンがｎ−ｈｉｌｌ層３ｌ２の側面部分の一部だけに接しているのに対して、シングルポリシリコン型ＨＣＢＴではイオン注入したｎ＋領域はｎ−ｈｉｌｌ層３１２の端の部分まで広がっており、これによってコレクタコンタクト領域が増加している。
【００９５】
それに加えて、先に説明したように、ダブルポリシリコン型の場合、コレクタｎ＋ポリシリコンはエミッタｎ＋ポリシリコンよりも薄いことも、シングルポリシリコン型との差を大きくしている。シングルポリシリコン型においてコレクタコンタクト領域がより大きいことにより、コレクタ電流はより放射状に流れることになる。そのため、コレクタ・ベース接合でのコレクタ電流密度は小さくなる。
【００９６】
コレクタ電流密度が小さいと、Ｋｉｒｋ効果として知られるベース広がり効果を抑えることができ、ベース遷移時間が減ってｆTが向上する。さらに、シングルポリシリコン型ではコレクタ抵抗を低減できるが、図３４で見られるように、その効果はそれほど大きくはない。
結論として、シングルポリシリコン型のＨＣＢＴでは他のトランジスタ特性を犠牲にすることなくｆT及びｆmaxを向上させることができる。このｆT及びｆmaxの向上は、マスク寸法や技術的なパラメータを様々に変えても確実に確認できる。
【００９７】
（実験例）
加えて、本発明は上述した構成に限るものではない。例えば、図３１（ｃ）に引き続いて、図３５（ａ）を追加することができる。Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入と同じ２番目のＨＣＢＴマスク３０３を用いて、図３５（ａ）に示すようにＳｅｌｅｖｔｉｖｅｌｙ Ｉｍｐｌａｎｔｅｄ Ｃｏｌｌｅｃｔｏｒ（ＳＩＣ）と呼ばれるｎ型の領域３２３をイオン注入３２４によって形成する。この際、ＣＭＯＳ部分はフォトレジスト３２５により保護しておく。ＳＩＣはｎ−ｈｉｌｌ層３１２のドーピング濃度を高めるので、トランジスタの高周波特性の改善に有効である。
【００９８】
つまり、それほど顕著な耐圧の低下やコレクタ−ベース容量の増加なくして、ベース広がり効果を抑えることができる。ＳＩＣは、縦型のバイポーラトランジスタで一般的に使われる手法である。しかしながら、必ずしも不可欠なものではなく、ＳＩＣなしのＨＣＢＴもまた有用である。ＳＩＣのイオン注入３２４の典型的な条件としては、リンを４５度の注入角度で、２５０ｋｅＶ、１０１３ｃｍ−２のオーダーで打ち込む条件が挙げられる。
【００９９】
また、例えば、図３１（ｋ）の代わりに図３５（ｂ）を実施するというプロセスもありうる。図３５（ｂ）では、スペーサ３３５の上に酸化膜のパターンを形成する。言い換えれば、ＣＭＯＳプロセスのゲート・ソースやゲート・ドレイン間でシリサイドが分離されるのと同じように、ｎ−ｈｉｌｌ層３１２のＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層３２７とエミッタポリシリコン領域３３２とがｎ−ｈｉｌｌ層の側面において酸化膜スペーサによって分離されている。
【０１００】
図３１（ｋ）に示すプロセスの場合、シリサイド保護マスクは、図３０（ｂ）の３０６ａの部分だけから成る。しかしながら、ｎ−ｈｉｌｌ層の側壁の傾きは９０度より小さいので、異方性エッチングの後では薄いスペーサしか残らない。スペーサが薄すぎると、シリサイドがＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７にショートしてしまったり、あるいはエミッタポリシリコン領域３３２とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６とが近すぎて電気特性に悪影響を与えたりする可能性がある。
【０１０１】
ただし、シリサイド保護のための酸化膜の膜厚を厚くすれば、異方性のエッチングで処理してもスペーサは残る。一方で、図３５（ｂ）に示すように、図３０に示したマスクの一部３０６ｂを用いてエミッタポリシリコン領域３３２とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層３２７との間に酸化膜を残せば、両者は確実に分離できる。この場合、シリサイドブロッキングマスクは図３０に示したマスク３０６の３０６ａと３０６ｂの部分からなるが、ＣＭＯＳプロセスには一切の変更が必要ない。ただし、ベースとエミッタのシリーズ抵抗は高くなる可能性がある。
【０１０２】
（実施形態３）
さらに、図３１（ｇ）で説明したように、エミッタポリシリコン領域の一部の膜厚が薄くなって穴が生じると、その直上での配線層は十分なコンタクトを取ることができない。ところが、図３６（ａ）に示すように、ｎ−ｈｉｌｌコレクタ層３１２と、素子分離酸化膜３２０の形状に沿ってポリシリコン３２９が堆積するため、ポリシリコン３２９の表面に窪み３３１が生じる。ＴＭＡＨによるポリシリコンエッチバック後の形状は、この窪み３３１の形状がトレースされるため、図３６（ｂ）のようにエッチバック後のポリシリコン３２９'に穴を生じさせる可能性がある。
【０１０３】
本発明によれば、ダミーゲートポリシリコン７０６と称するポリシリコン膜を素子分離酸化膜３２０の表面に形成し、その上にエミッタポリシリコン５１０を堆積する。こうすることで、図３６（ｃ）に示すようにポリシリコン膜３２９の窪みの影響が除かれる。これをエッチバックすると、図３６（ｄ）に示すように、ｎ−ｈｉｌｌ層の側面に対して平坦である良好なポリシリコン領域９１０を形成することができる。この素子分離酸化膜３２０上のダミーゲートポリシリコン７０６は、ＣＭＯＳプロセスのゲート電極と同じ工程で形成できる。したがって、プロセスに大きな変更無く実行が可能である。
【０１０４】
図３７（１）〜（３）は、ダミーゲートポリシリコン７０６を使った実施形態３のプロセス工程を説明するための図である。なお、図３７（１）〜（３）中に示した構成のうち、図３１（１）、（２）で説明した構成と同様の構成については同様の符号を付し、説明を一部略すものとする。
図３７（ａ）に示すように、実施形態３では、ＨＣＢＴのコレクタ形成イオン注入３１３を行ってｎ−ｈｉｌｌ層３１２を形成する。続いて、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入３１５ａを実施し、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層３１６を形成する。
【０１０５】
次に、実施形態３では、素子分離酸化膜３２０及びＣＭＯＳのｎ−ｈｉｌｌ層３１２上に図示しないポリシリコン膜を堆積し、パターニングしてダミーゲートポリシリコン７０６とＣＭＯＳトランジスタのゲート電極９０２とを同時に形成する。
次に、図３７（ｂ）に示すように、ｎ−ｈｉｌｌ領域３１２の一部だけを露出させるフォトレジストパターンの、ｅｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入３１５ａによってｅｘｔｒｉｎｓｉｃ Ｂａｓｅ領域３１６を形成する。
【０１０６】
続いて、実施形態３では、図３７（ｃ）のように、ダミーゲートポリシリコン７０６及びゲート電極９０２をフォトレジスト３１７で覆い、ｎ−ｈｉｌｌ層３１２の側面にイオン注入する。この結果、図３７（ｄ）に示したＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層３２７がｎ−ｈｉｌｌ層３１２の側面に形成される。
続いて、実施形態３では、図３７（ｅ）のように、ＨＴＢＣ及びＭＯＳトランジスタにポリシリコン３２９を堆積する。そして、図３７（ｆ）のように、堆積されたポリシリコン３２９をエッチバックしてエミッタポリシリコン領域９１０が形成される。次に、図３７（ｇ）のように、コレクタコンタクト領域３３７とＣＭＯＳトランジスタのソース／ドレインとをイオン注入３３６によって形成する。イオン注入３３６の後、スペーサ９１１が形成され、さらにＣ、Ｂ、Ｅで示す配線層が形成されて図３７（ｈ）に示した状態になる。
【０１０７】
次に、ダミーゲートポリシリコン７０６を使ったことによる素子特性への影響について説明する。図３８は、実施形態３のダミーゲートポリシリコンを使ったプロセスで形成されたエミッタポリシリコン領域９１０を説明するための図であって、図３８（ａ）はエミッタポリシリコン領域となるポリシリコン３２９のエッチバック前の状態を示している。図３８（ｂ）は（ａ）をエッチバックした状態を示し、（ｃ）は図（ｂ）中の部分Ｃの拡大図である。
【０１０８】
図３８に示したように、実施形態３は、ダミーゲートポリシリコンを導入することで、ｎ−ｈｉｌｌ層３１２の側面と接する部分のエミッタポリシリコン領域９１０の形状が平坦になり、エミッタ電極とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層との距離を十分取ることができる。こうすると、ｐｎ接合リークは小さくなるので、ベース電流ＩBは小さくなり、結果として電流増幅率β(＝ＩC／ＩB)が高くなる。
【０１０９】
また、図３９は、図３８と比較するために示した、ダミーゲートポリシリコンを用いないでエミッタポリシリコン領域を形成するプロセスを説明するための図である。図３９（ａ）はエミッタポリシリコン領域となるポリシリコン３２９のエッチバック前の状態を示している。図３９（ｂ）は（ａ）をエッチバックした状態を示し、（ｃ）は図（ｂ）中の部分Ｃの拡大図である。
【０１１０】
ダミーゲートポリシリコンを用いない場合、エミッタポリシリコン領域３３２がｎ−ｈｉｌｌ層３１２の側面に対してせりあがった形状になる。実施形態３のエミッタ拡散層は、エミッタポリシリコン領域からのリンの固相拡散によって形成されるので、エミッタ拡散層がｎ−ｈｉｌｌ層３１２の側面上部近くまで広がってしまい、その結果としてｎ−ｈｉｌｌ層３１２の側面の上部においてエミッタ拡散層とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層とが近接してしまう。
【０１１１】
エミッタ拡散層とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層とはｎ＋とｐ＋であるため、不純物濃度の高いｐｎ接合が形成される。このような接合のリーク電流は大きく、しかもバイポーラ動作とは関係なく流れてしまう。このリーク電流は、電気的にはベース電流ＩBに畳重されてしまうため、見かけ上のベース電流IBが増加する。その結果、バイポーラトランジスタの重要な特性の一つである電流増幅率βが低くなってしまう。
【０１１２】
図４０は、製造されたＨＣＢＴの特性にダミーゲートポリシリコンが与える影響の程度を説明するための図であって、ダミーゲートポリシリコンを用いたＨＣＢＴとダミーゲートポリシリコンを用いないＨＣＢＴのガンメルプロットを示している。図４０の縦軸はベース電流（ＩB）及びコレクタ電流（ＩC）であり、横軸はベース・エミッタ間電圧（ＶＢE）を表す。また、実線はダミーゲートポリシリコンを使って製造されたＨＣＢＴのもので、破線はダミーゲートポリシリコンを使わずに製造されたＨＣＢＴのものである。
【０１１３】
図４０から明らかなように、バイポーラトランジスタのコレクタ電流ICにおいて、ダミーゲートポリシリコンの有無による有意差は見られなかった。ただし、前記したように、ダミーゲートポリシリコンを使ったプロセスはベース電流IBに畳重されるリーク電流を抑える。このため、ダミーゲートポリシリコンを使って製造されたバイポーラトランジスタは、ダミーゲートポリシリコンを使わないバイポーラトランジスタよりもベース電流IBが小さくなっていることがわかる。
【０１１４】
（実施形態４）
次に、本発明の実施形態４について説明する。実施形態４は、実施形態１〜３で説明したＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層をｎ−ｈｉｌｌ層の側面に対向するように２つ設けることが考えられることから、このような場合の耐圧を改善するためになされた発明である。
Ｉ理論
図４１（ａ）は、ダブルエミッタの構造を示す図である。図４１（ｂ）はダブルエミッタの構造と比較するためにシングルエミッタの構造を示す図である。ダブルエミッタ構造、シングルエミッタ構造のいずれもが、Ｓｉ基板４１１とｎ−ｈｉｌｌ層４１２とを備えている。
【０１１５】
ｎ−ｈｉｌｌ層４１２は活性領域に形成されている。Ｓｉ基板４１１の極性はｐ型であり、ｎ−ｈｉｌｌ層４１２の極性はｎ型である。シングルエミッタ構造はｎ−ｈｉｌｌ層４１２の上面にＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６を有している。さらに、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７が側面の一方にだけ形成されている。ダブルエミッタ構造は、Ｓｉ基板４１１と同様のｐ型Ｓｉ基板表面上に２つの対向する側面を持つｎ−ｈｉｌｌ層４１２を有している。
ダブルエミッタ構造の空乏領域Ｄ１は、矢線Ａ１の方向にｎ−ｈｉｌｌ層４１２の全体に広がる。一方、シングルエミッタ構造の空乏領域Ｄ２は、図４１（ｂ）中の矢線Ａ２が示すように広がる。
【０１１６】
図４２（ａ）中に符号４５２を付して示したダブルエミッタ構造のウェハ表面に平行な水平断面図を図２（ｂ）及び図４２（ｃ）として示す。ダブルエミッタ構造の主要なアイデアは、２つのＩｎｔｒｉｎｓｉｃなトランジスタ（エミッタ・ベース・コレクタ）を互いに対向方向に近接させることにある。このようにすると、エミッタ領域４３９とＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７は、互いに反対の側面に形成され、中央にてコレクタとつながることになる。そして、Ｉｎｔｒｉｎｓｉｃなベース・コレクタ接合に対して左右の位置に、低抵抗の経路でつながったコレクタコンタクト領域４３７が配置される。
【０１１７】
中央のコレクタの電荷は、２つのＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６及びＳｉ基板４１１に分配される。電荷の分配量は、２つのＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７間の距離、すなわちコレクタ幅４５３を変更することによって制御することができる。コレクタの電荷が完全に２つのＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７に分配された場合、コレクタは完全に空乏化し、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層・コレクタ間接合に直交する方向の電界を維持するのに十分な電荷が存在しなくなる。図４２（ｂ）の平面４４７における電気的ポテンシャルφ（Ｘ）と電界Ｆ（Ｘ）は図４２（ｄ）に示される。
【０１１８】
この方向の最大電界がベース・コレクタ間接合４４９ａ及び４４９ｂに生じ、コレクタが完全に空乏化した後は電圧印加によって増加することはない。空乏領域の電位の最大値が、空乏化したコレクタ４５０の中央で正確に観測され、結果として図４２(ｄ)に示されるように、その方向のゼロ電界となる。印加されたコレクタ・ベース間電圧の残りは、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層・コレクタ間接合に対して左右に振り分けられ、結果としてドリフト領域４４５の上部で、その方向の電界となる。
【０１１９】
ドリフト領域の長さは、空乏領域端部４４８により定義され、マスク設計及びコレクタ・ドーピングプロファイルにより制御することができる。従って、電子が電界に誘導され、電流４４６がトランジスタの中央に向かって流れた後、コレクタコンタクト領域４３７へと向きを変える。また、二次元効果により、キャリアがインパクトイオン化の確率が低い低電界の領域に閉じこめられる。このようにして、高い耐圧を有するトランジスタを形成することができる。さらに、２つの対向するトランジスタのＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６がその構造の頂部において一体化するため、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６領域を小さくできる。
【０１２０】
コレクタ電荷の分割効果とともに、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６−コレクタ接合の領域が小さくなるため、コレクタ・ベース間のキャパシタンスが減少し、このデバイスを低電力かつスマートパワーのアプリケーションに適するようにしている。Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層からコレクタコンタクト領域間の最大電界は、印加電圧によってではなく、２つのベース間の距離４５３により決まるので、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層は静電的にシールドされ、ベース幅変調がかなり抑制される結果、アーリー電圧は高い値となる。この効果により、ベース内でコレクタ・エミッタ間パンチスルーの発生を抑制できる。このことは、ベース・ドーピングプロファイルを積極的に縮小できることを意味している。
【０１２１】
この構造は、ＳＯＩウェハばかりでなく、バルク・シリコン・ウェハ上に形成することができる。バルク・シリコン・トランジスタにおいて、絶縁用のコレクタは、ｐｎ接合の極性とは逆になるように形成される。接合部の電界は、ｎ−ｈｉｌｌ層またはｎ−ｈｉｌｌ層の下部の空乏化を維持するコレクタ電荷の一部を消費する。コレクタコンタクト領域のドーピングプロファイルは、コレクタが通常動作において完全に空乏化するように調整する必要がある。コレクタの下部は、同様に基板電極に対して逆電圧を印加することにより空乏化させることができる。
【０１２２】
ＳＯＩウェハに形成されるトランジスタにおいて、埋込み酸化物は、コレクタをＳｉ基板から分離するので、コレクタは２つのＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層の間に自然に閉じこめられていく。ダブルエミッタＨＣＢＴ構造のプロセスは、標準的なバイポーラ型／ＢｉＣＭＯＳ ＨＣＢＴ技術と比べると、ｎ−ｈｉｌｌ層４１２の反対側のＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７を形成するために、一度だけの追加注入を必要とする。コレクタ電荷の分割の効果は、マスク寸法により制御される。
既存の技術に対して追加のリソグラフィ・ステップは、トランジスタの形成において必要とされない。このことは、ダブルエミッタＨＣＢＴがプロセスをさらに複雑にすることなく、標準的なＨＣＢＴデバイスとの統合が可能であることを意味する。
【０１２３】
II マスク
ＨＣＢＴ技術のダブルエミッタ構造を説明する。この構造は、バルクまたはＳＯＩウェハ上で他の技術により形成することもできる。ＮＰＮ型及びＰＮＰ型の両方のバイポーラ・デバイスを形成することができる。互いに向き合い、逆の方位を有する２つのＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層・コレクタ間の接合が、中央部分において一体化されたコレクタとともに必要である。この幾何学的な配置において、コレクタの電荷は、２つのＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層で共有されうる。この構造はＣＭＯＳを有する集積化に適しているが、同様にバイポーラ型だけの技術においても実現することができる。
【０１２４】
ＣＭＯＳプロセスの一部はＢｉＣＭＯＳ技術のＨＣＢＴ構造に必要であるが、この場合、バイポーラだけの形成に用いる必要がある。ダブルエミッタＨＣＢＴに関する本発明の説明は、ＢｉＣＭＯＳプロセスフローに基づいている。ＮＰＮ型トランジスタのプロセスフローを説明するが、トランジスタ領域のドーピング・タイプを逆にすることにより、同様の技術的概念を用いて、ＰＮＰ型トランジスタを形成することができる。ダブルエミッタＨＣＢＴに用いられる典型的なマスク一式を、図４３に示す。
【０１２５】
ＨＣＢＴをよりマスク数の少ないＣＭＯＳプロセスに組み込むことは可能であるが、ＨＣＢＴのＣＭＯＳへの集積化は、概して、図４３に示す３つの追加マスクを必要とする（マスク４０２、４０３及び４０４ａ）。図４３(ｂ)は、すでにＣＭＯＳプロセスフローに存在しつつ、ダブルエミッタＨＣＢＴに用いられるマスクを示す。図４３(ｃ)は、コレクタにポリシリコン電極を用いる場合において用いられるマスクを示す。
【０１２６】
III製造工程
ダブルエミッタＨＣＢＴ構造は、通常、ｐ型のＣＭＯＳを形成するＳｉ基板４１１と同様に処理される。プロセスの開始は標準的なシャロートレンチアイソレーション（shallow trench isolation：STI）を形成することである。コレクタコンタクト領域になるＨＣＢＴの活性領域は、ＳＴＩによって囲まれるシリコン柱、ｎ−ｈｉｌｌ層４１２の上に形成され、アクティブマスク４０１によって規定される。
【０１２７】
コレクタコンタクト領域が形成されるアクティブマスク４０１の部分には、コレクタ抵抗を低減するために、図４３（ａ）に示されるように、いくらかの角度をつけて形成される。アクティブマスク４０１の端は、図４３（ｃ）に示されているように、そのまま平坦にされていてもよい。
ＳＴＩ形成後、連続してＣＭＯＳのイオン注入がされ、パンチスルー防止用イオン注入、閾値電圧調整用イオン注入、その他のウェルのイオン注入が実行される。これらのイオン注入のいくつかの組合せは、ＨＣＢＴのｎ−ｈｉｌｌ層（コレクタコンタクト領域）のドーピングプロファイルを得るために用いることができる。
【０１２８】
この場合、ＣＭＯＳリソグラフィをｎ−ｈｉｌｌ層のイオン注入用マスク４０２に用いることができる。より一般的には、ｎ−ｈｉｌｌ層はＣＭＯＳプロセスに追加されるのとは別のプロセスによってイオン注入することができ、追加されたプロセスには図４３（ａ）に示したイオン注入マスク４０２が必要とされる。これは、ＨＣＢＴ構造のために必要となった第１の追加マスクである。しかしながら、ＣＭＯＳマスクが使われた場合、追加されたＨＣＢＴマスクが使われた場合に関わらず、いずれもマスク寸法は同じことである。
【０１２９】
ｎ−ｈｉｌｌ層のイオン注入の結果、ＨＣＢＴの動作に最適なｎ−ｈｉｌｌ層のドーピングプロファイルが得られる。望ましいｎ−ｈｉｌｌ層のプロファイルを得るために、複数のイオン注入工程を組み合わせることもできる。
ＨＣＢＴコレクタのイオン注入４１３ａは、図４４（ａ）に示される。ＣＭＯＳ処理工程におけるウェルイオン注入の後、フォトレジスト４１４は除去され、シリコン結晶構造を修復してイオン注入されたイオン種を電気的に活性化する高温アニールが実施される。ＨＣＢＴのｎ−ｈｉｌｌ層４１２のイオン注入は、ＣＭＯＳウェルのイオン注入の直前または後に実行するので、ＣＭＯＳプロセスの処理工程におけるアニール工程は、同様に、ｎ−ｈｉｌｌ層の結晶の回復とドーパントの活性化に使うことができる。
【０１３０】
ウェルイオン注入の後、通常のＣＭＯＳプロセスフローではゲートスタックを形成し、ソース／ドレインエクステンション領域のイオン注入が続く。ＣＭＯＳ処理工程のこの点において、第２のリソグラフィ・マスク４０３がＨＣＢＴ構造への適用のために必要とされる。
これが、ｐ型Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６を得るベースイオン注入４１５ａに使用される。このイオン注入工程中、チップのＣＭＯＳ部分は、図４４（ｂ）、４４（ｃ）に示されているように、フォトレジスト４１７によってカバーされている。フォトレジスト４１７はアクティブマスク４０１上に伸び、図４４（ｃ）に示すように、活性領域の左右の部分がフォトレジスト４１７によって保護されている。
【０１３１】
コレクタ・ｎ＋コンタクト領域は、保護されている部分にイオン注入され、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層までの距離がベース・コレクタ、コレクタ・エミッタ間の耐圧を決定する。ＣＭＯＳ形成工程において、ソース／ドレインエクステンション領域は、イオン注入後に高温アニールによって処理される。このステップは、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層の結晶を回復し、イオン種を活性化するアニールに使用することができる。
【０１３２】
しかしながら、イオン注入されたＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６は、追加されたアニール工程によって別にアニールすることもできる。それはソース／ドレイン領域が、この時点において未だイオン注入されていないから、ＣＭＯＳ特性に著しい特性に影響を及ぼすことがないからである。ＣＭＯＳソース／ドレインエクステンションのアニール後、第３の追加マスクとして、素子分離酸化膜のエッチングマスク４０４ａが必要となり、図４４（ｄ）に示されるように、フォトレジスト４１８によってＣＭＯＳ構造が全てカバーされ、ＨＣＢＴのエミッタウィンドウ４１９が露出される。
【０１３３】
プロセスのこの時点で、コレクタ領域４２３に追加コレクタのイオン注入４１３ｂを実行することができるが、トランジスタの動作に必要不可欠ではなく、回避することもできる。このイオン注入を実施すると、図４４（ｄ）、図４４（ｅ）に示すマスクよって決定される領域において、より高いコレクタ注入密度を得ることができる。
【０１３４】
このような方法により、トランジスタの高周波性能が改善され、さらに、ベース・コレクタ接合の電界分布を一様にすることが達成された。素子分離酸化膜４２０は、図４４（ｆ）に示すように、このマスクによって決められた時間だけにエッチングされる。これには、ウェットまたはドライエッチングが用いられる。エッチング時間の設定は、ｎ−ｈｉｌｌ層４１２の側面４２１をどれだけ露出させるかによって決定される。素子分離酸化膜４２０のエッチングは、コレクタにポリシリコンを用いる場合のコレクタのコンタクト領域を決定することにも使用することができる。
この場合、コレクタポリシリコン領域を決定するには、図４３（ｃ）に示した素子分離エッチングマスクパターン４０４ｂを使用しなければならない。素子分離のエッチング後、薄いスクリーニング酸化膜４２２を堆積する。
【０１３５】
次に、第２ＨＣＢＴマスク４０３を使い、図４４（ｇ）に示すように、Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層４１２のイオン注入４２６ａ、４２６ｂが、２つの反対方向に傾斜する角度で実施される。ｐ型Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７が、ｎ−ｈｉｌｌ層４１２の側面に得られる。Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅイオン注入の後、図４２（ｂ）に示した平面４５１で定義される断面は、活性領域の側面上にＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７が投影された形状として図４４（ｈ）に示される。Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７のイオン注入４２６ａ、４２６ｂは、図４４（ｈ）に示される平面の内外に行われる。
【０１３６】
対向する側面のＩｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７のイオン注入は、ダブルエミッタＨＣＢＴ構造を得るために、基本的なＨＣＢＴ構造に対しての唯一の工程追加である。したがって、両方のＨＣＢＴを同時に同様のプロセスで製造することができる。
素子分離のエッチングに使用される素子分離マスク４０４ａのＨＣＢＴリソグラフィは、図４３（ｃ）に示したように、ｎ−ｈｉｌｌ層と接する酸化膜をごく薄くするため、活性領域のマスク４０１に関して傾斜させるように形成することができる。このようにして、ベースに注入されたイオンは、エミッタウィンドウの周辺で段階的に分布する薄い酸化膜を通って部分的に侵入することができる。この方法は、エミッタ周辺でベースドーピング物の濃度を上昇させ、最終的にはコレクタ・エミッタ間のパンチスルーを防止することができる。さらに、ドリフト領域４４５をより長くなるように横方向に拡張することは、高耐圧化の改善にとって望ましい。
【０１３７】
Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７のイオン注入後、フォトレジスト４２５は除去されなければならず、薄いスクリーニング酸化膜４２２はエッチングされる。薄いスクリーニング酸化膜４２２のエッチングの後、ｎ−ｈｉｌｌ層４１２の側壁のシリコン表面が露出される。この表面は、極薄酸化膜４２８を形成するため、熱アニールによって処理される。
【０１３８】
この処理により、ポリシリコン堆積の間ポリシリコンがエピタキシャル化することは回避され、ポリシリコンエッチングの間、ｎ−ｈｉｌｌ層４１２表面の保護膜としての役割を果たす。次に、ポリシリコン層４２９が、図４４（ｉ）に示すように堆積される。堆積後、ポリシリコンはエッチバックされ、エミッタ電極として使用されるエミッタポリシリコン領域４３２が得られる（図４４（ｊ））。コレクタコンタクトがポリシリコンによって作られる場合には、コレクタポリシリコンも同様に形成される。
エミッタポリシリコン領域４３２の窪み４３４を減らすため、異なる平坦化技術を用いることができる。例えば、図４３（ｂ）に示したように、ダミーゲートマスク４０８により、エミッタ側壁近くで形成されるＣＭＯＳダミーゲートを用いることができる。これは、前記した実施形態３と同様の手法である。
【０１３９】
テトラメチル水酸化アンモニウム（ＴＭＡＨ）エッチングは、酸化物に対する高い選択性のためポリシリコンのエッチバックに用いられる。堆積前の表面処理時にｎ−ｈｉｌｌ層表面に成長した薄い酸化膜４２８は、ＴＭＡＨエッチングを十分止めてｎ−ｈｉｌｌ層を完全に保護することができる。基本的に、ポリシリコンのＴＭＡＨエッチバックが終わると、活性なトランジスタの高さ４３３（図４４（ｊ））が決まり、ＨＣＢＴに必要とされる追加プロセス工程は終了する。この後、ＨＣＢＴ構造は、ＣＭＯＳプロセスステップを用いて完了される。
【０１４０】
そこで、ＨＣＢＴ構造に影響を及ぼすＣＭＯＳステップについて説明する。通常、次のＣＭＯＳプロセスモジュールは、ゲートのスペーサ形成である。このために、酸化膜が堆積され、そして、異方性の処理によりエッチバックされる。酸化膜のスペーサ４３５は、ＣＭＯＳゲートの側壁上に残される。この処理の性質上、図４４（ｋ）に示すように、同様のスペーサ４３５がｎ−ｈｉｌｌ層４１２の側壁上のエミッタポリシリコン領域４３２に形成される。
【０１４１】
その後、ソース／ドレインのイオン注入が、ＣＭＯＳ構造上で実行される。ｎＭＯＳトランジスタのｎ＋ソース／ドレイン領域のイオン注入４３６は、図４４（ｌ）に示すように、ＨＣＢＴ構造の高濃度に注入されたｎ＋コレクタコンタクト領域４３７に用いることができる。この場合、コレクタにポリシリコンを用いないので、図４３（ｃ）に示した素子分離酸化膜のエッチングマスク４０４ｂは必要なくなる。
【０１４２】
ｎ＋イオン注入マスク４０５によって決定するフォトレジスト４３８の端の位置は、ｎ＋コレクタとＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層との距離を決めるが、これはコレクタ・ベース間やコレクタ・エミッタ間の耐圧のようなトランジスタ特性に影響する。加えて、その距離は、コレクタ・エミッタ間の電圧降下を決定する図４２（ｃ）に示したドリフト領域４４５を決定する。その距離を変えることにより、ドリフト領域４４５の長さが変えられ、コレクタ・エミッタ間の耐圧を、ｆT及びｆmaxに影響するコレクタ・ベース間の空乏領域の遷移時間と同様に調整することができる。
【０１４３】
コレクタｎ＋領域の他方の端部は、ｎ−ｈｉｌｌ層の側壁によって決定される。コレクタがポリシリコンを介して接続した場合、Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層とコレクタポリシリコンとの間の距離が、トランジスタ性能にとって重要なドリフト領域を決定する。
ＣＭＯＳのソース／ドレインのイオン注入を活性化するためのアニールは、ＨＣＢＴのイオン注入された領域の活性化にも利用できる。また、ｎ−ｈｉｌｌ層４１２側壁に接して形成された、ｎ型ドープされたエミッタポリシリコン領域４３２からのドーパントを拡散させる目的にも使用できる。この拡散は、通常ドライブイン拡散と呼ばれている。このようにして、ｐ型ベース領域４２７の中にエミッタｎ＋領域４３９が形成される（図４４（ｍ）に示す）。
【０１４４】
Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層４２７のドーピングプロファイルは、このようなプロセスによって形成される。図４２（ｂ）に示した平面４５１によって定義される横断面は、形成されたエミッタｎ＋領域４３９と共に図４４（ｎ）に示される。
次のＣＭＯＳプロセスモジュールは、シリサイドの形成である。先ず、シリサイド保護膜に使われる酸化膜４４０が堆積される。次に、シリサイドブロッキングマスクを使うことにより、いくつかのＣＭＯＳ部は開口されて、いくつかの素子または領域はフォトレジスト４４１によって保護される。
【０１４５】
ＨＣＢＴ構造において、コレクタコンタクト領域４３７とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６との間の酸化膜４４０の一部は、図４３（ｂ）に示したシリサイド化ブロックマスク４０６ａ、４０６ｂによって保護されていなければならないが、図４４（ｎ）に示すように、構造の他の部分は開放されている。残った酸化膜４４０は、コレクタコンタクト領域４３７とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６との間の電気的なショートを防いでいる。
【０１４６】
シリサイド４４２は、図４４（ｏ）及び図４４（ｐ）に示すように、半導体産業においてシリサイド化の方法として公知の標準的な方法によって形成される。ｎ−ｈｉｌｌ層４１２のＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６及びエミッタポリシリコン領域４３２は、図４４（ｏ）に示すように、ｎ−ｈｉｌｌ層４１２側面のスペーサ４３５によって切り離される。この場合、シリサイド保護マスクは一部４０６ａだけから成る。
一方、エミッタポリシリコン領域４３２とＥｘｔｒｉｎｓｉｃ Ｂａｓｅ層４１６とは、シリサイド保護マスクの一部４０６ｂを使うことにより、そこに残される酸化膜によって分離できる。この場合、シリサイド保護マスクは一部４０６ａ、４０６ｂで構成される。
【０１４７】
プロセスのバックエンド工程においては、酸化膜４４３が堆積され、コンタクトホール４４４がエッチングされ、さらに低抵抗のメタル（ｍｅｔａｌ）によって満たされ、標準的な方法によりメタライゼーションが実施される。最終的なダブルエミッタＨＣＢＴ構造は、図４４（ｑ）に示すように、メタル一層である。図４２（ｂ）の平面４５１によって規定された断面が示す最終的な素子構造は、図４４（ｒ）に示される。
ポリシリコンのコレクタコンタクトの構造の断面は、図４４（ｓ）に示される。ｎ−ｈｉｌｌ層４１２上面のサイズは図４４（ｑ）中に符号４９０によって示され、４９０のサイズ（活性領域幅）は例えば０．５μｍである。さらに、ｎ−ｈｉｌｌ層４１２上面のサイズは図４４（ｒ）中に符号４９１によって示され、４９１のサイズは例えば２．０μｍである。
【０１４８】
ＩＶ 電気特性
ダブルエミッタＨＣＢＴ構造及びシングルエミッタＨＣＢＴ構造に対して、ベース電流（ＩB）及びコレクタ電流（ＩC）のベース・エミッタ間電圧（ＶＢＥ）への依存性を図４５に示す。これは、ガンメルプロットとも呼ばれる。ダブルエミッタＨＣＢＴ構造及びシングルエミッタＨＣＢＴ構造に共通する出力特性を図４６に示す。
コモンエミッタ時の耐圧（ＢＶCEO）は、ダブルエミッタ構造ではかなり改善されている。両方のトランジスタは、同様のマスク一式及び同様のプロセスのパラメータを用いて形成される。ＢＶCEOは、ダブルエミッタ形状を利用することで高められるが、これはリソグラフィ・マスクの設計により実現可能である。
【０１４９】
ダブルエミッタ及びシングルエミッタＨＣＢＴ構造の、最大発振周波数（ｆmax）とカットオフ周波数（ｆT）と、コレクタ電流（ＩC）との関係を、図４７に示す。ダブルエミッタＨＣＢＴがｆT及びｆmaxで低い値であり、より低いＩCでピークを持つことがわかる。これは、コレクタコンタクト領域で電流密度が増加したことに起因している。ベース・コレクタ間の空乏領域に流入する電流は、電界により中央部分に向かって導かれ、その後コレクタコンタクト領域方向に導かれる。これにより、コレクタの中央部分のコレクタ電流密度が上昇し、図４７に示すように、コレクタ電流の低い値でベース幅が拡大し始めている(すなわちカーク効果）。また、電子は拡大された空乏領域内を移動しなければならないので、関連する時定数が上昇する結果となる。エミッタ幅を変更することにより、電流密度及びベース・コレクタ間空乏領域移動時間の両方を小さくすることができる。
【０１５０】
加えて、上述したバイポーラトランジスタは、ＣＭＯＳトランジスタと同じＳｉ基板から形成することができる。図４８は、基板に集積されたバイポーラトランジスタとＣＭＯＳトランジスタとを示した図である。図４８のＣＭＯＳトランジスタにおいて、番号４８０はＣＭＯＳトランジスタのソース拡散層を示し、番号４８１はドレイン拡散層を示す。
さらに、特に番号４８２はＣＭＯＳトランジスタのゲート電極を示し、番号４８３はスペーサを示す。スペーサ４８３は、バイポーラトランジスタのスペーサ４３５とともに形成される。
【０１５１】
（実験例）
上述した各プロセスの具体的な条件は、以下に示す通り。図４４（１）、（２）に示すイオン注入法の条件は、以下に示す通り。
Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層（図４４（ｂ）、４１６）
約 ５×１０１９ − ５×１０２０ｃｍ−３
Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層（図４４（ｇ）、４２７）
約１×１０１８ − ５×１０１８ｃｍ−３
コレクタ（ｎ−ｈｉｌｌ層）（図４４（ａ）、４１２）
約１×１０１６ − ５×１０１７ｃｍ−３
Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層の不純物濃度及びコレクタの不純物濃度の比率は、１０：１から１００００：１の間である。
【０１５２】
イオン注入条件
Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層注入（４１５ａ）
不純物：ＢＦ２＋
ドーピング濃度：１．５×１０１５ｃｍ−２
エネルギー：１８ｋｅＶ
Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層注入（４２６ａ、４２６ｂ）
不純物：ＢＦ２＋
ドーピング濃度：５．０×１０１３ｃｍ−２
エネルギー：３０ｋｅＶ
傾斜：３０度
コレクタ注入（４１３ａ）
不純物：Ｐ＋
ドーピング濃度：３．０×１０１２ｃｍ−２
エネルギー：２２０ｋｅＶ
ドーピング濃度：２．０×１０１２ｃｍ−２
エネルギー：１１０ｋｅＶ
ドーピング濃度：５．０×１０１１ｃｍ−２
エネルギー：３０ｋｅＶ
追加のコレクタ注入（４１３ｂ）
不純物：Ｐ＋
ドーピング濃度：５．０×１０１２ｃｍ−２
エネルギー：１１０ｋｅＶ
本実験例では、このような条件及びｎ−ｈｉｌｌ層の幅（活性領域幅）が５００ナノメートル未満であるという条件において、完全に空乏化するｎ−ｈｉｌｌ層を有する半導体素子を形成することができる。
【符号の説明】
【０１５３】
１，３１１，４１１ Ｓｉ基板
６，３２０，４２０ シャロートレンチアイソレーション（素子分離酸化膜）
１１，３１２，４１２ ｎ−ｈｉｌｌ層
２０，３１６，４１６ Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ層
２３，３２７，４２７ Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅ層
２４，３２８，４２８ 極薄酸化膜
３０，３２９，４２９ ポリシリコン
３２ａ，３２ｂ，３３５，４３５ スペーサ
３５，４３９ エミッタ拡散層
３６ コレクタ拡散層
４１，４４２ シリサイド
５０，３４４，４４４ コンタクトホール
３０１，４０１ アクティブマスク
３０２，４０２ ｎ−ｈｉｌｌイオン注入マスク
３０３，４０３ ベースマスク
３０４，４０４ａ，４０４ｂ 素子分離酸化膜エッチングマスク
３０５，４０５ ｎ＋イオン注入マスク
３０６ａ，３０６ｂ,４０６ａ，４０６ｂ シリサイド化ブロッキングマスク
３０７，４０７ コンタクトマスク
３１３，４１３ａ コレクタのイオン注入
３１５ａ，４１５ａ Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅイオン注入
３１９ エミッタウィンドウ
３２１，４２１ ｎ−ｈｉｌｌ層側面
３２４，４１３ｂ 追加コレクタ（ＳＩＣ）のイオン注入
３２６，４２６ａ，４２６ｂ Ｉｎｔｒｉｎｓｉｃ Ｂａｓｅイオン注入
３２８ トランジスタ側面の活性領域
３３１，４３４ 窪み
３３２，９１０，４３２ エミッタポリシリコン
３３７，４３７ コレクタコンタクト領域
４０８ ポリシリコンの平坦化を改良するために使用されるポリシリコンマスク
７０６ ダミーゲートポリシリコン
【特許請求の範囲】
【請求項１】
ラテラル・バイポーラトランジスタを有する半導体装置であって、
前記ラテラル・バイポーラトランジスタは、
第１の導電層を構成する基板と、
前記第１の導電層上に配置され、前記第１の導電層から突出し、上面および前記上面と接触する少なくとも一つの側面を備える形状を有する活性領域と、
前記活性領域の前記側面を部分的に覆っている素子分離酸化膜と、を備え、
前記活性領域は、前記第１の導電層と異なる極性を有する第２の導電層を含み、
前記活性領域は、前記上面および前記少なくとも一つの側面の２つの対向する位置で、前記第１の導電層と同じ極性を有する第３の導電層を含み、
前記第３の導電層は、前記第２の導電層と同一の極性を有する第４の導電層を含み、
前記第４の導電層は、エミッタ電極と接続し、
コレクタ電極をさらに備え、前記活性領域は、前記コレクタ電極と電気的に接続し、
少なくとも２つのコレクタ電極をさらに備え、前記活性領域は、前記コレクタ電極と電気的に接続し、前記少なくとも２つのコレクタ電極は、該コレクタ電極同士を結ぶ直線と、前記少なくとも一つの側面の２つの対向する位置を結ぶ直線とが直交する位置に配置されることを特徴とする半導体装置。
【請求項２】
前記ラテラル・バイポーラトランジスタが電気的に動作状態の時、前記活性領域の全体が空乏状態になるように前記活性領域の不純物濃度および活性領域幅が設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記活性領域の前記不純物濃度と前記第３の導電層の不純物濃度との比率が、１：１０から１：１００００であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記基板に集積されたＣＭＯＳトランジスタをさらに備えることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項１】
ラテラル・バイポーラトランジスタを有する半導体装置であって、
前記ラテラル・バイポーラトランジスタは、
第１の導電層を構成する基板と、
前記第１の導電層上に配置され、前記第１の導電層から突出し、上面および前記上面と接触する少なくとも一つの側面を備える形状を有する活性領域と、
前記活性領域の前記側面を部分的に覆っている素子分離酸化膜と、を備え、
前記活性領域は、前記第１の導電層と異なる極性を有する第２の導電層を含み、
前記活性領域は、前記上面および前記少なくとも一つの側面の２つの対向する位置で、前記第１の導電層と同じ極性を有する第３の導電層を含み、
前記第３の導電層は、前記第２の導電層と同一の極性を有する第４の導電層を含み、
前記第４の導電層は、エミッタ電極と接続し、
コレクタ電極をさらに備え、前記活性領域は、前記コレクタ電極と電気的に接続し、
少なくとも２つのコレクタ電極をさらに備え、前記活性領域は、前記コレクタ電極と電気的に接続し、前記少なくとも２つのコレクタ電極は、該コレクタ電極同士を結ぶ直線と、前記少なくとも一つの側面の２つの対向する位置を結ぶ直線とが直交する位置に配置されることを特徴とする半導体装置。
【請求項２】
前記ラテラル・バイポーラトランジスタが電気的に動作状態の時、前記活性領域の全体が空乏状態になるように前記活性領域の不純物濃度および活性領域幅が設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記活性領域の前記不純物濃度と前記第３の導電層の不純物濃度との比率が、１：１０から１：１００００であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記基板に集積されたＣＭＯＳトランジスタをさらに備えることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１（１）】
【図３１（２）】
【図３１（３）】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７（１）】
【図３７（２）】
【図３７（３）】
【図３７（４）】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４（１）】
【図４４（２）】
【図４４（３）】
【図４４（４）】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１（１）】
【図３１（２）】
【図３１（３）】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７（１）】
【図３７（２）】
【図３７（３）】
【図３７（４）】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４（１）】
【図４４（２）】
【図４４（３）】
【図４４（４）】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【公開番号】特開２０１３−１２７８２（Ｐ２０１３−１２７８２Ａ）
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願番号】特願２０１２−２２３６３４（Ｐ２０１２−２２３６３４）
【出願日】平成２４年１０月５日（２０１２．１０．５）
【分割の表示】特願２００９−５４７０８０（Ｐ２００９−５４７０８０）の分割
【原出願日】平成２０年１２月１９日（２００８．１２．１９）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願日】平成２４年１０月５日（２０１２．１０．５）
【分割の表示】特願２００９−５４７０８０（Ｐ２００９−５４７０８０）の分割
【原出願日】平成２０年１２月１９日（２００８．１２．１９）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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