【課題】高い電流増幅率と高いアーリー電圧を両立することができ、ＣＭＯＳトランジスタとともに製造する場合でもより少ない製造工程により製造することができる半導体デバイスを提供する。
【解決手段】基板Ｐ１１の表面に形成された第１導電型のベースＰ１４と、ベースの表面に形成された第２導電型のエミッタＮ２３と、ベースの表面においてエミッタと離間して配置され、エミッタから第１の種類のキャリアを受け取るとともに、その第１の種類のキャリアをベースへ注入する、第２導電型のドープ領域Ｎ２４と、ベースを挟んで、エミッタおよびドープ領域の反対側に形成された、第２導電型のコレクタＮ１５とを備える。 （もっと読む）

【課題】半導体ウエハに厚みばらつきがある前提で、コストアップをすることなく高品質の半導体素子を提供すること。
【解決手段】第１導電型の活性層の下に第１導電型の埋込拡散層を有する半導体基板を準備するステップと、活性層と埋込拡散層の総厚を測定し、測定した総厚から前記活性層の厚さを求めるステップと、活性層に、埋込拡散層との間で電流が流れる第１導電型のコレクタ領域をイオン注入によって形成するステップと、活性層に、埋込拡散層との間で電流が流れる第２導電型のベース領域をイオン注入によって形成するステップと、ベース領域内に、ベース領域との間で電流が流れる第１導電型のエミッタ領域をイオン注入によって形成するステップとを備え、ベース領域を形成するステップは、活性層の厚さに応じてイオン加速エネルギーを変化させるステップであることを特徴とする。 （もっと読む）

【課題】ＢｉＣＭＯＳプロセスにより製造される半導体装置において、Ｖ−ＮＰＮトランジスタの製造工程を合理化する。また、そのトランジスタのｈＦＥを大きな値に調整する。
【解決手段】Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７の底部に接触してＮ型ベース幅制御層９が形成されている。Ｎ型ベース幅制御層９が形成されることで、Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７が局所的に浅くなっている。また、Ｐ型ベース領域７は、Ｐ型ウエル領域６の形成工程を用いて形成し、Ｎ型ベース幅制御層９は、Ｎ型ウエル領域８の形成工程を用いて形成することにより、工程合理化を図ることができる。 （もっと読む）

【課題】配管パージ等の作業を行うことなく、電気的特性等に影響を与える残留したＴｅやＳｅのエピタキシャル層中への混入を防止できるトランジスタ用エピタキシャルウェハを提供する。
【解決手段】基板１００と化合物半導体層２００とコンタクト層３００とを有し、コンタクト層３００は、ｎ型不純物としてＴｅ又はＳｅがドーピングされたＩｎ組成比ｘが０．３≦ｘ≦０．６で一定のｎ型ＩｎＧａＡｓ層からなり、ｎ型ＩｎＧａＡｓ層は、ｎ型不純物濃度が１．０×１０¹⁹ｃｍ^-3以上５．０×１０¹⁹ｃｍ^-3以下で、且つ、炭素濃度が１．０×１０¹⁶ｃｍ^-3以上３．０×１０¹⁸ｃｍ^-3以下であり、化合物半導体層２００は、バッファ層４００を備え、バッファ層４００は、アンドープＡｌＡｓ層からなる第１バッファ層４０１と、Ａｌ組成比ｙが０＜ｙ＜１のアンドープＡｌＧａＡｓ層からなる第２バッファ層４０２とからなるものである。 （もっと読む）

【課題】ＧａＡｓ基板からＨＢＴ構造層に伝搬する転位を抑制したトランジスタ素子及びトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】ＧａＡｓ基板２上に高電子移動度トランジスタ構造層３が形成され、高電子移動度トランジスタ構造層３上にヘテロバイポーラトランジスタ構造層４が形成されたトランジスタ素子において、ＧａＡｓ基板２の転位密度が１０，０００／ｃｍ²以上１００，０００／ｃｍ²以下であり、高電子移動度トランジスタ構造層３とヘテロバイポーラトランジスタ構造層４との間に、ＩｎＧａＰからなるエッチングストッパ層１２と、エッチングストッパ層１２上に設けられたＧａＡｓからなる安定化層２１と、を設けたものである。 （もっと読む）

【課題】これまでのＭＯＳＦＥＴと同等の集積性を維持しながら、ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶ／桁より小さな値をもつ半導体素子を提供する。
【解決手段】ＭＯＳＦＥＴと、トンネル接合を有するトンネルバイポーラトランジスタを組み合わせることにより、低電圧であっても、ゲート電位変化に対してドレイン電流が急峻な変化（Ｓ値が６０ｍＶ／桁よりも小さい）を示す半導体素子を構成する。 （もっと読む）

【課題】 立ち上がり電圧低減と高耐圧実現の両立を可能とする構造を提案する。
【解決手段】 ＳｉＣ縦型ダイオードにおいて、カソード電極２１と、ｎ^＋＋カソード層１０と、ｎ^＋＋カソード層上のｎ⁻ドリフト層１１と、一対のｐ^＋領域１２と、ｎ⁻ドリフト層１１とｐ^＋領域１２の間に形成され、且つ一対のｐ^＋領域１２に挟まれたｎ^＋チャネル領域１６と、ｎ^＋＋アノード領域１４と、ｎ^＋＋アノード領域１４とｐ^＋領域１２に形成されたアノード電極２２を備える。 （もっと読む）

【課題】ＭＩＭキャパシタの耐圧低下や耐湿劣化を防ぐことができる半導体装置及びその製造方法を得る。
【解決手段】半導体基板１上にベース電極４を形成する。ベース電極４を覆うようにレジスト膜５を形成する。レジスト膜５をマスクとした等方性エッチングにより、ベース電極４の周辺の半導体基板１を掘り込んでベースメサ溝６を形成する。ベース電極４上に絶縁膜７を形成する。絶縁膜７上に配線電極８を形成する。レジスト膜５の外周とベース電極４の外周との最小幅ｗは、ベースメサ溝６がベース電極４の下に入り込まないような値に設定されている。 （もっと読む）

【課題】結晶欠陥による接合リークを防止しながら、バイポーラトランジスタの面積を縮小し、コレクタ容量の低減によってトランジスタ特性を向上できるようにした半導体装置及びその製造方法を提供する。
【解決手段】活性領域１からＳＴＩ４上にかけて連続して形成したＳｉＧｅ膜は、半導体基板３上ではＳｉＧｅエピ膜６となり、ＳＴＩ４上ではＳｉＧｅポリ膜７となる。半導体基板３とＳＴＩ４の境界はＳｉＧｅ−ＨＢＴ形成工程以前の洗浄工程によって段差１５が生じており、ＳｉＧｅエピ膜６及び半導体基板３には、上記境界を基点とした結晶欠陥が応力によって発生する可能性がある。この境界に第１のＰ型不純物層８及び第２のＰ型不純物層９を設けることで、結晶欠陥をこれらＰ型不純物層８、９に内包し、接合リークの発生を抑制する。 （もっと読む）

【課題】 製造コストを上昇させることなくＳＯＩ構造の高耐圧半導体集積回路装置に組み込むことができるとともに、チップ面積の増大を抑制できるＥＳＤ保護素子を提供する。
【解決手段】
ＥＳＤ保護素子は、埋め込み絶縁膜２上に形成され、素子分離領域１７で囲まれた第１導電型半導体層３、半導体層３に形成された第１導電型第１半導体領域８、第１導電型第１半導体領域８から離間して半導体層３に形成された第２導電型第１半導体領域１６、第２導電型第１半導体領域１６に形成され、それより高不純物濃度の第２導電型第２半導体領域１０、第２導電型第２半導体領域１０に形成された高不純物濃度の第１導電型第２半導体領域９からなる構造を有している。また、第１電極１２および第２電極１３は高耐圧半導体回路に電気的に接続され、第２導電型第１および第２半導体領域１６、１０は電気的にフローティング状態となっている。 （もっと読む）

【課題】ＣＭＯＳ回路側の仕様で不純物領域の深さや濃度が制約を受けるような場合でもｈＦＥの向上を可能とする。
【解決手段】１つのバイポーラトランジスタが、横型の主トランジスタ部と、縦型の補助トランジスタ部とから形成されている。横型の主トランジスタ部は、エミッタ領域３１と、ベース領域１４Ｂの表面側部分とコレクタ側部領域１３Ｂとを電流チャネルとして動作する。縦型の補助トランジスタ部は、エミッタ領域３１と、その底面に接するベース領域１４Ｂの深部側部と、コレクタ深部領域１２Ｂとを電流チャネルとして動作する。 （もっと読む）

【課題】電力破壊を抑制できる半導体装置を提供すること。
【解決手段】ベース領域１２の表面に設定されたベースコンタクト領域１４において、ベース電極１５がベース領域１２に接合されている。ベースコンタクト領域１４の境界部の下方には、エミッタ領域１３と同じ導電型を有するＮ型領域２１がベースコンタクト領域１４を包囲するように形成されている。言い換えれば、ベースコンタクト領域１４の境界部の下方において、Ｐ型のベース領域１２およびＮ型領域２１によりＰＮ型の寄生ダイオードが形成されている。 （もっと読む）

【課題】基板上に位置するＢｉＦＥＴにおいて、ＨＢＴ性能の低下を引起すことなくＦＥＴの製造可能性増大を達成させる。
【解決手段】基板上に位置するＢｉＦＥＴ１００は、基板の上に位置するエミッタ層部分１２２を含み、エミッタ層部分は第１のタイプの半導体を含む。ＨＢＴはエッチストップ層の第１の部分１２６をさらに含み、エッチストップ層の第１の部分はＩｎＧａＰを含む。ＢｉＦＥＴは基板の上に位置するＦＥＴ１０６をさらに含み、ＦＥＴはソース領域およびドレイン領域を含み、エッチストップ層の第２の部分１４６はソース領域およびドレイン領域の下に位置し、エッチストップ層の第２の部分はＩｎＧａＰを含む。ＦＥＴはエッチストップ層の第２の部分の下に直接接して位置する第２のタイプの半導体層をさらに含む。エッチストップ層はＦＥＴの線形性を増大させ、ＨＢＴの電子の流れを低下させない。 （もっと読む）

【課題】低コストで性能向上が可能なＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】ｎ型の半導体基板１の表面から所定の深さに、コレクタ領域を構成するｎ型の不純物領域２６を備える。当該不純物領域２６の上方、かつ半導体基板１に形成されたシャロートレンチ分離１４で挟まれた領域１８にはｐ型のベース領域２０を備える。ベース領域２０には、ｎ型の半導体膜からなるエミッタ電極が接触して設けられている。当該半導体装置は、不純物領域２６がベース領域２０下からシャロートレンチ分離１４下まで延在し、当該シャロートレンチ分離１４を貫通して不純物領域２６に電気的に接続するコンタクトプラグ５２を備える。 （もっと読む）

【課題】 ヘテロ接合バイポーラ・トランジスタ及びその製造方法を提供する。
【解決手段】 ヘテロ接合バイポーラ・トランジスタに関連する、半導体構造体及び半導体の製造方法が提供される。この方法は、同じ配線レベルにある金属導線によって接続される２つのデバイスを形成することを含む。２つのデバイスの第１のものの金属導線は、銅配線構造体上に金属キャップ層を選択的に形成することによって形成される。 （もっと読む）

【課題】バイポーラトランジスタが動作する際に、ベース領域のうちコレクタ側の端部が破壊されることを抑制する。
【解決手段】ベース領域１５０は、ウェル１１０内に形成されている。エミッタ領域１７０はベース領域１５０の中に形成され、ベース領域１５０より浅い。コレクタ領域１４０はウェル１１０内に形成され、ベース領域１５０の外側に位置している。第１埋込領域１８０は、少なくとも一部がベース領域１５０の中に位置しており、ベース領域１５０よりも不純物濃度が高い。そして第１埋込領域１８０は、平面視において、エミッタ領域１７０とコレクタ領域１４０の間に少なくとも一部が位置している。また第１埋込領域１８０は、エミッタ領域１７０の縁のうち少なくとも一辺と重なっており、かつエミッタ領域１７０の全面には重なっていない。 （もっと読む）

【課題】 バイポーラ・トランジスタ構造体、バイポーラ・トランジスタを設計し製造する方法、及びバイポーラ・トランジスタを有する回路を設計する方法を提供する。
【解決手段】 バイポーラ・トランジスタを設計する方法は、バイポーラ・トランジスタの初期設計を選択するステップ（図２５の２４０）と、バイポーラ・トランジスタの初期設計をスケーリングしてバイポーラ・トランジスタの縮小設計を生成するステップ（２４５）と、バイポーラ・トランジスタの縮小設計の応力補償が必要かどうかを、スケーリング後のバイポーラ・トランジスタのエミッタの寸法に基づいて判断するステップ（２５０）と、バイポーラ・トランジスタの縮小設計の応力補償が必要な場合に、縮小設計のトレンチ分離レイアウト・レベルのレイアウトを、縮小設計のエミッタ・レイアウト・レベルのレイアウトに対して調節して（２５５）バイポーラ・トランジスタの応力補償縮小設計を生成するステップ（２６０）と、を含む。 （もっと読む）

【課題】同一基板に形成されるＨＢＴとＦＥＴとの相互影響を低減する。
【解決手段】第１半導体と、第１半導体の上方に形成された第２半導体とを備え、第２半導体は、Ｐ型の伝導型を示す不純物またはＮ型の伝導型を示す第１不純物原子と、第２半導体が第１不純物原子を有する場合のフェルミ準位を、第２半導体が第１不純物原子を有しない場合のフェルミ準位に近づける第２不純物原子とを有する半導体基板を提供する。一例として、当該第２半導体の多数キャリアは電子であり、第２不純物原子は、第１不純物原子を有する第２半導体のフェルミ準位を下降させる。第２半導体は３−５族化合物半導体であり、第２不純物原子が、ベリリウム、ボロン、炭素、マグネシウム、および亜鉛からなる群から選択された少なくとも１つであってもよい。 （もっと読む）

【課題】エミッタ電極の膜厚が均一であり、このために素子特性のばらつきが少ない特性が良好な半導体装置を提供する。
【解決手段】Ｓｉ基板１上のＮ−ｈｉｌｌ層１１と、Ｎ−ｈｉｌｌ層１１を囲む素子分離領域であるシャロートレンチアイソレーション６に開口されたオープン領域２１と、を備えたＨＣＢＴ１００を含む半導体装置において、オープン領域２１上に面方位のないアモルファスＳｉ膜３０，３１を形成する。アモルファスシリコン膜３０、３１を、Ｎ−ｈｉｌｌ層１１がアモルファスシリコン膜３０、３１から露出する厚みにまでエッチングして電極とする。 （もっと読む）

半導体スイッチング素子は、ワイドバンドギャップパワートランジスタと、前記パワートランジスタと並列に接続されたワイドバンドギャップサージ電流トランジスタと、前記サージ電流トランジスタを駆動するように構成された駆動トランジスタを含む。前記半導体スイッチング素子の、オン状態での出力電流のほぼすべては、前記パワートランジスタのドレイン−ソース電圧が第一の電圧範囲内にあるときには、前記パワートランジスタのチャネルを通って流れる。当該第一の電圧範囲は、例えば、通常動作中に期待されるドレイン−ソース電圧に対応し得る。その一方で、前記半導体スイッチング素子は、さらに、オン状態で、前記パワートランジスタのドレイン−ソース電圧が第二の（より高い）電圧範囲内にあるときには、出力電流が、前記サージ電流トランジスタ、および前記パワートランジスタのチャネルの両方を通って流れるように構成される。 （もっと読む）