半導体装置及びその製造方法
【課題】MIMキャパシタの耐圧低下や耐湿劣化を防ぐことができる半導体装置及びその製造方法を得る。
【解決手段】半導体基板1上にベース電極4を形成する。ベース電極4を覆うようにレジスト膜5を形成する。レジスト膜5をマスクとした等方性エッチングにより、ベース電極4の周辺の半導体基板1を掘り込んでベースメサ溝6を形成する。ベース電極4上に絶縁膜7を形成する。絶縁膜7上に配線電極8を形成する。レジスト膜5の外周とベース電極4の外周との最小幅wは、ベースメサ溝6がベース電極4の下に入り込まないような値に設定されている。
【解決手段】半導体基板1上にベース電極4を形成する。ベース電極4を覆うようにレジスト膜5を形成する。レジスト膜5をマスクとした等方性エッチングにより、ベース電極4の周辺の半導体基板1を掘り込んでベースメサ溝6を形成する。ベース電極4上に絶縁膜7を形成する。絶縁膜7上に配線電極8を形成する。レジスト膜5の外周とベース電極4の外周との最小幅wは、ベースメサ溝6がベース電極4の下に入り込まないような値に設定されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、MIMキャパシタを備える半導体装置及びその製造方法に関し、特にMIMキャパシタの耐圧低下や耐湿劣化を防ぐことができる半導体装置及びその製造方法に関する。
【背景技術】
【0002】
半導体基板上に順次形成されたベース電極、絶縁膜、及び配線電極により、MIMキャパシタが構成される(例えば、特許文献1参照)。ヘテロ接合バイポーラトランジスタ(Heterojunction Bipolar Transistor)用のMIMキャパシタの場合、ベース電極の周辺の半導体基板を掘り込んでベースメサ溝が形成される。これにより、トランジスタのベース層とMIMキャパシタが分離されるため、トランジスタからMIMキャパシタにベース電流がリークするのを防ぐことができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開昭62−14453号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ベースメサ溝を形成する際に、エッチング時間が長い異方性エッチングではなく、等方性エッチングが用いられる。このため、ベースメサ溝が前記ベース電極の下に入り込む場合があった。この部分では絶縁膜の膜厚が他の部分よりも薄くなり、MIMキャパシタの耐圧が低下するという問題があった。そして、ベースメサ溝がベース電極に近いため、この部分が導水路となって耐湿性が劣化するという問題もあった。
【0005】
また、実装するためにチップを冶具でピックアップする際に、MIMキャパシタに上方から圧力が印加されると、配線電極が絶縁膜にめり込む場合があった。これにより、特に配線電極の端部においてMIMキャパシタの耐圧が低下するという問題があった。
【0006】
本発明は、上述のような課題を解決するためになされたもので、その目的は、MIMキャパシタの耐圧低下や耐湿劣化を防ぐことができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【0007】
本発明は、半導体基板上にベース電極を形成する工程と、前記ベース電極を覆うようにレジスト膜を形成する工程と、前記レジスト膜をマスクとした等方性エッチングにより、前記ベース電極の周辺の前記半導体基板を掘り込んでベースメサ溝を形成する工程と、前記ベース電極上に絶縁膜を形成する工程と、前記絶縁膜上に配線電極を形成する工程とを備え、前記レジスト膜の外周と前記ベース電極の外周との最小幅は、前記ベースメサ溝が前記ベース電極の下に入り込まないような値に設定されていることを特徴とする半導体装置の製造方法である。
【発明の効果】
【0008】
本発明により、MIMキャパシタの耐圧低下や耐湿劣化を防ぐことができる。
【図面の簡単な説明】
【0009】
【図1】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図2】実施の形態1に係る半導体装置の製造方法を説明するための平面図である。
【図3】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図4】実施の形態1に係る半導体装置の製造方法を説明するための平面図である。
【図5】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図6】実施の形態1に係る半導体装置の製造方法を説明するための平面図である。
【図7】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図8】実施の形態1に係る半導体装置の製造方法を説明するための平面図である。
【図9】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図10】実施の形態1に係る半導体装置の製造方法を説明するための平面図である。
【図11】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図12】実施の形態1に係る半導体装置の製造方法を説明するための平面図である。
【図13】比較例1に係る半導体装置の製造方法を説明するための断面図である。
【図14】比較例1に係る半導体装置の製造方法を説明するための平面図である。
【図15】比較例1に係る半導体装置の製造方法を説明するための断面図である。
【図16】比較例1に係る半導体装置の製造方法を説明するための平面図である。
【図17】比較例1に係る半導体装置の製造方法を説明するための断面図である。
【図18】比較例1に係る半導体装置の製造方法を説明するための平面図である。
【図19】実施の形態2に係る半導体装置を示す断面図である。
【図20】実施の形態2に係る半導体装置を示す平面図である。
【図21】比較例2に係る半導体装置を示す断面図である。
【図22】比較例2に係る半導体装置を示す平面図である。
【図23】実施の形態3に係る半導体装置を示す断面図である。
【図24】実施の形態3に係る半導体装置を示す平面図である。
【図25】実施の形態4に係る半導体装置を示す断面図である。
【図26】実施の形態4に係る半導体装置を示す平面図である。
【発明を実施するための形態】
【0010】
本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【0011】
実施の形態1.
実施の形態1に係る半導体装置の製造方法について図面を参照しながら説明する。図1,3,5,7,9,11は実施の形態1に係る半導体装置の製造方法を説明するための断面図であり、図2,4,6,8,10,12はそのための平面図である。
【0012】
まず、図1及び図2に示すように、GaAsなどからなる半導体基板1上に、開口2aを有するレジスト膜2を形成する。そして、全面に金などのベース電極材料3を蒸着法により形成する。
【0013】
次に、図3及び図4に示すように、レジスト膜2及びその上のベース電極材料3を除去するリフトオフ法により、半導体基板1上にベース電極4を形成する。
【0014】
次に、図5及び図6に示すように、ベース電極4を覆うようにレジスト膜5を形成する。ただし、ベース電極4の外周とレジスト膜5の外周との最小幅wは1μm以上であり、好ましくは4μm以上である。
【0015】
次に、図7及び図8に示すように、レジスト膜5をマスクとした等方性エッチングにより、ベース電極4の周辺の半導体基板1を掘り込んでベースメサ溝6を形成する。等方性エッチングは、酒石酸などを用いたウエットエッチングである。ベースメサ溝6の深さは約200nmである。
【0016】
このようにベースメサ溝6の深さに対して、上記の最小幅wの値が十分に大きく設定されている。従って、等方性エッチングにより半導体基板1がサイドエッチングされても、ベースメサ溝6はベース電極4の下に入り込まない。
【0017】
次に、図9及び図10に示すように、レジスト膜5を除去した後に、ベース電極4上に、SiNなどからなる絶縁膜7をCVD(Chemical Vapor Deposition)法により形成する。さらに、絶縁膜7上に、金などからなる配線電極8を蒸着及びリフトオフ法により形成する。以上の工程により、本実施の形態に係る半導体装置が製造される。
【0018】
本実施の形態の効果について比較例1と比較しながら説明する。図13,15,17は比較例1に係る半導体装置の製造方法を説明するための断面図であり、図14,16,18はそのための平面図である。
【0019】
比較例1では、図13及び図14に示すように、ベース電極4の外周とレジスト膜5の外周との最小幅wは1μmより小さい。このため、図15及び図16に示すように、ベースメサ溝6がベース電極4の下に入り込む場合がある。従って、図17及び図18に示すように、ベースメサ溝6がベース電極4の下に入り込んだ部分で、絶縁膜7の膜厚が他の部分よりも薄くなり、MIMキャパシタの耐圧が低下する。そして、この部分ではベースメサ溝6がベース電極4に近いため、耐湿性が劣化してしまう。
【0020】
一方、本実施の形態では、最小幅wの値が十分に大きく設定されているため、ベースメサ溝6はベース電極4の下に入り込まない。これにより、ベースメサ溝6を形成する際の等方性エッチングにおいて、ベース電極4の下部の半導体基板1が掘り込まれるのを防ぐことができる。従って、MIMキャパシタの耐圧低下や耐湿劣化を防ぐことができる。
【0021】
実施の形態2.
図19は実施の形態2に係る半導体装置を示す断面図であり、図20はその平面図である。半導体基板1上にベース電極4、絶縁膜7、及び配線電極8が順次形成されている。これらのベース電極4、絶縁膜7、及び配線電極8は、MIMキャパシタ9を構成する。ベース電極4の周辺の半導体基板1が掘り込まれて、ベースメサ溝6が形成されている。
【0022】
MIMキャパシタ9の対向する2辺の近傍に、2つのパターン10a,10bが電解メッキ法により形成されている。2つのパターン10a,10bの高さは配線電極8よりも高い。2つのパターン10a,10b同士の間において配線電極8の上方に、固形物質が無い空間が存在する。
【0023】
本実施の形態の効果について比較例2と比較しながら説明する。図21は比較例2に係る半導体装置を示す断面図であり、図22はその平面図である。比較例2では、パターン10a,10bが存在しない。従って、実装するためにチップを冶具でピックアップする際に、MIMキャパシタ9に上方から圧力が印加されると、配線電極8が絶縁膜7にめり込む場合がある。
【0024】
一方、本実施の形態では、2つのパターン10a,10bにより、ピックアップ時の圧力がMIMキャパシタ9に印加されるのを防ぐことができる。従って、MIMキャパシタ9の耐圧低下を防ぐことができる。
【0025】
実施の形態3.
図23は実施の形態3に係る半導体装置を示す断面図であり、図24はその平面図である。本実施の形態では、実施の形態2の2つのパターン10a,10bの代わりに、MIMキャパシタ9の四隅の近傍にそれぞれ4つのパターン11a,11b,11c,11dが配置されている。
【0026】
4つのパターン11a,11b,11c,11dの高さは配線電極8よりも高い。4つのパターン11a,11b,11c,11d同士の間において配線電極8の上方に、固形物質が無い空間が存在する。本実施の形態でも、実施の形態2と同様の効果を得ることができる。
【0027】
実施の形態4.
図25は実施の形態4に係る半導体装置を示す断面図であり、図26はその平面図である。本実施の形態では、実施の形態2の2つのパターン10a,10bの代わりに、配線電極8上にパターン12が電解メッキ法により形成されている。
【0028】
パターン12は、配線電極8の上面の中央部に接し外周部には接していない下部12aと、下部12aよりも横幅が大きい上部12bとを有する。下部12aの周囲において配線電極8と上部12bとの間に、固形物質が無い空間が存在する。
【0029】
これにより、ピックアップ時の圧力がパターン12の上部12bに印加された場合、下部12aを介して配線電極8の中央部に圧力が印加される。従って、配線電極8の外周部の一部のみに圧力が印加されて配線電極8が絶縁膜7にめり込むのを防ぐことができる。従って、MIMキャパシタ9の耐圧低下を防ぐことができる。
【0030】
なお、実施の形態1〜4で説明した各構成部の構成や加工方法などは、同様の効果が得られるのであれば、上記の例に限られない。
【符号の説明】
【0031】
1 半導体基板
4 ベース電極
5 レジスト膜
6 ベースメサ溝
7 絶縁膜
8 配線電極
10a,10b,11a,11b,11c,11d,12 パターン
【技術分野】
【0001】
本発明は、MIMキャパシタを備える半導体装置及びその製造方法に関し、特にMIMキャパシタの耐圧低下や耐湿劣化を防ぐことができる半導体装置及びその製造方法に関する。
【背景技術】
【0002】
半導体基板上に順次形成されたベース電極、絶縁膜、及び配線電極により、MIMキャパシタが構成される(例えば、特許文献1参照)。ヘテロ接合バイポーラトランジスタ(Heterojunction Bipolar Transistor)用のMIMキャパシタの場合、ベース電極の周辺の半導体基板を掘り込んでベースメサ溝が形成される。これにより、トランジスタのベース層とMIMキャパシタが分離されるため、トランジスタからMIMキャパシタにベース電流がリークするのを防ぐことができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開昭62−14453号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ベースメサ溝を形成する際に、エッチング時間が長い異方性エッチングではなく、等方性エッチングが用いられる。このため、ベースメサ溝が前記ベース電極の下に入り込む場合があった。この部分では絶縁膜の膜厚が他の部分よりも薄くなり、MIMキャパシタの耐圧が低下するという問題があった。そして、ベースメサ溝がベース電極に近いため、この部分が導水路となって耐湿性が劣化するという問題もあった。
【0005】
また、実装するためにチップを冶具でピックアップする際に、MIMキャパシタに上方から圧力が印加されると、配線電極が絶縁膜にめり込む場合があった。これにより、特に配線電極の端部においてMIMキャパシタの耐圧が低下するという問題があった。
【0006】
本発明は、上述のような課題を解決するためになされたもので、その目的は、MIMキャパシタの耐圧低下や耐湿劣化を防ぐことができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【0007】
本発明は、半導体基板上にベース電極を形成する工程と、前記ベース電極を覆うようにレジスト膜を形成する工程と、前記レジスト膜をマスクとした等方性エッチングにより、前記ベース電極の周辺の前記半導体基板を掘り込んでベースメサ溝を形成する工程と、前記ベース電極上に絶縁膜を形成する工程と、前記絶縁膜上に配線電極を形成する工程とを備え、前記レジスト膜の外周と前記ベース電極の外周との最小幅は、前記ベースメサ溝が前記ベース電極の下に入り込まないような値に設定されていることを特徴とする半導体装置の製造方法である。
【発明の効果】
【0008】
本発明により、MIMキャパシタの耐圧低下や耐湿劣化を防ぐことができる。
【図面の簡単な説明】
【0009】
【図1】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図2】実施の形態1に係る半導体装置の製造方法を説明するための平面図である。
【図3】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図4】実施の形態1に係る半導体装置の製造方法を説明するための平面図である。
【図5】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図6】実施の形態1に係る半導体装置の製造方法を説明するための平面図である。
【図7】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図8】実施の形態1に係る半導体装置の製造方法を説明するための平面図である。
【図9】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図10】実施の形態1に係る半導体装置の製造方法を説明するための平面図である。
【図11】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図12】実施の形態1に係る半導体装置の製造方法を説明するための平面図である。
【図13】比較例1に係る半導体装置の製造方法を説明するための断面図である。
【図14】比較例1に係る半導体装置の製造方法を説明するための平面図である。
【図15】比較例1に係る半導体装置の製造方法を説明するための断面図である。
【図16】比較例1に係る半導体装置の製造方法を説明するための平面図である。
【図17】比較例1に係る半導体装置の製造方法を説明するための断面図である。
【図18】比較例1に係る半導体装置の製造方法を説明するための平面図である。
【図19】実施の形態2に係る半導体装置を示す断面図である。
【図20】実施の形態2に係る半導体装置を示す平面図である。
【図21】比較例2に係る半導体装置を示す断面図である。
【図22】比較例2に係る半導体装置を示す平面図である。
【図23】実施の形態3に係る半導体装置を示す断面図である。
【図24】実施の形態3に係る半導体装置を示す平面図である。
【図25】実施の形態4に係る半導体装置を示す断面図である。
【図26】実施の形態4に係る半導体装置を示す平面図である。
【発明を実施するための形態】
【0010】
本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【0011】
実施の形態1.
実施の形態1に係る半導体装置の製造方法について図面を参照しながら説明する。図1,3,5,7,9,11は実施の形態1に係る半導体装置の製造方法を説明するための断面図であり、図2,4,6,8,10,12はそのための平面図である。
【0012】
まず、図1及び図2に示すように、GaAsなどからなる半導体基板1上に、開口2aを有するレジスト膜2を形成する。そして、全面に金などのベース電極材料3を蒸着法により形成する。
【0013】
次に、図3及び図4に示すように、レジスト膜2及びその上のベース電極材料3を除去するリフトオフ法により、半導体基板1上にベース電極4を形成する。
【0014】
次に、図5及び図6に示すように、ベース電極4を覆うようにレジスト膜5を形成する。ただし、ベース電極4の外周とレジスト膜5の外周との最小幅wは1μm以上であり、好ましくは4μm以上である。
【0015】
次に、図7及び図8に示すように、レジスト膜5をマスクとした等方性エッチングにより、ベース電極4の周辺の半導体基板1を掘り込んでベースメサ溝6を形成する。等方性エッチングは、酒石酸などを用いたウエットエッチングである。ベースメサ溝6の深さは約200nmである。
【0016】
このようにベースメサ溝6の深さに対して、上記の最小幅wの値が十分に大きく設定されている。従って、等方性エッチングにより半導体基板1がサイドエッチングされても、ベースメサ溝6はベース電極4の下に入り込まない。
【0017】
次に、図9及び図10に示すように、レジスト膜5を除去した後に、ベース電極4上に、SiNなどからなる絶縁膜7をCVD(Chemical Vapor Deposition)法により形成する。さらに、絶縁膜7上に、金などからなる配線電極8を蒸着及びリフトオフ法により形成する。以上の工程により、本実施の形態に係る半導体装置が製造される。
【0018】
本実施の形態の効果について比較例1と比較しながら説明する。図13,15,17は比較例1に係る半導体装置の製造方法を説明するための断面図であり、図14,16,18はそのための平面図である。
【0019】
比較例1では、図13及び図14に示すように、ベース電極4の外周とレジスト膜5の外周との最小幅wは1μmより小さい。このため、図15及び図16に示すように、ベースメサ溝6がベース電極4の下に入り込む場合がある。従って、図17及び図18に示すように、ベースメサ溝6がベース電極4の下に入り込んだ部分で、絶縁膜7の膜厚が他の部分よりも薄くなり、MIMキャパシタの耐圧が低下する。そして、この部分ではベースメサ溝6がベース電極4に近いため、耐湿性が劣化してしまう。
【0020】
一方、本実施の形態では、最小幅wの値が十分に大きく設定されているため、ベースメサ溝6はベース電極4の下に入り込まない。これにより、ベースメサ溝6を形成する際の等方性エッチングにおいて、ベース電極4の下部の半導体基板1が掘り込まれるのを防ぐことができる。従って、MIMキャパシタの耐圧低下や耐湿劣化を防ぐことができる。
【0021】
実施の形態2.
図19は実施の形態2に係る半導体装置を示す断面図であり、図20はその平面図である。半導体基板1上にベース電極4、絶縁膜7、及び配線電極8が順次形成されている。これらのベース電極4、絶縁膜7、及び配線電極8は、MIMキャパシタ9を構成する。ベース電極4の周辺の半導体基板1が掘り込まれて、ベースメサ溝6が形成されている。
【0022】
MIMキャパシタ9の対向する2辺の近傍に、2つのパターン10a,10bが電解メッキ法により形成されている。2つのパターン10a,10bの高さは配線電極8よりも高い。2つのパターン10a,10b同士の間において配線電極8の上方に、固形物質が無い空間が存在する。
【0023】
本実施の形態の効果について比較例2と比較しながら説明する。図21は比較例2に係る半導体装置を示す断面図であり、図22はその平面図である。比較例2では、パターン10a,10bが存在しない。従って、実装するためにチップを冶具でピックアップする際に、MIMキャパシタ9に上方から圧力が印加されると、配線電極8が絶縁膜7にめり込む場合がある。
【0024】
一方、本実施の形態では、2つのパターン10a,10bにより、ピックアップ時の圧力がMIMキャパシタ9に印加されるのを防ぐことができる。従って、MIMキャパシタ9の耐圧低下を防ぐことができる。
【0025】
実施の形態3.
図23は実施の形態3に係る半導体装置を示す断面図であり、図24はその平面図である。本実施の形態では、実施の形態2の2つのパターン10a,10bの代わりに、MIMキャパシタ9の四隅の近傍にそれぞれ4つのパターン11a,11b,11c,11dが配置されている。
【0026】
4つのパターン11a,11b,11c,11dの高さは配線電極8よりも高い。4つのパターン11a,11b,11c,11d同士の間において配線電極8の上方に、固形物質が無い空間が存在する。本実施の形態でも、実施の形態2と同様の効果を得ることができる。
【0027】
実施の形態4.
図25は実施の形態4に係る半導体装置を示す断面図であり、図26はその平面図である。本実施の形態では、実施の形態2の2つのパターン10a,10bの代わりに、配線電極8上にパターン12が電解メッキ法により形成されている。
【0028】
パターン12は、配線電極8の上面の中央部に接し外周部には接していない下部12aと、下部12aよりも横幅が大きい上部12bとを有する。下部12aの周囲において配線電極8と上部12bとの間に、固形物質が無い空間が存在する。
【0029】
これにより、ピックアップ時の圧力がパターン12の上部12bに印加された場合、下部12aを介して配線電極8の中央部に圧力が印加される。従って、配線電極8の外周部の一部のみに圧力が印加されて配線電極8が絶縁膜7にめり込むのを防ぐことができる。従って、MIMキャパシタ9の耐圧低下を防ぐことができる。
【0030】
なお、実施の形態1〜4で説明した各構成部の構成や加工方法などは、同様の効果が得られるのであれば、上記の例に限られない。
【符号の説明】
【0031】
1 半導体基板
4 ベース電極
5 レジスト膜
6 ベースメサ溝
7 絶縁膜
8 配線電極
10a,10b,11a,11b,11c,11d,12 パターン
【特許請求の範囲】
【請求項1】
半導体基板上にベース電極を形成する工程と、
前記ベース電極を覆うようにレジスト膜を形成する工程と、
前記レジスト膜をマスクとした等方性エッチングにより、前記ベース電極の周辺の前記半導体基板を掘り込んでベースメサ溝を形成する工程と、
前記ベース電極上に絶縁膜を形成する工程と、
前記絶縁膜上に配線電極を形成する工程とを備え、
前記レジスト膜の外周と前記ベース電極の外周との最小幅は、前記ベースメサ溝が前記ベース電極の下に入り込まないような値に設定されていることを特徴とする半導体装置の製造方法。
【請求項2】
前記最小幅は4μm以上であることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
半導体基板と、
前記半導体基板上に順次形成されたベース電極、絶縁膜、及び配線電極を有するMIMキャパシタと、
前記MIMキャパシタの対向する2辺の近傍にそれぞれ配置された2つのパターンとを備え、
前記2つのパターンの高さは前記配線電極よりも高く、
前記2つのパターン同士の間において前記配線電極の上方に空間が存在することを特徴とする半導体装置。
【請求項4】
半導体基板と、
前記半導体基板上に順次形成されたベース電極、絶縁膜、及び配線電極を有するMIMキャパシタと、
前記MIMキャパシタの四隅の近傍にそれぞれ配置された4つのパターンとを備え、
前記4つのパターンの高さは前記配線電極よりも高く、
前記4つのパターン同士の間において前記配線電極の上方に空間が存在することを特徴とする半導体装置。
【請求項5】
半導体基板と、
前記半導体基板上に順次形成されたベース電極、絶縁膜、及び配線電極を有するMIMキャパシタと、
前記配線電極上に形成されたパターンとを備え、
前記パターンは、前記配線電極の上面の中央部に接し外周部には接していない下部と、前記下部よりも大きい上部とを有し、
前記下部の周囲において前記配線電極と前記上部との間に空間が存在することを特徴とする半導体装置。
【請求項1】
半導体基板上にベース電極を形成する工程と、
前記ベース電極を覆うようにレジスト膜を形成する工程と、
前記レジスト膜をマスクとした等方性エッチングにより、前記ベース電極の周辺の前記半導体基板を掘り込んでベースメサ溝を形成する工程と、
前記ベース電極上に絶縁膜を形成する工程と、
前記絶縁膜上に配線電極を形成する工程とを備え、
前記レジスト膜の外周と前記ベース電極の外周との最小幅は、前記ベースメサ溝が前記ベース電極の下に入り込まないような値に設定されていることを特徴とする半導体装置の製造方法。
【請求項2】
前記最小幅は4μm以上であることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
半導体基板と、
前記半導体基板上に順次形成されたベース電極、絶縁膜、及び配線電極を有するMIMキャパシタと、
前記MIMキャパシタの対向する2辺の近傍にそれぞれ配置された2つのパターンとを備え、
前記2つのパターンの高さは前記配線電極よりも高く、
前記2つのパターン同士の間において前記配線電極の上方に空間が存在することを特徴とする半導体装置。
【請求項4】
半導体基板と、
前記半導体基板上に順次形成されたベース電極、絶縁膜、及び配線電極を有するMIMキャパシタと、
前記MIMキャパシタの四隅の近傍にそれぞれ配置された4つのパターンとを備え、
前記4つのパターンの高さは前記配線電極よりも高く、
前記4つのパターン同士の間において前記配線電極の上方に空間が存在することを特徴とする半導体装置。
【請求項5】
半導体基板と、
前記半導体基板上に順次形成されたベース電極、絶縁膜、及び配線電極を有するMIMキャパシタと、
前記配線電極上に形成されたパターンとを備え、
前記パターンは、前記配線電極の上面の中央部に接し外周部には接していない下部と、前記下部よりも大きい上部とを有し、
前記下部の周囲において前記配線電極と前記上部との間に空間が存在することを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【公開番号】特開2011−204707(P2011−204707A)
【公開日】平成23年10月13日(2011.10.13)
【国際特許分類】
【出願番号】特願2010−67549(P2010−67549)
【出願日】平成22年3月24日(2010.3.24)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成23年10月13日(2011.10.13)
【国際特許分類】
【出願日】平成22年3月24日(2010.3.24)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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