【課題】半導体装置の熱抵抗を低減すること、および小型化できる技術を提供する。
【解決手段】複数の単位トランジスタＱを有する半導体装置であって、半導体装置は、単位トランジスタＱを第１の個数（７個）有するトランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆと、単位トランジスタＱを第２の個数（４個）有するトランジスタ形成領域３ｃ、３ｄとを有し、トランジスタ形成領域３ｃ、３ｄは、トランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆの間に配置され、第１の個数は、第２の個数よりも多い。そして、単位トランジスタは、コレクタ層と、ベース層と、エミッタ層とを備えており、エミッタ層上には、エミッタ層と電気的に接続されたエミッタメサ層が形成され、このエミッタメサ層上に、エミッタ層と電気的に接続されたバラスト抵抗層が形成されている。 （もっと読む）

【課題】電源制御装置システム（２５）の動作中に、システム（２５）の動作を抑止する方法を提供する。
【解決手段】例えば、負荷（６３）にシステム（２５）の動作を抑止する条件を検出した場合、抑止トランジスタ（３５）をオンにし、出力（４８）を低に引き下げ、キャパシタ（４９）を放電させる。キャパシタ（４９）が初期電圧値より低い値まで放電されると、検出器４０は、トランジスタ（４４）をオンにし、装置（１２）のトランジスタ（１５）をオフにする。その結果、システム（２５）は、出力（２１）から供給される第２出力電流の供給を抑止し、第２出力電流よりはるかに小さい第１出力電流のみを出力（１９）から供給する。制御装置（５１）が動作しないため、システム（２５）から負荷（６３）への電圧供給が停止される。 （もっと読む）

【課題】ＭＩＭキャパシタの耐圧低下や耐湿劣化を防ぐことができる半導体装置及びその製造方法を得る。
【解決手段】半導体基板１上にベース電極４を形成する。ベース電極４を覆うようにレジスト膜５を形成する。レジスト膜５をマスクとした等方性エッチングにより、ベース電極４の周辺の半導体基板１を掘り込んでベースメサ溝６を形成する。ベース電極４上に絶縁膜７を形成する。絶縁膜７上に配線電極８を形成する。レジスト膜５の外周とベース電極４の外周との最小幅ｗは、ベースメサ溝６がベース電極４の下に入り込まないような値に設定されている。 （もっと読む）

【課題】回路面積を増加させることなく、動作状態のトランジスタからの発熱を抑制することによって、小型化及び低コスト化を図ることができる高周波増幅器を提供する。
【解決手段】複数の単位トランジスタ３が並列に接続されたトランジスタ列からなり、高周波を増幅する増幅素子と、トランジスタ列の隣り合った単位トランジスタ３のフィンガ間にそれぞれ形成された出力整合回路の回路素子２とを備える。 （もっと読む）

【課題】従来の半導体装置では、容量素子の誘電体膜の膜厚がフォトレジストの剥離の際に一部除去され、その容量値がばらつき、耐圧特性が劣化するという問題があった。
【解決手段】本発明の半導体装置では、容量素子１の下部電極８上面に誘電体膜としてのシリコン窒化膜１２が形成され、シリコン窒化膜１２上面に上部電極１５が形成される。上部電極１５は、シリコン窒化膜１２を保護する多結晶シリコン膜１３とシリコン膜１４の積層構造から成る。この構造により、フォトレジストの剥離の際等にシリコン窒化膜１２の一部が除去され、容量素子１の容量値がばらつきや耐圧劣化が防止される。 （もっと読む）

【課題】環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮する。
【解決手段】半導体装置１は、還流ダイオードＤと、還流ダイオードＤに対し並列に接続され、且つ、キャパシタＣと抵抗Ｒを有する半導体スナバ２を備え、環流ダイオードＤの遮断状態における静電容量に対するキャパシタＣの静電容量の比が０．１以上になっている。このような構成によれば、振動現象の収束効果が高くなるように半導体スナバ２を構成するキャパシタＣの静電容量が設定されているので、環流ダイオードＤの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮することができる。 （もっと読む）

【課題】光信号により起動制御が可能な電源回路及び光受信回路を提供する。
【解決手段】半導体基板の上に設けられ、光信号を電気信号に変換する起動回路と、前記半導体基板の上に設けられ、電源投入時に非起動状態であるバイアス回路と、を備え、前記起動回路は、ｐ型半導体領域と、前記ｐ型半導体領域と接して設けられたｎ型半導体領域と、を有し、前記ｐ型半導体領域は、前記バイアス回路と電気的に接続され、前記ｎ型半導体領域は、前記バイアス回路の電源と電気的に接続され、前記バイアス回路は、前記起動回路を流れる電流により起動状態となることを特徴とする電源回路が提供される。 （もっと読む）

【課題】高周波信号が伝送される系に接続した場合でも、高周波信号の歪が少ない過電圧保護回路を提供する。
【解決手段】端子ＶＤＤと、ＮＰＮトランジスタＴｒ１のベース端子との間に接続されたダイオードＤ１と、ＮＰＮトランジスタＴｒ１のベース端子と、ＮＰＮトランジスタＴｒ１のエミッタ端子との間に接続されたキャパシタＣ１とを有し、ダイオードＤ１は、規定の電圧以上の電圧が印加されると、トリガ電流信号を発生し、ＮＰＮトランジスタＴｒ１は、前記トリガ電流信号により、コレクタ−エミッタ端子間に第１の電流を流す。 （もっと読む）

【課題】小型の過電圧保護素子を提供する。
【解決手段】サブコレクタ領域１３にオーミックコンタクトを有する電極３と、サブコレクタ領域１３上に形成され、第１導電性に対して反対の導電性である第２導電性を有するアノード領域４と、アノード領域４にオーミックコンタクトを有するアノード電極１８と、アノード領域４と分離されて形成され、前記第２導電性を有するベースメサ領域５と、ベースメサ領域５上に形成され、前記第１導電性を有するエミッタメサ領域７と、エミッタメサ領域７と分離されて形成され、前記第１導電性を有するエミッタメサ領域８と、エミッタメサ領域８にオーミックコンタクトを有するエミッタ電極１０と、エミッタメサ領域７にオーミックコンタクトを有するエミッタ電極９と、電極３とエミッタ電極１０とを接続する配線１６と、アノード電極１８とエミッタ電極とを接続する配線１７とを備え、配線１６と配線１７とを出力端子とする。 （もっと読む）

【課題】複合高電圧素子工程を用いたポリエミッタ型バイポーラトランジスタ及びその製造方法、ＢＣＤ（複合高圧）素子及びその製造方法を提供する。
【解決手段】実施の形態に係るポリエミッタ型バイポーラトランジスタは、半導体基板１００の上側の一部に形成された埋込層１１０と、上記半導体基板の上に形成されたエピ層１２０と、上記エピ層に形成され、上記埋込層と連結されるコレクタ領域１３０と、上記エピ層の上側の一部に形成されたベース領域１４０と、上記ベース領域の基板の表面に形成され、ポリシリコン材質からなるポリエミッタ領域１７０と、を含む。実施の形態に係るＢＣＤ素子は、ポリシリコン材質からなるポリエミッタ領域を含むポリエミッタ型バイポーラトランジスタを含み、上記バイポーラトランジスタと同一な単一ウエハ上に形成されたＣＭＯＳとＤＭＯＳのうちの１つ以上のＭＯＳを含む。 （もっと読む）

【課題】部品点数の削減及び実装面積を小さくすることができる半導体装置及び半導体集積装置を提供する。
【解決手段】トランジスタＱ１に形成されたコレクタ電極は、リードフレームによりコレクタ端子Ｔｃに直接接続してあり、エミッタ電極は、ボンディングワイヤによりエミッタ端子Ｔｅに直接接続してある。また、トランジスタＱ１のベース電極には、抵抗素子Ｒ１を介して接続された第１ベース端子Ｔｂ１と、ベース電極に直接接続した第２ベース端子Ｔｂ２とを備えている。また、トランジスタＱ１のベース電極とエミッタ電極との間には抵抗素子Ｒ２を接続してある。トランジスタ装置１０は、外部との接続用の端子を４つ備える４端子構造を有する。 （もっと読む）

【課題】静電気印加時には、高速にトリガし、通常使用時には、ラッチアップが起きにくいサイリスタ型の保護回路を提供する。
【解決手段】第１の端子と第２の端子との間に、一端が第２の端子に接続された容量素子と、半導体基板上に設けられたサイリスタであって、上記第１の端子に接続されたアノードと、上記第２の端子に接続された第１カソードと、アノードと第１カソードとの間に配置され上記容量素子の他端に接続された第２カソードと、を備えたマルチカソードサイリスタと、を用いることにより、アノードと第２カソード間で開始したサイリスタ動作がアノードと第１カソード間のサイリスタ動作を誘起するようにした。 （もっと読む）

【課題】複数の回路を搭載する場合において、回路間のノイズ伝播などの誤動作を抑制することが可能な半導体装置を提供すること。
【解決手段】支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられ第１回路を有する第１半導体層と、前記絶縁層上に設けられ、前記第１半導体層と絶縁され、第２回路を有する第２半導体層と、前記絶縁層上のうち前記第１半導体層と前記第２半導体層との間に設けられ、前記第１半導体層及び前記第２半導体層とそれぞれ絶縁され、電気的に接地された容量領域を有する分離層とを備える。 （もっと読む）

【課題】高い信頼性を持つ車載用高耐圧のバイポ−ラ型半導体装置を提供する。
【解決手段】面方位（１１１）オフアングル ３〜４°の支持基板上に活性領域をエピタキシャル成長させたエピ基板を用いて形成した高耐圧バイポ−ラ型半導体装置（以下、高耐圧ＢＩＰ−ＩＣ）において、コンタクト孔底部および、接合分離層上面を除き、高耐圧ＢＩＰ−ＩＣ表面を減圧熱分解ＣＶＤ法により形成した薄い窒化シリコン膜（下層）と薄い酸化膜シリコン（上層）の積層膜で被覆することにより、保護膜として用いるプラズマＣＶＤによる窒化シリコン膜（以下、プラズマ窒化シリコン膜）中の水素に起因したフィ−ルド部の寄生ＭＯＳのしきい値：フィ−ルドＶｔの低下を抑止し回路誤動作の防止するとともに、前記薄い窒化シリコン膜と薄い酸化膜シリコンの積層膜をコンデンサ膜の一部として用いることによりコンデンサの信頼性を向上せしめる。 （もっと読む）

【課題】バイポーラおよびＭＯＳ、受動素子を含む集積回路の製造方法において、ＭＯＳ、受動素子を絶縁膜で覆った後に、バイポーラのベース以降の工程を行うことを特徴とする半導体装置を提供する。
【解決手段】基板にバイポーラ・トランジスタの能動領域及びＭＯＳ素子の能動領域４１を形成し、能動領域の周りに水平面において絶縁領域８１を形成し、ＭＯＳ素子の能動領域上にＭＯＳゲート領域１１１、１１２を形成し、ＭＯＳゲート領域及びトランジスタの能動領域４１上に絶縁材料層１４１を形成し、絶縁層１４１の残りの部分がバイポーラ・トランジスタの能動領域を部分的に覆うように、絶縁層１４１に開口１４３を形成することにより、トランジスタの能動領域内にベース領域を画定する。絶縁層１４１は、ＭＯＳゲート領域上に残り、後続の製造工程の間ＭＯＳゲート領域を密閉及び保護する。 （もっと読む）

【課題】 直流電圧を遮断して突入電流を流し、電流・電圧回路を形成して、高周波接続容量回路を構成し、完全なスイッチ機能を計り電力供給する高周波半導体を提供する。
【解決手段】バイアス抵抗Ｒ１，Ｒ２を接続しトランジスタ縦続接続ＵＪＴゲート回路を側路接続したトランジスタ縦続接続サイリスタ素子の接続容量が直流電圧を遮断し、順方向漏れ電流を流して電界を形成すると、突入電流がゲート電極Ｇの接合面に電位の溝をつくりゲート漏れ電流を流し、接続容量回路を構成して接続容量に応じて直流電力を供給する高周波半導体素子を得る。 （もっと読む）

【課題】
本発明は、低温下で結晶性の良好な単結晶および多結晶を提供することを目的とする。また、本発明は、固相成長法を用い、信頼性の高い半導体装置を提供することを目的とする。
【解決手段】
本発明では、非晶質半導体薄膜を基板あるいは絶縁膜上に堆積するにあたり、特に、その膜を構成する主元素からなる非晶質膜の平均原子間隔分布が、単結晶の平均原子間隔分布にほぼ一致するように形成し、これに再結晶化エネルギーを付与し固相成長を行い単結晶半導体薄膜３を形成する。 （もっと読む）

【課題】 従来の電圧制御型水晶発振回路では、ＶＤＤと入力端子との間に保護ダイオードがあるため特性上問題があり、これを削除することが考えられるが、その場合ＥＳＤに対して弱くなるため、保護ダイオードの役割を担う代替手段が課題となる。
【解決手段】本発明は、素子分離領域に囲まれ形成された第１のＮ型領域と、素子分離領域下の第１の高濃度Ｐ型領域と、第１のＮ型領域に接しＰＮ接合を形成する第１のＰ型領域と、素子分離領域を挟んで第１のＮ型領域と対向した位置に形成された第２のＮ型領域とを有し、第１のＰ型領域を接地電位、第１のＮ型領域を制御電圧に接続することで発振回路の可変容量素子を構成し、第２のＮ型領域を接地電位に接続することにより、第１のＮ型領域・第１の濃度Ｐ型領域・第２のＮ型領域とでＥＳＤ保護素子としてのスナップバックトランジスタを構成する。 （もっと読む）

【課題】 ＣＭＯＳ集積回路（ＩＣ）のための静電放電（ＥＳＤ）保護デバイスとして用いるのに適した電流制御シリコン・オン・インシュレータ（ＳＯＩ）デバイスを提供すること。
【解決手段】 垂直型シリコン制御整流器（ＳＣＲ）、垂直型バイポーラ・トランジスタ、垂直型キャパシタ、抵抗器及び／又は垂直型ピンチ抵抗器のようなデバイスを有するシリコン・オン・インシュレータ（ＳＯＩ）集積回路（ＩＣ）チップ、及びそれらのデバイスを作製する方法である。デバイスは、ＳＯＩ表面層及び絶縁体層を通って基板に達するシード孔内に形成される。例えばＮ−型埋め込み拡散部が、基板内のシード孔を通って形成される。ドープされたエピタキシャル層が、埋め込み拡散部上に形成され、このドープされたエピタキシャル層は、例えばＰ−型層及びＮ−型層などの多数のドープ層を含むことができる。ドープされたエピタキシャル層上に、例えばＰ−型のポリシリコンを形成することができる。コンタクト・ライナ内に、埋め込み拡散部へのコンタクトが形成される。 （もっと読む）

【課題】同一半導体基板上にフォトダイオードとトランジスタとを混載した半導体装置の動作速度の更なる高速化と、フォトダイオードにおけるパルスの応答遅延の改善を図る。
【解決手段】第一導電型の半導体基板と、この半導体基板上に形成された第一導電型のエピタキシャル層と、第一導電型のエピタキシャル層上に形成された第二導電型のエピタキシャル層と、第一導電型のエピタキシャル層内に形成された第二導電型のコレクタ領域を有するトランジスタと、第一導電型のエピタキシャル層上に第二導電型の半導体領域を形成してなるフォトダイオードとを有する半導体装置において、コレクタ領域の下方における半導体基板表面の不純物濃度を、コレクタ領域と第一導電型のエピタキシャル層との接合により生じる空乏層の下端が半導体基板に達する不純物濃度とし、フォトダイオードの下方における半導体基板に、トラップ準位を形成した。 （もっと読む）