半導体デバイスおよびその製造方法
【課題】ＣＭＯＳ回路側の仕様で不純物領域の深さや濃度が制約を受けるような場合でもｈＦＥの向上を可能とする。
【解決手段】１つのバイポーラトランジスタが、横型の主トランジスタ部と、縦型の補助トランジスタ部とから形成されている。横型の主トランジスタ部は、エミッタ領域３１と、ベース領域１４Ｂの表面側部分とコレクタ側部領域１３Ｂとを電流チャネルとして動作する。縦型の補助トランジスタ部は、エミッタ領域３１と、その底面に接するベース領域１４Ｂの深部側部と、コレクタ深部領域１２Ｂとを電流チャネルとして動作する。
【解決手段】１つのバイポーラトランジスタが、横型の主トランジスタ部と、縦型の補助トランジスタ部とから形成されている。横型の主トランジスタ部は、エミッタ領域３１と、ベース領域１４Ｂの表面側部分とコレクタ側部領域１３Ｂとを電流チャネルとして動作する。縦型の補助トランジスタ部は、エミッタ領域３１と、その底面に接するベース領域１４Ｂの深部側部と、コレクタ深部領域１２Ｂとを電流チャネルとして動作する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に、基板深部側から、コレクタ領域、ベース領域、エミッタ領域が順に形成されているバイポーラトランジスタを有する半導体デバイスと、その製造方法とに関する。
【背景技術】
【０００２】
相補絶縁ゲートトランジスタ（いわゆるＣＭＯＳ）を利用したアナログ回路の実現が進んでいる。
ところが、ノイズ、電源電圧、温度に対する安定性を確保したい回路ではＭＯＳＦＥＴでは十分な安定性が達成できない。このため、高い信頼性を要求する特定の回路では、バイポーラトランジスタが用いられる。
【０００３】
そのような高い信頼性を要求する回路が半導体集積回路の一部である場合、ＣＭＯＳ回路のウェル構造と共通なウェル構造を用いてコスト増加を抑えてバイポーラトランジスタ回路をＣＭＯＳ回路と集積化する。
【０００４】
このようなＣＭＯＳ回路と一体形成される横型（ラテラル型）バイポーラトランジスタが例えば特許文献１および２に、縦型バイポーラトランジスタが例えば特許文献３に開示されている。
また、横型バイポーラトランジスタの駆動能力を向上させる技術が例えば特許文献４に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０２−２９４０６３号公報
【特許文献２】特開平０６−１７７３３４号公報
【特許文献３】特開２００５−２３６０８４号公報
【特許文献４】特開２００１−２３０３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えばＣＭＯＳのウェル構造と共通する構造のウェルを用いて形成するなど、トランジスタ構造に制約が課せられる場合、十分な性能のバイポーラトランジスタが得られない。
【０００７】
バイポーラトランジスタの増幅能力を示す代表的な指標として電流増幅率ｈＦＥが知られる。
半導体デバイスの微細化に伴って、チャネル濃度を規定するベース領域のウェル濃度が高くなる傾向にある。ベース領域の単位面積当たりの不純物量（イオン注入の場合は、そのドーズ量）が高くなると、詳細は後述するが電流増幅率ｈＦＥは下がる方向となる。このため、バイポーラトランジスタの増幅能力も低下する。
【０００８】
横型（ラテラル型）バイポーラトランジスタでは、ベース距離（平面視のエミッタとコレクタの領域間距離）で電流増幅率ｈＦＥを規定できる。
ところが、例えばＣＭＯＳ回路側の仕様にベース濃度が制約を受ける場合などにおいては、ベース距離を短くするだけでは、耐圧その他の特性を維持しながら電流増幅率ｈＦＥを高くすることに限界がある。
また、縦型バイポーラトランジスタは、さらにウェル深さ等が制約されるため、深さ方向のベース距離（基板表面側のエミッタと基板深部側のコレクタとの領域間距離）を自由に設定できず、電流増幅率ｈＦＥを高くすることは更に困難である。
【０００９】
前記特許文献４に記載の横型バイポーラトランジスタは、２重ウェルの基板深部側の外側ウェル領域にコレクタ電位を与えることにより、電流増幅率ｈＦＥを増加させるトランジスタ構造を開示する。
【００１０】
しかしながら、この構造では、コレクタ電位を基板深部側から与えるウェル電極がトランジスタ部の外側に位置し、このウェル電極とコレクタ電極を上層の配線等で接続する構成をとっている。
そのため、横型バイポーラトランジスタにコレクタ電極から与えられる電位より、縦型動作のために実際の実効的なトランジスタ部の下方のウェル部分に与えられる電位が構造上かなり低くなり、このことがｈＦＥ増大の制約事項になる可能性が高い。
【００１１】
本発明は、例えばＣＭＯＳ回路側の仕様で不純物領域の深さや濃度が制約を受けるような場合でも、電流増幅率ｈＦＥ等の増幅性能を向上できるバイポーラトランジスタを有する半導体デバイスを提供するものである。
【課題を解決するための手段】
【００１２】
本発明に関わる半導体デバイスは、第１導電型の半導体基板と、第１導電型のベース領域と、第２導電型のエミッタ領域と、第２導電型のコレクタ深部領域およびコレクタ側部領域とを有する。
前記ベース領域は、半導体基板内の表面側部に形成されている。
【００１３】
前記コレクタ深部領域は、前記ベース領域の基板深部側に形成されている。
前記エミッタ領域は、前記ベース領域の基板表面側の内部にベース領域より浅く形成されている。
前記コレクタ側部領域は、前記ベース領域の表面側部分を介して前記エミッタ領域と近接し、前記コレクタ深部領域に接続されている。
【００１４】
また、本発明では、１つのバイポーラトランジスタが、横型の主トランジスタ部と、縦型の補助トランジスタ部とから形成されている。
横型の主トランジスタ部は、前記エミッタ領域と、前記ベース領域の前記表面側部分と、前記コレクタ側部領域とを電流チャネルとして動作する。
前記縦型の補助トランジスタ部は、前記エミッタ領域と、エミッタ領域の底面に接する前記ベース領域の深部側部と、前記コレクタ深部領域とを電流チャネルとして動作する。
【００１５】
上記構成によれば、コレクタ側部領域が、ベース領域の側面に接し、ベース領域の表面側部分を介してエミッタ領域と近接している。そのため、このコレクタ側部領域、ベース領域の表面側部分、エミッタ領域によって横型の主トランジスタ部が形成されている。この主トランジスタ部は、バイポーラトランジスタ内で動作電流を主に流す部分として機能する。
【００１６】
一方、縦方向（深さ方向）の構造においては、エミッタ領域の底面から、エミッタ領域より深い個所のベース領域部分（深部側部）を介してコレクタ深部領域が配置されている。このため、この３つの領域や領域部分によって縦型の補助トランジスタ部が形成されている。
この縦型のトランジスタ部は、ベース領域の深さや濃度が制約を受けやすいため、補助的に動作する。つまり、縦型トランジスタ部におけるエミッタ領域からコレクタ深部領域までの深さ方向の距離（深部ベース幅）は、パターン設計で制御できず、ウェル構造に依存するため、それ単独では所望の電流増幅率が得にくい。但し、本発明では、横型のトランジスタ部と同時に動作する補助トランジスタとして機能する。つまり、横型の主トランジスタ部の動作で基板深部側にそれて本来なら基板に消失されてしまうようなキャリアを、動作電流の一部として有効に捕獲して全体の電流増幅率を高める機能が、縦型の補助トランジスタにある。
【発明の効果】
【００１７】
本発明によれば、例えばＣＭＯＳ回路側の仕様で不純物領域の深さや濃度が制約を受けるような場合でも、電流増幅率ｈＦＥ等の増幅性能を向上できるバイポーラトランジスタを有する半導体デバイスを提供することができる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態に関わる半導体デバイスの概略的な断面図である。
【図２】図１におけるバイポーラトランジスタのより詳細な断面構造図と平面図である。
【図３】側部ベース幅ＷＢＬを変化させたときのｈＦＥ-Ｉｃ特性を示すグラフである。
【図４】第１の実施形態に関わる半導体デバイスの製造途中の断面図である。
【図５】第２の実施形態に関わる半導体デバイスにおいて、バイポーラトランジスタ部分の断面図と平面図である。
【図６】側部ベース幅ＷＢＬと電流増幅率ｈＦＥの関係をまとめて示す図表である。
【図７】第２の実施形態に関わる半導体デバイスの製造途中の断面図である。
【図８】第３の実施形態に関わる半導体デバイスにおいて、バイポーラトランジスタ部分の断面図である。
【図９】第３の実施形態に関わる半導体デバイスの製造途中の断面図である。
【図１０】第１〜第３の実施形態においてＣＭＯＳ構造を利用して形成可能な接合型の第１バラクタの構造図である。
【図１１】第１〜第３の実施形態においてＣＭＯＳ構造を利用して形成可能なＭＯＳ型の第２バラクタの構造図である。
【図１２】第１〜第３の実施形態においてＣＭＯＳ構造を利用して形成可能な第３バラクタの構造図である。
【図１３】第３バラクタ構造の等価回路図である。
【図１４】第１〜第３の実施形態においてＣＭＯＳ構造を利用して形成可能な第４バラクタの構造図である。
【図１５】第４バラクタ構造の等価回路図である。
【図１６】第１〜第３の実施形態においてＣＭＯＳ構造を利用して形成可能な第５バラクタの構造図である。
【図１７】第５バラクタ構造の等価回路図である。
【発明を実施するための形態】
【００１９】
本発明の実施形態を、図面を参照して、以下の順で説明する。
１．第１の実施の形態：横型の主トランジスタ部のベース上に素子分離絶縁膜が存在する場合の実施形態である。
２．第２の実施の形態：横型の主トランジスタ部のベース上にシリサイドブロックが存在する場合の実施形態である。
３．第３の実施の形態：横型の主トランジスタ部のベース上にゲート電極体が存在する場合の実施形態である。
４．ＣＭＯＳ部に形成可能な他のデバイス例（第１〜第５バラクタ構造）を示す。
【００２０】
本発明は、ＢｉＣＭＯＳプロセス等の高性能バイポーラトランジスタの専用プロセスで製造される半導体デバイスへの適用も可能である。
但し、本発明がより有効なのは、バイポーラトランジスタが、同一基板に形成される相補絶縁ゲートトランジスタ回路（例えばＣＭＯＳ回路）とウェルの濃度や深さ等の構造パラメータを共通にしなければならないといった制約を受ける場合である。
よって、以下の説明では、ＣＭＯＳプロセスにマスクや工程を追加することなく、ＭＯＳトランジスタと同時にウェル構造を形成し、さらに望ましくはソースやドレインの領域形成時に、エミッタ領域やコンタクト領域等が同時形成される場合を前提とする。
【００２１】
＜１．第１の実施の形態＞
［デバイス構造］
図１は、ＣＭＯＳ部とバイポーラ部とを便宜上、横並びに示す概略的な断面図である。図２（Ａ）は、バイポーラトランジスタのより詳細な断面構造図、図２（Ｂ）は、バイポーラトランジスタの平面図である。
【００２２】
図１に図解する半導体デバイスは、ＣＭＯＳ部１０Ａと、バイポーラ部１０Ｂとを半導体基板１１の異なる領域に有する。図１のＣＭＯＳ部１０Ａに、１つのｎ型ＭＯＳトランジスタ（ＮＭ）と、１つのｐ型ＭＯＳトランジスタ（ＰＭ）とを示す。
【００２３】
ｎ型ＭＯＳトランジスタ（ＮＭ）において、ｐ型の半導体基板１１の内部に、ディープｎ型ウェル領域１２Ａとｎ型ウェル領域１３Ａで囲まれたｐ型ウェル領域１４Ａが形成されている。ｐ型ウェル領域１４Ａのチャネル領域となる部分の上には、ゲート絶縁膜１５Ａとゲート電極１６Ａの積層体が形成されている。
この積層体のチャネル長方向両側の面に側壁スペーサ１７が形成されている。
側壁スペーサ１７より外側の基板表面部に２つのｎ型のソース・ドレイン領域１８Ａが互いに離間して配置されている。各ソース・ドレイン領域１８Ａは、そのチャネル端側が不純物濃度を低くしたＬＤＤ（Lightly Doped Drain）構造となっている。
【００２４】
ｐ型ＭＯＳトランジスタ（ＰＭ）は、ディープｎ型ウェル領域１２Ａとｎ型ウェル領域１３Ａを有しない。また、チャネルが形成されるウェルやソース・ドレイン領域の不純物導電型がｎ型ＭＯＳトランジスタ（ＮＭ）と逆になっている。すなわち、半導体基板１１にｎ型ウェル領域２４Ａが形成され、ｎ型ウェル領域２４Ａ内の２つのソース・ドレイン領域１８Ｃがｐ型不純物の導入によって形成されている。ゲートの導電型が異なる場合もあるがゲート積層体そのものは、ｎ型ＭＯＳトランジスタ（ＮＭ）と同様である。
【００２５】
ｎ型ＭＯＳトランジスタ（ＮＭ）、ｐ型ＭＯＳトランジスタ（ＰＭ）のそれぞれが有する２つのソース・ドレイン領域は、例えば、タングステン（Ｗ）等のプラグにより配線（符号なし）に接続される。プラグは、シリコン酸化膜からなる層間絶縁膜１９に開孔するコンタクト孔に導電材料を埋め込んで形成されている。また、ソース・ドレイン領域のシリコン基板表面部は、接触抵抗を低減するため、コバルト（Ｃｏ）などによりシリサイド化されている。このシリサイド化は、自己整合シリサイド（サリサイド）工程によってゲート電極上でも同時に行われている。
【００２６】
なお、ｎ型ＭＯＳトランジスタ（ＮＭ）、ｐ型ＭＯＳトランジスタ（ＰＭ）の各デバイス間の分離はＳＴＩ（shallow trench isolation）によってなされている。また、ｎ型ウェル領域１３Ａと２４Ａは同時に形成されることで、同一の深さと同一の不純物濃度を有することとしてもよい。
【００２７】
一方、バイポーラ部１０Ｂは、上記ディープｎ型ウェル領域１２Ａと同時形成されるｎ型のコレクタ深部領域１２Ｂと、上記ｎ型ウェル領域１３Ａと同時形成されるｎ型のコレクタ側部領域１３Ｂとを有する。
また、コレクタ深部領域１２Ｂとコレクタ側部領域１３Ｂに囲まれる基板領域に、上記ｐ型ウェル領域１４Ａと同時形成されるｐ型のベース領域１４Ｂが設けられている。
【００２８】
ベース領域１４Ｂ内の基板表面側に、ベース領域１４Ｂより浅いｎ型のエミッタ領域３１が形成されている。エミッタ領域３１に対し、素子分離絶縁層（ＳＴＩ）を挟んで反対側のベース領域表面部に、ベース領域より高濃度なｐ型のベースコンタクト領域３２が配置されている。また、コレクタ側部領域１３Ｂの表面側部に、コレクタ側部領域より高濃度なｎ型のコレクタコンタクト領域３３が形成されている。
このコレクタコンタクト領域３３とエミッタ領域３１は、例えば、ｎ型ＭＯＳトランジスタ（ＮＭ）のソース・ドレイン領域１８Ａと同時形成できる。また、ベースコンタクト領域３２は、ｐ型ＭＯＳトランジスタ（ＰＭ）のソース・ドレイン領域１８Ｃと同時形成できる。
【００２９】
エミッタ領域３１とコレクタコンタクト領域３３との間には素子分離絶縁層（ＳＴＩ）が形成され、その下にコレクタ側部領域１３Ｂとベース領域１４Ｂが側面同士の境界をもつ。この境界部分からエミッタ領域側に、横型の主トランジスタ部のチャネルが形成される。
つまり、ｎ型のコレクタ側部領域１３Ｂの側面が、ｐ型のベース領域１４Ｂの基板表面側部分を挟んでｎ型のエミッタ領域３１と近接しており、この３者に動作電流が流れることで横型の主トランジスタ部（ｎｐｎバイポーラトランジスタ）が動作する。
【００３０】
一方、エミッタ領域３１の底面は、ベース領域１４Ｂの深部側領域を挟んで、コレクタ深部領域１２Ｂと対向しており、この３者に動作電流が流れることで縦型の補助トランジスタ部（ｎｐｎバイポーラトランジスタ）が動作する。
【００３１】
縦型のｎｐｎトランジスタ（主トランジスタ部）と横型のｎｐｎトランジスタ（補助トランジスタ部）とは、コレクタコンタクト領域３３がプラグ４３を通して同一のコレクタ電極５３に接続されている。また、エミッタ領域３１がプラグ４１を通してエミッタ電極５１に接続され、ベースコンタクト領域３２がプラグ４２を通してベース電極５２と接続されている。エミッタ電極５１とベース電極５２のそれぞれは、主トランジスタ部と補助トランジスタ部で共通の電極である。よって、主トランジスタ部と補助トランジスタ部は、コレクタ電極、エミッタ電極およびベース電極に並列に接続されて、１つのｎｐｎバイポーラトランジスタを構成している。
【００３２】
なお、この場合も、プラグ４１〜４３が、シリコン酸化膜からなる層間絶縁膜１９に形成されたコンタクト孔にタングステン（Ｗ）などの導電材料を埋め込むことで形成さている。各プラグの下方接触面には、接触抵抗を低減するため、コバルト（Ｃｏ）などによりシリサイド層（ＳＣ）が形成されている。また、エミッタ、ベース、コレクタの取り出し間は素子分離絶縁層（ＳＴＩ）によって分離されている。
【００３３】
［ベース幅に関する要件］
縦型ｎｐｎトランジスタ（補助トランジスタ）のベース幅（以下、深部ベース幅）は、図２（Ａ）に示すように、ｎ型のエミッタ領域３１の底面からコレクタ深部領域１２Ｂの上面までの距離（深部ベース幅ＷＢＶ）で規定される。
一方、横型ｎｐｎトランジスタ（主トランジスタ）のベース幅は、エミッタとコレクタ間に形成された素子分離絶縁層（ＳＴＩ）の下方に形成されたコレクタ側部領域１３Ｂの側面境界と、ｎ型のエミッタ領域のエッジとの距離（側部ベース幅ＷＢＬ）で規定される。
【００３４】
図２（Ａ）において、符号“ＮＳＤ”は、図１のソース・ドレイン領域１８Ａといったｎ型の不純物領域と同一プロセスで形成されることを示している。また、符号“ＰＳＤ”は、図１のソース・ドレイン領域１８Ｃといったｐ型の不純物領域と同一プロセスで形成されることを示している。
縦型ｎｐｎトランジスタ（補助トランジスタ）は、ｎ型のソース・ドレイン領域（ＮＳＤ）をエミッタ領域３１、ｐ型ウェル領域１４Ａ（図１）をベース領域１４Ｂ、ｎ型ウェル（１２Ａ＋１３Ａ）をコレクタ（１２Ｂ＋１３Ｂ）とする。この場合、ウェルはＭＯＳトランジスタの特性を最適化するように設計される。
【００３５】
いま、縦型ｎｐｎトランジスタ（補助トランジスタ）の主たる動作領域において、ｈＦＥ＝ＩＣ／ＩＢ＝Ｄｎ／Ｄｐ・ＱＥ／ＱＢ２で表される。ここで“ＩＣ”はコレクタ電流、“ＩＢ”はベース電流、“Ｄｎ”はドナー濃度、“Ｄｐ”はアクセプタ濃度、“ＱＥ”はエミッタガンメル数、“ＱＢ２”はベースガンメル数を表す。ベースガンメル数とは、擬似中位ベースのキャリア積分濃度のことで、ベース領域のキャリア面密度ＮＢ２(ｘ)を用いて、ＱＢ２＝∫ＷＢＶＮＢ２(ｘ)ｄｘで表される。図２（Ｃ）に示すように、例えば、エミッタ領域３１の底面を“０”として深さ方向に深部ベース幅ＷＢＶまでキャリア面密度を積分する。この積分によって、補助トランジスタのベースガンメル数、すなわちエミッタ領域３１直下のベース領域部分の総不純物量（この場合、第１導電型（ｎ型）のドナー濃度の総量）が計算できる。
【００３６】
同様に、横型ｎｐｎトランジスタ（主トランジスタ）の主たる動作領域において、ｈＦＥ＝ＩＣ／ＩＢ＝Ｄｎ／Ｄｐ・ＱＥ／ＱＢ１で表される。ここでのベースガンメル数ＱＢ１は、ベース領域の深さ方向の平均的なキャリア分布密度ＮＢ１(ｘ)を用いて、ＱＢ１＝∫ＷＢＬＮＢ１(ｘ)ｄｘで表される。図２（Ｃ）に示すように、例えば、エミッタ領域３のエッジを“０”として横方向に側部ベース幅ＷＢＬまでキャリア分布密度を積分する。この積分によって、主トランジスタのベースガンメル数、すなわちエミッタ領域３１のエッジからコレクタ側部領域１３Ｂ側のベース領域部分の総不純物量（この場合、第１導電型（ｎ型）のドナー濃度の総量）が計算できる。
【００３７】
横型バイポーラトランジスタを支配的に動作させ、縦型バイポーラトランジスタを補助的に動作させるには、望ましくは、横型バイポーラトランジスタベースの総不純物量を、縦型バイポーラトランジスタのベースの総不純物量より小さくする。すなわち、次式（１）が成り立つようにウェルや不純物領域の大きさや濃度を制御するとよい。
【００３８】
［数１］
∫ＷＢＬＮＢ１(ｘ)ｄｘ＜∫ＷＢＶＮＢ２(ｘ)ｄｘ…（１）
【００３９】
ここで、図２（Ｂ）に示すエミッタ領域３１とベース領域１４Ｂの最短距離は、側部ベース幅ＷＢＬと等しい。したがって、側部ベース幅ＷＢＬを規定するエミッタ領域３１の辺と、これに平行なコレクタ側部領域１３Ｂの辺で区切られる上面視が矩形の領域を上面とする３次元ベース領域の総不純物濃度が、上記式（１）の左辺に相当する。
一方、エミッタ領域３１の底面を上面とする３次元ベース領域の総不純物濃度が、上記式（１）の右辺に相当する。
しかし、この２つの３次元ベース領域は、側部ベース幅ＷＢＬと直交する方向のサイズが等しいため、側部ベース幅ＷＢＬを通る任意の断面での総不純物量で比較しても結果は同じである。図２（Ｃ）は、このある断面における側部側の２次元ベース領域の総不純物量をＱ１とし、当該断面における深部側の２次元ベース領域の総不純物量をＱ２と定義したときに、Ｑ１＜Ｑ２が成り立つことを示している。
【００４０】
言い換えると、『横型トランジスタ部の最短のベース幅を含む任意の断面において、その第１導電型不純物の総量Ｑ１が、縦型トランジスタ部における当該断面での第１導電型不純物の総量Ｑ２より少ない』としてもよい。ここで、断面は、エミッタ領域とコレクタ側部領域との最短距離の箇所を含む断面であり、Ｑ１はエミッタ端からコレクタ側部領域側のベース領域部分が有する第１導電型不純物の総量である。また、Ｑ２は、エミッタ領域底面とコレクタ深部領域との間のベース領域部分が前記断面でもつ第１導電型不純物の総量である。
【００４１】
以上の式（１）またはＱ１＜Ｑ２の式が満たされれば、横型トランジスタが主トランジスタ部として支配的に動作する。このとき、縦型トランジスタは、縦型の主トランジスタの動作で基板深部側に向かい本来なら基板内に消失するキャリア（この場合、電子）をコレクタ深部領域１２Ｂで効率よく捕獲する。したがって、縦型トランジスタがない場合に比べると、その分、電流増幅率ｈＦＥが増大する。つまり、縦型トランジスタは補助的に機能する。
【００４２】
このように総不純物量の比較で動作の主、補助を規定するのは、比較対象である上記３次元または２次元のベース領域の深さが、素子分離絶縁層（ＳＴＩ）等の存在で同一でないからである。仮に素子分離絶縁層（ＳＴＩ）がなければ、ベース領域の深さは一定であるため、以上の式（１）またはＱ１＜Ｑ２の式に変えて、ＷＢＬ＜ＷＢＶを満たすだけでよい。つまり、この場合は、ＷＢＬ＜ＷＢＶを満たすだけで、横型トランジスタが主トランジスタ部として支配的に動作するようになる。
【００４３】
なお、縦型と横型でベース幅が同じ場合、縦型のチャネルが面状チャネルであり、横型のチャネルが表面部に形成されるナローチャネルであることを考慮すると、電界がより集中しやすい横型が動作の主体となる。同じ理由から、式（１）、Ｑ１＜Ｑ２またはＷＢＬ＜ＷＢＶの不等号が逆の場合であっても、縦型が主体的に動作する場合もないわけではない。しかし、その横型が支配的になるか否かの境界は、不純物濃度分布の急峻性や動作バイアス条件によって左右される。
【００４４】
少なくとも、式（１）またはＱ１＜Ｑ２で表す濃度の要件と、ＷＢＬ＜ＷＢＶで表す距離の要件の少なくとも一方を満たせば、これらの他の条件によらず必ず横型が主体的に動作することが確認されており、本実施形態は、横型が必ず主体的に動作する最低の要件を規定するものである。
【００４５】
この要件が満たされる限り、電流増幅率ｈＦＥは主体的には横方向のトランジスタ動作で決まる。このため、縦型に比べｈＦＥを高くすることができ、縦方向に注入された少数キャリアも、縦型バイポーラトランジスタのコレクタに到達し、動作に寄与するため高いｈＦＥを確保することができる。その結果、ＭＯＳＦＥＴの特性で一意的に決定される縦型トランジスタと違い、電流増幅性能が高いバイポーラトランジスタの設計が可能となる。また、縦方向、横方向のコレクタを共通な電極で取り出すことから、性能向上に付随して占有面積の増大はない。
【００４６】
図３は、側部ベース幅ＷＢＬを変化させたときのｈＦＥ-Ｉｃ特性を示すグラフである。
図３において、ＷＢＬ＝０.１５[μｍ]のデバイスは式（１）またはＱ１＜Ｑ２で表す濃度の要件と、ＷＢＬ＜ＷＢＶで表す距離の要件を同時に満たしているが、ＷＢＬ＝０.５、１.０および１.５[μｍ]のデバイスは上記２つの要件を同時に満たしていない。
より詳細には、図３を得たシミュレーション計算では、深部ベース幅ＷＢＶのパラメータを０.７[μｍ]としている。ＷＢＬ＝０.５[μｍ]は距離の要件を満たすが濃度の要件を満たさない。ＷＢＬ＝１.０[μｍ]とＷＢＬ＝１.５[μｍ]は２つの要件とも満たさない。唯一、ＷＢＬ＝０.１５[μｍ]が両要件を満たす。
【００４７】
このグラフのように、上記要件を満たすと電流増幅率ｈＦＥを大幅に満たすことができる。
上記濃度の要件と距離の要件を同時に満たすというのは、電流増幅率ｈＦＥに対する寄与の割合について、横型のトランジスタの割合が縦型のトランジスタの割合より十分大きくする、つまり確実に横型を主、縦型を副とするために最も望ましい条件である。
本実施形態のトランジスタ構造において、コレクタ側部領域１３Ｂがコレクタ深部領域１２Ｂの上面に接している。このため、縦型トランジスタ部のコレクタ電位を高く維持できる。この構造において横型を主、縦型を副とする動作を行うには、例えば、上記濃度の要件と距離の要件の一方が満たされればよい。そして上記図３のグラフのように大幅にｈＦＥを増大させるに、さらに望ましくは、上記濃度の要件と距離の要件の両方を満たすことが必要となる。
【００４８】
［製造方法］
図４に、第１の実施形態に関わる半導体デバイスの製造途中の断面図を示す。
図４（Ａ）では、ｐ型の半導体基板１１を用意し、これにシリコン酸化膜等からなる素子分離絶縁層（ＳＴＩ）を形成する。素子分離の手法はＳＴＩに限定されないが、以下、ＳＴＩを例示する。
【００４９】
燐（Ｐ）などのｎ型不純物を、例えばイオン注入などの手法により半導体基板１１に導入する。これにより、ｐ型ＭＯＳトランジスタ（ＰＭ）のｎ型ウェル領域２４Ａおよびｎｐｎトランジスタの横型トランジスタのコレクタとして機能するコレクタ側部領域１３Ｂを形成する。
続いて、ｎｐｎトランジスタの形成領域ならびにｎ型ＭＯＳトランジスタ（ＮＭ）の形成領域に、燐（Ｐ）などのイオン注入によりディープｎ型ウェル領域１２Ａとコレクタ深部領域１２Ｂを同時に形成する。また、続いてボロン（Ｂ）などのイオン注入により、ｎｐｎトランジスタのベース領域１４Ｂおよびｎ型ＭＯＳトランジスタ（ＮＭ）のｐ型ウェル領域１４Ａを形成する。
その後、活性化アニールを施す。
【００５０】
図４（Ｂ）の工程では、ゲート絶縁膜１５Ａとなるシリコン酸化膜を基板表面に熱酸化等により形成し、続いて多結晶シリコン膜をＣＶＤなどにより形成する。ｎ型ＭＯＳトランジスタ（ＮＭ）形成領域の多結晶シリコン膜にはヒ素（Ａｓ）を選択的に導入し、ｐ型ＭＯＳトランジスタ（ＰＭ）形成領域の多結晶シリコン膜にはボロン（Ｂ）を選択的に導入する。
続いてＲＩＥ等で多結晶シリコン膜を所望のパターンに加工してゲート電極１６Ａ,１６Ｂを同時に形成する。
【００５１】
ゲート電極と素子分離絶縁層（ＳＴＩ）をマスクとして自己整合的に、ｎ型ＭＯＳトランジスタ（ＮＭ）の形成領域にヒ素（Ａｓ）を、ｐ型ＭＯＳトランジスタ（ＰＭ）の形成領域にボロン（Ｂ）を導入し、ＬＤＤ領域を形成する。
このときｎｐｎトランジスタ領域には、不図示のレジストを被覆することによりＬＤＤ領域を形成しない。但し、エミッタやコレクタの取り出しとなる領域にはｎ型ＭＯＳトランジスタ（ＮＭ）のＬＤＤ領域と同じ不純物を、ベースの取り出しとなる領域にはｐ型ＭＯＳトランジスタ（ＰＭ）のＬＤＤ領域と同じ不純物を導入しても構わない。
【００５２】
図４（Ｃ）の工程では、基板面上にシリコン酸化膜をＣＶＤで形成し、ＲＩＥなどで異方性エッチングを行い、ＭＯＳＦＥＴの側壁スペーサ１７を形成する。側壁スペーサ１７、ゲート電極および素子分離絶縁層（ＳＴＩ）を自己整合マスクとして、ｎ型ＭＯＳトランジスタ（ＮＭ）の形成領域にヒ素（Ａｓ）を、ｐ型ＭＯＳトランジスタ（ＰＭ）の形成領域にボロン（Ｂ）を導入する。不純物を活性化すると、ＭＯＳトランジスタにソース・ドレイン領域１８Ａ,１８Ｃが形成される。このとき、ｎｐｎトランジスタのエミッタ領域３１とコレクタコンタクト領域３３を、ｎ型ＭＯＳトランジスタ（ＮＭ）のソース・ドレイン領域１８Ａと同時に形成する。ｎｐｎトランジスタのベースコンタクト領域３２は、ｐ型ＭＯＳトランジスタ（ＰＭ）のソース・ドレイン領域１８Ｃの形成工程で同時に形成する。
【００５３】
図４（Ｄ）の構造を形成するには、まず、基板面上にスパッタなどによりコバルト（Ｃｏ）を堆積し、熱処理を行って、シリコンに接していないコバルト膜を除去する。このときシリコン基板や多結晶シリコン上のコバルト膜がシリコンと反応してシリサイド化されるが、酸化膜上では反応しないためコバルト膜のままとなる。
これにより、ＭＯＳＦＥＴのソース・ドレイン領域１８Ａ,１８Ｃおよびゲート電極上にシリサイド層（ＳＣ）が形成される。このとき同時に、ｎｐｎトランジスタのエミッタ領域３１、ベースコンタクト領域３２、コレクタコンタクト領域３３の上部にもシリサイド層（ＳＣ）が形成される。
【００５４】
その後、基板面上にシリコン酸化膜やプラズマ窒化膜などの層間絶縁膜１９をＣＶＤで堆積し、これに電極の取り出し孔を形成する。チタン（Ｔｉ）などのバリアメタルを蒸着し、タングステン（Ｗ）を堆積する。そして、ＣＭＰ等で平滑化して各種プラグを形成する。最後に、アルミニウム（Ａｌ）等により配線を形成する。
【００５５】
＜２．第２の実施の形態＞
第１の実施形態では、横型の主トランジスタのチャネルが素子分離絶縁層（ＳＴＩ）の直下に形成される。しかし、素子分離絶縁層（ＳＴＩ）は本来、素子間に電流が流れるのを防止するものなので、電流量を増やすには不利である。
そこで、第２の実施形態では、その部分に素子分離絶縁層（ＳＴＩ）を形成しない。但し、その部分に素子分離絶縁層（ＳＴＩ）はエミッタ領域３１やコレクタコンタクト領域３３を自己整合的に分離する役目（エミッタマスク層の役目）がある。
本実施形態は、このエミッタマスク層の役目をシリサイドブロック（絶縁層の一種）で代替した実施形態である。
【００５６】
［デバイス構造］
図５（Ａ）に、第２の実施形態に関わるバイポーラトランジスタ部分の断面図を示す。また、図５（Ｂ）には、この断面図に対応した平面図を示す。なお、ＭＯＳトランジスタ部の構造は第１の実施形態と同様であるため、ここでの図示を省略する。
【００５７】
図５に図解したバイポーラ部は、横型の主トランジスタを形成するエミッタ領域３１と、コレクタコンタクト領域３３との間の基板表面に、素子分離絶縁層（ＳＴＩ）に代えて、シリサイドブロック（ＳＢ）が酸化シリコンなどの絶縁材料から形成されている。後述するように、ｎ型のソース・ドレイン領域（ＮＳＤ）を形成するときの自己整合マスク層（エミッタマスク層）を兼用するためには、例えば側壁スペーサ１７と同じ膜材を利用するとよい。
【００５８】
この構成にすることにより、ベースコンタクト領域３２の側部ベース幅ＷＢＬを微細化できるため、さらに電流増幅率ｈＦＥを高く設計できる。
図６の図表に、側部ベース幅ＷＢＬと電流増幅率ｈＦＥの関係をまとめて示す。このように、側部ベース幅ＷＢＬを小さくすると、電流増幅率ｈＦＥが各段に向上することが分かる。
【００５９】
［製造方法］
図７に、第２の実施形態に関わる半導体デバイスの製造途中の断面図を示す。
図７（Ａ）〜図７（Ｂ）までは、第１の実施形態に関わる図４（Ａ）〜図４（Ｂ）までと製造方法自体は同じである。但し、本例では、横型トランジスタの実効的なベース領域となるエミッタ領域３１とコレクタコンタクト領域３３との間の基板表面には素子分離絶縁層（ＳＴＩ）を形成していない。
【００６０】
図７（Ｃ１）の工程では、側壁スペーサとなる絶縁膜、例えばシリコン酸化（ＳｉＯ２）膜１７Ａを成膜する。次工程の全面エッチングでシリサイドブロック（ＳＢ）となるＳｉＯ２膜部分が除去されないようにレジストＲをパターニングにより形成する。このレジストＲの形成位置は、横型トランジスタの実効的なベース領域となるエミッタ領域３１とコレクタコンタクト領域３３間の領域上方である。
【００６１】
図７（Ｃ１）の工程で、図４（Ｃ）と同様にＲＩＥ等の異方性エッチングを行うと、側壁スペーサ１７と同時に、レジストＲ１で保護された領域にシリサイドブロック（ＳＢ）が形成される。その後、レジストＲを除去する。
続いて、形成したシリサイドブロック（ＳＢ）と、素子分離絶縁層（ＳＴＩ）、ならびに、側壁スペーサ付きのゲート電極を自己整合マスクとしてｎ型不純物、例えば燐（Ｐ）をイオン注入する。
これにより、ｎ型ＭＯＳトランジスタ（ＮＭ）の形成領域にソース・ドレイン領域１８Ａ,１８Ｃが形成され、これと同時に、シリサイドブロック（ＳＢ）をマスクとして自己整合的にｎｐｎトランジスタのエミッタ領域３１が形成される。また、コレクタコンタクト領域３３も同時に形成される。
【００６２】
以後は、第１の実施形態と同様な工程を経て、当該半導体デバイスを完成させる。
【００６３】
第２の実施形態では、横型ｎｐｎトランジスタ（主トランジスタ）の側部ベース幅ＷＢＬがシリサイドブロック（ＳＢ）によって、少なくともエミッタ領域３１側は自己整合的に決めることができ、側部ベース幅ＷＢＬを微細化することができる。
【００６４】
＜３．第３の実施の形態＞
本実施形態は、エミッタマスク層の役目をゲート積層体（ゲート絶縁膜とゲート電極）で代替した実施形態である。
【００６５】
［デバイス構造］
図８に、第３の実施形態に関わるバイポーラトランジスタ部分の断面図を示す。なお、ＭＯＳトランジスタ部の構造は第１の実施形態と同様であるため、ここでの図示を省略する。
【００６６】
図８に図解したバイポーラ部は、横型の主トランジスタを形成するエミッタ領域３１端が、ゲート電極１６Ａ,１６Ｂ（図１参照）と同時加工される電極１６とその下の絶縁膜１５とから自己整合的に規定される。すなわち、エミッタ領域３１と、コレクタコンタクト領域３３との間の基板表面に、電極１６と絶縁膜１５の積層体が形成されている。
なお、電極１６は、その下方の半導体基板電位を電位的に安定させる趣旨から、エミッタ電極５１（図１参照）と電気的に接続することが望ましい。
【００６７】
この構成にすることにより、側部ベース幅ＷＢＬはゲート電極１６Ａ,１６Ｂ加工に近い精度で微細化できるため、さらに電流増幅率ｈＦＥを高く設計できる。
【００６８】
［製造方法］
図９に、第３の実施形態に関わる半導体デバイスの製造途中の断面図を示す。
図９（Ａ）までは、第１の実施形態に関わる図４（Ａ）〜図４（Ｂ）までと製造方法自体は同じである。但し、本例では、横型トランジスタの実効的なベース領域となるエミッタ領域３１とコレクタコンタクト領域３３との間の基板表面には素子分離絶縁層（ＳＴＩ）を形成していない。
【００６９】
図９（Ｂ）の工程では、ＣＭＯＳ部のゲート電極１６Ａ,１６Ｂの形成時に、エミッタ領域３１とコレクタコンタクト領域３３との間の基板表面に絶縁膜１５と電極１６の積層体を形成する。なお、側壁スペーサ１７およびＬＤＤ領域も必然的に、このバイポーラ部の箇所にも同時形成される。
【００７０】
続いて、形成したゲート積層体と、素子分離絶縁層（ＳＴＩ）とを自己整合マスクとしてｎ型不純物、例えば燐（Ｐ）をイオン注入する。
これにより、ｎ型ＭＯＳトランジスタ（ＮＭ）の形成領域にソース・ドレイン領域１８Ａ,１８Ｃが形成され、これと同時に、ゲート積層体（１５＋１６）をマスクとして自己整合的にｎｐｎトランジスタのエミッタ領域３１が形成される。また、コレクタコンタクト領域３３のも同時に形成される。
【００７１】
以後は、第１の実施形態と同様な工程を経て、当該半導体デバイスを完成させる。
【００７２】
＜４．ＣＭＯＳ部に形成可能な他のデバイス例＞
上記ＣＭＯＳ部には、メモリ、ロジックの一般的なＣＭＯＳ回路の他に、キャパシタ、インダクタ、抵抗などの回路素子を、ＣＭＯＳ構造を利用して形成可能である。ここで一例として、可変容量（バラクタ：バリアブルキャパシタ）について、その構造と形成方法を説明する。
【００７３】
最初に、バラクタについて説明する。
チューナーなどの周波数帯域全体にわたってチューニングを必要とするワイヤレスシステムや、その他の通信システムに搭載される電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）に使用される半導体素子として、バラクタ（可変容量）がある。バラクタは、半導体の接合容量を利用した接合型と、ＭＯＳ構造を利用したＭＯＳ型が存在する。
【００７４】
［第１および第２バラクタ構造］
図１０に接合型バラクタ、図１１にＭＯＳ型バラクタの構造図を示す。
接合型バラクタの構造は、図１０に示すように、例えば、半導体基板１１にｐ型ウェル領域１４Ｃ（もしくはｎ型ウェル領域）を形成している。ｐ型ウェル領域１４Ｃの表面側にｐ型ソース・ドレイン領域（ＰＳＤ）１８Ｅ（もしくはｎ型のソース・ドレイン領域）を形成し、この接合容量が利用される。ｐ型ウェル領域１４Ｃには、ＮＳＤのコンタクト領域１８Ｄが形成されている。
【００７５】
ＭＯＳ型バラクタの構造は、図１１に示すように、例えば、半導体基板１１にｐ型ウェル領域１４Ｄ（もしくはｎ型ウェル領域）を形成し、その上にゲート絶縁膜１５Ｂを形成し、上部電極となるゲート電極１６Ｂを形成している。そのゲート電極１６Ｂの両側下方の基板表面部に、２つのｎ型のソース・ドレイン領域（ＮＳＤ）１８Ｆ（もしくはｐ型ソース・ドレイン領域）を互いに離して形成している。２つのソース・ドレイン領域１８Ｆは短絡して用いる。
【００７６】
接合型バラクタは、接合部分の空乏層を利用した可変容量であり、同時にダイオード構造でもあるためにバイアス方向に注意する必要がある。また、単位面積あたりの容量値としては、ＭＯＳ型に比べ比較的小さく、所望の容量値を得るには、大面積が必要である。
一方、ＭＯＳ型バラクタは、ゲート絶縁膜と、ゲート電極直下のチャネル領域の空乏層を利用した可変容量であるが、接合型に比較し、容量の変化率が小さく、クオリティファクタＱ値をあまり高くすることができない。
【００７７】
以下、この２種類の長所を併せ持つ構造のバラクタを、ＭＯＳ回路部に形成可能な容量素子の一例として、以下、図面を参照して説明する。
【００７８】
［第３バラクタ構造］
第３バラクタ構造について、図１２および図１３を用いて説明する。
図１２は、第３バラクタ構造の断面図である。図１３は、第３バラクタ構造の等価回路図である。
図１２に示すように、例えば、ｐ型の半導体基板１１に、素子分離領域（ＳＴＩ）が形成されている。素子分離領域は、ＳＴＩ法に限らず、ＬＯＣＯＳ法で形成された絶縁膜で代替可能である。
【００７９】
素子領域には、ｎ型ウェル領域１４Ｅが形成されている。ｎ型ウェル領域１４Ｅは、ＭＯＳトランジスタのウェル領域と兼用してよい。ｎ型ウェル領域１４Ｅを形成するためには、例えば、燐（Ｐ）イオンを５００[ｋｅＶ]〜１０００[ｋｅＶ]、１Ｅ１２〜１Ｅ１４程度の条件でイオン注入する。
ｎ型ウェル領域１４Ｅの表面には、薄い絶縁膜１５Ｃが形成される。この絶縁膜１５Ｃは、通常のＭＯＳトランジスタのゲート絶縁膜と兼用してもよい。絶縁膜１５Ｃの上部には、ＭＯＳ型バラクタの上部電極となる電極１６Ｃが形成される。この電極１６Ｃは、通常のＭＯＳトランジスタのゲート電極と同じ、例えばポリシリコン膜で形成してもよい。
【００８０】
電極１６Ｃをマスクとして、例えば左側のｎ型ウェル領域１４Ｅの表面部には、ｐ型領域（ＰＳＤ）１８Ｇが形成される。ｐ型領域１８Ｇは、例えばｐ型ＭＯＳトランジスタ（ＰＭ）のソース・ドレイン領域と兼用してもよい。
また、電極１６Ｃをマスクとして、例えば右側のｎ型ウェル領域１４Ｅの表面部には、ｎ型領域１８Ｈが形成される。ｎ型領域１８Ｈは、例えばｎ型ＭＯＳトランジスタ（ＮＭ）のソース・ドレイン領域と兼用してもよい。
配線工程により、ｐ型領域１８Ｇと、電極１６が電気的に接続され、これをバラクタの第１電極とし、ｎ型領域１８Ｈを第２電極とする。
【００８１】
この第３バラクタ構造によれば、図１３に等価回路を示すように、ｐ型領域１８Ｇと、ｎ型ウェル領域１４Ｅとの接合部を利用した接合型容量（ダイオードＤ１で示す）を有する。また、この接合容量に加え、絶縁膜１５Ｃを介して電極１６とｎ型ウェル領域１４ＥとのＭＯＳ構造を利用したＭＯＳ型容量Ｃ１とが並列に形成されている。これにより、単位面積あたりの容量値を大きくすることが可能である。
【００８２】
［第４バラクタ構造］
第４バラクタ構造について、図１４および図１５を用いて説明する。
図１４は、第４バラクタ構造の断面図である。図１５は、第４バラクタ構造の等価回路図である。
図１４に示すように、例えば、ｐ型の半導体基板１１に、素子分離領域（ＳＴＩ）が形成されている。素子分離領域は、素子分離領域ＳＴＩ法に限らず、ＬＯＣＯＳ法で形成された絶縁膜で代替可能である。
【００８３】
素子領域には、ｎ型ウェル領域１４Ｅが形成されている。このｎ型ウェル領域１４Ｅは、ＭＯＳトランジスタのウェル領域と兼用してもよい。ｎ型ウェル領域１４Ｅを形成するためには、例えば、燐（Ｐ）イオンを５００[ｋｅＶ]〜１０００[ｋｅＶ]、１Ｅ１２〜１Ｅ１４程度の条件でイオン注入する。
ｎ型ウェル領域１４Ｅの表面には、薄い絶縁膜（符号なし）が形成される。この絶縁膜は、通常のＭＯＳトランジスタのゲート絶縁膜と兼用してもよい。絶縁膜がそれぞれの電極と基板の間に介在するようにして、ＭＯＳ型バラクタの電極１６Ｄ〜１６Ｇが形成される。この電極は、少なくとも２つ以上形成され、通常のＭＯＳトランジスタのゲート電極と同じ、例えばポリシリコン膜から形成してもよい。
【００８４】
電極１６Ｄ〜１６Ｇをマスクとして、例えば電極１６Ｄの左側、電極１６Ｅと電極１６Ｆの間、電極１６Ｇより右側のｎ型ウェル領域１４Ｅの表面には、それぞれｐ型領域１８Ｉ,１８Ｊ,１８Ｋが形成される。このｐ型領域１８Ｉ,１８Ｊ,１８Ｋは、例えばｐ型ＭＯＳトランジスタ（ＰＭ）のソース・ドレイン領域（ＰＳＤ）と同時形成される。
さらに、形成した電極とソース・ドレイン領域を保護するレジスト等をマスクとして、電極１６Ｄと１６Ｅの間の基板表面部、電極１６Ｆと１６Ｇの間の基板表面部に、それぞれｎ型領域１８Ｌ、１８Ｍが形成される。このｎ型領域１８Ｌと１８Ｍは、例えばｎ型ＭＯＳトランジスタ（ＮＭ）のソース・ドレイン領域（ＮＳＤ）と同時形成される。
【００８５】
配線工程により、ｐ型領域１８Ｉと電極１６Ｄが電気的に接続され、さらにｐ型領域１８Ｋと電極１６Ｇが電気的に接続される。これをバラクタの第１アノード電極Ａ１とする。
配線工程により、ｐ型領域１８Ｊと電極１６Ｅと１６Ｆが電気的に接続され、これをバラクタの第２アノード電極Ａ２とする。
また、配線工程により、ｎ型領域１８Ｌと１８Ｍを電気的に接続し、これをカソード電極Ｋとする。
【００８６】
この第４バラクタ構造によれば、第１アノード電極と、第２アノード電極Ａ２を用いることにより、単位面積あたりの容量を大きくすることができる。これに加えて、図１５に示すように、１対の２容量（Ｃ１またはＣ２対（Ｃ１＋Ｃ２）の合成容量）を差動動作させることができる。これにより、カソード電極Ｋが共通になることから、下部電極の抵抗成分を回路的に考えなくてもよいため、Ｑ値を高くすることが可能になる。
【００８７】
［第５バラクタ構造］
第５バラクタ構造について、図１６および図１７を用いて説明する。
図１６は、第５バラクタ構造の断面図である。図１７は、第５バラクタ構造の等価回路図である。
図１６に示すように、例えば、ｐ型の半導体基板１１に、素子分離領域（ＳＴＩ）が形成されている。素子分離領域は、ＳＴＩ法に限らず、ＬＯＣＯＳ法で形成された絶縁膜で代替可能である。
【００８８】
素子領域には、ｎ型ウェル領域１４Ｅが形成されている。このｎ型ウェル領域１４Ｅは、ＭＯＳトランジスタのウェル領域と兼用してもよい。ｎ型ウェル領域１４Ｅを形成するためには、例えば、燐（Ｐ）イオンを５００[ｋｅＶ]〜１０００[ｋｅＶ]、１Ｅ１２〜１Ｅ１４程度の条件でイオン注入する。
ｎ型ウェル領域１４Ｅの表面には、薄い絶縁膜（符号なし）が形成される。この絶縁膜は、通常のＭＯＳトランジスタのゲート絶縁膜と兼用してもよい。絶縁膜をそれぞれの電極と基板の間に介在させることで、ＭＯＳ型バラクタの電極１６Ｄ〜１６Ｇが形成される。この電極は、少なくとも２つ以上形成され、通常のＭＯＳトランジスタのゲート電極と同じ、例えばポリシリコン膜から形成してもよい。
【００８９】
電極１６Ｄ〜１６Ｇをマスクとして、例えば電極１６Ｄの左側、電極１６Ｅと電極１６Ｆの間、電極１６Ｇより右側のｎ型ウェル領域１４Ｅの表面には、それぞれｐ型領域１８Ｉ,１８Ｊ,１８Ｋが形成される。さらに、電極１６Ｄと１６Ｅの間の基板表面部、電極１６Ｆと１６Ｇの間の基板表面部にも、それぞれｐ型領域１８Ｎ、１８ＯＭが形成される。これらの５つのｐ型領域１８Ｉ,１８Ｊ,１８Ｋ,１８Ｎ,１８Ｏは、例えばｐ型ＭＯＳトランジスタ（ＰＭ）のソース・ドレイン領域（ＰＳＤ）と同時形成される。
さらに、ｎ型ウェル領域１４Ｅの例えば周辺部の表面には、ｎ型領域１８Ｐが形成される。このｎ型領域１８Ｐは、例えばｎ型ＭＯＳトランジスタ（ＮＭ）のソース・ドレイン領域（ＮＳＤ）と同時形成される。
【００９０】
配線工程により、ｐ型領域１８Ｉ,１８Ｊ,１８Ｋが電気的に接続され、これをバラクタの第１アノード電極Ａ１とする。
配線工程により、ｐ型領域１８Ｎと１８Ｏが電気的に接続され、これをバラクタの第２アノード電極Ａ２とする。
また、配線工程により、電極１６Ｄ〜１６Ｇが電気的に接続される。
【００９１】
このような第５バラクタ構造によれば、第１アノード電極Ａ１と、第２アノード電極Ａ２を用いることにより、１対の２容量（図１７ではＣ４）を差動動作させることができる。これにより、カソード電極Ｋが共通になることから、下部電極の抵抗成分を回路的に考えなくてもよいため、Ｑ値を高くすることが可能になる。さらに、第１アノード電極Ａ１と第２アノード電極Ａ２を短絡し、ゲート電極と接続することによって、単位面積あたりの容量を大きくすることが可能となる。
【００９２】
以上の第３〜第５バラクタ構造によれば、接合型の第１バラクタ構造と、ＭＯＳ型の第２バラクタ構造を電気的に結合させる。このため、単位面積あたりの容量値を大きくすることが可能となり、所望の容量値を得る面積を小さくすることができる。
また、接合型バラクタ構造と、ＭＯＳ型バラクタ構造を電気的に結合させたものを、１対の構造になるようにするため、ｐ型ウェル領域の抵抗成分を考える必要がなく、Ｑ値を高くすることが可能となる。
【００９３】
以上述べてきた、第１〜第３の実施形態によれば、バイポーラトランジスタの電流増幅率ｈＦＥを高めることができる。また、横方向動作の寄生バイポーラトランジスタで電流増幅率ｈＦＥを決めることができ、縦型に比べ電流増幅率ｈＦＥを高くすることができる。このとき、縦方向に注入された少数キャリアも、縦型バイポーラトランジスタのコレクタコンタクト領域に到達し、動作に寄与するため効率よく電流増幅率ｈＦＥを確保することができる。縦方向、横方向のコレクタコンタクト領域を共通な電極で取り出すことにより、面積の縮小を図れる。
【００９４】
また、第２および第３の実施形態によれば、シリサイドブロック（ＳＢ）もしくはゲート積層体により、側部ベース幅ＷＢＬを自己整合的に決定できるため、この側部ベース幅を小さく制御でき、高い電流増幅率ｈＦＥを得ることができる。
【符号の説明】
【００９５】
１１…半導体基板、１２Ａ…ディープｎ型ウェル領域、１２Ｂ…コレクタ深部領域、１３Ａ…ｎ型ウェル領域、１３Ｂ…コレクタ側部領域、１４Ａ…ｐ型ウェル領域、１４Ｂ…ベース領域、１５…絶縁膜、１６…電極、１６Ａ等…ゲート電極、１８Ａ等…ソース・ドレイン領域、３１…エミッタ領域、３２…ベースコンタクト領域、３３…コレクタコンタクト領域、５１…エミッタ電極、５２…ベース電極、５３…コレクタ電極、（ＳＢ）…シリサイドブロック、（ＳＣ）…シリサイド層、（ＳＴＩ）…素子分離絶縁層
【技術分野】
【０００１】
本発明は、半導体基板に、基板深部側から、コレクタ領域、ベース領域、エミッタ領域が順に形成されているバイポーラトランジスタを有する半導体デバイスと、その製造方法とに関する。
【背景技術】
【０００２】
相補絶縁ゲートトランジスタ（いわゆるＣＭＯＳ）を利用したアナログ回路の実現が進んでいる。
ところが、ノイズ、電源電圧、温度に対する安定性を確保したい回路ではＭＯＳＦＥＴでは十分な安定性が達成できない。このため、高い信頼性を要求する特定の回路では、バイポーラトランジスタが用いられる。
【０００３】
そのような高い信頼性を要求する回路が半導体集積回路の一部である場合、ＣＭＯＳ回路のウェル構造と共通なウェル構造を用いてコスト増加を抑えてバイポーラトランジスタ回路をＣＭＯＳ回路と集積化する。
【０００４】
このようなＣＭＯＳ回路と一体形成される横型（ラテラル型）バイポーラトランジスタが例えば特許文献１および２に、縦型バイポーラトランジスタが例えば特許文献３に開示されている。
また、横型バイポーラトランジスタの駆動能力を向上させる技術が例えば特許文献４に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０２−２９４０６３号公報
【特許文献２】特開平０６−１７７３３４号公報
【特許文献３】特開２００５−２３６０８４号公報
【特許文献４】特開２００１−２３０３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えばＣＭＯＳのウェル構造と共通する構造のウェルを用いて形成するなど、トランジスタ構造に制約が課せられる場合、十分な性能のバイポーラトランジスタが得られない。
【０００７】
バイポーラトランジスタの増幅能力を示す代表的な指標として電流増幅率ｈＦＥが知られる。
半導体デバイスの微細化に伴って、チャネル濃度を規定するベース領域のウェル濃度が高くなる傾向にある。ベース領域の単位面積当たりの不純物量（イオン注入の場合は、そのドーズ量）が高くなると、詳細は後述するが電流増幅率ｈＦＥは下がる方向となる。このため、バイポーラトランジスタの増幅能力も低下する。
【０００８】
横型（ラテラル型）バイポーラトランジスタでは、ベース距離（平面視のエミッタとコレクタの領域間距離）で電流増幅率ｈＦＥを規定できる。
ところが、例えばＣＭＯＳ回路側の仕様にベース濃度が制約を受ける場合などにおいては、ベース距離を短くするだけでは、耐圧その他の特性を維持しながら電流増幅率ｈＦＥを高くすることに限界がある。
また、縦型バイポーラトランジスタは、さらにウェル深さ等が制約されるため、深さ方向のベース距離（基板表面側のエミッタと基板深部側のコレクタとの領域間距離）を自由に設定できず、電流増幅率ｈＦＥを高くすることは更に困難である。
【０００９】
前記特許文献４に記載の横型バイポーラトランジスタは、２重ウェルの基板深部側の外側ウェル領域にコレクタ電位を与えることにより、電流増幅率ｈＦＥを増加させるトランジスタ構造を開示する。
【００１０】
しかしながら、この構造では、コレクタ電位を基板深部側から与えるウェル電極がトランジスタ部の外側に位置し、このウェル電極とコレクタ電極を上層の配線等で接続する構成をとっている。
そのため、横型バイポーラトランジスタにコレクタ電極から与えられる電位より、縦型動作のために実際の実効的なトランジスタ部の下方のウェル部分に与えられる電位が構造上かなり低くなり、このことがｈＦＥ増大の制約事項になる可能性が高い。
【００１１】
本発明は、例えばＣＭＯＳ回路側の仕様で不純物領域の深さや濃度が制約を受けるような場合でも、電流増幅率ｈＦＥ等の増幅性能を向上できるバイポーラトランジスタを有する半導体デバイスを提供するものである。
【課題を解決するための手段】
【００１２】
本発明に関わる半導体デバイスは、第１導電型の半導体基板と、第１導電型のベース領域と、第２導電型のエミッタ領域と、第２導電型のコレクタ深部領域およびコレクタ側部領域とを有する。
前記ベース領域は、半導体基板内の表面側部に形成されている。
【００１３】
前記コレクタ深部領域は、前記ベース領域の基板深部側に形成されている。
前記エミッタ領域は、前記ベース領域の基板表面側の内部にベース領域より浅く形成されている。
前記コレクタ側部領域は、前記ベース領域の表面側部分を介して前記エミッタ領域と近接し、前記コレクタ深部領域に接続されている。
【００１４】
また、本発明では、１つのバイポーラトランジスタが、横型の主トランジスタ部と、縦型の補助トランジスタ部とから形成されている。
横型の主トランジスタ部は、前記エミッタ領域と、前記ベース領域の前記表面側部分と、前記コレクタ側部領域とを電流チャネルとして動作する。
前記縦型の補助トランジスタ部は、前記エミッタ領域と、エミッタ領域の底面に接する前記ベース領域の深部側部と、前記コレクタ深部領域とを電流チャネルとして動作する。
【００１５】
上記構成によれば、コレクタ側部領域が、ベース領域の側面に接し、ベース領域の表面側部分を介してエミッタ領域と近接している。そのため、このコレクタ側部領域、ベース領域の表面側部分、エミッタ領域によって横型の主トランジスタ部が形成されている。この主トランジスタ部は、バイポーラトランジスタ内で動作電流を主に流す部分として機能する。
【００１６】
一方、縦方向（深さ方向）の構造においては、エミッタ領域の底面から、エミッタ領域より深い個所のベース領域部分（深部側部）を介してコレクタ深部領域が配置されている。このため、この３つの領域や領域部分によって縦型の補助トランジスタ部が形成されている。
この縦型のトランジスタ部は、ベース領域の深さや濃度が制約を受けやすいため、補助的に動作する。つまり、縦型トランジスタ部におけるエミッタ領域からコレクタ深部領域までの深さ方向の距離（深部ベース幅）は、パターン設計で制御できず、ウェル構造に依存するため、それ単独では所望の電流増幅率が得にくい。但し、本発明では、横型のトランジスタ部と同時に動作する補助トランジスタとして機能する。つまり、横型の主トランジスタ部の動作で基板深部側にそれて本来なら基板に消失されてしまうようなキャリアを、動作電流の一部として有効に捕獲して全体の電流増幅率を高める機能が、縦型の補助トランジスタにある。
【発明の効果】
【００１７】
本発明によれば、例えばＣＭＯＳ回路側の仕様で不純物領域の深さや濃度が制約を受けるような場合でも、電流増幅率ｈＦＥ等の増幅性能を向上できるバイポーラトランジスタを有する半導体デバイスを提供することができる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態に関わる半導体デバイスの概略的な断面図である。
【図２】図１におけるバイポーラトランジスタのより詳細な断面構造図と平面図である。
【図３】側部ベース幅ＷＢＬを変化させたときのｈＦＥ-Ｉｃ特性を示すグラフである。
【図４】第１の実施形態に関わる半導体デバイスの製造途中の断面図である。
【図５】第２の実施形態に関わる半導体デバイスにおいて、バイポーラトランジスタ部分の断面図と平面図である。
【図６】側部ベース幅ＷＢＬと電流増幅率ｈＦＥの関係をまとめて示す図表である。
【図７】第２の実施形態に関わる半導体デバイスの製造途中の断面図である。
【図８】第３の実施形態に関わる半導体デバイスにおいて、バイポーラトランジスタ部分の断面図である。
【図９】第３の実施形態に関わる半導体デバイスの製造途中の断面図である。
【図１０】第１〜第３の実施形態においてＣＭＯＳ構造を利用して形成可能な接合型の第１バラクタの構造図である。
【図１１】第１〜第３の実施形態においてＣＭＯＳ構造を利用して形成可能なＭＯＳ型の第２バラクタの構造図である。
【図１２】第１〜第３の実施形態においてＣＭＯＳ構造を利用して形成可能な第３バラクタの構造図である。
【図１３】第３バラクタ構造の等価回路図である。
【図１４】第１〜第３の実施形態においてＣＭＯＳ構造を利用して形成可能な第４バラクタの構造図である。
【図１５】第４バラクタ構造の等価回路図である。
【図１６】第１〜第３の実施形態においてＣＭＯＳ構造を利用して形成可能な第５バラクタの構造図である。
【図１７】第５バラクタ構造の等価回路図である。
【発明を実施するための形態】
【００１９】
本発明の実施形態を、図面を参照して、以下の順で説明する。
１．第１の実施の形態：横型の主トランジスタ部のベース上に素子分離絶縁膜が存在する場合の実施形態である。
２．第２の実施の形態：横型の主トランジスタ部のベース上にシリサイドブロックが存在する場合の実施形態である。
３．第３の実施の形態：横型の主トランジスタ部のベース上にゲート電極体が存在する場合の実施形態である。
４．ＣＭＯＳ部に形成可能な他のデバイス例（第１〜第５バラクタ構造）を示す。
【００２０】
本発明は、ＢｉＣＭＯＳプロセス等の高性能バイポーラトランジスタの専用プロセスで製造される半導体デバイスへの適用も可能である。
但し、本発明がより有効なのは、バイポーラトランジスタが、同一基板に形成される相補絶縁ゲートトランジスタ回路（例えばＣＭＯＳ回路）とウェルの濃度や深さ等の構造パラメータを共通にしなければならないといった制約を受ける場合である。
よって、以下の説明では、ＣＭＯＳプロセスにマスクや工程を追加することなく、ＭＯＳトランジスタと同時にウェル構造を形成し、さらに望ましくはソースやドレインの領域形成時に、エミッタ領域やコンタクト領域等が同時形成される場合を前提とする。
【００２１】
＜１．第１の実施の形態＞
［デバイス構造］
図１は、ＣＭＯＳ部とバイポーラ部とを便宜上、横並びに示す概略的な断面図である。図２（Ａ）は、バイポーラトランジスタのより詳細な断面構造図、図２（Ｂ）は、バイポーラトランジスタの平面図である。
【００２２】
図１に図解する半導体デバイスは、ＣＭＯＳ部１０Ａと、バイポーラ部１０Ｂとを半導体基板１１の異なる領域に有する。図１のＣＭＯＳ部１０Ａに、１つのｎ型ＭＯＳトランジスタ（ＮＭ）と、１つのｐ型ＭＯＳトランジスタ（ＰＭ）とを示す。
【００２３】
ｎ型ＭＯＳトランジスタ（ＮＭ）において、ｐ型の半導体基板１１の内部に、ディープｎ型ウェル領域１２Ａとｎ型ウェル領域１３Ａで囲まれたｐ型ウェル領域１４Ａが形成されている。ｐ型ウェル領域１４Ａのチャネル領域となる部分の上には、ゲート絶縁膜１５Ａとゲート電極１６Ａの積層体が形成されている。
この積層体のチャネル長方向両側の面に側壁スペーサ１７が形成されている。
側壁スペーサ１７より外側の基板表面部に２つのｎ型のソース・ドレイン領域１８Ａが互いに離間して配置されている。各ソース・ドレイン領域１８Ａは、そのチャネル端側が不純物濃度を低くしたＬＤＤ（Lightly Doped Drain）構造となっている。
【００２４】
ｐ型ＭＯＳトランジスタ（ＰＭ）は、ディープｎ型ウェル領域１２Ａとｎ型ウェル領域１３Ａを有しない。また、チャネルが形成されるウェルやソース・ドレイン領域の不純物導電型がｎ型ＭＯＳトランジスタ（ＮＭ）と逆になっている。すなわち、半導体基板１１にｎ型ウェル領域２４Ａが形成され、ｎ型ウェル領域２４Ａ内の２つのソース・ドレイン領域１８Ｃがｐ型不純物の導入によって形成されている。ゲートの導電型が異なる場合もあるがゲート積層体そのものは、ｎ型ＭＯＳトランジスタ（ＮＭ）と同様である。
【００２５】
ｎ型ＭＯＳトランジスタ（ＮＭ）、ｐ型ＭＯＳトランジスタ（ＰＭ）のそれぞれが有する２つのソース・ドレイン領域は、例えば、タングステン（Ｗ）等のプラグにより配線（符号なし）に接続される。プラグは、シリコン酸化膜からなる層間絶縁膜１９に開孔するコンタクト孔に導電材料を埋め込んで形成されている。また、ソース・ドレイン領域のシリコン基板表面部は、接触抵抗を低減するため、コバルト（Ｃｏ）などによりシリサイド化されている。このシリサイド化は、自己整合シリサイド（サリサイド）工程によってゲート電極上でも同時に行われている。
【００２６】
なお、ｎ型ＭＯＳトランジスタ（ＮＭ）、ｐ型ＭＯＳトランジスタ（ＰＭ）の各デバイス間の分離はＳＴＩ（shallow trench isolation）によってなされている。また、ｎ型ウェル領域１３Ａと２４Ａは同時に形成されることで、同一の深さと同一の不純物濃度を有することとしてもよい。
【００２７】
一方、バイポーラ部１０Ｂは、上記ディープｎ型ウェル領域１２Ａと同時形成されるｎ型のコレクタ深部領域１２Ｂと、上記ｎ型ウェル領域１３Ａと同時形成されるｎ型のコレクタ側部領域１３Ｂとを有する。
また、コレクタ深部領域１２Ｂとコレクタ側部領域１３Ｂに囲まれる基板領域に、上記ｐ型ウェル領域１４Ａと同時形成されるｐ型のベース領域１４Ｂが設けられている。
【００２８】
ベース領域１４Ｂ内の基板表面側に、ベース領域１４Ｂより浅いｎ型のエミッタ領域３１が形成されている。エミッタ領域３１に対し、素子分離絶縁層（ＳＴＩ）を挟んで反対側のベース領域表面部に、ベース領域より高濃度なｐ型のベースコンタクト領域３２が配置されている。また、コレクタ側部領域１３Ｂの表面側部に、コレクタ側部領域より高濃度なｎ型のコレクタコンタクト領域３３が形成されている。
このコレクタコンタクト領域３３とエミッタ領域３１は、例えば、ｎ型ＭＯＳトランジスタ（ＮＭ）のソース・ドレイン領域１８Ａと同時形成できる。また、ベースコンタクト領域３２は、ｐ型ＭＯＳトランジスタ（ＰＭ）のソース・ドレイン領域１８Ｃと同時形成できる。
【００２９】
エミッタ領域３１とコレクタコンタクト領域３３との間には素子分離絶縁層（ＳＴＩ）が形成され、その下にコレクタ側部領域１３Ｂとベース領域１４Ｂが側面同士の境界をもつ。この境界部分からエミッタ領域側に、横型の主トランジスタ部のチャネルが形成される。
つまり、ｎ型のコレクタ側部領域１３Ｂの側面が、ｐ型のベース領域１４Ｂの基板表面側部分を挟んでｎ型のエミッタ領域３１と近接しており、この３者に動作電流が流れることで横型の主トランジスタ部（ｎｐｎバイポーラトランジスタ）が動作する。
【００３０】
一方、エミッタ領域３１の底面は、ベース領域１４Ｂの深部側領域を挟んで、コレクタ深部領域１２Ｂと対向しており、この３者に動作電流が流れることで縦型の補助トランジスタ部（ｎｐｎバイポーラトランジスタ）が動作する。
【００３１】
縦型のｎｐｎトランジスタ（主トランジスタ部）と横型のｎｐｎトランジスタ（補助トランジスタ部）とは、コレクタコンタクト領域３３がプラグ４３を通して同一のコレクタ電極５３に接続されている。また、エミッタ領域３１がプラグ４１を通してエミッタ電極５１に接続され、ベースコンタクト領域３２がプラグ４２を通してベース電極５２と接続されている。エミッタ電極５１とベース電極５２のそれぞれは、主トランジスタ部と補助トランジスタ部で共通の電極である。よって、主トランジスタ部と補助トランジスタ部は、コレクタ電極、エミッタ電極およびベース電極に並列に接続されて、１つのｎｐｎバイポーラトランジスタを構成している。
【００３２】
なお、この場合も、プラグ４１〜４３が、シリコン酸化膜からなる層間絶縁膜１９に形成されたコンタクト孔にタングステン（Ｗ）などの導電材料を埋め込むことで形成さている。各プラグの下方接触面には、接触抵抗を低減するため、コバルト（Ｃｏ）などによりシリサイド層（ＳＣ）が形成されている。また、エミッタ、ベース、コレクタの取り出し間は素子分離絶縁層（ＳＴＩ）によって分離されている。
【００３３】
［ベース幅に関する要件］
縦型ｎｐｎトランジスタ（補助トランジスタ）のベース幅（以下、深部ベース幅）は、図２（Ａ）に示すように、ｎ型のエミッタ領域３１の底面からコレクタ深部領域１２Ｂの上面までの距離（深部ベース幅ＷＢＶ）で規定される。
一方、横型ｎｐｎトランジスタ（主トランジスタ）のベース幅は、エミッタとコレクタ間に形成された素子分離絶縁層（ＳＴＩ）の下方に形成されたコレクタ側部領域１３Ｂの側面境界と、ｎ型のエミッタ領域のエッジとの距離（側部ベース幅ＷＢＬ）で規定される。
【００３４】
図２（Ａ）において、符号“ＮＳＤ”は、図１のソース・ドレイン領域１８Ａといったｎ型の不純物領域と同一プロセスで形成されることを示している。また、符号“ＰＳＤ”は、図１のソース・ドレイン領域１８Ｃといったｐ型の不純物領域と同一プロセスで形成されることを示している。
縦型ｎｐｎトランジスタ（補助トランジスタ）は、ｎ型のソース・ドレイン領域（ＮＳＤ）をエミッタ領域３１、ｐ型ウェル領域１４Ａ（図１）をベース領域１４Ｂ、ｎ型ウェル（１２Ａ＋１３Ａ）をコレクタ（１２Ｂ＋１３Ｂ）とする。この場合、ウェルはＭＯＳトランジスタの特性を最適化するように設計される。
【００３５】
いま、縦型ｎｐｎトランジスタ（補助トランジスタ）の主たる動作領域において、ｈＦＥ＝ＩＣ／ＩＢ＝Ｄｎ／Ｄｐ・ＱＥ／ＱＢ２で表される。ここで“ＩＣ”はコレクタ電流、“ＩＢ”はベース電流、“Ｄｎ”はドナー濃度、“Ｄｐ”はアクセプタ濃度、“ＱＥ”はエミッタガンメル数、“ＱＢ２”はベースガンメル数を表す。ベースガンメル数とは、擬似中位ベースのキャリア積分濃度のことで、ベース領域のキャリア面密度ＮＢ２(ｘ)を用いて、ＱＢ２＝∫ＷＢＶＮＢ２(ｘ)ｄｘで表される。図２（Ｃ）に示すように、例えば、エミッタ領域３１の底面を“０”として深さ方向に深部ベース幅ＷＢＶまでキャリア面密度を積分する。この積分によって、補助トランジスタのベースガンメル数、すなわちエミッタ領域３１直下のベース領域部分の総不純物量（この場合、第１導電型（ｎ型）のドナー濃度の総量）が計算できる。
【００３６】
同様に、横型ｎｐｎトランジスタ（主トランジスタ）の主たる動作領域において、ｈＦＥ＝ＩＣ／ＩＢ＝Ｄｎ／Ｄｐ・ＱＥ／ＱＢ１で表される。ここでのベースガンメル数ＱＢ１は、ベース領域の深さ方向の平均的なキャリア分布密度ＮＢ１(ｘ)を用いて、ＱＢ１＝∫ＷＢＬＮＢ１(ｘ)ｄｘで表される。図２（Ｃ）に示すように、例えば、エミッタ領域３のエッジを“０”として横方向に側部ベース幅ＷＢＬまでキャリア分布密度を積分する。この積分によって、主トランジスタのベースガンメル数、すなわちエミッタ領域３１のエッジからコレクタ側部領域１３Ｂ側のベース領域部分の総不純物量（この場合、第１導電型（ｎ型）のドナー濃度の総量）が計算できる。
【００３７】
横型バイポーラトランジスタを支配的に動作させ、縦型バイポーラトランジスタを補助的に動作させるには、望ましくは、横型バイポーラトランジスタベースの総不純物量を、縦型バイポーラトランジスタのベースの総不純物量より小さくする。すなわち、次式（１）が成り立つようにウェルや不純物領域の大きさや濃度を制御するとよい。
【００３８】
［数１］
∫ＷＢＬＮＢ１(ｘ)ｄｘ＜∫ＷＢＶＮＢ２(ｘ)ｄｘ…（１）
【００３９】
ここで、図２（Ｂ）に示すエミッタ領域３１とベース領域１４Ｂの最短距離は、側部ベース幅ＷＢＬと等しい。したがって、側部ベース幅ＷＢＬを規定するエミッタ領域３１の辺と、これに平行なコレクタ側部領域１３Ｂの辺で区切られる上面視が矩形の領域を上面とする３次元ベース領域の総不純物濃度が、上記式（１）の左辺に相当する。
一方、エミッタ領域３１の底面を上面とする３次元ベース領域の総不純物濃度が、上記式（１）の右辺に相当する。
しかし、この２つの３次元ベース領域は、側部ベース幅ＷＢＬと直交する方向のサイズが等しいため、側部ベース幅ＷＢＬを通る任意の断面での総不純物量で比較しても結果は同じである。図２（Ｃ）は、このある断面における側部側の２次元ベース領域の総不純物量をＱ１とし、当該断面における深部側の２次元ベース領域の総不純物量をＱ２と定義したときに、Ｑ１＜Ｑ２が成り立つことを示している。
【００４０】
言い換えると、『横型トランジスタ部の最短のベース幅を含む任意の断面において、その第１導電型不純物の総量Ｑ１が、縦型トランジスタ部における当該断面での第１導電型不純物の総量Ｑ２より少ない』としてもよい。ここで、断面は、エミッタ領域とコレクタ側部領域との最短距離の箇所を含む断面であり、Ｑ１はエミッタ端からコレクタ側部領域側のベース領域部分が有する第１導電型不純物の総量である。また、Ｑ２は、エミッタ領域底面とコレクタ深部領域との間のベース領域部分が前記断面でもつ第１導電型不純物の総量である。
【００４１】
以上の式（１）またはＱ１＜Ｑ２の式が満たされれば、横型トランジスタが主トランジスタ部として支配的に動作する。このとき、縦型トランジスタは、縦型の主トランジスタの動作で基板深部側に向かい本来なら基板内に消失するキャリア（この場合、電子）をコレクタ深部領域１２Ｂで効率よく捕獲する。したがって、縦型トランジスタがない場合に比べると、その分、電流増幅率ｈＦＥが増大する。つまり、縦型トランジスタは補助的に機能する。
【００４２】
このように総不純物量の比較で動作の主、補助を規定するのは、比較対象である上記３次元または２次元のベース領域の深さが、素子分離絶縁層（ＳＴＩ）等の存在で同一でないからである。仮に素子分離絶縁層（ＳＴＩ）がなければ、ベース領域の深さは一定であるため、以上の式（１）またはＱ１＜Ｑ２の式に変えて、ＷＢＬ＜ＷＢＶを満たすだけでよい。つまり、この場合は、ＷＢＬ＜ＷＢＶを満たすだけで、横型トランジスタが主トランジスタ部として支配的に動作するようになる。
【００４３】
なお、縦型と横型でベース幅が同じ場合、縦型のチャネルが面状チャネルであり、横型のチャネルが表面部に形成されるナローチャネルであることを考慮すると、電界がより集中しやすい横型が動作の主体となる。同じ理由から、式（１）、Ｑ１＜Ｑ２またはＷＢＬ＜ＷＢＶの不等号が逆の場合であっても、縦型が主体的に動作する場合もないわけではない。しかし、その横型が支配的になるか否かの境界は、不純物濃度分布の急峻性や動作バイアス条件によって左右される。
【００４４】
少なくとも、式（１）またはＱ１＜Ｑ２で表す濃度の要件と、ＷＢＬ＜ＷＢＶで表す距離の要件の少なくとも一方を満たせば、これらの他の条件によらず必ず横型が主体的に動作することが確認されており、本実施形態は、横型が必ず主体的に動作する最低の要件を規定するものである。
【００４５】
この要件が満たされる限り、電流増幅率ｈＦＥは主体的には横方向のトランジスタ動作で決まる。このため、縦型に比べｈＦＥを高くすることができ、縦方向に注入された少数キャリアも、縦型バイポーラトランジスタのコレクタに到達し、動作に寄与するため高いｈＦＥを確保することができる。その結果、ＭＯＳＦＥＴの特性で一意的に決定される縦型トランジスタと違い、電流増幅性能が高いバイポーラトランジスタの設計が可能となる。また、縦方向、横方向のコレクタを共通な電極で取り出すことから、性能向上に付随して占有面積の増大はない。
【００４６】
図３は、側部ベース幅ＷＢＬを変化させたときのｈＦＥ-Ｉｃ特性を示すグラフである。
図３において、ＷＢＬ＝０.１５[μｍ]のデバイスは式（１）またはＱ１＜Ｑ２で表す濃度の要件と、ＷＢＬ＜ＷＢＶで表す距離の要件を同時に満たしているが、ＷＢＬ＝０.５、１.０および１.５[μｍ]のデバイスは上記２つの要件を同時に満たしていない。
より詳細には、図３を得たシミュレーション計算では、深部ベース幅ＷＢＶのパラメータを０.７[μｍ]としている。ＷＢＬ＝０.５[μｍ]は距離の要件を満たすが濃度の要件を満たさない。ＷＢＬ＝１.０[μｍ]とＷＢＬ＝１.５[μｍ]は２つの要件とも満たさない。唯一、ＷＢＬ＝０.１５[μｍ]が両要件を満たす。
【００４７】
このグラフのように、上記要件を満たすと電流増幅率ｈＦＥを大幅に満たすことができる。
上記濃度の要件と距離の要件を同時に満たすというのは、電流増幅率ｈＦＥに対する寄与の割合について、横型のトランジスタの割合が縦型のトランジスタの割合より十分大きくする、つまり確実に横型を主、縦型を副とするために最も望ましい条件である。
本実施形態のトランジスタ構造において、コレクタ側部領域１３Ｂがコレクタ深部領域１２Ｂの上面に接している。このため、縦型トランジスタ部のコレクタ電位を高く維持できる。この構造において横型を主、縦型を副とする動作を行うには、例えば、上記濃度の要件と距離の要件の一方が満たされればよい。そして上記図３のグラフのように大幅にｈＦＥを増大させるに、さらに望ましくは、上記濃度の要件と距離の要件の両方を満たすことが必要となる。
【００４８】
［製造方法］
図４に、第１の実施形態に関わる半導体デバイスの製造途中の断面図を示す。
図４（Ａ）では、ｐ型の半導体基板１１を用意し、これにシリコン酸化膜等からなる素子分離絶縁層（ＳＴＩ）を形成する。素子分離の手法はＳＴＩに限定されないが、以下、ＳＴＩを例示する。
【００４９】
燐（Ｐ）などのｎ型不純物を、例えばイオン注入などの手法により半導体基板１１に導入する。これにより、ｐ型ＭＯＳトランジスタ（ＰＭ）のｎ型ウェル領域２４Ａおよびｎｐｎトランジスタの横型トランジスタのコレクタとして機能するコレクタ側部領域１３Ｂを形成する。
続いて、ｎｐｎトランジスタの形成領域ならびにｎ型ＭＯＳトランジスタ（ＮＭ）の形成領域に、燐（Ｐ）などのイオン注入によりディープｎ型ウェル領域１２Ａとコレクタ深部領域１２Ｂを同時に形成する。また、続いてボロン（Ｂ）などのイオン注入により、ｎｐｎトランジスタのベース領域１４Ｂおよびｎ型ＭＯＳトランジスタ（ＮＭ）のｐ型ウェル領域１４Ａを形成する。
その後、活性化アニールを施す。
【００５０】
図４（Ｂ）の工程では、ゲート絶縁膜１５Ａとなるシリコン酸化膜を基板表面に熱酸化等により形成し、続いて多結晶シリコン膜をＣＶＤなどにより形成する。ｎ型ＭＯＳトランジスタ（ＮＭ）形成領域の多結晶シリコン膜にはヒ素（Ａｓ）を選択的に導入し、ｐ型ＭＯＳトランジスタ（ＰＭ）形成領域の多結晶シリコン膜にはボロン（Ｂ）を選択的に導入する。
続いてＲＩＥ等で多結晶シリコン膜を所望のパターンに加工してゲート電極１６Ａ,１６Ｂを同時に形成する。
【００５１】
ゲート電極と素子分離絶縁層（ＳＴＩ）をマスクとして自己整合的に、ｎ型ＭＯＳトランジスタ（ＮＭ）の形成領域にヒ素（Ａｓ）を、ｐ型ＭＯＳトランジスタ（ＰＭ）の形成領域にボロン（Ｂ）を導入し、ＬＤＤ領域を形成する。
このときｎｐｎトランジスタ領域には、不図示のレジストを被覆することによりＬＤＤ領域を形成しない。但し、エミッタやコレクタの取り出しとなる領域にはｎ型ＭＯＳトランジスタ（ＮＭ）のＬＤＤ領域と同じ不純物を、ベースの取り出しとなる領域にはｐ型ＭＯＳトランジスタ（ＰＭ）のＬＤＤ領域と同じ不純物を導入しても構わない。
【００５２】
図４（Ｃ）の工程では、基板面上にシリコン酸化膜をＣＶＤで形成し、ＲＩＥなどで異方性エッチングを行い、ＭＯＳＦＥＴの側壁スペーサ１７を形成する。側壁スペーサ１７、ゲート電極および素子分離絶縁層（ＳＴＩ）を自己整合マスクとして、ｎ型ＭＯＳトランジスタ（ＮＭ）の形成領域にヒ素（Ａｓ）を、ｐ型ＭＯＳトランジスタ（ＰＭ）の形成領域にボロン（Ｂ）を導入する。不純物を活性化すると、ＭＯＳトランジスタにソース・ドレイン領域１８Ａ,１８Ｃが形成される。このとき、ｎｐｎトランジスタのエミッタ領域３１とコレクタコンタクト領域３３を、ｎ型ＭＯＳトランジスタ（ＮＭ）のソース・ドレイン領域１８Ａと同時に形成する。ｎｐｎトランジスタのベースコンタクト領域３２は、ｐ型ＭＯＳトランジスタ（ＰＭ）のソース・ドレイン領域１８Ｃの形成工程で同時に形成する。
【００５３】
図４（Ｄ）の構造を形成するには、まず、基板面上にスパッタなどによりコバルト（Ｃｏ）を堆積し、熱処理を行って、シリコンに接していないコバルト膜を除去する。このときシリコン基板や多結晶シリコン上のコバルト膜がシリコンと反応してシリサイド化されるが、酸化膜上では反応しないためコバルト膜のままとなる。
これにより、ＭＯＳＦＥＴのソース・ドレイン領域１８Ａ,１８Ｃおよびゲート電極上にシリサイド層（ＳＣ）が形成される。このとき同時に、ｎｐｎトランジスタのエミッタ領域３１、ベースコンタクト領域３２、コレクタコンタクト領域３３の上部にもシリサイド層（ＳＣ）が形成される。
【００５４】
その後、基板面上にシリコン酸化膜やプラズマ窒化膜などの層間絶縁膜１９をＣＶＤで堆積し、これに電極の取り出し孔を形成する。チタン（Ｔｉ）などのバリアメタルを蒸着し、タングステン（Ｗ）を堆積する。そして、ＣＭＰ等で平滑化して各種プラグを形成する。最後に、アルミニウム（Ａｌ）等により配線を形成する。
【００５５】
＜２．第２の実施の形態＞
第１の実施形態では、横型の主トランジスタのチャネルが素子分離絶縁層（ＳＴＩ）の直下に形成される。しかし、素子分離絶縁層（ＳＴＩ）は本来、素子間に電流が流れるのを防止するものなので、電流量を増やすには不利である。
そこで、第２の実施形態では、その部分に素子分離絶縁層（ＳＴＩ）を形成しない。但し、その部分に素子分離絶縁層（ＳＴＩ）はエミッタ領域３１やコレクタコンタクト領域３３を自己整合的に分離する役目（エミッタマスク層の役目）がある。
本実施形態は、このエミッタマスク層の役目をシリサイドブロック（絶縁層の一種）で代替した実施形態である。
【００５６】
［デバイス構造］
図５（Ａ）に、第２の実施形態に関わるバイポーラトランジスタ部分の断面図を示す。また、図５（Ｂ）には、この断面図に対応した平面図を示す。なお、ＭＯＳトランジスタ部の構造は第１の実施形態と同様であるため、ここでの図示を省略する。
【００５７】
図５に図解したバイポーラ部は、横型の主トランジスタを形成するエミッタ領域３１と、コレクタコンタクト領域３３との間の基板表面に、素子分離絶縁層（ＳＴＩ）に代えて、シリサイドブロック（ＳＢ）が酸化シリコンなどの絶縁材料から形成されている。後述するように、ｎ型のソース・ドレイン領域（ＮＳＤ）を形成するときの自己整合マスク層（エミッタマスク層）を兼用するためには、例えば側壁スペーサ１７と同じ膜材を利用するとよい。
【００５８】
この構成にすることにより、ベースコンタクト領域３２の側部ベース幅ＷＢＬを微細化できるため、さらに電流増幅率ｈＦＥを高く設計できる。
図６の図表に、側部ベース幅ＷＢＬと電流増幅率ｈＦＥの関係をまとめて示す。このように、側部ベース幅ＷＢＬを小さくすると、電流増幅率ｈＦＥが各段に向上することが分かる。
【００５９】
［製造方法］
図７に、第２の実施形態に関わる半導体デバイスの製造途中の断面図を示す。
図７（Ａ）〜図７（Ｂ）までは、第１の実施形態に関わる図４（Ａ）〜図４（Ｂ）までと製造方法自体は同じである。但し、本例では、横型トランジスタの実効的なベース領域となるエミッタ領域３１とコレクタコンタクト領域３３との間の基板表面には素子分離絶縁層（ＳＴＩ）を形成していない。
【００６０】
図７（Ｃ１）の工程では、側壁スペーサとなる絶縁膜、例えばシリコン酸化（ＳｉＯ２）膜１７Ａを成膜する。次工程の全面エッチングでシリサイドブロック（ＳＢ）となるＳｉＯ２膜部分が除去されないようにレジストＲをパターニングにより形成する。このレジストＲの形成位置は、横型トランジスタの実効的なベース領域となるエミッタ領域３１とコレクタコンタクト領域３３間の領域上方である。
【００６１】
図７（Ｃ１）の工程で、図４（Ｃ）と同様にＲＩＥ等の異方性エッチングを行うと、側壁スペーサ１７と同時に、レジストＲ１で保護された領域にシリサイドブロック（ＳＢ）が形成される。その後、レジストＲを除去する。
続いて、形成したシリサイドブロック（ＳＢ）と、素子分離絶縁層（ＳＴＩ）、ならびに、側壁スペーサ付きのゲート電極を自己整合マスクとしてｎ型不純物、例えば燐（Ｐ）をイオン注入する。
これにより、ｎ型ＭＯＳトランジスタ（ＮＭ）の形成領域にソース・ドレイン領域１８Ａ,１８Ｃが形成され、これと同時に、シリサイドブロック（ＳＢ）をマスクとして自己整合的にｎｐｎトランジスタのエミッタ領域３１が形成される。また、コレクタコンタクト領域３３も同時に形成される。
【００６２】
以後は、第１の実施形態と同様な工程を経て、当該半導体デバイスを完成させる。
【００６３】
第２の実施形態では、横型ｎｐｎトランジスタ（主トランジスタ）の側部ベース幅ＷＢＬがシリサイドブロック（ＳＢ）によって、少なくともエミッタ領域３１側は自己整合的に決めることができ、側部ベース幅ＷＢＬを微細化することができる。
【００６４】
＜３．第３の実施の形態＞
本実施形態は、エミッタマスク層の役目をゲート積層体（ゲート絶縁膜とゲート電極）で代替した実施形態である。
【００６５】
［デバイス構造］
図８に、第３の実施形態に関わるバイポーラトランジスタ部分の断面図を示す。なお、ＭＯＳトランジスタ部の構造は第１の実施形態と同様であるため、ここでの図示を省略する。
【００６６】
図８に図解したバイポーラ部は、横型の主トランジスタを形成するエミッタ領域３１端が、ゲート電極１６Ａ,１６Ｂ（図１参照）と同時加工される電極１６とその下の絶縁膜１５とから自己整合的に規定される。すなわち、エミッタ領域３１と、コレクタコンタクト領域３３との間の基板表面に、電極１６と絶縁膜１５の積層体が形成されている。
なお、電極１６は、その下方の半導体基板電位を電位的に安定させる趣旨から、エミッタ電極５１（図１参照）と電気的に接続することが望ましい。
【００６７】
この構成にすることにより、側部ベース幅ＷＢＬはゲート電極１６Ａ,１６Ｂ加工に近い精度で微細化できるため、さらに電流増幅率ｈＦＥを高く設計できる。
【００６８】
［製造方法］
図９に、第３の実施形態に関わる半導体デバイスの製造途中の断面図を示す。
図９（Ａ）までは、第１の実施形態に関わる図４（Ａ）〜図４（Ｂ）までと製造方法自体は同じである。但し、本例では、横型トランジスタの実効的なベース領域となるエミッタ領域３１とコレクタコンタクト領域３３との間の基板表面には素子分離絶縁層（ＳＴＩ）を形成していない。
【００６９】
図９（Ｂ）の工程では、ＣＭＯＳ部のゲート電極１６Ａ,１６Ｂの形成時に、エミッタ領域３１とコレクタコンタクト領域３３との間の基板表面に絶縁膜１５と電極１６の積層体を形成する。なお、側壁スペーサ１７およびＬＤＤ領域も必然的に、このバイポーラ部の箇所にも同時形成される。
【００７０】
続いて、形成したゲート積層体と、素子分離絶縁層（ＳＴＩ）とを自己整合マスクとしてｎ型不純物、例えば燐（Ｐ）をイオン注入する。
これにより、ｎ型ＭＯＳトランジスタ（ＮＭ）の形成領域にソース・ドレイン領域１８Ａ,１８Ｃが形成され、これと同時に、ゲート積層体（１５＋１６）をマスクとして自己整合的にｎｐｎトランジスタのエミッタ領域３１が形成される。また、コレクタコンタクト領域３３のも同時に形成される。
【００７１】
以後は、第１の実施形態と同様な工程を経て、当該半導体デバイスを完成させる。
【００７２】
＜４．ＣＭＯＳ部に形成可能な他のデバイス例＞
上記ＣＭＯＳ部には、メモリ、ロジックの一般的なＣＭＯＳ回路の他に、キャパシタ、インダクタ、抵抗などの回路素子を、ＣＭＯＳ構造を利用して形成可能である。ここで一例として、可変容量（バラクタ：バリアブルキャパシタ）について、その構造と形成方法を説明する。
【００７３】
最初に、バラクタについて説明する。
チューナーなどの周波数帯域全体にわたってチューニングを必要とするワイヤレスシステムや、その他の通信システムに搭載される電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）に使用される半導体素子として、バラクタ（可変容量）がある。バラクタは、半導体の接合容量を利用した接合型と、ＭＯＳ構造を利用したＭＯＳ型が存在する。
【００７４】
［第１および第２バラクタ構造］
図１０に接合型バラクタ、図１１にＭＯＳ型バラクタの構造図を示す。
接合型バラクタの構造は、図１０に示すように、例えば、半導体基板１１にｐ型ウェル領域１４Ｃ（もしくはｎ型ウェル領域）を形成している。ｐ型ウェル領域１４Ｃの表面側にｐ型ソース・ドレイン領域（ＰＳＤ）１８Ｅ（もしくはｎ型のソース・ドレイン領域）を形成し、この接合容量が利用される。ｐ型ウェル領域１４Ｃには、ＮＳＤのコンタクト領域１８Ｄが形成されている。
【００７５】
ＭＯＳ型バラクタの構造は、図１１に示すように、例えば、半導体基板１１にｐ型ウェル領域１４Ｄ（もしくはｎ型ウェル領域）を形成し、その上にゲート絶縁膜１５Ｂを形成し、上部電極となるゲート電極１６Ｂを形成している。そのゲート電極１６Ｂの両側下方の基板表面部に、２つのｎ型のソース・ドレイン領域（ＮＳＤ）１８Ｆ（もしくはｐ型ソース・ドレイン領域）を互いに離して形成している。２つのソース・ドレイン領域１８Ｆは短絡して用いる。
【００７６】
接合型バラクタは、接合部分の空乏層を利用した可変容量であり、同時にダイオード構造でもあるためにバイアス方向に注意する必要がある。また、単位面積あたりの容量値としては、ＭＯＳ型に比べ比較的小さく、所望の容量値を得るには、大面積が必要である。
一方、ＭＯＳ型バラクタは、ゲート絶縁膜と、ゲート電極直下のチャネル領域の空乏層を利用した可変容量であるが、接合型に比較し、容量の変化率が小さく、クオリティファクタＱ値をあまり高くすることができない。
【００７７】
以下、この２種類の長所を併せ持つ構造のバラクタを、ＭＯＳ回路部に形成可能な容量素子の一例として、以下、図面を参照して説明する。
【００７８】
［第３バラクタ構造］
第３バラクタ構造について、図１２および図１３を用いて説明する。
図１２は、第３バラクタ構造の断面図である。図１３は、第３バラクタ構造の等価回路図である。
図１２に示すように、例えば、ｐ型の半導体基板１１に、素子分離領域（ＳＴＩ）が形成されている。素子分離領域は、ＳＴＩ法に限らず、ＬＯＣＯＳ法で形成された絶縁膜で代替可能である。
【００７９】
素子領域には、ｎ型ウェル領域１４Ｅが形成されている。ｎ型ウェル領域１４Ｅは、ＭＯＳトランジスタのウェル領域と兼用してよい。ｎ型ウェル領域１４Ｅを形成するためには、例えば、燐（Ｐ）イオンを５００[ｋｅＶ]〜１０００[ｋｅＶ]、１Ｅ１２〜１Ｅ１４程度の条件でイオン注入する。
ｎ型ウェル領域１４Ｅの表面には、薄い絶縁膜１５Ｃが形成される。この絶縁膜１５Ｃは、通常のＭＯＳトランジスタのゲート絶縁膜と兼用してもよい。絶縁膜１５Ｃの上部には、ＭＯＳ型バラクタの上部電極となる電極１６Ｃが形成される。この電極１６Ｃは、通常のＭＯＳトランジスタのゲート電極と同じ、例えばポリシリコン膜で形成してもよい。
【００８０】
電極１６Ｃをマスクとして、例えば左側のｎ型ウェル領域１４Ｅの表面部には、ｐ型領域（ＰＳＤ）１８Ｇが形成される。ｐ型領域１８Ｇは、例えばｐ型ＭＯＳトランジスタ（ＰＭ）のソース・ドレイン領域と兼用してもよい。
また、電極１６Ｃをマスクとして、例えば右側のｎ型ウェル領域１４Ｅの表面部には、ｎ型領域１８Ｈが形成される。ｎ型領域１８Ｈは、例えばｎ型ＭＯＳトランジスタ（ＮＭ）のソース・ドレイン領域と兼用してもよい。
配線工程により、ｐ型領域１８Ｇと、電極１６が電気的に接続され、これをバラクタの第１電極とし、ｎ型領域１８Ｈを第２電極とする。
【００８１】
この第３バラクタ構造によれば、図１３に等価回路を示すように、ｐ型領域１８Ｇと、ｎ型ウェル領域１４Ｅとの接合部を利用した接合型容量（ダイオードＤ１で示す）を有する。また、この接合容量に加え、絶縁膜１５Ｃを介して電極１６とｎ型ウェル領域１４ＥとのＭＯＳ構造を利用したＭＯＳ型容量Ｃ１とが並列に形成されている。これにより、単位面積あたりの容量値を大きくすることが可能である。
【００８２】
［第４バラクタ構造］
第４バラクタ構造について、図１４および図１５を用いて説明する。
図１４は、第４バラクタ構造の断面図である。図１５は、第４バラクタ構造の等価回路図である。
図１４に示すように、例えば、ｐ型の半導体基板１１に、素子分離領域（ＳＴＩ）が形成されている。素子分離領域は、素子分離領域ＳＴＩ法に限らず、ＬＯＣＯＳ法で形成された絶縁膜で代替可能である。
【００８３】
素子領域には、ｎ型ウェル領域１４Ｅが形成されている。このｎ型ウェル領域１４Ｅは、ＭＯＳトランジスタのウェル領域と兼用してもよい。ｎ型ウェル領域１４Ｅを形成するためには、例えば、燐（Ｐ）イオンを５００[ｋｅＶ]〜１０００[ｋｅＶ]、１Ｅ１２〜１Ｅ１４程度の条件でイオン注入する。
ｎ型ウェル領域１４Ｅの表面には、薄い絶縁膜（符号なし）が形成される。この絶縁膜は、通常のＭＯＳトランジスタのゲート絶縁膜と兼用してもよい。絶縁膜がそれぞれの電極と基板の間に介在するようにして、ＭＯＳ型バラクタの電極１６Ｄ〜１６Ｇが形成される。この電極は、少なくとも２つ以上形成され、通常のＭＯＳトランジスタのゲート電極と同じ、例えばポリシリコン膜から形成してもよい。
【００８４】
電極１６Ｄ〜１６Ｇをマスクとして、例えば電極１６Ｄの左側、電極１６Ｅと電極１６Ｆの間、電極１６Ｇより右側のｎ型ウェル領域１４Ｅの表面には、それぞれｐ型領域１８Ｉ,１８Ｊ,１８Ｋが形成される。このｐ型領域１８Ｉ,１８Ｊ,１８Ｋは、例えばｐ型ＭＯＳトランジスタ（ＰＭ）のソース・ドレイン領域（ＰＳＤ）と同時形成される。
さらに、形成した電極とソース・ドレイン領域を保護するレジスト等をマスクとして、電極１６Ｄと１６Ｅの間の基板表面部、電極１６Ｆと１６Ｇの間の基板表面部に、それぞれｎ型領域１８Ｌ、１８Ｍが形成される。このｎ型領域１８Ｌと１８Ｍは、例えばｎ型ＭＯＳトランジスタ（ＮＭ）のソース・ドレイン領域（ＮＳＤ）と同時形成される。
【００８５】
配線工程により、ｐ型領域１８Ｉと電極１６Ｄが電気的に接続され、さらにｐ型領域１８Ｋと電極１６Ｇが電気的に接続される。これをバラクタの第１アノード電極Ａ１とする。
配線工程により、ｐ型領域１８Ｊと電極１６Ｅと１６Ｆが電気的に接続され、これをバラクタの第２アノード電極Ａ２とする。
また、配線工程により、ｎ型領域１８Ｌと１８Ｍを電気的に接続し、これをカソード電極Ｋとする。
【００８６】
この第４バラクタ構造によれば、第１アノード電極と、第２アノード電極Ａ２を用いることにより、単位面積あたりの容量を大きくすることができる。これに加えて、図１５に示すように、１対の２容量（Ｃ１またはＣ２対（Ｃ１＋Ｃ２）の合成容量）を差動動作させることができる。これにより、カソード電極Ｋが共通になることから、下部電極の抵抗成分を回路的に考えなくてもよいため、Ｑ値を高くすることが可能になる。
【００８７】
［第５バラクタ構造］
第５バラクタ構造について、図１６および図１７を用いて説明する。
図１６は、第５バラクタ構造の断面図である。図１７は、第５バラクタ構造の等価回路図である。
図１６に示すように、例えば、ｐ型の半導体基板１１に、素子分離領域（ＳＴＩ）が形成されている。素子分離領域は、ＳＴＩ法に限らず、ＬＯＣＯＳ法で形成された絶縁膜で代替可能である。
【００８８】
素子領域には、ｎ型ウェル領域１４Ｅが形成されている。このｎ型ウェル領域１４Ｅは、ＭＯＳトランジスタのウェル領域と兼用してもよい。ｎ型ウェル領域１４Ｅを形成するためには、例えば、燐（Ｐ）イオンを５００[ｋｅＶ]〜１０００[ｋｅＶ]、１Ｅ１２〜１Ｅ１４程度の条件でイオン注入する。
ｎ型ウェル領域１４Ｅの表面には、薄い絶縁膜（符号なし）が形成される。この絶縁膜は、通常のＭＯＳトランジスタのゲート絶縁膜と兼用してもよい。絶縁膜をそれぞれの電極と基板の間に介在させることで、ＭＯＳ型バラクタの電極１６Ｄ〜１６Ｇが形成される。この電極は、少なくとも２つ以上形成され、通常のＭＯＳトランジスタのゲート電極と同じ、例えばポリシリコン膜から形成してもよい。
【００８９】
電極１６Ｄ〜１６Ｇをマスクとして、例えば電極１６Ｄの左側、電極１６Ｅと電極１６Ｆの間、電極１６Ｇより右側のｎ型ウェル領域１４Ｅの表面には、それぞれｐ型領域１８Ｉ,１８Ｊ,１８Ｋが形成される。さらに、電極１６Ｄと１６Ｅの間の基板表面部、電極１６Ｆと１６Ｇの間の基板表面部にも、それぞれｐ型領域１８Ｎ、１８ＯＭが形成される。これらの５つのｐ型領域１８Ｉ,１８Ｊ,１８Ｋ,１８Ｎ,１８Ｏは、例えばｐ型ＭＯＳトランジスタ（ＰＭ）のソース・ドレイン領域（ＰＳＤ）と同時形成される。
さらに、ｎ型ウェル領域１４Ｅの例えば周辺部の表面には、ｎ型領域１８Ｐが形成される。このｎ型領域１８Ｐは、例えばｎ型ＭＯＳトランジスタ（ＮＭ）のソース・ドレイン領域（ＮＳＤ）と同時形成される。
【００９０】
配線工程により、ｐ型領域１８Ｉ,１８Ｊ,１８Ｋが電気的に接続され、これをバラクタの第１アノード電極Ａ１とする。
配線工程により、ｐ型領域１８Ｎと１８Ｏが電気的に接続され、これをバラクタの第２アノード電極Ａ２とする。
また、配線工程により、電極１６Ｄ〜１６Ｇが電気的に接続される。
【００９１】
このような第５バラクタ構造によれば、第１アノード電極Ａ１と、第２アノード電極Ａ２を用いることにより、１対の２容量（図１７ではＣ４）を差動動作させることができる。これにより、カソード電極Ｋが共通になることから、下部電極の抵抗成分を回路的に考えなくてもよいため、Ｑ値を高くすることが可能になる。さらに、第１アノード電極Ａ１と第２アノード電極Ａ２を短絡し、ゲート電極と接続することによって、単位面積あたりの容量を大きくすることが可能となる。
【００９２】
以上の第３〜第５バラクタ構造によれば、接合型の第１バラクタ構造と、ＭＯＳ型の第２バラクタ構造を電気的に結合させる。このため、単位面積あたりの容量値を大きくすることが可能となり、所望の容量値を得る面積を小さくすることができる。
また、接合型バラクタ構造と、ＭＯＳ型バラクタ構造を電気的に結合させたものを、１対の構造になるようにするため、ｐ型ウェル領域の抵抗成分を考える必要がなく、Ｑ値を高くすることが可能となる。
【００９３】
以上述べてきた、第１〜第３の実施形態によれば、バイポーラトランジスタの電流増幅率ｈＦＥを高めることができる。また、横方向動作の寄生バイポーラトランジスタで電流増幅率ｈＦＥを決めることができ、縦型に比べ電流増幅率ｈＦＥを高くすることができる。このとき、縦方向に注入された少数キャリアも、縦型バイポーラトランジスタのコレクタコンタクト領域に到達し、動作に寄与するため効率よく電流増幅率ｈＦＥを確保することができる。縦方向、横方向のコレクタコンタクト領域を共通な電極で取り出すことにより、面積の縮小を図れる。
【００９４】
また、第２および第３の実施形態によれば、シリサイドブロック（ＳＢ）もしくはゲート積層体により、側部ベース幅ＷＢＬを自己整合的に決定できるため、この側部ベース幅を小さく制御でき、高い電流増幅率ｈＦＥを得ることができる。
【符号の説明】
【００９５】
１１…半導体基板、１２Ａ…ディープｎ型ウェル領域、１２Ｂ…コレクタ深部領域、１３Ａ…ｎ型ウェル領域、１３Ｂ…コレクタ側部領域、１４Ａ…ｐ型ウェル領域、１４Ｂ…ベース領域、１５…絶縁膜、１６…電極、１６Ａ等…ゲート電極、１８Ａ等…ソース・ドレイン領域、３１…エミッタ領域、３２…ベースコンタクト領域、３３…コレクタコンタクト領域、５１…エミッタ電極、５２…ベース電極、５３…コレクタ電極、（ＳＢ）…シリサイドブロック、（ＳＣ）…シリサイド層、（ＳＴＩ）…素子分離絶縁層
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
半導体基板内の表面側部に形成されている第１導電型のベース領域と、
前記ベース領域の基板深部側に形成されている第２導電型のコレクタ深部領域と、
前記ベース領域の基板表面側の内部にベース領域より浅く形成されている第２導電型のエミッタ領域と、
前記ベース領域の表面側部分を介して前記エミッタ領域と近接し、前記コレクタ深部領域に接続される第２導電型のコレクタ側部領域と、
を有し、
前記エミッタ領域と、前記ベース領域の前記表面側部分と、前記コレクタ側部領域とを電流チャネルとする横型の主トランジスタ部と、
前記エミッタ領域と、エミッタ領域の底面に接する前記ベース領域の深部側部と、前記コレクタ深部領域とを電流チャネルとする縦型の補助トランジスタ部と、から１つのバイポーラトランジスタが形成されている
半導体デバイス。
【請求項２】
前記横型の主トランジスタ部において前記エミッタ領域と前記コレクタ側部領域との最短距離の箇所を含む断面でエミッタ領域端からコレクタ側部領域側のベース領域部分が有する第１導電型不純物の総量が、前記縦型の補助トランジスタ部における前記エミッタ領域の底面と前記コレクタ深部領域との間のベース領域部分が前記断面でもつ第１導電型不純物の総量より少ない
請求項１に記載の半導体デバイス。
【請求項３】
前記コレクタ側部領域の表面側部分に、高濃度な第２導電型のコレクタコンタクト領域が形成され、
前記コレクタコンタクト領域と前記エミッタ領域との離間方向の途中に前記コレクタ側部領域と前記ベース領域の境界が位置し、
前記境界から前記エミッタ領域までの実効ベース部に対し、前記離間方向の長さの一部が重なるベース幅規定層が形成されている
請求項２に記載の半導体デバイス。
【請求項４】
前記コレクタ側部領域の表面側部分に、高濃度な第２導電型のコレクタコンタクト領域が形成され、
当該コレクタコンタクト領域と、前記エミッタ領域との上面にシリサイド層が形成され、
当該シリサイド層が形成されたコレクタコンタクト領域と前記エミッタ領域との間の基板表面に、シリサイドブロックが前記ベース幅規定層として配置されている
請求項３に記載の半導体デバイス。
【請求項５】
前記半導体基板には、前記バイポーラトランジスタの形成領域と異なる基板領域に、相補絶縁ゲートトランジスタ回路が形成され、
前記相補絶縁ゲートトランジスタ回路における第１導電型の絶縁ゲートトランジスタのチャネルが形成される第２導電型のウェルが、前記コレクタ側部領域と同じ不純物濃度と同じ深さを有し、
前記相補絶縁ゲートトランジスタ回路における第２導電型の絶縁ゲートトランジスタのチャネルが形成される第１導電型のウェルが、前記ベース領域と同じ不純物濃度と同じ深さを有する
請求項４に記載の半導体デバイス。
【請求項６】
前記コレクタ側部領域の表面側部分に、より高濃度な第２導電型のコレクタコンタクト領域が形成され、
当該コレクタコンタクト領域と前記エミッタ領域の間の基板表面上に、絶縁膜と電極層の積層体が前記ベース幅規定層として配置されている
請求項３に記載の半導体デバイス。
【請求項７】
前記半導体基板には、前記バイポーラトランジスタの形成領域と異なる基板領域に、相補絶縁ゲートトランジスタ回路が形成され、
前記相補絶縁ゲートトランジスタ回路における第１導電型の絶縁ゲートトランジスタのチャネルが形成される第２導電型のウェルが、前記コレクタ側部領域と同じ不純物濃度と同じ深さを有し、
前記相補絶縁ゲートトランジスタ回路における第２導電型の絶縁ゲートトランジスタのチャネルが形成される第１導電型のウェルが、前記ベース領域と同じ不純物濃度と同じ深さを有し、
前記積層体の下層の前記絶縁膜が、第１および第２導電型の絶縁ゲートトランジスタのゲート絶縁膜と同じ膜材と同じ厚さを有し、
前記積層体の上層の前記電極層が、第１および第２導電型の絶縁ゲートトランジスタのゲート電極と同じ電極材と同じ厚さを有する
請求項６に記載の半導体デバイス。
【請求項８】
前記エミッタ領域に電気的接続をとるエミッタ電極を有し、当該エミッタ電極に対し前記電極層が電気的に接続されている
請求項７に記載の半導体デバイス。
【請求項９】
前記横型の主トランジスタ部における前記エミッタ領域と前記コレクタ側部領域との最小距離で規定される側部ベース幅が、前記縦型の補助トランジスタ部において前記エミッタ領域の底面と前記コレクタ深部領域との距離で規定される深部ベース幅より小さい
請求項１に記載の半導体デバイス。
【請求項１０】
第１導電型の半導体基板における相補絶縁ゲートトランジスタ回路の形成領域に、第２導電型ウェルを形成すると同時に、前記半導体基板におけるバイポーラトランジスタの形成領域に第２導電型のコレクタ領域を形成するステップと、
前記第２導電型ウェルの基板表面を含む深さ方向の一部に、第２導電型の絶縁ゲートトランジスタのチャネルが形成される第１導電型ウェルを形成すると同時に、前記コレクタ領域の基板表面を含む深さ方向の一部に、平面視でコレクタ領域外周の内側に位置する第１導電型のベース領域を形成するステップと、
前記第１導電型ウェルに前記第２導電型の絶縁ゲートトランジスタを形成する際に、前記コレクタ領域と前記ベース領域の境界を含む位置にエミッタマスク層を形成するステップと、
前記エミッタマスク層で規定される前記ベース領域内の位置に、第２導電型のエミッタ領域を形成するステップと、を含み、
前記エミッタ領域を形成するステップでは、当該エミッタ領域の底面からコレクタ領域までの深さ方向の距離が、前記境界とエミッタ領域端との最小距離より大きくなる深さのエミッタ領域を形成する
半導体デバイスの製造方法。
【請求項１１】
前記エミッタマスク層が、絶縁ゲートトランジスタのソース領域およびドレイン領域の上に形成されるシリサイド層の形成を阻止する絶縁性のシリサイドブロックである
請求項１０に記載の半導体デバイスの製造方法。
【請求項１２】
前記エミッタマスク層が、絶縁ゲートトランジスタのゲート絶縁膜とゲート電極との加工時に同時形成される、絶縁膜と電極層との積層体である
請求項１０に記載の半導体デバイスの製造方法。
【請求項１３】
前記コレクタ領域は、基板深部に埋め込まれるコレクタ深部領域と、当該コレクタ深部領域と前記ベース領域の側面とに接するコレクタ側部領域を含む領域とを、それぞれ形成することで得られる
請求項１０に記載の半導体デバイスの製造方法。
【請求項１】
第１導電型の半導体基板と、
半導体基板内の表面側部に形成されている第１導電型のベース領域と、
前記ベース領域の基板深部側に形成されている第２導電型のコレクタ深部領域と、
前記ベース領域の基板表面側の内部にベース領域より浅く形成されている第２導電型のエミッタ領域と、
前記ベース領域の表面側部分を介して前記エミッタ領域と近接し、前記コレクタ深部領域に接続される第２導電型のコレクタ側部領域と、
を有し、
前記エミッタ領域と、前記ベース領域の前記表面側部分と、前記コレクタ側部領域とを電流チャネルとする横型の主トランジスタ部と、
前記エミッタ領域と、エミッタ領域の底面に接する前記ベース領域の深部側部と、前記コレクタ深部領域とを電流チャネルとする縦型の補助トランジスタ部と、から１つのバイポーラトランジスタが形成されている
半導体デバイス。
【請求項２】
前記横型の主トランジスタ部において前記エミッタ領域と前記コレクタ側部領域との最短距離の箇所を含む断面でエミッタ領域端からコレクタ側部領域側のベース領域部分が有する第１導電型不純物の総量が、前記縦型の補助トランジスタ部における前記エミッタ領域の底面と前記コレクタ深部領域との間のベース領域部分が前記断面でもつ第１導電型不純物の総量より少ない
請求項１に記載の半導体デバイス。
【請求項３】
前記コレクタ側部領域の表面側部分に、高濃度な第２導電型のコレクタコンタクト領域が形成され、
前記コレクタコンタクト領域と前記エミッタ領域との離間方向の途中に前記コレクタ側部領域と前記ベース領域の境界が位置し、
前記境界から前記エミッタ領域までの実効ベース部に対し、前記離間方向の長さの一部が重なるベース幅規定層が形成されている
請求項２に記載の半導体デバイス。
【請求項４】
前記コレクタ側部領域の表面側部分に、高濃度な第２導電型のコレクタコンタクト領域が形成され、
当該コレクタコンタクト領域と、前記エミッタ領域との上面にシリサイド層が形成され、
当該シリサイド層が形成されたコレクタコンタクト領域と前記エミッタ領域との間の基板表面に、シリサイドブロックが前記ベース幅規定層として配置されている
請求項３に記載の半導体デバイス。
【請求項５】
前記半導体基板には、前記バイポーラトランジスタの形成領域と異なる基板領域に、相補絶縁ゲートトランジスタ回路が形成され、
前記相補絶縁ゲートトランジスタ回路における第１導電型の絶縁ゲートトランジスタのチャネルが形成される第２導電型のウェルが、前記コレクタ側部領域と同じ不純物濃度と同じ深さを有し、
前記相補絶縁ゲートトランジスタ回路における第２導電型の絶縁ゲートトランジスタのチャネルが形成される第１導電型のウェルが、前記ベース領域と同じ不純物濃度と同じ深さを有する
請求項４に記載の半導体デバイス。
【請求項６】
前記コレクタ側部領域の表面側部分に、より高濃度な第２導電型のコレクタコンタクト領域が形成され、
当該コレクタコンタクト領域と前記エミッタ領域の間の基板表面上に、絶縁膜と電極層の積層体が前記ベース幅規定層として配置されている
請求項３に記載の半導体デバイス。
【請求項７】
前記半導体基板には、前記バイポーラトランジスタの形成領域と異なる基板領域に、相補絶縁ゲートトランジスタ回路が形成され、
前記相補絶縁ゲートトランジスタ回路における第１導電型の絶縁ゲートトランジスタのチャネルが形成される第２導電型のウェルが、前記コレクタ側部領域と同じ不純物濃度と同じ深さを有し、
前記相補絶縁ゲートトランジスタ回路における第２導電型の絶縁ゲートトランジスタのチャネルが形成される第１導電型のウェルが、前記ベース領域と同じ不純物濃度と同じ深さを有し、
前記積層体の下層の前記絶縁膜が、第１および第２導電型の絶縁ゲートトランジスタのゲート絶縁膜と同じ膜材と同じ厚さを有し、
前記積層体の上層の前記電極層が、第１および第２導電型の絶縁ゲートトランジスタのゲート電極と同じ電極材と同じ厚さを有する
請求項６に記載の半導体デバイス。
【請求項８】
前記エミッタ領域に電気的接続をとるエミッタ電極を有し、当該エミッタ電極に対し前記電極層が電気的に接続されている
請求項７に記載の半導体デバイス。
【請求項９】
前記横型の主トランジスタ部における前記エミッタ領域と前記コレクタ側部領域との最小距離で規定される側部ベース幅が、前記縦型の補助トランジスタ部において前記エミッタ領域の底面と前記コレクタ深部領域との距離で規定される深部ベース幅より小さい
請求項１に記載の半導体デバイス。
【請求項１０】
第１導電型の半導体基板における相補絶縁ゲートトランジスタ回路の形成領域に、第２導電型ウェルを形成すると同時に、前記半導体基板におけるバイポーラトランジスタの形成領域に第２導電型のコレクタ領域を形成するステップと、
前記第２導電型ウェルの基板表面を含む深さ方向の一部に、第２導電型の絶縁ゲートトランジスタのチャネルが形成される第１導電型ウェルを形成すると同時に、前記コレクタ領域の基板表面を含む深さ方向の一部に、平面視でコレクタ領域外周の内側に位置する第１導電型のベース領域を形成するステップと、
前記第１導電型ウェルに前記第２導電型の絶縁ゲートトランジスタを形成する際に、前記コレクタ領域と前記ベース領域の境界を含む位置にエミッタマスク層を形成するステップと、
前記エミッタマスク層で規定される前記ベース領域内の位置に、第２導電型のエミッタ領域を形成するステップと、を含み、
前記エミッタ領域を形成するステップでは、当該エミッタ領域の底面からコレクタ領域までの深さ方向の距離が、前記境界とエミッタ領域端との最小距離より大きくなる深さのエミッタ領域を形成する
半導体デバイスの製造方法。
【請求項１１】
前記エミッタマスク層が、絶縁ゲートトランジスタのソース領域およびドレイン領域の上に形成されるシリサイド層の形成を阻止する絶縁性のシリサイドブロックである
請求項１０に記載の半導体デバイスの製造方法。
【請求項１２】
前記エミッタマスク層が、絶縁ゲートトランジスタのゲート絶縁膜とゲート電極との加工時に同時形成される、絶縁膜と電極層との積層体である
請求項１０に記載の半導体デバイスの製造方法。
【請求項１３】
前記コレクタ領域は、基板深部に埋め込まれるコレクタ深部領域と、当該コレクタ深部領域と前記ベース領域の側面とに接するコレクタ側部領域を含む領域とを、それぞれ形成することで得られる
請求項１０に記載の半導体デバイスの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１１−１２９５６２（Ｐ２０１１−１２９５６２Ａ）
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願番号】特願２００９−２８３８７８（Ｐ２００９−２８３８７８）
【出願日】平成２１年１２月１５日（２００９．１２．１５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願日】平成２１年１２月１５日（２００９．１２．１５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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