【課題】BiFETデバイスに含まれるFETのオン抵抗の悪化を抑制する。
【解決手段】共通基板１上に第1ＳＬ１０及び第２ＳＬ２０積層体が順に形成された半導体装置であって、第2積層体が除去されて残存する第1積層体は、電界効果型トランジスタを構成し、第1積層体上に積層された第2積層体は、電界効果型トランジスタとは異なる素子（バイポーラトランジスタ）を構成し、電界効果型トランジスタを構成する第1積層体は、第1積層体に形成されるリセスの停止位置を規定し、かつInGaPから成るエッチング停止層１０と、リセス内に配置されるゲート電極２５の下方に配置され、かつAlGaAsから成る下部化合物半導体層８と、エッチング停止層１０と下部化合物半導体層８との間に挿入され、エッチング停止層に含まれるリンが下部化合物半導体層まで熱拡散し、下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層９とを含む。 （もっと読む）

【課題】本発明は、簡素な工程で、デバイスの特性を均一化することができる半導体装置の製造方法及び半導体集積回路装置を提供することを目的とする。
【解決手段】半導体基板４０の表面の所定領域４１に、ＬＯＣＯＳ酸化膜７０を形成するＬＯＣＯＳ酸化膜形成工程と、
該ＬＯＣＯＳ酸化膜７０と前記半導体基板４０の表面の境界を覆うように、ポリシリコン膜９０を形成するポリシリコン形成工程と、
該ポリシリコン膜９０をマスクとして、前記半導体基板４０の表面にイオンの打ち込みを行い、前記半導体基板４０の表面に、不純物領域６０を形成するイオン打ち込み工程と、を含むことを特徴とする。 （もっと読む）

【課題】表示パネル駆動用の半導体集積装置に適した、保持電圧が高い静電保護素子を提供する。
【解決手段】静電保護素子は、Ｐ型半導体基板１の表面側に形成されたＮウェル領域２と、Ｎウェル領域の上に形成された第１のＰ型高濃度不純物領域８と、Ｐ型半導体基板の表面上に形成されたＮ型高濃度不純物領域５と、Ｎウェル領域とＰ型半導体基板１との境界を跨いでＮウェル領域と前記Ｐ型半導体基板との双方に接触して形成された第２のＰ型高濃度不純物領域６とを備えている。すなわち、第２のＰ型高濃度不純物領域６がＰ型半導体基板１と接触するため、Ｐ型半導体基板１におけるＰ型不純物の濃度が高くなり、従って静電気保護素子の保持電圧が高くなる。 （もっと読む）

【課題】外部からの高周波ノイズに対して誤動作しにくい半導体装置およびその製造方法を提供する。
【解決手段】ｎ型コレクタ層１１上に配置されたｐ型ベース層１２ｂと、ｐ型ベース層１２ｂ上に配置されたｎ型エミッタ層１３ｂと、ｐ型ベース層１２ｂ上にｐ型ベース層１２ｂを包囲するように配置されたｎ型ベースコンタクト層２１と、ｎ型コレクタ層１１上にｐ型ベース層１２ｂと離隔して配置されたｐ型アノード層１２ｃと、ｎ型エミッタ層１３ｂに接続されたエミッタ電極１６ｃと、ｐ型ベース層１２ｂおよびｎ型ベースコンタクト層２１に接続されたベース電極１６ａと、ｐ型アノード層１２ｃに接続され、かつエミッタ電極１６ｃと共通接続されたアノード電極１６ｂと、エミッタ電極１６ｃとベース電極１６ａ間に接続された第１抵抗Ｒ１と、ベース電極１６ａに接続された第２抵抗Ｒ２とを備える。 （もっと読む）

【課題】保持電圧を高くすること、及び小型化の両方を実現出来る横方向シリコン制御整流素子及びこれを備えるＥＳＤ保護素子を提供する。
【解決手段】第１の導電型であるＰ型シリコン基板２上に形成され、Ｐ型シリコン基板２上に形成される第２の導電型であるＮウェル領域３と、Ｎウェル領域３上に形成される第１の導電型であるＰ＋アノード領域４と、Ｐ型シリコン基板２上に形成される第２の導電型であるＮ＋カソード領域７とを備える横方向シリコン制御整流素子において、Ｎウェル領域３に接触して形成される第２の導電型であるＮ型半導体領域２２と、Ｎ型半導体領域２２上に形成される第１の導電型であるＰ型半導体領域２１とを備える。 （もっと読む）

【課題】部品点数の削減及び実装面積を小さくすることができる半導体装置及び半導体集積装置を提供する。
【解決手段】トランジスタＱ１に形成されたコレクタ電極は、リードフレームによりコレクタ端子Ｔｃに直接接続してあり、エミッタ電極は、ボンディングワイヤによりエミッタ端子Ｔｅに直接接続してある。また、トランジスタＱ１のベース電極には、抵抗素子Ｒ１を介して接続された第１ベース端子Ｔｂ１と、ベース電極に直接接続した第２ベース端子Ｔｂ２とを備えている。また、トランジスタＱ１のベース電極とエミッタ電極との間には抵抗素子Ｒ２を接続してある。トランジスタ装置１０は、外部との接続用の端子を４つ備える４端子構造を有する。 （もっと読む）

【課題】工程数を増加させることなく高速バイポーラトランジスタと高耐圧バイポーラトランジスタを同一半導体基板上に形成し、高耐圧バイポーラトランジスタを使用する回路の歪特性を低減できる半導体装置の製造方法の提供。
【解決手段】半導体基板１０１上に、コレクタの一部となる埋込み領域１０２を、第１、第２のバイポーラトランジスタの形成領域に同一工程で形成し、エピタキシャル層１０４を形成し、第１の縦型バイポーラトランジスタの形成領域においては、埋込み領域１０２をベース形成領域の全体に形成し、第２の縦型バイポーラトランジスタの形成領域においては、埋込み領域１０２をベース形成領域の１箇所に埋込み領域を形成しない領域を有して形成する。第２の縦型バイポーラトランジスタの埋込み領域を形成しない領域では、周囲からの不純物の拡散により、縦方向の拡散拡がり量が連続的に狭くなり、埋込み領域を形成しない領域が形成される。 （もっと読む）

【課題】 ＣＭＯＳ製造プロセスを使用しても、バイポーラトランジスタの適切な駆動能力や温度特性を得ることが可能な半導体装置を提供する。
【解決手段】 縦型バイポーラトランジスタ９０ａとＭＯＳトランジスタ９０ｂからなる構成であって、縦型バイポーラトランジスタの少なくともベース領域は、エッチングにより表面から掘り下げることでＭＯＳトランジスタ９０ｂのウェル２０ｂ深さよりも浅くなっている。このためバイポーラトランジスタに必要とされる特性を独立さえて作り込むことが可能である。 （もっと読む）

【課題】キャパシタの一端が接地電位へ接続される集積化に適した周波数補償回路を提供する。
【解決手段】集積回路内部の周波数補償回路であって、基準電圧を受ける第１入力３１、入力電圧および入力電流を受ける第２入力３２、第１出力電流を出力する第１出力３３、および第２出力電流を出力する第２出力３４、３５、を含む相互コンダクタンス増幅器３０と、前記相互コンダクタンス増幅器３０の前記第２出力３４へ接続される補償回路と、を有し、前記第１出力３３は、前記第２入力３２へ接続される、周波数補償回路である。 （もっと読む）

【課題】ＨＥＭＴの上にＨＢＴを成長させる際にＨＥＭＴの移動度が劣化しないトランジスタ素子を提供する。
【解決手段】ＧａＡｓ基板２上に高電子移動度トランジスタ（ＨＥＭＴ）３が形成され、該ＨＥＭＴ３上にヘテロバイポーラトランジスタ（ＨＢＴ）４が形成されたトランジスタ素子１において、上記ＨＥＭＴ３内にバリア層１０を有する。 （もっと読む）

【課題】光照射による電圧変動が低減されたバンドギャップ基準電圧発生回路を提供する。
【解決手段】第１導電型の半導体からなる基板と、前記基板上に形成された第１のトランジスタと、前記基板上に形成され、前記第１のトランジスタに対してベースが共通に接続された第２のトランジスタと、前記基板上に形成され、第２導電型を有し、前記第２のトランジスタのコレクタ層と前記基板との間に並列に接続された光吸収領域と、前記第１及び第２のトランジスタの前記ベースに共通接続された基準電圧出力端子と、を備え、前記第１のトランジスタのコレクタ層の面積は、前記第２のトランジスタの前記コレクタ層の面積よりも大きいことを特徴とするバンドギャップ基準電圧発生回路が提供される。 （もっと読む）

【課題】バルクシリコン基板で動作が確認されている設計資産を最小限のレイアウト変更によりＳＯＩデバイスへ流用し、プロセスコストが増加しない完全空乏型ＭＯＳトランジスタと混載可能な半導体集積回路を提供する。
【解決手段】バルクシリコンデバイスの設計資産を利用して、ＳＯＩデバイスの回路を形成する半導体集積回路であって、バルクシリコンデバイスにおけるバイポーラトランジスタを、埋め込み酸化膜０１２上に形成するダイオードＤ１、Ｄ２に変えて回路構成したことを特徴とする。 （もっと読む）

【課題】
単結晶半導体材料よりエミッタドーパントに対して少なくとも１桁大きい材料の層の速い横方向拡散特性を用いる減少されたマスクの組とインプラントの複雑さを有する（高周波数応用）相補的バイポーラトランジスタ構造の製造プロセスを提供する。
【解決手段】
別のベースとエミッタポリ層がドープされずに形成される。それからあるデバイスのエミッタポリと他のデバイスのベースポリのエッジとはドーパントマスクを介して露出され、同時にドープされる。エミッタドーパントはエミッタポリの表面内に直接入り、ここでそれはベース上に位置し、それと接触している。ベース接触ドーパントは外因性ベースを形成するために高い拡散係数を有する材料の層を含むベースポリのエッジ内に入り、その層を通り抜けて迅速に横方向に拡散し、それからコレクタ材料（例えばアイランド）表面内に下方に拡散する。第二のマスクは第二のデバイスのエミッタと第一のデバイスのベースポリのエッジを露出するようパターン化され、それからドープされる。 （もっと読む）

【課題】半導体装置の耐湿性向上を図ることができる技術を提供する。
【解決手段】半絶縁性基板であるＧａＡｓ基板４０において、素子形成領域にＨＢＴ３０を形成し、絶縁領域に素子分離領域４７を形成する。絶縁領域に形成される素子分離領域４７は、ＨＢＴ３０のサブコレクタ用半導体層４１とコレクタ用半導体層４２と同層の半導体層にヘリウムを導入することにより形成されている。外周領域において、保護膜５２、５５から露出するように導電層４９を形成し、この導電層４９を裏面電極と接続する。裏面電極にはＧＮＤ電位が供給されるので、導電層４９はＧＮＤ電位に固定される。この導電層４９は、ＨＢＴ３０のサブコレクタ用半導体層４１とコレクタ用半導体層４２と同層の半導体層により形成される。 （もっと読む）

【課題】
Ｉｅｂリークを抑えながら十分な高速スイッチングが可能なダイオード内蔵トランジスタを提供する。
【解決手段】
ダイオード内蔵トランジスタのＮＰＮ-Ｔｒ５のベースコンタクトには、寄生ＰＮＰ-Ｔｒ５とスピードアップダイオード（ＳＵＤ）２２とが接続される。寄生ＰＮＰ-Ｔｒ５のベース幅９は、ＮＰＮ-Ｔｒ５のＩｅｂリークが大きくならない程度の幅に設定される。寄生ＰＮＰ-Ｔｒ５とスピードアップダイオード（ＳＵＤ）２２とにより、スイッチング速度の高速化が実現され、寄生ＰＮＰ-Ｔｒ５のベース幅９を小さくしすぎないことによりＩｅｂリークが大きくなることを防ぐことができる。 （もっと読む）

複数のベース端子リングのうちの如何なる２つのベース端子リングの間にもエミッタ端子リングを有するような複数のベース端子リングと、上記複数のベース端子リング及びエミッタ端子リングを囲むコレクタ端子リングとを含むバイポーラ接合トランジスタ、及びその製造方法の実施形態が開示される。
（もっと読む）

【課題】保護トランジスタを備える半導体装置において、保護トランジスタの動作均一性の向上を図ると共に、保護トランジスタの素子面積の増大を招くことなくＥＳＤサージから内部回路を保護することである。
【解決手段】半導体基板上に形成されたバイポーラトランジスタ１００を備える半導体装置であって、半導体基板におけるバイポーラトランジスタ形成領域上に配置された複数の電流制御部１０７を備え、複数の電流制御部１０７の各々は、バイポーラトランジスタ１００を構成するベース層１０２とエミッタ層１０３とを電気的に接続している。 （もっと読む）

【課題】高いスイッチング速度を有するバイポーラトランジスタが形成された半導体装置であって、且つ小型で安価な半導体装置を提供する。
【解決手段】半導体基板１の表層部において、絶縁分離された領域内に、Ｐ型第１不純物領域４と、Ｐ型第１不純物領域４内に形成されるＮ型第１不純物領域３と、Ｐ型第１不純物領域４に隣接して形成されるＮ型第２不純物領域５と、Ｐ型第１不純物領域４に隣接して形成されるＰ型第２不純物領域６とを有する半導体装置１０であって、Ｎ型第１不純物領域３をエミッタとし、Ｐ型第１不純物領域４をベースとし、Ｎ型第２不純物領域５をコレクタとするＮＰＮ型バイポーラトランジスタＴｒ１が構成され、Ｐ型第２不純物領域６に接続する複数個の電極から選択される第１電極Ｃ６ａと第２電極Ｃ６ｂにより、Ｐ型第２不純物領域６が抵抗Ｒ０として用いられる。 （もっと読む）

【課題】低オン抵抗の縦型トランジスタが形成されてなる半導体装置を提供する。また、マルチチャネル化の自由度の高い半導体装置を提供する。
【解決手段】半導体基板３０の一方の表面である主面側に形成された第1電極と、もう一方の表面である裏面側に形成された第２電極とを有する縦型トランジスタ１０１が形成されてなる半導体装置１００であって、第1電極が、主面上に形成された層間絶縁膜４３を介して、主面側の半導体基板３０表層部に形成された拡散領域４１，４２，４８に接続する第１金属層４４からなり、裏面側には、半導体基板３０の内部に向かってトレンチ３５が形成され、第２電極が、トレンチ内に形成され、トレンチ３５によって露出された半導体基板３０内の半導体層３３に接続する第２金属層３７からなる半導体装置１００とする。 （もっと読む）