半導体装置およびその製造方法
【課題】外部からの高周波ノイズに対して誤動作しにくい半導体装置およびその製造方法を提供する。
【解決手段】ｎ型コレクタ層１１上に配置されたｐ型ベース層１２ｂと、ｐ型ベース層１２ｂ上に配置されたｎ型エミッタ層１３ｂと、ｐ型ベース層１２ｂ上にｐ型ベース層１２ｂを包囲するように配置されたｎ型ベースコンタクト層２１と、ｎ型コレクタ層１１上にｐ型ベース層１２ｂと離隔して配置されたｐ型アノード層１２ｃと、ｎ型エミッタ層１３ｂに接続されたエミッタ電極１６ｃと、ｐ型ベース層１２ｂおよびｎ型ベースコンタクト層２１に接続されたベース電極１６ａと、ｐ型アノード層１２ｃに接続され、かつエミッタ電極１６ｃと共通接続されたアノード電極１６ｂと、エミッタ電極１６ｃとベース電極１６ａ間に接続された第１抵抗Ｒ１と、ベース電極１６ａに接続された第２抵抗Ｒ２とを備える。
【解決手段】ｎ型コレクタ層１１上に配置されたｐ型ベース層１２ｂと、ｐ型ベース層１２ｂ上に配置されたｎ型エミッタ層１３ｂと、ｐ型ベース層１２ｂ上にｐ型ベース層１２ｂを包囲するように配置されたｎ型ベースコンタクト層２１と、ｎ型コレクタ層１１上にｐ型ベース層１２ｂと離隔して配置されたｐ型アノード層１２ｃと、ｎ型エミッタ層１３ｂに接続されたエミッタ電極１６ｃと、ｐ型ベース層１２ｂおよびｎ型ベースコンタクト層２１に接続されたベース電極１６ａと、ｐ型アノード層１２ｃに接続され、かつエミッタ電極１６ｃと共通接続されたアノード電極１６ｂと、エミッタ電極１６ｃとベース電極１６ａ間に接続された第１抵抗Ｒ１と、ベース電極１６ａに接続された第２抵抗Ｒ２とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、外部からの高周波ノイズに対して誤動作しにくい半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
電力破壊を抑制できる半導体装置として、ベース領域の表面に設定されたベースコンタクト領域において、ベース電極がベース領域に接続され、ベースコンタクト領域の境界部の下方には、エミッタ領域と同じ導電型を有するｎ型領域がベースコンタクト領域を包囲するように形成されたユニバーサルダイオード構造を有する半導体装置が開示されている（例えば、特許文献１参照。）。特許文献１に開示された半導体装置においては、ベースコンタクト領域の境界部の下方において、ｐ型のベース領域およびｎ型領域により、ｐｎ寄生ダイオードが形成されている。
【０００３】
特許文献１に開示された半導体装置においては、無線など外部からの電波輻射のため、外部からの高周波ノイズに対して誤動作し易いという問題点がある。
【特許文献１】特開２００１−８５４４３号公報（第３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、外部からの高周波ノイズに対して誤動作しにくい半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するための本発明の一態様によれば、トランジスタと、前記トランジスタの主電極間に逆並列に接続されたダイオードと、前記ダイオードのアノードと前記トランジスタのエミッタの共通接続端子と前記トランジスタの制御電極との間に接続された第１抵抗と、前記トランジスタの制御電極に接続された第２抵抗とを備える半導体装置が提供される。
【０００６】
本発明の他の態様によれば、第１導電型を有するコレクタ層と、前記コレクタ層上に配置され、第２導電型を有するベース層と、前記ベース層上に配置され、第１導電型を有するエミッタ層と、前記エミッタ層と離隔し、前記ベース層上に、当該ベース層を包囲するように配置され、第１導電型を有するベースコンタクト層と、前記コレクタ層上に前記ベース層と離隔して配置され、第２導電型を有するアノード層と、前記エミッタ層に接続されたエミッタ電極と、前記ベース層および前記ベースコンタクト層に接続されたベース電極と、前記コレクタ層に接続されたコレクタ電極と、前記アノード層に接続され、かつ前記エミッタ電極と共通接続されたアノード電極と、前記エミッタ電極と前記ベース電極間に接続された第１抵抗と、前記ベース電極に接続された第２抵抗とを備える半導体装置が提供される。
【０００７】
本発明の他の態様によれば、第１導電型を有するコレクタ層を形成する工程と、前記コレクタ層上に第２導電型を有するベース層を形成する工程と、前記ベース層上に、第１導電型を有するエミッタ層を形成する工程と、前記エミッタ層と離隔して、前記ベース層上に、当該ベース層を包囲するように、第１導電型を有するベースコンタクト層を形成する工程と、前記コレクタ層上に前記ベース層と離隔して、第２導電型を有するアノード層を形成する工程と、前記エミッタ層上にエミッタ電極を形成する工程と、前記ベース層および前記ベースコンタクト層上にベース電極を形成する工程と、前記アノード層上に前記エミッタ電極と共通接続されるアノード電極を形成する工程と、前記エミッタ電極と前記ベース電極間に第１抵抗を形成する工程と、前記ベース電極に接続された第２抵抗を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、外部からの高周波ノイズに対して誤動作しにくい半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
[第１の実施の形態]
本発明の第１の実施の形態に係る半導体装置の回路構成は、図１に示すように、バイポーラトランジスタＱ１と、バイポーラトランジスタＱ１のコレクタ・エミッタ間に逆並列に接続されたダイオードＤと、ダイオードＤのアノードとバイポーラトランジスタＱ１のエミッタのエミッタ・アノード共通接続端子ＥＡとバイポーラトランジスタＱ１のベースコンタクト端子ＢＥとの間に接続された第１抵抗Ｒ１と、バイポーラトランジスタＱ１のベースコンタクト端子ＢＥとベース端子Ｂとの間に接続された第２抵抗Ｒ２とを備える。
【００１２】
バイポーラトランジスタＱ１と、ダイオードＤと、第１抵抗Ｒ１と、第２抵抗Ｒ２は、集積化されていても良い。
【００１３】
第１抵抗Ｒ１および第２抵抗Ｒ２は、ポリシリコンにより形成されていても良い。
【００１４】
ダイオードＤのアノードとバイポーラトランジスタＱ１のエミッタのエミッタ・アノード共通接続端子ＥＡは接地電位になされ、バイポーラトランジスタＱ１のコレクタに誘導されるノイズ電流は、ダイオードＤのアノード・カソード間に形成されるキャパシタを介して、接地電位に吸収されるため、第１の実施の形態に係る半導体装置は、耐ノイズ性能が優れている。
【００１５】
第１の実施の形態に係る半導体装置の図１に対応した断面構造は、図２に示すように模式的に表される。
【００１６】
第１の実施の形態に係る半導体装置は、図２に示すように、ｎ型コレクタ層１１と、ｎ型コレクタ層１１上に配置されたｐ型ベース層１２ｂと、ｐ型ベース層１２ｂ上に配置されたｎ型エミッタ層１３ｂと、ｎ型エミッタ層１３ｂと離隔し、ｐ型ベース層１２ｂ上に、ｐ型ベース層１２ｂを包囲するように配置されたｎ型ベースコンタクト層２１と、ｎ型コレクタ層１１上にｐ型ベース層１２ｂと離隔して配置されたｐ型アノード層１２ｃと、ｎ型エミッタ層１３ｂに接続されたエミッタ電極１６ｃと、ｐ型ベース層１２ｂおよびｎ型ベースコンタクト層２１に接続されたベース電極１６ａと、ｐ型アノード層１２ｃに接続され、かつエミッタ電極１６ｃと共通接続されたアノード電極１６ｂと、エミッタ電極１６ｃとベース電極１６ａ間に接続された第１抵抗Ｒ１と、ベース電極１６ａに接続された第２抵抗Ｒ２とを備える。
【００１７】
ｎ型コレクタ層１１は、ｎ型コレクタ層１１の裏面に形成された高不純物密度のｎ+型コレクタ層２０を介してコレクタ端子Ｃに接続されていても良い。
【００１８】
第１抵抗Ｒ１は、ｐ型アノード層１２ｃ上に配置された第１絶縁層１７を介して形成されたポリシリコン１５により形成されていても良い。
【００１９】
第２抵抗Ｒ２は、ｎ型コレクタ層１１上に配置された第１絶縁層１７を介して形成されたポリシリコン１５により形成されていても良い。
【００２０】
第１の実施の形態に係る半導体装置のバイポーラトランジスタ部分の模式的断面構造は、図３に示すように表される。図３中に回路を示すように、バイポーラトランジスタのベース・コレクタ間には、寄生容量Ｃobが形成され、またｎ型コレクタ層１１には、コレクタ直列抵抗ＲCが形成される。また、ｐ型ベース層１２ｂおよびｎ型ベースコンタクト層２１には、図３中に示すように、ｎ型ベースコンタクト層２１に挟まれたｐ型ベース層１２ｂ部分の直列抵抗ＲBと、ｎ型ベースコンタクト層２１とｐ型ベース層１２ｂ間の接合容量ＣBが形成される。直列抵抗ＲBと接合容量ＣBは、図３に示すように、並列接続される。
【００２１】
図３に対応した第１の実施の形態に係る半導体装置のバイポーラトランジスタ部分の等価回路構成は、図４に示すように表される。
【００２２】
図４の等価回路において、コレクタ側に出力抵抗ＲOを接続し、バイポーラトランジスタのコレクタに外部から高周波ノイズ電圧Vnが印加された場合、一部は入力側に高周波ノイズ電圧Vniとして分岐し、残りの成分は、寄生容量Ｃobを介してバイポーラトランジスタのベースコンタクト端子ＢＥに高周波ノイズ電圧Vnbとして印加される。高周波ノイズ電圧Vnbは接地電位に吸収される。同時に、増幅された高周波ノイズ電流incがコレクタ・エミッタ間に導通する。Ｃcは、バイポーラトランジスタのコレクタ・エミッタ間容量を表す。高周波ノイズ電流incは、バイポーラトランジスタのコレクタ・エミッタ間容量Ｃcを増大することによって、低減化される。
【００２３】
第１の実施の形態に係る半導体装置の等価回路構成は、図５に示すように表される。第１の実施の形態に係る半導体装置は、図１に示すように、バイポーラトランジスタＱ１のコレクタ・エミッタ間に逆並列に接続されたダイオードＤと、エミッタ・アノード共通接続端子ＥＡとバイポーラトランジスタＱ１のベースコンタクト端子ＢＥとの間に接続された第１抵抗Ｒ１と、バイポーラトランジスタＱ１のベースコンタクト端子ＢＥとベース端子Ｂとの間に接続された第２抵抗Ｒ２とを備えることから、図４に示したバイポーラトランジスタ部分の等価回路と組み合わせることによって、図５の等価回路構成が得られる。バイポーラトランジスタＱ１のベースコンタクト端子ＢＥとエミッタ・アノード共通接続端子ＥＡ間には、バイポーラトランジスタＱ１のベース・エミッタ間の寄生容量ＣiLも存在するため、図５中に点線で示されている。
【００２４】
第１の実施の形態に係る半導体装置は、例えば、１ＭＨｚ〜２００ＭＨｚ程度の高周波ノイズに対しても、誤動作しにくいという性能が得られている。バイポーラトランジスタＱ１の電流利得は、例えば、約１００〜６００程度であり、コレクタ・エミッタ間には、例えば、約０．１〜０．３Ａ程度のコレクタ電流が導通する。バイポーラトランジスタＱ１、ダイオードＤ、第１抵抗Ｒ１、第２抵抗Ｒ２を集積化した素子サイズは、例えば、約０．３７ｍｍ角、０．５ｍｍ角、０．７ｍｍ角、１．５ｍｍ×０．７ｍｍ程度であり、電流容量に応じて、設定される。
【００２５】
外部からの高周波ノイズとして、例えば、約１００ｍＡ〜２００ｍＡ程度のコレクタ電流ノイズが印加された場合にも、このような外部からの擾乱をダイオードＤにおいて吸収し、誤動作しにくいという性能が得られている。
【００２６】
第１の実施の形態に係る半導体装置においては、バイポーラトランジスタＱ１のコレクタ・エミッタ間に逆並列にダイオードＤを接続することによって、コレクタ・エミッタ間の容量Ｃcを増大することができるため、外部からの高周波ノイズに対して誤動作しにくいという性能が得られている。
【００２７】
（製造方法）
第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的平面パターン構成上、ｐ型外周層１２ａ、ｐ型ベース層１２ｂおよびｐ型アノード層１２ｃの拡散パターンは、図６に示すように表される。
【００２８】
ｎ型外周層１３ａおよびｎ型エミッタ層１３ｂの拡散パターンは、図７に示すように表される。
【００２９】
第１の実施の形態に係る半導体装置の製造方法の複数の工程を示す模式的平面パターン構成において、コンタクト領域１４ａ，１４ｂおよび１４ｃ、ベース電極１６ａ、アノード電極１６ｂおよびエミッタ電極１６ｃ、ポリシリコン抵抗１５ａ（Ｒ１）および１５ｂ（Ｒ２）の平面パターンは、図８に示すように表される。
【００３０】
第２絶縁層の開口部１９ａ，１９ｂ及び１９ｃの平面パターンは、図９に示すように表される。
【００３１】
また、第１の実施の形態に係る半導体装置のバイポーラトランジスタ部分の製造工程は、例えば、図１１〜図１３及び図１０に示すように表され、ダイオード部分の製造工程は、例えば、図１５〜図１７及び図１４に示すように表される。
【００３２】
第１の実施の形態に係る半導体装置の製造方法は、図６〜図１７に示すように、ｎ型コレクタ層１１を形成する工程と、ｎ型コレクタ層１１上にｐ型ベース層１２ｂを形成する工程と、ｐ型ベース層１２ｂ上に、ｎ型エミッタ層１３ｂを形成する工程と、ｎ型エミッタ層１３ｂと離隔して、ｐ型ベース層１２ｂ上に、ｐ型ベース層１２ｂを包囲するように、ｎ型ベースコンタクト層２１を形成する工程と、ｎ型コレクタ層１１上にｐ型ベース層１２ｂと離隔して、ｐ型アノード層１２ｃを形成する工程と、ｎ型エミッタ層１３ｂ上にエミッタ電極１６ｃを形成する工程と、ｐ型ベース層１２ｂおよびｎ型ベースコンタクト層２１上にベース電極１６ａを形成する工程と、ｐ型アノード層１２ｃ上にエミッタ電極１６ｃと共通接続されるアノード電極１６ｂを形成する工程と、エミッタ電極１６ｃとベース電極１６ａ間に第１抵抗Ｒ１を形成する工程と、ベース電極１６ａに接続された第２抵抗Ｒ２を形成する工程とを有する。
【００３３】
ｐ型ベース層１２ｂを形成する工程と、ｐ型アノード層１２ｃを形成する工程は、同時工程であっても良い。
【００３４】
ｎ型エミッタ層１３ｂを形成する工程と、ｎ型ベースコンタクト層２１を形成する工程は、同時工程であっても良い。
【００３５】
第１抵抗Ｒ１を形成する工程は、ｐ型アノード層１２ｃ上に形成された第１絶縁層１７上にポリシリコンを形成する工程を有していても良い。
【００３６】
第２抵抗Ｒ２を形成する工程は、ｎ型コレクタ層１１上に形成された第１絶縁層１７上にポリシリコンを形成する工程を有していても良い。
【００３７】
―バイポーラトランジスタの製造方法―
第１の実施の形態に係る半導体装置のバイポーラトランジスタ部分の模式的断面構造は、図１０に示すように表される。図１０は、図６〜図９の平面パターン構成において、Ｉ−Ｉ線に沿う模式的断面構造に対応している。以下に、図１０の素子構造を形成するための製造方法について説明する。
【００３８】
（ａ）まず、図１１に示すように、ｎ型コレクタ層１１にｐ型外周層１２ａおよびｐ型ベース層１２ｂを形成する。ｐ型不純物としては、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）などを適用することができる。ｐ型外周層１２ａおよびｐ型ベース層１２ｂの形成工程は、熱拡散、イオン注入などを適用することができる。ｐ型外周層１２ａおよびｐ型ベース層１２ｂの拡散深さは、例えば、約３μｍ程度である。なお、ｎ型コレクタ層１１は、最終工程において、裏面エッチングによって薄層化され、例えば、約数μｍ〜数１０μｍ程度の厚さを有する。
【００３９】
（ｂ）次に、図１２に示すように、ｎ型外周層１３ａ、ｎ型エミッタ層１３ｂおよびｎ型ベースコンタクト層２１を形成する。ｎ型不純物としては、例えば、燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などを適用することができる。ｎ型外周層１３ａ、ｎ型エミッタ層１３ｂおよびｎ型ベースコンタクト層２１の形成工程は、熱拡散、イオン注入などを適用することができる。ｎ型エミッタ層１３ｂおよびｎ型ベースコンタクト層２１の拡散深さは、例えば、約１μｍ程度である。
【００４０】
（ｃ）次に、図１３に示すように、第１絶縁層１７を形成後、フォトリソグラフィーおよびパターニング工程によって、ｎ型外周層１３ａ上の第１絶縁層１７を除去し、およびコンタクト領域１４ａおよび１４ｂを形成するための窓明けを行う。第１絶縁層１７には、シリコン酸化膜などを適用することができる。なお、第１絶縁層１７の形成方法としては、熱酸化法、若しくは化学的気相堆積（ＣＶＤ：Chemical Vapor Deposition）法などを適用することができる。ここで、コンタクト領域１４ａおよび１４ｂの寸法幅は、例えば、それぞれ、約１６μｍおよび１０μｍ程度である。
【００４１】
（ｄ）さらに、図１３に示すように、全面に電極を形成後、フォトリソグラフィーおよびパターニング工程によって、コンタクト領域１４ａおよび１４ｂに対して、それぞれベース電極１６ａおよびエミッタ電極１６ｃを形成する。電極の形成においては、真空蒸着法またはスパッタリング法などを適用することができる。また、電極の材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、若しくはこれらの複合膜、電極多層膜などを適用することができる。また、これらの金属のシリサイド膜などを適用することもできる。
【００４２】
（ｅ）次に、図１０に示したように、全面に第２絶縁層１８を形成後、フォトリソグラフィーおよびパターニング工程によって、第２絶縁層の開口部１９ａを形成する。第２絶縁層１８の材料としては、例えば窒化膜を適当することができる。なお、図１０において、１８ａは外周部において、ベース電極１６ａの除去された部分を示す。また、１８ｂは、ベース電極１６ａとエミッタ電極１６ｃの開口部を示す。ここで、ベース電極１６ａの除去された部分１８ａの寸法幅は、例えば、約３５〜４０μｍ程度であり、ベース電極１６ａとエミッタ電極１６ｃの開口部１８ｂの寸法幅は、例えば、約６μｍ程度である。また、第２絶縁層の開口部１９ａの寸法幅は、例えば、約２５μｍ程度である。
【００４３】
―ダイオードの製造方法―
第１の実施の形態に係る半導体装置のダイオード部分の模式的断面構造は、図１４に示すように表される。図１４は、図６〜図９の平面パターン構成において、ＩＩ−ＩＩ線に沿う模式的断面構造に対応している。以下に、図１４の素子構造を形成するための製造方法について説明する。
【００４４】
（ａ）まず、図１５に示すように、ｎ型コレクタ層１１にｐ型外周層１２ａおよびｐ型アノード層１２ｃを形成する。ｐ型不純物としては、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）などを適用することができる。ｐ型外周層１２ａおよびｐ型アノード層１２ｃの形成工程は、熱拡散、イオン注入などを適用することができる。ｐ型アノード層１２ｃの拡散深さも、例えば、約３μｍ程度である。
【００４５】
（ｂ）さらに、図１５に示すように、ｎ型外周層１３ａを形成する。ｎ型不純物としては、例えば、燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などを適用することができる。ｎ型外周層１３ａの形成工程は、熱拡散、イオン注入などを適用することができる。
【００４６】
（ｃ）次に、図１６に示すように、第１絶縁層１７を形成後、フォトリソグラフィーおよびパターニング工程によって、ｎ型外周層１３ａ上の第１絶縁層１７を除去し、およびコンタクト領域１４ｃを形成するための窓明けを行う。第１絶縁層１７には、シリコン酸化膜などを適用することができる。なお、第１絶縁層１７の形成方法としては、熱酸化法、若しくはＣＶＤ法などを適用することができる。ここで、コンタクト領域１４ｃの寸法幅は、例えば、約１００μｍ〜１５０μｍ程度である。
【００４７】
（ｄ）さらに、図１６に示すように、全面にポリシリコン１５を形成後、フォトリソグラフィーおよびパターニング工程によって、ポリシリコン抵抗１５ａ（Ｒ１）を第１絶縁層１７上に形成する。なお、ポリシリコンの形成工程は、ＣＶＤ法、スパッタリング法、若しくは塗布型ポリシリコンのスピンコート法などを適用することができる。ポリシリコン抵抗１５ａを形成する際には、ノンドープのポリシリコンにドーピングを実施して、所定のシート抵抗を得ることができる。或いは、予め所定のシート抵抗を実現するために、ドープトポリシリコンを適用することもできる。
【００４８】
（ｅ）次に、図１７に示すように、全面に電極を形成後、フォトリソグラフィーおよびパターニング工程によって、コンタクト領域１４ｃに対して、アノード電極１６ｂを形成する。また、第１絶縁層１７上にエミッタ電極１６ｃをパターン形成する。電極の形成においては、真空蒸着法またはスパッタリング法などを適用することができる。また、電極の材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、若しくはこれらの複合膜、多層膜などを適用することができる。また、これらの金属のシリサイド膜などを適用することもできる。
【００４９】
（ｅ）次に、図１４に示したように、全面に第２絶縁層１８を形成後、フォトリソグラフィーおよびパターニング工程によって、第２絶縁層の開口部１９ｂ，１９ｃ，１９ｄを形成する。第２絶縁層１８の材料としては、例えば、窒化膜、酸窒化膜、アルミナ膜、酸化ハフニウム膜、酸化ジルコニウム膜などを適当することができる。
【００５０】
なお、図１４において、１９ｂは、アノード電極１６ｂに対するボンディング領域を形成するための第２絶縁層の開口部を示し、１９ｃは、エミッタ電極１６ｃに対するボンディング領域を形成するための第２絶縁層の開口部を示し、１９ｄは外周部における第２絶縁層の開口部を示す。第２絶縁層の開口部１９ｂの寸法幅は、例えば、約４０〜８０μｍ程度であり、第２絶縁層の開口部１９ｃの寸法幅は、例えば、約４０〜８０μｍ程度であり、第２絶縁層の開口部１９ｄの寸法幅は、例えば、約５０〜８０μｍ程度である。
【００５１】
（変形例）
第１の実施の形態の変形例に係る半導体装置の製造方法の一工程を示す模式的平面パターン構成は、図１８に示すように表される。また、図１８において、ＩＩ−ＩＩ線に沿うダイオード部分に対応する模式的断面構造は、図１９に示すように表される。
【００５２】
第１の実施の形態の変形例に係る半導体装置は、ｐ型アノード層１２ｃが、開口部１１ａを備えることを特徴とする。その他の構成は第１の実施の形態と同様であるため、重複説明は省略する。ｐ型アノード層１２ｃが、開口部１１ａを備える構造は、マスクを変更するのみであって、ｐ型アノード層１２ｃの形成工程と同時に形成することができる。
【００５３】
第１の実施の形態の変形例に係る半導体装置によれば、ｐ型アノード層１２ｃが、開口部１１ａを備えることから、ｐ型アノード層１２ｃとｎ型コレクタ層１１間の接合容量を開口部１１ａの面積に相当する面積分だけ増加することができる。このため、図１４に示した第１の実施の形態に係る半導体装置に比べ、外部からの高周波ノイズをｐ型アノード層１２ｃとｎ型コレクタ層１１間の接合容量で吸収する効果をさらに高めることができる。
【００５４】
第１の実施の形態の変形例に係る半導体装置によれば、さらに外部からの高周波ノイズに対して誤動作しにくい半導体装置およびその製造方法を提供することができる。
【００５５】
[その他の実施の形態]
上記のように、本発明は第１の実施の形態およびその変形例によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００５６】
例えば、ｎ型とｐ型の導電型を反転させた構造の半導体装置を形成しても良い。また、上記の実施形態では、１個のバイポーラトランジスタを有する半導体装置を例として説明したが、この発明は、複数個のバイポーラトランジスタを有する半導体装置に適用することができる。また、サイリスタ、トライアック、またはゲートターンオフサイリスタ（ＧＴＯ：Gate Turn Off thyritor）などのようなバイポーラトランジスタ以外のｐｎ接合を有する半導体装置に適用することもできる。
【００５７】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００５８】
本発明の半導体装置は、外部からの高周波ノイズに対して誤動作しにくいことから、車載用半導体装置など、幅広い分野に適用することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施の形態に係る半導体装置の回路構成図。
【図２】本発明の第１の実施の形態に係る半導体装置の図１に対応した模式的断面構造図。
【図３】本発明の第１の実施の形態に係る半導体装置のバイポーラトランジスタ部分の模式的断面構造図。
【図４】図３に対応した本発明の第１の実施の形態に係る半導体装置のバイポーラトランジスタ部分の等価回路構成図。
【図５】本発明の第１の実施の形態に係る半導体装置の等価回路構成図。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的平面パターン構成図。
【図７】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的平面パターン構成図。
【図８】本発明の第１の実施の形態に係る半導体装置の製造方法の複数の工程を示す模式的平面パターン構成図。
【図９】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的平面パターン構成図。
【図１０】本発明の第１の実施の形態に係る半導体装置のＩ−Ｉ線に沿うバイポーラトランジスタ部分の模式的断面構造図。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的断面構造であって、図６において、Ｉ−Ｉ線に沿うバイポーラトランジスタ部分に対応する図。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的断面構造であって、図７において、Ｉ−Ｉ線に沿うバイポーラトランジスタ部分に対応する図。
【図１３】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的断面構造であって、図８において、Ｉ−Ｉ線に沿うバイポーラトランジスタ部分に対応する図。
【図１４】本発明の第１の実施の形態に係る半導体装置のＩＩ−ＩＩ線に沿うダイオード部分の模式的断面構造図。
【図１５】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的断面構造であって、図７において、ＩＩ−ＩＩ線に沿うダイオード部分に対応する図。
【図１６】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的断面構造であって、図８において、ＩＩ−ＩＩ線に沿うダイオード部分に対応する図。
【図１７】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的断面構造であって、図９において、ＩＩ−ＩＩ線に沿うダイオード部分に対応する図。
【図１８】本発明の第１の実施の形態の変形例に係る半導体装置の製造方法の一工程を示す模式的平面パターン構成図。
【図１９】本発明の第１の実施の形態の変形例に係る半導体装置の模式的断面構造であって、図１８において、ＩＩ−ＩＩ線に沿うダイオード部分に対応する図。
【符号の説明】
【００６０】
１１…ｎ型半導体層
１１ａ…開口部
１２ａ…ｐ型外周層
１２ｂ…ｐ型ベース層
１２ｃ…ｐ型アノード層
１３ａ…ｎ型外周層
１３ｂ…ｎ型エミッタ層
１４ａ,１４ｂ，１４ｃ…コンタクト領域
１５…ポリシリコン
１５ａ…ポリシリコン抵抗（Ｒ１）
１５ｂ…ポリシリコン抵抗（Ｒ２）
１６ａ…ベース電極
１６ｂ…アノード電極
１６ｃ…エミッタ電極
１７…第１絶縁層
１８…第２絶縁層
１８ａ…ベース電極１６ａの除去された部分
１８ｂ…ベース電極１６ａとエミッタ電極１６ｃの開口部
１９ａ,１９ｂ,１９ｃ,１９ｄ…第２絶縁層の開口部
２０…ｎ+型コレクタ層
２１…ｎ型ベースコンタクト層
Ｒ１，Ｒ２…抵抗
ＥＡ…エミッタ・アノード共通接続端子
ＢＥ…ベースコンタクト端子
Ｂ…ベース端子
Ｃ…コレクタ端子
Ｄ…ダイオード
Ｑ１…バイポーラトランジスタ
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、外部からの高周波ノイズに対して誤動作しにくい半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
電力破壊を抑制できる半導体装置として、ベース領域の表面に設定されたベースコンタクト領域において、ベース電極がベース領域に接続され、ベースコンタクト領域の境界部の下方には、エミッタ領域と同じ導電型を有するｎ型領域がベースコンタクト領域を包囲するように形成されたユニバーサルダイオード構造を有する半導体装置が開示されている（例えば、特許文献１参照。）。特許文献１に開示された半導体装置においては、ベースコンタクト領域の境界部の下方において、ｐ型のベース領域およびｎ型領域により、ｐｎ寄生ダイオードが形成されている。
【０００３】
特許文献１に開示された半導体装置においては、無線など外部からの電波輻射のため、外部からの高周波ノイズに対して誤動作し易いという問題点がある。
【特許文献１】特開２００１−８５４４３号公報（第３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、外部からの高周波ノイズに対して誤動作しにくい半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するための本発明の一態様によれば、トランジスタと、前記トランジスタの主電極間に逆並列に接続されたダイオードと、前記ダイオードのアノードと前記トランジスタのエミッタの共通接続端子と前記トランジスタの制御電極との間に接続された第１抵抗と、前記トランジスタの制御電極に接続された第２抵抗とを備える半導体装置が提供される。
【０００６】
本発明の他の態様によれば、第１導電型を有するコレクタ層と、前記コレクタ層上に配置され、第２導電型を有するベース層と、前記ベース層上に配置され、第１導電型を有するエミッタ層と、前記エミッタ層と離隔し、前記ベース層上に、当該ベース層を包囲するように配置され、第１導電型を有するベースコンタクト層と、前記コレクタ層上に前記ベース層と離隔して配置され、第２導電型を有するアノード層と、前記エミッタ層に接続されたエミッタ電極と、前記ベース層および前記ベースコンタクト層に接続されたベース電極と、前記コレクタ層に接続されたコレクタ電極と、前記アノード層に接続され、かつ前記エミッタ電極と共通接続されたアノード電極と、前記エミッタ電極と前記ベース電極間に接続された第１抵抗と、前記ベース電極に接続された第２抵抗とを備える半導体装置が提供される。
【０００７】
本発明の他の態様によれば、第１導電型を有するコレクタ層を形成する工程と、前記コレクタ層上に第２導電型を有するベース層を形成する工程と、前記ベース層上に、第１導電型を有するエミッタ層を形成する工程と、前記エミッタ層と離隔して、前記ベース層上に、当該ベース層を包囲するように、第１導電型を有するベースコンタクト層を形成する工程と、前記コレクタ層上に前記ベース層と離隔して、第２導電型を有するアノード層を形成する工程と、前記エミッタ層上にエミッタ電極を形成する工程と、前記ベース層および前記ベースコンタクト層上にベース電極を形成する工程と、前記アノード層上に前記エミッタ電極と共通接続されるアノード電極を形成する工程と、前記エミッタ電極と前記ベース電極間に第１抵抗を形成する工程と、前記ベース電極に接続された第２抵抗を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、外部からの高周波ノイズに対して誤動作しにくい半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
[第１の実施の形態]
本発明の第１の実施の形態に係る半導体装置の回路構成は、図１に示すように、バイポーラトランジスタＱ１と、バイポーラトランジスタＱ１のコレクタ・エミッタ間に逆並列に接続されたダイオードＤと、ダイオードＤのアノードとバイポーラトランジスタＱ１のエミッタのエミッタ・アノード共通接続端子ＥＡとバイポーラトランジスタＱ１のベースコンタクト端子ＢＥとの間に接続された第１抵抗Ｒ１と、バイポーラトランジスタＱ１のベースコンタクト端子ＢＥとベース端子Ｂとの間に接続された第２抵抗Ｒ２とを備える。
【００１２】
バイポーラトランジスタＱ１と、ダイオードＤと、第１抵抗Ｒ１と、第２抵抗Ｒ２は、集積化されていても良い。
【００１３】
第１抵抗Ｒ１および第２抵抗Ｒ２は、ポリシリコンにより形成されていても良い。
【００１４】
ダイオードＤのアノードとバイポーラトランジスタＱ１のエミッタのエミッタ・アノード共通接続端子ＥＡは接地電位になされ、バイポーラトランジスタＱ１のコレクタに誘導されるノイズ電流は、ダイオードＤのアノード・カソード間に形成されるキャパシタを介して、接地電位に吸収されるため、第１の実施の形態に係る半導体装置は、耐ノイズ性能が優れている。
【００１５】
第１の実施の形態に係る半導体装置の図１に対応した断面構造は、図２に示すように模式的に表される。
【００１６】
第１の実施の形態に係る半導体装置は、図２に示すように、ｎ型コレクタ層１１と、ｎ型コレクタ層１１上に配置されたｐ型ベース層１２ｂと、ｐ型ベース層１２ｂ上に配置されたｎ型エミッタ層１３ｂと、ｎ型エミッタ層１３ｂと離隔し、ｐ型ベース層１２ｂ上に、ｐ型ベース層１２ｂを包囲するように配置されたｎ型ベースコンタクト層２１と、ｎ型コレクタ層１１上にｐ型ベース層１２ｂと離隔して配置されたｐ型アノード層１２ｃと、ｎ型エミッタ層１３ｂに接続されたエミッタ電極１６ｃと、ｐ型ベース層１２ｂおよびｎ型ベースコンタクト層２１に接続されたベース電極１６ａと、ｐ型アノード層１２ｃに接続され、かつエミッタ電極１６ｃと共通接続されたアノード電極１６ｂと、エミッタ電極１６ｃとベース電極１６ａ間に接続された第１抵抗Ｒ１と、ベース電極１６ａに接続された第２抵抗Ｒ２とを備える。
【００１７】
ｎ型コレクタ層１１は、ｎ型コレクタ層１１の裏面に形成された高不純物密度のｎ+型コレクタ層２０を介してコレクタ端子Ｃに接続されていても良い。
【００１８】
第１抵抗Ｒ１は、ｐ型アノード層１２ｃ上に配置された第１絶縁層１７を介して形成されたポリシリコン１５により形成されていても良い。
【００１９】
第２抵抗Ｒ２は、ｎ型コレクタ層１１上に配置された第１絶縁層１７を介して形成されたポリシリコン１５により形成されていても良い。
【００２０】
第１の実施の形態に係る半導体装置のバイポーラトランジスタ部分の模式的断面構造は、図３に示すように表される。図３中に回路を示すように、バイポーラトランジスタのベース・コレクタ間には、寄生容量Ｃobが形成され、またｎ型コレクタ層１１には、コレクタ直列抵抗ＲCが形成される。また、ｐ型ベース層１２ｂおよびｎ型ベースコンタクト層２１には、図３中に示すように、ｎ型ベースコンタクト層２１に挟まれたｐ型ベース層１２ｂ部分の直列抵抗ＲBと、ｎ型ベースコンタクト層２１とｐ型ベース層１２ｂ間の接合容量ＣBが形成される。直列抵抗ＲBと接合容量ＣBは、図３に示すように、並列接続される。
【００２１】
図３に対応した第１の実施の形態に係る半導体装置のバイポーラトランジスタ部分の等価回路構成は、図４に示すように表される。
【００２２】
図４の等価回路において、コレクタ側に出力抵抗ＲOを接続し、バイポーラトランジスタのコレクタに外部から高周波ノイズ電圧Vnが印加された場合、一部は入力側に高周波ノイズ電圧Vniとして分岐し、残りの成分は、寄生容量Ｃobを介してバイポーラトランジスタのベースコンタクト端子ＢＥに高周波ノイズ電圧Vnbとして印加される。高周波ノイズ電圧Vnbは接地電位に吸収される。同時に、増幅された高周波ノイズ電流incがコレクタ・エミッタ間に導通する。Ｃcは、バイポーラトランジスタのコレクタ・エミッタ間容量を表す。高周波ノイズ電流incは、バイポーラトランジスタのコレクタ・エミッタ間容量Ｃcを増大することによって、低減化される。
【００２３】
第１の実施の形態に係る半導体装置の等価回路構成は、図５に示すように表される。第１の実施の形態に係る半導体装置は、図１に示すように、バイポーラトランジスタＱ１のコレクタ・エミッタ間に逆並列に接続されたダイオードＤと、エミッタ・アノード共通接続端子ＥＡとバイポーラトランジスタＱ１のベースコンタクト端子ＢＥとの間に接続された第１抵抗Ｒ１と、バイポーラトランジスタＱ１のベースコンタクト端子ＢＥとベース端子Ｂとの間に接続された第２抵抗Ｒ２とを備えることから、図４に示したバイポーラトランジスタ部分の等価回路と組み合わせることによって、図５の等価回路構成が得られる。バイポーラトランジスタＱ１のベースコンタクト端子ＢＥとエミッタ・アノード共通接続端子ＥＡ間には、バイポーラトランジスタＱ１のベース・エミッタ間の寄生容量ＣiLも存在するため、図５中に点線で示されている。
【００２４】
第１の実施の形態に係る半導体装置は、例えば、１ＭＨｚ〜２００ＭＨｚ程度の高周波ノイズに対しても、誤動作しにくいという性能が得られている。バイポーラトランジスタＱ１の電流利得は、例えば、約１００〜６００程度であり、コレクタ・エミッタ間には、例えば、約０．１〜０．３Ａ程度のコレクタ電流が導通する。バイポーラトランジスタＱ１、ダイオードＤ、第１抵抗Ｒ１、第２抵抗Ｒ２を集積化した素子サイズは、例えば、約０．３７ｍｍ角、０．５ｍｍ角、０．７ｍｍ角、１．５ｍｍ×０．７ｍｍ程度であり、電流容量に応じて、設定される。
【００２５】
外部からの高周波ノイズとして、例えば、約１００ｍＡ〜２００ｍＡ程度のコレクタ電流ノイズが印加された場合にも、このような外部からの擾乱をダイオードＤにおいて吸収し、誤動作しにくいという性能が得られている。
【００２６】
第１の実施の形態に係る半導体装置においては、バイポーラトランジスタＱ１のコレクタ・エミッタ間に逆並列にダイオードＤを接続することによって、コレクタ・エミッタ間の容量Ｃcを増大することができるため、外部からの高周波ノイズに対して誤動作しにくいという性能が得られている。
【００２７】
（製造方法）
第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的平面パターン構成上、ｐ型外周層１２ａ、ｐ型ベース層１２ｂおよびｐ型アノード層１２ｃの拡散パターンは、図６に示すように表される。
【００２８】
ｎ型外周層１３ａおよびｎ型エミッタ層１３ｂの拡散パターンは、図７に示すように表される。
【００２９】
第１の実施の形態に係る半導体装置の製造方法の複数の工程を示す模式的平面パターン構成において、コンタクト領域１４ａ，１４ｂおよび１４ｃ、ベース電極１６ａ、アノード電極１６ｂおよびエミッタ電極１６ｃ、ポリシリコン抵抗１５ａ（Ｒ１）および１５ｂ（Ｒ２）の平面パターンは、図８に示すように表される。
【００３０】
第２絶縁層の開口部１９ａ，１９ｂ及び１９ｃの平面パターンは、図９に示すように表される。
【００３１】
また、第１の実施の形態に係る半導体装置のバイポーラトランジスタ部分の製造工程は、例えば、図１１〜図１３及び図１０に示すように表され、ダイオード部分の製造工程は、例えば、図１５〜図１７及び図１４に示すように表される。
【００３２】
第１の実施の形態に係る半導体装置の製造方法は、図６〜図１７に示すように、ｎ型コレクタ層１１を形成する工程と、ｎ型コレクタ層１１上にｐ型ベース層１２ｂを形成する工程と、ｐ型ベース層１２ｂ上に、ｎ型エミッタ層１３ｂを形成する工程と、ｎ型エミッタ層１３ｂと離隔して、ｐ型ベース層１２ｂ上に、ｐ型ベース層１２ｂを包囲するように、ｎ型ベースコンタクト層２１を形成する工程と、ｎ型コレクタ層１１上にｐ型ベース層１２ｂと離隔して、ｐ型アノード層１２ｃを形成する工程と、ｎ型エミッタ層１３ｂ上にエミッタ電極１６ｃを形成する工程と、ｐ型ベース層１２ｂおよびｎ型ベースコンタクト層２１上にベース電極１６ａを形成する工程と、ｐ型アノード層１２ｃ上にエミッタ電極１６ｃと共通接続されるアノード電極１６ｂを形成する工程と、エミッタ電極１６ｃとベース電極１６ａ間に第１抵抗Ｒ１を形成する工程と、ベース電極１６ａに接続された第２抵抗Ｒ２を形成する工程とを有する。
【００３３】
ｐ型ベース層１２ｂを形成する工程と、ｐ型アノード層１２ｃを形成する工程は、同時工程であっても良い。
【００３４】
ｎ型エミッタ層１３ｂを形成する工程と、ｎ型ベースコンタクト層２１を形成する工程は、同時工程であっても良い。
【００３５】
第１抵抗Ｒ１を形成する工程は、ｐ型アノード層１２ｃ上に形成された第１絶縁層１７上にポリシリコンを形成する工程を有していても良い。
【００３６】
第２抵抗Ｒ２を形成する工程は、ｎ型コレクタ層１１上に形成された第１絶縁層１７上にポリシリコンを形成する工程を有していても良い。
【００３７】
―バイポーラトランジスタの製造方法―
第１の実施の形態に係る半導体装置のバイポーラトランジスタ部分の模式的断面構造は、図１０に示すように表される。図１０は、図６〜図９の平面パターン構成において、Ｉ−Ｉ線に沿う模式的断面構造に対応している。以下に、図１０の素子構造を形成するための製造方法について説明する。
【００３８】
（ａ）まず、図１１に示すように、ｎ型コレクタ層１１にｐ型外周層１２ａおよびｐ型ベース層１２ｂを形成する。ｐ型不純物としては、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）などを適用することができる。ｐ型外周層１２ａおよびｐ型ベース層１２ｂの形成工程は、熱拡散、イオン注入などを適用することができる。ｐ型外周層１２ａおよびｐ型ベース層１２ｂの拡散深さは、例えば、約３μｍ程度である。なお、ｎ型コレクタ層１１は、最終工程において、裏面エッチングによって薄層化され、例えば、約数μｍ〜数１０μｍ程度の厚さを有する。
【００３９】
（ｂ）次に、図１２に示すように、ｎ型外周層１３ａ、ｎ型エミッタ層１３ｂおよびｎ型ベースコンタクト層２１を形成する。ｎ型不純物としては、例えば、燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などを適用することができる。ｎ型外周層１３ａ、ｎ型エミッタ層１３ｂおよびｎ型ベースコンタクト層２１の形成工程は、熱拡散、イオン注入などを適用することができる。ｎ型エミッタ層１３ｂおよびｎ型ベースコンタクト層２１の拡散深さは、例えば、約１μｍ程度である。
【００４０】
（ｃ）次に、図１３に示すように、第１絶縁層１７を形成後、フォトリソグラフィーおよびパターニング工程によって、ｎ型外周層１３ａ上の第１絶縁層１７を除去し、およびコンタクト領域１４ａおよび１４ｂを形成するための窓明けを行う。第１絶縁層１７には、シリコン酸化膜などを適用することができる。なお、第１絶縁層１７の形成方法としては、熱酸化法、若しくは化学的気相堆積（ＣＶＤ：Chemical Vapor Deposition）法などを適用することができる。ここで、コンタクト領域１４ａおよび１４ｂの寸法幅は、例えば、それぞれ、約１６μｍおよび１０μｍ程度である。
【００４１】
（ｄ）さらに、図１３に示すように、全面に電極を形成後、フォトリソグラフィーおよびパターニング工程によって、コンタクト領域１４ａおよび１４ｂに対して、それぞれベース電極１６ａおよびエミッタ電極１６ｃを形成する。電極の形成においては、真空蒸着法またはスパッタリング法などを適用することができる。また、電極の材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、若しくはこれらの複合膜、電極多層膜などを適用することができる。また、これらの金属のシリサイド膜などを適用することもできる。
【００４２】
（ｅ）次に、図１０に示したように、全面に第２絶縁層１８を形成後、フォトリソグラフィーおよびパターニング工程によって、第２絶縁層の開口部１９ａを形成する。第２絶縁層１８の材料としては、例えば窒化膜を適当することができる。なお、図１０において、１８ａは外周部において、ベース電極１６ａの除去された部分を示す。また、１８ｂは、ベース電極１６ａとエミッタ電極１６ｃの開口部を示す。ここで、ベース電極１６ａの除去された部分１８ａの寸法幅は、例えば、約３５〜４０μｍ程度であり、ベース電極１６ａとエミッタ電極１６ｃの開口部１８ｂの寸法幅は、例えば、約６μｍ程度である。また、第２絶縁層の開口部１９ａの寸法幅は、例えば、約２５μｍ程度である。
【００４３】
―ダイオードの製造方法―
第１の実施の形態に係る半導体装置のダイオード部分の模式的断面構造は、図１４に示すように表される。図１４は、図６〜図９の平面パターン構成において、ＩＩ−ＩＩ線に沿う模式的断面構造に対応している。以下に、図１４の素子構造を形成するための製造方法について説明する。
【００４４】
（ａ）まず、図１５に示すように、ｎ型コレクタ層１１にｐ型外周層１２ａおよびｐ型アノード層１２ｃを形成する。ｐ型不純物としては、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）などを適用することができる。ｐ型外周層１２ａおよびｐ型アノード層１２ｃの形成工程は、熱拡散、イオン注入などを適用することができる。ｐ型アノード層１２ｃの拡散深さも、例えば、約３μｍ程度である。
【００４５】
（ｂ）さらに、図１５に示すように、ｎ型外周層１３ａを形成する。ｎ型不純物としては、例えば、燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などを適用することができる。ｎ型外周層１３ａの形成工程は、熱拡散、イオン注入などを適用することができる。
【００４６】
（ｃ）次に、図１６に示すように、第１絶縁層１７を形成後、フォトリソグラフィーおよびパターニング工程によって、ｎ型外周層１３ａ上の第１絶縁層１７を除去し、およびコンタクト領域１４ｃを形成するための窓明けを行う。第１絶縁層１７には、シリコン酸化膜などを適用することができる。なお、第１絶縁層１７の形成方法としては、熱酸化法、若しくはＣＶＤ法などを適用することができる。ここで、コンタクト領域１４ｃの寸法幅は、例えば、約１００μｍ〜１５０μｍ程度である。
【００４７】
（ｄ）さらに、図１６に示すように、全面にポリシリコン１５を形成後、フォトリソグラフィーおよびパターニング工程によって、ポリシリコン抵抗１５ａ（Ｒ１）を第１絶縁層１７上に形成する。なお、ポリシリコンの形成工程は、ＣＶＤ法、スパッタリング法、若しくは塗布型ポリシリコンのスピンコート法などを適用することができる。ポリシリコン抵抗１５ａを形成する際には、ノンドープのポリシリコンにドーピングを実施して、所定のシート抵抗を得ることができる。或いは、予め所定のシート抵抗を実現するために、ドープトポリシリコンを適用することもできる。
【００４８】
（ｅ）次に、図１７に示すように、全面に電極を形成後、フォトリソグラフィーおよびパターニング工程によって、コンタクト領域１４ｃに対して、アノード電極１６ｂを形成する。また、第１絶縁層１７上にエミッタ電極１６ｃをパターン形成する。電極の形成においては、真空蒸着法またはスパッタリング法などを適用することができる。また、電極の材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、若しくはこれらの複合膜、多層膜などを適用することができる。また、これらの金属のシリサイド膜などを適用することもできる。
【００４９】
（ｅ）次に、図１４に示したように、全面に第２絶縁層１８を形成後、フォトリソグラフィーおよびパターニング工程によって、第２絶縁層の開口部１９ｂ，１９ｃ，１９ｄを形成する。第２絶縁層１８の材料としては、例えば、窒化膜、酸窒化膜、アルミナ膜、酸化ハフニウム膜、酸化ジルコニウム膜などを適当することができる。
【００５０】
なお、図１４において、１９ｂは、アノード電極１６ｂに対するボンディング領域を形成するための第２絶縁層の開口部を示し、１９ｃは、エミッタ電極１６ｃに対するボンディング領域を形成するための第２絶縁層の開口部を示し、１９ｄは外周部における第２絶縁層の開口部を示す。第２絶縁層の開口部１９ｂの寸法幅は、例えば、約４０〜８０μｍ程度であり、第２絶縁層の開口部１９ｃの寸法幅は、例えば、約４０〜８０μｍ程度であり、第２絶縁層の開口部１９ｄの寸法幅は、例えば、約５０〜８０μｍ程度である。
【００５１】
（変形例）
第１の実施の形態の変形例に係る半導体装置の製造方法の一工程を示す模式的平面パターン構成は、図１８に示すように表される。また、図１８において、ＩＩ−ＩＩ線に沿うダイオード部分に対応する模式的断面構造は、図１９に示すように表される。
【００５２】
第１の実施の形態の変形例に係る半導体装置は、ｐ型アノード層１２ｃが、開口部１１ａを備えることを特徴とする。その他の構成は第１の実施の形態と同様であるため、重複説明は省略する。ｐ型アノード層１２ｃが、開口部１１ａを備える構造は、マスクを変更するのみであって、ｐ型アノード層１２ｃの形成工程と同時に形成することができる。
【００５３】
第１の実施の形態の変形例に係る半導体装置によれば、ｐ型アノード層１２ｃが、開口部１１ａを備えることから、ｐ型アノード層１２ｃとｎ型コレクタ層１１間の接合容量を開口部１１ａの面積に相当する面積分だけ増加することができる。このため、図１４に示した第１の実施の形態に係る半導体装置に比べ、外部からの高周波ノイズをｐ型アノード層１２ｃとｎ型コレクタ層１１間の接合容量で吸収する効果をさらに高めることができる。
【００５４】
第１の実施の形態の変形例に係る半導体装置によれば、さらに外部からの高周波ノイズに対して誤動作しにくい半導体装置およびその製造方法を提供することができる。
【００５５】
[その他の実施の形態]
上記のように、本発明は第１の実施の形態およびその変形例によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００５６】
例えば、ｎ型とｐ型の導電型を反転させた構造の半導体装置を形成しても良い。また、上記の実施形態では、１個のバイポーラトランジスタを有する半導体装置を例として説明したが、この発明は、複数個のバイポーラトランジスタを有する半導体装置に適用することができる。また、サイリスタ、トライアック、またはゲートターンオフサイリスタ（ＧＴＯ：Gate Turn Off thyritor）などのようなバイポーラトランジスタ以外のｐｎ接合を有する半導体装置に適用することもできる。
【００５７】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００５８】
本発明の半導体装置は、外部からの高周波ノイズに対して誤動作しにくいことから、車載用半導体装置など、幅広い分野に適用することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施の形態に係る半導体装置の回路構成図。
【図２】本発明の第１の実施の形態に係る半導体装置の図１に対応した模式的断面構造図。
【図３】本発明の第１の実施の形態に係る半導体装置のバイポーラトランジスタ部分の模式的断面構造図。
【図４】図３に対応した本発明の第１の実施の形態に係る半導体装置のバイポーラトランジスタ部分の等価回路構成図。
【図５】本発明の第１の実施の形態に係る半導体装置の等価回路構成図。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的平面パターン構成図。
【図７】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的平面パターン構成図。
【図８】本発明の第１の実施の形態に係る半導体装置の製造方法の複数の工程を示す模式的平面パターン構成図。
【図９】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的平面パターン構成図。
【図１０】本発明の第１の実施の形態に係る半導体装置のＩ−Ｉ線に沿うバイポーラトランジスタ部分の模式的断面構造図。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的断面構造であって、図６において、Ｉ−Ｉ線に沿うバイポーラトランジスタ部分に対応する図。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的断面構造であって、図７において、Ｉ−Ｉ線に沿うバイポーラトランジスタ部分に対応する図。
【図１３】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的断面構造であって、図８において、Ｉ−Ｉ線に沿うバイポーラトランジスタ部分に対応する図。
【図１４】本発明の第１の実施の形態に係る半導体装置のＩＩ−ＩＩ線に沿うダイオード部分の模式的断面構造図。
【図１５】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的断面構造であって、図７において、ＩＩ−ＩＩ線に沿うダイオード部分に対応する図。
【図１６】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的断面構造であって、図８において、ＩＩ−ＩＩ線に沿うダイオード部分に対応する図。
【図１７】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す模式的断面構造であって、図９において、ＩＩ−ＩＩ線に沿うダイオード部分に対応する図。
【図１８】本発明の第１の実施の形態の変形例に係る半導体装置の製造方法の一工程を示す模式的平面パターン構成図。
【図１９】本発明の第１の実施の形態の変形例に係る半導体装置の模式的断面構造であって、図１８において、ＩＩ−ＩＩ線に沿うダイオード部分に対応する図。
【符号の説明】
【００６０】
１１…ｎ型半導体層
１１ａ…開口部
１２ａ…ｐ型外周層
１２ｂ…ｐ型ベース層
１２ｃ…ｐ型アノード層
１３ａ…ｎ型外周層
１３ｂ…ｎ型エミッタ層
１４ａ,１４ｂ，１４ｃ…コンタクト領域
１５…ポリシリコン
１５ａ…ポリシリコン抵抗（Ｒ１）
１５ｂ…ポリシリコン抵抗（Ｒ２）
１６ａ…ベース電極
１６ｂ…アノード電極
１６ｃ…エミッタ電極
１７…第１絶縁層
１８…第２絶縁層
１８ａ…ベース電極１６ａの除去された部分
１８ｂ…ベース電極１６ａとエミッタ電極１６ｃの開口部
１９ａ,１９ｂ,１９ｃ,１９ｄ…第２絶縁層の開口部
２０…ｎ+型コレクタ層
２１…ｎ型ベースコンタクト層
Ｒ１，Ｒ２…抵抗
ＥＡ…エミッタ・アノード共通接続端子
ＢＥ…ベースコンタクト端子
Ｂ…ベース端子
Ｃ…コレクタ端子
Ｄ…ダイオード
Ｑ１…バイポーラトランジスタ
【特許請求の範囲】
【請求項１】
トランジスタと、
前記トランジスタの主電極間に逆並列に接続されたダイオードと、
前記ダイオードのアノードと前記トランジスタのエミッタの共通接続端子と前記トランジスタの制御電極との間に接続された第１抵抗と、
前記トランジスタの制御電極に接続された第２抵抗と
を備えることを特徴とする半導体装置。
【請求項２】
前記トランジスタと、前記ダイオードと、前記第１抵抗と、前記第２抵抗は、集積化されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１抵抗および前記第２抵抗は、ポリシリコンにより形成されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第１導電型を有するコレクタ層と、
前記コレクタ層上に配置され、第２導電型を有するベース層と、
前記ベース層上に配置され、第１導電型を有するエミッタ層と、
前記エミッタ層と離隔し、前記ベース層上に、当該ベース層を包囲するように配置され、第１導電型を有するベースコンタクト層と、
前記コレクタ層上に前記ベース層と離隔して配置され、第２導電型を有するアノード層と、
前記エミッタ層に接続されたエミッタ電極と、
前記ベース層および前記ベースコンタクト層に接続されたベース電極と、
前記アノード層に接続され、かつ前記エミッタ電極と共通接続されたアノード電極と、
前記エミッタ電極と前記ベース電極間に接続された第１抵抗と、
前記ベース電極に接続された第２抵抗
とを備えることを特徴とする半導体装置。
【請求項５】
前記第１抵抗は、前記アノード層上に配置された絶縁層を介して形成されたポリシリコンにより形成されたことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２抵抗は、前記コレクタ層上に配置された絶縁層を介して形成されたポリシリコンにより形成されたことを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記アノード層は、開口部を備えることを特徴とする請求項４〜６のいずれか１項に記載の半導体装置。
【請求項８】
第１導電型を有するコレクタ層を形成する工程と、
前記コレクタ層上に第２導電型を有するベース層を形成する工程と、
前記ベース層上に、第１導電型を有するエミッタ層を形成する工程と、
前記エミッタ層と離隔して、前記ベース層上に、当該ベース層を包囲するように、第１導電型を有するベースコンタクト層を形成する工程と、
前記コレクタ層上に前記ベース層と離隔して、第２導電型を有するアノード層を形成する工程と、
前記エミッタ層上にエミッタ電極を形成する工程と、
前記ベース層および前記ベースコンタクト層上にベース電極を形成する工程と、
前記アノード層上に前記エミッタ電極と共通接続されるアノード電極を形成する工程と、
前記エミッタ電極と前記ベース電極間に第１抵抗を形成する工程と、
前記ベース電極に接続された第２抵抗を形成する工程
とを有することを特徴とする半導体装置の製造方法。
【請求項９】
前記ベース層を形成する工程と、前記アノード層を形成する工程は、同時工程であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記エミッタ層を形成する工程と、前記ベースコンタクト層を形成する工程は、同時工程であることを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記第１抵抗を形成する工程は、前記アノード層上に形成された絶縁層上にポリシリコンを形成する工程を有することを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第２抵抗を形成する工程は、前記コレクタ層上に形成された絶縁層上にポリシリコンを形成する工程を有することを特徴とする請求項８〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
トランジスタと、
前記トランジスタの主電極間に逆並列に接続されたダイオードと、
前記ダイオードのアノードと前記トランジスタのエミッタの共通接続端子と前記トランジスタの制御電極との間に接続された第１抵抗と、
前記トランジスタの制御電極に接続された第２抵抗と
を備えることを特徴とする半導体装置。
【請求項２】
前記トランジスタと、前記ダイオードと、前記第１抵抗と、前記第２抵抗は、集積化されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１抵抗および前記第２抵抗は、ポリシリコンにより形成されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第１導電型を有するコレクタ層と、
前記コレクタ層上に配置され、第２導電型を有するベース層と、
前記ベース層上に配置され、第１導電型を有するエミッタ層と、
前記エミッタ層と離隔し、前記ベース層上に、当該ベース層を包囲するように配置され、第１導電型を有するベースコンタクト層と、
前記コレクタ層上に前記ベース層と離隔して配置され、第２導電型を有するアノード層と、
前記エミッタ層に接続されたエミッタ電極と、
前記ベース層および前記ベースコンタクト層に接続されたベース電極と、
前記アノード層に接続され、かつ前記エミッタ電極と共通接続されたアノード電極と、
前記エミッタ電極と前記ベース電極間に接続された第１抵抗と、
前記ベース電極に接続された第２抵抗
とを備えることを特徴とする半導体装置。
【請求項５】
前記第１抵抗は、前記アノード層上に配置された絶縁層を介して形成されたポリシリコンにより形成されたことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２抵抗は、前記コレクタ層上に配置された絶縁層を介して形成されたポリシリコンにより形成されたことを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記アノード層は、開口部を備えることを特徴とする請求項４〜６のいずれか１項に記載の半導体装置。
【請求項８】
第１導電型を有するコレクタ層を形成する工程と、
前記コレクタ層上に第２導電型を有するベース層を形成する工程と、
前記ベース層上に、第１導電型を有するエミッタ層を形成する工程と、
前記エミッタ層と離隔して、前記ベース層上に、当該ベース層を包囲するように、第１導電型を有するベースコンタクト層を形成する工程と、
前記コレクタ層上に前記ベース層と離隔して、第２導電型を有するアノード層を形成する工程と、
前記エミッタ層上にエミッタ電極を形成する工程と、
前記ベース層および前記ベースコンタクト層上にベース電極を形成する工程と、
前記アノード層上に前記エミッタ電極と共通接続されるアノード電極を形成する工程と、
前記エミッタ電極と前記ベース電極間に第１抵抗を形成する工程と、
前記ベース電極に接続された第２抵抗を形成する工程
とを有することを特徴とする半導体装置の製造方法。
【請求項９】
前記ベース層を形成する工程と、前記アノード層を形成する工程は、同時工程であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記エミッタ層を形成する工程と、前記ベースコンタクト層を形成する工程は、同時工程であることを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記第１抵抗を形成する工程は、前記アノード層上に形成された絶縁層上にポリシリコンを形成する工程を有することを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第２抵抗を形成する工程は、前記コレクタ層上に形成された絶縁層上にポリシリコンを形成する工程を有することを特徴とする請求項８〜１１のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１０−３４３１２（Ｐ２０１０−３４３１２Ａ）
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願番号】特願２００８−１９５２２４（Ｐ２００８−１９５２２４）
【出願日】平成２０年７月２９日（２００８．７．２９）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願日】平成２０年７月２９日（２００８．７．２９）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
[ Back to top ]