ダイオード内蔵トランジスタ
【課題】
Ｉｅｂリークを抑えながら十分な高速スイッチングが可能なダイオード内蔵トランジスタを提供する。
【解決手段】
ダイオード内蔵トランジスタのＮＰＮ-Ｔｒ５のベースコンタクトには、寄生ＰＮＰ-Ｔｒ５とスピードアップダイオード（ＳＵＤ）２２とが接続される。寄生ＰＮＰ-Ｔｒ５のベース幅９は、ＮＰＮ-Ｔｒ５のＩｅｂリークが大きくならない程度の幅に設定される。寄生ＰＮＰ-Ｔｒ５とスピードアップダイオード（ＳＵＤ）２２とにより、スイッチング速度の高速化が実現され、寄生ＰＮＰ-Ｔｒ５のベース幅９を小さくしすぎないことによりＩｅｂリークが大きくなることを防ぐことができる。
Ｉｅｂリークを抑えながら十分な高速スイッチングが可能なダイオード内蔵トランジスタを提供する。
【解決手段】
ダイオード内蔵トランジスタのＮＰＮ-Ｔｒ５のベースコンタクトには、寄生ＰＮＰ-Ｔｒ５とスピードアップダイオード（ＳＵＤ）２２とが接続される。寄生ＰＮＰ-Ｔｒ５のベース幅９は、ＮＰＮ-Ｔｒ５のＩｅｂリークが大きくならない程度の幅に設定される。寄生ＰＮＰ-Ｔｒ５とスピードアップダイオード（ＳＵＤ）２２とにより、スイッチング速度の高速化が実現され、寄生ＰＮＰ-Ｔｒ５のベース幅９を小さくしすぎないことによりＩｅｂリークが大きくなることを防ぐことができる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高速スイッチング動作を行うためのダイオードを内蔵するダイオード内蔵トランジスタに関する。
【背景技術】
【０００２】
従来のダイオード内蔵トランジスタの構造例を図１に示す。図１において、シリコン基板のＮ＋層１上にエピタキシャル成長又は拡散によりＮ−層２が形成されている。Ｎ−層２には、ベース領域となる第１のＰ層３が選択的に拡散形成され、さらに第１のＰ層３には、エミッタ領域となるＮ＋層４が選択的に拡散形成されている。トランジスタ（ＮＰＮ-Ｔｒ）５は、コレクタ領域となるＮ−層２と、ベース領域となる第１のＰ層３と、エミッタ領域となるＮ＋層４とで構成される。
【０００３】
Ｎ−層２の前記Ｐ層３に接近した位置には、第２のＰ層６が形成されている。したがって、第２のＰ層６とその下側に位置するＮ−層２とでＰＮ領域７を形成し、この部分でダイオードが形成される。このダイオードのＰ領域である第２のＰ層６と、トランジスタのベース領域である第１のＰ層３と、それらの間に位置するＮ−層２とは、寄生ＰＮＰトランジスタ（寄生ＰＮＰ-Ｔｒ）８を構成する。すなわち、第２のＰ層６と第１のＰ層３との間が寄生ＰＮＰ-Ｔｒ８のベース幅９となる。
【０００４】
なお、エピタキシャル成長又は拡散により上記の各領域を形成した後、電極１０を適切に設けることにより、ベースコンタクト１１、エミッタコンタクト１２を形成する。コレクタコンタクト１３はＮ＋層１に形成される。
【０００５】
図２は、上記のようにして構成したダイオード内蔵トランジスタの等価回路図である。
【０００６】
図１、及び図２に示すダイオード内蔵トランジスタでは、ＮＰＮ-Ｔｒ５がターンオフするときに、ベース領域に蓄積された少数キャリアが、寄生ＰＮＰ-Ｔｒ８のエミッタ−コレクタ間を通過して抜かれる。これにより、ＮＰＮ-Ｔｒ５の高速スイッチング化を実現できる。
【０００７】
また、特許文献１に示されるダーリントントランジタ回路にも、ダイオード（スピードアップダイオード）を設けることにより、トランジスタの高速化を図ることが開示されている。
【特許文献１】特開平０５−０９０５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１、図２に示される従来のトランジスタでは、寄生ＰＮＰ-Ｔｒ８のベース幅を小さくするとスイッチングが速くなるが、反対に寄生ＰＮＰ-Ｔｒ８の影響が大きくなりすぎて、ＮＰＮ-Ｔｒ５のエミッタ−ベース間漏洩電流（Ｉｅｂリーク）が大きくなる問題がある。すなわち、高速化とＩｅｂリークとはトレードオフの関係となり、十分な特性を得ることが出来ない問題がある。また、特許文献１に示されるトランジスタは、スピードアップダイオード１つだけであるため、十分な高速化を図ることが困難である。
【０００９】
この発明の目的は、寄生ＰＮＰ-Ｔｒ８にスピードアップダイオードを加えて、Ｉｅｂリークを抑えながら十分な高速スイッチングが可能なダイオード内蔵トランジスタを提供することにある。
【課題を解決するための手段】
【００１０】
この発明は、トランジスタに接近して第１のＰＮ領域を形成することにより、該ＰＮ領域とトランジスタのベース領域とで寄生トランジスタを形成したダイオード内蔵トランジスタにおいて、
前記トランジスタのベースコンタクト部に第２のＰＮ領域を形成し、この部分でトランジスタターンオフ時のベース電流の引き抜きを速くすることを特徴とする。
【００１１】
寄生トランジスタを設けることにより、トランジスタのターンオフ時のベース電流を引き抜くことができ、トランジスタの高速化が可能である。また、トランジスタのベースコンタクト部に設けられた第２のＰＮ領域でベース接続のダイオードが形成されるが、このダイオードでも、トランジスタのターンオフ時のベース電流を引き抜くことができるから、さらなる高速化が可能である。この発明では、寄生トランジスタのベース幅はＩｅｂリークが問題となる程度に小さくする必要がなく、Ｉｅｂリークが許容値以下となる程度のベース幅であれば良い。そのように構成しても、第２のＰＮ領域のダイオードで高速化されるため、全体として十分な高速化を実現できる。
【発明の効果】
【００１２】
この発明によれば、寄生トランジスタのベース幅をＩｅｂリークが問題となる程度に小さくしなくても、寄生トランジスタによる高速化と第２のＰＮ領域で形成されるダイオードによる高速化の重畳作用により、特性を悪化させずにトランジスタの高速スイッチングを可能にする。
【発明を実施するための最良の形態】
【００１３】
図３は、この発明の実施形態であるダイオード内蔵トランジスタの構造図である。
【００１４】
構成において、図１と相違する部分は、ＮＰＮ-Ｔｒ５のベースコンタクト部１１の部分に第２のＰＮ領域２０を形成した点である。第２のＰＮ領域２０は、ＮＰＮ-Ｔｒ５のベース領域である第２のＰ層３に、Ｎ＋層２１を拡散して形成される。このＮ＋層２１は、ＮＰＮ-Ｔｒ５のエミッタ領域であるＮ＋層４と同時に形成される。図３に示す半導体断面においてＮ＋層２１の間隔（径）を適当に設定することで、ベースコンタクト部１１の部分に抵抗（Ｒ）を形成する。第２のＰＮ領域２０は、スピードアップダイオード（ＳＵＤ）２２を構成する。このＳＵＤ２２に抵抗（Ｒ）が並列接続される。
【００１５】
寄生ＰＮＰ-Ｔｒ８のベース幅９は、ＮＰＮ-Ｔｒ５のＩｅｂリークが一定値以上とならない程度に広くされる。後述のように、本例では、このベース幅９は、略２０μｍである。
【００１６】
以上のように構成することにより、寄生ＰＮＰ-Ｔｒ８とＳＵＤ２２は、ＮＰＮ-Ｔｒ５のベースコンタクトにそれぞれ接続されることになり、それにより、寄生ＰＮＰ-Ｔｒ８とＳＵＤ２２とは、ＮＰＮ-Ｔｒ５のターンオフ時にベース電流を別々に引き抜くように挙動する。したがって、ＮＰＮ-Ｔｒ５のスイッチング動作の高速化を実現できる。
【００１７】
また、寄生ＰＮＰ-Ｔｒ８のベース幅９は、Ｉｅｂリークが一定値以上とならない程度に広くされているため、特性が悪くなることはない。
【００１８】
図４は、上記ダイオード内蔵トランジスタの等価回路図である。
【００１９】
なお、第２のＰＮ領域２０は、ＮＰＮ-Ｔｒ５と同時に形成されるため、製造工程が複雑化することはない。具体的には、第２のＰＮ領域２０のＮ＋層２１は、Ｎ＋層４と同時に拡散形成される。
【００２０】
図５は、図１に示す従来のダイオード内蔵トランジスタと本実施形態のダイオード内蔵トランジスタとの特性比較図である。
【００２１】
従来のトランジスタ（従来タイプ）で、高速化のために寄生ＰＮＰ-Ｔｒ８のベース幅を２０μｍ→１５μｍ→１０μｍと小さくしていくと、スイッチング時間ｔｓは５．９μｓ→５．８μｓ（２％改善）→５．５μｓ（７％改善）と改善していく。しかしながら、寄生ＰＮＰ-Ｔｒのベース幅が１０μｍになるとＩｅｂリークが大きくなりすぎてしまう。そのため、事実上、ベース幅は１５μｍ（スイッチング時間ｔｓは５．８μｓ）が限界である。
【００２２】
一方、本実施形態のダイオード内蔵トランジスタ（ＳＵＤタイプ）は、寄生ＰＮＰ-Ｔｒ８のベース幅を２０μｍにしても、ＳＵＤ２２の存在のため、スイッチング時間ｔｓは３．９μｓ（３４％）に改善される。
【００２３】
すなわち、高速化の点では、ＳＵＤタイプが従来タイプに比して、５．８μｓ／３．９μｓ＝１４８％だけ高速である。また、寄生ＰＮＰ-Ｔｒ８のベース幅は２０μｍに設定しているために、Ｉｅｂリークが大きくなりすぎてしまうことはない。
【００２４】
なお、上記ＳＵＤタイプでは、ＳＵＤ２２を追加することにより、Ｖｃｅが大きくなる。
【００２５】
本実施形態のダイオード内蔵トランジスタでは、図５に示すように、寄生トランジスタによる高速化とＳＵＤ２２による高速化の重畳作用により、全体として従来タイプのダイオード内蔵トランジスタに対してスイッチング時間を３４％も向上させることができる。
【図面の簡単な説明】
【００２６】
【図１】従来のダイオード内蔵トランジスタの構造図
【図２】上記トランジスタの等価回路図
【図３】この発明の実施形態のダイオード内蔵トランジスタの構造図
【図４】上記トランジスタの等価回路図
【図５】従来タイプとＳＵＤタイプの特性比較図
【符号の説明】
【００２７】
５−ＮＰＮ-Ｔｒ
８−寄生ＰＮＰ-Ｔｒ
９−寄生ＰＮＰ-Ｔｒのベース幅
２２−スピードアップダイオード（ＳＵＤ）
【技術分野】
【０００１】
この発明は、高速スイッチング動作を行うためのダイオードを内蔵するダイオード内蔵トランジスタに関する。
【背景技術】
【０００２】
従来のダイオード内蔵トランジスタの構造例を図１に示す。図１において、シリコン基板のＮ＋層１上にエピタキシャル成長又は拡散によりＮ−層２が形成されている。Ｎ−層２には、ベース領域となる第１のＰ層３が選択的に拡散形成され、さらに第１のＰ層３には、エミッタ領域となるＮ＋層４が選択的に拡散形成されている。トランジスタ（ＮＰＮ-Ｔｒ）５は、コレクタ領域となるＮ−層２と、ベース領域となる第１のＰ層３と、エミッタ領域となるＮ＋層４とで構成される。
【０００３】
Ｎ−層２の前記Ｐ層３に接近した位置には、第２のＰ層６が形成されている。したがって、第２のＰ層６とその下側に位置するＮ−層２とでＰＮ領域７を形成し、この部分でダイオードが形成される。このダイオードのＰ領域である第２のＰ層６と、トランジスタのベース領域である第１のＰ層３と、それらの間に位置するＮ−層２とは、寄生ＰＮＰトランジスタ（寄生ＰＮＰ-Ｔｒ）８を構成する。すなわち、第２のＰ層６と第１のＰ層３との間が寄生ＰＮＰ-Ｔｒ８のベース幅９となる。
【０００４】
なお、エピタキシャル成長又は拡散により上記の各領域を形成した後、電極１０を適切に設けることにより、ベースコンタクト１１、エミッタコンタクト１２を形成する。コレクタコンタクト１３はＮ＋層１に形成される。
【０００５】
図２は、上記のようにして構成したダイオード内蔵トランジスタの等価回路図である。
【０００６】
図１、及び図２に示すダイオード内蔵トランジスタでは、ＮＰＮ-Ｔｒ５がターンオフするときに、ベース領域に蓄積された少数キャリアが、寄生ＰＮＰ-Ｔｒ８のエミッタ−コレクタ間を通過して抜かれる。これにより、ＮＰＮ-Ｔｒ５の高速スイッチング化を実現できる。
【０００７】
また、特許文献１に示されるダーリントントランジタ回路にも、ダイオード（スピードアップダイオード）を設けることにより、トランジスタの高速化を図ることが開示されている。
【特許文献１】特開平０５−０９０５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１、図２に示される従来のトランジスタでは、寄生ＰＮＰ-Ｔｒ８のベース幅を小さくするとスイッチングが速くなるが、反対に寄生ＰＮＰ-Ｔｒ８の影響が大きくなりすぎて、ＮＰＮ-Ｔｒ５のエミッタ−ベース間漏洩電流（Ｉｅｂリーク）が大きくなる問題がある。すなわち、高速化とＩｅｂリークとはトレードオフの関係となり、十分な特性を得ることが出来ない問題がある。また、特許文献１に示されるトランジスタは、スピードアップダイオード１つだけであるため、十分な高速化を図ることが困難である。
【０００９】
この発明の目的は、寄生ＰＮＰ-Ｔｒ８にスピードアップダイオードを加えて、Ｉｅｂリークを抑えながら十分な高速スイッチングが可能なダイオード内蔵トランジスタを提供することにある。
【課題を解決するための手段】
【００１０】
この発明は、トランジスタに接近して第１のＰＮ領域を形成することにより、該ＰＮ領域とトランジスタのベース領域とで寄生トランジスタを形成したダイオード内蔵トランジスタにおいて、
前記トランジスタのベースコンタクト部に第２のＰＮ領域を形成し、この部分でトランジスタターンオフ時のベース電流の引き抜きを速くすることを特徴とする。
【００１１】
寄生トランジスタを設けることにより、トランジスタのターンオフ時のベース電流を引き抜くことができ、トランジスタの高速化が可能である。また、トランジスタのベースコンタクト部に設けられた第２のＰＮ領域でベース接続のダイオードが形成されるが、このダイオードでも、トランジスタのターンオフ時のベース電流を引き抜くことができるから、さらなる高速化が可能である。この発明では、寄生トランジスタのベース幅はＩｅｂリークが問題となる程度に小さくする必要がなく、Ｉｅｂリークが許容値以下となる程度のベース幅であれば良い。そのように構成しても、第２のＰＮ領域のダイオードで高速化されるため、全体として十分な高速化を実現できる。
【発明の効果】
【００１２】
この発明によれば、寄生トランジスタのベース幅をＩｅｂリークが問題となる程度に小さくしなくても、寄生トランジスタによる高速化と第２のＰＮ領域で形成されるダイオードによる高速化の重畳作用により、特性を悪化させずにトランジスタの高速スイッチングを可能にする。
【発明を実施するための最良の形態】
【００１３】
図３は、この発明の実施形態であるダイオード内蔵トランジスタの構造図である。
【００１４】
構成において、図１と相違する部分は、ＮＰＮ-Ｔｒ５のベースコンタクト部１１の部分に第２のＰＮ領域２０を形成した点である。第２のＰＮ領域２０は、ＮＰＮ-Ｔｒ５のベース領域である第２のＰ層３に、Ｎ＋層２１を拡散して形成される。このＮ＋層２１は、ＮＰＮ-Ｔｒ５のエミッタ領域であるＮ＋層４と同時に形成される。図３に示す半導体断面においてＮ＋層２１の間隔（径）を適当に設定することで、ベースコンタクト部１１の部分に抵抗（Ｒ）を形成する。第２のＰＮ領域２０は、スピードアップダイオード（ＳＵＤ）２２を構成する。このＳＵＤ２２に抵抗（Ｒ）が並列接続される。
【００１５】
寄生ＰＮＰ-Ｔｒ８のベース幅９は、ＮＰＮ-Ｔｒ５のＩｅｂリークが一定値以上とならない程度に広くされる。後述のように、本例では、このベース幅９は、略２０μｍである。
【００１６】
以上のように構成することにより、寄生ＰＮＰ-Ｔｒ８とＳＵＤ２２は、ＮＰＮ-Ｔｒ５のベースコンタクトにそれぞれ接続されることになり、それにより、寄生ＰＮＰ-Ｔｒ８とＳＵＤ２２とは、ＮＰＮ-Ｔｒ５のターンオフ時にベース電流を別々に引き抜くように挙動する。したがって、ＮＰＮ-Ｔｒ５のスイッチング動作の高速化を実現できる。
【００１７】
また、寄生ＰＮＰ-Ｔｒ８のベース幅９は、Ｉｅｂリークが一定値以上とならない程度に広くされているため、特性が悪くなることはない。
【００１８】
図４は、上記ダイオード内蔵トランジスタの等価回路図である。
【００１９】
なお、第２のＰＮ領域２０は、ＮＰＮ-Ｔｒ５と同時に形成されるため、製造工程が複雑化することはない。具体的には、第２のＰＮ領域２０のＮ＋層２１は、Ｎ＋層４と同時に拡散形成される。
【００２０】
図５は、図１に示す従来のダイオード内蔵トランジスタと本実施形態のダイオード内蔵トランジスタとの特性比較図である。
【００２１】
従来のトランジスタ（従来タイプ）で、高速化のために寄生ＰＮＰ-Ｔｒ８のベース幅を２０μｍ→１５μｍ→１０μｍと小さくしていくと、スイッチング時間ｔｓは５．９μｓ→５．８μｓ（２％改善）→５．５μｓ（７％改善）と改善していく。しかしながら、寄生ＰＮＰ-Ｔｒのベース幅が１０μｍになるとＩｅｂリークが大きくなりすぎてしまう。そのため、事実上、ベース幅は１５μｍ（スイッチング時間ｔｓは５．８μｓ）が限界である。
【００２２】
一方、本実施形態のダイオード内蔵トランジスタ（ＳＵＤタイプ）は、寄生ＰＮＰ-Ｔｒ８のベース幅を２０μｍにしても、ＳＵＤ２２の存在のため、スイッチング時間ｔｓは３．９μｓ（３４％）に改善される。
【００２３】
すなわち、高速化の点では、ＳＵＤタイプが従来タイプに比して、５．８μｓ／３．９μｓ＝１４８％だけ高速である。また、寄生ＰＮＰ-Ｔｒ８のベース幅は２０μｍに設定しているために、Ｉｅｂリークが大きくなりすぎてしまうことはない。
【００２４】
なお、上記ＳＵＤタイプでは、ＳＵＤ２２を追加することにより、Ｖｃｅが大きくなる。
【００２５】
本実施形態のダイオード内蔵トランジスタでは、図５に示すように、寄生トランジスタによる高速化とＳＵＤ２２による高速化の重畳作用により、全体として従来タイプのダイオード内蔵トランジスタに対してスイッチング時間を３４％も向上させることができる。
【図面の簡単な説明】
【００２６】
【図１】従来のダイオード内蔵トランジスタの構造図
【図２】上記トランジスタの等価回路図
【図３】この発明の実施形態のダイオード内蔵トランジスタの構造図
【図４】上記トランジスタの等価回路図
【図５】従来タイプとＳＵＤタイプの特性比較図
【符号の説明】
【００２７】
５−ＮＰＮ-Ｔｒ
８−寄生ＰＮＰ-Ｔｒ
９−寄生ＰＮＰ-Ｔｒのベース幅
２２−スピードアップダイオード（ＳＵＤ）
【特許請求の範囲】
【請求項１】
トランジスタに接近して第１のＰＮ領域を形成することにより、該ＰＮ領域とトランジスタのベース領域とで寄生トランジスタを形成したダイオード内蔵トランジスタにおいて、
前記トランジスタのベースコンタクト部に第２のＰＮ領域を形成し、この部分でトランジスタターンオフ時のベース電流の引き抜きを速くすることを特徴とするダイオード内蔵トランジスタ。
【請求項１】
トランジスタに接近して第１のＰＮ領域を形成することにより、該ＰＮ領域とトランジスタのベース領域とで寄生トランジスタを形成したダイオード内蔵トランジスタにおいて、
前記トランジスタのベースコンタクト部に第２のＰＮ領域を形成し、この部分でトランジスタターンオフ時のベース電流の引き抜きを速くすることを特徴とするダイオード内蔵トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００８−１７１９３９（Ｐ２００８−１７１９３９Ａ）
【公開日】平成２０年７月２４日（２００８．７．２４）
【国際特許分類】
【出願番号】特願２００７−２４６３（Ｐ２００７−２４６３）
【出願日】平成１９年１月１０日（２００７．１．１０）
【出願人】（０００１４４３９３）株式会社三社電機製作所 (95)
【Ｆターム（参考）】
【公開日】平成２０年７月２４日（２００８．７．２４）
【国際特許分類】
【出願日】平成１９年１月１０日（２００７．１．１０）
【出願人】（０００１４４３９３）株式会社三社電機製作所 (95)
【Ｆターム（参考）】
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