【課題】高い電流増幅率と高いアーリー電圧を両立することができ、ＣＭＯＳトランジスタとともに製造する場合でもより少ない製造工程により製造することができる半導体デバイスを提供する。
【解決手段】基板Ｐ１１の表面に形成された第１導電型のベースＰ１４と、ベースの表面に形成された第２導電型のエミッタＮ２３と、ベースの表面においてエミッタと離間して配置され、エミッタから第１の種類のキャリアを受け取るとともに、その第１の種類のキャリアをベースへ注入する、第２導電型のドープ領域Ｎ２４と、ベースを挟んで、エミッタおよびドープ領域の反対側に形成された、第２導電型のコレクタＮ１５とを備える。 （もっと読む）

【課題】配管パージ等の作業を行うことなく、電気的特性等に影響を与える残留したＴｅやＳｅのエピタキシャル層中への混入を防止できるトランジスタ用エピタキシャルウェハを提供する。
【解決手段】基板１００と化合物半導体層２００とコンタクト層３００とを有し、コンタクト層３００は、ｎ型不純物としてＴｅ又はＳｅがドーピングされたＩｎ組成比ｘが０．３≦ｘ≦０．６で一定のｎ型ＩｎＧａＡｓ層からなり、ｎ型ＩｎＧａＡｓ層は、ｎ型不純物濃度が１．０×１０¹⁹ｃｍ^-3以上５．０×１０¹⁹ｃｍ^-3以下で、且つ、炭素濃度が１．０×１０¹⁶ｃｍ^-3以上３．０×１０¹⁸ｃｍ^-3以下であり、化合物半導体層２００は、バッファ層４００を備え、バッファ層４００は、アンドープＡｌＡｓ層からなる第１バッファ層４０１と、Ａｌ組成比ｙが０＜ｙ＜１のアンドープＡｌＧａＡｓ層からなる第２バッファ層４０２とからなるものである。 （もっと読む）

【課題】 放熱性を改善したバイポーラトランジスタを有する半導体装置を提供することにある。
【解決手段】 複数のバイポーラトランジスタＱｕが配列される半導体装置であって、エミッタ配線Ｌ３は幅広部と細長部とを有し、細長部におけるバイポーラトランジスタ素子数が、幅広部が配置された配列の外縁に沿う方向に配列されたバイポーラトランジスタ素子数よりも少なくなるように配置する。
【効果】エミッタ配線の寄生抵抗によるエミッタ−ベース間電圧ばらつきを低減する。 （もっと読む）

【課題】支持基板に接地電極を備えることなく、第１、第２素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供する。
【解決手段】支持基板１０を、第１導電型領域１０ａと第２導電型領域１０ｂとを有し、第１素子形成領域２０にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、第１、第２導電型領域１０ａ、１０ｂで構成されるＰＮＰ接合またはＮＰＮ接合を有するものとする。このような半導体装置では、ＰＮＰ接合またはＮＰＮ接合の間に構成される空乏層により、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。 （もっと読む）

【課題】アバランシェ効果を利用した光検出器の温度特性を安定化させる。
【解決手段】電流増幅率の温度特性がアバランシェフォトダイオード１０と略同じであり、逆バイアスされた参照用接合構造と、参照用接合構造に参照電流を注入する順バイアスされた電流注入用接合構造とを有するアバランシェトランジスタ１２とを備え、参照用接合構造において増幅される参照電流の増幅率を所定値に保つようにアバランシェフォトダイオード１０と参照用接合構造とに印加する電圧を制御する。 （もっと読む）

【課題】電力増幅モジュールの放熱特性を向上させる。
【解決手段】電力増幅モジュールに用いられる電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成された半導体チップにおいて、ＬＤＭＯＳＦＥＴ素子用の複数のソース領域、複数のドレイン領域および複数のゲート電極３９が形成されたＬＤＭＯＳＦＥＴ形成領域上に、ソース用バンプ電極ＢＰＳを配置する。ソース用バンプ電極ＢＰＳは、アルミニウムを主体とするソース用パッドＭ３Ｓ上に、ソース用パッドＭ３Ｓよりも厚くかつ銅を主体とするソース用導体層ＣＮＤＳを介して形成する。ソース用バンプ電極ＢＰＳとソース用導体層ＣＮＤＳの間には樹脂膜は介在していない。 （もっと読む）

【課題】バイポーラトランジスタの高速化に伴うMOSトランジスタの分離特性の低下を抑制する半導体装置を提供する。
【解決手段】半導体装置１０００ａは、第一導電型のバイポーラトランジスタ１００及びMOSトランジスタ２００を備え、MOSトランジスタ２００は、第二導電型の半導体基板１と半導体基板１上に形成された第一導電型のエピタキシャル層２との界面付近に形成された、半導体基板１上面から第一の深さに不純物濃度のピークを持つ第一導電型埋込層１６と、第一導電型埋込層１６上に形成された第二導電型埋込層１７及びウェル層１８と、第二導電型ウェル層１８に形成された第一導電型のソース層１９及びドレイン層２０と、第一の深さより浅い第二の深さに不純物濃度のピークを持つ第一導電型埋込層２７とを有し、第一導電型埋込層２７は、第一導電型埋込層１６と接し、かつ、第二導電型埋込層１７の外縁部を囲むように形成されている。 （もっと読む）

【課題】微細加工が求められる半導体装置であるＢｉＣＭＯＳの製造方法に関し、特に半導体基板上に形成されるエピタキシャル層の表面の平坦性を向上することを課題とする。
【解決手段】本発明のＢｉＣＭＯＳの製造方法は、Ｐ型シリコン基板１の主面をエッチングしてくぼみ部３２を形成する第１工程と、くぼみ部３２を被覆するシリコン酸化膜２２をマスクにして当該Ｐ型シリコン基板１にＮ＋型埋め込み層２を形成する第２工程と、Ｎ＋型埋め込み層２を含むＰ型シリコン基板１の主面を熱酸化して、Ｐ型シリコン基板１上にシリコン酸化膜２２を含むシリコン熱酸化膜２５を形成する第３工程と、シリコン熱酸化膜２５を除去した後、Ｎ＋型埋め込み層２を含むＰ型シリコン基板１の主面上にＮ型エピタキシャル層を形成する第４工程と、を含む。 （もっと読む）

【課題】エミッタ電極−コレクタ電極間において、低電圧で大電流変調を可能とするトランジスタ素子を提供する。また、そうしたトランジスタ素子の製造方法、また、そのトランジスタ素子有する発光素子及びディスプレイを提供する。
【解決手段】エミッタ電極３とコレクタ電極２との間に、半導体層５（５Ａ，５Ｂ）とシート状のベース電極４が設けられているトランジスタ素子により、上記課題を解決する。半導体層５は、エミッタ電極３とベース電極４との間及びコレクタ電極２とベース電極４との間に設けられて、それぞれ第２半導体層５Ｂ及び第１半導体層５Ａを構成し、さらに、ベース電極の厚さが８０ｎｍ以下であることが好ましい。また、少なくともエミッタ電極とベース電極との間又はコレクタ電極とベース電極との間には、暗電流抑制層が設けられていてもよい。 （もっと読む）

【課題】 ＣＭＯＳデバイスのプロセスで、副産物的に作成できる縦型ＰＮＰトランジスタ等のバイポーラトランジスタに有効利用する。
【解決手段】 Ｎ―ＭＯＳトランジスタは、Ｐ型ウエル３２−１にドレイン領域３７、ソース領域３８、及びチャネルストッパー３９として形成される。Ｐ−ＭＯＳトランジスタは、半導体基板３１−１の表面に、ドレイン領域４０、ソース領域４１、及びチャネルストッパー４２として形成される。チャネルストッパー４２と同時に、すなわち同じ工程で、ｐ型ウェル３２−２にはバイポーラトランジスタを形成するベース領域４３が形成される。また、Ｐ−ＭＯＳトランジスタのドレイン／ソース領域４０，４１と同時に、バイポーラトランジスタのエミッタ領域４９及びコレクタ領域の電極取り出し部４８が形成される。 （もっと読む）

【課題】受信装置の回路または素子の精度を低くできる２端子型半導体温度センサを提供する。
【解決手段】温度に基づいた２端子型半導体温度センサの出力電圧ＶＯＵＴは、受信装置の定電流源７０の定電流及び２端子型半導体温度センサの出力トランジスタ６０の電流に基づかず、２端子型半導体温度センサの抵抗３０及び抵抗４０からなる分圧回路の抵抗比及び温度電圧Ｖｂｅに基づく。よって、出力電圧ＶＯＵＴを受信する受信装置の定電流源７０の定電流の精度は低くても良いので、受信装置側に出力電圧ＶＯＵＴを受信するための高精度な回路または素子が必要なくなる。 （もっと読む）

【課題】トランジスタを短絡させることなく、シリサイド層を形成することができる半導体装置の提供。
【解決手段】バイポーラトランジスタ形成領域１００と、ＣＭＯＳトランジスタ形成領域２００とを分離し、絶縁層５２ａ，５２ｂを形成し、上方に導電層５６ａ，５６ｂを形成し、側壁５４ａ，５４ｂを形成して、バイポーラトランジスタ形成領域１００に、短絡防止部５０ａを形成すると同時に、ＣＭＯＳトランジスタ形成領域２００にゲート５０ｂを形成する。バイポーラトランジスタのエミッタ領域４０ａ、コレクタ領域４０ｂおよびベース領域４２ａおよびＣＭＯＳトランジスタのソース領域４０ｃ，４２ｂおよびドレイン領域４０ｄ，４２ｃを形成し、各領域の上にシリサイド層６０を形成する。短絡防止部５０ａは、エミッタ領域４０ａ、コレクタ領域４０ｂおよびベース領域４２ａのうち、いずれか２つの領域の間に位置する半導体基板１０の上方に形成される。 （もっと読む）

【課題】バイポーラトランジスタの特性が劣化するのを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、シリコン基板１１の領域Ａ上にプレーナ型のバイポーラトランジスタ１を形成する工程と、プレーナ型バイポーラトランジスタ１が形成される領域を覆うようにシリコン窒化膜からなるカバー膜３２ａを形成する工程と、その後、プレーナ型のバイポーラトランジスタ１が形成される領域Ａがカバー膜３２ａに覆われた状態で、バイポーラトランジスタ１が形成される領域にイオン注入する工程とを備える。 （もっと読む）

【課題】ＥＣＭのインピーダンス変換および増幅を行うために、増幅集積回路素子や、Ｊ−ＦＥＴが用いられている。増幅集積回路素子は、回路定数によりゲイン（Ｇａｉｎ：利得）を適宜選択でき、一般的にはＪ−ＦＥＴを用いた場合と比較してゲインが高い利点があるが、回路構成が複雑でありコストも高い問題がある。一方、Ｊ−ＦＥＴのみでは出力が十分に増幅されず、ゲインが低い問題がある。
【解決手段】Ｊ−ＦＥＴとバイポーラトランジスタを１チップに集積化し、Ｊ−ＦＥＴのソース領域とバイポーラトランジスタのベース領域を接続し、Ｊ−ＦＥＴのドレイン領域とバイポーラトランジスタのコレクタ領域を接続したディスクリート素子を提供する。これにより、高入力インピーダンスで低出力インピーダンスのＥＣＭ用増幅素子を実現できる。 （もっと読む）

【課題】大電流を含む変調電流で発光素子を低電圧駆動させることができるとともに、製造コストの点でも有利な駆動素子アレイを提供する。
【解決手段】パッシブマトリクス方式で電流駆動する発光素子２１と、その発光素子２１への電流供給を制御するカラム選択用トランジスタ３１Ａ及びライン選択用トランジスタ３１Ｂとを有する駆動素子アレイ１０であって、そのカラム選択用トランジスタ３１Ａとライン選択用トランジスタ３１Ｂを、発光素子２１と同一の基板１９上に形成された縦型有機トランジスタであるように構成して上記課題を解決した。この縦型有機トランジスタ３１Ａ，３１Ｂは、電流変調を容易に行うことができ、特に大面積の表示装置に用いる場合には大電流を発光素子列に供給することができる。さらに、縦型有機トランジスタ３１Ａ，３１Ｂには、光吸収層又は光反射層を施す等の遮光処理がなされていることが好ましい。 （もっと読む）

【課題】トレードオフの関係にあるＨＢＴの特性上のメリットとＨＦＥＴの特性上のメリットとを両立することが可能な半導体装置及びその製造方法を提供する。
【解決手段】Ｂｉ−ＨＦＥＴであって、ＨＢＴは、順次積層されたサブコレクタ層１０７、ＧａＡｓコレクタ層１０８、ＧａＡｓベース層１０９及びＩｎＧａＰエミッタ層１１０を有し、サブコレクタ層１０７は、ＧａＡｓ外部サブコレクタ領域１０７ａと、ＧａＡｓ外部サブコレクタ領域１０７ａ上に位置するＧａＡｓ内部サブコレクタ領域１０７ｂとを有し、ＧａＡｓ外部サブコレクタ領域１０７ａ上には、メサ状のコレクタ部８３０と、コレクタ電極２０３とが離間して形成され、ＨＦＥＴは、ＧａＡｓ外部サブコレクタ領域１０７ａの一部により構成されたＧａＡｓキャップ層１０５と、ＧａＡｓキャップ層１０５上に形成されたソース電極３０４及びドレイン電極３０５とを有する。 （もっと読む）

【課題】複数の回路を搭載する場合において、回路間のノイズ伝播などの誤動作を抑制することが可能な半導体装置を提供すること。
【解決手段】支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられ第１回路を有する第１半導体層と、前記絶縁層上に設けられ、前記第１半導体層と絶縁され、第２回路を有する第２半導体層と、前記絶縁層上のうち前記第１半導体層と前記第２半導体層との間に設けられ、前記第１半導体層及び前記第２半導体層とそれぞれ絶縁され、電気的に接地された容量領域を有する分離層とを備える。 （もっと読む）

【課題】安価な、また、放熱特性に優れたＳｉ基板を用いて、良質なＧａＡｓ系の結晶薄膜を得る。
【解決手段】単結晶Ｓｉの基板と、基板の上に形成され、開口領域を有する絶縁層と、開口領域の基板上にエピタキシャル成長されたＧｅ層と、Ｇｅ層の上にエピタキシャル成長されたＧａＡｓ層と、を備え、Ｇｅ層は、超高真空の減圧状態にできるＣＶＤ反応室に基板を導入し、原料ガスを熱分解できる第１温度で第１のエピタキシャル成長を実施し、第１温度より高い第２温度で第２のエピタキシャル成長を実施し、第１および第２のエピタキシャル成長を実施したエピタキシャル層をＧｅの融点に達しない第３温度で第１のアニールを実施し、第３温度より低い第４温度で第２のアニールを実施して形成された半導体基板を提供する。 （もっと読む）

【課題】同一の半導体層上に、半導体素子とセンサ素子とが形成され、半導体素子の温度が、高い応答速度でセンサ素子により検出される複合半導体装置を提供すること。

【解決手段】同一の半導体層上に、ＦＲＤとＳＢＤとが並存するように形成した複合半導体装置は、
ＦＲＤ１１が、Ｎ型の第１半導体層１と、第１半導体層１上に島状に形成され、且つ、第１半導体層１とＰＮ接合が形成されるＰ型の第２半導体層２と、第２半導体層２上に形成され第２半導体層２と電気的に接続される第１電極５と、で構成され、
ＳＢＤ１２が、第１半導体層１と、第１半導体層１上に形成され、且つ、第１半導体層１との間にショットキー接合が形成される第２電極６と、で構成され、
第２電極６、又は、第２電極６と接触する伝熱板が、平面的に見て第１電極５と重なるように延伸して形成されている。 （もっと読む）

【課題】本発明は、パワー半導体デバイスの温度測定を精度良く行う温度検出システムを提供する事を目的とする。
【解決手段】パワー半導体デバイスと、該パワー半導体デバイスの温度を検出するチップ温度検出素子と、該パワー半導体デバイスのロスを決める特性であるロス関連特性値を取得するロス関連特性値取得手段と、該ロス関連特性値から該パワー半導体デバイスの温度と該チップ温度検出素子の検出した温度との差分値を演算する差分値演算手段と、該チップ温度検出素子の検出した温度と該差分値とを足し合わせ補正後温度信号を生成する補正後温度信号生成部と、該補正後温度信号を外部へ出力する出力部とを備える。 （もっと読む）