関連するデバイスまたは回路２４を保護する静電気放電（ＥＳＤ）保護クランプ２１、２１’、７０、７００は、バイポーラ２１、２１’、７０、７００を備える。アバランシェ降伏が、上にある誘電体・半導体界面７９１から離れ、デバイス７０、７００のベース領域７４、７５の部分８４，８４以内に望ましく起こるように向かうベース７５およびコレクタ８６領域のドーパントを構成される。例えば、半導体ダイまたはウェハのトランジスタ２１、２１’、７０、７００の異なる方位配向のおかげで、ＥＳＤトリガ電圧の最大変化（△Ｖｔ１）ＭＡＸはベース・コレクタ間隔寸法Ｄの関数である。トリガ電圧一貫性および製造歩留まりが改良される。
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【課題】ＣＭＯＳ回路側の仕様で不純物領域の深さや濃度が制約を受けるような場合でもｈＦＥの向上を可能とする。
【解決手段】１つのバイポーラトランジスタが、横型の主トランジスタ部と、縦型の補助トランジスタ部とから形成されている。横型の主トランジスタ部は、エミッタ領域３１と、ベース領域１４Ｂの表面側部分とコレクタ側部領域１３Ｂとを電流チャネルとして動作する。縦型の補助トランジスタ部は、エミッタ領域３１と、その底面に接するベース領域１４Ｂの深部側部と、コレクタ深部領域１２Ｂとを電流チャネルとして動作する。 （もっと読む）

【課題】低電圧で作動するとともに大きなベース電圧を印加した場合でも耐電圧が高く、各種の回路素子への応用が容易で、製造コストを抑えた有機トランジスタ及び回路素子を提供する。
【解決手段】コレクタ電極１とエミッタ電極２と両電極間に設けられた有機半導体層３と有機半導体層３内に設けられたベース電極４とを有する縦型トランジスタ部、及び、ベース電極４とベース電圧電源端子７との間に設けられた抵抗部６、を有する。抵抗部６は、コレクタ電極１と同じ材料からなりベース電圧電源端子７に接続する第１電極２１と、エミッタ電極２と同じ材料からなりベース電極４に接続する第２電極２２と、有機半導体層３と同じ材料からなり第１電極２１及び第２電極２２間に挟まれた抵抗層２４とを有する。 （もっと読む）

【課題】バイポーラトランジスタが動作する際に、ベース領域のうちコレクタ側の端部が破壊されることを抑制する。
【解決手段】ベース領域１５０は、ウェル１１０内に形成されている。エミッタ領域１７０はベース領域１５０の中に形成され、ベース領域１５０より浅い。コレクタ領域１４０はウェル１１０内に形成され、ベース領域１５０の外側に位置している。第１埋込領域１８０は、少なくとも一部がベース領域１５０の中に位置しており、ベース領域１５０よりも不純物濃度が高い。そして第１埋込領域１８０は、平面視において、エミッタ領域１７０とコレクタ領域１４０の間に少なくとも一部が位置している。また第１埋込領域１８０は、エミッタ領域１７０の縁のうち少なくとも一辺と重なっており、かつエミッタ領域１７０の全面には重なっていない。 （もっと読む）

【課題】光信号により起動制御が可能な電源回路及び光受信回路を提供する。
【解決手段】半導体基板の上に設けられ、光信号を電気信号に変換する起動回路と、前記半導体基板の上に設けられ、電源投入時に非起動状態であるバイアス回路と、を備え、前記起動回路は、ｐ型半導体領域と、前記ｐ型半導体領域と接して設けられたｎ型半導体領域と、を有し、前記ｐ型半導体領域は、前記バイアス回路と電気的に接続され、前記ｎ型半導体領域は、前記バイアス回路の電源と電気的に接続され、前記バイアス回路は、前記起動回路を流れる電流により起動状態となることを特徴とする電源回路が提供される。 （もっと読む）

【課題】 静電破壊保護回路の動作開始電圧を下げるためトリガ素子を接続した場合であっても、静電破壊保護回路の静電破壊耐量を向上させることができる静電破壊保護回路を提供する。
【解決手段】 トリガ素子が接続される別のベース電極部拡散領域の周囲に、ベース領域より不純物濃度が低く、かつベース領域より深く形成されたＰ型拡散領域１１を備える構造とすることで、別のベース電極部拡散領域近傍で生じる高電界を緩和し、またコレクタの一部を構成する埋め込み領域近傍で、ベース電流供給に必要な高電界を生じさせることができ、静電破壊耐量を向上させている。 （もっと読む）

【課題】従来の半導体装置では、製造条件のばらつきにより、保護素子よりも先に被保護素子がオン動作し、過電圧から被保護素子が保護し難いという問題があった。
【解決手段】本発明の半導体装置では、保護素子１とＮＰＮトランジスタ１１との構成の一部を共用する。そして、保護素子１では、Ｎ型の拡散層１０とＰ型の拡散層６との離間距離Ｗ１が、Ｎ型の拡散層９とＰ型の拡散層６との離間距離Ｗ２よりも短くなる。この構造により、出力端子に過電圧が印加された際に、ＮＰＮトランジスタ１１よりも保護素子１の方が先にオン動作し、過電圧からＮＰＮトランジスタ１１が保護される。 （もっと読む）

【課題】本発明は、スーパージャンクション構造を有し双方向スイッチングが可能な半導体双方向スイッチング装置を提供する。
【解決手段】二つの主電極の両方に電子とホールの制御部を設け、スーパージャンクションを構成するｎ形半導体層とｐ形半導体層における電流を制御する。 （もっと読む）

【課題】 高温時のウェーハ反りを抑制し、チッピングや欠けを回避した自己発熱を半導体基板裏面から放熱できる放熱特性改善がされた薄型半導体装置及び製造が容易なその製造方法を提供する。
【解決手段】 複数の素子領域及び当該素子領域を区画する素子分離領域１４を有する半導体基板９と、素子領域に形成された半導体素子とを有する。素子分離領域は、ＤＴＩ(Deep Trench Isolation) 構造であり、その底面は半導体基板９裏面に露出し、その内部は空洞になっている。この半導体基板は半導体素子を形成後に半導体基板裏面を素子分離領域１４の底面が露出するまで研磨もしくはエッチングして半導体基板９を薄くすると共に素子分離領域１４内部を空洞にする。 （もっと読む）

【課題】 コレクタ・エミッタ間の耐圧が異なる複数のバイポーラトランジスタを同一基板上に容易に混載可能な技術を提供ことにある。
【解決手段】 同一基板上に高周波バイポーラトランジスタと高耐圧バイポーラトランジスタとを混載した半導体装置において、高周波バイポーラトランジスタと高耐圧バイポーラトランジスタは、同一膜厚のエピタキシャル成長層上に形成されており、また、同一プロセスにより形成された同一の不純物プロファイルを持つ埋め込みコレクタ領域を備えた構造であり、高周波バイポーラトランジスタのベース直下には埋め込みコレクタ領域が存在し、高耐圧バイポーラトランジスタのベース直下には埋め込みコレクタ領域及びＳＩＣ領域が存在せずに、高耐圧バイポーラトランジスタのベース領域とコレクタプラグ領域との距離が高周波バイポーラトランジスタの同距離と比べて等しいか大きいことを特徴としている。 （もっと読む）

【課題】期待される高周波特性を得ること、ならびに後続の回路で必要とされる駆動電流を得ることが可能なホットエレクトロントランジスタを提供する。
【解決手段】このホットエレクトロントランジスタ１００は、コレクタ層３と、ベース層５と、エミッタ層７と、コレクタ層３とベース層５との間に形成されたコレクタバリア層４と、ベース層５とエミッタ層７との間に形成されたエミッタバリア層６とを備えている。そして、エミッタバリア層６とエミッタ層７との間のエネルギー障壁は実質的に存在しないとともに、コレクタバリア層４のエネルギー障壁の高さはエミッタバリア層６のエネルギー障壁の高さよりも低い。 （もっと読む）

【課題】正孔の移動を十分に抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置（ｎｐｎ型のバイポーラトランジスタ１００）は、ｎ型コレクタ層２と、ｐ^＋拡散層４、ＳｉＧｅ層５およびｐ型シリコン膜６からなるベース層と、ｎ型エミッタ層８と、ｎ型コレクタ層２とｎ型エミッタ層８との間に形成され、電子または正孔のいずれか一方に対する電位障壁としての効果を有する電荷移動防止膜７とを備える。 （もっと読む）

【課題】従来の半導体装置では、電極パッドに過電圧が印加された際に、チップ内の回路素子が破壊されるという問題があった。
【解決手段】本発明の半導体装置では、Ｎ型のエピタキシャル層３は分離領域４、５により複数の素子形成領域に区画されている。素子形成領域の１つにＮＰＮトランジスタ１が形成されている。ＮＰＮトランジスタ１の周囲には、ＰＮ接合領域２１、２２を有する保護素子が形成されている。ＰＮ接合領域２１、２２は、ＮＰＮトランジスタ１のＰＮ接合領域２０より接合耐圧が低い。この構造により、ベース電極用のパッドに負のＥＳＤサージが印加された際、ＰＮ接合領域２１、２２がブレークダウンし、ＮＰＮトランジスタ１を保護することができる。 （もっと読む）

【課題】従来の半導体装置では、パワー用半導体素子の耐圧特性と制御用半導体素子のデバイスサイズの縮小化とを実現することが難しいという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板３上にＮ型のエピタキシャル層４が形成されている。基板３にはＰ型の埋込拡散層６が形成され、基板３とエピタキシャル層４には、Ｎ型の埋込拡散層１０がＰ型の埋込拡散層７上に形成されている。この構造により、Ｐ型の埋込拡散層７の這い上がりが抑制され、パワー用半導体素子の耐圧特性を維持しつつ、エピタキシャル層４の厚みを薄くすることができる。そして、制御用半導体素子のデバイスサイズを縮小化することができる。 （もっと読む）

【課題】従来の半導体装置では、パワー用半導体素子の耐圧特性と制御用半導体素子のデバイスサイズの縮小化とを実現することが難しいという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板３上にＮ型のエピタキシャル層４が形成されている。基板３とエピタキシャル層４には、Ｎ型の埋込拡散層９がＰ型の埋込拡散層６上に形成されている。この構造により、Ｐ型の埋込拡散層６の這い上がりが抑制され、パワー用半導体素子の耐圧特性を維持しつつ、エピタキシャル層４の厚みを薄くすることができる。そして、制御用半導体素子のデバイスサイズを縮小化することができる。 （もっと読む）

【課題】本発明によれば、バイポーラトランジスタからなる集積回路の多様な製造方法を提供する。
【解決手段】本発明の一実施の形態によれば、バイポーラトランジスタは、基板と、複数の交互にドープされた領域を含み、複数の交互にドープされた領域は正味の第１導電型から正味の第２導電型へ横方向に交互に配置されたコレクタと、コレクタと電気的にコンタクトするコレクタコンタクトからなるように構成できる。また、バイポーラトランジスタは、コレクタの下において高濃度にドープされた埋め込み層と、ベースコンタクトと電気的にコンタクトし、正味の第２導電型にドープされ、複数の交互にドープされた領域の一部にかかるベースと、ベース内に配置され、正味の第１導電型にドープされたエミッタからなり、エミッタの下の複数の交互にドープされた領域の一部が、約３×１０^１２ｃｍ^-２未満の濃度でドープされていることを特徴とすることができる。 （もっと読む）

【課題】
チップ面積に対するダイオード領域の面積の縮小を図ること。
【解決手段】
基板１上に形成される絶縁ゲート型トランジスタと、基板１上に形成されるとともに、絶縁ゲート型トランジスタのゲートと端子との間に複数個直列に接続された複数のダイオードＤ１、Ｄ２、Ｄ３を有し、端子からのサージ電圧の印加によりブレークダウンするダイオードアレイと、を備える。ダイオードアレイは、Ｐ型の基板１上に形成されるとともに、ダイオードＤ１、Ｄ２、Ｄ３ごとにカソードとなる複数のＮ型ウェル２ａ、２ｂ、２ｃを有する。Ｎ型ウェル２ａ、２ｂ、２ｃ間のそれぞれの間隔Ｓ１、Ｓ２は異なる。 （もっと読む）

【課題】 半導体装置において、反転領域対策を、既存の製造工程の条件を変えないで実現することを課題とする。
【解決手段】 Ｎ型エピタキシャル層４上にＰ型拡散層よりなる抵抗素子５が形成してあり、Ｎ型エピタキシャル層４上にシリコン酸化膜４０が形成してあり、抵抗素子５の端から出ているアルミニウム配線８，９がシリコン酸化膜４０上を延在している。シリコン酸化膜４０は、Ｎ型エピタキシャル層４内に食い込んで厚みが増してある厚み付加部分４２を枠状に有する。厚み付加部分４２は、シリコン酸化膜４０の反転電圧を上げる。厚み付加部分４２は酸素イオンの注入及びアニール処理によって形成される。 （もっと読む）

【課題】近接する２つの素子間に高濃度不純物領域を配置し、フローティング電位またはＧＮＤ電位を印加することにより２つの素子間のアイソレーションを向上させる手法は、漏れた高周波信号のパワーが大きい場合に高濃度不純物領域の電位が変動してしまう。このため、結果として２つの素子間のアイソレーションが十分確保できなくなる問題があった。
【解決手段】近接する２つの素子間に伝導領域または金属層による分離素子を配置する。分離素子は高抵抗素子を接続し、直流端子パッドに接続する。また直流端子パッドから分離素子に至る接続経路は電位が高周波振動しない経路とする。これにより、少なくとも一方に高周波信号が伝搬する２つの素子の間に高周波ＧＮＤ電位を配置したこととなり、２つの素子間の高周波信号の漏れを防止できる。 （もっと読む）

【課題】 半導体装置内で温度勾配が生じたとしても、所望のカレントミラー比を実現することができるカレントミラー回路を備えた半導体装置を提供する。
【解決手段】 各トランジスタ群Ａ、Ｂ、Ｃに備えられる複数のトランジスタＡ１〜Ａｋ、Ｂ１〜Ｂｍ、Ｃ１〜Ｃｎを、各トランジスタ群Ａ、Ｂ、Ｃ毎に集合配置するのではなく、トランジスタ群Ａ、Ｂ、Ｃの順に交互に並べられたレイアウトとする。言い換えると、トランジスタ群Ａを構成する複数のトランジスタＡ１〜Ａｋの１つと、トランジスタ群Ｂを構成する複数のトランジスタＢ１〜Ｂｍの１つと、トランジスタ群Ｃを構成する複数のトランジスタＣ１〜Ｃｎの１つ（例えばトランジスタＡ１、Ｂ１、Ｃ１）を１纏めとしたものを１セットとして、そのセットが繰り返しパターンとして形成されたレイアウトとする。 （もっと読む）