半導体装置およびその製造方法
【課題】半導体基板の主面上に素子形成領域を取り囲むように形成されたスリットを有する半導体装置の信頼性を向上させることのできる技術を提供する。
【解決手段】ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面を露出するように形成された開口部３１の側面と、ガードリングＧＲの周りを囲み、その底部がバリア絶縁膜２２を突き抜けないように第１パッシベーション膜３０、接着用絶縁膜２９、および層間絶縁膜２３に形成されたスリットＳＬの内壁（側面と底面）とを第２パッシベーション膜３２により覆う。
【解決手段】ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面を露出するように形成された開口部３１の側面と、ガードリングＧＲの周りを囲み、その底部がバリア絶縁膜２２を突き抜けないように第１パッシベーション膜３０、接着用絶縁膜２９、および層間絶縁膜２３に形成されたスリットＳＬの内壁（側面と底面）とを第２パッシベーション膜３２により覆う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、層間絶縁膜および配線等の剥がれまたはクラックの発生を防止するために、半導体基板の主面上に素子形成領域を取り囲むように形成されたスリットを有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、特開２００７−１１５９８８号公報（特許文献１）には、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、および比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層された層間絶縁膜と、素子形成領域を囲むように形成されたシーリングと、シーリングの外側に配置され、第２の非Ｌｏｗ−ｋ膜に形成された溝パターンと、溝パターンの内壁を覆うパッシベーション膜とを有する半導体装置が開示されている。
【０００３】
また、特開２００６−１４０４０４号公報（特許文献２）には、銅配線が内部に形成された低誘電率膜と、低誘電率膜の上側に配置された層間絶縁膜と、層間絶縁膜の上側に配置された表面保護膜と、回路形成領域の周りを取り囲むように形成されたシーリングと、平面視したときにシーリングの外側に形成された溝部とを備えており、溝部の底部が低誘電率膜よりも上側で、銅配線の上端よりも低くなるように形成されている半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１１５９８８号公報
【特許文献２】特開２００６−１４０４０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体ウエハをチップ状に切断するダイシング工程においては、層間絶縁膜を構成するＬｏｗ−ｋ膜（比誘電率が３．５以下の絶縁膜）、酸化シリコン膜よりも機械強度の小さいＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜、または酸化シリコン膜よりも膜応力の高い窒化シリコン膜などで生じる剥がれまたはクラックが問題になっている。そこで、例えば前述した特許文献１、２に開示されているように、半導体基板の主面上に素子形成領域を取り囲むようにスリット（溝部、溝パターン）を形成し、素子形成領域とダイシング領域とを隔てることにより、上記問題を解決する方法が提案されている。
【０００６】
しかしながら、本発明者らが検討したところ、ダマシン法により形成された銅配線を有する半導体装置において、素子形成領域を取り囲むように形成されるスリットの底部が、銅配線を埋め込む配線溝が形成されるＬｏｗ−ｋ膜に達すると、水分がスリットを介して素子形成領域に侵入することが明らかとなった。水分が素子形成領域に侵入すると、例えば半導体装置の信頼性試験において素子形成領域の銅配線の腐食が発生し、半導体装置の信頼性を低下させるという問題が生じる。
【０００７】
本発明の目的は、半導体基板の主面上に素子形成領域を取り囲むように形成されたスリットを有する半導体装置の信頼性を向上させることのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１０】
この実施の形態は、半導体基板の主面上に形成された配線形成用絶縁膜と、配線形成用絶縁膜に形成された配線溝と、配線溝の内部に形成された、銅を主導電材料とする導体膜からなる第１配線と、第１配線および配線形成用絶縁膜の上に形成されたバリア絶縁膜と、バリア絶縁膜の上に形成された層間絶縁膜と、バリア絶縁膜および層間絶縁膜に形成された接続孔と、接続孔の内部に形成されたプラグと、プラグに接続して形成された第２配線と、第２配線および層間絶縁膜を覆うように形成された第１パッシベーション膜と、第２配線の上面を露出する第１パッシベーション膜に形成された開口部と、素子形成領域とダイシング領域との間にバリア絶縁膜および第１パッシベーション膜に形成されたスリット（溝部、溝パターン）と、開口部の側面を覆うように形成された第２パッシベーション膜とを有する半導体装置であって、スリットの底部が層間絶縁膜の膜厚方向において層間絶縁膜を突き抜けていないものである。
【００１１】
また、この実施の形態は、半導体基板の主面上に配線形成用絶縁膜を形成する工程と、配線形成用絶縁膜に配線溝を形成し、配線溝の内部に、銅を主導電材料とする導体膜からなる第１配線を埋め込む工程と、第１配線および配線形成用絶縁膜の上に、バリア絶縁膜および層間絶縁膜を形成する工程と、層間絶縁膜およびバリア絶縁膜を順次加工して、第１配線に達する接続孔を形成する工程と、接続孔の内部にプラグを形成する工程と、プラグに接続する第２配線を形成する工程と、第２配線および層間絶縁膜を覆うように形成された第１パッシベーション膜を形成する工程と、第１パッシベーション膜および層間絶縁膜を順次加工して、第２配線の上面を露出する開口部を形成し、素子形成領域とダイシング領域との間にスリット（溝部、溝パターン）を形成する工程と、平面視における第１パッシベーション膜の上面、開口部の側面および底面、ならびにスリットの側面および底面に第２パッシベーション膜を形成する工程と、平面視における第１パッシベーション膜の上面、開口部の側面、ならびにスリットの側面および底面をレジストパターンにより覆い、レジストパターンにより覆われていない開口部の底面の第２パッシベーション膜をエッチングする工程と、を有する半導体装置の製造方法である。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
半導体基板の主面上に素子形成領域を取り囲むように形成されたスリットを有する半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１による半導体装置の要部断面図である。
【図２】本発明の実施の形態１による半導体装置の要部平面図である。
【図３】本発明の実施の形態１による半導体装置の製造工程を示す半導体装置の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の上層配線を示す要部断面図である。
【図７】図６に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１２】本発明の実施の形態２による半導体装置の要部断面図である。
【図１３】本発明の実施の形態２による半導体装置の製造工程を示す半導体装置の上層配線の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の図１３と同じ箇所の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の図１３と同じ箇所の要部断面図である。
【図１６】本発明の実施の形態３による半導体装置の一例の要部断面図である。
【図１７】本発明の実施の形態３による半導体装置の他の例の要部断面図である。
【図１８】本願発明に先だって本発明者らによって検討された素子形成領域およびスリット領域の一例を説明する上層配線の要部断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し（なお、前記Metalは、金属のみならず多結晶シリコン等の導電体をも含む）、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、以下の実施の形態において、窒化シリコンというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。
【００１８】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
まず、本発明の実施の形態による半導体装置およびその製造方法がより明確となると思われるため、比較例として、本発明者らによって検討されたＣｕ（銅）配線の腐食の原因について説明する。
【００２０】
本願発明に先だって本発明者らによって検討された多層配線構造について図１８を用いて説明する。図１８は素子形成領域およびスリット領域の一例を説明する上層配線の要部断面図である。
【００２１】
図１８に示すように、最上層の配線５１は、例えばＡｌ（アルミニウム）を主導電材料とする導体膜（以下、Ａｌ膜と記す）２６と、その上下（上面および下面）にＥＭ（Electro-migration）耐性を向上させるために形成されたＴｉＮ（窒化チタン）膜２７，２８とから構成されている。Ａｌ膜２６の上面に形成されたＴｉＮ膜２８は、反射防止膜としての機能も有している。
【００２２】
最上層の配線５１は、接着用絶縁膜２９および第１パッシベーション膜３０により覆われている。接着用絶縁膜２９は、第１パッシベーション膜３０の剥がれを防止するために設けられている。第１パッシベーション膜３０は、例えば高密度プラズマＣＶＤ法により形成された酸化シリコン膜３０ａおよびプラズマＣＶＤ法により形成された窒化シリコン膜３０ｂからなり、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行う保護膜としての機能を有している。
【００２３】
ボンディングパッドＢＰに用いる最上層の配線５１の上面のＴｉＮ膜２８、接着用絶縁膜２９、および第１パッシベーション膜３０には開口部３１が形成されており、その開口部３１の底面には、最上層の配線５１のＡｌ膜２６が露出している。さらに、平面視における第１パッシベーション膜３０の上面および開口部３１の側面は、第２パッシベーション膜３２により覆われている。ボンディングパッドＢＰに用いる最上層の配線５１の上面は、第２パッシベーション膜３２により覆われておらず、外部端子（ボンディングワイヤ、バンプなど）を接続するために、露出している。
【００２４】
また、素子形成領域を取り囲むようにガードリング（シーリング）ＧＲが形成され、ガードリングＧＲの周りを囲むように、スリット（溝部、溝パターン）ＳＬが形成されている。
【００２５】
しかしながら、スリットＳＬの内壁（側面と底面）は、露出している。さらに、このスリットＳＬは、第２パッシベーション膜３２、第１パッシベーション膜３１、接着用絶縁膜２９、および層間絶縁膜２３に形成されるが、スリットＳＬを形成する際の加工等のばらつきにより、スリットＳＬがさらに深く形成され、層間絶縁膜２３よりも下層のバリア絶縁膜２２、キャップ絶縁膜２０ａ、そして配線形成用絶縁膜１９ａにまで、スリットＳＬの底部が達することがある。配線形成用絶縁膜１９ａは、配線の寄生容量を小さくするために、主にＬｏｗ−ｋ膜により構成されるが、Ｌｏｗ−ｋ膜は、ＳｉＯ２からなる絶縁膜よりも耐湿性が劣り、水分を容易に侵入させてしまう。
【００２６】
配線材料の拡散を防止するために、層間絶縁膜２３と配線形成用絶縁膜１９ａとの間に設けられたバリア絶縁膜２２を厚く形成することにより、スリットＳＬの底部が配線形成用絶縁膜１９ａに達しないようにすることは可能である。しかし、通常、バリア絶縁膜２２は、窒素を含むシリコン、例えばＳｉＮ（窒化シリコン）、ＳｉＣＮ（炭窒化シリコン）、またはＳｉＯＮ（酸窒化シリコン）などからなり、その比誘電率はＳｉＯ２の比誘電率よりも高い。そのため、バリア絶縁膜２２を厚く形成すると、配線の寄生容量が大きくなり、素子動作の高速化の妨げとなる。
【００２７】
次に、実施の形態１、２、および３において、本願発明を詳細に説明する。
【００２８】
（実施の形態１）
本実施の形態１による半導体装置を図１および図２を用いて以下に説明する。図１は半導体装置の要部断面図、図２は半導体装置の要部平面図である。
【００２９】
図１に示すように、シリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１の主面には、区画された半導体チップ単位毎に所望する種々の半導体素子から成る半導体装置が形成されている。半導体素子としては、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイス、抵抗素子、容量素子等が形成されるが、本実施の形態１ではＣＭＯＳデバイスを例示している。なお、ＣＭＯＳデバイスを構成するｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。
【００３０】
半導体基板１の素子分離領域には絶縁膜からなる分離部２が形成されており、半導体基板１の第１の領域にｐ型の導電性を示す不純物をイオン注入してｐウェル３が形成され、第１の領域とは異なる第２の領域にｎ型の導電性を示す不純物をイオン注入してｎウェル４が形成されている。ｎＭＩＳは、例えば半導体基板１（ｐウェル３）の表面に形成されたゲート絶縁膜５、ゲート絶縁膜５上に形成されたゲート電極６ｎ、ゲート電極６ｎの側壁に形成されたサイドウォール７、およびゲート電極６ｎの両側の半導体基板１（ｐウェル３）に形成されたソース・ドレインとして機能するｎ型半導体領域８から構成される。同様に、ｐＭＩＳは、例えば半導体基板１（ｎウェル４）の表面に形成されたゲート絶縁膜５、ゲート絶縁膜５上に形成されたゲート電極６ｐ、ゲート電極６ｐの側壁に形成されたサイドウォール７、およびゲート電極６ｐの両側の半導体基板１（ｎウェル４）に形成されたソース・ドレインとして機能するｐ型半導体領域９から構成される。
【００３１】
さらに、ｎＭＩＳおよびｐＭＩＳは層間絶縁膜１０により覆われており、この層間絶縁膜１０には、ｎ型半導体領域８またはｐ型半導体領域９上などの必要部分に達する接続孔１１が形成されている。接続孔１１の内部には、例えばＷ（タングステン）を主導電材料とする導体膜からなるプラグ１２が埋め込まれており、このプラグ１２に接続して第１層目の配線Ｍ１が形成されている。第１層目の配線Ｍ１は、例えばＣｕを主導体材料とする導体膜からなり、シングルダマシン法により形成される。すなわち、ストッパ絶縁膜１３および配線形成用絶縁膜１４からなる積層膜に配線溝１５が形成され、この配線溝１５の内部に、Ｃｕを主導電材料とする導体膜からなる第１層目の配線Ｍ１が埋め込まれている。
【００３２】
さらに、第１層目の配線Ｍ１の上層には、第２層目の配線Ｍ２から第６層目の配線Ｍ６が形成されている。第２層目の配線Ｍ２から第５層目の配線Ｍ５は、例えばＣｕを主導電材料とする導体膜からなり、デュエルダマシン法により形成される。第６層目の配線Ｍ６は、例えばＡｌを主導電材料とする導体膜からなり、半導体基板１上に堆積されたＡｌを主導電材料とする導体膜を、レジストパターンをマスクとして加工することにより形成される。第６層目の配線Ｍ６の一部は、ボンディングパッドＢＰとして機能する。
【００３３】
第１層目の配線Ｍ１から第６層目の配線Ｍ６は、素子形成領域に形成されて回路動作に用いられる。さらに、図２に示すように、第１層目の配線Ｍ１から第６層目の配線Ｍ６の積層構造からなるガードリングＧＲが、素子形成領域ＤＡの周りを囲むように形成されている。さらに、ガードリングＧＲの周りを囲むようにスリットＳＬが形成されている。すなわち、素子形成領域と、半導体ウエハを半導体チップに切り分けるスクライブライン１００との間には、ガードリングＧＲおよびスリットＳＬが形成されている。なお、本実施の形態１では、配線層を６層としたが、層数はこれに限定されるものではない。
【００３４】
第２層目の配線Ｍ２は、この第２層目の配線Ｍ２とその下層である第１層目の配線Ｍ１とを接続する接続部材と一体に形成される。ストッパ絶縁膜１６および層間絶縁膜１７からなる積層膜に形成された接続孔１８、および配線形成用絶縁膜１９およびキャップ絶縁膜２０からなる積層膜に形成された配線溝２１の内部に、Ｃｕを主導電材料とする導体膜が一体に形成された第２層目の配線Ｍ２および接続部材が埋め込まれている。
【００３５】
ストッパ絶縁膜１６は、層間絶縁膜１７に対してエッチング選択比を有する材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜である。さらに、ストッパ絶縁膜１６は第１層目の配線Ｍ１を構成するＣｕの拡散を防止する保護膜としての機能を有している。層間絶縁膜１７は、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜である。配線形成用絶縁膜１９は、ＳｉＯ２よりも比誘電率が低い絶縁膜であり、例えば比誘電率が３．５以下のＬｏｗ−ｋ膜により構成される。Ｌｏｗ−ｋ膜として、例えばフッ素を含む酸化シリコン膜を用いる。キャップ絶縁膜２０は、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ膜である。
【００３６】
第３層目の配線Ｍ３から第５層目の配線Ｍ５は、第２層目の配線Ｍ２と同様の構成であり、順次第２層目の配線Ｍ２の上に形成されている。
【００３７】
第５層目の配線Ｍ５は、バリア絶縁膜２２および層間絶縁膜２３により覆われており、これらバリア絶縁膜２２および層間絶縁膜２３には、第５層目の配線Ｍ５に達する接続孔２４が形成されている。接続孔２４の内部には、例えばＷを主導電材料とする導体膜からなるプラグ２５が埋め込まれており、このプラグ２５に接続して第６層目の配線Ｍ６が形成されている。
【００３８】
バリア絶縁膜２２はＣｕの拡散を防止する保護膜としての機能を有しており、例えば窒素を含むシリコン膜、例えばＳｉＮ膜、ＳｉＣＮ膜、またはＳｉＯＮ膜などである。その厚さは、例えば１７５〜２２５ｎｍ程度である。層間絶縁膜２３は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜であり、その厚さは、例えば１０００ｎｍ程度である。
【００３９】
第６層目の配線Ｍ６は、主としてＡｌ膜２６から構成されるが、その上下（上面および下面）にはＥＭ耐性を向上させるためのＴｉＮ膜２７，２８が形成されている。さらに、Ａｌ膜２６の上面に形成されたＴｉＮ膜２８は、反射防止膜としての機能を有している。Ａｌ膜２６は、例えばスパッタリング法により形成され、その厚さは、例えば１０００ｎｍ程度である。Ａｌ膜２６の上面および下面に形成されたＴｉＮ膜２７，２８は、例えばスパッタリング法により形成され、Ａｌ膜の上面に形成されたＴｉＮ膜２８の厚さは、例えば１００〜３００ｎｍ程度である。
【００４０】
第６層目の配線Ｍ６は、接着用絶縁膜２９および第１パッシベーション膜３０により覆われている。接着用絶縁膜２９は、例えばプラズマＣＶＤ法により形成された酸化シリコン膜であり、第１パッシベーション膜３０の剥がれを防止するために設けられている。その厚さは、例えば７０ｎｍ程度である。第１パッシベーション膜３０は、例えば高密度プラズマＣＶＤ法により形成された酸化シリコン膜３０ａ（下層パッシベーション膜３０Ａ）およびプラズマＣＶＤ法により形成された窒化シリコン膜３０ｂ（上層パッシベーション膜３０Ｂ）からなり、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行う保護膜としての機能を有している。下層に位置する酸化シリコン膜３０ａの厚さは、例えば１０００ｎｍ程度であり、上層に位置する窒化シリコン膜３０ｂの厚さは、例えば６００ｎｍ程度である。
【００４１】
ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面のＴｉＮ膜２８、接着用絶縁膜２９、および第１パッシベーション膜３０には、開口部３１が形成されており、その開口部３１の底面には、第６層目の配線Ｍ６のＡｌ膜２６が露出している。
【００４２】
また、ガードリングＧＲの周りを囲むように、スリットＳＬが形成されている。このスリットＳＬは、第５層目の配線Ｍ５と第６層目の配線Ｍ６との間に設けられた層間絶縁膜２３、接着用絶縁膜２９、および第１パッシベーション膜３０に形成されている。スリットＳＬの幅は、例えば４〜５ｎｍ程度である。そのスリットＳＬの底部は、層間絶縁膜２３の膜厚方向において層間絶縁膜２３を突き抜けておらず、第５層目の配線Ｍ５と第６層目の配線Ｍ６との間に設けられた、Ｃｕの拡散を防止する保護膜としての機能を有するバリア絶縁膜２２には達しないことが望ましい。しかし、スリットＳＬを形成する際の加工ばらつき等により、スリットＳＬの底部がバリア絶縁膜２２に達することもあるが、スリットＳＬの底部がバリア絶縁膜２２の膜厚方向においてバリア絶縁膜２２を突き抜けて、その下層のキャップ絶縁膜２０ａ（例えば前述したキャップ絶縁膜２０と同じ材料からなる絶縁膜）に達しなければよい。これは、第５層目の配線Ｍ５が形成される配線形成用絶縁膜１９ａ（例えば前述した配線形成用絶縁膜１９と同じ材料からなる絶縁膜）はフッ素を含んでおり、配線形成用絶縁膜１９ａの耐湿性が、フッ素を含んでいない絶縁膜よりも劣る。そのため、スリットＳＬの底部がキャップ絶縁膜２０ａ、さらに、その下層の配線形成用絶縁膜１９ａに達すると、水分がスリットＳＬを介して容易に侵入して素子形成領域に形成されたＣｕ配線を腐食させてしまう。図１中、符号１６ａは前述したストッパ絶縁膜１６と同じ材料からなるストッパ絶縁膜、符号１７ａは前述した層間絶縁膜１７と同じ材料からなる層間絶縁膜、符号１８ａは前述した接続孔１８と同じように形成された接続孔、符号２１ａは前述した配線溝２１と同じように形成された配線溝である。
【００４３】
さらに、平面視における第１パッシベーション膜３０の上面、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面が露出するように形成された開口部３１の側面、およびスリットＳＬの内壁（側面と底面）は、第２パッシベーション膜３２により覆われている。ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面は、第２パッシベーション膜３２により覆われておらず、外部端子（ボンディングワイヤ、バンプなど）を接続するために、露出している。第２パッシベーション膜３２は、例えばプラズマＣＶＤ法により形成された窒化シリコン膜からなり、その厚さは、例えば１００〜３００ｎｍ程度である。
【００４４】
ここで、スリットＳＬの内壁（側面と底面）を完全に第２パッシベーション膜３２で覆うことにより、さらに、水分がスリットＳＬを介して素子形成領域に侵入することを防止することができる。すなわち、スリットＳＬの底部がバリア絶縁膜２２を突き抜けないように形成されることでも、水分の侵入を防ぐことができるが、これに加えて、スリットＳＬの内壁（側面と底面）を第２パッシベーション膜３２で覆うことにより、より水分の侵入を防ぐことができる。これにより、半導体装置の信頼性試験において、スリットＳＬを介した素子形成領域への水分の侵入に起因したＣｕ配線の腐食が発生せず、半導体装置の信頼性の低下を防止することができる。
【００４５】
また、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面が露出するように形成された開口部３１の側面は、第２パッシベーション膜３２によって覆われており、Ａｌ膜２６の上面に形成されたＴｉＮ膜２８は露出していない。従って、このＴｉＮ膜２８は酸化されにくくなるので、酸化によるＴｉＮ膜２８の体積膨張が起きにくくなり、第１パッシベーション膜３０や層間絶縁膜２３などにクラックが入ることがない。これらにより、半導体装置の信頼性試験において、上記クラックを介した素子形成領域への水分の侵入に起因したＣｕ配線の腐食が発生せず、半導体装置の信頼性の低下を防止することができる。
【００４６】
次に、本実施の形態１による半導体装置の製造方法を図３〜図１１に示す半導体装置の要部断面図を用いて工程順に説明する。図６〜図１１は、半導体装置の上層配線（前述した第５層目の配線Ｍ５および第６層目の配線Ｍ６）を示す要部断面図である。
【００４７】
まず、図３に示すように、シリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１の主面に所望する半導体素子を形成する。半導体素子としては、ＣＭＯＳデバイスを例示する。
【００４８】
半導体基板１の素子分離領域に絶縁膜からなる分離部２を形成した後、半導体基板１にｐ型の導電性を示す不純物をイオン注入してｐウェル３を形成し、同様に、ｎ型の導電性を示す不純物をイオン注入してｎウェル４を形成する。続いてｎＭＩＳおよびｐＭＩＳを構成するゲート絶縁膜５およびゲート電極６ｎ，６ｐを形成し、さらに、ゲート電極６ｎ，６ｐの側壁にサイドウォール７を形成する。続いてゲート電極６ｎの両側のｐウェル３にｎ型の導電性を示す不純物をイオン注入し、ｎＭＩＳのソース・ドレインとして機能するｎ型半導体領域８をゲート電極６ｎおよびサイドウォール７に対して自己整合的に形成する。同様に、ゲート電極６ｐの両側のｎウェル４にｐ型の導電性を示す不純物をイオン注入し、ｐＭＩＳのソース・ドレインとして機能するｐ型半導体領域９をゲート電極６ｐおよびサイドウォール７に対して自己整合的に形成する。
【００４９】
次に、半導体基板１の主面上に形成された種々の半導体素子を電気的に接続する多層配線を形成する。
【００５０】
図４に示すように、半導体基板１の主面上にＣＶＤ法により窒化シリコン膜を堆積して下層絶縁膜１０ａを形成する。続いて下層絶縁膜１０ａ上にプラズマＣＶＤ法によりＴＥＯＳ膜を堆積して上層絶縁膜１０ｂを形成し、下層絶縁膜１０ａおよび上層絶縁膜１０ｂからなる層間絶縁膜１０を形成する。その後、上層絶縁膜１０ｂの表面をＣＭＰ（Chemical Mechanical Polishing）法により研磨する。下地段差に起因して下層絶縁膜１０ａの表面に凹凸形状が形成されていても、上層絶縁膜１０ｂの表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜１０が得られる。
【００５１】
次に、レジストパターンをマスクとして層間絶縁膜１０をエッチングし、ｎＭＩＳおよびｐＭＩＳのソース・ドレインなどに達する接続孔１１を所定の箇所に形成する。続いて半導体基板１の主面上にバリアメタル膜を形成する。バリアメタル膜は、例えばＴｉ膜、ＴｉＮ膜等である。さらに、バリアメタル膜上に金属膜、例えばＷ膜を堆積し、これら金属膜およびバリアメタル膜を、例えばＣＭＰ法により研磨することによって接続孔１１の内部にバリアメタル膜および金属膜を埋め込み、金属膜を主導体膜とするプラグ１２を形成する。
【００５２】
次に、半導体基板１の主面上にストッパ絶縁膜１３および配線形成用絶縁膜１４を順次形成する。ストッパ絶縁膜１３は、配線形成用絶縁膜１４に配線溝１５を形成する際にエッチングストッパとなる膜であり、配線形成用絶縁膜１４に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜１３は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜であり、配線形成用絶縁膜１４は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜である。
【００５３】
次に、シングルダマシン法により第１層目の配線Ｍ１を形成する。
【００５４】
まず、レジストパターンをマスクとしたドライエッチングによってストッパ絶縁膜１３および配線形成用絶縁膜１４の所定の領域に配線溝１５を形成した後、半導体基板１の主面上にバリアメタル膜を形成する。バリアメタル膜は、例えばＴｉＮ膜、Ｔａ膜またはＴａＮ膜等である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜上にＣｕシード層を形成し、さらに、電解めっき法を用いてＣｕシード層上にＣｕめっき膜を形成する。Ｃｕめっき膜により配線溝１５の内部を埋め込む。続いて配線溝１５以外の領域のＣｕめっき膜、Ｃｕシード層およびバリアメタル膜を、例えばＣＭＰ法により除去して、Ｃｕ膜を主導体膜とする第１層目の配線Ｍ１を配線溝１５の内部に形成する。
【００５５】
次に、デュアルダマシン法により第２層目の配線Ｍ２から第５層目の配線Ｍ５を形成する。
【００５６】
まず、図５に示すように、半導体基板１の主面上にストッパ絶縁膜１６、層間絶縁膜１７、配線形成用絶縁膜１９、およびキャップ絶縁膜２０を順次形成する。ストッパ絶縁膜１６および層間絶縁膜１７には、後に説明するように接続孔１８が形成され、配線形成用絶縁膜１９およびキャップ絶縁膜２０には、後に説明するように配線溝２１が形成される。
【００５７】
ストッパ絶縁膜１６は、層間絶縁膜１７に対してエッチング選択比を有する材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜である。さらに、ストッパ絶縁膜１６は、第１層目の配線Ｍ１を構成するＣｕの拡散を防止する保護膜としての機能を有している。層間絶縁膜１７は、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ膜である。配線形成用絶縁膜１９は、ＳｉＯ２よりも比誘電率が低い絶縁膜であり、例えば比誘電率が３．５以下のＬｏｗ−ｋ膜により構成される。Ｌｏｗ−ｋ膜として、例えばフッ素を含む酸化シリコン膜を用いる。キャップ絶縁膜２０は、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ膜である。
【００５８】
次に、接続孔形成用のレジストパターンをマスクとしたエッチングにより、キャップ絶縁膜２０、配線形成用絶縁膜１９、層間絶縁膜１７、およびストッパ絶縁膜１６を順次加工する。この際、ストッパ絶縁膜１６がエッチングストッパとして機能する。続いて配線溝形成用のレジストパターンをマスクとしたエッチングにより、キャップ絶縁膜２０および配線形成用絶縁膜１９を順次加工する。これにより、ストッパ絶縁膜１６および層間絶縁膜１７に接続孔１８が形成され、配線形成用絶縁膜１９およびキャップ絶縁膜２０に配線溝２１が形成される。
【００５９】
次に、接続孔１８および配線溝２１の内部に第２層目の配線Ｍ２を形成する。第２層目の配線Ｍ２は、バリアメタル膜および主導体膜であるＣｕ膜からなり、この第２層目の配線Ｍ２と下層配線である第１層目の配線Ｍ１とを接続する接続部材は第２層目の配線Ｍ２と一体に形成される。まず、接続孔１８および配線溝２１の内部を含む半導体基板１の主面上にバリアメタル膜を形成する。バリアメタル膜は、例えばＴｉＮ膜、Ｔａ膜またはＴａＮ膜等である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜上にＣｕシード層を形成し、さらに、電解めっき法を用いてＣｕシード層上にＣｕめっき膜を形成する。Ｃｕめっき膜により接続孔１８および配線溝２１の内部を埋め込む。続いて接続孔１８および配線溝２１以外の領域のＣｕめっき膜、Ｃｕシード層およびバリアメタル膜を、例えばＣＭＰ法により除去して、Ｃｕ膜を主導体膜とする第２層目の配線Ｍ２を配線溝２１の内部に形成する。
【００６０】
その後、前述した第２層目の配線Ｍ２と同様な方法により、さらに、上層の第３層目の配線Ｍ３から第５層目の配線Ｍ５を形成する。
【００６１】
次に、最上層の配線である第６層目の配線Ｍ６を形成する。
【００６２】
まず、図６に示すように、半導体基板１の主面上にバリア絶縁膜２２および層間絶縁膜２３を順次形成する。バリア絶縁膜２２は、Ｃｕの拡散を防止する保護膜としての機能を有しており、例えば窒素を含むシリコン膜、例えばＳｉＮ膜、ＳｉＣＮ膜、またはＳｉＯＮ膜などである。その厚さは、例えば１７５〜２２５ｎｍ程度である。層間絶縁膜２３は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜であり、その厚さは、例えば１０００ｎｍ程度である。
【００６３】
次に、レジストパターンをマスクとして層間絶縁膜２３およびバリア絶縁膜２２を順次エッチングし、第５層目の配線Ｍ５に達する接続孔２４を所定の箇所に形成する。続いて半導体基板１の主面上にバリアメタル膜を形成する。バリアメタル膜は、例えばＴｉ膜、ＴｉＮ膜等である。さらに、バリアメタル膜上に金属膜、例えばＷ膜を堆積し、これら金属膜およびバリアメタル膜を、例えばＣＭＰ法により研磨することによって接続孔２４の内部にバリアメタル膜および金属膜を埋め込み、金属膜を主導体膜とするプラグ２５を形成する。
【００６４】
次に、半導体基板１の主面上にＴｉＮ膜２７、Ａｌ膜２６、およびＴｉＮ膜２８を順次形成する。Ａｌ膜２６の上面および下面に形成されたＴｉＮ膜２７，２８は、ＥＭ耐性を向上させる機能を有している。さらに、Ａｌ膜２６の上面に形成されたＴｉＮ膜２８は、反射防止膜としての機能を有している。Ａｌ膜２６は、例えばスパッタリング法により形成され、その厚さは、例えば１０００ｎｍ程度である。Ａｌ膜２６の上面および下面に形成されたＴｉＮ膜２７，２８は、例えばスパッタリング法により形成され、Ａｌ膜２６の上面に形成されたＴｉＮ膜２８の厚さは、例えば１００〜３００ｎｍ程度である。
【００６５】
次に、レジストパターンをマスクとしたエッチングにより、ＴｉＮ膜２８、Ａｌ膜２６、およびＴｉＮ膜２７を順次エッチングし、ＴｉＮ膜２７、Ａｌ膜２６、およびＴｉＮ膜２８の積層膜からなる第６層目の配線Ｍ６を形成する。前述した図２に示すように、半導体チップＳＣの素子形成領域ＤＡの周縁部には、第６層目の配線Ｍ６からなる複数のボンディングパッドＢＰが形成される。また、素子形成領域ＤＡの周囲には、第１層目の配線Ｍ１から第６層目の配線Ｍ６が積層されて構成されるガードリングＧＲが形成される。
【００６６】
次に、図７に示すように、半導体基板１の主面上に接着用絶縁膜２９および下層パッシベーション膜３０Ａを順次形成する。接着用絶縁膜２９は、例えばプラズマＣＶＤ法により形成された酸化シリコン膜からなり、下層パッシベーション膜３０Ａの剥がれを防止するために設けられている。その厚さは、例えば７０ｎｍ程度である。下層パッシベーション膜３０Ａは、例えば高密度プラズマＣＶＤ法により形成された酸化シリコン膜３０ａからなり、その厚さは、例えば１０００ｎｍ程度である。
【００６７】
次に、図８に示すように、下層パッシベーション膜３０Ａ上に、上層パッシベーション膜３０Ｂを形成する。上層パッシベーション膜３０Ｂは、プラズマＣＶＤ法により形成された窒化シリコン膜３０ｂからなり、その厚さは、例えば６００ｎｍ程度である。下層パッシベーション膜３０Ａおよび上層パッシベーション膜３０Ｂからなる第１パッシベーション膜３０は、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行う保護膜としての機能を有している。
【００６８】
次に、図９に示すように、レジストパターンＲＰ１をマスクとしたエッチングにより、素子形成領域の第１パッシベーション膜３０およびボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面のＴｉＮ膜２８を順次エッチングし、同時に、スリット領域の第１パッシベーション膜３０、接着用絶縁膜２９、および層間絶縁膜２３を順次エッチングする。これにより、素子形成領域には、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６を露出する開口部３１が形成され、スリット領域には、スリットＳＬが形成される。このとき、スリット領域に形成されるスリットＳＬは、その底部が、層間絶縁膜２３の膜厚方向において層間絶縁膜２３を突き抜けない位置で止まるように、形成される。従って、スリットＳＬの底部は、バリア絶縁膜２２の膜厚方向においてバリア絶縁膜２２を突き抜けていない。
【００６９】
開口部３１の底面には、第６層目の配線Ｍ６のＡｌ膜２６が露出している。また、開口部３１の側面には、Ａｌ膜２６の上面に形成されたＴｉＮ膜２８も露出している。スリットＳＬは、前述したように、スリットＳＬを形成する際の加工ばらつき等により、その深さがばらつく。そのため、スリットＳＬの底部がバリア絶縁膜２２に達することがあるが、最悪の場合でも、スリットＳＬの底部はバリア絶縁膜２２で止めて、バリア絶縁膜２２を突き抜けないように形成される。また、スリットＳＬが深くなると、後の工程で形成される第２パッシベーション膜３２のカバレジが悪くなる、第２パッシベーション膜３２の加工に用いるレジストの被覆性が悪くなる、そのレジストの除去残りが生じるなどの不良が生じる可能性もある。
【００７０】
次に、図１０に示すように、半導体基板１の主面上に第２パッシベーション膜３２を形成する。第２パッシベーション膜３２は、例えばプラズマＣＶＤ法により形成された窒化シリコン膜であり、その厚さは、例えば１００〜３００ｎｍ程度である。第２パッシベーション膜３２により、平面視における第１パッシベーション膜３０の上面、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６を露出する開口部３１の内壁（側面と底面）、およびスリットＳＬの内壁（側面と底面）は覆われている。
【００７１】
次に、図１１に示すように、レジストパターンＲＰ２をマスクにして、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面の第２パッシベーション膜３２のみを除去して、第６層目の配線Ｍ６のＡｌ膜２６を露出させる。ここでは、開口部３１の側面の第２パッシベーション膜３２は除去せず、ＴｉＮ膜２８を第２パッシベーション膜３２で覆う。ＴｉＮ膜２８を第２パッシベーション膜３２で覆うことにより、ＴｉＮ膜２８が酸化されにくくなり、酸化によるＴｉＮ膜２８の体積膨張が起きにくくなる。これにより、第１パッシベーション膜３０や層間絶縁膜２３などにクラックが入らなくなり、このクラックを介しての水分の侵入が防止できるので、素子形成領域のＣｕ配線の腐食を防止することができる。また、ここでは、スリットＳＬの内壁（側面と底面）に形成された第２パッシベーション膜３２も除去しない。これにより、スリットＳＬを介しての水分の侵入が防止できるので、素子形成領域のＣｕ配線の腐食を防止することができる。
【００７２】
このように、本実施の形態１では、スリットＳＬの底部がバリア絶縁膜２２を突き抜けないようにスリットＳＬを形成した後、さらに、スリットＳＬの内壁（側面および底面）を第２パッシベーション膜３２で覆っている。また、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面が露出するように形成された開口部３１の側面を第２パッシベーション膜３２によって覆うことにより、Ａｌ膜２６の上面に形成されたＴｉＮ膜２８の露出を防いで、酸化によるＴｉＮ膜２８の体積膨張に起因する第１パッシベーション膜３０や層間絶縁膜２３などにおけるクラックの発生を防止している。これらにより、半導体装置の信頼性試験において、スリットＳＬまたはクラックを介した素子形成領域への水分の侵入を防止することができるので、水分に起因した素子形成領域のＣｕ配線の腐食が発生せず、半導体装置の信頼性の低下を防止することができる。
【００７３】
（実施の形態２）
前述した実施の形態１では、ガードリングＧＲの周りを囲むように形成されたスリットＳＬの内壁（側面と底面）を第２パッシベーション膜３２により覆うことにより、水分がスリットＳＬを介して素子形成領域に収入することを防止した。また、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面が露出するように形成された開口部３１の側面を第２パッシベーション膜３２により覆い、ＴｉＮ膜２８の露出を防ぐことにより、酸化によるＴｉＮ膜２８の体積膨張に起因した第１パッシベーション膜３０におけるクラックの発生を防止して、水分がクラックを介して素子形成領域に侵入することを防止した。
【００７４】
これに対して、本実施の形態２では、実施の形態１と同様に、最上層の配線である第６層目の配線Ｍ６は第１パッシベーション膜３０により保護する。しかし、ガードリングＧＲの周りを囲むように形成されたスリットＳＬの内壁（側面と底面）とボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面が露出するように形成された開口部３１の側面は、第１パッシベーション膜３０の上層部を構成する上層パッシベーション膜３０Ｂにより保護する。
【００７５】
本実施の形態２による半導体装置を図１２に示す半導体装置の要部断面図を用いて説明する。図１２は半導体装置の上層配線（前述した第５層目の配線Ｍ５および第６層目の配線Ｍ６）を示す要部断面図である。なお、半導体基板１の主面に形成される各種半導体素子および第１層目の配線Ｍ１から第６層目の配線Ｍ６の構造は、前述した実施の形態１で説明したものと同様であるため、その説明を省略する。
【００７６】
図１２に示すように、第６層目の配線Ｍ６は、接着用絶縁膜２９および第１パッシベーション膜３０により覆われている。接着用絶縁膜２９は、例えばプラズマＣＶＤ法により形成された酸化シリコン膜であり、第１パッシベーション膜３０の剥がれを防止するために設けられている。その厚さは、例えば７０ｎｍ程度である。
【００７７】
第１パッシベーション膜３０は、下層パッシベーション膜３０Ａと上層パッシベーション膜３０Ｂとからなる積層膜である。下層パッシベーション膜３０Ａは、例えば高密度プラズマＣＶＤ法により形成された酸化シリコン膜３０ａである。また、上層パッシベーション膜３０Ｂは、水分の侵入を防止する機能を有する保護膜であり、例えばプラズマＣＶＤ法により形成された窒化シリコン膜３０ｂである。下層パッシベーション膜３０Ａの厚さは、例えば１０００ｎｍ程度であり、上層パッシベーション膜３０Ｂの厚さは、例えば６００ｎｍ程度である。第１パッシベーション膜３０は、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行う保護膜としての機能を有している。
【００７８】
ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面のＴｉＮ膜２８、接着用絶縁膜２９、および下層パッシベーション膜３０Ａには、開口部３１が形成されており、その開口部３１の底面には、第６層目の配線Ｍ６のＡｌ膜２６が露出している。
【００７９】
また、素子形成領域の周りを取り囲むようにガードリングＧＲが形成され、ガードリングＧＲの周りを囲むようにスリットＳＬが形成されている。このスリットＳＬは、第５層目の配線Ｍ５と第６層目の配線Ｍ６との間に設けられた層間絶縁膜２３、接着用絶縁膜２９、および下層パッシベーション膜３０Ａに形成されている。スリットＳＬの底部は、層間絶縁膜２３の膜厚方向において層間絶縁膜２３を突き抜けておらず、第５層目の配線Ｍ５と第６層目の配線Ｍ６との間に設けられた、Ｃｕの拡散を防止する保護膜としての機能を有するバリア絶縁膜２２には達していない。スリットＳＬの幅は、例えば４〜５ｎｍ程度である。
【００８０】
さらに、平面視における下層パッシベーション膜３０Ａの上面、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面が露出するように形成された開口部３１の側面、およびスリットＳＬの内壁（側面と底面）は上層パッシベーション膜３０Ｂにより覆われている。ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面のみ、上層パッシベーション膜３０Ｂにより覆われておらず、外部端子（ボンディングワイヤ、バンプなど）を接続するために、露出している。
【００８１】
このように、スリットＳＬの内壁（側面と底面）を上層パッシベーション膜３０Ｂによって覆うことにより、外部から水分がスリットＳＬを介して素子形成領域に侵入することを防止することができる。また、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面が露出するように形成された開口部３１の側面を上層パッシベーション３０Ｂによって覆うことにより、酸化によるＴｉＮ膜２８の体積膨張に起因する第１パッシベーション膜３０や層間絶縁膜２３などのクラックを防ぎ、クラックを介して外部から水分が素子形成領域に侵入することを防止することができる。これらにより、半導体装置の信頼性試験において、スリットＳＬを介した素子形成領域への水分の侵入に起因したＣｕ配線の腐食が発生せず、半導体装置の信頼性の低下を防止することができる。
【００８２】
次に、本実施の形態２による半導体装置の製造方法を図１３〜図１５を用いて説明する。図１３〜図１５は半導体装置の上層配線（前述した第５層目の配線Ｍ５および第６層目の配線Ｍ６）を示す要部断面図である。なお、半導体基板１の主面に各種半導体素子を形成し、そして第１層目の配線Ｍ１から第６層目の配線Ｍ６を形成するまでの製造過程は、前述した実施の形態１で説明したものと同様であるため、その説明を省略する。
【００８３】
まず、図１３に示すように、前述した実施の形態１において図７を用いて説明した製造工程に続いて、レジストパターンＲＰ３をマスクとしたエッチングにより、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面の下層パッシベーション膜３０Ａ、接着用絶縁膜２９、およびＴｉＮ膜２８を順次エッチングし、同時に、スリット領域の下層パッシベーション膜３０Ａ、接着用絶縁膜２９、および層間絶縁膜２３を順次エッチングする。これにより、素子形成領域には、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６を露出する開口部３１が形成され、スリット領域には、バリア絶縁膜２２に達しないスリットＳＬが形成される。
【００８４】
開口部３１の底面には、第６層目の配線Ｍ６を構成するＡｌ膜２６が露出している。また、開口部３１の側面にはＡｌ膜２６の上面に形成されたＴｉＮ膜２８も露出している。スリットＳＬは、スリットＳＬを形成する際の加工ばらつき等により、その深さはばらつくが、スリットＳＬの底部はバリア絶縁膜２２で止めて、バリア絶縁膜２２を突き抜けないように形成される。
【００８５】
次に、図１４に示すように、下層パッシベーション膜３０Ａ上に、上層パッシベーション膜３０Ｂを形成する。上層パッシベーション膜３０Ｂは、水分の侵入を防止する機能を有する保護膜であり、例えばプラズマＣＶＤ法により形成された窒化シリコン膜からなる。その厚さは、例えば６００ｎｍ程度である。ここで、上層パッシベーション膜３０Ａにより、平面視における下層パッシベーション膜３０Ａの上面、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面が露出するように形成された開口部３１の内壁（側面と底面）、およびスリットＳＬの内壁（側面と底面）は覆われている。
【００８６】
次に、図１５に示すように、レジストパターンＲＰ４をマスクにして、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面の上層パッシベーション膜３０Ｂのみを除去して、第６層目の配線Ｍ６のＡｌ膜２６を露出させる。ここでは、開口部３１の側面の上層パッシベーション膜３０Ｂは除去せず、開口部３１の側面に露出したＴｉＮ膜２８を上層パッシベーション膜３０Ｂで覆う。ＴｉＮ膜２８を上層パッシベーション膜３０Ｂで覆うことにより、ＴｉＮ膜２８が酸化されにくくなり、酸化によるＴｉＮ膜２８の体積膨張が起きにくくなる。これにより、第１パッシベーション膜３０や層間絶縁膜２３などにクラックが入らなくなり、このクラックを介しての水分の侵入が防止できるので、素子形成領域のＣｕ配線の腐食を防止することができる。また、ここでは、スリットＳＬの内壁（側面と底面）に形成された上層パッシベーション膜３０Ｂも除去しない。これにより、スリットＳＬを介しての水分の侵入が防止できるので、素子形成領域のＣｕ配線の腐食を防止することができる。
【００８７】
このように、本実施の形態２によれば、外部からの素子形成領域への水分の侵入を防止することができるので、前述した実施の形態１と同様の効果を得ることができる。さらに、前述した実施の形態１では、第２パッシベーション膜３２を形成したが、本実施の形態２では、第２パッシベーション膜３２を形成していないので、前述した実施の形態１よりも材料費の節約や製造時間の短縮などを図ることができる。
【００８８】
（実施の形態３）
本実施の形態３による半導体装置について図１６および図１７を用いて説明する。図１６は素子形成領域およびスリット領域の一例を説明する上層配線の要部断面図、図１７は素子形成領域およびスリット領域の他の例を説明する上層配線の要部断面図である。
【００８９】
まず、本実施の形態３による半導体装置の一例を図１６に示す半導体装置の要部断面図を用いて説明する。図１６は半導体装置の上層配線（前述した第５層目の配線Ｍ５および第６層目の配線Ｍ６）を示す要部断面図である。
【００９０】
図１６に示すように、第６層目の配線Ｍ６は、接着用絶縁膜２９および第１パッシベーション膜３０により覆われている。接着用絶縁膜２９は、例えばプラズマＣＶＤ法により形成された酸化シリコン膜であり、第１パッシベーション膜３０の剥がれを防止するために設けられている。その厚さは、例えば７０ｎｍ程度である。
【００９１】
第１パッシベーション膜３０は、下層パッシベーション膜３０Ａと上層パッシベーション膜３０Ｂとからなる積層膜である。下層パッシベーション膜３０Ａは、例えば高密度プラズマＣＶＤ法により形成された酸化シリコン膜３０ａである。また、上層パッシベーション膜３０Ｂは、水分の侵入を防止する機能を有する保護膜であり、例えばプラズマＣＶＤ法により形成された窒化シリコン膜３０ｂである。下層パッシベーション膜３０Ａの厚さは、例えば１０００ｎｍ程度であり、上層パッシベーション膜３０Ｂの厚さは、例えば６００ｎｍ程度である。第１パッシベーション膜３０は、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行う保護膜としての機能を有している。
【００９２】
ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面のＴｉＮ膜２８、接着用絶縁膜２９、および下層パッシベーション膜３０Ａには、開口部３１が形成されており、その開口部３１の底面には、第６層目の配線Ｍ６のＡｌ膜２６が露出している。
【００９３】
また、素子形成領域の周りを取り囲むようにガードリングＧＲが形成され、ガードリングＧＲの周りを囲むようにスリットＳＬが形成されている。このスリットＳＬは、第５層目の配線Ｍ５と第６層目の配線Ｍ６との間に設けられた層間絶縁膜２３、接着用絶縁膜２９、および下層パッシベーション膜３０Ａに形成されている。スリットＳＬの底部は、層間絶縁膜２３の膜厚方向において層間絶縁膜２３を突き抜けておらず、第５層目の配線Ｍ５と第６層目の配線Ｍ６との間に設けられた、Ｃｕの拡散を防止する保護膜としての機能を有するバリア絶縁膜２２には達していない。スリットＳＬの幅は、例えば４〜５ｎｍ程度である。
【００９４】
次に、本実施の形態３による半導体装置の他の例を図１７に示す半導体装置の要部断面図を用いて説明する。図１７は半導体装置の上層配線（前述した第５層目の配線Ｍ５および第６層目の配線Ｍ６）を示す要部断面図である。
【００９５】
図１７に示すように、前述した図１６に示す上層配線の構造に加えて、さらに平面視における第１パッシベーション膜３０の上面、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面が露出するように形成された開口部３１の側面、およびスリットＳＬの内壁（側面と底面）は第２パッシベーション膜３２により覆われている。ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面のみ、第２パッシベーション膜３２により覆われておらず、外部端子（ボンディングワイヤ、バンプなど）を接続するために、露出している。
【００９６】
このように、本実施の形態３によれば、配線形成用絶縁膜１９ａが水分を容易に侵入させてしまうＬｏｗ−ｋ膜であっても、スリットＳＬの底部が、層間絶縁膜２３の膜厚方向において層間絶縁膜２３を突き抜けておらず、配線形成用絶縁膜１９ａに達していないでの、スリットＳＬを介した素子形成領域への水分の侵入を防止することができる。
【００９７】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９８】
本発明は、層間絶縁膜および配線等の剥がれを防止するために、半導体基板の主面上に素子形成領域を取り囲むように形成されたスリット（溝部、溝パターン）を有する半導体装置に適用することができる。
【符号の説明】
【００９９】
１ 半導体基板
２ 分離部
３ ｐウェル
４ ｎウェル
５ ゲート絶縁膜
６ｎ，６ｐ ゲート電極
７ サイドウォール
８ ｎ型半導体領域
９ ｐ型半導体領域
１０ 層間絶縁膜
１０ａ 下層絶縁膜
１０ｂ 上層絶縁膜
１１ 接続孔
１２ プラグ
１３ ストッパ絶縁膜
１４ 配線形成用絶縁膜
１５ 配線溝
１６，１６ａ ストッパ絶縁膜
１７，１７ａ 層間絶縁膜
１８，１８ａ 接続孔
１９，１９ａ 配線形成用絶縁膜（第１絶縁膜）
２０，２０ａ キャップ絶縁膜
２１，２１ａ 配線溝
２２ バリア絶縁膜（第２絶縁膜）
２３ 層間絶縁膜（第３絶縁膜）
２４ 接続孔
２５ プラグ
２６ Ａｌ（アルミニウム）膜
２７，２８ ＴｉＮ（窒化チタン）膜
２９ 接着用絶縁膜
３０ 第１パッシベーション膜
３０ａ 酸化シリコン膜
３０Ａ 下層パッシベーション膜（下層膜）
３０ｂ 窒化シリコン膜
３０Ｂ 上層パッシベーション膜（上層膜）
３１ 開口部
３２ 第２パッシベーション膜
５１ 最上層の配線
５２ Ｃｕ（銅）配線
１００ スクライブライン
ＢＰ ボンディングパッド
ＤＡ 素子形成領域
ＧＲ ガードリング（シーリング）
Ｍ１ 第１層目の配線
Ｍ２ 第２層目の配線
Ｍ３ 第３層目の配線
Ｍ４ 第４層目の配線
Ｍ５ 第５層目の配線
Ｍ６ 第６層目の配線
ＲＰ１，ＲＰ２，ＲＰ３，ＲＰ４ レジストパターン
ＳＣ 半導体チップ
ＳＬ スリット（溝部、溝パターン）
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、層間絶縁膜および配線等の剥がれまたはクラックの発生を防止するために、半導体基板の主面上に素子形成領域を取り囲むように形成されたスリットを有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、特開２００７−１１５９８８号公報（特許文献１）には、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、および比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層された層間絶縁膜と、素子形成領域を囲むように形成されたシーリングと、シーリングの外側に配置され、第２の非Ｌｏｗ−ｋ膜に形成された溝パターンと、溝パターンの内壁を覆うパッシベーション膜とを有する半導体装置が開示されている。
【０００３】
また、特開２００６−１４０４０４号公報（特許文献２）には、銅配線が内部に形成された低誘電率膜と、低誘電率膜の上側に配置された層間絶縁膜と、層間絶縁膜の上側に配置された表面保護膜と、回路形成領域の周りを取り囲むように形成されたシーリングと、平面視したときにシーリングの外側に形成された溝部とを備えており、溝部の底部が低誘電率膜よりも上側で、銅配線の上端よりも低くなるように形成されている半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１１５９８８号公報
【特許文献２】特開２００６−１４０４０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体ウエハをチップ状に切断するダイシング工程においては、層間絶縁膜を構成するＬｏｗ−ｋ膜（比誘電率が３．５以下の絶縁膜）、酸化シリコン膜よりも機械強度の小さいＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜、または酸化シリコン膜よりも膜応力の高い窒化シリコン膜などで生じる剥がれまたはクラックが問題になっている。そこで、例えば前述した特許文献１、２に開示されているように、半導体基板の主面上に素子形成領域を取り囲むようにスリット（溝部、溝パターン）を形成し、素子形成領域とダイシング領域とを隔てることにより、上記問題を解決する方法が提案されている。
【０００６】
しかしながら、本発明者らが検討したところ、ダマシン法により形成された銅配線を有する半導体装置において、素子形成領域を取り囲むように形成されるスリットの底部が、銅配線を埋め込む配線溝が形成されるＬｏｗ−ｋ膜に達すると、水分がスリットを介して素子形成領域に侵入することが明らかとなった。水分が素子形成領域に侵入すると、例えば半導体装置の信頼性試験において素子形成領域の銅配線の腐食が発生し、半導体装置の信頼性を低下させるという問題が生じる。
【０００７】
本発明の目的は、半導体基板の主面上に素子形成領域を取り囲むように形成されたスリットを有する半導体装置の信頼性を向上させることのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１０】
この実施の形態は、半導体基板の主面上に形成された配線形成用絶縁膜と、配線形成用絶縁膜に形成された配線溝と、配線溝の内部に形成された、銅を主導電材料とする導体膜からなる第１配線と、第１配線および配線形成用絶縁膜の上に形成されたバリア絶縁膜と、バリア絶縁膜の上に形成された層間絶縁膜と、バリア絶縁膜および層間絶縁膜に形成された接続孔と、接続孔の内部に形成されたプラグと、プラグに接続して形成された第２配線と、第２配線および層間絶縁膜を覆うように形成された第１パッシベーション膜と、第２配線の上面を露出する第１パッシベーション膜に形成された開口部と、素子形成領域とダイシング領域との間にバリア絶縁膜および第１パッシベーション膜に形成されたスリット（溝部、溝パターン）と、開口部の側面を覆うように形成された第２パッシベーション膜とを有する半導体装置であって、スリットの底部が層間絶縁膜の膜厚方向において層間絶縁膜を突き抜けていないものである。
【００１１】
また、この実施の形態は、半導体基板の主面上に配線形成用絶縁膜を形成する工程と、配線形成用絶縁膜に配線溝を形成し、配線溝の内部に、銅を主導電材料とする導体膜からなる第１配線を埋め込む工程と、第１配線および配線形成用絶縁膜の上に、バリア絶縁膜および層間絶縁膜を形成する工程と、層間絶縁膜およびバリア絶縁膜を順次加工して、第１配線に達する接続孔を形成する工程と、接続孔の内部にプラグを形成する工程と、プラグに接続する第２配線を形成する工程と、第２配線および層間絶縁膜を覆うように形成された第１パッシベーション膜を形成する工程と、第１パッシベーション膜および層間絶縁膜を順次加工して、第２配線の上面を露出する開口部を形成し、素子形成領域とダイシング領域との間にスリット（溝部、溝パターン）を形成する工程と、平面視における第１パッシベーション膜の上面、開口部の側面および底面、ならびにスリットの側面および底面に第２パッシベーション膜を形成する工程と、平面視における第１パッシベーション膜の上面、開口部の側面、ならびにスリットの側面および底面をレジストパターンにより覆い、レジストパターンにより覆われていない開口部の底面の第２パッシベーション膜をエッチングする工程と、を有する半導体装置の製造方法である。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
半導体基板の主面上に素子形成領域を取り囲むように形成されたスリットを有する半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１による半導体装置の要部断面図である。
【図２】本発明の実施の形態１による半導体装置の要部平面図である。
【図３】本発明の実施の形態１による半導体装置の製造工程を示す半導体装置の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の上層配線を示す要部断面図である。
【図７】図６に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１２】本発明の実施の形態２による半導体装置の要部断面図である。
【図１３】本発明の実施の形態２による半導体装置の製造工程を示す半導体装置の上層配線の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の図１３と同じ箇所の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の図１３と同じ箇所の要部断面図である。
【図１６】本発明の実施の形態３による半導体装置の一例の要部断面図である。
【図１７】本発明の実施の形態３による半導体装置の他の例の要部断面図である。
【図１８】本願発明に先だって本発明者らによって検討された素子形成領域およびスリット領域の一例を説明する上層配線の要部断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し（なお、前記Metalは、金属のみならず多結晶シリコン等の導電体をも含む）、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、以下の実施の形態において、窒化シリコンというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。
【００１８】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
まず、本発明の実施の形態による半導体装置およびその製造方法がより明確となると思われるため、比較例として、本発明者らによって検討されたＣｕ（銅）配線の腐食の原因について説明する。
【００２０】
本願発明に先だって本発明者らによって検討された多層配線構造について図１８を用いて説明する。図１８は素子形成領域およびスリット領域の一例を説明する上層配線の要部断面図である。
【００２１】
図１８に示すように、最上層の配線５１は、例えばＡｌ（アルミニウム）を主導電材料とする導体膜（以下、Ａｌ膜と記す）２６と、その上下（上面および下面）にＥＭ（Electro-migration）耐性を向上させるために形成されたＴｉＮ（窒化チタン）膜２７，２８とから構成されている。Ａｌ膜２６の上面に形成されたＴｉＮ膜２８は、反射防止膜としての機能も有している。
【００２２】
最上層の配線５１は、接着用絶縁膜２９および第１パッシベーション膜３０により覆われている。接着用絶縁膜２９は、第１パッシベーション膜３０の剥がれを防止するために設けられている。第１パッシベーション膜３０は、例えば高密度プラズマＣＶＤ法により形成された酸化シリコン膜３０ａおよびプラズマＣＶＤ法により形成された窒化シリコン膜３０ｂからなり、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行う保護膜としての機能を有している。
【００２３】
ボンディングパッドＢＰに用いる最上層の配線５１の上面のＴｉＮ膜２８、接着用絶縁膜２９、および第１パッシベーション膜３０には開口部３１が形成されており、その開口部３１の底面には、最上層の配線５１のＡｌ膜２６が露出している。さらに、平面視における第１パッシベーション膜３０の上面および開口部３１の側面は、第２パッシベーション膜３２により覆われている。ボンディングパッドＢＰに用いる最上層の配線５１の上面は、第２パッシベーション膜３２により覆われておらず、外部端子（ボンディングワイヤ、バンプなど）を接続するために、露出している。
【００２４】
また、素子形成領域を取り囲むようにガードリング（シーリング）ＧＲが形成され、ガードリングＧＲの周りを囲むように、スリット（溝部、溝パターン）ＳＬが形成されている。
【００２５】
しかしながら、スリットＳＬの内壁（側面と底面）は、露出している。さらに、このスリットＳＬは、第２パッシベーション膜３２、第１パッシベーション膜３１、接着用絶縁膜２９、および層間絶縁膜２３に形成されるが、スリットＳＬを形成する際の加工等のばらつきにより、スリットＳＬがさらに深く形成され、層間絶縁膜２３よりも下層のバリア絶縁膜２２、キャップ絶縁膜２０ａ、そして配線形成用絶縁膜１９ａにまで、スリットＳＬの底部が達することがある。配線形成用絶縁膜１９ａは、配線の寄生容量を小さくするために、主にＬｏｗ−ｋ膜により構成されるが、Ｌｏｗ−ｋ膜は、ＳｉＯ２からなる絶縁膜よりも耐湿性が劣り、水分を容易に侵入させてしまう。
【００２６】
配線材料の拡散を防止するために、層間絶縁膜２３と配線形成用絶縁膜１９ａとの間に設けられたバリア絶縁膜２２を厚く形成することにより、スリットＳＬの底部が配線形成用絶縁膜１９ａに達しないようにすることは可能である。しかし、通常、バリア絶縁膜２２は、窒素を含むシリコン、例えばＳｉＮ（窒化シリコン）、ＳｉＣＮ（炭窒化シリコン）、またはＳｉＯＮ（酸窒化シリコン）などからなり、その比誘電率はＳｉＯ２の比誘電率よりも高い。そのため、バリア絶縁膜２２を厚く形成すると、配線の寄生容量が大きくなり、素子動作の高速化の妨げとなる。
【００２７】
次に、実施の形態１、２、および３において、本願発明を詳細に説明する。
【００２８】
（実施の形態１）
本実施の形態１による半導体装置を図１および図２を用いて以下に説明する。図１は半導体装置の要部断面図、図２は半導体装置の要部平面図である。
【００２９】
図１に示すように、シリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１の主面には、区画された半導体チップ単位毎に所望する種々の半導体素子から成る半導体装置が形成されている。半導体素子としては、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイス、抵抗素子、容量素子等が形成されるが、本実施の形態１ではＣＭＯＳデバイスを例示している。なお、ＣＭＯＳデバイスを構成するｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。
【００３０】
半導体基板１の素子分離領域には絶縁膜からなる分離部２が形成されており、半導体基板１の第１の領域にｐ型の導電性を示す不純物をイオン注入してｐウェル３が形成され、第１の領域とは異なる第２の領域にｎ型の導電性を示す不純物をイオン注入してｎウェル４が形成されている。ｎＭＩＳは、例えば半導体基板１（ｐウェル３）の表面に形成されたゲート絶縁膜５、ゲート絶縁膜５上に形成されたゲート電極６ｎ、ゲート電極６ｎの側壁に形成されたサイドウォール７、およびゲート電極６ｎの両側の半導体基板１（ｐウェル３）に形成されたソース・ドレインとして機能するｎ型半導体領域８から構成される。同様に、ｐＭＩＳは、例えば半導体基板１（ｎウェル４）の表面に形成されたゲート絶縁膜５、ゲート絶縁膜５上に形成されたゲート電極６ｐ、ゲート電極６ｐの側壁に形成されたサイドウォール７、およびゲート電極６ｐの両側の半導体基板１（ｎウェル４）に形成されたソース・ドレインとして機能するｐ型半導体領域９から構成される。
【００３１】
さらに、ｎＭＩＳおよびｐＭＩＳは層間絶縁膜１０により覆われており、この層間絶縁膜１０には、ｎ型半導体領域８またはｐ型半導体領域９上などの必要部分に達する接続孔１１が形成されている。接続孔１１の内部には、例えばＷ（タングステン）を主導電材料とする導体膜からなるプラグ１２が埋め込まれており、このプラグ１２に接続して第１層目の配線Ｍ１が形成されている。第１層目の配線Ｍ１は、例えばＣｕを主導体材料とする導体膜からなり、シングルダマシン法により形成される。すなわち、ストッパ絶縁膜１３および配線形成用絶縁膜１４からなる積層膜に配線溝１５が形成され、この配線溝１５の内部に、Ｃｕを主導電材料とする導体膜からなる第１層目の配線Ｍ１が埋め込まれている。
【００３２】
さらに、第１層目の配線Ｍ１の上層には、第２層目の配線Ｍ２から第６層目の配線Ｍ６が形成されている。第２層目の配線Ｍ２から第５層目の配線Ｍ５は、例えばＣｕを主導電材料とする導体膜からなり、デュエルダマシン法により形成される。第６層目の配線Ｍ６は、例えばＡｌを主導電材料とする導体膜からなり、半導体基板１上に堆積されたＡｌを主導電材料とする導体膜を、レジストパターンをマスクとして加工することにより形成される。第６層目の配線Ｍ６の一部は、ボンディングパッドＢＰとして機能する。
【００３３】
第１層目の配線Ｍ１から第６層目の配線Ｍ６は、素子形成領域に形成されて回路動作に用いられる。さらに、図２に示すように、第１層目の配線Ｍ１から第６層目の配線Ｍ６の積層構造からなるガードリングＧＲが、素子形成領域ＤＡの周りを囲むように形成されている。さらに、ガードリングＧＲの周りを囲むようにスリットＳＬが形成されている。すなわち、素子形成領域と、半導体ウエハを半導体チップに切り分けるスクライブライン１００との間には、ガードリングＧＲおよびスリットＳＬが形成されている。なお、本実施の形態１では、配線層を６層としたが、層数はこれに限定されるものではない。
【００３４】
第２層目の配線Ｍ２は、この第２層目の配線Ｍ２とその下層である第１層目の配線Ｍ１とを接続する接続部材と一体に形成される。ストッパ絶縁膜１６および層間絶縁膜１７からなる積層膜に形成された接続孔１８、および配線形成用絶縁膜１９およびキャップ絶縁膜２０からなる積層膜に形成された配線溝２１の内部に、Ｃｕを主導電材料とする導体膜が一体に形成された第２層目の配線Ｍ２および接続部材が埋め込まれている。
【００３５】
ストッパ絶縁膜１６は、層間絶縁膜１７に対してエッチング選択比を有する材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜である。さらに、ストッパ絶縁膜１６は第１層目の配線Ｍ１を構成するＣｕの拡散を防止する保護膜としての機能を有している。層間絶縁膜１７は、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜である。配線形成用絶縁膜１９は、ＳｉＯ２よりも比誘電率が低い絶縁膜であり、例えば比誘電率が３．５以下のＬｏｗ−ｋ膜により構成される。Ｌｏｗ−ｋ膜として、例えばフッ素を含む酸化シリコン膜を用いる。キャップ絶縁膜２０は、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ膜である。
【００３６】
第３層目の配線Ｍ３から第５層目の配線Ｍ５は、第２層目の配線Ｍ２と同様の構成であり、順次第２層目の配線Ｍ２の上に形成されている。
【００３７】
第５層目の配線Ｍ５は、バリア絶縁膜２２および層間絶縁膜２３により覆われており、これらバリア絶縁膜２２および層間絶縁膜２３には、第５層目の配線Ｍ５に達する接続孔２４が形成されている。接続孔２４の内部には、例えばＷを主導電材料とする導体膜からなるプラグ２５が埋め込まれており、このプラグ２５に接続して第６層目の配線Ｍ６が形成されている。
【００３８】
バリア絶縁膜２２はＣｕの拡散を防止する保護膜としての機能を有しており、例えば窒素を含むシリコン膜、例えばＳｉＮ膜、ＳｉＣＮ膜、またはＳｉＯＮ膜などである。その厚さは、例えば１７５〜２２５ｎｍ程度である。層間絶縁膜２３は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜であり、その厚さは、例えば１０００ｎｍ程度である。
【００３９】
第６層目の配線Ｍ６は、主としてＡｌ膜２６から構成されるが、その上下（上面および下面）にはＥＭ耐性を向上させるためのＴｉＮ膜２７，２８が形成されている。さらに、Ａｌ膜２６の上面に形成されたＴｉＮ膜２８は、反射防止膜としての機能を有している。Ａｌ膜２６は、例えばスパッタリング法により形成され、その厚さは、例えば１０００ｎｍ程度である。Ａｌ膜２６の上面および下面に形成されたＴｉＮ膜２７，２８は、例えばスパッタリング法により形成され、Ａｌ膜の上面に形成されたＴｉＮ膜２８の厚さは、例えば１００〜３００ｎｍ程度である。
【００４０】
第６層目の配線Ｍ６は、接着用絶縁膜２９および第１パッシベーション膜３０により覆われている。接着用絶縁膜２９は、例えばプラズマＣＶＤ法により形成された酸化シリコン膜であり、第１パッシベーション膜３０の剥がれを防止するために設けられている。その厚さは、例えば７０ｎｍ程度である。第１パッシベーション膜３０は、例えば高密度プラズマＣＶＤ法により形成された酸化シリコン膜３０ａ（下層パッシベーション膜３０Ａ）およびプラズマＣＶＤ法により形成された窒化シリコン膜３０ｂ（上層パッシベーション膜３０Ｂ）からなり、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行う保護膜としての機能を有している。下層に位置する酸化シリコン膜３０ａの厚さは、例えば１０００ｎｍ程度であり、上層に位置する窒化シリコン膜３０ｂの厚さは、例えば６００ｎｍ程度である。
【００４１】
ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面のＴｉＮ膜２８、接着用絶縁膜２９、および第１パッシベーション膜３０には、開口部３１が形成されており、その開口部３１の底面には、第６層目の配線Ｍ６のＡｌ膜２６が露出している。
【００４２】
また、ガードリングＧＲの周りを囲むように、スリットＳＬが形成されている。このスリットＳＬは、第５層目の配線Ｍ５と第６層目の配線Ｍ６との間に設けられた層間絶縁膜２３、接着用絶縁膜２９、および第１パッシベーション膜３０に形成されている。スリットＳＬの幅は、例えば４〜５ｎｍ程度である。そのスリットＳＬの底部は、層間絶縁膜２３の膜厚方向において層間絶縁膜２３を突き抜けておらず、第５層目の配線Ｍ５と第６層目の配線Ｍ６との間に設けられた、Ｃｕの拡散を防止する保護膜としての機能を有するバリア絶縁膜２２には達しないことが望ましい。しかし、スリットＳＬを形成する際の加工ばらつき等により、スリットＳＬの底部がバリア絶縁膜２２に達することもあるが、スリットＳＬの底部がバリア絶縁膜２２の膜厚方向においてバリア絶縁膜２２を突き抜けて、その下層のキャップ絶縁膜２０ａ（例えば前述したキャップ絶縁膜２０と同じ材料からなる絶縁膜）に達しなければよい。これは、第５層目の配線Ｍ５が形成される配線形成用絶縁膜１９ａ（例えば前述した配線形成用絶縁膜１９と同じ材料からなる絶縁膜）はフッ素を含んでおり、配線形成用絶縁膜１９ａの耐湿性が、フッ素を含んでいない絶縁膜よりも劣る。そのため、スリットＳＬの底部がキャップ絶縁膜２０ａ、さらに、その下層の配線形成用絶縁膜１９ａに達すると、水分がスリットＳＬを介して容易に侵入して素子形成領域に形成されたＣｕ配線を腐食させてしまう。図１中、符号１６ａは前述したストッパ絶縁膜１６と同じ材料からなるストッパ絶縁膜、符号１７ａは前述した層間絶縁膜１７と同じ材料からなる層間絶縁膜、符号１８ａは前述した接続孔１８と同じように形成された接続孔、符号２１ａは前述した配線溝２１と同じように形成された配線溝である。
【００４３】
さらに、平面視における第１パッシベーション膜３０の上面、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面が露出するように形成された開口部３１の側面、およびスリットＳＬの内壁（側面と底面）は、第２パッシベーション膜３２により覆われている。ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面は、第２パッシベーション膜３２により覆われておらず、外部端子（ボンディングワイヤ、バンプなど）を接続するために、露出している。第２パッシベーション膜３２は、例えばプラズマＣＶＤ法により形成された窒化シリコン膜からなり、その厚さは、例えば１００〜３００ｎｍ程度である。
【００４４】
ここで、スリットＳＬの内壁（側面と底面）を完全に第２パッシベーション膜３２で覆うことにより、さらに、水分がスリットＳＬを介して素子形成領域に侵入することを防止することができる。すなわち、スリットＳＬの底部がバリア絶縁膜２２を突き抜けないように形成されることでも、水分の侵入を防ぐことができるが、これに加えて、スリットＳＬの内壁（側面と底面）を第２パッシベーション膜３２で覆うことにより、より水分の侵入を防ぐことができる。これにより、半導体装置の信頼性試験において、スリットＳＬを介した素子形成領域への水分の侵入に起因したＣｕ配線の腐食が発生せず、半導体装置の信頼性の低下を防止することができる。
【００４５】
また、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面が露出するように形成された開口部３１の側面は、第２パッシベーション膜３２によって覆われており、Ａｌ膜２６の上面に形成されたＴｉＮ膜２８は露出していない。従って、このＴｉＮ膜２８は酸化されにくくなるので、酸化によるＴｉＮ膜２８の体積膨張が起きにくくなり、第１パッシベーション膜３０や層間絶縁膜２３などにクラックが入ることがない。これらにより、半導体装置の信頼性試験において、上記クラックを介した素子形成領域への水分の侵入に起因したＣｕ配線の腐食が発生せず、半導体装置の信頼性の低下を防止することができる。
【００４６】
次に、本実施の形態１による半導体装置の製造方法を図３〜図１１に示す半導体装置の要部断面図を用いて工程順に説明する。図６〜図１１は、半導体装置の上層配線（前述した第５層目の配線Ｍ５および第６層目の配線Ｍ６）を示す要部断面図である。
【００４７】
まず、図３に示すように、シリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１の主面に所望する半導体素子を形成する。半導体素子としては、ＣＭＯＳデバイスを例示する。
【００４８】
半導体基板１の素子分離領域に絶縁膜からなる分離部２を形成した後、半導体基板１にｐ型の導電性を示す不純物をイオン注入してｐウェル３を形成し、同様に、ｎ型の導電性を示す不純物をイオン注入してｎウェル４を形成する。続いてｎＭＩＳおよびｐＭＩＳを構成するゲート絶縁膜５およびゲート電極６ｎ，６ｐを形成し、さらに、ゲート電極６ｎ，６ｐの側壁にサイドウォール７を形成する。続いてゲート電極６ｎの両側のｐウェル３にｎ型の導電性を示す不純物をイオン注入し、ｎＭＩＳのソース・ドレインとして機能するｎ型半導体領域８をゲート電極６ｎおよびサイドウォール７に対して自己整合的に形成する。同様に、ゲート電極６ｐの両側のｎウェル４にｐ型の導電性を示す不純物をイオン注入し、ｐＭＩＳのソース・ドレインとして機能するｐ型半導体領域９をゲート電極６ｐおよびサイドウォール７に対して自己整合的に形成する。
【００４９】
次に、半導体基板１の主面上に形成された種々の半導体素子を電気的に接続する多層配線を形成する。
【００５０】
図４に示すように、半導体基板１の主面上にＣＶＤ法により窒化シリコン膜を堆積して下層絶縁膜１０ａを形成する。続いて下層絶縁膜１０ａ上にプラズマＣＶＤ法によりＴＥＯＳ膜を堆積して上層絶縁膜１０ｂを形成し、下層絶縁膜１０ａおよび上層絶縁膜１０ｂからなる層間絶縁膜１０を形成する。その後、上層絶縁膜１０ｂの表面をＣＭＰ（Chemical Mechanical Polishing）法により研磨する。下地段差に起因して下層絶縁膜１０ａの表面に凹凸形状が形成されていても、上層絶縁膜１０ｂの表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜１０が得られる。
【００５１】
次に、レジストパターンをマスクとして層間絶縁膜１０をエッチングし、ｎＭＩＳおよびｐＭＩＳのソース・ドレインなどに達する接続孔１１を所定の箇所に形成する。続いて半導体基板１の主面上にバリアメタル膜を形成する。バリアメタル膜は、例えばＴｉ膜、ＴｉＮ膜等である。さらに、バリアメタル膜上に金属膜、例えばＷ膜を堆積し、これら金属膜およびバリアメタル膜を、例えばＣＭＰ法により研磨することによって接続孔１１の内部にバリアメタル膜および金属膜を埋め込み、金属膜を主導体膜とするプラグ１２を形成する。
【００５２】
次に、半導体基板１の主面上にストッパ絶縁膜１３および配線形成用絶縁膜１４を順次形成する。ストッパ絶縁膜１３は、配線形成用絶縁膜１４に配線溝１５を形成する際にエッチングストッパとなる膜であり、配線形成用絶縁膜１４に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜１３は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜であり、配線形成用絶縁膜１４は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜である。
【００５３】
次に、シングルダマシン法により第１層目の配線Ｍ１を形成する。
【００５４】
まず、レジストパターンをマスクとしたドライエッチングによってストッパ絶縁膜１３および配線形成用絶縁膜１４の所定の領域に配線溝１５を形成した後、半導体基板１の主面上にバリアメタル膜を形成する。バリアメタル膜は、例えばＴｉＮ膜、Ｔａ膜またはＴａＮ膜等である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜上にＣｕシード層を形成し、さらに、電解めっき法を用いてＣｕシード層上にＣｕめっき膜を形成する。Ｃｕめっき膜により配線溝１５の内部を埋め込む。続いて配線溝１５以外の領域のＣｕめっき膜、Ｃｕシード層およびバリアメタル膜を、例えばＣＭＰ法により除去して、Ｃｕ膜を主導体膜とする第１層目の配線Ｍ１を配線溝１５の内部に形成する。
【００５５】
次に、デュアルダマシン法により第２層目の配線Ｍ２から第５層目の配線Ｍ５を形成する。
【００５６】
まず、図５に示すように、半導体基板１の主面上にストッパ絶縁膜１６、層間絶縁膜１７、配線形成用絶縁膜１９、およびキャップ絶縁膜２０を順次形成する。ストッパ絶縁膜１６および層間絶縁膜１７には、後に説明するように接続孔１８が形成され、配線形成用絶縁膜１９およびキャップ絶縁膜２０には、後に説明するように配線溝２１が形成される。
【００５７】
ストッパ絶縁膜１６は、層間絶縁膜１７に対してエッチング選択比を有する材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜である。さらに、ストッパ絶縁膜１６は、第１層目の配線Ｍ１を構成するＣｕの拡散を防止する保護膜としての機能を有している。層間絶縁膜１７は、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ膜である。配線形成用絶縁膜１９は、ＳｉＯ２よりも比誘電率が低い絶縁膜であり、例えば比誘電率が３．５以下のＬｏｗ−ｋ膜により構成される。Ｌｏｗ−ｋ膜として、例えばフッ素を含む酸化シリコン膜を用いる。キャップ絶縁膜２０は、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ膜である。
【００５８】
次に、接続孔形成用のレジストパターンをマスクとしたエッチングにより、キャップ絶縁膜２０、配線形成用絶縁膜１９、層間絶縁膜１７、およびストッパ絶縁膜１６を順次加工する。この際、ストッパ絶縁膜１６がエッチングストッパとして機能する。続いて配線溝形成用のレジストパターンをマスクとしたエッチングにより、キャップ絶縁膜２０および配線形成用絶縁膜１９を順次加工する。これにより、ストッパ絶縁膜１６および層間絶縁膜１７に接続孔１８が形成され、配線形成用絶縁膜１９およびキャップ絶縁膜２０に配線溝２１が形成される。
【００５９】
次に、接続孔１８および配線溝２１の内部に第２層目の配線Ｍ２を形成する。第２層目の配線Ｍ２は、バリアメタル膜および主導体膜であるＣｕ膜からなり、この第２層目の配線Ｍ２と下層配線である第１層目の配線Ｍ１とを接続する接続部材は第２層目の配線Ｍ２と一体に形成される。まず、接続孔１８および配線溝２１の内部を含む半導体基板１の主面上にバリアメタル膜を形成する。バリアメタル膜は、例えばＴｉＮ膜、Ｔａ膜またはＴａＮ膜等である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜上にＣｕシード層を形成し、さらに、電解めっき法を用いてＣｕシード層上にＣｕめっき膜を形成する。Ｃｕめっき膜により接続孔１８および配線溝２１の内部を埋め込む。続いて接続孔１８および配線溝２１以外の領域のＣｕめっき膜、Ｃｕシード層およびバリアメタル膜を、例えばＣＭＰ法により除去して、Ｃｕ膜を主導体膜とする第２層目の配線Ｍ２を配線溝２１の内部に形成する。
【００６０】
その後、前述した第２層目の配線Ｍ２と同様な方法により、さらに、上層の第３層目の配線Ｍ３から第５層目の配線Ｍ５を形成する。
【００６１】
次に、最上層の配線である第６層目の配線Ｍ６を形成する。
【００６２】
まず、図６に示すように、半導体基板１の主面上にバリア絶縁膜２２および層間絶縁膜２３を順次形成する。バリア絶縁膜２２は、Ｃｕの拡散を防止する保護膜としての機能を有しており、例えば窒素を含むシリコン膜、例えばＳｉＮ膜、ＳｉＣＮ膜、またはＳｉＯＮ膜などである。その厚さは、例えば１７５〜２２５ｎｍ程度である。層間絶縁膜２３は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜であり、その厚さは、例えば１０００ｎｍ程度である。
【００６３】
次に、レジストパターンをマスクとして層間絶縁膜２３およびバリア絶縁膜２２を順次エッチングし、第５層目の配線Ｍ５に達する接続孔２４を所定の箇所に形成する。続いて半導体基板１の主面上にバリアメタル膜を形成する。バリアメタル膜は、例えばＴｉ膜、ＴｉＮ膜等である。さらに、バリアメタル膜上に金属膜、例えばＷ膜を堆積し、これら金属膜およびバリアメタル膜を、例えばＣＭＰ法により研磨することによって接続孔２４の内部にバリアメタル膜および金属膜を埋め込み、金属膜を主導体膜とするプラグ２５を形成する。
【００６４】
次に、半導体基板１の主面上にＴｉＮ膜２７、Ａｌ膜２６、およびＴｉＮ膜２８を順次形成する。Ａｌ膜２６の上面および下面に形成されたＴｉＮ膜２７，２８は、ＥＭ耐性を向上させる機能を有している。さらに、Ａｌ膜２６の上面に形成されたＴｉＮ膜２８は、反射防止膜としての機能を有している。Ａｌ膜２６は、例えばスパッタリング法により形成され、その厚さは、例えば１０００ｎｍ程度である。Ａｌ膜２６の上面および下面に形成されたＴｉＮ膜２７，２８は、例えばスパッタリング法により形成され、Ａｌ膜２６の上面に形成されたＴｉＮ膜２８の厚さは、例えば１００〜３００ｎｍ程度である。
【００６５】
次に、レジストパターンをマスクとしたエッチングにより、ＴｉＮ膜２８、Ａｌ膜２６、およびＴｉＮ膜２７を順次エッチングし、ＴｉＮ膜２７、Ａｌ膜２６、およびＴｉＮ膜２８の積層膜からなる第６層目の配線Ｍ６を形成する。前述した図２に示すように、半導体チップＳＣの素子形成領域ＤＡの周縁部には、第６層目の配線Ｍ６からなる複数のボンディングパッドＢＰが形成される。また、素子形成領域ＤＡの周囲には、第１層目の配線Ｍ１から第６層目の配線Ｍ６が積層されて構成されるガードリングＧＲが形成される。
【００６６】
次に、図７に示すように、半導体基板１の主面上に接着用絶縁膜２９および下層パッシベーション膜３０Ａを順次形成する。接着用絶縁膜２９は、例えばプラズマＣＶＤ法により形成された酸化シリコン膜からなり、下層パッシベーション膜３０Ａの剥がれを防止するために設けられている。その厚さは、例えば７０ｎｍ程度である。下層パッシベーション膜３０Ａは、例えば高密度プラズマＣＶＤ法により形成された酸化シリコン膜３０ａからなり、その厚さは、例えば１０００ｎｍ程度である。
【００６７】
次に、図８に示すように、下層パッシベーション膜３０Ａ上に、上層パッシベーション膜３０Ｂを形成する。上層パッシベーション膜３０Ｂは、プラズマＣＶＤ法により形成された窒化シリコン膜３０ｂからなり、その厚さは、例えば６００ｎｍ程度である。下層パッシベーション膜３０Ａおよび上層パッシベーション膜３０Ｂからなる第１パッシベーション膜３０は、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行う保護膜としての機能を有している。
【００６８】
次に、図９に示すように、レジストパターンＲＰ１をマスクとしたエッチングにより、素子形成領域の第１パッシベーション膜３０およびボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面のＴｉＮ膜２８を順次エッチングし、同時に、スリット領域の第１パッシベーション膜３０、接着用絶縁膜２９、および層間絶縁膜２３を順次エッチングする。これにより、素子形成領域には、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６を露出する開口部３１が形成され、スリット領域には、スリットＳＬが形成される。このとき、スリット領域に形成されるスリットＳＬは、その底部が、層間絶縁膜２３の膜厚方向において層間絶縁膜２３を突き抜けない位置で止まるように、形成される。従って、スリットＳＬの底部は、バリア絶縁膜２２の膜厚方向においてバリア絶縁膜２２を突き抜けていない。
【００６９】
開口部３１の底面には、第６層目の配線Ｍ６のＡｌ膜２６が露出している。また、開口部３１の側面には、Ａｌ膜２６の上面に形成されたＴｉＮ膜２８も露出している。スリットＳＬは、前述したように、スリットＳＬを形成する際の加工ばらつき等により、その深さがばらつく。そのため、スリットＳＬの底部がバリア絶縁膜２２に達することがあるが、最悪の場合でも、スリットＳＬの底部はバリア絶縁膜２２で止めて、バリア絶縁膜２２を突き抜けないように形成される。また、スリットＳＬが深くなると、後の工程で形成される第２パッシベーション膜３２のカバレジが悪くなる、第２パッシベーション膜３２の加工に用いるレジストの被覆性が悪くなる、そのレジストの除去残りが生じるなどの不良が生じる可能性もある。
【００７０】
次に、図１０に示すように、半導体基板１の主面上に第２パッシベーション膜３２を形成する。第２パッシベーション膜３２は、例えばプラズマＣＶＤ法により形成された窒化シリコン膜であり、その厚さは、例えば１００〜３００ｎｍ程度である。第２パッシベーション膜３２により、平面視における第１パッシベーション膜３０の上面、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６を露出する開口部３１の内壁（側面と底面）、およびスリットＳＬの内壁（側面と底面）は覆われている。
【００７１】
次に、図１１に示すように、レジストパターンＲＰ２をマスクにして、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面の第２パッシベーション膜３２のみを除去して、第６層目の配線Ｍ６のＡｌ膜２６を露出させる。ここでは、開口部３１の側面の第２パッシベーション膜３２は除去せず、ＴｉＮ膜２８を第２パッシベーション膜３２で覆う。ＴｉＮ膜２８を第２パッシベーション膜３２で覆うことにより、ＴｉＮ膜２８が酸化されにくくなり、酸化によるＴｉＮ膜２８の体積膨張が起きにくくなる。これにより、第１パッシベーション膜３０や層間絶縁膜２３などにクラックが入らなくなり、このクラックを介しての水分の侵入が防止できるので、素子形成領域のＣｕ配線の腐食を防止することができる。また、ここでは、スリットＳＬの内壁（側面と底面）に形成された第２パッシベーション膜３２も除去しない。これにより、スリットＳＬを介しての水分の侵入が防止できるので、素子形成領域のＣｕ配線の腐食を防止することができる。
【００７２】
このように、本実施の形態１では、スリットＳＬの底部がバリア絶縁膜２２を突き抜けないようにスリットＳＬを形成した後、さらに、スリットＳＬの内壁（側面および底面）を第２パッシベーション膜３２で覆っている。また、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面が露出するように形成された開口部３１の側面を第２パッシベーション膜３２によって覆うことにより、Ａｌ膜２６の上面に形成されたＴｉＮ膜２８の露出を防いで、酸化によるＴｉＮ膜２８の体積膨張に起因する第１パッシベーション膜３０や層間絶縁膜２３などにおけるクラックの発生を防止している。これらにより、半導体装置の信頼性試験において、スリットＳＬまたはクラックを介した素子形成領域への水分の侵入を防止することができるので、水分に起因した素子形成領域のＣｕ配線の腐食が発生せず、半導体装置の信頼性の低下を防止することができる。
【００７３】
（実施の形態２）
前述した実施の形態１では、ガードリングＧＲの周りを囲むように形成されたスリットＳＬの内壁（側面と底面）を第２パッシベーション膜３２により覆うことにより、水分がスリットＳＬを介して素子形成領域に収入することを防止した。また、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面が露出するように形成された開口部３１の側面を第２パッシベーション膜３２により覆い、ＴｉＮ膜２８の露出を防ぐことにより、酸化によるＴｉＮ膜２８の体積膨張に起因した第１パッシベーション膜３０におけるクラックの発生を防止して、水分がクラックを介して素子形成領域に侵入することを防止した。
【００７４】
これに対して、本実施の形態２では、実施の形態１と同様に、最上層の配線である第６層目の配線Ｍ６は第１パッシベーション膜３０により保護する。しかし、ガードリングＧＲの周りを囲むように形成されたスリットＳＬの内壁（側面と底面）とボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面が露出するように形成された開口部３１の側面は、第１パッシベーション膜３０の上層部を構成する上層パッシベーション膜３０Ｂにより保護する。
【００７５】
本実施の形態２による半導体装置を図１２に示す半導体装置の要部断面図を用いて説明する。図１２は半導体装置の上層配線（前述した第５層目の配線Ｍ５および第６層目の配線Ｍ６）を示す要部断面図である。なお、半導体基板１の主面に形成される各種半導体素子および第１層目の配線Ｍ１から第６層目の配線Ｍ６の構造は、前述した実施の形態１で説明したものと同様であるため、その説明を省略する。
【００７６】
図１２に示すように、第６層目の配線Ｍ６は、接着用絶縁膜２９および第１パッシベーション膜３０により覆われている。接着用絶縁膜２９は、例えばプラズマＣＶＤ法により形成された酸化シリコン膜であり、第１パッシベーション膜３０の剥がれを防止するために設けられている。その厚さは、例えば７０ｎｍ程度である。
【００７７】
第１パッシベーション膜３０は、下層パッシベーション膜３０Ａと上層パッシベーション膜３０Ｂとからなる積層膜である。下層パッシベーション膜３０Ａは、例えば高密度プラズマＣＶＤ法により形成された酸化シリコン膜３０ａである。また、上層パッシベーション膜３０Ｂは、水分の侵入を防止する機能を有する保護膜であり、例えばプラズマＣＶＤ法により形成された窒化シリコン膜３０ｂである。下層パッシベーション膜３０Ａの厚さは、例えば１０００ｎｍ程度であり、上層パッシベーション膜３０Ｂの厚さは、例えば６００ｎｍ程度である。第１パッシベーション膜３０は、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行う保護膜としての機能を有している。
【００７８】
ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面のＴｉＮ膜２８、接着用絶縁膜２９、および下層パッシベーション膜３０Ａには、開口部３１が形成されており、その開口部３１の底面には、第６層目の配線Ｍ６のＡｌ膜２６が露出している。
【００７９】
また、素子形成領域の周りを取り囲むようにガードリングＧＲが形成され、ガードリングＧＲの周りを囲むようにスリットＳＬが形成されている。このスリットＳＬは、第５層目の配線Ｍ５と第６層目の配線Ｍ６との間に設けられた層間絶縁膜２３、接着用絶縁膜２９、および下層パッシベーション膜３０Ａに形成されている。スリットＳＬの底部は、層間絶縁膜２３の膜厚方向において層間絶縁膜２３を突き抜けておらず、第５層目の配線Ｍ５と第６層目の配線Ｍ６との間に設けられた、Ｃｕの拡散を防止する保護膜としての機能を有するバリア絶縁膜２２には達していない。スリットＳＬの幅は、例えば４〜５ｎｍ程度である。
【００８０】
さらに、平面視における下層パッシベーション膜３０Ａの上面、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面が露出するように形成された開口部３１の側面、およびスリットＳＬの内壁（側面と底面）は上層パッシベーション膜３０Ｂにより覆われている。ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面のみ、上層パッシベーション膜３０Ｂにより覆われておらず、外部端子（ボンディングワイヤ、バンプなど）を接続するために、露出している。
【００８１】
このように、スリットＳＬの内壁（側面と底面）を上層パッシベーション膜３０Ｂによって覆うことにより、外部から水分がスリットＳＬを介して素子形成領域に侵入することを防止することができる。また、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面が露出するように形成された開口部３１の側面を上層パッシベーション３０Ｂによって覆うことにより、酸化によるＴｉＮ膜２８の体積膨張に起因する第１パッシベーション膜３０や層間絶縁膜２３などのクラックを防ぎ、クラックを介して外部から水分が素子形成領域に侵入することを防止することができる。これらにより、半導体装置の信頼性試験において、スリットＳＬを介した素子形成領域への水分の侵入に起因したＣｕ配線の腐食が発生せず、半導体装置の信頼性の低下を防止することができる。
【００８２】
次に、本実施の形態２による半導体装置の製造方法を図１３〜図１５を用いて説明する。図１３〜図１５は半導体装置の上層配線（前述した第５層目の配線Ｍ５および第６層目の配線Ｍ６）を示す要部断面図である。なお、半導体基板１の主面に各種半導体素子を形成し、そして第１層目の配線Ｍ１から第６層目の配線Ｍ６を形成するまでの製造過程は、前述した実施の形態１で説明したものと同様であるため、その説明を省略する。
【００８３】
まず、図１３に示すように、前述した実施の形態１において図７を用いて説明した製造工程に続いて、レジストパターンＲＰ３をマスクとしたエッチングにより、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面の下層パッシベーション膜３０Ａ、接着用絶縁膜２９、およびＴｉＮ膜２８を順次エッチングし、同時に、スリット領域の下層パッシベーション膜３０Ａ、接着用絶縁膜２９、および層間絶縁膜２３を順次エッチングする。これにより、素子形成領域には、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６を露出する開口部３１が形成され、スリット領域には、バリア絶縁膜２２に達しないスリットＳＬが形成される。
【００８４】
開口部３１の底面には、第６層目の配線Ｍ６を構成するＡｌ膜２６が露出している。また、開口部３１の側面にはＡｌ膜２６の上面に形成されたＴｉＮ膜２８も露出している。スリットＳＬは、スリットＳＬを形成する際の加工ばらつき等により、その深さはばらつくが、スリットＳＬの底部はバリア絶縁膜２２で止めて、バリア絶縁膜２２を突き抜けないように形成される。
【００８５】
次に、図１４に示すように、下層パッシベーション膜３０Ａ上に、上層パッシベーション膜３０Ｂを形成する。上層パッシベーション膜３０Ｂは、水分の侵入を防止する機能を有する保護膜であり、例えばプラズマＣＶＤ法により形成された窒化シリコン膜からなる。その厚さは、例えば６００ｎｍ程度である。ここで、上層パッシベーション膜３０Ａにより、平面視における下層パッシベーション膜３０Ａの上面、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面が露出するように形成された開口部３１の内壁（側面と底面）、およびスリットＳＬの内壁（側面と底面）は覆われている。
【００８６】
次に、図１５に示すように、レジストパターンＲＰ４をマスクにして、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面の上層パッシベーション膜３０Ｂのみを除去して、第６層目の配線Ｍ６のＡｌ膜２６を露出させる。ここでは、開口部３１の側面の上層パッシベーション膜３０Ｂは除去せず、開口部３１の側面に露出したＴｉＮ膜２８を上層パッシベーション膜３０Ｂで覆う。ＴｉＮ膜２８を上層パッシベーション膜３０Ｂで覆うことにより、ＴｉＮ膜２８が酸化されにくくなり、酸化によるＴｉＮ膜２８の体積膨張が起きにくくなる。これにより、第１パッシベーション膜３０や層間絶縁膜２３などにクラックが入らなくなり、このクラックを介しての水分の侵入が防止できるので、素子形成領域のＣｕ配線の腐食を防止することができる。また、ここでは、スリットＳＬの内壁（側面と底面）に形成された上層パッシベーション膜３０Ｂも除去しない。これにより、スリットＳＬを介しての水分の侵入が防止できるので、素子形成領域のＣｕ配線の腐食を防止することができる。
【００８７】
このように、本実施の形態２によれば、外部からの素子形成領域への水分の侵入を防止することができるので、前述した実施の形態１と同様の効果を得ることができる。さらに、前述した実施の形態１では、第２パッシベーション膜３２を形成したが、本実施の形態２では、第２パッシベーション膜３２を形成していないので、前述した実施の形態１よりも材料費の節約や製造時間の短縮などを図ることができる。
【００８８】
（実施の形態３）
本実施の形態３による半導体装置について図１６および図１７を用いて説明する。図１６は素子形成領域およびスリット領域の一例を説明する上層配線の要部断面図、図１７は素子形成領域およびスリット領域の他の例を説明する上層配線の要部断面図である。
【００８９】
まず、本実施の形態３による半導体装置の一例を図１６に示す半導体装置の要部断面図を用いて説明する。図１６は半導体装置の上層配線（前述した第５層目の配線Ｍ５および第６層目の配線Ｍ６）を示す要部断面図である。
【００９０】
図１６に示すように、第６層目の配線Ｍ６は、接着用絶縁膜２９および第１パッシベーション膜３０により覆われている。接着用絶縁膜２９は、例えばプラズマＣＶＤ法により形成された酸化シリコン膜であり、第１パッシベーション膜３０の剥がれを防止するために設けられている。その厚さは、例えば７０ｎｍ程度である。
【００９１】
第１パッシベーション膜３０は、下層パッシベーション膜３０Ａと上層パッシベーション膜３０Ｂとからなる積層膜である。下層パッシベーション膜３０Ａは、例えば高密度プラズマＣＶＤ法により形成された酸化シリコン膜３０ａである。また、上層パッシベーション膜３０Ｂは、水分の侵入を防止する機能を有する保護膜であり、例えばプラズマＣＶＤ法により形成された窒化シリコン膜３０ｂである。下層パッシベーション膜３０Ａの厚さは、例えば１０００ｎｍ程度であり、上層パッシベーション膜３０Ｂの厚さは、例えば６００ｎｍ程度である。第１パッシベーション膜３０は、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行う保護膜としての機能を有している。
【００９２】
ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面のＴｉＮ膜２８、接着用絶縁膜２９、および下層パッシベーション膜３０Ａには、開口部３１が形成されており、その開口部３１の底面には、第６層目の配線Ｍ６のＡｌ膜２６が露出している。
【００９３】
また、素子形成領域の周りを取り囲むようにガードリングＧＲが形成され、ガードリングＧＲの周りを囲むようにスリットＳＬが形成されている。このスリットＳＬは、第５層目の配線Ｍ５と第６層目の配線Ｍ６との間に設けられた層間絶縁膜２３、接着用絶縁膜２９、および下層パッシベーション膜３０Ａに形成されている。スリットＳＬの底部は、層間絶縁膜２３の膜厚方向において層間絶縁膜２３を突き抜けておらず、第５層目の配線Ｍ５と第６層目の配線Ｍ６との間に設けられた、Ｃｕの拡散を防止する保護膜としての機能を有するバリア絶縁膜２２には達していない。スリットＳＬの幅は、例えば４〜５ｎｍ程度である。
【００９４】
次に、本実施の形態３による半導体装置の他の例を図１７に示す半導体装置の要部断面図を用いて説明する。図１７は半導体装置の上層配線（前述した第５層目の配線Ｍ５および第６層目の配線Ｍ６）を示す要部断面図である。
【００９５】
図１７に示すように、前述した図１６に示す上層配線の構造に加えて、さらに平面視における第１パッシベーション膜３０の上面、ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面が露出するように形成された開口部３１の側面、およびスリットＳＬの内壁（側面と底面）は第２パッシベーション膜３２により覆われている。ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面のみ、第２パッシベーション膜３２により覆われておらず、外部端子（ボンディングワイヤ、バンプなど）を接続するために、露出している。
【００９６】
このように、本実施の形態３によれば、配線形成用絶縁膜１９ａが水分を容易に侵入させてしまうＬｏｗ−ｋ膜であっても、スリットＳＬの底部が、層間絶縁膜２３の膜厚方向において層間絶縁膜２３を突き抜けておらず、配線形成用絶縁膜１９ａに達していないでの、スリットＳＬを介した素子形成領域への水分の侵入を防止することができる。
【００９７】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９８】
本発明は、層間絶縁膜および配線等の剥がれを防止するために、半導体基板の主面上に素子形成領域を取り囲むように形成されたスリット（溝部、溝パターン）を有する半導体装置に適用することができる。
【符号の説明】
【００９９】
１ 半導体基板
２ 分離部
３ ｐウェル
４ ｎウェル
５ ゲート絶縁膜
６ｎ，６ｐ ゲート電極
７ サイドウォール
８ ｎ型半導体領域
９ ｐ型半導体領域
１０ 層間絶縁膜
１０ａ 下層絶縁膜
１０ｂ 上層絶縁膜
１１ 接続孔
１２ プラグ
１３ ストッパ絶縁膜
１４ 配線形成用絶縁膜
１５ 配線溝
１６，１６ａ ストッパ絶縁膜
１７，１７ａ 層間絶縁膜
１８，１８ａ 接続孔
１９，１９ａ 配線形成用絶縁膜（第１絶縁膜）
２０，２０ａ キャップ絶縁膜
２１，２１ａ 配線溝
２２ バリア絶縁膜（第２絶縁膜）
２３ 層間絶縁膜（第３絶縁膜）
２４ 接続孔
２５ プラグ
２６ Ａｌ（アルミニウム）膜
２７，２８ ＴｉＮ（窒化チタン）膜
２９ 接着用絶縁膜
３０ 第１パッシベーション膜
３０ａ 酸化シリコン膜
３０Ａ 下層パッシベーション膜（下層膜）
３０ｂ 窒化シリコン膜
３０Ｂ 上層パッシベーション膜（上層膜）
３１ 開口部
３２ 第２パッシベーション膜
５１ 最上層の配線
５２ Ｃｕ（銅）配線
１００ スクライブライン
ＢＰ ボンディングパッド
ＤＡ 素子形成領域
ＧＲ ガードリング（シーリング）
Ｍ１ 第１層目の配線
Ｍ２ 第２層目の配線
Ｍ３ 第３層目の配線
Ｍ４ 第４層目の配線
Ｍ５ 第５層目の配線
Ｍ６ 第６層目の配線
ＲＰ１，ＲＰ２，ＲＰ３，ＲＰ４ レジストパターン
ＳＣ 半導体チップ
ＳＬ スリット（溝部、溝パターン）
【特許請求の範囲】
【請求項１】
半導体基板の主面上に形成された第１絶縁膜と、
前記第１絶縁膜に形成された配線溝と、
前記配線溝の内部に形成された、銅を主導電材料とする第１導体膜からなる第１配線と、
前記第１配線および前記第１絶縁膜の上に形成された第１厚さの第２絶縁膜と、
前記第２絶縁膜の上に形成された、前記第１厚さよりも厚い第２厚さの第３絶縁膜と、
前記第２および第３絶縁膜に形成され、前記第１配線に接続される、前記第１導体膜とは異なる主導電材料からなるプラグと、
前記プラグに接続して形成され、前記第１導体膜とは異なる主導電材料からなる第２配線と、
前記第２配線および前記第３絶縁膜を覆うように形成された第１パッシベーション膜と、
前記第２配線の上面を露出する前記第１パッシベーション膜に形成された開口部と、
素子形成領域とダイシング領域との間に、前記第３絶縁膜および前記第１パッシベーション膜に形成された溝部と、
前記開口部の側面を覆うように形成された第２パッシベーション膜と、
を有する半導体装置であって、
前記溝部の底部が、前記第３絶縁膜の膜厚方向において前記第３絶縁膜を突き抜けていないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２パッシベーション膜は、前記溝部の側面および底面を覆うように形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２絶縁膜は炭窒化シリコン膜であり、前記溝部の底部が前記炭窒化シリコン膜よりも上側に位置することを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記溝部の底部が、前記第２絶縁膜の膜厚方向において前記第２絶縁膜を突き抜けていないことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第２絶縁膜は炭窒化シリコン膜、酸窒化シリコン膜、または窒化シリコン膜であり、前記第３絶縁膜は酸化シリコン膜であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第２パッシベーション膜は窒化シリコン膜であることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１絶縁膜の比誘電率は、ＳｉＯ２の比誘電率よりも低いことを特徴とする半導体装置。
【請求項８】
半導体基板の主面上に形成された第１絶縁膜と、
前記第１絶縁膜に形成された配線溝と、
前記配線溝の内部に形成された、銅を主導電材料とする第１導体膜からなる第１配線と、
前記第１配線および前記第１絶縁膜の上に形成された第１厚さの第２絶縁膜と、
前記第２絶縁膜の上に形成された、前記第１厚さよりも厚い第２厚さの第３絶縁膜と、
前記第２および第３絶縁膜に形成され、前記第１配線に接続される、前記第１導体膜とは異なる主導電材料からなるプラグと、
前記プラグに接続して形成され、前記第１導体膜とは異なる主導電材料からなる第２配線と、
前記第２配線および前記第３絶縁膜を覆うように形成された、下層膜と上層膜との積層構造の第１パッシベーション膜と、
前記第２配線の上面を露出する前記第１パッシベーション膜に形成された開口部と、
素子形成領域とダイシング領域との間に、前記第３絶縁膜および前記第１パッシベーション膜に形成された溝部と、
前記開口部の側面および前記溝部の側面および底面を覆うように形成された第２パッシベーション膜と、
を有する半導体装置であって、
前記第１パッシベーション膜を構成する前記上層膜および前記第２パッシベーション膜は、窒化シリコン膜であることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記溝部の底部が、前記第３絶縁膜の内部に位置していることを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
前記第２絶縁膜は炭窒化シリコン膜であり、前記溝部の底部が前記炭窒化シリコン膜よりも上側に位置することを特徴とする半導体装置。
【請求項１１】
請求項８記載の半導体装置において、
前記溝部の底部が、前記第２絶縁膜の膜厚方向において前記第２絶縁膜を突き抜けていないことを特徴とする半導体装置。
【請求項１２】
請求項８記載の半導体装置において、
前記第２絶縁膜は炭窒化シリコン膜、酸窒化シリコン膜、または窒化シリコン膜であり、前記第３絶縁膜は酸化シリコン膜であることを特徴とする半導体装置。
【請求項１３】
請求項８記載の半導体装置において、
前記第１絶縁膜の比誘電率は、ＳｉＯ２の比誘電率よりも低いことを特徴とする半導体装置。
【請求項１４】
（ａ）半導体基板の主面上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜に配線溝を形成し、前記配線溝の内部に、銅を主導電材料とする第１導体膜からなる第１配線を形成する工程と、
（ｃ）前記第１配線および前記第１絶縁膜の上に、第１厚さの第２絶縁膜および前記第１厚さよりも厚い第２厚さの第３絶縁膜を形成する工程と、
（ｄ）前記第３絶縁膜および前記第２絶縁膜を順次加工して、前記第１配線に達する接続孔を形成する工程と、
（ｅ）前記接続孔の内部に、前記第１導体膜とは異なる主導電材料からなるプラグを形成する工程と、
（ｆ）前記プラグに接続され、前記第１導体膜とは異なる主導電材料からなる第２配線を形成する工程と、
（ｇ）前記第２配線および前記第３絶縁膜を覆うように形成された第１パッシベーション膜を形成する工程と、
（ｈ）前記第１パッシベーション膜および前記第３絶縁膜を順次加工して、前記第２配線の上面を露出する開口部を形成し、素子形成領域とダイシング領域との間に溝部を形成する工程と、
（ｉ）平面視における前記第１パッシベーション膜の上面、前記開口部の側面および底面、ならびに前記溝部の側面および底面に第２パッシベーション膜を形成する工程と、
（ｊ）平面視における前記第１パッシベーション膜の上面、前記開口部の側面、ならびに前記溝部の側面および底面をレジストパターンにより覆い、前記レジストパターンにより覆われていない前記開口部の底面の前記第２パッシベーション膜をエッチングする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記工程（ｈ）においては、前記溝部の底部が、前記第３絶縁膜の膜厚方向において前記第３絶縁膜を突き抜けない位置で止まるように、前記溝部を形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法において、
前記第２絶縁膜は炭窒化シリコン膜であり、前記溝部の底部が前記炭窒化シリコン膜よりも上に位置することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１４記載の半導体装置の製造方法において、
前記溝部の底部が、前記第２絶縁膜の膜厚方向において前記第２絶縁膜を突き抜けていないことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１４記載の半導体装置の製造方法において、
前記第２絶縁膜は炭窒化シリコン膜、酸窒化シリコン膜、または窒化シリコン膜であり、前記第３絶縁膜は酸化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１４記載の半導体装置の製造方法において、
前記第２パッシベーション膜は窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１４記載の半導体装置の製造方法において、
前記第１絶縁膜の比誘電率は、ＳｉＯ２の比誘電率よりも低いことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板の主面上に形成された第１絶縁膜と、
前記第１絶縁膜に形成された配線溝と、
前記配線溝の内部に形成された、銅を主導電材料とする第１導体膜からなる第１配線と、
前記第１配線および前記第１絶縁膜の上に形成された第１厚さの第２絶縁膜と、
前記第２絶縁膜の上に形成された、前記第１厚さよりも厚い第２厚さの第３絶縁膜と、
前記第２および第３絶縁膜に形成され、前記第１配線に接続される、前記第１導体膜とは異なる主導電材料からなるプラグと、
前記プラグに接続して形成され、前記第１導体膜とは異なる主導電材料からなる第２配線と、
前記第２配線および前記第３絶縁膜を覆うように形成された第１パッシベーション膜と、
前記第２配線の上面を露出する前記第１パッシベーション膜に形成された開口部と、
素子形成領域とダイシング領域との間に、前記第３絶縁膜および前記第１パッシベーション膜に形成された溝部と、
前記開口部の側面を覆うように形成された第２パッシベーション膜と、
を有する半導体装置であって、
前記溝部の底部が、前記第３絶縁膜の膜厚方向において前記第３絶縁膜を突き抜けていないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２パッシベーション膜は、前記溝部の側面および底面を覆うように形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２絶縁膜は炭窒化シリコン膜であり、前記溝部の底部が前記炭窒化シリコン膜よりも上側に位置することを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記溝部の底部が、前記第２絶縁膜の膜厚方向において前記第２絶縁膜を突き抜けていないことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第２絶縁膜は炭窒化シリコン膜、酸窒化シリコン膜、または窒化シリコン膜であり、前記第３絶縁膜は酸化シリコン膜であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第２パッシベーション膜は窒化シリコン膜であることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１絶縁膜の比誘電率は、ＳｉＯ２の比誘電率よりも低いことを特徴とする半導体装置。
【請求項８】
半導体基板の主面上に形成された第１絶縁膜と、
前記第１絶縁膜に形成された配線溝と、
前記配線溝の内部に形成された、銅を主導電材料とする第１導体膜からなる第１配線と、
前記第１配線および前記第１絶縁膜の上に形成された第１厚さの第２絶縁膜と、
前記第２絶縁膜の上に形成された、前記第１厚さよりも厚い第２厚さの第３絶縁膜と、
前記第２および第３絶縁膜に形成され、前記第１配線に接続される、前記第１導体膜とは異なる主導電材料からなるプラグと、
前記プラグに接続して形成され、前記第１導体膜とは異なる主導電材料からなる第２配線と、
前記第２配線および前記第３絶縁膜を覆うように形成された、下層膜と上層膜との積層構造の第１パッシベーション膜と、
前記第２配線の上面を露出する前記第１パッシベーション膜に形成された開口部と、
素子形成領域とダイシング領域との間に、前記第３絶縁膜および前記第１パッシベーション膜に形成された溝部と、
前記開口部の側面および前記溝部の側面および底面を覆うように形成された第２パッシベーション膜と、
を有する半導体装置であって、
前記第１パッシベーション膜を構成する前記上層膜および前記第２パッシベーション膜は、窒化シリコン膜であることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記溝部の底部が、前記第３絶縁膜の内部に位置していることを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
前記第２絶縁膜は炭窒化シリコン膜であり、前記溝部の底部が前記炭窒化シリコン膜よりも上側に位置することを特徴とする半導体装置。
【請求項１１】
請求項８記載の半導体装置において、
前記溝部の底部が、前記第２絶縁膜の膜厚方向において前記第２絶縁膜を突き抜けていないことを特徴とする半導体装置。
【請求項１２】
請求項８記載の半導体装置において、
前記第２絶縁膜は炭窒化シリコン膜、酸窒化シリコン膜、または窒化シリコン膜であり、前記第３絶縁膜は酸化シリコン膜であることを特徴とする半導体装置。
【請求項１３】
請求項８記載の半導体装置において、
前記第１絶縁膜の比誘電率は、ＳｉＯ２の比誘電率よりも低いことを特徴とする半導体装置。
【請求項１４】
（ａ）半導体基板の主面上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜に配線溝を形成し、前記配線溝の内部に、銅を主導電材料とする第１導体膜からなる第１配線を形成する工程と、
（ｃ）前記第１配線および前記第１絶縁膜の上に、第１厚さの第２絶縁膜および前記第１厚さよりも厚い第２厚さの第３絶縁膜を形成する工程と、
（ｄ）前記第３絶縁膜および前記第２絶縁膜を順次加工して、前記第１配線に達する接続孔を形成する工程と、
（ｅ）前記接続孔の内部に、前記第１導体膜とは異なる主導電材料からなるプラグを形成する工程と、
（ｆ）前記プラグに接続され、前記第１導体膜とは異なる主導電材料からなる第２配線を形成する工程と、
（ｇ）前記第２配線および前記第３絶縁膜を覆うように形成された第１パッシベーション膜を形成する工程と、
（ｈ）前記第１パッシベーション膜および前記第３絶縁膜を順次加工して、前記第２配線の上面を露出する開口部を形成し、素子形成領域とダイシング領域との間に溝部を形成する工程と、
（ｉ）平面視における前記第１パッシベーション膜の上面、前記開口部の側面および底面、ならびに前記溝部の側面および底面に第２パッシベーション膜を形成する工程と、
（ｊ）平面視における前記第１パッシベーション膜の上面、前記開口部の側面、ならびに前記溝部の側面および底面をレジストパターンにより覆い、前記レジストパターンにより覆われていない前記開口部の底面の前記第２パッシベーション膜をエッチングする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記工程（ｈ）においては、前記溝部の底部が、前記第３絶縁膜の膜厚方向において前記第３絶縁膜を突き抜けない位置で止まるように、前記溝部を形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法において、
前記第２絶縁膜は炭窒化シリコン膜であり、前記溝部の底部が前記炭窒化シリコン膜よりも上に位置することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１４記載の半導体装置の製造方法において、
前記溝部の底部が、前記第２絶縁膜の膜厚方向において前記第２絶縁膜を突き抜けていないことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１４記載の半導体装置の製造方法において、
前記第２絶縁膜は炭窒化シリコン膜、酸窒化シリコン膜、または窒化シリコン膜であり、前記第３絶縁膜は酸化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１４記載の半導体装置の製造方法において、
前記第２パッシベーション膜は窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１４記載の半導体装置の製造方法において、
前記第１絶縁膜の比誘電率は、ＳｉＯ２の比誘電率よりも低いことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１１−２３３７４６（Ｐ２０１１−２３３７４６Ａ）
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願番号】特願２０１０−１０３３６２（Ｐ２０１０−１０３３６２）
【出願日】平成２２年４月２８日（２０１０．４．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願日】平成２２年４月２８日（２０１０．４．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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