ガードリング構造およびその製造方法
半導体素子用のガードリング構造。ガードリング構造は、第1層および第1層の上面に第2層を有する半導体積層体と、第1層内に形成されたゲート構造と、第1層内に形成されたガードリングとを有する。第2層は、第1層のドーパント濃度よりも高いドーパント濃度を有する。ゲートおよびガードリングは、単一のマスクを用いて同時に形成される。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は一般に半導体、特に、トレンチガードリング構造(trenched guard ring structure)を有する半導体素子の製造方法に関する。
【0002】
背景
電界効果トランジスタ(FET)は、電場に依存して半導体材料内の「チャネル」の形状ひいては伝導性を制御する一種のトランジスタである。接合電界効果トランジスタ(JFET)において、チャネルの伝導性は、p−n接合への電圧印加によって制御される。JFETは、p−チャネルまたはn−チャネルとして構成されることもあり、エンハンスメントモード素子またはデプレッションモード素子として動作することもある。JFETに似たものは、金属半導体電界効果トランジスタ(MESFET)である。MESFETは、構造および用語においてJFETにかなり似ている。違いは、MESFETにおいて、ゲート用にp−n接合を用いる代わりにショットキー金属半導体接合が用いられている点である。
【0003】
JFETおよびMESFETは、広く用いられている電子素子である。最適な素子性能を得るためには、下部の半導体材料の固有の性能に可能なかぎり近い素子の降伏電圧を得ることが重要である。しかしながら、実際の素子の降伏電圧は、しばしば素子のエッジにおける高電場の発生によって低下する。特に、素子のエッジでの電場集中は、早期の電圧降伏を引き起こす。早期の電圧降伏を最小限に抑えるため、比較的小さい関連するオン抵抗で最大降伏電圧を得るべく特殊なエッジ終端構造が提供されねばならない。多重フローティングガードリング(MFGR)エッジ終端構造は、半導体素子の表面および材料界面で電荷分布および電場を変化させるために用いられる。ガードリングと、内部にガードリングが埋め込まれた基板との間の界面は、空乏領域を形成し、印加場において電圧降伏に対する抵抗を高める。MFGRはまた、エッジ終端の費用対効果の高い方法を提供する。なぜなら、MFGRは、接合終端拡張技術、別のエッジ終端用技術よりも少ない製造工程を用いることもあるためである。しかしながら、MFGRは、誘電半導体界面の表面電荷に極めて敏感である。誘電半導体界面の正電荷は、フローティングガードリングの有効性を低減し、素子用遮断電圧の減少をもたらすこともある。さらに、誘電半導体界面近くの、大抵は正の、電荷は、誘電半導体に向かい、または誘電半導体から離れて、時間依存性の降伏電圧すなわち降伏ウォークアウト(breakdown walkout)を引き起こす。
【0004】
要旨
半導体素子内のガードリングの製造方法が開示される。前記製造方法は、2層以上の半導体材料を有する半導体積層体上にメサを形成する工程と、前記メサ上にゲート用のトレンチおよび前記メサの周辺上にガードリング用のトレンチを単一のエッチング工程で同時に形成する工程と、前記トレンチに自己整合ゲートおよびガードリングを形成する工程とを有する。前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する。
【0005】
また、半導体素子用のガードリング構造も開示される。ガードリング構造は、第1層と、第1層の上の第2層と、第1層内に形成されたゲートと、第1層内に形成されたガードリングとを有する半導体積層体を有する。第2層は、第1層のドーパント濃度よりも高いドーパント濃度を有する。ゲートおよびガードリングは、単一のマスクを用いて同時に形成される。
【0006】
また、第1層と、第1層の上の第2層と、第2層の上の第3層と、第2層内に形成されたゲートと、第1層内に形成されたガードリングとを有する半導体積層体を有するガードリング構造も開示される。第2層は、第1層のドーパント濃度よりも高いドーパント濃度を有する。第3層は、第2層のドーパント濃度よりも高いドーパント濃度を有する。ゲートおよびガードリングは、単一のマスクを用いて同時に形成される。
【0007】
また、第1層と、第1層の上の第2層と、第2層の上の第3層と、第2層内に形成されたゲートおよびガードリングとを有する半導体積層体を有するガードリング構造も開示される。第2層は、第1層のドーパント濃度よりも高いドーパント濃度を有する。第3層は、第2層のドーパント濃度よりも高いドーパント濃度を有する。ゲートおよびガードリングは、単一のマスクを用いて同時に形成される。
【0008】
また、第1層と、第1層の上の第2層と、第2層の上の第3層と、第2層内に形成されたゲートと、そして一部第2層内に、一部第1層内に形成されたガードリングとを有する半導体積層体を有するガードリング構造も開示される。第2層は、第1層のドーパント濃度よりも高いドーパント濃度を有する。第3層は、第2層のドーパント濃度よりも高いドーパント濃度を有する。ゲートおよびガードリングは、単一のマスクを用いて同時に形成される。
【図面の簡単な説明】
【0009】
詳細な説明は、以下の図面を参照せよ。ここで同種の符号は、同種の要素を示す。
【0010】
【図1】図1は、ガードリング構造の製造方法を示すフローチャートである。
【図2】図2は、レジストパターンのある基板の実施具体例の概略図である。
【図3】図3は、メサ構造の実施具体例の概略図である。
【図4】図4は、レジストパターンのあるメサ構造の実施具体例の概略図である。
【図5】図5は、金属マスクを有するメサ構造の実施具体例の概略図である。
【図6】図6は、ゲートおよびガードリング用のトレンチメサ構造の実施具体例の概略図である。
【図7】図7は、酸化物被膜を有するトレンチメサ構造の実施具体例の概略図である。
【図8】図8は、ゲートおよびガードリングを有するメサ構造の実施具体例の概略図である。
【図9】図9は、傾斜レジストを有する基板の実施具体例の概略図である。
【図10】図10は、傾斜メサ構造の実施具体例の概略図である。
【図11】図11は、図10の傾斜メサから作製されたガードリング構造の実施具体例の概略図である。
【図12】図12は、ガードリング/誘電体界面での電荷分布の概略図である。
【図13】図13は、ガードリング構造のもう一実施具体例の概略図である。
【図14】図14は、トレンチ自己整合ガードリング構造を有する半導体素子の降伏電圧の改善を示す図である。
【図15】図15は、トレンチ自己整合ガードリング構造を有する半導体素子のドレイン電圧の遮断を示す図である。
【0011】
詳細な説明
本記載は、この発明の明細書全体の一部と見なされるべき添付図に関連して解釈されることを目的としている。図は、必ずしも縮尺通りではなく、この発明のいくつかの特徴は、明確さおよび簡潔さのため誇張したスケールまたは幾分概略形式で示されることもある。明細書において、「前方」、「後方」、「上方」、「下方」、「最上部」、「底部」のような相対語は、その派生語と同様に、検討中(under discussion)の図にそのとき記載されたか、または示された方向を示すものと解釈すべきである。前記の相対語は、記載の便宜のためであり、通常、特定の方向を要することを目的とするものではない。「接続している」および「付着している」のような、付着、結合および同種のものに関する用語は、明示的に記載されない限り、可動式または固定式の付着もしくは関係と同様に、構造が介在構造を通じて直接的または間接的に互いに固定または接続した関係を示す。
【0012】
様々な実施具体例の記載において、特定の専門用語を明確さのために採用している。しかしながら、この発明は、そのように選択される特定の専門用語に限定されることを意図していない。各特定要素は、同種の目的を達成するため同種の方法で動作する全ての技術的同等物を有するものと理解されるべきである。
【0013】
図1は、トレンチ自己整合ガードリング構造の製造方法100の実施具体例を示す。製造方法100は、半導体材料の2以上の層を有する半導体積層体上にメサを形成する工程(110)と、前記メサの上のゲート用のトレンチおよび前記メサの周囲にガードリング用のトレンチを単一のエッチング工程で同時に形成する工程(120)と、トレンチに自己整合ゲートおよびガードリングとを形成する工程(130)とを有し、かつ前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する。
【0014】
半導体積層体は、半導体素子の製造に適したいずれの材料でもあり得る。適当な半導体材料の例は、0<x<1としてSiC、GaAs、GaN、AlxGaN1-x/GaN、およびInxGa1-xN/GaNのような3族金属窒化物、Siおよびダイヤモンドを含むがそれらに限定されない。実施具体例において、半導体材料の2以上の層のうち少なくとも1つはn型またはp型ドーパントでドーピングされている。
【0015】
半導体素子の例は、電界効果トランジスタ(FET)、ダイオード、接合電界効果トランジスタ(JFET)、縦型接合型電界効果トランジスタ(VJFET)、
イオン注入静電誘導トランジスタ(SIT)、金属半導体電界効果トランジスタ(MESFET)、金属酸化膜半導体電界効果トランジスタ(MOSFET)、バイポーラ接合トランジスタ(BJT)、絶縁ゲートバイポーラトランジスタ(IGBT)、整流器、および電圧を遮断するいかなる縦型半導体(vertical semiconductor)素子も含むがそれらに限定されない。
【0016】
メサを形成する工程(110)の実施具体例は、図2および図3に示されている。前記実施具体例において、半導体積層体200は、低濃度でドープされたNドリフト層210、Nドリフト層210の上面に中濃度でドープされたNチャネル層220、およびNチャネル層220の上面に高濃度でドープされたn+層230を有する。一般に、低濃度でドープされたNドリフト層210は、1014〜1016原子/cm3のドーパント濃度を有し、中濃度でドープされたNチャネル層220は、1015〜1018原子/cm3のドーパント濃度を有し、そして高濃度でドープされたn+層230は、1018原子/cm3を超えるドーパント濃度を有する。別の実施具体例において、半導体積層体は下層および下層のドーパント濃度よりも高いドーパント濃度を有する上層の2層のみを有する。一実施具体例において、下層は、1014〜1018原子/cm3のドーパント濃度を有し、上層は、1018原子/cm3を超えるドーパント濃度を有する。
【0017】
半導体積層体200は、最上にバッファ層を有することもある基板に取り付けられる。基板は、半導体層を蒸着し得るいずれの材料にもなることもある。適切な半導体材料の例は、0<x<1として、SiC、GaAs、GaN、AlxGaN1-x/GaN、およびInxGa1-xN/GaNのような3族金属窒化物、Si、サファイア、およびダイヤモンドを含むがそれらに限定されない。一実施具体例において、半導体積層体200と直接接触して基板の残りの部分から半導体積層体200を分離する最上バッファ層を基板は有する。最上バッファ層は、0<x<1として、SiC、GaAs、GaN、AlxGaN1-x/GaN、およびInxGa1-xN/GaNのような3族金属窒化物、Siおよびダイヤモンドのような半導体層であり得る。
【0018】
図2を再度参照すると、半導体積層体200をレジストで被覆し、次いで露光し現像してレジストマスク240を形成する。図3に示されるように、メサ構造310は、図2のマスクされた半導体積層体200をエッチングすることによって形成され、次いでレジストマスク240を除去する。前記方法は、狭角度でのエッチング(すなわち、垂直近くのエッチング)を可能にする。図3に示される実施具体例において、メサ310を取り囲む領域において、n+層230、Nチャネル層220を通してNドリフト層210までエッチングすることによって、すなわちメサ310を取り囲む領域においてn+層230、Nチャネル層220、およびNドリフト層210の一部を除去することによって、メサ310を形成する。別の実施具体例において、メサ310を取り囲む領域において、Nドリフト層210でなく、n+層230およびNチャネル層220を通してエッチングし、Nチャネル層220およびNドリフト層210の界面で停止することによって、すなわちn+層230およびNチャネル層220を除去することによって、メサ310を形成する。別の実施具体例において、メサ310を取り囲む領域において、n+層230およびNチャネル層220の一部を除去することによって、n+層230を通して、Nチャネル層220までエッチングすることによって、メサ310を形成する。
【0019】
メサ構造310は、当該技術分野で知られている多数の他の方法を用いて形成されることは、当業者に理解されよう。例えば、レジストマスクの代わりに、誘電体マスクもしくは金属マスクまたはこれらの結合を形成して用い、メサ構造310を形成することもできる。
【0020】
図4〜6は、トレンチを形成する工程(120)の一実施具体例を例示する。ここで、図4を参照して、メサ構造310は、誘電体層410で被覆される。誘電体層410は、化学的蒸着(CVD)、物理的気相成長法(PVD)またはスパッタリングのような、当該技術分野において周知の蒸着技術を用いて熱成長または蒸着することもできる。一実施具体例において、誘電体層410は、メサ構造310の表面上に薄い酸化被膜412を熱成長させて十分な接触を確保し、次いで酸化被膜412の上の一層厚い誘電体層414を蒸着する。別の実施具体例において、誘電体層は、オルトケイ酸テトラエチル(TEOS)を有する。誘電体層410を、レジスト420で被覆しパターン化される。
【0021】
ここで図5を参照して、パターン化されたレジスト420上に金属層510をスパッタリング、蒸着またはブランケット蒸着する。パターン化されたレジスト420上の金属層510をリフトオフしてパターン化されたレジスト420を除去し、その結果、酸化物層410上に露出領域520を残す。
【0022】
図6に示される実施具体例において、エッチングを行い、ゲート構造用にメサ310の上のトレンチ610と、ガードリング用にメサ310の周囲にトレンチ620とを形成する。トレンチ610がNチャネル層220に達するとき、エッチング過程を停止する。一実施具体例において、Nドリフト層210で始まるトレンチ620は、完全にNドリフト層210まで形成される。同一の金属マスクでトレンチ610および620を同時にエッチングすることによって、トレンチ610および620の正確な配置が可能になる。
【0023】
別の実施形態において、半導体積層体200をNチャネル層220までエッチングすることによってメサ310を形成する。Nチャネル層220から始まるトレンチ620は、完全にNチャネル層220内に形成される。
【0024】
さらに別の実施具体例において、半導体積層体200をNチャネル層220までエッチングすることによって、メサ310を形成する。Nチャネル層220から始まるトレンチ620は、Nチャネル層220を通してエッチングし、Nドリフト層210まで広げることによって形成される。
【0025】
当該分野で周知の多数の他の方法を用いて形成工程120が行われることは、当業者に理解されよう。例えば、積層200上にトレンチを形成する金属マスクを使用することなく、レジスト420上に直接エッチングを実行することもできる。
【0026】
図7〜8は、自己整合ゲートとガードリングとを形成する工程(130)の実施具体例の一例を例示する。ここで、図7を参照すると、熱成長した酸化物または蒸着した誘電体層710は、トレンチ610および620に選択的に形成される。トレンチ610および620の底で酸化物層710をエッチングし、Nチャネル層220およびNドリフト層210をそれぞれ露光する。次いで、ボロン、アルミニウムのようなp型材料、またはそれらの組み合わせがイオン注入によってトレンチ610および620に注入され、ゲート820および820'ならびにガードリング830および830'を形成する。任意の誘電体層710は、注入されたp型材料をトレンチ610および620の露出領域から分離する。1マスクレベルを用いて、ゲート820および820'ならびにガードリング830および830'を同時に区画し、ゲート820および820'は、ガードリング830および830'に自己整合される。自己整合製造工程は、フローティングガードリング幅および間隔と同様に、配置の公差、ウエハの湾曲のばらつき、非自己整合リソグラフィー工程において観測される問題を引き起こす当業者に知られた他の要因によって影響されないように主接合および第1ガードリング間の正確な間隔を確保する。結果として、最外部のゲート820'および最内部のガードリング830'間の間隔(降伏電圧の最大限に高める場合において重要なパラメータ)は、フローティングガードリング間の間隔と同様に、常に完全である。工程120および130の実行により実現される自己整合820、820'およびガードリング830、830'のトレンチの形成は、従来技術のレジスト/誘電体多重フローティングガードリング形成法において頻発していたリングの損傷に起因する電圧降伏の性能低下の可能性を排除する。さらに、前記方法を用いて自己整合フローティングガードリングを製造する工程によって、加工工程が除去される。
【0027】
前記実施具体例において、最外部のゲート820'および最内部のガードリング830'は、動作中の空乏領域を重複させるべく間隔を開けている。実際には、エッチング工程120は、完全に垂直なメサ310の側壁表面を設けず、最外部のゲート820'および最内部のガードリング830'間に狭角度面があろう。前記面は、最外部のゲート820'を最内部のガードリング830'に結合するイオン注入で被覆されよう。
【0028】
代案として、工程110において、標準的な「傾斜エッチング」技術を用いて広角度のメサ構造を形成することもある。前記「傾斜エッチング」技術は、例えば、熱的にリフローされたレジストマスク910(図9)または傾斜誘電体マスクを形成する工程と、Nドリフト層210(図10)にエッチングする工程とを有し得る。図10に示された実施具体例において、メサ1000を取り囲む周囲領域において、積層200の周囲領域において、n+層230、Nチャネル層220を通してNドリフト層210までエッチングすることによって、すなわちn+層230、Nチャネル層220を除去することによってメサ1000を形成する。別の実施具体例において、メサ1000を取り囲む周囲領域において、n+層230、Nチャネル層220を通してエッチングし、Nチャネル層220およびNドリフト層210の界面で停止することによって、すなわちNドリフト層210でなく、n+層230およびNチャネル層220を除去することによってメサ1000を形成する。別の実施具体例において、メサ1000を取り囲む周囲領域において、n+層230を通してNチャネル層220までエッチングすることによって、すなわちn+層230およびNチャネル層220の一部を除去することによってメサ1000を形成する。
【0029】
積層200はその後ゲートおよびガードリングトレンチの形成用に垂直エッチングされ、前記のようにp型材料が注入される。
【0030】
図11に示されるように、ゲートからドレインまでの優れた降伏電圧性能のため、最外部のゲート820'および最内部のガードリング830'間は、イオン注入によって傾斜側壁1100と結合している。一実施具体例において、第1のガードリング830'(すなわち、最内部のガードリング)は、他のガードリングよりも一層広い幅を有する。
【0031】
最終製品において、ガードリング830、830'は、1層の絶縁性誘電体によって保護される。図12に示されるように、トレンチガードリング構造は、半導体/誘電体界面で蓄積された誘電体表面電荷に影響されないガードリング構造830を作る。なぜなら、誘電体1220に直接接触する半導体柱1210の表面に電荷が蓄積されるからである。埋め込まれたガードリング830間の水平領域1212は、蓄積された表面電荷と直接接触しない。それゆえ、空乏領域1230は、電荷による干渉なしに広がり、最大限の降伏電圧および信頼性が実現される。
【0032】
ゲートの数およびガードリングの数は、図示された数に限定されず、それぞれの特定用途に対する最適化の制約を受けないことが当業者に理解されよう。一実施具体例において、2から30のガードリングでゲートを取り囲む。好ましい実施具体例において、12から18のガードリングでゲートを取り囲む。一実施具体例において、14のガードリングでゲートを取り囲む。同様に、トレンチゲートおよびトレンチガードリングの幅は、ゲートおよびガードリング間の距離と同様に図示される距離に限定されず、それぞれの特定用途に対する最適化の制約を受けない。一実施具体例において、トレンチガードリングは、0.5〜10μm、好ましくは1〜6μmの範囲の幅を有する。一実施具体例において、トレンチガードリングは2μmの幅を有する。別の実施具体例において、トレンチガードリングは、4μmの幅を有する。2つの隣接ガードリング間の間隔を一定または可変にすることもでき、通常0.5〜20μmの範囲である。一実施具体例において、2つの隣接ガードリング間の間隔は可変であり、1.5〜3.5μmの範囲にある。
【0033】
図13は、上記方法を用いて製造したガードリング構造の別の実施具体例を例示する。前記実施具体例において、ガードリング構造は、低濃度ドープ層1312および高濃度ドープ層1314を有する半導体積層体1300を有する。ゲート1320およびガードリング1330のいずれも低濃度ドープ層1312内に形成される。ゲート1320の底面1322は、ガードリング1330の底面1332よりも高い位置にある。ゲート1320およびガードリング1330は、単一のマスクで低濃度ドープ層1312に同時に形成される。
【0034】
前記方法は、フローティングガードリングの幅および間隔と同様に、製造者に主接合エッジに対する第1のフローティングガードリングの位置を正確に制御できるようにする。また、従来技術のレジスト/誘電体多重フローティングガードリング形成法において頻発していたリングの損傷に起因する電圧降伏の性能低下の可能性を排除する。さらに、前記方法を用いた自己整合フローティングガードリングを製造する工程によって、加工工程が除去される。
【0035】
実施例
実施例1:トレンチ自己整合ガードリング構造は、従来技術の方法と比較して降伏電圧を改善する。
【0036】
試作型のVJFETを有するウエハは、前記方法を用いて製造される。従来技術の方法のVJFETを有するウエハも製造される。ウエハ全域の多数の装置の降伏電圧を測定し記録するため、高電圧曲線トレーサが用いられる。図14に示されるように、自己整合トレンチガードリング構造(灰色のバー)は、従来技術の方法で作られたガードリング(白色のバー)と比べて降伏電圧の値および降伏電圧の分散を著しく改善する。教科書通りの物理計算より、3.46×10-15の濃度にドープされたVJFETの11.68ミクロンの厚さのドリフト層の性能は、2078Vであり、これは装置が達成し得る最大の理論的な降伏電圧である。
【0037】
実施例2:様々なリング幅、リング数、およびリング間隔を有するガードリング構造
【0038】
幾つかのガードリング構造は降伏電圧の試験がされる。各構造のリング幅、数、および間隔は、表1に記載されている。
【0039】
ガードリング構造
【表1】
【0040】
最高の降伏電圧は、GRD3構造で得られた。図15は、0.068cm2の活性領域のGRD3ガードリング構造を有するVJFETの遮断電圧特性対ゲート電圧を示す。−37Vのゲートからソースへのバイアスにおいて、VJFETは、2055Vの電圧を遮断でき、これはドリフト層の理論的な降伏電圧限界の94%である。
【0041】
前記の議論は、この発明の多数の例示となる方法および実施具体例を開示し記載する。この発明の精神および基本的な特徴から逸脱することなく、他の特定の形態で具体化されることもあるが、このことは当業者に理解されよう。したがって、この発明の開示は、例示を目的とするものであり、以下の特許請求の範囲に示されたこの発明の範囲の限定を目的とするものではない。
【技術分野】
【0001】
この発明は一般に半導体、特に、トレンチガードリング構造(trenched guard ring structure)を有する半導体素子の製造方法に関する。
【0002】
背景
電界効果トランジスタ(FET)は、電場に依存して半導体材料内の「チャネル」の形状ひいては伝導性を制御する一種のトランジスタである。接合電界効果トランジスタ(JFET)において、チャネルの伝導性は、p−n接合への電圧印加によって制御される。JFETは、p−チャネルまたはn−チャネルとして構成されることもあり、エンハンスメントモード素子またはデプレッションモード素子として動作することもある。JFETに似たものは、金属半導体電界効果トランジスタ(MESFET)である。MESFETは、構造および用語においてJFETにかなり似ている。違いは、MESFETにおいて、ゲート用にp−n接合を用いる代わりにショットキー金属半導体接合が用いられている点である。
【0003】
JFETおよびMESFETは、広く用いられている電子素子である。最適な素子性能を得るためには、下部の半導体材料の固有の性能に可能なかぎり近い素子の降伏電圧を得ることが重要である。しかしながら、実際の素子の降伏電圧は、しばしば素子のエッジにおける高電場の発生によって低下する。特に、素子のエッジでの電場集中は、早期の電圧降伏を引き起こす。早期の電圧降伏を最小限に抑えるため、比較的小さい関連するオン抵抗で最大降伏電圧を得るべく特殊なエッジ終端構造が提供されねばならない。多重フローティングガードリング(MFGR)エッジ終端構造は、半導体素子の表面および材料界面で電荷分布および電場を変化させるために用いられる。ガードリングと、内部にガードリングが埋め込まれた基板との間の界面は、空乏領域を形成し、印加場において電圧降伏に対する抵抗を高める。MFGRはまた、エッジ終端の費用対効果の高い方法を提供する。なぜなら、MFGRは、接合終端拡張技術、別のエッジ終端用技術よりも少ない製造工程を用いることもあるためである。しかしながら、MFGRは、誘電半導体界面の表面電荷に極めて敏感である。誘電半導体界面の正電荷は、フローティングガードリングの有効性を低減し、素子用遮断電圧の減少をもたらすこともある。さらに、誘電半導体界面近くの、大抵は正の、電荷は、誘電半導体に向かい、または誘電半導体から離れて、時間依存性の降伏電圧すなわち降伏ウォークアウト(breakdown walkout)を引き起こす。
【0004】
要旨
半導体素子内のガードリングの製造方法が開示される。前記製造方法は、2層以上の半導体材料を有する半導体積層体上にメサを形成する工程と、前記メサ上にゲート用のトレンチおよび前記メサの周辺上にガードリング用のトレンチを単一のエッチング工程で同時に形成する工程と、前記トレンチに自己整合ゲートおよびガードリングを形成する工程とを有する。前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する。
【0005】
また、半導体素子用のガードリング構造も開示される。ガードリング構造は、第1層と、第1層の上の第2層と、第1層内に形成されたゲートと、第1層内に形成されたガードリングとを有する半導体積層体を有する。第2層は、第1層のドーパント濃度よりも高いドーパント濃度を有する。ゲートおよびガードリングは、単一のマスクを用いて同時に形成される。
【0006】
また、第1層と、第1層の上の第2層と、第2層の上の第3層と、第2層内に形成されたゲートと、第1層内に形成されたガードリングとを有する半導体積層体を有するガードリング構造も開示される。第2層は、第1層のドーパント濃度よりも高いドーパント濃度を有する。第3層は、第2層のドーパント濃度よりも高いドーパント濃度を有する。ゲートおよびガードリングは、単一のマスクを用いて同時に形成される。
【0007】
また、第1層と、第1層の上の第2層と、第2層の上の第3層と、第2層内に形成されたゲートおよびガードリングとを有する半導体積層体を有するガードリング構造も開示される。第2層は、第1層のドーパント濃度よりも高いドーパント濃度を有する。第3層は、第2層のドーパント濃度よりも高いドーパント濃度を有する。ゲートおよびガードリングは、単一のマスクを用いて同時に形成される。
【0008】
また、第1層と、第1層の上の第2層と、第2層の上の第3層と、第2層内に形成されたゲートと、そして一部第2層内に、一部第1層内に形成されたガードリングとを有する半導体積層体を有するガードリング構造も開示される。第2層は、第1層のドーパント濃度よりも高いドーパント濃度を有する。第3層は、第2層のドーパント濃度よりも高いドーパント濃度を有する。ゲートおよびガードリングは、単一のマスクを用いて同時に形成される。
【図面の簡単な説明】
【0009】
詳細な説明は、以下の図面を参照せよ。ここで同種の符号は、同種の要素を示す。
【0010】
【図1】図1は、ガードリング構造の製造方法を示すフローチャートである。
【図2】図2は、レジストパターンのある基板の実施具体例の概略図である。
【図3】図3は、メサ構造の実施具体例の概略図である。
【図4】図4は、レジストパターンのあるメサ構造の実施具体例の概略図である。
【図5】図5は、金属マスクを有するメサ構造の実施具体例の概略図である。
【図6】図6は、ゲートおよびガードリング用のトレンチメサ構造の実施具体例の概略図である。
【図7】図7は、酸化物被膜を有するトレンチメサ構造の実施具体例の概略図である。
【図8】図8は、ゲートおよびガードリングを有するメサ構造の実施具体例の概略図である。
【図9】図9は、傾斜レジストを有する基板の実施具体例の概略図である。
【図10】図10は、傾斜メサ構造の実施具体例の概略図である。
【図11】図11は、図10の傾斜メサから作製されたガードリング構造の実施具体例の概略図である。
【図12】図12は、ガードリング/誘電体界面での電荷分布の概略図である。
【図13】図13は、ガードリング構造のもう一実施具体例の概略図である。
【図14】図14は、トレンチ自己整合ガードリング構造を有する半導体素子の降伏電圧の改善を示す図である。
【図15】図15は、トレンチ自己整合ガードリング構造を有する半導体素子のドレイン電圧の遮断を示す図である。
【0011】
詳細な説明
本記載は、この発明の明細書全体の一部と見なされるべき添付図に関連して解釈されることを目的としている。図は、必ずしも縮尺通りではなく、この発明のいくつかの特徴は、明確さおよび簡潔さのため誇張したスケールまたは幾分概略形式で示されることもある。明細書において、「前方」、「後方」、「上方」、「下方」、「最上部」、「底部」のような相対語は、その派生語と同様に、検討中(under discussion)の図にそのとき記載されたか、または示された方向を示すものと解釈すべきである。前記の相対語は、記載の便宜のためであり、通常、特定の方向を要することを目的とするものではない。「接続している」および「付着している」のような、付着、結合および同種のものに関する用語は、明示的に記載されない限り、可動式または固定式の付着もしくは関係と同様に、構造が介在構造を通じて直接的または間接的に互いに固定または接続した関係を示す。
【0012】
様々な実施具体例の記載において、特定の専門用語を明確さのために採用している。しかしながら、この発明は、そのように選択される特定の専門用語に限定されることを意図していない。各特定要素は、同種の目的を達成するため同種の方法で動作する全ての技術的同等物を有するものと理解されるべきである。
【0013】
図1は、トレンチ自己整合ガードリング構造の製造方法100の実施具体例を示す。製造方法100は、半導体材料の2以上の層を有する半導体積層体上にメサを形成する工程(110)と、前記メサの上のゲート用のトレンチおよび前記メサの周囲にガードリング用のトレンチを単一のエッチング工程で同時に形成する工程(120)と、トレンチに自己整合ゲートおよびガードリングとを形成する工程(130)とを有し、かつ前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する。
【0014】
半導体積層体は、半導体素子の製造に適したいずれの材料でもあり得る。適当な半導体材料の例は、0<x<1としてSiC、GaAs、GaN、AlxGaN1-x/GaN、およびInxGa1-xN/GaNのような3族金属窒化物、Siおよびダイヤモンドを含むがそれらに限定されない。実施具体例において、半導体材料の2以上の層のうち少なくとも1つはn型またはp型ドーパントでドーピングされている。
【0015】
半導体素子の例は、電界効果トランジスタ(FET)、ダイオード、接合電界効果トランジスタ(JFET)、縦型接合型電界効果トランジスタ(VJFET)、
イオン注入静電誘導トランジスタ(SIT)、金属半導体電界効果トランジスタ(MESFET)、金属酸化膜半導体電界効果トランジスタ(MOSFET)、バイポーラ接合トランジスタ(BJT)、絶縁ゲートバイポーラトランジスタ(IGBT)、整流器、および電圧を遮断するいかなる縦型半導体(vertical semiconductor)素子も含むがそれらに限定されない。
【0016】
メサを形成する工程(110)の実施具体例は、図2および図3に示されている。前記実施具体例において、半導体積層体200は、低濃度でドープされたNドリフト層210、Nドリフト層210の上面に中濃度でドープされたNチャネル層220、およびNチャネル層220の上面に高濃度でドープされたn+層230を有する。一般に、低濃度でドープされたNドリフト層210は、1014〜1016原子/cm3のドーパント濃度を有し、中濃度でドープされたNチャネル層220は、1015〜1018原子/cm3のドーパント濃度を有し、そして高濃度でドープされたn+層230は、1018原子/cm3を超えるドーパント濃度を有する。別の実施具体例において、半導体積層体は下層および下層のドーパント濃度よりも高いドーパント濃度を有する上層の2層のみを有する。一実施具体例において、下層は、1014〜1018原子/cm3のドーパント濃度を有し、上層は、1018原子/cm3を超えるドーパント濃度を有する。
【0017】
半導体積層体200は、最上にバッファ層を有することもある基板に取り付けられる。基板は、半導体層を蒸着し得るいずれの材料にもなることもある。適切な半導体材料の例は、0<x<1として、SiC、GaAs、GaN、AlxGaN1-x/GaN、およびInxGa1-xN/GaNのような3族金属窒化物、Si、サファイア、およびダイヤモンドを含むがそれらに限定されない。一実施具体例において、半導体積層体200と直接接触して基板の残りの部分から半導体積層体200を分離する最上バッファ層を基板は有する。最上バッファ層は、0<x<1として、SiC、GaAs、GaN、AlxGaN1-x/GaN、およびInxGa1-xN/GaNのような3族金属窒化物、Siおよびダイヤモンドのような半導体層であり得る。
【0018】
図2を再度参照すると、半導体積層体200をレジストで被覆し、次いで露光し現像してレジストマスク240を形成する。図3に示されるように、メサ構造310は、図2のマスクされた半導体積層体200をエッチングすることによって形成され、次いでレジストマスク240を除去する。前記方法は、狭角度でのエッチング(すなわち、垂直近くのエッチング)を可能にする。図3に示される実施具体例において、メサ310を取り囲む領域において、n+層230、Nチャネル層220を通してNドリフト層210までエッチングすることによって、すなわちメサ310を取り囲む領域においてn+層230、Nチャネル層220、およびNドリフト層210の一部を除去することによって、メサ310を形成する。別の実施具体例において、メサ310を取り囲む領域において、Nドリフト層210でなく、n+層230およびNチャネル層220を通してエッチングし、Nチャネル層220およびNドリフト層210の界面で停止することによって、すなわちn+層230およびNチャネル層220を除去することによって、メサ310を形成する。別の実施具体例において、メサ310を取り囲む領域において、n+層230およびNチャネル層220の一部を除去することによって、n+層230を通して、Nチャネル層220までエッチングすることによって、メサ310を形成する。
【0019】
メサ構造310は、当該技術分野で知られている多数の他の方法を用いて形成されることは、当業者に理解されよう。例えば、レジストマスクの代わりに、誘電体マスクもしくは金属マスクまたはこれらの結合を形成して用い、メサ構造310を形成することもできる。
【0020】
図4〜6は、トレンチを形成する工程(120)の一実施具体例を例示する。ここで、図4を参照して、メサ構造310は、誘電体層410で被覆される。誘電体層410は、化学的蒸着(CVD)、物理的気相成長法(PVD)またはスパッタリングのような、当該技術分野において周知の蒸着技術を用いて熱成長または蒸着することもできる。一実施具体例において、誘電体層410は、メサ構造310の表面上に薄い酸化被膜412を熱成長させて十分な接触を確保し、次いで酸化被膜412の上の一層厚い誘電体層414を蒸着する。別の実施具体例において、誘電体層は、オルトケイ酸テトラエチル(TEOS)を有する。誘電体層410を、レジスト420で被覆しパターン化される。
【0021】
ここで図5を参照して、パターン化されたレジスト420上に金属層510をスパッタリング、蒸着またはブランケット蒸着する。パターン化されたレジスト420上の金属層510をリフトオフしてパターン化されたレジスト420を除去し、その結果、酸化物層410上に露出領域520を残す。
【0022】
図6に示される実施具体例において、エッチングを行い、ゲート構造用にメサ310の上のトレンチ610と、ガードリング用にメサ310の周囲にトレンチ620とを形成する。トレンチ610がNチャネル層220に達するとき、エッチング過程を停止する。一実施具体例において、Nドリフト層210で始まるトレンチ620は、完全にNドリフト層210まで形成される。同一の金属マスクでトレンチ610および620を同時にエッチングすることによって、トレンチ610および620の正確な配置が可能になる。
【0023】
別の実施形態において、半導体積層体200をNチャネル層220までエッチングすることによってメサ310を形成する。Nチャネル層220から始まるトレンチ620は、完全にNチャネル層220内に形成される。
【0024】
さらに別の実施具体例において、半導体積層体200をNチャネル層220までエッチングすることによって、メサ310を形成する。Nチャネル層220から始まるトレンチ620は、Nチャネル層220を通してエッチングし、Nドリフト層210まで広げることによって形成される。
【0025】
当該分野で周知の多数の他の方法を用いて形成工程120が行われることは、当業者に理解されよう。例えば、積層200上にトレンチを形成する金属マスクを使用することなく、レジスト420上に直接エッチングを実行することもできる。
【0026】
図7〜8は、自己整合ゲートとガードリングとを形成する工程(130)の実施具体例の一例を例示する。ここで、図7を参照すると、熱成長した酸化物または蒸着した誘電体層710は、トレンチ610および620に選択的に形成される。トレンチ610および620の底で酸化物層710をエッチングし、Nチャネル層220およびNドリフト層210をそれぞれ露光する。次いで、ボロン、アルミニウムのようなp型材料、またはそれらの組み合わせがイオン注入によってトレンチ610および620に注入され、ゲート820および820'ならびにガードリング830および830'を形成する。任意の誘電体層710は、注入されたp型材料をトレンチ610および620の露出領域から分離する。1マスクレベルを用いて、ゲート820および820'ならびにガードリング830および830'を同時に区画し、ゲート820および820'は、ガードリング830および830'に自己整合される。自己整合製造工程は、フローティングガードリング幅および間隔と同様に、配置の公差、ウエハの湾曲のばらつき、非自己整合リソグラフィー工程において観測される問題を引き起こす当業者に知られた他の要因によって影響されないように主接合および第1ガードリング間の正確な間隔を確保する。結果として、最外部のゲート820'および最内部のガードリング830'間の間隔(降伏電圧の最大限に高める場合において重要なパラメータ)は、フローティングガードリング間の間隔と同様に、常に完全である。工程120および130の実行により実現される自己整合820、820'およびガードリング830、830'のトレンチの形成は、従来技術のレジスト/誘電体多重フローティングガードリング形成法において頻発していたリングの損傷に起因する電圧降伏の性能低下の可能性を排除する。さらに、前記方法を用いて自己整合フローティングガードリングを製造する工程によって、加工工程が除去される。
【0027】
前記実施具体例において、最外部のゲート820'および最内部のガードリング830'は、動作中の空乏領域を重複させるべく間隔を開けている。実際には、エッチング工程120は、完全に垂直なメサ310の側壁表面を設けず、最外部のゲート820'および最内部のガードリング830'間に狭角度面があろう。前記面は、最外部のゲート820'を最内部のガードリング830'に結合するイオン注入で被覆されよう。
【0028】
代案として、工程110において、標準的な「傾斜エッチング」技術を用いて広角度のメサ構造を形成することもある。前記「傾斜エッチング」技術は、例えば、熱的にリフローされたレジストマスク910(図9)または傾斜誘電体マスクを形成する工程と、Nドリフト層210(図10)にエッチングする工程とを有し得る。図10に示された実施具体例において、メサ1000を取り囲む周囲領域において、積層200の周囲領域において、n+層230、Nチャネル層220を通してNドリフト層210までエッチングすることによって、すなわちn+層230、Nチャネル層220を除去することによってメサ1000を形成する。別の実施具体例において、メサ1000を取り囲む周囲領域において、n+層230、Nチャネル層220を通してエッチングし、Nチャネル層220およびNドリフト層210の界面で停止することによって、すなわちNドリフト層210でなく、n+層230およびNチャネル層220を除去することによってメサ1000を形成する。別の実施具体例において、メサ1000を取り囲む周囲領域において、n+層230を通してNチャネル層220までエッチングすることによって、すなわちn+層230およびNチャネル層220の一部を除去することによってメサ1000を形成する。
【0029】
積層200はその後ゲートおよびガードリングトレンチの形成用に垂直エッチングされ、前記のようにp型材料が注入される。
【0030】
図11に示されるように、ゲートからドレインまでの優れた降伏電圧性能のため、最外部のゲート820'および最内部のガードリング830'間は、イオン注入によって傾斜側壁1100と結合している。一実施具体例において、第1のガードリング830'(すなわち、最内部のガードリング)は、他のガードリングよりも一層広い幅を有する。
【0031】
最終製品において、ガードリング830、830'は、1層の絶縁性誘電体によって保護される。図12に示されるように、トレンチガードリング構造は、半導体/誘電体界面で蓄積された誘電体表面電荷に影響されないガードリング構造830を作る。なぜなら、誘電体1220に直接接触する半導体柱1210の表面に電荷が蓄積されるからである。埋め込まれたガードリング830間の水平領域1212は、蓄積された表面電荷と直接接触しない。それゆえ、空乏領域1230は、電荷による干渉なしに広がり、最大限の降伏電圧および信頼性が実現される。
【0032】
ゲートの数およびガードリングの数は、図示された数に限定されず、それぞれの特定用途に対する最適化の制約を受けないことが当業者に理解されよう。一実施具体例において、2から30のガードリングでゲートを取り囲む。好ましい実施具体例において、12から18のガードリングでゲートを取り囲む。一実施具体例において、14のガードリングでゲートを取り囲む。同様に、トレンチゲートおよびトレンチガードリングの幅は、ゲートおよびガードリング間の距離と同様に図示される距離に限定されず、それぞれの特定用途に対する最適化の制約を受けない。一実施具体例において、トレンチガードリングは、0.5〜10μm、好ましくは1〜6μmの範囲の幅を有する。一実施具体例において、トレンチガードリングは2μmの幅を有する。別の実施具体例において、トレンチガードリングは、4μmの幅を有する。2つの隣接ガードリング間の間隔を一定または可変にすることもでき、通常0.5〜20μmの範囲である。一実施具体例において、2つの隣接ガードリング間の間隔は可変であり、1.5〜3.5μmの範囲にある。
【0033】
図13は、上記方法を用いて製造したガードリング構造の別の実施具体例を例示する。前記実施具体例において、ガードリング構造は、低濃度ドープ層1312および高濃度ドープ層1314を有する半導体積層体1300を有する。ゲート1320およびガードリング1330のいずれも低濃度ドープ層1312内に形成される。ゲート1320の底面1322は、ガードリング1330の底面1332よりも高い位置にある。ゲート1320およびガードリング1330は、単一のマスクで低濃度ドープ層1312に同時に形成される。
【0034】
前記方法は、フローティングガードリングの幅および間隔と同様に、製造者に主接合エッジに対する第1のフローティングガードリングの位置を正確に制御できるようにする。また、従来技術のレジスト/誘電体多重フローティングガードリング形成法において頻発していたリングの損傷に起因する電圧降伏の性能低下の可能性を排除する。さらに、前記方法を用いた自己整合フローティングガードリングを製造する工程によって、加工工程が除去される。
【0035】
実施例
実施例1:トレンチ自己整合ガードリング構造は、従来技術の方法と比較して降伏電圧を改善する。
【0036】
試作型のVJFETを有するウエハは、前記方法を用いて製造される。従来技術の方法のVJFETを有するウエハも製造される。ウエハ全域の多数の装置の降伏電圧を測定し記録するため、高電圧曲線トレーサが用いられる。図14に示されるように、自己整合トレンチガードリング構造(灰色のバー)は、従来技術の方法で作られたガードリング(白色のバー)と比べて降伏電圧の値および降伏電圧の分散を著しく改善する。教科書通りの物理計算より、3.46×10-15の濃度にドープされたVJFETの11.68ミクロンの厚さのドリフト層の性能は、2078Vであり、これは装置が達成し得る最大の理論的な降伏電圧である。
【0037】
実施例2:様々なリング幅、リング数、およびリング間隔を有するガードリング構造
【0038】
幾つかのガードリング構造は降伏電圧の試験がされる。各構造のリング幅、数、および間隔は、表1に記載されている。
【0039】
ガードリング構造
【表1】
【0040】
最高の降伏電圧は、GRD3構造で得られた。図15は、0.068cm2の活性領域のGRD3ガードリング構造を有するVJFETの遮断電圧特性対ゲート電圧を示す。−37Vのゲートからソースへのバイアスにおいて、VJFETは、2055Vの電圧を遮断でき、これはドリフト層の理論的な降伏電圧限界の94%である。
【0041】
前記の議論は、この発明の多数の例示となる方法および実施具体例を開示し記載する。この発明の精神および基本的な特徴から逸脱することなく、他の特定の形態で具体化されることもあるが、このことは当業者に理解されよう。したがって、この発明の開示は、例示を目的とするものであり、以下の特許請求の範囲に示されたこの発明の範囲の限定を目的とするものではない。
【特許請求の範囲】
【請求項1】
半導体材料の2以上の層を備える半導体積層体上にメサを形成する工程と、
前記メサ上にゲート用のトレンチおよび前記メサの周辺上にガードリング用のトレンチを単一のエッチング工程で同時に形成する工程と、
トレンチに自己整合ゲートおよびガードリングを形成する工程とを有し、
かつ前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する、半導体素子のガードリング製造方法。
【請求項2】
前記半導体積層体は、第1層および前記第1層の上の第2層を備え、前記第2層は、前記第1層のドーパント濃度よりも高いドーパント濃度を有する請求項1に記載の製造方法。
【請求項3】
前記第1層は、1014〜1018原子/cm3のドーパント濃度を有し、前記第2層は、1018原子/cm3を超えるドーパント濃度を有する請求項2に記載の製造方法。
【請求項4】
前記メサ構造は、前記半導体積層体の一部において前記第1層にエッチングを行うことによって形成され、前記ゲートは、前記第1層内に形成され、前記ガードリングは、前記第1層内に形成される請求項2に記載の製造方法。
【請求項5】
前記半導体積層体は、前記第2層の上の第3層をさらに備え、前記第3層は、前記第2層のドーパント濃度よりも高いドーパント濃度を有する請求項2に記載の製造方法。
【請求項6】
前記第1層は、1014〜1016原子/cm3のドーパント濃度を有し、前記第2層は、1015〜1018原子/cm3のドーパント濃度を有し、そして前記第3層は、1018原子/cm3を超えるドーパント濃度を有する請求項5に記載の製造方法。
【請求項7】
前記メサは、前記半導体積層体の一部において前記第1層にエッチングを行うことによって形成され、前記ゲートは、前記第2層内に形成され、前記ガードリングは、前記第1層内に形成される請求項5に記載の製造方法。
【請求項8】
前記メサは、前記半導体積層体の一部において前記第2層にエッチングを行うことによって形成され、前記ゲートは、前記第2層内に形成され、前記ガードリングは、前記第2層内に形成される請求項5に記載の製造方法。
【請求項9】
前記メサは、前記半導体積層体の一部において前記第2層にエッチングを行うことにより形成され、前記ゲートは、前記第2層内に形成され、前記ガードリングは、一部前記第2層内に、一部前記第1層内に形成される請求項5に記載の製造方法。
【請求項10】
前記メサは、傾斜エッチングによって形成される請求項1に記載の製造方法。
【請求項11】
前記メサは、垂直エッチングによって形成される請求項1に記載の製造方法。
【請求項12】
前記メサ上および前記メサの周辺上にマスクを形成する工程をさらに有する請求項1に記載の製造方法。
【請求項13】
前記ゲートおよびガードリングは、イオン注入によって形成される請求項1に記載の製造方法。
【請求項14】
前記ゲートおよびガードリングの形成前に前記トレンチ上に酸化被膜を形成する工程と、
前記酸化被膜を垂直エッチングして前記トレンチの底に前記半導体積層体を露出させる工程とをさらに有する請求項1に記載の製造方法。
【請求項15】
前記半導体材料は、0<x<1として、SiC、GaAs、GaN、AlxGaN1-x/GaN、InxGa1-xN/GaN、Si、サファイア、およびダイヤモンドからなるグループから選択される請求項1に記載の製造方法。
【請求項16】
前記半導体積層体は、基板に取り付けられる請求項1に記載の製造方法。
【請求項17】
前記基板は、0<x<1として、SiC、GaAs、GaN、AlxGaN1-x/GaN、InxGa1-xN/GaN、Si、サファイア、およびダイヤモンドからなるグループから選択される請求項16に記載の製造方法。
【請求項18】
前記基板はバッファ層を備える請求項16に記載の製造方法。
【請求項19】
第1層および前記第1層の上の第2層を備える半導体積層体と、
前記半導体積層体内に形成されたトレンチゲートおよびトレンチガードリングとを備え、
前記第2層は、前記第1層のドーパント濃度よりも高いドーパント濃度を有し、かつ前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する、半導体素子用のガードリング構造。
【請求項20】
前記第1層は、1014〜1018原子/cm3のドーパント濃度を有し、前記第2層は、1018原子/cm3を超えるドーパント濃度を有する請求項19に記載のガードリング構造。
【請求項21】
前記ゲートは、前記第1層内に形成され、前記ガードリングは、前記第1層内に形成される請求項19に記載のガードリング構造。
【請求項22】
前記半導体積層体は、前記第2層の上の第3層をさらに備え、前記第3層は、前記第2層のドーパント濃度よりも高いドーパント濃度を有する請求項19に記載のガードリング構造。
【請求項23】
前記第1層は、1014〜1016原子/cm3のドーパント濃度を有し、前記第2層は、1015〜1018原子/cm3のドーパント濃度を有し、そして前記第3層は、1018原子/cm3を超えるドーパント濃度を有する請求項22に記載のガードリング構造。
【請求項24】
前記ゲートは、前記第2層内に形成され、前記ガードリングは、前記第1層内に形成される請求項22に記載のガードリング構造。
【請求項25】
前記ゲートは、前記第2層内に形成され、前記ガードリングは、前記第2層内に形成される請求項22に記載のガードリング構造。
【請求項26】
前記ゲートは、前記第2層内に形成され、前記ガードリングは、一部前記第2層内に、一部前記第1層内に形成される請求項22に記載のガードリング構造。
【請求項27】
前記半導体積層体は、0<x<1として、SiC、GaAs、GaN、AlxGaN1-x/GaN、InxGa1-xN/GaN、Si、サファイア、およびダイヤモンドからなるグループから選択される半導体材料を備える請求項19に記載のガードリング構造。
【請求項28】
前記半導体材料は、SiCである請求項27に記載のガードリング構造。
【請求項29】
最外部のゲートは、傾斜側壁を介して最内部のガードリングに結合している請求項19に記載のガードリング構造。
【請求項30】
最外部のゲートは、垂直側壁を介して最内部のガードリングに結合している請求項19に記載のガードリング構造。
【請求項31】
最内部のガードリングは、他のガードリングよりも広い幅を有する請求項19に記載のガードリング構造。
【請求項32】
0.5〜10μmの範囲のリング幅および0.5〜20μmの範囲のリング間隔を有する2〜30のガードリングを有する請求項19に記載のガードリング構造。
【請求項33】
2μmまたは4μmのリング幅、および1.5〜6μmの範囲のリング間隔を有する14のガードリングを有する請求項19に記載のガードリング構造。
【請求項34】
第1層と、前記第1層の上の第2層と、前記第2層の上の第3層とを備える半導体積層体と、
前記第2層内に形成されたゲートと、
前記第1層内に形成されたガードリングとを備え、
前記第2層は、前記第1層のドーパント濃度よりも高いドーパント濃度を有し、前記第3層は、前記第2層のドーパント濃度よりも高いドーパント濃度を有し、かつ前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する、半導体素子用のガードリング構造。
【請求項35】
0.5〜10μmの範囲のリング幅および0.5〜20μmの範囲のリング間隔を有する2〜30のガードリングを有する請求項34に記載のガードリング構造。
【請求項36】
2μmまたは4μmのリング幅および1.5〜6μmの範囲のリング間隔を有する14のガードリングを有する請求項34に記載のガードリング構造。
【請求項37】
第1層と、前記第1層の上の第2層と、前記第2層の上の第3層とを備える半導体積層体と、
前記第2層内に形成されたゲート構造と、
前記第2層内に形成されたガードリングとを備え、
前記第2層は、前記第1層のドーパント濃度よりも高いドーパント濃度を有し、前記第3層は、前記第2層のドーパント濃度よりも高いドーパント濃度を有し、かつ前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する、半導体素子用のガードリング構造。
【請求項38】
第1層と、前記第1層の上の第2層と、前記第2層の上の第3層とを備える半導体積層体と、
前記第2層内に形成されたゲートと、
一部前記第2層内に、一部前記第1層内に形成されたガードリングとを備え、
前記第2層は、前記第1層のドーパント濃度よりも高いドーパント濃度を有し、前記第3層は、前記第2層のドーパント濃度よりも高いドーパント濃度を有し、かつ前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する、半導体素子用のガードリング構造。
【請求項1】
半導体材料の2以上の層を備える半導体積層体上にメサを形成する工程と、
前記メサ上にゲート用のトレンチおよび前記メサの周辺上にガードリング用のトレンチを単一のエッチング工程で同時に形成する工程と、
トレンチに自己整合ゲートおよびガードリングを形成する工程とを有し、
かつ前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する、半導体素子のガードリング製造方法。
【請求項2】
前記半導体積層体は、第1層および前記第1層の上の第2層を備え、前記第2層は、前記第1層のドーパント濃度よりも高いドーパント濃度を有する請求項1に記載の製造方法。
【請求項3】
前記第1層は、1014〜1018原子/cm3のドーパント濃度を有し、前記第2層は、1018原子/cm3を超えるドーパント濃度を有する請求項2に記載の製造方法。
【請求項4】
前記メサ構造は、前記半導体積層体の一部において前記第1層にエッチングを行うことによって形成され、前記ゲートは、前記第1層内に形成され、前記ガードリングは、前記第1層内に形成される請求項2に記載の製造方法。
【請求項5】
前記半導体積層体は、前記第2層の上の第3層をさらに備え、前記第3層は、前記第2層のドーパント濃度よりも高いドーパント濃度を有する請求項2に記載の製造方法。
【請求項6】
前記第1層は、1014〜1016原子/cm3のドーパント濃度を有し、前記第2層は、1015〜1018原子/cm3のドーパント濃度を有し、そして前記第3層は、1018原子/cm3を超えるドーパント濃度を有する請求項5に記載の製造方法。
【請求項7】
前記メサは、前記半導体積層体の一部において前記第1層にエッチングを行うことによって形成され、前記ゲートは、前記第2層内に形成され、前記ガードリングは、前記第1層内に形成される請求項5に記載の製造方法。
【請求項8】
前記メサは、前記半導体積層体の一部において前記第2層にエッチングを行うことによって形成され、前記ゲートは、前記第2層内に形成され、前記ガードリングは、前記第2層内に形成される請求項5に記載の製造方法。
【請求項9】
前記メサは、前記半導体積層体の一部において前記第2層にエッチングを行うことにより形成され、前記ゲートは、前記第2層内に形成され、前記ガードリングは、一部前記第2層内に、一部前記第1層内に形成される請求項5に記載の製造方法。
【請求項10】
前記メサは、傾斜エッチングによって形成される請求項1に記載の製造方法。
【請求項11】
前記メサは、垂直エッチングによって形成される請求項1に記載の製造方法。
【請求項12】
前記メサ上および前記メサの周辺上にマスクを形成する工程をさらに有する請求項1に記載の製造方法。
【請求項13】
前記ゲートおよびガードリングは、イオン注入によって形成される請求項1に記載の製造方法。
【請求項14】
前記ゲートおよびガードリングの形成前に前記トレンチ上に酸化被膜を形成する工程と、
前記酸化被膜を垂直エッチングして前記トレンチの底に前記半導体積層体を露出させる工程とをさらに有する請求項1に記載の製造方法。
【請求項15】
前記半導体材料は、0<x<1として、SiC、GaAs、GaN、AlxGaN1-x/GaN、InxGa1-xN/GaN、Si、サファイア、およびダイヤモンドからなるグループから選択される請求項1に記載の製造方法。
【請求項16】
前記半導体積層体は、基板に取り付けられる請求項1に記載の製造方法。
【請求項17】
前記基板は、0<x<1として、SiC、GaAs、GaN、AlxGaN1-x/GaN、InxGa1-xN/GaN、Si、サファイア、およびダイヤモンドからなるグループから選択される請求項16に記載の製造方法。
【請求項18】
前記基板はバッファ層を備える請求項16に記載の製造方法。
【請求項19】
第1層および前記第1層の上の第2層を備える半導体積層体と、
前記半導体積層体内に形成されたトレンチゲートおよびトレンチガードリングとを備え、
前記第2層は、前記第1層のドーパント濃度よりも高いドーパント濃度を有し、かつ前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する、半導体素子用のガードリング構造。
【請求項20】
前記第1層は、1014〜1018原子/cm3のドーパント濃度を有し、前記第2層は、1018原子/cm3を超えるドーパント濃度を有する請求項19に記載のガードリング構造。
【請求項21】
前記ゲートは、前記第1層内に形成され、前記ガードリングは、前記第1層内に形成される請求項19に記載のガードリング構造。
【請求項22】
前記半導体積層体は、前記第2層の上の第3層をさらに備え、前記第3層は、前記第2層のドーパント濃度よりも高いドーパント濃度を有する請求項19に記載のガードリング構造。
【請求項23】
前記第1層は、1014〜1016原子/cm3のドーパント濃度を有し、前記第2層は、1015〜1018原子/cm3のドーパント濃度を有し、そして前記第3層は、1018原子/cm3を超えるドーパント濃度を有する請求項22に記載のガードリング構造。
【請求項24】
前記ゲートは、前記第2層内に形成され、前記ガードリングは、前記第1層内に形成される請求項22に記載のガードリング構造。
【請求項25】
前記ゲートは、前記第2層内に形成され、前記ガードリングは、前記第2層内に形成される請求項22に記載のガードリング構造。
【請求項26】
前記ゲートは、前記第2層内に形成され、前記ガードリングは、一部前記第2層内に、一部前記第1層内に形成される請求項22に記載のガードリング構造。
【請求項27】
前記半導体積層体は、0<x<1として、SiC、GaAs、GaN、AlxGaN1-x/GaN、InxGa1-xN/GaN、Si、サファイア、およびダイヤモンドからなるグループから選択される半導体材料を備える請求項19に記載のガードリング構造。
【請求項28】
前記半導体材料は、SiCである請求項27に記載のガードリング構造。
【請求項29】
最外部のゲートは、傾斜側壁を介して最内部のガードリングに結合している請求項19に記載のガードリング構造。
【請求項30】
最外部のゲートは、垂直側壁を介して最内部のガードリングに結合している請求項19に記載のガードリング構造。
【請求項31】
最内部のガードリングは、他のガードリングよりも広い幅を有する請求項19に記載のガードリング構造。
【請求項32】
0.5〜10μmの範囲のリング幅および0.5〜20μmの範囲のリング間隔を有する2〜30のガードリングを有する請求項19に記載のガードリング構造。
【請求項33】
2μmまたは4μmのリング幅、および1.5〜6μmの範囲のリング間隔を有する14のガードリングを有する請求項19に記載のガードリング構造。
【請求項34】
第1層と、前記第1層の上の第2層と、前記第2層の上の第3層とを備える半導体積層体と、
前記第2層内に形成されたゲートと、
前記第1層内に形成されたガードリングとを備え、
前記第2層は、前記第1層のドーパント濃度よりも高いドーパント濃度を有し、前記第3層は、前記第2層のドーパント濃度よりも高いドーパント濃度を有し、かつ前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する、半導体素子用のガードリング構造。
【請求項35】
0.5〜10μmの範囲のリング幅および0.5〜20μmの範囲のリング間隔を有する2〜30のガードリングを有する請求項34に記載のガードリング構造。
【請求項36】
2μmまたは4μmのリング幅および1.5〜6μmの範囲のリング間隔を有する14のガードリングを有する請求項34に記載のガードリング構造。
【請求項37】
第1層と、前記第1層の上の第2層と、前記第2層の上の第3層とを備える半導体積層体と、
前記第2層内に形成されたゲート構造と、
前記第2層内に形成されたガードリングとを備え、
前記第2層は、前記第1層のドーパント濃度よりも高いドーパント濃度を有し、前記第3層は、前記第2層のドーパント濃度よりも高いドーパント濃度を有し、かつ前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する、半導体素子用のガードリング構造。
【請求項38】
第1層と、前記第1層の上の第2層と、前記第2層の上の第3層とを備える半導体積層体と、
前記第2層内に形成されたゲートと、
一部前記第2層内に、一部前記第1層内に形成されたガードリングとを備え、
前記第2層は、前記第1層のドーパント濃度よりも高いドーパント濃度を有し、前記第3層は、前記第2層のドーパント濃度よりも高いドーパント濃度を有し、かつ前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する、半導体素子用のガードリング構造。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公表番号】特表2012−504335(P2012−504335A)
【公表日】平成24年2月16日(2012.2.16)
【国際特許分類】
【出願番号】特願2011−529029(P2011−529029)
【出願日】平成21年9月29日(2009.9.29)
【国際出願番号】PCT/US2009/005355
【国際公開番号】WO2010/039208
【国際公開日】平成22年4月8日(2010.4.8)
【出願人】(505363341)ノースロップ グラマン システムズ コーポレーション (14)
【Fターム(参考)】
【公表日】平成24年2月16日(2012.2.16)
【国際特許分類】
【出願日】平成21年9月29日(2009.9.29)
【国際出願番号】PCT/US2009/005355
【国際公開番号】WO2010/039208
【国際公開日】平成22年4月8日(2010.4.8)
【出願人】(505363341)ノースロップ グラマン システムズ コーポレーション (14)
【Fターム(参考)】
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