半導体装置およびその製造方法
【課題】ＬＣＤドライバなどで小型化によるプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる技術を提供する。
【解決手段】ＬＣＤドライバにおいて、高耐圧ＭＩＳＦＥＴでは、電界緩和用絶縁領域３上にゲート電極１０ｂの端部が乗り上げている。そして、高耐圧ＭＩＳＦＥＴ上の１層目の層間絶縁膜上にソース配線あるいはドレイン配線となる配線ＨＬ１が形成されている。このとき、半導体基板１Ｓとゲート絶縁膜８の界面からゲート電極１０ｂの上部までの距離をａ、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離をｂとすると、ａ＞ｂとなっている。このように構成されている高耐圧ＭＩＳＦＥＴにおいて、配線ＨＬ１は、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと平面的な重なりを有しないように配置されている。
【解決手段】ＬＣＤドライバにおいて、高耐圧ＭＩＳＦＥＴでは、電界緩和用絶縁領域３上にゲート電極１０ｂの端部が乗り上げている。そして、高耐圧ＭＩＳＦＥＴ上の１層目の層間絶縁膜上にソース配線あるいはドレイン配線となる配線ＨＬ１が形成されている。このとき、半導体基板１Ｓとゲート絶縁膜８の界面からゲート電極１０ｂの上部までの距離をａ、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離をｂとすると、ａ＞ｂとなっている。このように構成されている高耐圧ＭＩＳＦＥＴにおいて、配線ＨＬ１は、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと平面的な重なりを有しないように配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＬＣＤ（Liquid Crystal Display）ドライバなど比較的高耐圧のＭＩＳＦＥＴを備える半導体装置およびその製造技術
に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００５−１１６７４４号公報（特許文献１）には、高耐圧トランジスタと低耐圧トランジスタとを同一基板上に形成している技術が記載されている。この特許文献１において、高耐圧トランジスタは、電界緩和のためのオフセット絶縁層を有しているとしている。そして、高耐圧トランジスタ形成領域に形成されているガードリングは、１層目の層間絶縁膜上に形成されている配線（最下層の配線）と接続されている。これに対し、高耐圧トランジスタのソース領域あるいはドレイン領域は、１層目の層間絶縁膜上に形成された２層目の層間絶縁膜上に形成されている配線（最下層の配線ではない）と接続されるとしている。つまり、高耐圧トランジスタのソース領域あるいはドレイン領域は、１層目の層間絶縁膜と２層目の層間絶縁膜を一度に貫通するプラグによって２層目の層間絶縁膜上に配置される配線と接続されている。
【０００３】
特開平４−１７１９３８号公報（特許文献２）には、高耐圧ｎチャネルＦＥＴと低耐圧ｎチャネルＦＥＴとを同一基板上に形成している技術が記載されている。このとき、低耐圧ｎチャネルＦＥＴは、１層目の層間絶縁膜上に形成されている最下層の配線とソース領域あるいはドレイン領域が接続されている。これに対し、高耐圧ｎチャネルＦＥＴにおいて、ソース領域あるいはドレイン領域は、最下層の配線ではなく、２層目の層間絶縁膜上に形成されている配線と接続するように構成されている。
【特許文献１】特開２００５−１１６７４４号公報
【特許文献２】特開平４−１７１９３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、液晶を表示素子に用いたＬＣＤが急速に普及しつつある。このＬＣＤは、ＬＣＤを駆動するためのドライバによって制御されている。ＬＣＤドライバは半導体チップから構成されており、例えば、ガラス基板に実装される。ＬＣＤドライバを構成する半導体チップは、半導体基板上に複数のトランジスタと多層配線を形成した構造をしており、表面にバンプ電極が形成されている。そして、表面に形成されたバンプ電極を介して、ガラス基板に実装されている。
【０００５】
ＬＣＤドライバに形成される複数のトランジスタ（ＭＩＳＦＥＴ）には、低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴが存在する。すなわち、ＬＣＤドライバは、通常、５Ｖ程度の電圧で駆動する低耐圧ＭＩＳＦＥＴからなるロジック回路の他、ＬＣＤの電極に２０Ｖ〜３０Ｖ程度の電圧を印加する回路が存在する。ＬＣＤの電極に２０Ｖ〜３０Ｖ程度の電圧を印加するには、５Ｖ程度で駆動するロジック回路にレベルシフト回路を接続し、レベルシフト回路を介してスイッチング素子を接続することにより構成される。このスイッチング素子は、２０Ｖ〜３０Ｖの電圧で駆動するＭＩＳＦＥＴであり、いわゆる高耐圧ＭＩＳＦＥＴから構成される。
【０００６】
このようにＬＣＤドライバには、同一の半導体基板に低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴとを備えている。同一の半導体基板に形成されている低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴ上には、層間絶縁膜が形成されており、この層間絶縁膜上に配線が形成されている。配線とＭＩＳＦＥＴとは層間絶縁膜を貫通するプラグによって接続されている。通常、高耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン領域と接続する配線は、１層目の層間絶縁膜上に形成されているのではなく、１層目の層間絶縁膜上にさらに２層目の層間絶縁膜を形成し、この２層目の層間絶縁膜上に形成されている。つまり、高耐圧ＭＩＳＦＥＴでは、２０Ｖ〜３０Ｖ程度の比較的高い電圧を使用するので、配線と高耐圧ＭＩＳＦＥＴ（ゲート電極）との耐圧を確保するために、１層目の層間絶縁膜上には配線を配置せず、２層目の層間絶縁膜上に配線を配置することにより、高耐圧ＭＩＳＦＥＴの耐圧を確保している。このため、高耐圧ＭＩＳＦＥＴと配線とは、１層目の層間絶縁膜を貫通するプラグと、続いて、２層目の層間絶縁膜を貫通するプラグとを介して接続されることになる。
【０００７】
近年、ＬＣＤドライバの小型化が要求されている。このため、ＬＣＤドライバのＭＩＳＦＥＴと配線とを接続するプラグ（コンタクトプラグ）の径を縮小することが行なわれている。例えば、具体的に、プラグの径を０．２４μｍか０．１４μｍへ大幅に縮小している。しかし、プラグの径を縮小するとプラグによる抵抗が大きくなる問題が顕在化する。特に、高耐圧ＭＩＳＦＥＴでは、１層目の層間絶縁膜と２層目の層間絶縁膜を貫通するプラグで高耐圧ＭＩＳＦＥＴと配線と接続されているため、プラグの径を縮小することにより、プラグのアスペクト比が大きくなり抵抗が増加する。そこで、ＬＣＤドライバでは、１層目の層間絶縁膜上に配線を形成し、かつ、１層目の層間絶縁膜上に形成される配線の配線幅を大きくして１層目の層間絶縁膜と２層目の層間絶縁膜を接続するプラグの数を増やすことにより、プラグの低抵抗化を図っている。１層目の層間絶縁膜にも配線を形成することにより、１層目の層間絶縁膜を貫通するプラグと２層目の層間絶縁膜を貫通するプラグとを直接接続する必要がなくなり、プラグのアスペクト比を低減できる。このため、プラグ径の縮小による高抵抗化を抑制できる。
【０００８】
さらには、１層目の層間絶縁膜の膜厚を薄くすることにより、１層目の層間絶縁膜に形成されるプラグのアスペクト比を小さくしている。このように、ＬＣＤドライバのチップシュリンクにおいては、１層目の層間絶縁膜の膜厚を薄くし、かつ、１層目の層間絶縁膜上に配線を形成することが行なわれている。そして、１層目の層間絶縁膜上に形成される配線の配線幅を大きくして、１層目の層間絶縁膜と２層目の層間絶縁膜とを接続するプラグの数を増やしている。ここで、１層目の層間絶縁膜上に形成する配線の配線幅を大きくしているために、高耐圧ＭＩＳＦＥＴのソース領域と接続するソース配線あるいは高耐圧ＭＩＳＦＥＴのドレイン領域と接続するドレイン配線は、高耐圧ＭＩＳＦＥＴのゲート電極と平面的に重なる領域を有するように形成されている。
【０００９】
このようにして、ＬＣＤドライバの小型化に伴うプラグの高抵抗化を抑制することができるが、新たな問題が発生することになる。つまり、１層目の層間絶縁膜の膜厚を薄くし、かつ、ソース配線やドレイン配線と高耐圧ＭＩＳＦＥＴのゲート電極が平面的に重なるようにＬＣＤドライバが構成されているので、高耐圧ＭＩＳＦＥＴのゲート電極とソース配線間、あるいは、高耐圧ＭＩＳＦＥＴのゲート電極とドレイン領域間の耐圧不良が発生した。この耐圧不良が発生する原因としては、第１に、１層目の層間絶縁膜の成膜工程やＣＭＰ（Chemical Mechanical Polishing）などによる研磨工程でのばらつきにより、高耐圧ＭＩＳＦＥＴのゲート電極上に形成される１層目の層間絶縁膜が非常に薄くなりやすいことが挙げられる。このため、ゲート電極と１層目の層間絶縁膜上に形成されるソース配線あるいはドレイン配線との耐圧不良が発生すると考えられる。
【００１０】
第２に、高耐圧ＭＩＳＦＥＴにおいては、ゲート絶縁膜の膜厚が厚いことが挙げられる。そして、高耐圧ＭＩＳＦＥＴでは、ソース領域あるいはドレイン領域内に半導体基板からわずかに突き出ている電界緩和用絶縁領域が形成されており、この電界緩和用絶縁領域上にゲート電極の端部が乗り上げているので、低耐圧ＭＩＳＦＥＴに比べてゲート電極の高さが高くなっている点が原因の１つに挙げられる。
【００１１】
さらに、第３の原因としては、高耐圧ＭＩＳＦＥＴの駆動電圧が２０Ｖ〜３０Ｖ程度と低耐圧ＭＩＳＦＥＴに比べて高いことが挙げられる。以上のことから、現状のＬＣＤドライバの構成では、サイズ縮小に伴うプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善することを両立させることは困難であることがわかる。
【００１２】
本発明の目的は、ＬＣＤドライバなどのように高耐圧ＭＩＳＦＥＴと低耐圧ＭＩＳＦＥＴを備える半導体装置において、小型化によるプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明による半導体装置は、（ａ１）半導体基板上に形成されたゲート絶縁膜と、（ａ２）前記ゲート絶縁膜上に形成されたゲート電極と、（ａ３）前記ゲート電極に整合して形成されたソース領域およびドレイン領域とを有するＭＩＳＦＥＴを備える。そして、（ｂ）前記ＭＩＳＦＥＴ上に形成された絶縁膜と、（ｃ）前記絶縁膜を貫通して前記ソース領域と電気的に接続する第１プラグと、（ｄ）前記絶縁膜を貫通して前記ドレイン領域と電気的に接続する第２プラグとを備える。さらに、（ｅ）前記絶縁膜上に形成され、前記第１プラグと電気的に接続するソース配線と、（ｆ）前記絶縁膜上に形成され、前記第２プラグと電気的に接続するドレイン配線とを備える。ここで、前記半導体基板と前記ゲート絶縁膜との界面から前記ゲート電極の上面までの距離をａとし、前記ゲート電極の上面から前記ソース配線および前記ドレイン配線が形成されている前記絶縁膜の上面までの距離をｂとした場合、ａ＞ｂである。このとき、前記ゲート電極と前記ソース配線が平面的に重ならないように配置され、かつ、前記ゲート電極と前記ドレイン配線が平面的に重ならないように配置されていることを特徴とするものである。
【００１６】
また、本発明による半導体装置の製造方法は、（ａ）半導体基板に素子分離領域および電界緩和用絶縁領域を形成する工程と、（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、（ｃ）前記電界緩和用絶縁領域をそれぞれ内包するように一対の低濃度不純物拡散領域を形成する工程とを備える。そして、（ｄ）前記ゲート絶縁膜上にゲート電極を形成する工程と、（ｅ）前記ゲート電極の両側の側壁にサイドウォールを形成する工程とを備える。さらに、（ｆ）前記一対の低濃度不純物拡散領域のそれぞれに内包され、かつ、前記電界緩和用絶縁領域の外側となる領域に一対の高濃度不純物拡散領域を形成し、前記一対の低濃度不純物拡散領域の１つと、それに含まれる前記一対の高濃度不純物拡散領域の１つからなるソース領域と、前記一対の低濃度不純物拡散領域の他の１つと、それに含まれる前記一対の高濃度不純物拡散領域の他の１つからなるドレイン領域を形成する工程を含む。そして、（ｇ）前記ゲート電極を覆うように絶縁膜を形成する工程と、（ｈ）前記絶縁膜を貫通して前記ソース領域に達する第１プラグを形成し、前記絶縁膜を貫通して前記ドレイン領域に達する第２プラグを形成する工程とを備える。さらに、（ｉ）前記絶縁膜上に前記第１プラグと接続するソース配線を形成し、前記絶縁膜上に前記第２プラグと接続するドレイン配線を形成する工程とを備える。ここで、前記半導体基板と前記ゲート絶縁膜の界面から前記ゲート電極の上部までの距離をａとし、前記ゲート電極の上部から前記ソース配線および前記ドレイン配線が形成されている前記絶縁膜の上面までの距離をｂとした場合、ａ＞ｂとなる。この状況で、前記ゲート電極と前記ソース配線が平面的に重ならないように形成し、かつ、前記ゲート電極と前記ドレイン配線が平面的に重ならないように形成することを特徴とするものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
ＬＣＤドライバのように高耐圧ＭＩＳＦＥＴと低耐圧ＭＩＳＦＥＴを備える半導体装置において、半導体装置の小型化によるプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２４】
（実施の形態１）
まず、本実施の形態におけるＬＣＤドライバ用の半導体チップについて説明する。図１は、本実施の形態における半導体チップＣＨＰ（半導体装置）の構成を示した平面図である。本実施の形態における半導体チップＣＨＰは、ＬＣＤドライバである。図１において、半導体チップＣＨＰは、例えば細長い長方形状に形成された半導体基板１Ｓを有しており、その主面には、例えば液晶表示装置を駆動するＬＣＤドライバが形成されている。このＬＣＤドライバは、ＬＣＤを構成するセルアレイの各画素に電圧を供給して液晶分子の向きを制御する機能を有しており、ゲート駆動回路Ｃ１、ソース駆動回路Ｃ２、液晶駆動回路Ｃ３、グラフィックＲＡＭ（Random Access Memory）Ｃ４および周辺回路Ｃ５を有している。
【００２５】
半導体チップＣＨＰの外周近傍には、複数のバンプ電極ＢＭＰが半導体チップＣＨＰの外周に沿って所定の間隔毎に配置されている。これら複数のバンプ電極ＢＭＰは、半導体チップＣＨＰの素子や配線が配置されたアクティブ領域上に配置されている。複数のバンプ電極ＢＭＰの中には集積回路の構成に必要な集積回路用のバンプ電極と、集積回路の構成には必要とされないダミーバンプ電極が存在する。半導体チップＣＨＰの１つの長辺および２つの短辺近傍には、バンプ電極ＢＭＰが千鳥状に配置されている。この千鳥状に配置されている複数のバンプ電極ＢＭＰは、主として、ゲート出力信号用あるいはソース出力信号用のバンプ電極である。半導体チップＣＨＰの長辺中央に千鳥配置されたバンプ電極ＢＭＰがソース出力信号用のバンプ電極であり、半導体チップＣＨＰの長辺の両角近傍および半導体チップＣＨＰの両短辺に千鳥配置されたバンプ電極ＢＭＰがゲート出力信号用のバンプ電極である。このような千鳥配置を採用することにより、半導体チップＣＨＰのサイズの増大を抑制しつつ、多くの数を必要とするゲート出力信号用のバンプ電極ＢＭＰやソース出力信号用のバンプ電極ＢＭＰを配置することができる。すなわち、チップサイズを縮小しつつ、バンプ電極の数を増やすことができる。
【００２６】
また、半導体チップＣＨＰの他方の長辺近傍には、千鳥配置ではなく一直線状に並ぶようにバンプ電極ＢＭＰが配置されている。この一直線状に並ぶように配置されたバンプ電極ＢＭＰは、デジタル入力信号用またはアナログ入力信号用のバンプ電極である。さらに、半導体チップＣＨＰの四隅近傍にはダミーバンプ電極が形成されている。なお、図１では、ゲート出力信号用あるいはソース出力信号用のバンプ電極ＢＭＰを千鳥配置にし、デジタル入力信号用あるいはアナログ入力信号用のバンプ電極ＢＭＰを一直線状に配置している例について説明した。しかし、ゲート出力信号用あるいはソース出力信号用のバンプ電極ＢＭＰを一直線状に配置し、デジタル入力信号用あるいはアナログ入力信号用のバンプ電極ＢＭＰを千鳥配置にする構成も可能である。
【００２７】
半導体チップＣＨＰの外形寸法は、例えば短辺方向の長さが１．０ｍｍ、長辺方向の長さが１２．０ｍｍのものや、短辺方向の長さが１．０ｍｍ、長辺方向の長さが１０．０ｍｍのものがある。さらに、例えば、短辺方向の長さが、２．０ｍｍ、長辺方向の長さが２０．０ｍｍのものもある。このようにＬＣＤドライバに使用されている半導体チップＣＨＰは、長方形の形状をしている。具体的には、短辺の長さと長辺の長さの比が１：８〜１：１２であるものが多い。さらに、長辺方向の長さが５ｍｍ以上であるものがある。
【００２８】
図１に示すように構成されたＬＣＤドライバである半導体チップＣＨＰの内部には、ロジック回路などに使用される低耐圧ＭＩＳＦＥＴと、液晶駆動回路などに使用される高耐圧ＭＩＳＦＥＴが存在する。例えば、本願明細書では、５Ｖ〜６Ｖ程度の駆動電圧で動作するＭＩＳＦＥＴを低耐圧ＭＩＳＦＥＴといい、２０Ｖ〜３０Ｖ程度の駆動電圧で動作するＭＩＳＦＥＴを高耐圧ＭＩＳＦＥＴということにする。
【００２９】
図２は、図１に示す半導体チップＣＨＰの内部に存在するＭＩＳＦＥＴの断面図である。図２では、低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴが図示されている。
【００３０】
まず、高耐圧ＭＩＳＦＥＴの構成について説明する。図２において、高耐圧ＭＩＳＦＥＴ形成領域では、半導体基板１Ｓ上に素子分離領域２が形成されている。すなわち、素子分離領域２で分離された活性領域に高耐圧ＭＩＳＦＥＴが形成されている。複数の素子分離領域２に挟まれた半導体基板１Ｓ内にはｐ型ウェル４が形成されている。このｐ型ウェル４は、高耐圧ＭＩＳＦＥＴ用に形成されたウェルである。さらに、高耐圧ＭＩＳＦＥＴ形成領域では、複数の素子分離領域２で挟まれた領域に電界緩和用絶縁領域３が形成されている。この電界緩和用絶縁領域３は、例えば、素子分離領域２と同様の構成をしており、ＳＴＩ（Shallow Trench Isolation）法で形成される。
【００３１】
ｐ型ウェル４内には、一対の高耐圧用低濃度不純物拡散領域（ｎ型半導体領域）６が形成されており、それぞれの高耐圧用低濃度不純物拡散領域は、電界緩和用絶縁領域３を内包するように形成されている。一対の高耐圧用低濃度不純物拡散領域６の間にある半導体基板１Ｓの表面には、ゲート絶縁膜８が形成されており、このゲート絶縁膜８上にゲート電極１０ｂが形成されている。ゲート絶縁膜８は、例えば、酸化シリコン膜から形成され、ゲート電極１０ｂは、例えば、ポリシリコン膜とコバルトシリサイド膜の積層膜から形成される。ゲート電極１０ｂとして、ポリシリコン膜上にコバルトシリサイド膜を形成することにより、ゲート電極１０ｂの低抵抗化を図ることができる。
【００３２】
ゲート絶縁膜８は、その端部が電界緩和用絶縁領域３上に乗り上げるように形成されている。つまり、高耐圧ＭＩＳＦＥＴ形成領域では、素子分離領域２および電界緩和用絶縁領域３の占有率が高くなる関係で、素子分離領域２および電界緩和用絶縁領域３が半導体基板１Ｓの表面から突き出やすくなっている。このため、ゲート絶縁膜８の端部は電界緩和用絶縁領域３に乗り上げた形状となっている。したがって、ゲート絶縁膜８上に形成されるゲート電極１０ｂもその端部が盛り上がるように形成される。
【００３３】
次に、ゲート電極１０ｂの両側の側壁にはサイドウォール１２が形成されており、このサイドウォール１２も電界緩和用絶縁領域３上に形成されている。そして、電界緩和用絶縁領域３の外側であって、高耐圧用低濃度不純物拡散領域６内には、高耐圧用高濃度不純物拡散領域（ｎ型半導体領域）１４が形成されている。この高耐圧用高濃度不純物拡散領域１４の表面には、コバルトシリサイド膜１５が形成されている。このように一対の高耐圧用低濃度不純物拡散領域６の１つと、この高耐圧用低濃度不純物拡散領域６の内部に形成されている高耐圧用高濃度不純物拡散領域１４およびコバルトシリサイド膜１５により、高耐圧ＭＩＳＦＥＴのソース領域が形成される。同様に、一対の高耐圧用低濃度不純物拡散領域６の他の１つと、この高耐圧用低濃度不純物拡散領域６の内部に形成されている高耐圧用高濃度不純物拡散領域１４およびコバルトシリサイド膜１５により、高耐圧ＭＩＳＦＥＴのドレイン領域が形成される。
【００３４】
本実施の形態では、ゲート電極１０ｂの端部に電界緩和用絶縁領域３が形成されているので、ゲート電極１０ｂの端部下に形成される電界を緩和することができる。このため、ゲート電極１０ｂとソース領域の間あるいはゲート電極１０ｂとドレイン領域の間の耐圧を確保することができる。すなわち、高耐圧ＭＩＳＦＥＴでは、電界緩和用絶縁領域３を形成することにより、駆動電圧が２０Ｖ〜３０Ｖになっても耐圧を確保することができるように構成されている。
【００３５】
本実施の形態における高耐圧ＭＩＳＦＥＴは上記のように構成されており、以下に、本実施の形態における低耐圧ＭＩＳＦＥＴの構成について説明する。
【００３６】
図２において、低耐圧ＭＩＳＦＥＴ形成領域では、半導体基板１Ｓ上に素子分離領域２が形成されている。すなわち、素子分離領域２で分離された活性領域に低耐圧ＭＩＳＦＥＴが形成されている。複数の素子分離領域２に挟まれた半導体基板１Ｓ内にはｐ型ウェル４が形成されている。そして、ｐ型ウェル４内に低耐圧ＭＩＳＦＥＴ用のウェルであるｐ型ウェル５が形成されている。なお、低耐圧ＭＩＳＦＥＴ形成領域には、電界緩和用絶縁領域３は形成されていない。
【００３７】
ｐ型ウェル５上には、ゲート絶縁膜７が形成されており、このゲート絶縁膜７上にゲート電極１０ａが形成されている。ゲート絶縁膜７は、例えば、酸化シリコン膜から形成され、ゲート電極１０ａは、例えば、ポリシリコン膜とコバルトシリサイド膜の積層膜から形成される。ゲート電極１０ａとして、ポリシリコン膜上にコバルトシリサイド膜を形成することにより、ゲート電極１０ａの低抵抗化を図ることができる。低耐圧ＭＩＳＦＥＴでは、高耐圧ＭＩＳＦＥＴに比べて駆動電圧が低くなっているので、低耐圧ＭＩＳＦＥＴのゲート絶縁膜７の膜厚は、高耐圧ＭＩＳＦＥＴのゲート絶縁膜８の膜厚に比べて薄くなっている。
【００３８】
ゲート電極１０ａの両側の側壁にはサイドウォール１２が形成されており、このサイドウォール１２直下のｐ型ウェル５内に一対の低耐圧用低濃度不純物拡散領域（ｎ型半導体領域）１１が形成されている。そして、一対の低耐圧用低濃度不純物拡散領域１１の外側に低耐圧用高濃度不純物拡散領域（ｎ型半導体領域）１３が形成されている。この低耐圧用高濃度不純物拡散領域１３の表面にはコバルトシリサイド膜１５が形成されている。このようにして、１つの低耐圧用低濃度不純物拡散領域１１と、この低耐圧用低濃度不純物拡散領域１１の外側に形成されている低耐圧用高濃度不純物拡散領域１３および低耐圧用高濃度不純物拡散領域１３の表面に形成されているコバルトシリサイド膜１５により、低耐圧ＭＩＳＦＥＴのソース領域が形成される。同様に、他の１つの低耐圧用低濃度不純物拡散領域１１と、この低耐圧用低濃度不純物拡散領域１１の外側に形成されている低耐圧用高濃度不純物拡散領域１３および低耐圧用高濃度不純物拡散領域１３の表面に形成されているコバルトシリサイド膜１５により、低耐圧ＭＩＳＦＥＴのドレイン領域が形成される。以上のようにして、低耐圧ＭＩＳＦＥＴが構成されている。
【００３９】
次に、高耐圧ＭＩＳＦＥＴ上および低耐圧ＭＩＳＦＥＴ上に形成されている配線構造について説明する。本実施の形態では、高耐圧ＭＩＳＦＥＴ上に形成されている配線構造に特徴の１つがある。まず、本実施の形態の特徴である高耐圧ＭＩＳＦＥＴ上の配線構造について説明する。
【００４０】
図２に示すように、高耐圧ＭＩＳＦＥＴ上には、１層目の層間絶縁膜が形成されている。具体的に、１層目の層間絶縁膜は窒化シリコン膜１６と酸化シリコン膜１７の積層膜から形成されている。そして、窒化シリコン膜１６および酸化シリコン膜１７よりなる１層目の層間絶縁膜には、この層間絶縁膜を貫通して高耐圧ＭＩＳＦＥＴのソース領域に達するプラグ（第１プラグ）ＰＬＧ１と、この層間絶縁膜を貫通して高耐圧ＭＩＳＦＥＴのドレイン領域に達するプラグ（第２プラグ）ＰＬＧ１が形成されている。そして、プラグＰＬＧ１を形成した１層目の層間絶縁膜上に配線（ソース配線、ドレイン配線）ＨＬ１が形成されている。なお、１層目の層間絶縁膜上に配線ＨＬ１が形成されているが、さらに、この配線ＨＬ１を含む１層目の層間絶縁膜上に２層目の層間絶縁膜や３層目の層間絶縁膜が形成されており、それぞれの層間絶縁膜上に配線が形成されている。すなわち、高耐圧ＭＩＳＦＥＴ上には、多層配線が形成されているが、図２では、本発明の特徴である１層目の配線ＨＬ１だけを図示している。
【００４１】
本実施の形態の特徴の１つは、１層目の層間絶縁膜上にソース配線やドレイン配線となる配線ＨＬ１を形成し、かつ、配線ＨＬ１と高耐圧ＭＩＳＦＥＴのゲート電極１０ｂが平面的に重ならないように配線ＨＬ１を配置している点にある。
【００４２】
従来のＬＣＤドライバでは、高耐圧ＭＩＳＦＥＴ形成領域においては、１層目の層間絶縁膜上に配線を形成せず、２層目の層間絶縁膜上に初めて配線を形成していた。これは、高耐圧ＭＩＳＦＥＴのゲート電極とソース配線との耐圧あるいは高耐圧ＭＩＳＦＥＴのゲート電極とドレイン配線との耐圧を確保する観点から実施されていたものである。この場合、１層目の層間絶縁膜と２層目の層間絶縁膜の２種類の層間絶縁膜を貫通するプラグによって、ソース配線と高耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン配線と高耐圧ＭＩＳＦＥＴのドレイン領域が接続されている。したがって、１層目の層間絶縁膜と２層目の層間絶縁膜を貫通するプラグでは抵抗が高くなることが懸念されるが、従来は、プラグの径（例えば、０．２４μｍ）が比較的確保されていたので、プラグの抵抗が問題として顕在化していなかった。
【００４３】
ところが、ＬＣＤドライバの小型化によりプラグの径が大幅に縮小されてきている。例えば、０．２４μｍのプラグ径が０．１４μｍのプラグ径まで縮小化されてきている。この場合、１層目の層間絶縁膜と２層目の層間絶縁膜を一度に貫通するプラグでは、アスペクト比が大きくなり、プラグの高抵抗化が問題として顕在化するようになる。
【００４４】
そこで、プラグ径を縮小するとともに、１層目の層間絶縁膜上にソース配線あるいはドレイン配線となる配線ＨＬ１を形成することが行なわれている。これにより、プラグ径を縮小しても、１層目の層間絶縁膜上に配線ＨＬ１を形成しているので、プラグＰＬＧ１のアスペクト比を小さくすることができ、プラグＰＬＧ１の高抵抗化を抑制することができる。つまり、１層目の層間絶縁膜と２層目の層間絶縁膜を一度に貫通するプラグを形成せずに、１層目の層間絶縁膜上に配線ＨＬ１を介在させることにより、１層目の層間絶縁膜だけを貫通するプラグＰＬＧ１を形成できる。そして、プラグＰＬＧ１のアスペクト比を小さくするために、１層目の層間絶縁膜の薄膜化が実施されている。さらに、１層目の層間絶縁膜上に形成される配線ＨＬ１の配線幅を太くして、１層目の層間絶縁膜上に形成される配線ＨＬ１と２層目の層間絶縁膜上に形成される配線とを複数列のプラグで接続するように構成することにより、プラグおよび配線の低抵抗化が実施されている。すなわち、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂのゲート長（ゲート幅）は、２μｍ〜３μｍ程度と比較的大きくなっているので、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと平面的に重なりを有するように１層目の層間絶縁膜上に配線ＨＬ１を形成している。
【００４５】
しかし、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと平面的に重なりを有するように１層目の層間絶縁膜上に配線ＨＬ１を形成する場合、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと、ソース配線あるいはドレイン配線を構成する配線ＨＬ１との間で耐圧不良が発生した。この耐圧不良が生じる原因としては、１層目の層間絶縁膜の膜厚を薄膜化していることに加え、高耐圧ＭＩＳＦＥＴでは、上述したように、半導体基板１Ｓから突き出ている電界緩和用絶縁領域３にゲート電極１０ｂが乗り上げており、さらに、ゲート絶縁膜８の膜厚が厚くなっていることが挙げられる。これにより、平面的に重なりを有する配線ＨＬ１と高耐圧ＭＩＳＦＥＴのゲート電極との距離が近づき耐圧不良を引き起こすと考えられる。さらに、高耐圧ＭＩＳＦＥＴでは、駆動電圧が２０Ｖ〜３０Ｖと比較的高いことも原因の１つと考えられる。
【００４６】
そこで、本実施の形態では、１層目の層間絶縁膜上にソース配線やドレイン配線となる配線ＨＬ１を形成し、かつ、配線ＨＬ１と高耐圧ＭＩＳＦＥＴのゲート電極１０ｂが平面的に重ならないように配線ＨＬ１を配置している。これにより、まず、ＬＣＤドライバである半導体チップを小型化しても、高耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン領域と配線ＨＬ１とを接続するプラグＰＬＧ１のアスペクト比を小さくできる。つまり、１層目の層間絶縁膜上に配線ＨＬ１を形成しているので、１層目の層間絶縁膜と２層目の層間絶縁膜を一度に貫通するプラグを形成せずに、１層目の層間絶縁膜だけを貫通するプラグＰＬＧ１を形成することができる。このため、プラグＰＬＧ１の径を小さくしても、プラグＰＬＧ１のアスペクト比が大きくなることを抑制できる。
【００４７】
さらに、図２に示すように、１層目の層間絶縁膜上に形成されている配線ＨＬ１は、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと平面的な重なりを有しないように配置されている。これにより、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂの直上に配線ＨＬ１が形成されていないので、１層目の層間絶縁膜を薄膜化しても配線ＨＬ１とゲート電極１０ｂとの距離を離すことができる。このため、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと、ソース配線あるいはドレイン配線となる配線ＨＬ１との耐圧を確保できる。すなわち、本実施の形態によれば、半導体装置の小型化によるプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる顕著な効果を得ることができる。
【００４８】
例えば、高耐圧ＭＩＳＦＥＴでは、１層目の層間絶縁膜の薄膜化やゲート絶縁膜の厚膜化、電界緩和用絶縁領域の存在や駆動電圧の高電圧化により、１層目の層間絶縁膜に形成される配線（ソース配線あるいはドレイン配線）ＨＬ１とゲート電極１０ｂとの間の耐圧不良が起きやすい構造をしている。しかし、１層目の層間絶縁膜に形成されている配線ＨＬ１とゲート電極１０ｂが平面的に重ならないように配置することにより、１層目の層間絶縁膜に配線ＨＬ１を形成しながら、かつ、配線ＨＬ１とゲート電極１０ｂとの距離を離すことができる。したがって、ＬＣＤドライバを小型化しても、プラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる顕著な効果を得ることができる。
【００４９】
また、１層目の層間絶縁膜に形成されている配線ＨＬ１とゲート電極１０ｂを平面的に重ならないように配置することにより以下に示す効果も得られる。すなわち、配線ＨＬ１を配置している１層目の層間絶縁膜は薄膜化しているので、配線ＨＬ１と、高耐圧ＭＩＳＦＥＴのゲート絶縁膜と半導体基板１Ｓの界面であるチャネル領域と近づくことになる。配線ＨＬ１がゲート電極１０ｂと平面的に重なるように配置されている場合には、配線ＨＬ１は高耐圧ＭＩＳＦＥＴのチャネル領域と平面的に重なることになる。このとき、配線ＨＬ１に高電圧を印加すると、１層目の層間絶縁膜が薄膜化されているため、配線ＨＬ１がゲート電極として機能してしまうおそれがある。つまり、配線ＨＬ１がチャネル領域と平面的に重なる領域を有し、かつ、配線ＨＬ１とチャネル領域の距離が近くなると、配線ＨＬ１に印加した電圧により、配線ＨＬ１と平面的に重なるチャネル領域が反転する。すると、チャネル領域全体のうち配線ＨＬ１と平面的に重なる領域が反転状態となる。このため、高耐圧ＭＩＳＦＥＴのオフ時においても配線ＨＬ１と、チャネル領域のうち平面的に重なる領域が反転して、実質的に反転していないチャネル領域の距離が狭まることになる。すると、ソース領域とドレイン領域との間の耐圧が低下するという問題が発生する。
【００５０】
しかし、本実施の形態では、配線ＨＬ１をゲート電極１０ｂと平面的に重ならないように配置している。このため、配線ＨＬ１はゲート電極１０ｂ直下に形成されるチャネル領域とも平面的に重ならないように配置されることになる。したがって、配線ＨＬ１がゲート電極として機能してしまうことを抑制することができる。つまり、本実施の形態によれば、配線ＨＬ１による寄生ＭＩＳＦＥＴの発生を防止でき、ソース領域とドレイン領域との間の耐圧低下を抑制できる効果を得ることができる。
【００５１】
図３は、図２に示す高耐圧ＭＩＳＦＥＴ形成領域を上部から見た平面図である。図３におけるＡ−Ａ線で切断した断面が図２の高耐圧ＭＩＳＦＥＴ形成領域に対応している。図３に示すように、ゲート電極１０ｂの両側にソース領域あるいはドレイン領域となる高耐圧用高濃度不純物拡散領域１４が形成されており、高耐圧用高濃度不純物拡散領域１４とゲート電極１０ｂの間に電界緩和用絶縁領域３が形成されている。このように構成されている高耐圧ＭＩＳＦＥＴ上に１層目の層間絶縁膜（図示せず）を介して配線が形成されている。具体的に、ソース領域あるいはドレイン領域となる高耐圧用高濃度不純物拡散領域１４上には、プラグ（第１プラグあるいは第２プラグ）ＰＬＧ１を介して配線ＨＬ１が形成されている。この配線ＨＬ１は、図３を見てわかるように、ゲート電極１０ｂと平面的な重なりを有しないように配置されており、ゲート電極１０ｂと配線ＨＬ１の距離が離れている。したがって、ゲート電極１０ｂと配線ＨＬ１との間の耐圧が確保されることがわかる。
【００５２】
一方、ゲート電極１０ｂには、プラグ（第３プラグ）ＰＬＧ１を介してゲート配線ＧＬが接続されている。このゲート配線ＧＬは、ソース配線あるいはドレイン配線を構成する配線ＨＬ１と同層の配線で形成されている。すなわち、ゲート配線ＧＬは、１層目の層間絶縁膜上に形成されているものである。図３に示すように、このゲート配線ＧＬはゲート電極１０ｂと平面的に重なる領域を有するように配置されている。つまり、ゲート配線ＧＬは、ゲート電極１０ｂとプラグ（第３プラグ）ＰＬＧ１を介して電気的に接続されるものであり、ゲート電極１０ｂとゲート配線ＧＬ間の耐圧という問題は生じない。このように、本実施の形態では、１層目の層間絶縁膜に形成されている配線と、ゲート電極１０ｂとの耐圧を確保することが目的である。そして、ゲート電極１０ｂとの耐圧が問題となるのは、１層目の層間絶縁膜に形成されている配線のうち、高耐圧ＭＩＳＦＥＴのソース領域と電気的に接続されているソース配線や高耐圧ＭＩＳＦＥＴのドレイン領域と電気的に接続されているドレイン配線などである。つまり、ゲート電極１０ｂと、ソース配線あるいはドレイン配線である配線ＨＬ１が平面的に重ならないように配置する点に特徴があり、ゲート電極１０ｂと電気的に接続されるゲート配線ＧＬは、ゲート電極１０ｂと平面的に重なっていてもよいのである。
【００５３】
ここで、本実施の形態では、１層目の層間絶縁膜に形成されている配線ＨＬ１と高耐圧ＭＩＳＦＥＴのゲート電極１０ｂが平面的に重ならないように配置することに特徴がある。このとき、１層目の層間絶縁膜に形成されている配線ＨＬ１は、言い換えれば、最下層の配線ということができる。しかし、１層目の層間絶縁膜に配線を形成せずに、２層目の層間絶縁膜に配線を形成する場合も、この２層目の層間絶縁膜に形成される配線が最下層の配線ということができる。さらに、２層目の層間絶縁膜といっても、１層目の層間絶縁膜に配線が形成されていないことから、１層目の層間絶縁膜と２層目の層間絶縁膜を合わせて１つの層間絶縁膜ということもできる。したがって、本実施の形態で対象となる配線ＨＬ１を特定するには、何らかの定義が必要となる。
【００５４】
この定義について説明する。本実施の形態では、１層目の層間絶縁膜を薄膜化することにより生じる問題であり、この１層目の層間絶縁膜を薄膜化することにより１層目の層間絶縁膜に形成される配線ＨＬ１とゲート電極１０ｂとの耐圧が問題となる。そこで、１層目の層間絶縁膜に形成されている配線ＨＬ１を次のように定義する。
【００５５】
図２に示すように、半導体基板１Ｓとゲート絶縁膜８の界面からゲート電極１０ｂの上部までの距離をａ、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離をｂとすると、ａ＞ｂとなる配線ＨＬ１を本実施の形態で対象とする配線と定義するのである。つまり、配線ＨＬ１とゲート電極１０ｂとの間の耐圧不良が問題となる前提として、１層目の層間絶縁膜は薄膜化されている点と、高耐圧ＭＩＳＦＥＴのゲート絶縁膜８が厚く、かつ、ゲート電極１０ｂが電界緩和用絶縁領域３に乗り上げている点に着目する。これにより、ゲート電極１０ｂとの間で耐圧不良が問題となるのは、ａ＞ｂとなる位置に配置されている配線ＨＬ１であると明確に定義できる。
【００５６】
具体的に高耐圧ＭＩＳＦＥＴでは、ａ＞ｂの関係が成立していることを数値例で説明する。まず、層間絶縁膜のうち窒化シリコン膜１６の膜厚は約５０ｎｍであり、酸化シリコン膜１７の膜厚は約５００ｎｍである。そして、高耐圧ＭＩＳＦＥＴのゲート絶縁膜８の膜厚は約８０ｎｍであり、ゲート電極１０ｂの膜厚は約２５０ｎｍである。したがって、半導体基板１Ｓとゲート絶縁膜８の界面からゲート電極１０ｂの上部までの距離ａは、約３３０ｎｍ（８０ｎｍ＋２５０ｎｍ）となる。一方、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離ｂは、約２２０ｎｍ（５５０ｎｍ−３３０ｎｍ）となる。したがって、ａ＞ｂの関係が成立していることがわかる。さらに、電界緩和用絶縁領域３は、半導体基板１Ｓから約１０ｎｍ〜２０ｎｍ突き出ていることから、さらに、ａ＞ｂの関係が満たされることがわかる。このように、本実施の形態では、ゲート電極１０ｂと配線ＨＬ１との間の耐圧が問題となるが、この耐圧が問題となるのは、配線ＨＬ１と高耐圧ＭＩＳＦＥＴの位置関係がａ＞ｂとなる配線であることが明確化されている。したがって、図２では示されていないが、２層目以上の層間絶縁膜上に形成されている配線については、ａ＞ｂの関係が成立しないことから本実施の形態の対象となっていない。すなわち、２層目以上の層間絶縁膜上に形成されている配線については、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂとの距離が充分に離れるので、耐圧不良は問題とならない。このため、２層目以上の層間絶縁膜上に形成されている配線（ソース配線やドレイン配線）については、ゲート電極１０ｂと平面的に重なるように配置しても問題ない。２層目以上の層間絶縁膜上に形成されている配線をゲート電極１０ｂと平面的に重なるように配置することにより、配線を効率よく配置することができる。特に、高耐圧ＭＩＳＦＥＴでは、ゲート電極１０ｂのゲート長が２μｍ〜３μｍと広いので、２層目以上の層間絶縁膜上に形成される配線をゲート電極１０ｂと平面的に重なるように配置することが有用である。
【００５７】
次に、低耐圧ＭＩＳＦＥＴ上の配線構造について説明する。図２に示すように、低耐圧ＭＩＳＦＥＴ上には、１層目の層間絶縁膜が形成されている。具体的に、１層目の層間絶縁膜は窒化シリコン膜１６と酸化シリコン膜１７の積層膜から形成されている。そして、窒化シリコン膜１６および酸化シリコン膜１７よりなる１層目の層間絶縁膜には、この層間絶縁膜を貫通して低耐圧ＭＩＳＦＥＴのソース領域に達するプラグＰＬＧ１と、この層間絶縁膜を貫通して低耐圧ＭＩＳＦＥＴのドレイン領域に達するプラグＰＬＧ１が形成されている。そして、プラグＰＬＧ１を形成した１層目の層間絶縁膜上に配線（ソース配線、ドレイン配線）ＬＬ１が形成されている。なお、１層目の層間絶縁膜上に配線ＬＬ１が形成されているが、さらに、この配線ＬＬ１を含む１層目の層間絶縁膜上に２層目の層間絶縁膜や３層目の層間絶縁膜が形成されており、それぞれの層間絶縁膜上に配線が形成されている。すなわち、低耐圧ＭＩＳＦＥＴ上には、多層配線が形成されているが、図２では、１層目の配線ＬＬ１だけを図示している。
【００５８】
ここで、低耐圧ＭＩＳＦＥＴでは、高耐圧ＭＩＳＦＥＴとは異なり、１層目の配線ＬＬ１が低耐圧ＭＩＳＦＥＴのゲート電極１０ａと平面的に重なりを有するように配置されている。すなわち、低耐圧ＭＩＳＦＥＴでは、１層目の配線ＬＬ１とゲート電極１０ａとの間の耐圧が高耐圧ＭＩＳＦＥＴとは相違して問題とならないのである。
【００５９】
この理由としては、低耐圧ＭＩＳＦＥＴでは、まず、ゲート絶縁膜７の膜厚が薄いことと、電界緩和用絶縁領域３が形成されていないため、この電界緩和用絶縁領域３にゲート電極１０ａが乗り上げていないことが挙げられる。さらに、低耐圧ＭＩＳＦＥＴの駆動電圧は５Ｖ〜６Ｖ程度であり、駆動電圧が２０Ｖ〜３０Ｖである高耐圧ＭＩＳＦＥＴよりも耐圧確保が容易な点がある。したがって、１層目の層間絶縁膜上に形成されている配線（ソース配線やドレイン配線）ＬＬ１とゲート電極１０ａとは平面的な重なりを有していてもよい。これにより、低耐圧ＭＩＳＦＥＴのゲート電極１０ａのゲート長が約１６０ｎｍであるので、このゲート電極１０ａ上のスペースを有効に活用することができる。
【００６０】
さらに、低耐圧ＭＩＳＦＥＴで耐圧を確保できる要因としては、半導体基板１Ｓとゲート絶縁膜７の界面からゲート電極１０ａの上部までの距離をｃ、ゲート電極１０ａの上部から配線ＬＬ１が形成されている層間絶縁膜の上部までの距離をｄとすると、ｃ＜ｄとなることが挙げられる。すなわち、高耐圧ＭＩＳＦＥＴで成立していた関係（ａ＞ｂ）が低低圧ＭＩＳＦＥＴでは成立せず、ゲート電極１０ａと配線ＬＬ１との距離を確保できる結果、低耐圧ＭＩＳＦＥＴではゲート電極１０ａと配線ＬＬ１との耐圧不良が問題とならないのである。
【００６１】
具体的に、数値例で説明する。例えば、層間絶縁膜のうち窒化シリコン膜１６の膜厚は約５０ｎｍであり、酸化シリコン膜１７の膜厚は約５００ｎｍである。そして、低耐圧ＭＩＳＦＥＴのゲート絶縁膜７の膜厚は約１３ｎｍであり、ゲート電極１０ａの膜厚は約２５０ｎｍである。したがって、半導体基板１Ｓとゲート絶縁膜７の界面からゲート電極１０ａの上部までの距離ｃは、約２６３ｎｍ（１３ｎｍ＋２５０ｎｍ）となる。一方、ゲート電極１０ａの上部から配線ＬＬ１が形成されている層間絶縁膜の上部までの距離ｄは、約２８７ｎｍ（５５０ｎｍ−２６３ｎｍ）となる。したがって、ｃ＜ｄの関係が成立していることがわかる。すなわち、低耐圧ＭＩＳＦＥＴでは、高耐圧ＭＩＳＦＥＴと異なり、ゲート絶縁膜７の下部からゲート電極１０ａの上部までの距離ｃよりも、ゲート電極１０ａの上部から配線ＬＬ１までの距離ｄが大きく、かつ、駆動電圧が低いので、ゲート電極１０ａと配線ＬＬ１が平面的に重なる領域を有していても耐圧不良は生じないのである。
【００６２】
以上のように、本実施の形態では、高耐圧ＭＩＳＦＥＴ形成領域において、１層目の層間絶縁膜上にソース配線やドレイン配線となる配線ＨＬ１を形成し、かつ、配線ＨＬ１と高耐圧ＭＩＳＦＥＴのゲート電極１０ｂが平面的に重ならないように配線ＨＬ１を配置することに特徴がある。これにより、ＬＣＤドライバの小型化によるプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる顕著な効果が得られるのである。
【００６３】
本実施の形態におけるＬＣＤドライバ（半導体装置）は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
【００６４】
まず、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、図４に示すように、半導体基板１Ｓの低耐圧ＭＩＳＦＥＴ形成領域と高耐圧ＭＩＳＦＥＴ形成領域とを分離する素子分離領域２を形成する。素子分離領域２は、素子が互いに干渉しないようにするために設けられる。この素子分離領域２は、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域２を形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域２を形成することができる。
【００６５】
本実施の形態では、素子分離領域２を形成する工程で、電界緩和用絶縁領域３も形成する。この電界緩和用絶縁領域３も素子分離領域２と同様の方法で形成され、例えば、ＳＴＩ法や選択酸化法（ＬＯＣＯＳ法）を使用して形成される。この電界緩和用絶縁領域３は、高耐圧ＭＩＳＦＥＴ形成領域に形成される。特に、高耐圧ＭＩＳＦＥＴ形成領域では、電界緩和用絶縁領域３を形成するので、素子分離領域２および電界緩和用絶縁領域３の占有率が大きくなっている。このため、例えば、ＳＴＩ法で素子分離領域２および電界緩和用絶縁領域３を形成すると、高耐圧ＭＩＳＦＥＴ形成領域では、半導体基板１Ｓの表面から素子分離領域２および電界緩和用絶縁領域３が突き出しやすくなる。つまり、素子分離領域２および電界緩和用絶縁領域３は、半導体基板１Ｓの表面から、例えば、１０ｎｍ〜２０ｎｍ突き出るように構成される。後述するように、高耐圧ＭＩＳＦＥＴでは、ゲート電極の端部が電界緩和用絶縁領域３上に形成されるので、ゲート電極の端部が突き出た電界緩和用絶縁領域３に乗り上げるように形成される。特に、ＬＯＣＯＳ法（選択酸化法）では、半導体基板１Ｓの表面から盛り上がるように選択酸化膜が形成されるので、ゲート電極の乗り上げる量も大きくなる。
【００６６】
続いて、図５に示すように、素子分離領域２で分離された活性領域に不純物を導入してｐ型ウェル４を形成する。ｐ型ウェル４は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。このｐ型ウェル４は、高耐圧ＭＩＳＦＥＴ用のウェルであるが、高耐圧ＭＩＳＦＥＴ形成領域と低耐圧ＭＩＳＦＥＴ形成領域に形成される。そして、ｐ型ウェル４の表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。なお、本実施の形態では、高耐圧ＭＩＳＦＥＴ形成領域と低耐圧ＭＩＳＦＥＴ形成領域のｐ型ウェル４を同工程で形成したが、別々の工程で形成することも可能である。その場合、高耐圧ＭＩＳＦＥＴ形成領域に導入する不純物濃度と低耐圧ＭＩＳＦＥＴ形成領域に導入する不純物濃度を、それぞれ最適な条件で形成することができる。
【００６７】
次に、図６に示すように、低耐圧ＭＩＳＦＥＴ形成領域にｐ型ウェル５を形成する。ｐ型ウェル５は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。このｐ型ウェル５は、低耐圧ＭＩＳＦＥＴ用のウェルである。その後、高耐圧ＭＩＳＦＥＴ形成領域に一対の高耐圧用低濃度不純物拡散領域６を形成する。この高耐圧用低濃度不純物拡散領域６はｎ型半導体領域であり、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法で半導体基板１Ｓに導入することにより形成する。高耐圧用低濃度不純物拡散領域６は、電界緩和用絶縁領域３を内包するように形成される。
【００６８】
続いて、図７に示すように、半導体基板１Ｓ上にゲート絶縁膜を形成する。このとき、低耐圧ＭＩＳＦＥＴ形成領域には薄いゲート絶縁膜７を形成し、高耐圧ＭＩＳＦＥＴ形成領域には厚いゲート絶縁膜８を形成する。例えば、低耐圧ＭＩＳＦＥＴ形成領域に形成するゲート絶縁膜７の膜厚は約１３ｎｍ程度であり、高耐圧ＭＩＳＦＥＴ形成領域に形成するゲート絶縁膜８の膜厚は約８０ｎｍ程度である。このように領域によって異なる膜厚のゲート絶縁膜を形成するには、例えば、半導体基板１Ｓ上に厚いゲート絶縁膜８を形成した後、高耐圧ＭＩＳＦＥＴ形成領域をレジスト膜でマスクする。そして、このレジスト膜をマスクにしたエッチングにより、露出している低耐圧ＭＩＳＦＥＴ形成領域のゲート絶縁膜８の膜厚を減少させて薄いゲート絶縁膜７を形成することができる。また、最初に半導体基板１Ｓの全体に薄いゲート絶縁膜７を形成し、低耐圧ＭＩＳＦＥＴ形成領域にレジスト膜を形成する。そして、露出している高耐圧ＭＩＳＦＥＴ形成領域に厚いゲート絶縁膜８を形成することにより、低耐圧ＭＩＳＦＥＴ形成領域に薄いゲート絶縁膜７を形成し、高耐圧ＭＩＳＦＥＴ形成領域に厚いゲート絶縁膜８を形成することができる。高耐圧ＭＩＳＦＥＴ形成領域に形成されているゲート絶縁膜８の端部は電界緩和用絶縁領域３に乗り上げるように形成される。
【００６９】
ゲート絶縁膜７、８は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜７、８は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜７、８を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜７、８と半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜７、８のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜７、８に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜７、８を形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜７、８と半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００７０】
また、ゲート絶縁膜７、８は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜７、８として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜７、８の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜７、８として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００７１】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００７２】
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００７３】
続いて、図８に示すように、ゲート絶縁膜７、８上にポリシリコン膜を形成する。ポリシリコン膜９は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜９中にリンや砒素などのｎ型不純物を導入する。
【００７４】
次に、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜９を加工して、低耐圧ＭＩＳＦＥＴ形成領域にゲート電極１０ａを形成し、高耐圧ＭＩＳＦＥＴ形成領域にゲート電極１０ｂを形成する。ゲート電極１０ａのゲート長は、例えば、約１６０ｎｍであり、ゲート電極１０ｂのゲート長は、例えば、約２μｍ〜３μｍ程度である。高耐圧ＭＩＳＦＥＴ形成領域に形成されるゲート電極１０ｂの端部は、ゲート絶縁膜８を介して電界緩和用絶縁領域３に乗り上げるように形成される。
【００７５】
ここで、ゲート電極１０ａ、１０ｂには、ポリシリコン膜９中にｎ型不純物が導入されている。このため、ゲート電極１０ａ、１０ｂの仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴである低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴのしきい値電圧を低減することができる。
【００７６】
続いて、図９に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、低耐圧ＭＩＳＦＥＴのゲート電極１０ａに整合した浅い低耐圧用低濃度不純物拡散領域１１を形成する。浅い低耐圧用低濃度不純物拡散領域１１は、ｎ型半導体領域である。
【００７７】
そして、図１０に示すように、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォール１２をゲート電極１０ａ、１０ｂの側壁に形成する。サイドウォール１２は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォール１２を形成してもよい。
【００７８】
次に、図１１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、低耐圧ＭＩＳＦＥＴ形成領域にサイドウォール１２に整合した深い低耐圧用高濃度不純物拡散領域１３を形成する。深い低耐圧用高濃度不純物拡散領域１３は、ｎ型半導体領域である。この深い低耐圧用高濃度不純物拡散領域１３と浅い低耐圧用低濃度不純物拡散領域１１によって低耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低耐圧用低濃度不純物拡散領域１１と深い低耐圧用高濃度不純物拡散領域１３で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００７９】
低耐圧用高濃度不純物拡散領域１３を形成するｎ型不純物のイオン注入を高耐圧ＭＩＳＦＥＴ形成領域にも同時に実施することにより、高耐圧用高濃度不純物拡散領域１４も形成する。この高耐圧用高濃度不純物拡散領域１４もｎ型半導体領域であり、電界緩和用絶縁領域３の外側であって高耐圧用低濃度不純物拡散領域６に内包されるように形成される。高耐圧ＭＩＳＦＥＴにおいても、高耐圧用高濃度不純物拡散領域１４と高耐圧用低濃度不純物拡散領域６によりソース領域あるいはドレイン領域が形成される。
【００８０】
このようにして、低耐圧用高濃度不純物拡散領域１３および高耐圧用高濃度不純物拡散領域１４を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【００８１】
その後、図１２に示すように、半導体基板１Ｓ上にコバルト膜を形成する。このとき、ゲート電極１０ａ、１０ｂに直接接するようにコバルト膜が形成される。同様に、深い低耐圧用高濃度不純物拡散領域１３および高耐圧用高濃度不純物拡散領域１４にもコバルト膜が直接接する。
【００８２】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極１０ａ、１０ｂを構成するポリシリコン膜９とコバルト膜を反応させて、コバルトシリサイド膜１５を形成する。これにより、ゲート電極１０ａ、１０ｂはポリシリコン膜９とコバルトシリサイド膜１５の積層構造となる。コバルトシリサイド膜１５は、ゲート電極１０ａ、１０ｂの低抵抗化のために形成される。同様に、上述した熱処理により、低耐圧用高濃度不純物拡散領域１３および高耐圧用高濃度不純物拡散領域１４の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜１５が形成される。このため、低耐圧用高濃度不純物拡散領域１３および高耐圧用高濃度不純物拡散領域１４においても低抵抗化を図ることができる。
【００８３】
そして、未反応のコバルト膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態では、コバルトシリサイド膜１５を形成するように構成しているが、例えば、コバルトシリサイド膜１５に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。このようにして、半導体基板１Ｓ上に低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴを形成することができる。
【００８４】
次に、配線工程について説明する。まず、図１３に示すように、半導体基板１Ｓの主面上に層間絶縁膜となる窒化シリコン膜１６を形成し、この窒化シリコン膜１６上に酸化シリコン膜１７を形成する。これにより、１層目の層間絶縁膜は窒化シリコン膜１６と酸化シリコン膜１７の積層膜となる。窒化シリコン膜１６は、例えば、ＣＶＤ法を使用して形成することができ、酸化シリコン膜１７は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。このとき、窒化シリコン膜１６の膜厚は約５０ｎｍであり、酸化シリコン膜１７の膜厚は約１１００ｎｍである。
【００８５】
その後、図１４に示すように、酸化シリコン膜１７の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。この工程で酸化シリコン膜１７の膜厚は減少し、例えば、約５５０ｎｍ程度になる。このようにして、酸化シリコン膜１７の膜厚は薄膜化される。
【００８６】
続いて、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜１７にコンタクトホールＣＮＴ１を形成する。コンタクトホールＣＮＴ１は、酸化シリコン膜１７および窒化シリコン膜１６よりなる１層目の層間絶縁膜を貫通して半導体基板１Ｓに達する。具体的にコンタクトホールＣＮＴ１は、高耐圧ＭＩＳＦＥＴ形成領域と低耐圧ＭＩＳＦＥＴ形成領域に形成される。高耐圧ＭＩＳＦＥＴ形成領域においては、ソース領域（コバルトシリサイド膜１５）に達するコンタクトホール（第１コンタクトホール）ＣＮＴ１が形成されるとともに、ドレイン領域（コバルトシリサイド膜１５）に達するコンタクトホール（第２コンタクトホール）ＣＮＴ１が形成される。なお、図１５には図示されていないが、ゲート電極１０ｂに達するコンタクトホールも形成される。同様に、低耐圧ＭＩＳＦＥＴ形成領域においても、ソース領域（コバルトシリサイド膜１５）に達するコンタクトホールＣＮＴ１が形成されるとともに、ドレイン領域（コバルトシリサイド膜１５）に達するコンタクトホールＣＮＴ１も形成される。なお、図示されていないが、ゲート電極１０ａに達するコンタクトホールも形成される。
【００８７】
次に、図１６に示すように、コンタクトホールＣＮＴ１の底面および内壁を含む酸化シリコン膜１７上にチタン／窒化チタン膜１８ａを形成する。チタン／窒化チタン膜１８ａは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜１８ａは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。その後、コンタクトホールＣＮＴ１を埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜１８ｂを形成する。このタングステン膜１８ｂは、例えばＣＶＤ法を使用して形成することができる。
【００８８】
続いて、図１７に示すように、酸化シリコン膜１７上に形成された不要なチタン／窒化チタン膜１８ａおよびタングステン膜１８ｂを例えばＣＭＰ法を除去することにより、コンタクトホールＣＮＴ１内にだけチタン／窒化チタン膜１８ａおよびタングステン膜１８ｂを残すことにより、プラグＰＬＧ１を形成することができる。このときのＣＭＰ研磨により酸化シリコン膜１７が削られる。具体的に、ＣＭＰ研磨前は酸化シリコン膜１７の膜厚が約５５０ｎｍであるのに対し、ＣＭＰ研磨後、酸化シリコン膜１７の膜厚は約５００ｎｍとなる。
【００８９】
高耐圧ＭＩＳＦＥＴ形成領域において、高耐圧ＭＩＳＦＥＴのソース領域と電気的に接続するプラグ（第１プラグ）ＰＬＧ１や高耐圧ＭＩＳＦＥＴのドレイン領域と電気的に接続するプラグ（第２プラグ）ＰＬＧ１が形成される。図示はされていないが、ゲート電極１０ｂと電気的に接続するプラグ（第３プラグ）も形成される。同様に、低耐圧ＭＩＳＦＥＴ形成領域において、低耐圧ＭＩＳＦＥＴのソース領域と電気的に接続するプラグＰＬＧ１や低耐圧ＭＩＳＦＥＴのドレイン領域と電気的に接続するプラグＰＬＧ１が形成される。なお、図示はされていないが、ゲート電極１０ａと電気的に接続するプラグも形成される。
【００９０】
次に、図１８に示すように、酸化シリコン膜１７およびプラグＰＬＧ１上にチタン／窒化チタン膜１９ａ、銅を含有するアルミニウム膜１９ｂ、チタン／窒化チタン膜１９ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線ＨＬ１および配線ＬＬ１を形成する。このようにして、１層目の層間絶縁膜上に配線ＨＬ１および配線ＬＬ１を形成することができる。
【００９１】
１層目の層間絶縁膜上に配線ＨＬ１および配線ＬＬ１を形成しているので、この配線ＨＬ１および配線ＬＬ１と接続するプラグＰＬＧ１のアスペクト比を小さくすることができる。したがって、プラグＰＬＧ１の径を小さくしてチップ領域の小型化を推進しても、プラグＰＬＧ１の高抵抗化を抑制できる。さらに、本実施の形態では、高耐圧ＭＩＳＦＥＴのソース領域にプラグＰＬＧ１を介して接続する配線（ソース配線）ＨＬ１および高耐圧ＭＩＳＦＥＴのドレイン領域にプラグＰＬＧ１を介して接続する配線（ドレイン配線）ＨＬ１を以下のように配置している。つまり、１層目の層間絶縁膜上に配置される配線ＨＬ１とゲート電極１０ｂが平面的に重なりを有さないように配置している。これにより、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂの直上に配線ＨＬ１が形成されていないので、１層目の層間絶縁膜を薄膜化しても配線ＨＬ１とゲート電極１０ｂとの距離を離すことができる。このため、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと、ソース配線あるいはドレイン配線となる配線ＨＬ１との耐圧を確保できる。すなわち、本実施の形態によれば、半導体装置の小型化によるプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる顕著な効果を得ることができる。
【００９２】
なお、図示されていないが、ゲート電極１０ｂと電気的に接続するゲート配線も１層目の層間絶縁膜上に形成されている。言い換えれば、ゲート配線もソース配線あるいはドレイン配線を構成する配線ＨＬ１と同層で形成されている。ゲート配線はゲート電極１０ｂと電気的に接続されるので、ゲート配線とゲート電極１０ｂ間の耐圧は問題とならない。このため、ゲート配線は、ゲート電極１０ｂと平面的な重なりを有するように配置されている。
【００９３】
一方、低耐圧ＭＩＳＦＥＴ形成領域では、１層目の層間絶縁膜上に配線ＬＬ１が形成されている。低耐圧ＭＩＳＦＥＴでは配線ＬＬ１とゲート電極１０ａの間の耐圧が問題とならないことから、配線ＬＬ１はゲート電極１０ａと平面的に重なりを有するように配線幅が広く形成されている。これにより、ゲート電極１０ａ上のスペースを有効に活用して配線ＬＬ１の低抵抗化を図ることができる。
【００９４】
次に、図１９に示すように、配線ＨＬ１および配線ＬＬ１を形成した１層目の層間絶縁膜上に２層目の層間絶縁膜である酸化シリコン膜２０を形成する。そして、上述した工程と同様にして酸化シリコン膜２０にプラグＰＬＧ２を形成する。このプラグＰＬＧ２は配線ＨＬ１や配線ＬＬ１と接続されている。そして、プラグＰＬＧ２を形成した酸化シリコン膜２０上に配線ＨＬ２および配線ＬＬ２を形成する。ここで、配線ＨＬ１と配線ＨＬ２とは複数列のプラグＰＬＧ２で接続されているので、配線抵抗およびプラグ抵抗を低減することができる。同様に、配線ＬＬ１と配線ＬＬ２とは複数列のプラグＰＬＧ２で接続されているので、配線抵抗およびプラグ抵抗を低減することができる。
【００９５】
高耐圧ＭＩＳＦＥＴ形成領域において、２層目の層間絶縁膜である酸化シリコン膜２０上に形成されている配線ＨＬ２はゲート電極１０ｂと平面的な重なりを有するように配置してもよい。２層目の層間絶縁膜上に配置される配線ＨＬ２とゲート電極１０ｂとは、１層目の層間絶縁膜上に配置される配線ＨＬ１とゲート電極１０ｂとの距離に比べて充分に離れているので、配線ＨＬ２とゲート電極１０ｂ間の耐圧は問題とならないからである。このため、ゲート長として約２μｍ〜３μｍもあるゲート電極１０ｂ上のスペースを有効活用して、配線ＨＬ２の配線幅を広げることにより配線ＨＬ２の低抵抗化を図ることができる。または、２層目の層間絶縁膜上では、ゲート電極１０ｂと平面的に重なる領域に複数の配線を配置してもよい。
【００９６】
さらに、配線ＨＬ２および配線ＬＬ２の上層に配線を形成することにより多層配線を形成する。そして、多層配線の最上層にバンプ電極を形成する。このバンプ電極を形成する工程について説明する。
【００９７】
図２０は多層配線上に形成された酸化シリコン膜２１を示しており、酸化シリコン膜２１上にパッドＰＡＤが形成されている。酸化シリコン膜２１の下層の構造は省略しているが、酸化シリコン膜２１の下層には図１９に示すような低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴおよび多層配線が形成されている。
【００９８】
図２０に示すように、例えば酸化シリコン膜２１を形成する。酸化シリコン膜２１は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜２１上に、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜を積層して形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用して、積層膜をパターニングする。このパターニングにより、酸化シリコン膜２１上にパッドＰＡＤを形成することができる。
【００９９】
続いて、図２１に示すように、パッドＰＡＤを形成した酸化シリコン膜２１上に表面保護膜２２を形成する。表面保護膜２２は、例えば、窒化シリコン膜より形成され、例えば、ＣＶＤ法により形成することができる。次に、フォトリソグラフィ技術およびエッチング技術を使用して、表面保護膜２２に開口部を形成する。この開口部は、パッドＰＡＤ上に形成され、パッドＰＡＤの表面を露出している。
【０１００】
次に、図２２に示すように、開口部内を含む表面保護膜２２上にＵＢＭ（Under Bump Metal）膜２３を形成する。ＵＢＭ膜２３は、例えば、スパッタリング法を使用して形成でき、例えば、チタン膜、ニッケル膜、パラジウム膜、チタン・タングステン合金膜、窒化チタン膜あるいは金膜などの単層膜または積層膜により形成されている。ここで、ＵＢＭ膜２３は、バンプ電極とパッドＰＡＤや表面保護膜２２との接着性を向上させる機能や電極として機能する他、この後の工程で形成される導体膜の金属元素が多層配線側に移動することや、反対に多層配線を構成する金属元素が導体膜側に移動するのを抑制または防止するバリア機能を有する。
【０１０１】
続いて、図２３に示すように、ＵＢＭ膜２３上にレジスト膜ＲＥＳを塗布した後、このレジスト膜ＲＥＳに対して露光・現像処理を施すことによりパターニングする。パターニングは、バンプ電極形成領域にレジスト膜ＲＥＳが残らないように行なわれる。そして、図２４に示すように、導体膜２４として例えば、めっき法を使用して金膜を形成する。その後、図２５に示すように、パターニングしたレジスト膜ＲＥＳおよびレジスト膜ＲＥＳで覆われていたＵＢＭ膜２３を除去することにより、導体膜２４およびＵＢＭ膜２３からなるバンプ電極ＢＭＰを形成する。
【０１０２】
次に、半導体ウェハの状態にある半導体基板をダイシングすることにより、個片化した半導体チップＣＨＰを得ることができる。個片化して得られる半導体チップＣＨＰは図１に示すようなものである。その後、半導体基板を個片化することにより得られた半導体チップＣＨＰをガラス基板に実装する。
【０１０３】
次に、ＬＣＤドライバである半導体チップＣＨＰを実装基板に接着して実装した様子を示す。図２６は、半導体チップＣＨＰをガラス基板３０ａに実装する場合（ＣＯＧ：Chip On Glass）を示したものである。図２６に示すように、ガラス基板３０ａにはガラス基板３０ｂが搭載されており、これによりＬＣＤの表示部が形成される。そして、ＬＣＤの表示部の近傍のガラス基板３０ａ上には、ＬＣＤドライバである半導体チップＣＨＰが搭載されている。半導体チップＣＨＰにはバンプ電極ＢＭＰが形成されており、バンプ電極ＢＭＰとガラス基板３０ａ上に形成された端子とは異方導電フィルム（Anisotropic Conductive Film）３２を介して接続されている。また、ガラス基板３０ａとフレキシブルプリント基板（Flexible Printed Circuit）３１も異方導電フィルム３２によって接続されている。このようにガラス基板３０ａ上に搭載された半導体チップＣＨＰにおいて、出力用のバンプ電極ＢＭＰはＬＣＤの表示部に電気的に接続され、入力用のバンプ電極ＢＭＰはフレキシブルプリント基板３１に接続されている。
【０１０４】
図２７は、ＬＣＤの全体構成を示した図である。図２７に示すように、ガラス基板上にＬＣＤの表示部３３が形成されており、この表示部３３に画像が表示される。表示部３３の近傍のガラス基板上にはＬＣＤドライバである半導体チップＣＨＰが搭載されている。半導体チップＣＨＰの近傍にはフレキシブルプリント基板３１が搭載されており、フレキシブルプリント基板３１とＬＣＤの表示部３３の間にＬＣＤドライバである半導体チップＣＨＰが搭載されている。このようにして、半導体チップＣＨＰをガラス基板上に搭載することができる。以上の工程を経ることによりＬＣＤドライバをガラス基板に実装してＬＣＤを製造することができる。
【０１０５】
（実施の形態２）
前記実施の形態１の特徴の１つは、図２８に示すように、１層目の層間絶縁膜（酸化シリコン膜１７）上にソース配線やドレイン配線となる配線ＨＬ１を形成し、かつ、配線ＨＬ１と高耐圧ＭＩＳＦＥＴのゲート電極１０ｂが平面的に重ならないように配線ＨＬ１を配置している点にある。図２８では、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと配線ＨＬ１とが平面的に重ならない間の距離ｅが示されているが、本実施の形態２では、この距離ｅの具体的な数値例について説明する。
【０１０６】
図２８は、高耐圧ＭＩＳＦＥＴと低耐圧ＭＩＳＦＥＴが示されている断面図であって、図２と同様の図である。ただし、図２８では、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと配線ＨＬとが平面的に重ならない間の距離ｅと、プラグＰＬＧ１の径ｚが示されている。
【０１０７】
図２８に示すように、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと配線ＨＬとは、平面的な距離ｅだけ離れているが、この距離ｅは、フォトリソグラフィ工程で形成されるパターンの寸法誤差やパターンの合わせずれを考慮して決定する必要がある。例えば、設計上ゲート電極１０ｂと配線ＨＬとの耐圧を確保するのに充分な距離ｅを設定したとしても、ゲート電極１０ｂや配線ＨＬの加工における寸法誤差、あるいは、ゲート電極１０ｂとプラグＰＬＧ１との合わせずれやプラグＰＬＧ１と配線ＨＬ１との合わせずれなどによって、ゲート電極１０ｂと配線ＨＬ１が平面的に重なるように加工される場合もあると考えられるからである。この場合、ゲート電極１０ｂと配線ＨＬ１との間の耐圧を確保できなくなる。
【０１０８】
そこで、上述したフォトリソグラフィ工程におけるパターンの寸法誤差やパターンの合わせずれが生じても、ゲート電極１０ｂと配線ＨＬ１との平面的に重ならない間の距離ｅを確保できるように、距離ｅを設定する必要がある。
【０１０９】
図２９は、フォトリソグラフィ工程におけるパターンの寸法誤差およびパターン間の合わせずれを具体的に示す図である。例えば、図２９において、ゲート電極１０ｂをフォトリソグラフィ工程で形成する際、ゲート電極１０ｂの寸法誤差（バラツキ）は最大４０ｎｍとなっていることがわかる。さらに、ゲート電極１０ｂに対するプラグＰＬＧ１の合わせずれ（重ねずれ、バラツキ）は最大４０ｎｍとなっている。同様に、配線ＨＬ１の寸法誤差は最大４０ｎｍであり、プラグＰＬＧ１に対する配線ＨＬ１の重ねずれは最大７０ｎｍとなっている。したがって、これらの寸法誤差および重ねずれがすべて、ゲート電極１０ｂと配線ＨＬ１との平面的に重ならない間の距離ｅを狭める方向に働く場合が最も距離ｅを狭める誤差となる。
【０１１０】
つまり、距離ｅが１９０ｎｍ（４０ｎｍ＋４０ｎｍ＋４０ｎｍ＋７０ｎｍ）以下である場合には、フォトリソグラフィ工程におけるパターンの寸法誤差およびパターン間の重ねずれの大きさによっては、ゲート電極１０ｂと配線ＨＬ１が平面的に重なる領域を有するように形成されることになる。この結果、ゲート電極１０ｂと配線ＨＬ１との間の耐圧を確保できなくなる事態が生じるのである。言い換えれば、距離ｅが１９０ｎｍ以上離れている場合には、フォトリソグラフィ工程におけるパターンの寸法誤差およびパターンの重ねずれがどのように起こったとしても、ゲート電極１０ｂと配線ＨＬ１が平面的に重なる領域を有することを防止できる。このことから、距離ｅを１９０ｎｍ以上とることにより、フォトリソグラフィ工程におけるパターンの寸法誤差およびパターン間の重ねずれが生じても、確実にゲート電極１０ｂと配線ＨＬ１が平面的に重ならないようにすることができる。この結果、ゲート電極１０ｂと配線ＨＬ１間の耐圧を確実に向上でき、半導体装置の信頼性向上を図ることができる。
【０１１１】
なお、上述した記載では、ゲート電極１０ｂと配線ＨＬ１との平面的に重ならない距離ｅを、フォトリソグラフィ工程におけるパターンの寸法誤差およびパターン間の重ねずれを単純に加えた値（１９０ｎｍ）よりも大きくする例を示している。ただし、すべてのパターンの寸法誤差とパターン間の重ねずれが距離ｅを狭める方向に生じる確率は少ないと考えられるので、距離ｅを評価する方法として２乗和をとる別の方法も考えることができる。すなわち、フォトリソグラフィ工程におけるパターンの寸法誤差およびパターン間の重ねずれを２乗和で評価するのである。この場合、距離ｅは、√（４０×４０＋４０×４０＋４０×４０＋７０×７０）＝９８ｎｍとなり、距離ｅを９８ｎｍ（約１００ｎｍ）以上離すことで充分にゲート電極１０ｂと配線ＨＬ１との平面的な重なりを防止することができる。
【０１１２】
（実施の形態３）
前記実施の形態１では、図２８に示す１層目の層間絶縁膜（酸化シリコン膜１７）に形成されている配線ＨＬ１と高耐圧ＭＩＳＦＥＴのゲート電極１０ｂが平面的に重ならないように配置することに特徴がある。つまり、前記実施の形態１では、１層目の層間絶縁膜を薄膜化することにより生じる問題に着目しているのであり、この１層目の層間絶縁膜を薄膜化することにより１層目の層間絶縁膜に形成される配線ＨＬ１とゲート電極１０ｂとの耐圧が問題となる点に着目している。このとき、前記実施の形態１では、１層目の層間絶縁膜が薄膜化されていることを定量的に定義している。
【０１１３】
具体的には、図２８に示すように、半導体基板１Ｓとゲート絶縁膜８の界面からゲート電極１０ｂの上部までの距離をａ、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離をｂとすると、ａ＞ｂとなる配線ＨＬ１を前記実施の形態１で対象とする配線と定義している。つまり、配線ＨＬ１とゲート電極１０ｂとの間の耐圧不良が問題となる前提として、１層目の層間絶縁膜は薄膜化されている点と、高耐圧ＭＩＳＦＥＴのゲート絶縁膜８が厚く、かつ、ゲート電極１０ｂが電界緩和用絶縁領域３に乗り上げている点に着目する。これにより、ゲート電極１０ｂとの間で耐圧不良が問題となるのは、ａ＞ｂとなる位置に配置されている配線ＨＬ１であると明確に定義しているのである。
【０１１４】
本実施の形態３では、上述したａ＞ｂという条件を別の条件で言い換えることについて説明する。まず、上述したように、半導体基板１Ｓとゲート絶縁膜８の界面からゲート電極１０ｂの上部までの距離をａ、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離をｂとすると、ａ＞ｂとなる条件が本発明の前提条件である。ここで、別の条件として、プラグＰＬＧ１の径ｚと層間絶縁膜（酸化シリコン膜１７＋窒化シリコン膜１６）の厚さｆ（図示せず）（ｆ＝ａ＋ｂ）との関係が挙げられる。すなわち、プラグＰＬＧ１は、層間絶縁膜を貫通して形成されるが、プラグＰＬＧ１の埋め込み特性を良好にする観点から、アスペクト比を所定値以下にする必要がある。ここで、アスペクト比とは、層間絶縁膜の厚さｆとプラグＰＬＧ１の径ｚとによって、ｆ／ｚと表される量である。このアスペクト比が大きくなるということは、例えば、厚い層間絶縁膜に径の小さいプラグＰＬＧ１を形成することに対応し、埋め込み特性が悪化する。つまり、プラグＰＬＧ１の埋め込み特性を良好にする観点からは、アスペクト比を所定値以下にする必要があるのである。具体的に、例えば、この条件はｆ／ｚ＜５という条件で表すことができる。つまり、アスペクト比ｆ／ｚを５以下にするように層間絶縁膜の厚さｆと、プラグＰＬＧ１の径ｚを決定すれば、プラグＰＬＧ１の埋め込み特性を悪化することを抑制できるとしている。
【０１１５】
ここで、層間絶縁膜の厚さｆ＝ａ＋ｂであり、この式からａ＝ｆ−ｂとなる。これをａ＞ｂに代入すると、ｆ＞２ｂとなる。一方、アスペクト比の関係式ｆ／ｚ＜５から、ｆ＜５ｚとなる。したがって、ｆ＜５ｚとｆ＞２ｂの２つの関係式から、２ｂ＜５ｚが得られる。この２ｂ＜５ｚをｂについて解くと、ｂ＜２．５ｚとなる。以上のことから、ａ＞ｂという条件は、層間絶縁膜の厚さｆ＝ａ＋ｂとアスペクト比の関係式ｆ／ｚ＜５を用いて、ｂ＜２．５ｚという条件に置き換えられることがわかる。言葉で言えば、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離をｂ、プラグＰＬＧ１の径をｚとすると、ｂ＜２．５ｚとなる条件は、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離ｂがプラグＰＬＧ１の径ｚの２．５倍よりも小さいという条件に置き換えられることがわかる。つまり、本発明の特徴は、本実施の形態３では、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離ｂがプラグＰＬＧ１の径ｚの２．５倍よりも小さい場合に、ゲート電極１０ｂと配線ＨＬ１とを平面的に重ならないように配置するということができる。
【０１１６】
なお、プラグＰＬＧ１の径をｚとしているが、プラグＰＬＧ１の径がプラグＰＬＧ１の全体にわたって同一であるときは問題ないが、実際には、層間絶縁膜（酸化シリコン膜１７）の表面での径が最も大きく、プラグＰＬＧ１の底部に進むにつれて径が小さくなるように形成される。この場合、プラグＰＬＧ１の径ｚはどの深さでの径であるかが問題となるが、本実施の形態３では、プラグＰＬＧ１の底部での径をｚというものとする。
【０１１７】
（実施の形態４）
前記実施の形態１では、高耐圧ＭＩＳＦＥＴに本発明を適用する場合について説明したが、本実施の形態４では、抵抗素子に本発明を適用する場合について説明する。すなわち、ＬＣＤドライバには、低耐圧ＭＩＳＦＥＴや高耐圧ＭＩＳＦＥＴの他に、回路を構成する複数の抵抗素子も形成されている。この抵抗素子のなかには、高耐圧ＭＩＳＦＥＴと同様に高い電圧が印加されるものもある。したがって、高耐圧ＭＩＳＦＥＴと同様に高い電圧を使用する抵抗素子では、耐圧が問題となるのである。
【０１１８】
図３０は、本実施の形態４における抵抗素子を示す平面図である。図３０において、半導体基板１Ｓ上には、ゲート絶縁膜８が形成されており、このゲート絶縁膜８上に抵抗素子となるポリシリコン膜（導体膜）４０が形成されている。この抵抗素子となるポリシリコン膜４０には、プラグ（第４プラグ）４２によって配線４３と接続されている。一方、抵抗素子と接続されない配線４４も形成されている。
【０１１９】
本実施の形態４の特徴は、抵抗素子となるポリシリコン膜４０上に形成されている配線４３と配線４４のうち、ポリシリコン膜４０と異なる電位が印加される配線４４を、ポリシリコン膜４０と平面的に重ならないように配置することにある。つまり、ポリシリコン膜４０とプラグ４２を介して直接電気的に接続される配線４３は導通していることから、ポリシリコン膜４０との間で耐圧の問題は生じない。このことから、図３０に示すように、ポリシリコン膜４０と配線４３とは平面的に重なりを有するように配置される。これに対し、ポリシリコン膜４０とプラグ４２を介して直接電気的に接続されておらず、かつ、ポリシリコン膜４０とは異なる電位が印加される配線４４は、ポリシリコン膜４０との間で高い電位差が生じる場合があり、この場合はポリシリコン膜４０と配線４４の間で耐圧が問題となる。したがって、ポリシリコン膜４０とプラグ４２を介して直接電気的に接続されていない配線４４には、抵抗素子となるポリシリコン膜４０と平面的に重なりを有しないように配置される。このように構成することにより、抵抗素子となるポリシリコン膜４０と配線４４との間に高電圧が印加されても耐圧を確保することができる。
【０１２０】
図３１は、図３０のＢ−Ｂ線で切断した断面図である。図３１では、高耐圧ＭＩＳＦＥＴ形成領域に隣接するように抵抗素子形成領域が形成されている。以下では、抵抗素子形成領域に形成されている抵抗素子の構成について説明する。図３１において、半導体基板１Ｓ上には、素子分離領域２が形成されており、この素子分離領域２上に高耐圧ＭＩＳＦＥＴに使用されているゲート絶縁膜８と同じ膜厚の膜（ゲート絶縁膜８と呼ぶ）が形成されている。そして、このゲート絶縁膜８上にポリシリコン膜４０が形成されており、ポリシリコン膜４０は、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂを構成するポリシリコン膜と同一の膜を使用して形成されている。このポリシリコン膜４０が抵抗素子として機能する。このポリシリコン膜４０の側壁には、ＭＩＳＦＥＴのサイドウォール１２を形成する工程を経ることにより、サイドウォール１２と同等のサイドウォール４１が形成されている。さらに、ポリシリコン膜４０の表面の一部には、コバルトシリサイド膜１５が形成されている。
【０１２１】
そして、ポリシリコン膜４０を覆うように層間絶縁膜が形成されている。この層間絶縁膜は、窒化シリコン膜１６と酸化シリコン膜１７から形成されている。層間絶縁膜には、層間絶縁膜を貫通してポリシリコン膜４０の表面に形成されているコバルトシリサイド膜１５に達するプラグ４２が形成されており、このプラグ４２と直接電気的に接続される配線４３が層間絶縁膜上に形成されている。図３１は、図３０のＢ−Ｂ線で切断した断面図を示しているので、ポリシリコン膜４２とプラグ４２を介して直接電気的に接続される配線４３が図示されている。なお、本実施の形態４の特徴である配線４４とポリシリコン膜４０は平面的に重なりを有さないことは図３０に図示されている。
【０１２２】
ここで、抵抗素子は、高耐圧ＭＩＳＦＥＴを形成する工程を使用して形成されている。すなわち、素子分離領域２上に形成されるゲート絶縁膜８も高耐圧ＭＩＳＦＥＴのゲート絶縁膜８と同一の膜が使用され、かつ、ゲート絶縁膜８上に形成されるポリシリコン膜４０も高耐圧ＭＩＳＦＥＴのゲート電極１０ｂを構成するポリシリコン膜と同一の膜が使用される。したがって、抵抗素子の高さは高耐圧ＭＩＳＦＥＴの高さと同じ高さになる。
【０１２３】
一方、層間絶縁膜の厚さは、高耐圧ＭＩＳＦＥＴ形成領域と抵抗素子形成領域で同じであり、かつ、高耐圧ＭＩＳＦＥＴでのプラグＰＬＧ１のアスペクト比をできるだけ小さくする観点から、層間絶縁膜の薄膜化が行なわれている。
【０１２４】
このことから、高耐圧ＭＩＳＦＥＴ形成領域では、半導体基板１Ｓとゲート絶縁膜８の界面からゲート電極１０ｂの上部までの距離をａ、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離をｂとすると、ａ＞ｂとなる条件となっている。
【０１２５】
そして、ポリシリコン膜４０（抵抗素子）がゲート絶縁膜８上に形成され、かつ、ポリシリコン膜４０（抵抗素子）が高耐圧ＭＩＳＦＥＴのゲート電極１０ｂを構成するポリシリコン膜と同一の膜で形成されている。このため、抵抗素子形成領域においても、半導体基板１Ｓとゲート絶縁膜８の界面からポリシリコン膜４０の上部までの距離がａと同じになり、ポリシリコン膜４０の上部から配線４３や配線４４（図３０参照）が形成されている層間絶縁膜の上部までの距離がｂと同じになる。このため、抵抗素子形成領域においても、ａ＞ｂとなる条件が成立していることになる。
【０１２６】
以上のことから、抵抗素子においても、ポリシリコン膜４０と配線４４（図３１では図示されず）の間に介在する層間絶縁膜の膜厚が薄くなり、高耐圧ＭＩＳＦＥＴと同様に、層間絶縁膜を介したポリシリコン膜４０と配線４４との間の耐圧が問題となる。そこで、図３０に示すように、抵抗素子においても、抵抗素子となるポリシリコン膜４０上に形成されている配線４３と配線４４のうち、ポリシリコン膜４０と異なる電位が印加される配線４４を、ポリシリコン膜４０と平面的に重ならないように配置しているのである。このように構成することにより、層間絶縁膜が薄くなっても、ポリシリコン膜４０と配線４４との間の耐圧を確保できることになる。
【０１２７】
ここで、抵抗素子の高さを低くする方法として、抵抗素子を構成するポリシリコン膜４０を厚いゲート絶縁膜８上ではなく、素子分離領域２上に直接形成する場合や、低耐圧ＭＩＳＦＥＴの薄いゲート絶縁膜上に形成することが考えられる。この場合、抵抗素子を構成するポリシリコン膜４０の高さが低くなる分、ポリシリコン膜４０と配線４４との間に介在する層間絶縁膜の厚さを厚くできるので、ポリシリコン膜４０と配線４４との耐圧を向上できると考えられる。
【０１２８】
しかし、本実施の形態４では以下に示す理由により、高耐圧ＭＩＳＦＥＴのゲート絶縁膜８と同一の膜上に抵抗素子であるポリシリコン膜４０を形成している。この理由について、図面を参照しながら説明する。図３２および図３３は、一般的な素子分離領域を形成する工程を示す断面図である。例えば、図３２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、半導体基板１Ｓに素子分離溝２ａを形成する。そして、図３３に示すように、この素子分離溝２ａに酸化シリコン膜を埋め込むように形成した後、半導体基板１Ｓの表面に形成された酸化シリコン膜を化学的機械的研磨法（ＣＭＰ；Chemical Mechanical Polishing）で除去する。これにより、素子分離溝２ａ内にだけ酸化シリコン膜を残すことができるので、素子分離溝２ａに酸化シリコン膜を埋め込んだ素子分離領域２を形成することができる。図３２および図３３が正常な素子分離領域２の形成工程である。
【０１２９】
しかし、例えば、図３４に示すように、半導体基板１Ｓに素子分離溝２ａを形成する際、半導体基板１Ｓのエッチング領域に異物４５ａが付着していたとする。すると、その異物４５ａがマスクとなり、異物の下層に形成されているシリコンがエッチングされずに残存する。すなわち、図３４に示すように、異物４５ａの下層にエッチング残り４５が形成される。その後、図３５に示すように、素子分離溝２ａを酸化シリコン膜で埋め込んで素子分離領域２を形成した場合も、エッチング残り４５が形成されたままとなる。
【０１３０】
したがって、エッチング残り４５が形成された素子分離領域２上に抵抗素子となるポリシリコン膜４０を形成すると、エッチング残り４５がシリコンから形成されていることから、ポリシリコン膜４０と半導体基板１Ｓがエッチング残り４５を介してショートしてしまう不都合が発生する。この不都合は、素子分離領域２上に直接ポリシリコン膜４０を形成した場合に顕著となるが、図３６に示すように、薄いゲート絶縁膜７を介してポリシリコン膜４０を形成した場合も、ポリシリコン膜４０に高電圧が印加されることから、ショート不良が発生しやすくなる。
【０１３１】
このことから、図３７に示すように、素子分離領域２上に厚いゲート絶縁膜８を形成した後、この厚いゲート絶縁膜８上にポリシリコン膜４０を形成しているのである。抵抗素子であるポリシリコン膜４０と素子分離領域２との間に厚いゲート絶縁膜８を形成することにより、たとえ、図３７に示すように、素子分離領域２にエッチング残り４５が発生しても、エッチング残り４５を介してポリシリコン膜４０と半導体基板１Ｓがショートすることを大幅に低減できるのである。
【０１３２】
以上の理由から、抵抗素子を構成するポリシリコン膜４０を高耐圧ＭＩＳＦＥＴのゲート絶縁膜８と同一の厚いゲート絶縁膜８上に形成しているのである。このため、ポリシリコン膜４０（抵抗素子）がゲート絶縁膜８上に形成され、かつ、ポリシリコン膜４０（抵抗素子）が高耐圧ＭＩＳＦＥＴのゲート電極１０ｂを構成するポリシリコン膜と同一の膜で形成されていることになる。したがって、抵抗素子形成領域においても、半導体基板１Ｓとゲート絶縁膜８の界面からポリシリコン膜４０の上部までの距離がａと同じになり、ポリシリコン膜４０の上部から配線４３や配線４４（図３０参照）が形成されている層間絶縁膜の上部までの距離がｂと同じになる。このため、抵抗素子形成領域においても、ａ＞ｂとなる条件が成立していることになる。
【０１３３】
しかし、本実施の形態４では、抵抗素子となるポリシリコン膜４０上に形成されている配線４３と配線４４のうち、ポリシリコン膜４０と異なる電位が印加される配線４４を、ポリシリコン膜４０と平面的に重ならないように配置しているので、層間絶縁膜が薄くなっても、ポリシリコン膜４０と配線４４との間の耐圧を確保できるという顕著な効果を奏するのである。
【０１３４】
（実施の形態５）
前記実施の形態１では、低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴを形成した後、低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴを覆うように層間絶縁膜を形成し、その後、層間絶縁膜上に配線を形成する工程について説明している。本実施の形態５では、層間絶縁膜の形成工程をさらに詳しく説明する。
【０１３５】
図３８は、半導体基板１Ｓ上に低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴおよび抵抗素子を形成した様子を示す断面図である。すなわち、図３８では、低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴの他に抵抗素子も形成されている。この抵抗素子は、高耐圧ＭＩＳＦＥＴを形成する工程を利用して形成される。そして、図３８に示すように、低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴおよび抵抗素子を覆うように、窒化シリコン膜１６を形成する。窒化シリコン膜１６は、例えば、ＣＶＤ法を使用して形成することができる。
【０１３６】
続いて、図３９に示すように、半導体基板１Ｓ上に形成された窒化シリコン膜１６上に酸化シリコン膜５０を形成する。この酸化シリコン膜５０は、例えば、高密度プラズマ（high density plasma）を用いた高密度プラズマＣＶＤ法で形成することができる。高密度プラズマとは、高周波電界・磁界を用いてガスを高密度にプラズマ化したものをいい、高密度プラズマＣＶＤ法とは、チャンバ内に導入したガスを高密度プラズマ化し、高密度プラズマを化学反応させて半導体基板１Ｓ上に膜を堆積する方法である。高密度プラズマの発生方法としては、例えば、誘導結合プラズマ（ＩＣＰ：induction coupled plasma）や電子サイクロトロン共鳴（ＥＣＲ：electron cyclotron resonance）法などがある。
【０１３７】
誘導結合プラズマとは、化学気相成長法で使用される高密度プラズマの一種で、チャンバ内に導入されたガスを誘導結合した高周波コイルで励起して発生させたプラズマである。一方、電子サイクロトロン共鳴とは、以下に示す現象である。すなわち、電子は磁界中でローレンツ力を受けると、磁界と垂直な平面内を周回するサイクロトロン運動を行なう。このとき、電子の運動平面内で、周回周波数に一致した電界を与えると、サイクロトロン運動と電界とのエネルギー共鳴は起こり電界エネルギーが電子に吸収され、電子に大きなエネルギーが供給される。この現象を利用して各種ガスを高密度プラズマ化することができる。
【０１３８】
以上のような高密度プラズマＣＶＤ法で形成される酸化シリコン膜５０は埋め込み特性が優れている利点がある。したがって、窒化シリコン膜１６上には、高密度プラズマＣＶＤ法で形成された酸化シリコン膜５０を形成することにより、ＳＲＡＭ（Static Random Access Memory）のメモリセルなど微細化が進んでゲート電極間の間隔が小さくなる素子においても、ゲート電極間への酸化シリコン膜の埋め込み特性を良好にすることができる。つまり、ＬＣＤドライバとなる半導体装置では、ＳＲＡＭも搭載されている。このＳＲＡＭは、微細化が進んでいるため、ゲート電極間の距離は非常に狭くなっている。このため、通常密度のプラズマを用いたＣＶＤ法でこのゲート電極間に酸化シリコン膜を埋め込む場合、充分にゲート電極間のスペースを埋め込むことができず、ゲート電極間のスペースに「す」が発生する。ゲート電極間に「す」が発生すると、後述する工程でプラグを形成する際に用いられる導体膜が「す」の内部に侵入し、「す」の内部に侵入した導体膜を介して隣接するプラグがショートしてしまう不良が発生する。そこで、本実施の形態５では、埋め込み特性のよい高密度プラズマＣＶＤ法を使用して窒化シリコン膜１６上に酸化シリコン膜５０を形成している。このように高密度プラズマＣＶＤ法を用いた酸化シリコン膜５０を堆積することにより、ＳＲＡＭなどの微細化された素子において、ゲート電極間のスペースへの埋め込み特性を向上することができる。この結果、「す」の発生を抑制することができ、隣接するプラグのショート不良を防止できる。
【０１３９】
次に、図４０に示すように、酸化シリコン膜５０上に酸化シリコン膜５１を形成する。酸化シリコン膜５１は、例えば、原料にＴＥＯＳ（tetra ethyl ortho silicate）を用いたプラズマＣＶＤ法で形成することができる。この原料にＴＥＯＳを用いたプラズマＣＶＤ法では、上述した高密度プラズマＣＶＤ法よりも低い通常密度のプラズマを使用する。
原料にＴＥＯＳを用いた通常のプラズマＣＶＤ法では、酸化シリコン膜５１の膜厚制御性が良好である特徴を有しており、酸化シリコン膜５１は、層間絶縁膜の膜厚をかせぐために形成されるものである。
【０１４０】
続いて、図４１に示すように、酸化シリコン膜５１の表面を平坦化する。酸化シリコン膜５１の表面を平坦化するには、例えば、酸化シリコン膜５１の表面を化学的機械的研磨法（ＣＭＰ）で研磨することにより行われる。この工程では、ＣＭＰによる研磨量のばらつきなどにより、酸化シリコン膜５１の膜厚が薄くなり、高耐圧ＭＩＳＦＥＴの上部や抵抗素子の上部が露出してしまうおそれがある。
【０１４１】
そこで、次に、図４２に示すように、平坦化された酸化シリコン膜５１上に酸化シリコン膜（キャップ絶縁膜）５２を形成する。この酸化シリコン膜５２も酸化シリコン膜５１と同様に、原料にＴＥＯＳを用いた通常のプラズマＣＶＤ法で形成することができる。
【０１４２】
続いて、図４３に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜（酸化シリコン膜５２、酸化シリコン膜５１、酸化シリコン膜５０および窒化シリコン膜１６）にコンタクトホールを形成する。コンタクトホールは、層間絶縁膜を貫通して半導体基板１Ｓに達する。
【０１４３】
そして、コンタクトホールの底面および内壁を含む層間絶縁膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。その後、コンタクトホールを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。
【０１４４】
次に、層間絶縁膜上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、コンタクトホール内にだけチタン／窒化チタン膜およびタングステン膜を残すことにより、プラグＰＬＧ１およびプラグ４２を形成することができる。
【０１４５】
次に、図４４に示すように、酸化シリコン膜５２およびプラグＰＬＧ１上にチタン／窒化チタン膜、銅を含有するアルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線ＨＬ１、配線ＬＬ１、配線４３および配線５３を形成する。このようにして、１層目の層間絶縁膜上に配線ＨＬ１、配線ＬＬ１、配線４３および配線５３を形成することができる。
【０１４６】
本実施の形態５でも前記実施の形態１と同様に、１層目の層間絶縁膜上に配置される配線ＨＬ１とゲート電極１０ｂが平面的に重なりを有さないように配置している。これにより、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂの直上に配線ＨＬ１が形成されていないので、１層目の層間絶縁膜を薄膜化しても配線ＨＬ１とゲート電極１０ｂとの距離を離すことができる。このため、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと、ソース配線あるいはドレイン配線となる配線ＨＬ１との耐圧を確保できる。
【０１４７】
一方、抵抗素子形成領域においては、抵抗素子となるポリシリコン膜４０にプラグ４２を介して直接電気的に接続されている配線４３はポリシリコン膜４０と平面的に重なりを有するように形成される。ただし、抵抗素子となるポリシリコン膜４０上に形成されている配線４３と配線５３のうち、ポリシリコン膜４０とプラグ４２で直接接続されず、かつ、ポリシリコン膜４０と異なる電位が印加される配線５３を、ポリシリコン膜４０と平面的に重ならないように配置しているので、層間絶縁膜が薄くなっても、ポリシリコン膜４０と配線５３との間の耐圧を確保できる。
【０１４８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４９】
前記実施の形態では、ＬＣＤドライバに形成されている低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴとしてｎチャネル型ＭＩＳＦＥＴを使用する例について説明しているが、低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴとしてｐチャネル型ＭＩＳＦＥＴを使用する場合も本実施の形態における技術的思想を適用することができる。
【産業上の利用可能性】
【０１５０】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１５１】
【図１】本発明の実施の形態における半導体チップ（ＬＣＤドライバ）を示す平面図である。
【図２】図１に示す半導体チップの内部構造の一例を示す断面図である。
【図３】図２に示す高耐圧ＭＩＳＦＥＴの平面図である。
【図４】実施の形態における半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】半導体チップをガラス基板に実装する様子を示す断面図である。
【図２７】ＬＣＤの全体構成を示す図である。
【図２８】実施の形態２および実施の形態３における半導体装置を示す断面図である。
【図２９】フォトリソグラフィ工程におけるパターンの寸法誤差およびパターン間の合わせずれを具体的に示す図である。
【図３０】実施の形態４における抵抗素子の構成を示す平面図である。
【図３１】図３０のＢ−Ｂ線で切断した断面を含む断面図である。
【図３２】一般的な素子分離領域を形成する工程を示す断面図である。
【図３３】図３２に続く素子分離領域を形成する工程を示す断面図である。
【図３４】素子分離溝を形成する際、異物によってエッチング残りが生じる状態を示す断面図である。
【図３５】図３４に続く素子分離領域を形成する工程を示す断面図である。
【図３６】エッチング残りが形成された素子分離領域上に薄いゲート絶縁膜を介して抵抗素子を形成する例を示す断面図である。
【図３７】エッチング残りが形成された素子分離領域上に厚いゲート絶縁膜を介して抵抗素子を形成する例を示す断面図である。
【図３８】実施の形態５における半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】図４０に続く半導体装置の製造工程を示す断面図である。
【図４２】図４１に続く半導体装置の製造工程を示す断面図である。
【図４３】図４２に続く半導体装置の製造工程を示す断面図である。
【図４４】図４３に続く半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１５２】
１Ｓ 半導体基板
２ 素子分離領域
２ａ 素子分離溝
３ 電界緩和用絶縁領域
４ ｐ型ウェル
５ ｐ型ウェル
６ 高耐圧用低濃度不純物拡散領域
７ ゲート絶縁膜
８ ゲート絶縁膜
９ ポリシリコン膜
１０ａ ゲート電極
１０ｂ ゲート電極
１１ 低耐圧用低濃度不純物拡散領域
１２ サイドウォール
１３ 低耐圧用高濃度不純物拡散領域
１４ 高耐圧用高濃度不純物拡散領域
１５ コバルトシリサイド膜
１６ 窒化シリコン膜
１７ 酸化シリコン膜
１８ａ チタン／窒化チタン膜
１８ｂ タングステン膜
１９ａ チタン／窒化チタン膜
１９ｂ アルミニウム膜
１９ｃ チタン／窒化チタン膜
２０ 酸化シリコン膜
２１ 酸化シリコン膜
２２ 表面保護膜
２３ ＵＢＭ膜
２４ 導体膜
３０ａ ガラス基板
３０ｂ ガラス基板
３１ フレキシブルプリント基板
３２ 異方導電フィルム
３３ 表示部
４０ ポリシリコン膜
４１ サイドウォール
４２ プラグ
４３ 配線
４４ 配線
４５ エッチング残り
４５ａ 異物
５０ 酸化シリコン膜
５１ 酸化シリコン膜
５２ 酸化シリコン膜
５３ 配線
ＢＭＰ バンプ電極
Ｃ１ ゲート駆動回路
Ｃ２ ソース駆動回路
Ｃ３ 液晶駆動回路
Ｃ４ グラフィックＲＡＭ
Ｃ５ 周辺回路
ＣＨＰ 半導体チップ
ＣＮＴ１ コンタクトホール
ＧＬ ゲート配線
ＨＬ１ 配線
ＨＬ２ 配線
ＬＬ１ 配線
ＬＬ２ 配線
ＰＡＤ パッド
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＲＥＳ レジスト膜
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＬＣＤ（Liquid Crystal Display）ドライバなど比較的高耐圧のＭＩＳＦＥＴを備える半導体装置およびその製造技術
に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００５−１１６７４４号公報（特許文献１）には、高耐圧トランジスタと低耐圧トランジスタとを同一基板上に形成している技術が記載されている。この特許文献１において、高耐圧トランジスタは、電界緩和のためのオフセット絶縁層を有しているとしている。そして、高耐圧トランジスタ形成領域に形成されているガードリングは、１層目の層間絶縁膜上に形成されている配線（最下層の配線）と接続されている。これに対し、高耐圧トランジスタのソース領域あるいはドレイン領域は、１層目の層間絶縁膜上に形成された２層目の層間絶縁膜上に形成されている配線（最下層の配線ではない）と接続されるとしている。つまり、高耐圧トランジスタのソース領域あるいはドレイン領域は、１層目の層間絶縁膜と２層目の層間絶縁膜を一度に貫通するプラグによって２層目の層間絶縁膜上に配置される配線と接続されている。
【０００３】
特開平４−１７１９３８号公報（特許文献２）には、高耐圧ｎチャネルＦＥＴと低耐圧ｎチャネルＦＥＴとを同一基板上に形成している技術が記載されている。このとき、低耐圧ｎチャネルＦＥＴは、１層目の層間絶縁膜上に形成されている最下層の配線とソース領域あるいはドレイン領域が接続されている。これに対し、高耐圧ｎチャネルＦＥＴにおいて、ソース領域あるいはドレイン領域は、最下層の配線ではなく、２層目の層間絶縁膜上に形成されている配線と接続するように構成されている。
【特許文献１】特開２００５−１１６７４４号公報
【特許文献２】特開平４−１７１９３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、液晶を表示素子に用いたＬＣＤが急速に普及しつつある。このＬＣＤは、ＬＣＤを駆動するためのドライバによって制御されている。ＬＣＤドライバは半導体チップから構成されており、例えば、ガラス基板に実装される。ＬＣＤドライバを構成する半導体チップは、半導体基板上に複数のトランジスタと多層配線を形成した構造をしており、表面にバンプ電極が形成されている。そして、表面に形成されたバンプ電極を介して、ガラス基板に実装されている。
【０００５】
ＬＣＤドライバに形成される複数のトランジスタ（ＭＩＳＦＥＴ）には、低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴが存在する。すなわち、ＬＣＤドライバは、通常、５Ｖ程度の電圧で駆動する低耐圧ＭＩＳＦＥＴからなるロジック回路の他、ＬＣＤの電極に２０Ｖ〜３０Ｖ程度の電圧を印加する回路が存在する。ＬＣＤの電極に２０Ｖ〜３０Ｖ程度の電圧を印加するには、５Ｖ程度で駆動するロジック回路にレベルシフト回路を接続し、レベルシフト回路を介してスイッチング素子を接続することにより構成される。このスイッチング素子は、２０Ｖ〜３０Ｖの電圧で駆動するＭＩＳＦＥＴであり、いわゆる高耐圧ＭＩＳＦＥＴから構成される。
【０００６】
このようにＬＣＤドライバには、同一の半導体基板に低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴとを備えている。同一の半導体基板に形成されている低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴ上には、層間絶縁膜が形成されており、この層間絶縁膜上に配線が形成されている。配線とＭＩＳＦＥＴとは層間絶縁膜を貫通するプラグによって接続されている。通常、高耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン領域と接続する配線は、１層目の層間絶縁膜上に形成されているのではなく、１層目の層間絶縁膜上にさらに２層目の層間絶縁膜を形成し、この２層目の層間絶縁膜上に形成されている。つまり、高耐圧ＭＩＳＦＥＴでは、２０Ｖ〜３０Ｖ程度の比較的高い電圧を使用するので、配線と高耐圧ＭＩＳＦＥＴ（ゲート電極）との耐圧を確保するために、１層目の層間絶縁膜上には配線を配置せず、２層目の層間絶縁膜上に配線を配置することにより、高耐圧ＭＩＳＦＥＴの耐圧を確保している。このため、高耐圧ＭＩＳＦＥＴと配線とは、１層目の層間絶縁膜を貫通するプラグと、続いて、２層目の層間絶縁膜を貫通するプラグとを介して接続されることになる。
【０００７】
近年、ＬＣＤドライバの小型化が要求されている。このため、ＬＣＤドライバのＭＩＳＦＥＴと配線とを接続するプラグ（コンタクトプラグ）の径を縮小することが行なわれている。例えば、具体的に、プラグの径を０．２４μｍか０．１４μｍへ大幅に縮小している。しかし、プラグの径を縮小するとプラグによる抵抗が大きくなる問題が顕在化する。特に、高耐圧ＭＩＳＦＥＴでは、１層目の層間絶縁膜と２層目の層間絶縁膜を貫通するプラグで高耐圧ＭＩＳＦＥＴと配線と接続されているため、プラグの径を縮小することにより、プラグのアスペクト比が大きくなり抵抗が増加する。そこで、ＬＣＤドライバでは、１層目の層間絶縁膜上に配線を形成し、かつ、１層目の層間絶縁膜上に形成される配線の配線幅を大きくして１層目の層間絶縁膜と２層目の層間絶縁膜を接続するプラグの数を増やすことにより、プラグの低抵抗化を図っている。１層目の層間絶縁膜にも配線を形成することにより、１層目の層間絶縁膜を貫通するプラグと２層目の層間絶縁膜を貫通するプラグとを直接接続する必要がなくなり、プラグのアスペクト比を低減できる。このため、プラグ径の縮小による高抵抗化を抑制できる。
【０００８】
さらには、１層目の層間絶縁膜の膜厚を薄くすることにより、１層目の層間絶縁膜に形成されるプラグのアスペクト比を小さくしている。このように、ＬＣＤドライバのチップシュリンクにおいては、１層目の層間絶縁膜の膜厚を薄くし、かつ、１層目の層間絶縁膜上に配線を形成することが行なわれている。そして、１層目の層間絶縁膜上に形成される配線の配線幅を大きくして、１層目の層間絶縁膜と２層目の層間絶縁膜とを接続するプラグの数を増やしている。ここで、１層目の層間絶縁膜上に形成する配線の配線幅を大きくしているために、高耐圧ＭＩＳＦＥＴのソース領域と接続するソース配線あるいは高耐圧ＭＩＳＦＥＴのドレイン領域と接続するドレイン配線は、高耐圧ＭＩＳＦＥＴのゲート電極と平面的に重なる領域を有するように形成されている。
【０００９】
このようにして、ＬＣＤドライバの小型化に伴うプラグの高抵抗化を抑制することができるが、新たな問題が発生することになる。つまり、１層目の層間絶縁膜の膜厚を薄くし、かつ、ソース配線やドレイン配線と高耐圧ＭＩＳＦＥＴのゲート電極が平面的に重なるようにＬＣＤドライバが構成されているので、高耐圧ＭＩＳＦＥＴのゲート電極とソース配線間、あるいは、高耐圧ＭＩＳＦＥＴのゲート電極とドレイン領域間の耐圧不良が発生した。この耐圧不良が発生する原因としては、第１に、１層目の層間絶縁膜の成膜工程やＣＭＰ（Chemical Mechanical Polishing）などによる研磨工程でのばらつきにより、高耐圧ＭＩＳＦＥＴのゲート電極上に形成される１層目の層間絶縁膜が非常に薄くなりやすいことが挙げられる。このため、ゲート電極と１層目の層間絶縁膜上に形成されるソース配線あるいはドレイン配線との耐圧不良が発生すると考えられる。
【００１０】
第２に、高耐圧ＭＩＳＦＥＴにおいては、ゲート絶縁膜の膜厚が厚いことが挙げられる。そして、高耐圧ＭＩＳＦＥＴでは、ソース領域あるいはドレイン領域内に半導体基板からわずかに突き出ている電界緩和用絶縁領域が形成されており、この電界緩和用絶縁領域上にゲート電極の端部が乗り上げているので、低耐圧ＭＩＳＦＥＴに比べてゲート電極の高さが高くなっている点が原因の１つに挙げられる。
【００１１】
さらに、第３の原因としては、高耐圧ＭＩＳＦＥＴの駆動電圧が２０Ｖ〜３０Ｖ程度と低耐圧ＭＩＳＦＥＴに比べて高いことが挙げられる。以上のことから、現状のＬＣＤドライバの構成では、サイズ縮小に伴うプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善することを両立させることは困難であることがわかる。
【００１２】
本発明の目的は、ＬＣＤドライバなどのように高耐圧ＭＩＳＦＥＴと低耐圧ＭＩＳＦＥＴを備える半導体装置において、小型化によるプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明による半導体装置は、（ａ１）半導体基板上に形成されたゲート絶縁膜と、（ａ２）前記ゲート絶縁膜上に形成されたゲート電極と、（ａ３）前記ゲート電極に整合して形成されたソース領域およびドレイン領域とを有するＭＩＳＦＥＴを備える。そして、（ｂ）前記ＭＩＳＦＥＴ上に形成された絶縁膜と、（ｃ）前記絶縁膜を貫通して前記ソース領域と電気的に接続する第１プラグと、（ｄ）前記絶縁膜を貫通して前記ドレイン領域と電気的に接続する第２プラグとを備える。さらに、（ｅ）前記絶縁膜上に形成され、前記第１プラグと電気的に接続するソース配線と、（ｆ）前記絶縁膜上に形成され、前記第２プラグと電気的に接続するドレイン配線とを備える。ここで、前記半導体基板と前記ゲート絶縁膜との界面から前記ゲート電極の上面までの距離をａとし、前記ゲート電極の上面から前記ソース配線および前記ドレイン配線が形成されている前記絶縁膜の上面までの距離をｂとした場合、ａ＞ｂである。このとき、前記ゲート電極と前記ソース配線が平面的に重ならないように配置され、かつ、前記ゲート電極と前記ドレイン配線が平面的に重ならないように配置されていることを特徴とするものである。
【００１６】
また、本発明による半導体装置の製造方法は、（ａ）半導体基板に素子分離領域および電界緩和用絶縁領域を形成する工程と、（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、（ｃ）前記電界緩和用絶縁領域をそれぞれ内包するように一対の低濃度不純物拡散領域を形成する工程とを備える。そして、（ｄ）前記ゲート絶縁膜上にゲート電極を形成する工程と、（ｅ）前記ゲート電極の両側の側壁にサイドウォールを形成する工程とを備える。さらに、（ｆ）前記一対の低濃度不純物拡散領域のそれぞれに内包され、かつ、前記電界緩和用絶縁領域の外側となる領域に一対の高濃度不純物拡散領域を形成し、前記一対の低濃度不純物拡散領域の１つと、それに含まれる前記一対の高濃度不純物拡散領域の１つからなるソース領域と、前記一対の低濃度不純物拡散領域の他の１つと、それに含まれる前記一対の高濃度不純物拡散領域の他の１つからなるドレイン領域を形成する工程を含む。そして、（ｇ）前記ゲート電極を覆うように絶縁膜を形成する工程と、（ｈ）前記絶縁膜を貫通して前記ソース領域に達する第１プラグを形成し、前記絶縁膜を貫通して前記ドレイン領域に達する第２プラグを形成する工程とを備える。さらに、（ｉ）前記絶縁膜上に前記第１プラグと接続するソース配線を形成し、前記絶縁膜上に前記第２プラグと接続するドレイン配線を形成する工程とを備える。ここで、前記半導体基板と前記ゲート絶縁膜の界面から前記ゲート電極の上部までの距離をａとし、前記ゲート電極の上部から前記ソース配線および前記ドレイン配線が形成されている前記絶縁膜の上面までの距離をｂとした場合、ａ＞ｂとなる。この状況で、前記ゲート電極と前記ソース配線が平面的に重ならないように形成し、かつ、前記ゲート電極と前記ドレイン配線が平面的に重ならないように形成することを特徴とするものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
ＬＣＤドライバのように高耐圧ＭＩＳＦＥＴと低耐圧ＭＩＳＦＥＴを備える半導体装置において、半導体装置の小型化によるプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２４】
（実施の形態１）
まず、本実施の形態におけるＬＣＤドライバ用の半導体チップについて説明する。図１は、本実施の形態における半導体チップＣＨＰ（半導体装置）の構成を示した平面図である。本実施の形態における半導体チップＣＨＰは、ＬＣＤドライバである。図１において、半導体チップＣＨＰは、例えば細長い長方形状に形成された半導体基板１Ｓを有しており、その主面には、例えば液晶表示装置を駆動するＬＣＤドライバが形成されている。このＬＣＤドライバは、ＬＣＤを構成するセルアレイの各画素に電圧を供給して液晶分子の向きを制御する機能を有しており、ゲート駆動回路Ｃ１、ソース駆動回路Ｃ２、液晶駆動回路Ｃ３、グラフィックＲＡＭ（Random Access Memory）Ｃ４および周辺回路Ｃ５を有している。
【００２５】
半導体チップＣＨＰの外周近傍には、複数のバンプ電極ＢＭＰが半導体チップＣＨＰの外周に沿って所定の間隔毎に配置されている。これら複数のバンプ電極ＢＭＰは、半導体チップＣＨＰの素子や配線が配置されたアクティブ領域上に配置されている。複数のバンプ電極ＢＭＰの中には集積回路の構成に必要な集積回路用のバンプ電極と、集積回路の構成には必要とされないダミーバンプ電極が存在する。半導体チップＣＨＰの１つの長辺および２つの短辺近傍には、バンプ電極ＢＭＰが千鳥状に配置されている。この千鳥状に配置されている複数のバンプ電極ＢＭＰは、主として、ゲート出力信号用あるいはソース出力信号用のバンプ電極である。半導体チップＣＨＰの長辺中央に千鳥配置されたバンプ電極ＢＭＰがソース出力信号用のバンプ電極であり、半導体チップＣＨＰの長辺の両角近傍および半導体チップＣＨＰの両短辺に千鳥配置されたバンプ電極ＢＭＰがゲート出力信号用のバンプ電極である。このような千鳥配置を採用することにより、半導体チップＣＨＰのサイズの増大を抑制しつつ、多くの数を必要とするゲート出力信号用のバンプ電極ＢＭＰやソース出力信号用のバンプ電極ＢＭＰを配置することができる。すなわち、チップサイズを縮小しつつ、バンプ電極の数を増やすことができる。
【００２６】
また、半導体チップＣＨＰの他方の長辺近傍には、千鳥配置ではなく一直線状に並ぶようにバンプ電極ＢＭＰが配置されている。この一直線状に並ぶように配置されたバンプ電極ＢＭＰは、デジタル入力信号用またはアナログ入力信号用のバンプ電極である。さらに、半導体チップＣＨＰの四隅近傍にはダミーバンプ電極が形成されている。なお、図１では、ゲート出力信号用あるいはソース出力信号用のバンプ電極ＢＭＰを千鳥配置にし、デジタル入力信号用あるいはアナログ入力信号用のバンプ電極ＢＭＰを一直線状に配置している例について説明した。しかし、ゲート出力信号用あるいはソース出力信号用のバンプ電極ＢＭＰを一直線状に配置し、デジタル入力信号用あるいはアナログ入力信号用のバンプ電極ＢＭＰを千鳥配置にする構成も可能である。
【００２７】
半導体チップＣＨＰの外形寸法は、例えば短辺方向の長さが１．０ｍｍ、長辺方向の長さが１２．０ｍｍのものや、短辺方向の長さが１．０ｍｍ、長辺方向の長さが１０．０ｍｍのものがある。さらに、例えば、短辺方向の長さが、２．０ｍｍ、長辺方向の長さが２０．０ｍｍのものもある。このようにＬＣＤドライバに使用されている半導体チップＣＨＰは、長方形の形状をしている。具体的には、短辺の長さと長辺の長さの比が１：８〜１：１２であるものが多い。さらに、長辺方向の長さが５ｍｍ以上であるものがある。
【００２８】
図１に示すように構成されたＬＣＤドライバである半導体チップＣＨＰの内部には、ロジック回路などに使用される低耐圧ＭＩＳＦＥＴと、液晶駆動回路などに使用される高耐圧ＭＩＳＦＥＴが存在する。例えば、本願明細書では、５Ｖ〜６Ｖ程度の駆動電圧で動作するＭＩＳＦＥＴを低耐圧ＭＩＳＦＥＴといい、２０Ｖ〜３０Ｖ程度の駆動電圧で動作するＭＩＳＦＥＴを高耐圧ＭＩＳＦＥＴということにする。
【００２９】
図２は、図１に示す半導体チップＣＨＰの内部に存在するＭＩＳＦＥＴの断面図である。図２では、低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴが図示されている。
【００３０】
まず、高耐圧ＭＩＳＦＥＴの構成について説明する。図２において、高耐圧ＭＩＳＦＥＴ形成領域では、半導体基板１Ｓ上に素子分離領域２が形成されている。すなわち、素子分離領域２で分離された活性領域に高耐圧ＭＩＳＦＥＴが形成されている。複数の素子分離領域２に挟まれた半導体基板１Ｓ内にはｐ型ウェル４が形成されている。このｐ型ウェル４は、高耐圧ＭＩＳＦＥＴ用に形成されたウェルである。さらに、高耐圧ＭＩＳＦＥＴ形成領域では、複数の素子分離領域２で挟まれた領域に電界緩和用絶縁領域３が形成されている。この電界緩和用絶縁領域３は、例えば、素子分離領域２と同様の構成をしており、ＳＴＩ（Shallow Trench Isolation）法で形成される。
【００３１】
ｐ型ウェル４内には、一対の高耐圧用低濃度不純物拡散領域（ｎ型半導体領域）６が形成されており、それぞれの高耐圧用低濃度不純物拡散領域は、電界緩和用絶縁領域３を内包するように形成されている。一対の高耐圧用低濃度不純物拡散領域６の間にある半導体基板１Ｓの表面には、ゲート絶縁膜８が形成されており、このゲート絶縁膜８上にゲート電極１０ｂが形成されている。ゲート絶縁膜８は、例えば、酸化シリコン膜から形成され、ゲート電極１０ｂは、例えば、ポリシリコン膜とコバルトシリサイド膜の積層膜から形成される。ゲート電極１０ｂとして、ポリシリコン膜上にコバルトシリサイド膜を形成することにより、ゲート電極１０ｂの低抵抗化を図ることができる。
【００３２】
ゲート絶縁膜８は、その端部が電界緩和用絶縁領域３上に乗り上げるように形成されている。つまり、高耐圧ＭＩＳＦＥＴ形成領域では、素子分離領域２および電界緩和用絶縁領域３の占有率が高くなる関係で、素子分離領域２および電界緩和用絶縁領域３が半導体基板１Ｓの表面から突き出やすくなっている。このため、ゲート絶縁膜８の端部は電界緩和用絶縁領域３に乗り上げた形状となっている。したがって、ゲート絶縁膜８上に形成されるゲート電極１０ｂもその端部が盛り上がるように形成される。
【００３３】
次に、ゲート電極１０ｂの両側の側壁にはサイドウォール１２が形成されており、このサイドウォール１２も電界緩和用絶縁領域３上に形成されている。そして、電界緩和用絶縁領域３の外側であって、高耐圧用低濃度不純物拡散領域６内には、高耐圧用高濃度不純物拡散領域（ｎ型半導体領域）１４が形成されている。この高耐圧用高濃度不純物拡散領域１４の表面には、コバルトシリサイド膜１５が形成されている。このように一対の高耐圧用低濃度不純物拡散領域６の１つと、この高耐圧用低濃度不純物拡散領域６の内部に形成されている高耐圧用高濃度不純物拡散領域１４およびコバルトシリサイド膜１５により、高耐圧ＭＩＳＦＥＴのソース領域が形成される。同様に、一対の高耐圧用低濃度不純物拡散領域６の他の１つと、この高耐圧用低濃度不純物拡散領域６の内部に形成されている高耐圧用高濃度不純物拡散領域１４およびコバルトシリサイド膜１５により、高耐圧ＭＩＳＦＥＴのドレイン領域が形成される。
【００３４】
本実施の形態では、ゲート電極１０ｂの端部に電界緩和用絶縁領域３が形成されているので、ゲート電極１０ｂの端部下に形成される電界を緩和することができる。このため、ゲート電極１０ｂとソース領域の間あるいはゲート電極１０ｂとドレイン領域の間の耐圧を確保することができる。すなわち、高耐圧ＭＩＳＦＥＴでは、電界緩和用絶縁領域３を形成することにより、駆動電圧が２０Ｖ〜３０Ｖになっても耐圧を確保することができるように構成されている。
【００３５】
本実施の形態における高耐圧ＭＩＳＦＥＴは上記のように構成されており、以下に、本実施の形態における低耐圧ＭＩＳＦＥＴの構成について説明する。
【００３６】
図２において、低耐圧ＭＩＳＦＥＴ形成領域では、半導体基板１Ｓ上に素子分離領域２が形成されている。すなわち、素子分離領域２で分離された活性領域に低耐圧ＭＩＳＦＥＴが形成されている。複数の素子分離領域２に挟まれた半導体基板１Ｓ内にはｐ型ウェル４が形成されている。そして、ｐ型ウェル４内に低耐圧ＭＩＳＦＥＴ用のウェルであるｐ型ウェル５が形成されている。なお、低耐圧ＭＩＳＦＥＴ形成領域には、電界緩和用絶縁領域３は形成されていない。
【００３７】
ｐ型ウェル５上には、ゲート絶縁膜７が形成されており、このゲート絶縁膜７上にゲート電極１０ａが形成されている。ゲート絶縁膜７は、例えば、酸化シリコン膜から形成され、ゲート電極１０ａは、例えば、ポリシリコン膜とコバルトシリサイド膜の積層膜から形成される。ゲート電極１０ａとして、ポリシリコン膜上にコバルトシリサイド膜を形成することにより、ゲート電極１０ａの低抵抗化を図ることができる。低耐圧ＭＩＳＦＥＴでは、高耐圧ＭＩＳＦＥＴに比べて駆動電圧が低くなっているので、低耐圧ＭＩＳＦＥＴのゲート絶縁膜７の膜厚は、高耐圧ＭＩＳＦＥＴのゲート絶縁膜８の膜厚に比べて薄くなっている。
【００３８】
ゲート電極１０ａの両側の側壁にはサイドウォール１２が形成されており、このサイドウォール１２直下のｐ型ウェル５内に一対の低耐圧用低濃度不純物拡散領域（ｎ型半導体領域）１１が形成されている。そして、一対の低耐圧用低濃度不純物拡散領域１１の外側に低耐圧用高濃度不純物拡散領域（ｎ型半導体領域）１３が形成されている。この低耐圧用高濃度不純物拡散領域１３の表面にはコバルトシリサイド膜１５が形成されている。このようにして、１つの低耐圧用低濃度不純物拡散領域１１と、この低耐圧用低濃度不純物拡散領域１１の外側に形成されている低耐圧用高濃度不純物拡散領域１３および低耐圧用高濃度不純物拡散領域１３の表面に形成されているコバルトシリサイド膜１５により、低耐圧ＭＩＳＦＥＴのソース領域が形成される。同様に、他の１つの低耐圧用低濃度不純物拡散領域１１と、この低耐圧用低濃度不純物拡散領域１１の外側に形成されている低耐圧用高濃度不純物拡散領域１３および低耐圧用高濃度不純物拡散領域１３の表面に形成されているコバルトシリサイド膜１５により、低耐圧ＭＩＳＦＥＴのドレイン領域が形成される。以上のようにして、低耐圧ＭＩＳＦＥＴが構成されている。
【００３９】
次に、高耐圧ＭＩＳＦＥＴ上および低耐圧ＭＩＳＦＥＴ上に形成されている配線構造について説明する。本実施の形態では、高耐圧ＭＩＳＦＥＴ上に形成されている配線構造に特徴の１つがある。まず、本実施の形態の特徴である高耐圧ＭＩＳＦＥＴ上の配線構造について説明する。
【００４０】
図２に示すように、高耐圧ＭＩＳＦＥＴ上には、１層目の層間絶縁膜が形成されている。具体的に、１層目の層間絶縁膜は窒化シリコン膜１６と酸化シリコン膜１７の積層膜から形成されている。そして、窒化シリコン膜１６および酸化シリコン膜１７よりなる１層目の層間絶縁膜には、この層間絶縁膜を貫通して高耐圧ＭＩＳＦＥＴのソース領域に達するプラグ（第１プラグ）ＰＬＧ１と、この層間絶縁膜を貫通して高耐圧ＭＩＳＦＥＴのドレイン領域に達するプラグ（第２プラグ）ＰＬＧ１が形成されている。そして、プラグＰＬＧ１を形成した１層目の層間絶縁膜上に配線（ソース配線、ドレイン配線）ＨＬ１が形成されている。なお、１層目の層間絶縁膜上に配線ＨＬ１が形成されているが、さらに、この配線ＨＬ１を含む１層目の層間絶縁膜上に２層目の層間絶縁膜や３層目の層間絶縁膜が形成されており、それぞれの層間絶縁膜上に配線が形成されている。すなわち、高耐圧ＭＩＳＦＥＴ上には、多層配線が形成されているが、図２では、本発明の特徴である１層目の配線ＨＬ１だけを図示している。
【００４１】
本実施の形態の特徴の１つは、１層目の層間絶縁膜上にソース配線やドレイン配線となる配線ＨＬ１を形成し、かつ、配線ＨＬ１と高耐圧ＭＩＳＦＥＴのゲート電極１０ｂが平面的に重ならないように配線ＨＬ１を配置している点にある。
【００４２】
従来のＬＣＤドライバでは、高耐圧ＭＩＳＦＥＴ形成領域においては、１層目の層間絶縁膜上に配線を形成せず、２層目の層間絶縁膜上に初めて配線を形成していた。これは、高耐圧ＭＩＳＦＥＴのゲート電極とソース配線との耐圧あるいは高耐圧ＭＩＳＦＥＴのゲート電極とドレイン配線との耐圧を確保する観点から実施されていたものである。この場合、１層目の層間絶縁膜と２層目の層間絶縁膜の２種類の層間絶縁膜を貫通するプラグによって、ソース配線と高耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン配線と高耐圧ＭＩＳＦＥＴのドレイン領域が接続されている。したがって、１層目の層間絶縁膜と２層目の層間絶縁膜を貫通するプラグでは抵抗が高くなることが懸念されるが、従来は、プラグの径（例えば、０．２４μｍ）が比較的確保されていたので、プラグの抵抗が問題として顕在化していなかった。
【００４３】
ところが、ＬＣＤドライバの小型化によりプラグの径が大幅に縮小されてきている。例えば、０．２４μｍのプラグ径が０．１４μｍのプラグ径まで縮小化されてきている。この場合、１層目の層間絶縁膜と２層目の層間絶縁膜を一度に貫通するプラグでは、アスペクト比が大きくなり、プラグの高抵抗化が問題として顕在化するようになる。
【００４４】
そこで、プラグ径を縮小するとともに、１層目の層間絶縁膜上にソース配線あるいはドレイン配線となる配線ＨＬ１を形成することが行なわれている。これにより、プラグ径を縮小しても、１層目の層間絶縁膜上に配線ＨＬ１を形成しているので、プラグＰＬＧ１のアスペクト比を小さくすることができ、プラグＰＬＧ１の高抵抗化を抑制することができる。つまり、１層目の層間絶縁膜と２層目の層間絶縁膜を一度に貫通するプラグを形成せずに、１層目の層間絶縁膜上に配線ＨＬ１を介在させることにより、１層目の層間絶縁膜だけを貫通するプラグＰＬＧ１を形成できる。そして、プラグＰＬＧ１のアスペクト比を小さくするために、１層目の層間絶縁膜の薄膜化が実施されている。さらに、１層目の層間絶縁膜上に形成される配線ＨＬ１の配線幅を太くして、１層目の層間絶縁膜上に形成される配線ＨＬ１と２層目の層間絶縁膜上に形成される配線とを複数列のプラグで接続するように構成することにより、プラグおよび配線の低抵抗化が実施されている。すなわち、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂのゲート長（ゲート幅）は、２μｍ〜３μｍ程度と比較的大きくなっているので、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと平面的に重なりを有するように１層目の層間絶縁膜上に配線ＨＬ１を形成している。
【００４５】
しかし、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと平面的に重なりを有するように１層目の層間絶縁膜上に配線ＨＬ１を形成する場合、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと、ソース配線あるいはドレイン配線を構成する配線ＨＬ１との間で耐圧不良が発生した。この耐圧不良が生じる原因としては、１層目の層間絶縁膜の膜厚を薄膜化していることに加え、高耐圧ＭＩＳＦＥＴでは、上述したように、半導体基板１Ｓから突き出ている電界緩和用絶縁領域３にゲート電極１０ｂが乗り上げており、さらに、ゲート絶縁膜８の膜厚が厚くなっていることが挙げられる。これにより、平面的に重なりを有する配線ＨＬ１と高耐圧ＭＩＳＦＥＴのゲート電極との距離が近づき耐圧不良を引き起こすと考えられる。さらに、高耐圧ＭＩＳＦＥＴでは、駆動電圧が２０Ｖ〜３０Ｖと比較的高いことも原因の１つと考えられる。
【００４６】
そこで、本実施の形態では、１層目の層間絶縁膜上にソース配線やドレイン配線となる配線ＨＬ１を形成し、かつ、配線ＨＬ１と高耐圧ＭＩＳＦＥＴのゲート電極１０ｂが平面的に重ならないように配線ＨＬ１を配置している。これにより、まず、ＬＣＤドライバである半導体チップを小型化しても、高耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン領域と配線ＨＬ１とを接続するプラグＰＬＧ１のアスペクト比を小さくできる。つまり、１層目の層間絶縁膜上に配線ＨＬ１を形成しているので、１層目の層間絶縁膜と２層目の層間絶縁膜を一度に貫通するプラグを形成せずに、１層目の層間絶縁膜だけを貫通するプラグＰＬＧ１を形成することができる。このため、プラグＰＬＧ１の径を小さくしても、プラグＰＬＧ１のアスペクト比が大きくなることを抑制できる。
【００４７】
さらに、図２に示すように、１層目の層間絶縁膜上に形成されている配線ＨＬ１は、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと平面的な重なりを有しないように配置されている。これにより、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂの直上に配線ＨＬ１が形成されていないので、１層目の層間絶縁膜を薄膜化しても配線ＨＬ１とゲート電極１０ｂとの距離を離すことができる。このため、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと、ソース配線あるいはドレイン配線となる配線ＨＬ１との耐圧を確保できる。すなわち、本実施の形態によれば、半導体装置の小型化によるプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる顕著な効果を得ることができる。
【００４８】
例えば、高耐圧ＭＩＳＦＥＴでは、１層目の層間絶縁膜の薄膜化やゲート絶縁膜の厚膜化、電界緩和用絶縁領域の存在や駆動電圧の高電圧化により、１層目の層間絶縁膜に形成される配線（ソース配線あるいはドレイン配線）ＨＬ１とゲート電極１０ｂとの間の耐圧不良が起きやすい構造をしている。しかし、１層目の層間絶縁膜に形成されている配線ＨＬ１とゲート電極１０ｂが平面的に重ならないように配置することにより、１層目の層間絶縁膜に配線ＨＬ１を形成しながら、かつ、配線ＨＬ１とゲート電極１０ｂとの距離を離すことができる。したがって、ＬＣＤドライバを小型化しても、プラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる顕著な効果を得ることができる。
【００４９】
また、１層目の層間絶縁膜に形成されている配線ＨＬ１とゲート電極１０ｂを平面的に重ならないように配置することにより以下に示す効果も得られる。すなわち、配線ＨＬ１を配置している１層目の層間絶縁膜は薄膜化しているので、配線ＨＬ１と、高耐圧ＭＩＳＦＥＴのゲート絶縁膜と半導体基板１Ｓの界面であるチャネル領域と近づくことになる。配線ＨＬ１がゲート電極１０ｂと平面的に重なるように配置されている場合には、配線ＨＬ１は高耐圧ＭＩＳＦＥＴのチャネル領域と平面的に重なることになる。このとき、配線ＨＬ１に高電圧を印加すると、１層目の層間絶縁膜が薄膜化されているため、配線ＨＬ１がゲート電極として機能してしまうおそれがある。つまり、配線ＨＬ１がチャネル領域と平面的に重なる領域を有し、かつ、配線ＨＬ１とチャネル領域の距離が近くなると、配線ＨＬ１に印加した電圧により、配線ＨＬ１と平面的に重なるチャネル領域が反転する。すると、チャネル領域全体のうち配線ＨＬ１と平面的に重なる領域が反転状態となる。このため、高耐圧ＭＩＳＦＥＴのオフ時においても配線ＨＬ１と、チャネル領域のうち平面的に重なる領域が反転して、実質的に反転していないチャネル領域の距離が狭まることになる。すると、ソース領域とドレイン領域との間の耐圧が低下するという問題が発生する。
【００５０】
しかし、本実施の形態では、配線ＨＬ１をゲート電極１０ｂと平面的に重ならないように配置している。このため、配線ＨＬ１はゲート電極１０ｂ直下に形成されるチャネル領域とも平面的に重ならないように配置されることになる。したがって、配線ＨＬ１がゲート電極として機能してしまうことを抑制することができる。つまり、本実施の形態によれば、配線ＨＬ１による寄生ＭＩＳＦＥＴの発生を防止でき、ソース領域とドレイン領域との間の耐圧低下を抑制できる効果を得ることができる。
【００５１】
図３は、図２に示す高耐圧ＭＩＳＦＥＴ形成領域を上部から見た平面図である。図３におけるＡ−Ａ線で切断した断面が図２の高耐圧ＭＩＳＦＥＴ形成領域に対応している。図３に示すように、ゲート電極１０ｂの両側にソース領域あるいはドレイン領域となる高耐圧用高濃度不純物拡散領域１４が形成されており、高耐圧用高濃度不純物拡散領域１４とゲート電極１０ｂの間に電界緩和用絶縁領域３が形成されている。このように構成されている高耐圧ＭＩＳＦＥＴ上に１層目の層間絶縁膜（図示せず）を介して配線が形成されている。具体的に、ソース領域あるいはドレイン領域となる高耐圧用高濃度不純物拡散領域１４上には、プラグ（第１プラグあるいは第２プラグ）ＰＬＧ１を介して配線ＨＬ１が形成されている。この配線ＨＬ１は、図３を見てわかるように、ゲート電極１０ｂと平面的な重なりを有しないように配置されており、ゲート電極１０ｂと配線ＨＬ１の距離が離れている。したがって、ゲート電極１０ｂと配線ＨＬ１との間の耐圧が確保されることがわかる。
【００５２】
一方、ゲート電極１０ｂには、プラグ（第３プラグ）ＰＬＧ１を介してゲート配線ＧＬが接続されている。このゲート配線ＧＬは、ソース配線あるいはドレイン配線を構成する配線ＨＬ１と同層の配線で形成されている。すなわち、ゲート配線ＧＬは、１層目の層間絶縁膜上に形成されているものである。図３に示すように、このゲート配線ＧＬはゲート電極１０ｂと平面的に重なる領域を有するように配置されている。つまり、ゲート配線ＧＬは、ゲート電極１０ｂとプラグ（第３プラグ）ＰＬＧ１を介して電気的に接続されるものであり、ゲート電極１０ｂとゲート配線ＧＬ間の耐圧という問題は生じない。このように、本実施の形態では、１層目の層間絶縁膜に形成されている配線と、ゲート電極１０ｂとの耐圧を確保することが目的である。そして、ゲート電極１０ｂとの耐圧が問題となるのは、１層目の層間絶縁膜に形成されている配線のうち、高耐圧ＭＩＳＦＥＴのソース領域と電気的に接続されているソース配線や高耐圧ＭＩＳＦＥＴのドレイン領域と電気的に接続されているドレイン配線などである。つまり、ゲート電極１０ｂと、ソース配線あるいはドレイン配線である配線ＨＬ１が平面的に重ならないように配置する点に特徴があり、ゲート電極１０ｂと電気的に接続されるゲート配線ＧＬは、ゲート電極１０ｂと平面的に重なっていてもよいのである。
【００５３】
ここで、本実施の形態では、１層目の層間絶縁膜に形成されている配線ＨＬ１と高耐圧ＭＩＳＦＥＴのゲート電極１０ｂが平面的に重ならないように配置することに特徴がある。このとき、１層目の層間絶縁膜に形成されている配線ＨＬ１は、言い換えれば、最下層の配線ということができる。しかし、１層目の層間絶縁膜に配線を形成せずに、２層目の層間絶縁膜に配線を形成する場合も、この２層目の層間絶縁膜に形成される配線が最下層の配線ということができる。さらに、２層目の層間絶縁膜といっても、１層目の層間絶縁膜に配線が形成されていないことから、１層目の層間絶縁膜と２層目の層間絶縁膜を合わせて１つの層間絶縁膜ということもできる。したがって、本実施の形態で対象となる配線ＨＬ１を特定するには、何らかの定義が必要となる。
【００５４】
この定義について説明する。本実施の形態では、１層目の層間絶縁膜を薄膜化することにより生じる問題であり、この１層目の層間絶縁膜を薄膜化することにより１層目の層間絶縁膜に形成される配線ＨＬ１とゲート電極１０ｂとの耐圧が問題となる。そこで、１層目の層間絶縁膜に形成されている配線ＨＬ１を次のように定義する。
【００５５】
図２に示すように、半導体基板１Ｓとゲート絶縁膜８の界面からゲート電極１０ｂの上部までの距離をａ、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離をｂとすると、ａ＞ｂとなる配線ＨＬ１を本実施の形態で対象とする配線と定義するのである。つまり、配線ＨＬ１とゲート電極１０ｂとの間の耐圧不良が問題となる前提として、１層目の層間絶縁膜は薄膜化されている点と、高耐圧ＭＩＳＦＥＴのゲート絶縁膜８が厚く、かつ、ゲート電極１０ｂが電界緩和用絶縁領域３に乗り上げている点に着目する。これにより、ゲート電極１０ｂとの間で耐圧不良が問題となるのは、ａ＞ｂとなる位置に配置されている配線ＨＬ１であると明確に定義できる。
【００５６】
具体的に高耐圧ＭＩＳＦＥＴでは、ａ＞ｂの関係が成立していることを数値例で説明する。まず、層間絶縁膜のうち窒化シリコン膜１６の膜厚は約５０ｎｍであり、酸化シリコン膜１７の膜厚は約５００ｎｍである。そして、高耐圧ＭＩＳＦＥＴのゲート絶縁膜８の膜厚は約８０ｎｍであり、ゲート電極１０ｂの膜厚は約２５０ｎｍである。したがって、半導体基板１Ｓとゲート絶縁膜８の界面からゲート電極１０ｂの上部までの距離ａは、約３３０ｎｍ（８０ｎｍ＋２５０ｎｍ）となる。一方、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離ｂは、約２２０ｎｍ（５５０ｎｍ−３３０ｎｍ）となる。したがって、ａ＞ｂの関係が成立していることがわかる。さらに、電界緩和用絶縁領域３は、半導体基板１Ｓから約１０ｎｍ〜２０ｎｍ突き出ていることから、さらに、ａ＞ｂの関係が満たされることがわかる。このように、本実施の形態では、ゲート電極１０ｂと配線ＨＬ１との間の耐圧が問題となるが、この耐圧が問題となるのは、配線ＨＬ１と高耐圧ＭＩＳＦＥＴの位置関係がａ＞ｂとなる配線であることが明確化されている。したがって、図２では示されていないが、２層目以上の層間絶縁膜上に形成されている配線については、ａ＞ｂの関係が成立しないことから本実施の形態の対象となっていない。すなわち、２層目以上の層間絶縁膜上に形成されている配線については、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂとの距離が充分に離れるので、耐圧不良は問題とならない。このため、２層目以上の層間絶縁膜上に形成されている配線（ソース配線やドレイン配線）については、ゲート電極１０ｂと平面的に重なるように配置しても問題ない。２層目以上の層間絶縁膜上に形成されている配線をゲート電極１０ｂと平面的に重なるように配置することにより、配線を効率よく配置することができる。特に、高耐圧ＭＩＳＦＥＴでは、ゲート電極１０ｂのゲート長が２μｍ〜３μｍと広いので、２層目以上の層間絶縁膜上に形成される配線をゲート電極１０ｂと平面的に重なるように配置することが有用である。
【００５７】
次に、低耐圧ＭＩＳＦＥＴ上の配線構造について説明する。図２に示すように、低耐圧ＭＩＳＦＥＴ上には、１層目の層間絶縁膜が形成されている。具体的に、１層目の層間絶縁膜は窒化シリコン膜１６と酸化シリコン膜１７の積層膜から形成されている。そして、窒化シリコン膜１６および酸化シリコン膜１７よりなる１層目の層間絶縁膜には、この層間絶縁膜を貫通して低耐圧ＭＩＳＦＥＴのソース領域に達するプラグＰＬＧ１と、この層間絶縁膜を貫通して低耐圧ＭＩＳＦＥＴのドレイン領域に達するプラグＰＬＧ１が形成されている。そして、プラグＰＬＧ１を形成した１層目の層間絶縁膜上に配線（ソース配線、ドレイン配線）ＬＬ１が形成されている。なお、１層目の層間絶縁膜上に配線ＬＬ１が形成されているが、さらに、この配線ＬＬ１を含む１層目の層間絶縁膜上に２層目の層間絶縁膜や３層目の層間絶縁膜が形成されており、それぞれの層間絶縁膜上に配線が形成されている。すなわち、低耐圧ＭＩＳＦＥＴ上には、多層配線が形成されているが、図２では、１層目の配線ＬＬ１だけを図示している。
【００５８】
ここで、低耐圧ＭＩＳＦＥＴでは、高耐圧ＭＩＳＦＥＴとは異なり、１層目の配線ＬＬ１が低耐圧ＭＩＳＦＥＴのゲート電極１０ａと平面的に重なりを有するように配置されている。すなわち、低耐圧ＭＩＳＦＥＴでは、１層目の配線ＬＬ１とゲート電極１０ａとの間の耐圧が高耐圧ＭＩＳＦＥＴとは相違して問題とならないのである。
【００５９】
この理由としては、低耐圧ＭＩＳＦＥＴでは、まず、ゲート絶縁膜７の膜厚が薄いことと、電界緩和用絶縁領域３が形成されていないため、この電界緩和用絶縁領域３にゲート電極１０ａが乗り上げていないことが挙げられる。さらに、低耐圧ＭＩＳＦＥＴの駆動電圧は５Ｖ〜６Ｖ程度であり、駆動電圧が２０Ｖ〜３０Ｖである高耐圧ＭＩＳＦＥＴよりも耐圧確保が容易な点がある。したがって、１層目の層間絶縁膜上に形成されている配線（ソース配線やドレイン配線）ＬＬ１とゲート電極１０ａとは平面的な重なりを有していてもよい。これにより、低耐圧ＭＩＳＦＥＴのゲート電極１０ａのゲート長が約１６０ｎｍであるので、このゲート電極１０ａ上のスペースを有効に活用することができる。
【００６０】
さらに、低耐圧ＭＩＳＦＥＴで耐圧を確保できる要因としては、半導体基板１Ｓとゲート絶縁膜７の界面からゲート電極１０ａの上部までの距離をｃ、ゲート電極１０ａの上部から配線ＬＬ１が形成されている層間絶縁膜の上部までの距離をｄとすると、ｃ＜ｄとなることが挙げられる。すなわち、高耐圧ＭＩＳＦＥＴで成立していた関係（ａ＞ｂ）が低低圧ＭＩＳＦＥＴでは成立せず、ゲート電極１０ａと配線ＬＬ１との距離を確保できる結果、低耐圧ＭＩＳＦＥＴではゲート電極１０ａと配線ＬＬ１との耐圧不良が問題とならないのである。
【００６１】
具体的に、数値例で説明する。例えば、層間絶縁膜のうち窒化シリコン膜１６の膜厚は約５０ｎｍであり、酸化シリコン膜１７の膜厚は約５００ｎｍである。そして、低耐圧ＭＩＳＦＥＴのゲート絶縁膜７の膜厚は約１３ｎｍであり、ゲート電極１０ａの膜厚は約２５０ｎｍである。したがって、半導体基板１Ｓとゲート絶縁膜７の界面からゲート電極１０ａの上部までの距離ｃは、約２６３ｎｍ（１３ｎｍ＋２５０ｎｍ）となる。一方、ゲート電極１０ａの上部から配線ＬＬ１が形成されている層間絶縁膜の上部までの距離ｄは、約２８７ｎｍ（５５０ｎｍ−２６３ｎｍ）となる。したがって、ｃ＜ｄの関係が成立していることがわかる。すなわち、低耐圧ＭＩＳＦＥＴでは、高耐圧ＭＩＳＦＥＴと異なり、ゲート絶縁膜７の下部からゲート電極１０ａの上部までの距離ｃよりも、ゲート電極１０ａの上部から配線ＬＬ１までの距離ｄが大きく、かつ、駆動電圧が低いので、ゲート電極１０ａと配線ＬＬ１が平面的に重なる領域を有していても耐圧不良は生じないのである。
【００６２】
以上のように、本実施の形態では、高耐圧ＭＩＳＦＥＴ形成領域において、１層目の層間絶縁膜上にソース配線やドレイン配線となる配線ＨＬ１を形成し、かつ、配線ＨＬ１と高耐圧ＭＩＳＦＥＴのゲート電極１０ｂが平面的に重ならないように配線ＨＬ１を配置することに特徴がある。これにより、ＬＣＤドライバの小型化によるプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる顕著な効果が得られるのである。
【００６３】
本実施の形態におけるＬＣＤドライバ（半導体装置）は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
【００６４】
まず、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、図４に示すように、半導体基板１Ｓの低耐圧ＭＩＳＦＥＴ形成領域と高耐圧ＭＩＳＦＥＴ形成領域とを分離する素子分離領域２を形成する。素子分離領域２は、素子が互いに干渉しないようにするために設けられる。この素子分離領域２は、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域２を形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域２を形成することができる。
【００６５】
本実施の形態では、素子分離領域２を形成する工程で、電界緩和用絶縁領域３も形成する。この電界緩和用絶縁領域３も素子分離領域２と同様の方法で形成され、例えば、ＳＴＩ法や選択酸化法（ＬＯＣＯＳ法）を使用して形成される。この電界緩和用絶縁領域３は、高耐圧ＭＩＳＦＥＴ形成領域に形成される。特に、高耐圧ＭＩＳＦＥＴ形成領域では、電界緩和用絶縁領域３を形成するので、素子分離領域２および電界緩和用絶縁領域３の占有率が大きくなっている。このため、例えば、ＳＴＩ法で素子分離領域２および電界緩和用絶縁領域３を形成すると、高耐圧ＭＩＳＦＥＴ形成領域では、半導体基板１Ｓの表面から素子分離領域２および電界緩和用絶縁領域３が突き出しやすくなる。つまり、素子分離領域２および電界緩和用絶縁領域３は、半導体基板１Ｓの表面から、例えば、１０ｎｍ〜２０ｎｍ突き出るように構成される。後述するように、高耐圧ＭＩＳＦＥＴでは、ゲート電極の端部が電界緩和用絶縁領域３上に形成されるので、ゲート電極の端部が突き出た電界緩和用絶縁領域３に乗り上げるように形成される。特に、ＬＯＣＯＳ法（選択酸化法）では、半導体基板１Ｓの表面から盛り上がるように選択酸化膜が形成されるので、ゲート電極の乗り上げる量も大きくなる。
【００６６】
続いて、図５に示すように、素子分離領域２で分離された活性領域に不純物を導入してｐ型ウェル４を形成する。ｐ型ウェル４は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。このｐ型ウェル４は、高耐圧ＭＩＳＦＥＴ用のウェルであるが、高耐圧ＭＩＳＦＥＴ形成領域と低耐圧ＭＩＳＦＥＴ形成領域に形成される。そして、ｐ型ウェル４の表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。なお、本実施の形態では、高耐圧ＭＩＳＦＥＴ形成領域と低耐圧ＭＩＳＦＥＴ形成領域のｐ型ウェル４を同工程で形成したが、別々の工程で形成することも可能である。その場合、高耐圧ＭＩＳＦＥＴ形成領域に導入する不純物濃度と低耐圧ＭＩＳＦＥＴ形成領域に導入する不純物濃度を、それぞれ最適な条件で形成することができる。
【００６７】
次に、図６に示すように、低耐圧ＭＩＳＦＥＴ形成領域にｐ型ウェル５を形成する。ｐ型ウェル５は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。このｐ型ウェル５は、低耐圧ＭＩＳＦＥＴ用のウェルである。その後、高耐圧ＭＩＳＦＥＴ形成領域に一対の高耐圧用低濃度不純物拡散領域６を形成する。この高耐圧用低濃度不純物拡散領域６はｎ型半導体領域であり、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法で半導体基板１Ｓに導入することにより形成する。高耐圧用低濃度不純物拡散領域６は、電界緩和用絶縁領域３を内包するように形成される。
【００６８】
続いて、図７に示すように、半導体基板１Ｓ上にゲート絶縁膜を形成する。このとき、低耐圧ＭＩＳＦＥＴ形成領域には薄いゲート絶縁膜７を形成し、高耐圧ＭＩＳＦＥＴ形成領域には厚いゲート絶縁膜８を形成する。例えば、低耐圧ＭＩＳＦＥＴ形成領域に形成するゲート絶縁膜７の膜厚は約１３ｎｍ程度であり、高耐圧ＭＩＳＦＥＴ形成領域に形成するゲート絶縁膜８の膜厚は約８０ｎｍ程度である。このように領域によって異なる膜厚のゲート絶縁膜を形成するには、例えば、半導体基板１Ｓ上に厚いゲート絶縁膜８を形成した後、高耐圧ＭＩＳＦＥＴ形成領域をレジスト膜でマスクする。そして、このレジスト膜をマスクにしたエッチングにより、露出している低耐圧ＭＩＳＦＥＴ形成領域のゲート絶縁膜８の膜厚を減少させて薄いゲート絶縁膜７を形成することができる。また、最初に半導体基板１Ｓの全体に薄いゲート絶縁膜７を形成し、低耐圧ＭＩＳＦＥＴ形成領域にレジスト膜を形成する。そして、露出している高耐圧ＭＩＳＦＥＴ形成領域に厚いゲート絶縁膜８を形成することにより、低耐圧ＭＩＳＦＥＴ形成領域に薄いゲート絶縁膜７を形成し、高耐圧ＭＩＳＦＥＴ形成領域に厚いゲート絶縁膜８を形成することができる。高耐圧ＭＩＳＦＥＴ形成領域に形成されているゲート絶縁膜８の端部は電界緩和用絶縁領域３に乗り上げるように形成される。
【００６９】
ゲート絶縁膜７、８は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜７、８は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜７、８を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜７、８と半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜７、８のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜７、８に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜７、８を形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜７、８と半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００７０】
また、ゲート絶縁膜７、８は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜７、８として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜７、８の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜７、８として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００７１】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００７２】
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００７３】
続いて、図８に示すように、ゲート絶縁膜７、８上にポリシリコン膜を形成する。ポリシリコン膜９は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜９中にリンや砒素などのｎ型不純物を導入する。
【００７４】
次に、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜９を加工して、低耐圧ＭＩＳＦＥＴ形成領域にゲート電極１０ａを形成し、高耐圧ＭＩＳＦＥＴ形成領域にゲート電極１０ｂを形成する。ゲート電極１０ａのゲート長は、例えば、約１６０ｎｍであり、ゲート電極１０ｂのゲート長は、例えば、約２μｍ〜３μｍ程度である。高耐圧ＭＩＳＦＥＴ形成領域に形成されるゲート電極１０ｂの端部は、ゲート絶縁膜８を介して電界緩和用絶縁領域３に乗り上げるように形成される。
【００７５】
ここで、ゲート電極１０ａ、１０ｂには、ポリシリコン膜９中にｎ型不純物が導入されている。このため、ゲート電極１０ａ、１０ｂの仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴである低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴのしきい値電圧を低減することができる。
【００７６】
続いて、図９に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、低耐圧ＭＩＳＦＥＴのゲート電極１０ａに整合した浅い低耐圧用低濃度不純物拡散領域１１を形成する。浅い低耐圧用低濃度不純物拡散領域１１は、ｎ型半導体領域である。
【００７７】
そして、図１０に示すように、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォール１２をゲート電極１０ａ、１０ｂの側壁に形成する。サイドウォール１２は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォール１２を形成してもよい。
【００７８】
次に、図１１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、低耐圧ＭＩＳＦＥＴ形成領域にサイドウォール１２に整合した深い低耐圧用高濃度不純物拡散領域１３を形成する。深い低耐圧用高濃度不純物拡散領域１３は、ｎ型半導体領域である。この深い低耐圧用高濃度不純物拡散領域１３と浅い低耐圧用低濃度不純物拡散領域１１によって低耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低耐圧用低濃度不純物拡散領域１１と深い低耐圧用高濃度不純物拡散領域１３で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００７９】
低耐圧用高濃度不純物拡散領域１３を形成するｎ型不純物のイオン注入を高耐圧ＭＩＳＦＥＴ形成領域にも同時に実施することにより、高耐圧用高濃度不純物拡散領域１４も形成する。この高耐圧用高濃度不純物拡散領域１４もｎ型半導体領域であり、電界緩和用絶縁領域３の外側であって高耐圧用低濃度不純物拡散領域６に内包されるように形成される。高耐圧ＭＩＳＦＥＴにおいても、高耐圧用高濃度不純物拡散領域１４と高耐圧用低濃度不純物拡散領域６によりソース領域あるいはドレイン領域が形成される。
【００８０】
このようにして、低耐圧用高濃度不純物拡散領域１３および高耐圧用高濃度不純物拡散領域１４を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【００８１】
その後、図１２に示すように、半導体基板１Ｓ上にコバルト膜を形成する。このとき、ゲート電極１０ａ、１０ｂに直接接するようにコバルト膜が形成される。同様に、深い低耐圧用高濃度不純物拡散領域１３および高耐圧用高濃度不純物拡散領域１４にもコバルト膜が直接接する。
【００８２】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極１０ａ、１０ｂを構成するポリシリコン膜９とコバルト膜を反応させて、コバルトシリサイド膜１５を形成する。これにより、ゲート電極１０ａ、１０ｂはポリシリコン膜９とコバルトシリサイド膜１５の積層構造となる。コバルトシリサイド膜１５は、ゲート電極１０ａ、１０ｂの低抵抗化のために形成される。同様に、上述した熱処理により、低耐圧用高濃度不純物拡散領域１３および高耐圧用高濃度不純物拡散領域１４の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜１５が形成される。このため、低耐圧用高濃度不純物拡散領域１３および高耐圧用高濃度不純物拡散領域１４においても低抵抗化を図ることができる。
【００８３】
そして、未反応のコバルト膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態では、コバルトシリサイド膜１５を形成するように構成しているが、例えば、コバルトシリサイド膜１５に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。このようにして、半導体基板１Ｓ上に低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴを形成することができる。
【００８４】
次に、配線工程について説明する。まず、図１３に示すように、半導体基板１Ｓの主面上に層間絶縁膜となる窒化シリコン膜１６を形成し、この窒化シリコン膜１６上に酸化シリコン膜１７を形成する。これにより、１層目の層間絶縁膜は窒化シリコン膜１６と酸化シリコン膜１７の積層膜となる。窒化シリコン膜１６は、例えば、ＣＶＤ法を使用して形成することができ、酸化シリコン膜１７は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。このとき、窒化シリコン膜１６の膜厚は約５０ｎｍであり、酸化シリコン膜１７の膜厚は約１１００ｎｍである。
【００８５】
その後、図１４に示すように、酸化シリコン膜１７の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。この工程で酸化シリコン膜１７の膜厚は減少し、例えば、約５５０ｎｍ程度になる。このようにして、酸化シリコン膜１７の膜厚は薄膜化される。
【００８６】
続いて、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜１７にコンタクトホールＣＮＴ１を形成する。コンタクトホールＣＮＴ１は、酸化シリコン膜１７および窒化シリコン膜１６よりなる１層目の層間絶縁膜を貫通して半導体基板１Ｓに達する。具体的にコンタクトホールＣＮＴ１は、高耐圧ＭＩＳＦＥＴ形成領域と低耐圧ＭＩＳＦＥＴ形成領域に形成される。高耐圧ＭＩＳＦＥＴ形成領域においては、ソース領域（コバルトシリサイド膜１５）に達するコンタクトホール（第１コンタクトホール）ＣＮＴ１が形成されるとともに、ドレイン領域（コバルトシリサイド膜１５）に達するコンタクトホール（第２コンタクトホール）ＣＮＴ１が形成される。なお、図１５には図示されていないが、ゲート電極１０ｂに達するコンタクトホールも形成される。同様に、低耐圧ＭＩＳＦＥＴ形成領域においても、ソース領域（コバルトシリサイド膜１５）に達するコンタクトホールＣＮＴ１が形成されるとともに、ドレイン領域（コバルトシリサイド膜１５）に達するコンタクトホールＣＮＴ１も形成される。なお、図示されていないが、ゲート電極１０ａに達するコンタクトホールも形成される。
【００８７】
次に、図１６に示すように、コンタクトホールＣＮＴ１の底面および内壁を含む酸化シリコン膜１７上にチタン／窒化チタン膜１８ａを形成する。チタン／窒化チタン膜１８ａは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜１８ａは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。その後、コンタクトホールＣＮＴ１を埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜１８ｂを形成する。このタングステン膜１８ｂは、例えばＣＶＤ法を使用して形成することができる。
【００８８】
続いて、図１７に示すように、酸化シリコン膜１７上に形成された不要なチタン／窒化チタン膜１８ａおよびタングステン膜１８ｂを例えばＣＭＰ法を除去することにより、コンタクトホールＣＮＴ１内にだけチタン／窒化チタン膜１８ａおよびタングステン膜１８ｂを残すことにより、プラグＰＬＧ１を形成することができる。このときのＣＭＰ研磨により酸化シリコン膜１７が削られる。具体的に、ＣＭＰ研磨前は酸化シリコン膜１７の膜厚が約５５０ｎｍであるのに対し、ＣＭＰ研磨後、酸化シリコン膜１７の膜厚は約５００ｎｍとなる。
【００８９】
高耐圧ＭＩＳＦＥＴ形成領域において、高耐圧ＭＩＳＦＥＴのソース領域と電気的に接続するプラグ（第１プラグ）ＰＬＧ１や高耐圧ＭＩＳＦＥＴのドレイン領域と電気的に接続するプラグ（第２プラグ）ＰＬＧ１が形成される。図示はされていないが、ゲート電極１０ｂと電気的に接続するプラグ（第３プラグ）も形成される。同様に、低耐圧ＭＩＳＦＥＴ形成領域において、低耐圧ＭＩＳＦＥＴのソース領域と電気的に接続するプラグＰＬＧ１や低耐圧ＭＩＳＦＥＴのドレイン領域と電気的に接続するプラグＰＬＧ１が形成される。なお、図示はされていないが、ゲート電極１０ａと電気的に接続するプラグも形成される。
【００９０】
次に、図１８に示すように、酸化シリコン膜１７およびプラグＰＬＧ１上にチタン／窒化チタン膜１９ａ、銅を含有するアルミニウム膜１９ｂ、チタン／窒化チタン膜１９ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線ＨＬ１および配線ＬＬ１を形成する。このようにして、１層目の層間絶縁膜上に配線ＨＬ１および配線ＬＬ１を形成することができる。
【００９１】
１層目の層間絶縁膜上に配線ＨＬ１および配線ＬＬ１を形成しているので、この配線ＨＬ１および配線ＬＬ１と接続するプラグＰＬＧ１のアスペクト比を小さくすることができる。したがって、プラグＰＬＧ１の径を小さくしてチップ領域の小型化を推進しても、プラグＰＬＧ１の高抵抗化を抑制できる。さらに、本実施の形態では、高耐圧ＭＩＳＦＥＴのソース領域にプラグＰＬＧ１を介して接続する配線（ソース配線）ＨＬ１および高耐圧ＭＩＳＦＥＴのドレイン領域にプラグＰＬＧ１を介して接続する配線（ドレイン配線）ＨＬ１を以下のように配置している。つまり、１層目の層間絶縁膜上に配置される配線ＨＬ１とゲート電極１０ｂが平面的に重なりを有さないように配置している。これにより、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂの直上に配線ＨＬ１が形成されていないので、１層目の層間絶縁膜を薄膜化しても配線ＨＬ１とゲート電極１０ｂとの距離を離すことができる。このため、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと、ソース配線あるいはドレイン配線となる配線ＨＬ１との耐圧を確保できる。すなわち、本実施の形態によれば、半導体装置の小型化によるプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる顕著な効果を得ることができる。
【００９２】
なお、図示されていないが、ゲート電極１０ｂと電気的に接続するゲート配線も１層目の層間絶縁膜上に形成されている。言い換えれば、ゲート配線もソース配線あるいはドレイン配線を構成する配線ＨＬ１と同層で形成されている。ゲート配線はゲート電極１０ｂと電気的に接続されるので、ゲート配線とゲート電極１０ｂ間の耐圧は問題とならない。このため、ゲート配線は、ゲート電極１０ｂと平面的な重なりを有するように配置されている。
【００９３】
一方、低耐圧ＭＩＳＦＥＴ形成領域では、１層目の層間絶縁膜上に配線ＬＬ１が形成されている。低耐圧ＭＩＳＦＥＴでは配線ＬＬ１とゲート電極１０ａの間の耐圧が問題とならないことから、配線ＬＬ１はゲート電極１０ａと平面的に重なりを有するように配線幅が広く形成されている。これにより、ゲート電極１０ａ上のスペースを有効に活用して配線ＬＬ１の低抵抗化を図ることができる。
【００９４】
次に、図１９に示すように、配線ＨＬ１および配線ＬＬ１を形成した１層目の層間絶縁膜上に２層目の層間絶縁膜である酸化シリコン膜２０を形成する。そして、上述した工程と同様にして酸化シリコン膜２０にプラグＰＬＧ２を形成する。このプラグＰＬＧ２は配線ＨＬ１や配線ＬＬ１と接続されている。そして、プラグＰＬＧ２を形成した酸化シリコン膜２０上に配線ＨＬ２および配線ＬＬ２を形成する。ここで、配線ＨＬ１と配線ＨＬ２とは複数列のプラグＰＬＧ２で接続されているので、配線抵抗およびプラグ抵抗を低減することができる。同様に、配線ＬＬ１と配線ＬＬ２とは複数列のプラグＰＬＧ２で接続されているので、配線抵抗およびプラグ抵抗を低減することができる。
【００９５】
高耐圧ＭＩＳＦＥＴ形成領域において、２層目の層間絶縁膜である酸化シリコン膜２０上に形成されている配線ＨＬ２はゲート電極１０ｂと平面的な重なりを有するように配置してもよい。２層目の層間絶縁膜上に配置される配線ＨＬ２とゲート電極１０ｂとは、１層目の層間絶縁膜上に配置される配線ＨＬ１とゲート電極１０ｂとの距離に比べて充分に離れているので、配線ＨＬ２とゲート電極１０ｂ間の耐圧は問題とならないからである。このため、ゲート長として約２μｍ〜３μｍもあるゲート電極１０ｂ上のスペースを有効活用して、配線ＨＬ２の配線幅を広げることにより配線ＨＬ２の低抵抗化を図ることができる。または、２層目の層間絶縁膜上では、ゲート電極１０ｂと平面的に重なる領域に複数の配線を配置してもよい。
【００９６】
さらに、配線ＨＬ２および配線ＬＬ２の上層に配線を形成することにより多層配線を形成する。そして、多層配線の最上層にバンプ電極を形成する。このバンプ電極を形成する工程について説明する。
【００９７】
図２０は多層配線上に形成された酸化シリコン膜２１を示しており、酸化シリコン膜２１上にパッドＰＡＤが形成されている。酸化シリコン膜２１の下層の構造は省略しているが、酸化シリコン膜２１の下層には図１９に示すような低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴおよび多層配線が形成されている。
【００９８】
図２０に示すように、例えば酸化シリコン膜２１を形成する。酸化シリコン膜２１は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜２１上に、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜を積層して形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用して、積層膜をパターニングする。このパターニングにより、酸化シリコン膜２１上にパッドＰＡＤを形成することができる。
【００９９】
続いて、図２１に示すように、パッドＰＡＤを形成した酸化シリコン膜２１上に表面保護膜２２を形成する。表面保護膜２２は、例えば、窒化シリコン膜より形成され、例えば、ＣＶＤ法により形成することができる。次に、フォトリソグラフィ技術およびエッチング技術を使用して、表面保護膜２２に開口部を形成する。この開口部は、パッドＰＡＤ上に形成され、パッドＰＡＤの表面を露出している。
【０１００】
次に、図２２に示すように、開口部内を含む表面保護膜２２上にＵＢＭ（Under Bump Metal）膜２３を形成する。ＵＢＭ膜２３は、例えば、スパッタリング法を使用して形成でき、例えば、チタン膜、ニッケル膜、パラジウム膜、チタン・タングステン合金膜、窒化チタン膜あるいは金膜などの単層膜または積層膜により形成されている。ここで、ＵＢＭ膜２３は、バンプ電極とパッドＰＡＤや表面保護膜２２との接着性を向上させる機能や電極として機能する他、この後の工程で形成される導体膜の金属元素が多層配線側に移動することや、反対に多層配線を構成する金属元素が導体膜側に移動するのを抑制または防止するバリア機能を有する。
【０１０１】
続いて、図２３に示すように、ＵＢＭ膜２３上にレジスト膜ＲＥＳを塗布した後、このレジスト膜ＲＥＳに対して露光・現像処理を施すことによりパターニングする。パターニングは、バンプ電極形成領域にレジスト膜ＲＥＳが残らないように行なわれる。そして、図２４に示すように、導体膜２４として例えば、めっき法を使用して金膜を形成する。その後、図２５に示すように、パターニングしたレジスト膜ＲＥＳおよびレジスト膜ＲＥＳで覆われていたＵＢＭ膜２３を除去することにより、導体膜２４およびＵＢＭ膜２３からなるバンプ電極ＢＭＰを形成する。
【０１０２】
次に、半導体ウェハの状態にある半導体基板をダイシングすることにより、個片化した半導体チップＣＨＰを得ることができる。個片化して得られる半導体チップＣＨＰは図１に示すようなものである。その後、半導体基板を個片化することにより得られた半導体チップＣＨＰをガラス基板に実装する。
【０１０３】
次に、ＬＣＤドライバである半導体チップＣＨＰを実装基板に接着して実装した様子を示す。図２６は、半導体チップＣＨＰをガラス基板３０ａに実装する場合（ＣＯＧ：Chip On Glass）を示したものである。図２６に示すように、ガラス基板３０ａにはガラス基板３０ｂが搭載されており、これによりＬＣＤの表示部が形成される。そして、ＬＣＤの表示部の近傍のガラス基板３０ａ上には、ＬＣＤドライバである半導体チップＣＨＰが搭載されている。半導体チップＣＨＰにはバンプ電極ＢＭＰが形成されており、バンプ電極ＢＭＰとガラス基板３０ａ上に形成された端子とは異方導電フィルム（Anisotropic Conductive Film）３２を介して接続されている。また、ガラス基板３０ａとフレキシブルプリント基板（Flexible Printed Circuit）３１も異方導電フィルム３２によって接続されている。このようにガラス基板３０ａ上に搭載された半導体チップＣＨＰにおいて、出力用のバンプ電極ＢＭＰはＬＣＤの表示部に電気的に接続され、入力用のバンプ電極ＢＭＰはフレキシブルプリント基板３１に接続されている。
【０１０４】
図２７は、ＬＣＤの全体構成を示した図である。図２７に示すように、ガラス基板上にＬＣＤの表示部３３が形成されており、この表示部３３に画像が表示される。表示部３３の近傍のガラス基板上にはＬＣＤドライバである半導体チップＣＨＰが搭載されている。半導体チップＣＨＰの近傍にはフレキシブルプリント基板３１が搭載されており、フレキシブルプリント基板３１とＬＣＤの表示部３３の間にＬＣＤドライバである半導体チップＣＨＰが搭載されている。このようにして、半導体チップＣＨＰをガラス基板上に搭載することができる。以上の工程を経ることによりＬＣＤドライバをガラス基板に実装してＬＣＤを製造することができる。
【０１０５】
（実施の形態２）
前記実施の形態１の特徴の１つは、図２８に示すように、１層目の層間絶縁膜（酸化シリコン膜１７）上にソース配線やドレイン配線となる配線ＨＬ１を形成し、かつ、配線ＨＬ１と高耐圧ＭＩＳＦＥＴのゲート電極１０ｂが平面的に重ならないように配線ＨＬ１を配置している点にある。図２８では、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと配線ＨＬ１とが平面的に重ならない間の距離ｅが示されているが、本実施の形態２では、この距離ｅの具体的な数値例について説明する。
【０１０６】
図２８は、高耐圧ＭＩＳＦＥＴと低耐圧ＭＩＳＦＥＴが示されている断面図であって、図２と同様の図である。ただし、図２８では、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと配線ＨＬとが平面的に重ならない間の距離ｅと、プラグＰＬＧ１の径ｚが示されている。
【０１０７】
図２８に示すように、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと配線ＨＬとは、平面的な距離ｅだけ離れているが、この距離ｅは、フォトリソグラフィ工程で形成されるパターンの寸法誤差やパターンの合わせずれを考慮して決定する必要がある。例えば、設計上ゲート電極１０ｂと配線ＨＬとの耐圧を確保するのに充分な距離ｅを設定したとしても、ゲート電極１０ｂや配線ＨＬの加工における寸法誤差、あるいは、ゲート電極１０ｂとプラグＰＬＧ１との合わせずれやプラグＰＬＧ１と配線ＨＬ１との合わせずれなどによって、ゲート電極１０ｂと配線ＨＬ１が平面的に重なるように加工される場合もあると考えられるからである。この場合、ゲート電極１０ｂと配線ＨＬ１との間の耐圧を確保できなくなる。
【０１０８】
そこで、上述したフォトリソグラフィ工程におけるパターンの寸法誤差やパターンの合わせずれが生じても、ゲート電極１０ｂと配線ＨＬ１との平面的に重ならない間の距離ｅを確保できるように、距離ｅを設定する必要がある。
【０１０９】
図２９は、フォトリソグラフィ工程におけるパターンの寸法誤差およびパターン間の合わせずれを具体的に示す図である。例えば、図２９において、ゲート電極１０ｂをフォトリソグラフィ工程で形成する際、ゲート電極１０ｂの寸法誤差（バラツキ）は最大４０ｎｍとなっていることがわかる。さらに、ゲート電極１０ｂに対するプラグＰＬＧ１の合わせずれ（重ねずれ、バラツキ）は最大４０ｎｍとなっている。同様に、配線ＨＬ１の寸法誤差は最大４０ｎｍであり、プラグＰＬＧ１に対する配線ＨＬ１の重ねずれは最大７０ｎｍとなっている。したがって、これらの寸法誤差および重ねずれがすべて、ゲート電極１０ｂと配線ＨＬ１との平面的に重ならない間の距離ｅを狭める方向に働く場合が最も距離ｅを狭める誤差となる。
【０１１０】
つまり、距離ｅが１９０ｎｍ（４０ｎｍ＋４０ｎｍ＋４０ｎｍ＋７０ｎｍ）以下である場合には、フォトリソグラフィ工程におけるパターンの寸法誤差およびパターン間の重ねずれの大きさによっては、ゲート電極１０ｂと配線ＨＬ１が平面的に重なる領域を有するように形成されることになる。この結果、ゲート電極１０ｂと配線ＨＬ１との間の耐圧を確保できなくなる事態が生じるのである。言い換えれば、距離ｅが１９０ｎｍ以上離れている場合には、フォトリソグラフィ工程におけるパターンの寸法誤差およびパターンの重ねずれがどのように起こったとしても、ゲート電極１０ｂと配線ＨＬ１が平面的に重なる領域を有することを防止できる。このことから、距離ｅを１９０ｎｍ以上とることにより、フォトリソグラフィ工程におけるパターンの寸法誤差およびパターン間の重ねずれが生じても、確実にゲート電極１０ｂと配線ＨＬ１が平面的に重ならないようにすることができる。この結果、ゲート電極１０ｂと配線ＨＬ１間の耐圧を確実に向上でき、半導体装置の信頼性向上を図ることができる。
【０１１１】
なお、上述した記載では、ゲート電極１０ｂと配線ＨＬ１との平面的に重ならない距離ｅを、フォトリソグラフィ工程におけるパターンの寸法誤差およびパターン間の重ねずれを単純に加えた値（１９０ｎｍ）よりも大きくする例を示している。ただし、すべてのパターンの寸法誤差とパターン間の重ねずれが距離ｅを狭める方向に生じる確率は少ないと考えられるので、距離ｅを評価する方法として２乗和をとる別の方法も考えることができる。すなわち、フォトリソグラフィ工程におけるパターンの寸法誤差およびパターン間の重ねずれを２乗和で評価するのである。この場合、距離ｅは、√（４０×４０＋４０×４０＋４０×４０＋７０×７０）＝９８ｎｍとなり、距離ｅを９８ｎｍ（約１００ｎｍ）以上離すことで充分にゲート電極１０ｂと配線ＨＬ１との平面的な重なりを防止することができる。
【０１１２】
（実施の形態３）
前記実施の形態１では、図２８に示す１層目の層間絶縁膜（酸化シリコン膜１７）に形成されている配線ＨＬ１と高耐圧ＭＩＳＦＥＴのゲート電極１０ｂが平面的に重ならないように配置することに特徴がある。つまり、前記実施の形態１では、１層目の層間絶縁膜を薄膜化することにより生じる問題に着目しているのであり、この１層目の層間絶縁膜を薄膜化することにより１層目の層間絶縁膜に形成される配線ＨＬ１とゲート電極１０ｂとの耐圧が問題となる点に着目している。このとき、前記実施の形態１では、１層目の層間絶縁膜が薄膜化されていることを定量的に定義している。
【０１１３】
具体的には、図２８に示すように、半導体基板１Ｓとゲート絶縁膜８の界面からゲート電極１０ｂの上部までの距離をａ、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離をｂとすると、ａ＞ｂとなる配線ＨＬ１を前記実施の形態１で対象とする配線と定義している。つまり、配線ＨＬ１とゲート電極１０ｂとの間の耐圧不良が問題となる前提として、１層目の層間絶縁膜は薄膜化されている点と、高耐圧ＭＩＳＦＥＴのゲート絶縁膜８が厚く、かつ、ゲート電極１０ｂが電界緩和用絶縁領域３に乗り上げている点に着目する。これにより、ゲート電極１０ｂとの間で耐圧不良が問題となるのは、ａ＞ｂとなる位置に配置されている配線ＨＬ１であると明確に定義しているのである。
【０１１４】
本実施の形態３では、上述したａ＞ｂという条件を別の条件で言い換えることについて説明する。まず、上述したように、半導体基板１Ｓとゲート絶縁膜８の界面からゲート電極１０ｂの上部までの距離をａ、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離をｂとすると、ａ＞ｂとなる条件が本発明の前提条件である。ここで、別の条件として、プラグＰＬＧ１の径ｚと層間絶縁膜（酸化シリコン膜１７＋窒化シリコン膜１６）の厚さｆ（図示せず）（ｆ＝ａ＋ｂ）との関係が挙げられる。すなわち、プラグＰＬＧ１は、層間絶縁膜を貫通して形成されるが、プラグＰＬＧ１の埋め込み特性を良好にする観点から、アスペクト比を所定値以下にする必要がある。ここで、アスペクト比とは、層間絶縁膜の厚さｆとプラグＰＬＧ１の径ｚとによって、ｆ／ｚと表される量である。このアスペクト比が大きくなるということは、例えば、厚い層間絶縁膜に径の小さいプラグＰＬＧ１を形成することに対応し、埋め込み特性が悪化する。つまり、プラグＰＬＧ１の埋め込み特性を良好にする観点からは、アスペクト比を所定値以下にする必要があるのである。具体的に、例えば、この条件はｆ／ｚ＜５という条件で表すことができる。つまり、アスペクト比ｆ／ｚを５以下にするように層間絶縁膜の厚さｆと、プラグＰＬＧ１の径ｚを決定すれば、プラグＰＬＧ１の埋め込み特性を悪化することを抑制できるとしている。
【０１１５】
ここで、層間絶縁膜の厚さｆ＝ａ＋ｂであり、この式からａ＝ｆ−ｂとなる。これをａ＞ｂに代入すると、ｆ＞２ｂとなる。一方、アスペクト比の関係式ｆ／ｚ＜５から、ｆ＜５ｚとなる。したがって、ｆ＜５ｚとｆ＞２ｂの２つの関係式から、２ｂ＜５ｚが得られる。この２ｂ＜５ｚをｂについて解くと、ｂ＜２．５ｚとなる。以上のことから、ａ＞ｂという条件は、層間絶縁膜の厚さｆ＝ａ＋ｂとアスペクト比の関係式ｆ／ｚ＜５を用いて、ｂ＜２．５ｚという条件に置き換えられることがわかる。言葉で言えば、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離をｂ、プラグＰＬＧ１の径をｚとすると、ｂ＜２．５ｚとなる条件は、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離ｂがプラグＰＬＧ１の径ｚの２．５倍よりも小さいという条件に置き換えられることがわかる。つまり、本発明の特徴は、本実施の形態３では、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離ｂがプラグＰＬＧ１の径ｚの２．５倍よりも小さい場合に、ゲート電極１０ｂと配線ＨＬ１とを平面的に重ならないように配置するということができる。
【０１１６】
なお、プラグＰＬＧ１の径をｚとしているが、プラグＰＬＧ１の径がプラグＰＬＧ１の全体にわたって同一であるときは問題ないが、実際には、層間絶縁膜（酸化シリコン膜１７）の表面での径が最も大きく、プラグＰＬＧ１の底部に進むにつれて径が小さくなるように形成される。この場合、プラグＰＬＧ１の径ｚはどの深さでの径であるかが問題となるが、本実施の形態３では、プラグＰＬＧ１の底部での径をｚというものとする。
【０１１７】
（実施の形態４）
前記実施の形態１では、高耐圧ＭＩＳＦＥＴに本発明を適用する場合について説明したが、本実施の形態４では、抵抗素子に本発明を適用する場合について説明する。すなわち、ＬＣＤドライバには、低耐圧ＭＩＳＦＥＴや高耐圧ＭＩＳＦＥＴの他に、回路を構成する複数の抵抗素子も形成されている。この抵抗素子のなかには、高耐圧ＭＩＳＦＥＴと同様に高い電圧が印加されるものもある。したがって、高耐圧ＭＩＳＦＥＴと同様に高い電圧を使用する抵抗素子では、耐圧が問題となるのである。
【０１１８】
図３０は、本実施の形態４における抵抗素子を示す平面図である。図３０において、半導体基板１Ｓ上には、ゲート絶縁膜８が形成されており、このゲート絶縁膜８上に抵抗素子となるポリシリコン膜（導体膜）４０が形成されている。この抵抗素子となるポリシリコン膜４０には、プラグ（第４プラグ）４２によって配線４３と接続されている。一方、抵抗素子と接続されない配線４４も形成されている。
【０１１９】
本実施の形態４の特徴は、抵抗素子となるポリシリコン膜４０上に形成されている配線４３と配線４４のうち、ポリシリコン膜４０と異なる電位が印加される配線４４を、ポリシリコン膜４０と平面的に重ならないように配置することにある。つまり、ポリシリコン膜４０とプラグ４２を介して直接電気的に接続される配線４３は導通していることから、ポリシリコン膜４０との間で耐圧の問題は生じない。このことから、図３０に示すように、ポリシリコン膜４０と配線４３とは平面的に重なりを有するように配置される。これに対し、ポリシリコン膜４０とプラグ４２を介して直接電気的に接続されておらず、かつ、ポリシリコン膜４０とは異なる電位が印加される配線４４は、ポリシリコン膜４０との間で高い電位差が生じる場合があり、この場合はポリシリコン膜４０と配線４４の間で耐圧が問題となる。したがって、ポリシリコン膜４０とプラグ４２を介して直接電気的に接続されていない配線４４には、抵抗素子となるポリシリコン膜４０と平面的に重なりを有しないように配置される。このように構成することにより、抵抗素子となるポリシリコン膜４０と配線４４との間に高電圧が印加されても耐圧を確保することができる。
【０１２０】
図３１は、図３０のＢ−Ｂ線で切断した断面図である。図３１では、高耐圧ＭＩＳＦＥＴ形成領域に隣接するように抵抗素子形成領域が形成されている。以下では、抵抗素子形成領域に形成されている抵抗素子の構成について説明する。図３１において、半導体基板１Ｓ上には、素子分離領域２が形成されており、この素子分離領域２上に高耐圧ＭＩＳＦＥＴに使用されているゲート絶縁膜８と同じ膜厚の膜（ゲート絶縁膜８と呼ぶ）が形成されている。そして、このゲート絶縁膜８上にポリシリコン膜４０が形成されており、ポリシリコン膜４０は、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂを構成するポリシリコン膜と同一の膜を使用して形成されている。このポリシリコン膜４０が抵抗素子として機能する。このポリシリコン膜４０の側壁には、ＭＩＳＦＥＴのサイドウォール１２を形成する工程を経ることにより、サイドウォール１２と同等のサイドウォール４１が形成されている。さらに、ポリシリコン膜４０の表面の一部には、コバルトシリサイド膜１５が形成されている。
【０１２１】
そして、ポリシリコン膜４０を覆うように層間絶縁膜が形成されている。この層間絶縁膜は、窒化シリコン膜１６と酸化シリコン膜１７から形成されている。層間絶縁膜には、層間絶縁膜を貫通してポリシリコン膜４０の表面に形成されているコバルトシリサイド膜１５に達するプラグ４２が形成されており、このプラグ４２と直接電気的に接続される配線４３が層間絶縁膜上に形成されている。図３１は、図３０のＢ−Ｂ線で切断した断面図を示しているので、ポリシリコン膜４２とプラグ４２を介して直接電気的に接続される配線４３が図示されている。なお、本実施の形態４の特徴である配線４４とポリシリコン膜４０は平面的に重なりを有さないことは図３０に図示されている。
【０１２２】
ここで、抵抗素子は、高耐圧ＭＩＳＦＥＴを形成する工程を使用して形成されている。すなわち、素子分離領域２上に形成されるゲート絶縁膜８も高耐圧ＭＩＳＦＥＴのゲート絶縁膜８と同一の膜が使用され、かつ、ゲート絶縁膜８上に形成されるポリシリコン膜４０も高耐圧ＭＩＳＦＥＴのゲート電極１０ｂを構成するポリシリコン膜と同一の膜が使用される。したがって、抵抗素子の高さは高耐圧ＭＩＳＦＥＴの高さと同じ高さになる。
【０１２３】
一方、層間絶縁膜の厚さは、高耐圧ＭＩＳＦＥＴ形成領域と抵抗素子形成領域で同じであり、かつ、高耐圧ＭＩＳＦＥＴでのプラグＰＬＧ１のアスペクト比をできるだけ小さくする観点から、層間絶縁膜の薄膜化が行なわれている。
【０１２４】
このことから、高耐圧ＭＩＳＦＥＴ形成領域では、半導体基板１Ｓとゲート絶縁膜８の界面からゲート電極１０ｂの上部までの距離をａ、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離をｂとすると、ａ＞ｂとなる条件となっている。
【０１２５】
そして、ポリシリコン膜４０（抵抗素子）がゲート絶縁膜８上に形成され、かつ、ポリシリコン膜４０（抵抗素子）が高耐圧ＭＩＳＦＥＴのゲート電極１０ｂを構成するポリシリコン膜と同一の膜で形成されている。このため、抵抗素子形成領域においても、半導体基板１Ｓとゲート絶縁膜８の界面からポリシリコン膜４０の上部までの距離がａと同じになり、ポリシリコン膜４０の上部から配線４３や配線４４（図３０参照）が形成されている層間絶縁膜の上部までの距離がｂと同じになる。このため、抵抗素子形成領域においても、ａ＞ｂとなる条件が成立していることになる。
【０１２６】
以上のことから、抵抗素子においても、ポリシリコン膜４０と配線４４（図３１では図示されず）の間に介在する層間絶縁膜の膜厚が薄くなり、高耐圧ＭＩＳＦＥＴと同様に、層間絶縁膜を介したポリシリコン膜４０と配線４４との間の耐圧が問題となる。そこで、図３０に示すように、抵抗素子においても、抵抗素子となるポリシリコン膜４０上に形成されている配線４３と配線４４のうち、ポリシリコン膜４０と異なる電位が印加される配線４４を、ポリシリコン膜４０と平面的に重ならないように配置しているのである。このように構成することにより、層間絶縁膜が薄くなっても、ポリシリコン膜４０と配線４４との間の耐圧を確保できることになる。
【０１２７】
ここで、抵抗素子の高さを低くする方法として、抵抗素子を構成するポリシリコン膜４０を厚いゲート絶縁膜８上ではなく、素子分離領域２上に直接形成する場合や、低耐圧ＭＩＳＦＥＴの薄いゲート絶縁膜上に形成することが考えられる。この場合、抵抗素子を構成するポリシリコン膜４０の高さが低くなる分、ポリシリコン膜４０と配線４４との間に介在する層間絶縁膜の厚さを厚くできるので、ポリシリコン膜４０と配線４４との耐圧を向上できると考えられる。
【０１２８】
しかし、本実施の形態４では以下に示す理由により、高耐圧ＭＩＳＦＥＴのゲート絶縁膜８と同一の膜上に抵抗素子であるポリシリコン膜４０を形成している。この理由について、図面を参照しながら説明する。図３２および図３３は、一般的な素子分離領域を形成する工程を示す断面図である。例えば、図３２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、半導体基板１Ｓに素子分離溝２ａを形成する。そして、図３３に示すように、この素子分離溝２ａに酸化シリコン膜を埋め込むように形成した後、半導体基板１Ｓの表面に形成された酸化シリコン膜を化学的機械的研磨法（ＣＭＰ；Chemical Mechanical Polishing）で除去する。これにより、素子分離溝２ａ内にだけ酸化シリコン膜を残すことができるので、素子分離溝２ａに酸化シリコン膜を埋め込んだ素子分離領域２を形成することができる。図３２および図３３が正常な素子分離領域２の形成工程である。
【０１２９】
しかし、例えば、図３４に示すように、半導体基板１Ｓに素子分離溝２ａを形成する際、半導体基板１Ｓのエッチング領域に異物４５ａが付着していたとする。すると、その異物４５ａがマスクとなり、異物の下層に形成されているシリコンがエッチングされずに残存する。すなわち、図３４に示すように、異物４５ａの下層にエッチング残り４５が形成される。その後、図３５に示すように、素子分離溝２ａを酸化シリコン膜で埋め込んで素子分離領域２を形成した場合も、エッチング残り４５が形成されたままとなる。
【０１３０】
したがって、エッチング残り４５が形成された素子分離領域２上に抵抗素子となるポリシリコン膜４０を形成すると、エッチング残り４５がシリコンから形成されていることから、ポリシリコン膜４０と半導体基板１Ｓがエッチング残り４５を介してショートしてしまう不都合が発生する。この不都合は、素子分離領域２上に直接ポリシリコン膜４０を形成した場合に顕著となるが、図３６に示すように、薄いゲート絶縁膜７を介してポリシリコン膜４０を形成した場合も、ポリシリコン膜４０に高電圧が印加されることから、ショート不良が発生しやすくなる。
【０１３１】
このことから、図３７に示すように、素子分離領域２上に厚いゲート絶縁膜８を形成した後、この厚いゲート絶縁膜８上にポリシリコン膜４０を形成しているのである。抵抗素子であるポリシリコン膜４０と素子分離領域２との間に厚いゲート絶縁膜８を形成することにより、たとえ、図３７に示すように、素子分離領域２にエッチング残り４５が発生しても、エッチング残り４５を介してポリシリコン膜４０と半導体基板１Ｓがショートすることを大幅に低減できるのである。
【０１３２】
以上の理由から、抵抗素子を構成するポリシリコン膜４０を高耐圧ＭＩＳＦＥＴのゲート絶縁膜８と同一の厚いゲート絶縁膜８上に形成しているのである。このため、ポリシリコン膜４０（抵抗素子）がゲート絶縁膜８上に形成され、かつ、ポリシリコン膜４０（抵抗素子）が高耐圧ＭＩＳＦＥＴのゲート電極１０ｂを構成するポリシリコン膜と同一の膜で形成されていることになる。したがって、抵抗素子形成領域においても、半導体基板１Ｓとゲート絶縁膜８の界面からポリシリコン膜４０の上部までの距離がａと同じになり、ポリシリコン膜４０の上部から配線４３や配線４４（図３０参照）が形成されている層間絶縁膜の上部までの距離がｂと同じになる。このため、抵抗素子形成領域においても、ａ＞ｂとなる条件が成立していることになる。
【０１３３】
しかし、本実施の形態４では、抵抗素子となるポリシリコン膜４０上に形成されている配線４３と配線４４のうち、ポリシリコン膜４０と異なる電位が印加される配線４４を、ポリシリコン膜４０と平面的に重ならないように配置しているので、層間絶縁膜が薄くなっても、ポリシリコン膜４０と配線４４との間の耐圧を確保できるという顕著な効果を奏するのである。
【０１３４】
（実施の形態５）
前記実施の形態１では、低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴを形成した後、低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴを覆うように層間絶縁膜を形成し、その後、層間絶縁膜上に配線を形成する工程について説明している。本実施の形態５では、層間絶縁膜の形成工程をさらに詳しく説明する。
【０１３５】
図３８は、半導体基板１Ｓ上に低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴおよび抵抗素子を形成した様子を示す断面図である。すなわち、図３８では、低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴの他に抵抗素子も形成されている。この抵抗素子は、高耐圧ＭＩＳＦＥＴを形成する工程を利用して形成される。そして、図３８に示すように、低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴおよび抵抗素子を覆うように、窒化シリコン膜１６を形成する。窒化シリコン膜１６は、例えば、ＣＶＤ法を使用して形成することができる。
【０１３６】
続いて、図３９に示すように、半導体基板１Ｓ上に形成された窒化シリコン膜１６上に酸化シリコン膜５０を形成する。この酸化シリコン膜５０は、例えば、高密度プラズマ（high density plasma）を用いた高密度プラズマＣＶＤ法で形成することができる。高密度プラズマとは、高周波電界・磁界を用いてガスを高密度にプラズマ化したものをいい、高密度プラズマＣＶＤ法とは、チャンバ内に導入したガスを高密度プラズマ化し、高密度プラズマを化学反応させて半導体基板１Ｓ上に膜を堆積する方法である。高密度プラズマの発生方法としては、例えば、誘導結合プラズマ（ＩＣＰ：induction coupled plasma）や電子サイクロトロン共鳴（ＥＣＲ：electron cyclotron resonance）法などがある。
【０１３７】
誘導結合プラズマとは、化学気相成長法で使用される高密度プラズマの一種で、チャンバ内に導入されたガスを誘導結合した高周波コイルで励起して発生させたプラズマである。一方、電子サイクロトロン共鳴とは、以下に示す現象である。すなわち、電子は磁界中でローレンツ力を受けると、磁界と垂直な平面内を周回するサイクロトロン運動を行なう。このとき、電子の運動平面内で、周回周波数に一致した電界を与えると、サイクロトロン運動と電界とのエネルギー共鳴は起こり電界エネルギーが電子に吸収され、電子に大きなエネルギーが供給される。この現象を利用して各種ガスを高密度プラズマ化することができる。
【０１３８】
以上のような高密度プラズマＣＶＤ法で形成される酸化シリコン膜５０は埋め込み特性が優れている利点がある。したがって、窒化シリコン膜１６上には、高密度プラズマＣＶＤ法で形成された酸化シリコン膜５０を形成することにより、ＳＲＡＭ（Static Random Access Memory）のメモリセルなど微細化が進んでゲート電極間の間隔が小さくなる素子においても、ゲート電極間への酸化シリコン膜の埋め込み特性を良好にすることができる。つまり、ＬＣＤドライバとなる半導体装置では、ＳＲＡＭも搭載されている。このＳＲＡＭは、微細化が進んでいるため、ゲート電極間の距離は非常に狭くなっている。このため、通常密度のプラズマを用いたＣＶＤ法でこのゲート電極間に酸化シリコン膜を埋め込む場合、充分にゲート電極間のスペースを埋め込むことができず、ゲート電極間のスペースに「す」が発生する。ゲート電極間に「す」が発生すると、後述する工程でプラグを形成する際に用いられる導体膜が「す」の内部に侵入し、「す」の内部に侵入した導体膜を介して隣接するプラグがショートしてしまう不良が発生する。そこで、本実施の形態５では、埋め込み特性のよい高密度プラズマＣＶＤ法を使用して窒化シリコン膜１６上に酸化シリコン膜５０を形成している。このように高密度プラズマＣＶＤ法を用いた酸化シリコン膜５０を堆積することにより、ＳＲＡＭなどの微細化された素子において、ゲート電極間のスペースへの埋め込み特性を向上することができる。この結果、「す」の発生を抑制することができ、隣接するプラグのショート不良を防止できる。
【０１３９】
次に、図４０に示すように、酸化シリコン膜５０上に酸化シリコン膜５１を形成する。酸化シリコン膜５１は、例えば、原料にＴＥＯＳ（tetra ethyl ortho silicate）を用いたプラズマＣＶＤ法で形成することができる。この原料にＴＥＯＳを用いたプラズマＣＶＤ法では、上述した高密度プラズマＣＶＤ法よりも低い通常密度のプラズマを使用する。
原料にＴＥＯＳを用いた通常のプラズマＣＶＤ法では、酸化シリコン膜５１の膜厚制御性が良好である特徴を有しており、酸化シリコン膜５１は、層間絶縁膜の膜厚をかせぐために形成されるものである。
【０１４０】
続いて、図４１に示すように、酸化シリコン膜５１の表面を平坦化する。酸化シリコン膜５１の表面を平坦化するには、例えば、酸化シリコン膜５１の表面を化学的機械的研磨法（ＣＭＰ）で研磨することにより行われる。この工程では、ＣＭＰによる研磨量のばらつきなどにより、酸化シリコン膜５１の膜厚が薄くなり、高耐圧ＭＩＳＦＥＴの上部や抵抗素子の上部が露出してしまうおそれがある。
【０１４１】
そこで、次に、図４２に示すように、平坦化された酸化シリコン膜５１上に酸化シリコン膜（キャップ絶縁膜）５２を形成する。この酸化シリコン膜５２も酸化シリコン膜５１と同様に、原料にＴＥＯＳを用いた通常のプラズマＣＶＤ法で形成することができる。
【０１４２】
続いて、図４３に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜（酸化シリコン膜５２、酸化シリコン膜５１、酸化シリコン膜５０および窒化シリコン膜１６）にコンタクトホールを形成する。コンタクトホールは、層間絶縁膜を貫通して半導体基板１Ｓに達する。
【０１４３】
そして、コンタクトホールの底面および内壁を含む層間絶縁膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。その後、コンタクトホールを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。
【０１４４】
次に、層間絶縁膜上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、コンタクトホール内にだけチタン／窒化チタン膜およびタングステン膜を残すことにより、プラグＰＬＧ１およびプラグ４２を形成することができる。
【０１４５】
次に、図４４に示すように、酸化シリコン膜５２およびプラグＰＬＧ１上にチタン／窒化チタン膜、銅を含有するアルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線ＨＬ１、配線ＬＬ１、配線４３および配線５３を形成する。このようにして、１層目の層間絶縁膜上に配線ＨＬ１、配線ＬＬ１、配線４３および配線５３を形成することができる。
【０１４６】
本実施の形態５でも前記実施の形態１と同様に、１層目の層間絶縁膜上に配置される配線ＨＬ１とゲート電極１０ｂが平面的に重なりを有さないように配置している。これにより、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂの直上に配線ＨＬ１が形成されていないので、１層目の層間絶縁膜を薄膜化しても配線ＨＬ１とゲート電極１０ｂとの距離を離すことができる。このため、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと、ソース配線あるいはドレイン配線となる配線ＨＬ１との耐圧を確保できる。
【０１４７】
一方、抵抗素子形成領域においては、抵抗素子となるポリシリコン膜４０にプラグ４２を介して直接電気的に接続されている配線４３はポリシリコン膜４０と平面的に重なりを有するように形成される。ただし、抵抗素子となるポリシリコン膜４０上に形成されている配線４３と配線５３のうち、ポリシリコン膜４０とプラグ４２で直接接続されず、かつ、ポリシリコン膜４０と異なる電位が印加される配線５３を、ポリシリコン膜４０と平面的に重ならないように配置しているので、層間絶縁膜が薄くなっても、ポリシリコン膜４０と配線５３との間の耐圧を確保できる。
【０１４８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４９】
前記実施の形態では、ＬＣＤドライバに形成されている低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴとしてｎチャネル型ＭＩＳＦＥＴを使用する例について説明しているが、低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴとしてｐチャネル型ＭＩＳＦＥＴを使用する場合も本実施の形態における技術的思想を適用することができる。
【産業上の利用可能性】
【０１５０】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１５１】
【図１】本発明の実施の形態における半導体チップ（ＬＣＤドライバ）を示す平面図である。
【図２】図１に示す半導体チップの内部構造の一例を示す断面図である。
【図３】図２に示す高耐圧ＭＩＳＦＥＴの平面図である。
【図４】実施の形態における半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】半導体チップをガラス基板に実装する様子を示す断面図である。
【図２７】ＬＣＤの全体構成を示す図である。
【図２８】実施の形態２および実施の形態３における半導体装置を示す断面図である。
【図２９】フォトリソグラフィ工程におけるパターンの寸法誤差およびパターン間の合わせずれを具体的に示す図である。
【図３０】実施の形態４における抵抗素子の構成を示す平面図である。
【図３１】図３０のＢ−Ｂ線で切断した断面を含む断面図である。
【図３２】一般的な素子分離領域を形成する工程を示す断面図である。
【図３３】図３２に続く素子分離領域を形成する工程を示す断面図である。
【図３４】素子分離溝を形成する際、異物によってエッチング残りが生じる状態を示す断面図である。
【図３５】図３４に続く素子分離領域を形成する工程を示す断面図である。
【図３６】エッチング残りが形成された素子分離領域上に薄いゲート絶縁膜を介して抵抗素子を形成する例を示す断面図である。
【図３７】エッチング残りが形成された素子分離領域上に厚いゲート絶縁膜を介して抵抗素子を形成する例を示す断面図である。
【図３８】実施の形態５における半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】図４０に続く半導体装置の製造工程を示す断面図である。
【図４２】図４１に続く半導体装置の製造工程を示す断面図である。
【図４３】図４２に続く半導体装置の製造工程を示す断面図である。
【図４４】図４３に続く半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１５２】
１Ｓ 半導体基板
２ 素子分離領域
２ａ 素子分離溝
３ 電界緩和用絶縁領域
４ ｐ型ウェル
５ ｐ型ウェル
６ 高耐圧用低濃度不純物拡散領域
７ ゲート絶縁膜
８ ゲート絶縁膜
９ ポリシリコン膜
１０ａ ゲート電極
１０ｂ ゲート電極
１１ 低耐圧用低濃度不純物拡散領域
１２ サイドウォール
１３ 低耐圧用高濃度不純物拡散領域
１４ 高耐圧用高濃度不純物拡散領域
１５ コバルトシリサイド膜
１６ 窒化シリコン膜
１７ 酸化シリコン膜
１８ａ チタン／窒化チタン膜
１８ｂ タングステン膜
１９ａ チタン／窒化チタン膜
１９ｂ アルミニウム膜
１９ｃ チタン／窒化チタン膜
２０ 酸化シリコン膜
２１ 酸化シリコン膜
２２ 表面保護膜
２３ ＵＢＭ膜
２４ 導体膜
３０ａ ガラス基板
３０ｂ ガラス基板
３１ フレキシブルプリント基板
３２ 異方導電フィルム
３３ 表示部
４０ ポリシリコン膜
４１ サイドウォール
４２ プラグ
４３ 配線
４４ 配線
４５ エッチング残り
４５ａ 異物
５０ 酸化シリコン膜
５１ 酸化シリコン膜
５２ 酸化シリコン膜
５３ 配線
ＢＭＰ バンプ電極
Ｃ１ ゲート駆動回路
Ｃ２ ソース駆動回路
Ｃ３ 液晶駆動回路
Ｃ４ グラフィックＲＡＭ
Ｃ５ 周辺回路
ＣＨＰ 半導体チップ
ＣＮＴ１ コンタクトホール
ＧＬ ゲート配線
ＨＬ１ 配線
ＨＬ２ 配線
ＬＬ１ 配線
ＬＬ２ 配線
ＰＡＤ パッド
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＲＥＳ レジスト膜
【特許請求の範囲】
【請求項１】
（ａ１）半導体基板上に形成されたゲート絶縁膜と、
（ａ２）前記ゲート絶縁膜上に形成されたゲート電極と、
（ａ３）前記ゲート電極に整合して形成されたソース領域およびドレイン領域とを有するＭＩＳＦＥＴと、
（ｂ）前記ＭＩＳＦＥＴ上に形成された絶縁膜と、
（ｃ）前記絶縁膜を貫通して前記ソース領域と電気的に接続する第１プラグと、
（ｄ）前記絶縁膜を貫通して前記ドレイン領域と電気的に接続する第２プラグと、
（ｅ）前記絶縁膜上に形成され、前記第１プラグと電気的に接続するソース配線と、
（ｆ）前記絶縁膜上に形成され、前記第２プラグと電気的に接続するドレイン配線とを備え、
前記半導体基板と前記ゲート絶縁膜との界面から前記ゲート電極の上面までの距離をａとし、前記ゲート電極の上面から前記ソース配線および前記ドレイン配線が形成されている前記絶縁膜の上面までの距離をｂとした場合、ａ＞ｂである半導体装置であって、
前記ゲート電極と前記ソース配線が平面的に重ならないように配置され、かつ、前記ゲート電極と前記ドレイン配線が平面的に重ならないように配置されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記ソース配線および前記ドレイン配線は最下層の配線層を構成していることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記ソース領域内および前記ドレイン領域内には電界緩和用絶縁領域が形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記電界緩和用絶縁領域上に前記ゲート電極の端部が乗り上げていることを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置であって、
前記電界緩和用絶縁領域は前記半導体基板から突き出ていることを特徴とする半導体装置。
【請求項６】
請求項３記載の半導体装置であって、
前記電界緩和用絶縁領域は、前記半導体基板に形成された溝に絶縁材料を埋め込むことにより形成されていることを特徴とする半導体装置。
【請求項７】
請求項３記載の半導体装置であって、
前記電界緩和用絶縁領域は、選択酸化法により形成されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、
前記絶縁膜は、窒化シリコン膜と酸化シリコン膜の積層膜より構成されていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置であって、
前記ゲート電極と電気的に接続するゲート配線は、前記ソース配線および前記ドレイン配線と同層の配線で形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記ゲート配線は、前記ゲート電極と平面的に重なる領域を有していることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置であって、
前記ＭＩＳＦＥＴの駆動電圧が２０Ｖ以上であることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置であって、
前記半導体装置は、液晶ディスプレイ装置に使用するＬＣＤドライバであることを特徴とする半導体装置。
【請求項１３】
（ａ）半導体基板に素子分離領域および電界緩和用絶縁領域を形成する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記電界緩和用絶縁領域をそれぞれ内包するように一対の低濃度不純物拡散領域を形成する工程と、
（ｄ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｅ）前記ゲート電極の両側の側壁にサイドウォールを形成する工程と、
（ｆ）前記一対の低濃度不純物拡散領域のそれぞれに内包され、かつ、前記電界緩和用絶縁領域の外側となる領域に一対の高濃度不純物拡散領域を形成し、前記一対の低濃度不純物拡散領域の１つと、それに含まれる前記一対の高濃度不純物拡散領域の１つからなるソース領域と、前記一対の低濃度不純物拡散領域の他の１つと、それに含まれる前記一対の高濃度不純物拡散領域の他の１つからなるドレイン領域を形成する工程と、
（ｇ）前記ゲート電極を覆うように絶縁膜を形成する工程と、
（ｈ）前記絶縁膜を貫通して前記ソース領域に達する第１プラグを形成し、前記絶縁膜を貫通して前記ドレイン領域に達する第２プラグを形成する工程と、
（ｉ）前記絶縁膜上に前記第１プラグと接続するソース配線を形成し、前記絶縁膜上に前記第２プラグと接続するドレイン配線を形成する工程とを備え、
前記半導体基板と前記ゲート絶縁膜の界面から前記ゲート電極の上部までの距離をａとし、前記ゲート電極の上部から前記ソース配線および前記ドレイン配線が形成されている前記絶縁膜の上面までの距離をｂとした場合、ａ＞ｂとなる半導体装置の製造方法であって、
前記ゲート電極と前記ソース配線が平面的に重ならないように形成し、かつ、前記ゲート電極と前記ドレイン配線が平面的に重ならないように形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法であって、
前記ソース配線および前記ドレイン配線は、最下層の配線層を構成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法であって、
前記（ｇ）工程後、前記（ｈ）工程前に、前記絶縁膜の表面を研磨することにより、前記絶縁膜の表面を平坦化する工程を備えることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法であって、
前記（ｈ）工程は、
（ｈ１）前記絶縁膜に前記ソース領域に達する第１コンタクトホールおよび前記ドレイン領域に達する第２コンタクトホールを形成する工程と、
（ｈ２）前記第１コンタクトホールの内部および前記第２コンタクトホールの内部を含む前記絶縁膜上に導電膜を形成する工程と、
（ｈ３）前記導電膜を研磨することにより前記絶縁膜上に形成されている前記導電膜を除去する一方、前記第１コンタクトホールの内部および前記第２コンタクトホールの内部に前記導電膜を残すことにより、前記第１プラグおよび前記第２プラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３記載の半導体装置の製造方法であって、
前記（ｈ）工程は、前記ゲート電極に達する第３プラグも形成し、
前記（ｉ）工程は、前記ソース配線および前記ドレイン配線と同層で、前記第３プラグに接続するゲート配線を形成し、
前記ゲート電極と前記ゲート配線とは、平面的に重なる領域を有していることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１３記載の半導体装置の製造方法であって、
前記（ｇ）工程は、前記ゲート電極を覆うように窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成することにより、前記絶縁膜を前記窒化シリコン膜と前記酸化シリコン膜の積層膜から形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１３記載の半導体装置の製造方法であって、
前記（ａ）工程は、前記半導体基板に溝を形成し、前記溝に絶縁材料を埋め込むことにより、前記素子分離領域および前記電界緩和用絶縁領域を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１３記載の半導体装置の製造方法であって、
前記（ｄ）工程は、前記電界緩和用絶縁領域上に前記ゲート電極の端部が形成されるように前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項２１】
（ａ１）半導体基板上に形成されたゲート絶縁膜と、
（ａ２）前記ゲート絶縁膜上に形成されたゲート電極と、
（ａ３）前記ゲート電極に整合して形成されたソース領域およびドレイン領域とを有するＭＩＳＦＥＴと、
（ｂ）前記ＭＩＳＦＥＴ上に形成された絶縁膜と、
（ｃ）前記絶縁膜を貫通して前記ソース領域と電気的に接続する第１プラグと、
（ｄ）前記絶縁膜を貫通して前記ドレイン領域と電気的に接続する第２プラグと、
（ｅ）前記絶縁膜上に形成され、前記第１プラグと電気的に接続するソース配線と、
（ｆ）前記絶縁膜上に形成され、前記第２プラグと電気的に接続するドレイン配線とを備え、
前記ソース領域内および前記ドレイン領域内には電界緩和用絶縁領域が形成されており、
前記電界緩和用絶縁領域上に前記ゲート電極の端部が乗り上げており、
前記ゲート電極と前記ソース配線が平面的に重ならないように配置され、かつ、前記ゲート電極と前記ドレイン配線が平面的に重ならないように配置されていることを特徴とする半導体装置。
【請求項２２】
請求項１記載の半導体装置であって、
前記ゲート電極と前記ソース配線との平面的に重ならない間の距離あるいは前記ゲート電極と前記ドレイン配線との平面的に重ならない間の距離は、１００ｎｍ以上であることを特徴とする半導体装置。
【請求項２３】
（ａ１）半導体基板上に形成されたゲート絶縁膜と、
（ａ２）前記ゲート絶縁膜上に形成されたゲート電極と、
（ａ３）前記ゲート電極に整合して形成されたソース領域およびドレイン領域とを有するＭＩＳＦＥＴと、
（ｂ）前記ＭＩＳＦＥＴ上に形成された絶縁膜と、
（ｃ）前記絶縁膜を貫通して前記ソース領域と電気的に接続する第１プラグと、
（ｄ）前記絶縁膜を貫通して前記ドレイン領域と電気的に接続する第２プラグと、
（ｅ）前記絶縁膜上に形成され、前記第１プラグと電気的に接続するソース配線と、
（ｆ）前記絶縁膜上に形成され、前記第２プラグと電気的に接続するドレイン配線とを備え、
前記第１プラグの径および前記第２プラグの径をｚとし、前記ゲート電極の上面から前記ソース配線および前記ドレイン配線が形成されている前記絶縁膜の上面までの距離をｂとした場合、ｂ＜２．５ｚである半導体装置であって、
前記ゲート電極と前記ソース配線が平面的に重ならないように配置され、かつ、前記ゲート電極と前記ドレイン配線が平面的に重ならないように配置されていることを特徴とする半導体装置。
【請求項２４】
請求項１記載の半導体装置であって、
前記半導体基板は、前記ＭＩＳＦＥＴが形成されている領域とは異なる抵抗素子形成領域を含み、
前記抵抗素子形成領域には、
（ｇ）前記半導体基板に形成された素子分離領域と、
（ｈ）前記素子分離領域上に形成された前記ゲート絶縁膜と、
（ｉ）前記ゲート絶縁膜上に形成された抵抗素子となる導体膜と、
（ｊ）前記導体膜を覆うように形成された前記絶縁膜と、
（ｋ）前記絶縁膜を貫通して前記導体膜と電気的に接続する第４プラグと、
（ｌ）前記絶縁膜上に形成され、前記第４プラグと電気的に接続する第１配線と、
（ｍ）前記絶縁膜上に形成され、前記導体膜とは異なる電位が印加される第２配線とが形成され、
さらに、前記第１配線と前記第２配線とは、同層に形成されており、
前記第１配線と前記導体膜とは平面的に重なる領域を有している一方、前記第２配線と前記導体膜とは平面的に重なる領域を有していないことを特徴とする半導体装置。
【請求項２５】
請求項１３記載の半導体装置の製造方法であって、
前記（ｇ）工程は、
（ｇ１）前記ゲート電極を覆うように第１絶縁膜を形成する工程と、
（ｇ２）前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｇ３）前記第２絶縁膜の表面を平坦化する工程と、
（ｇ４）前記第２絶縁膜上にキャップ絶縁膜を形成する工程とを有し、
前記（ｇ１）工程で前記第１絶縁膜を形成する際に使用するプラズマは、前記（ｇ２）工程で前記第２絶縁膜を形成する際に使用するプラズマよりも高密度のプラズマを用いて形成し、
前記絶縁膜は、前記第１絶縁膜、前記第２絶縁膜および前記キャップ絶縁膜を含むことを特徴とする半導体装置の製造方法。
【請求項１】
（ａ１）半導体基板上に形成されたゲート絶縁膜と、
（ａ２）前記ゲート絶縁膜上に形成されたゲート電極と、
（ａ３）前記ゲート電極に整合して形成されたソース領域およびドレイン領域とを有するＭＩＳＦＥＴと、
（ｂ）前記ＭＩＳＦＥＴ上に形成された絶縁膜と、
（ｃ）前記絶縁膜を貫通して前記ソース領域と電気的に接続する第１プラグと、
（ｄ）前記絶縁膜を貫通して前記ドレイン領域と電気的に接続する第２プラグと、
（ｅ）前記絶縁膜上に形成され、前記第１プラグと電気的に接続するソース配線と、
（ｆ）前記絶縁膜上に形成され、前記第２プラグと電気的に接続するドレイン配線とを備え、
前記半導体基板と前記ゲート絶縁膜との界面から前記ゲート電極の上面までの距離をａとし、前記ゲート電極の上面から前記ソース配線および前記ドレイン配線が形成されている前記絶縁膜の上面までの距離をｂとした場合、ａ＞ｂである半導体装置であって、
前記ゲート電極と前記ソース配線が平面的に重ならないように配置され、かつ、前記ゲート電極と前記ドレイン配線が平面的に重ならないように配置されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記ソース配線および前記ドレイン配線は最下層の配線層を構成していることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記ソース領域内および前記ドレイン領域内には電界緩和用絶縁領域が形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記電界緩和用絶縁領域上に前記ゲート電極の端部が乗り上げていることを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置であって、
前記電界緩和用絶縁領域は前記半導体基板から突き出ていることを特徴とする半導体装置。
【請求項６】
請求項３記載の半導体装置であって、
前記電界緩和用絶縁領域は、前記半導体基板に形成された溝に絶縁材料を埋め込むことにより形成されていることを特徴とする半導体装置。
【請求項７】
請求項３記載の半導体装置であって、
前記電界緩和用絶縁領域は、選択酸化法により形成されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、
前記絶縁膜は、窒化シリコン膜と酸化シリコン膜の積層膜より構成されていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置であって、
前記ゲート電極と電気的に接続するゲート配線は、前記ソース配線および前記ドレイン配線と同層の配線で形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記ゲート配線は、前記ゲート電極と平面的に重なる領域を有していることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置であって、
前記ＭＩＳＦＥＴの駆動電圧が２０Ｖ以上であることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置であって、
前記半導体装置は、液晶ディスプレイ装置に使用するＬＣＤドライバであることを特徴とする半導体装置。
【請求項１３】
（ａ）半導体基板に素子分離領域および電界緩和用絶縁領域を形成する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記電界緩和用絶縁領域をそれぞれ内包するように一対の低濃度不純物拡散領域を形成する工程と、
（ｄ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｅ）前記ゲート電極の両側の側壁にサイドウォールを形成する工程と、
（ｆ）前記一対の低濃度不純物拡散領域のそれぞれに内包され、かつ、前記電界緩和用絶縁領域の外側となる領域に一対の高濃度不純物拡散領域を形成し、前記一対の低濃度不純物拡散領域の１つと、それに含まれる前記一対の高濃度不純物拡散領域の１つからなるソース領域と、前記一対の低濃度不純物拡散領域の他の１つと、それに含まれる前記一対の高濃度不純物拡散領域の他の１つからなるドレイン領域を形成する工程と、
（ｇ）前記ゲート電極を覆うように絶縁膜を形成する工程と、
（ｈ）前記絶縁膜を貫通して前記ソース領域に達する第１プラグを形成し、前記絶縁膜を貫通して前記ドレイン領域に達する第２プラグを形成する工程と、
（ｉ）前記絶縁膜上に前記第１プラグと接続するソース配線を形成し、前記絶縁膜上に前記第２プラグと接続するドレイン配線を形成する工程とを備え、
前記半導体基板と前記ゲート絶縁膜の界面から前記ゲート電極の上部までの距離をａとし、前記ゲート電極の上部から前記ソース配線および前記ドレイン配線が形成されている前記絶縁膜の上面までの距離をｂとした場合、ａ＞ｂとなる半導体装置の製造方法であって、
前記ゲート電極と前記ソース配線が平面的に重ならないように形成し、かつ、前記ゲート電極と前記ドレイン配線が平面的に重ならないように形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法であって、
前記ソース配線および前記ドレイン配線は、最下層の配線層を構成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法であって、
前記（ｇ）工程後、前記（ｈ）工程前に、前記絶縁膜の表面を研磨することにより、前記絶縁膜の表面を平坦化する工程を備えることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法であって、
前記（ｈ）工程は、
（ｈ１）前記絶縁膜に前記ソース領域に達する第１コンタクトホールおよび前記ドレイン領域に達する第２コンタクトホールを形成する工程と、
（ｈ２）前記第１コンタクトホールの内部および前記第２コンタクトホールの内部を含む前記絶縁膜上に導電膜を形成する工程と、
（ｈ３）前記導電膜を研磨することにより前記絶縁膜上に形成されている前記導電膜を除去する一方、前記第１コンタクトホールの内部および前記第２コンタクトホールの内部に前記導電膜を残すことにより、前記第１プラグおよび前記第２プラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３記載の半導体装置の製造方法であって、
前記（ｈ）工程は、前記ゲート電極に達する第３プラグも形成し、
前記（ｉ）工程は、前記ソース配線および前記ドレイン配線と同層で、前記第３プラグに接続するゲート配線を形成し、
前記ゲート電極と前記ゲート配線とは、平面的に重なる領域を有していることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１３記載の半導体装置の製造方法であって、
前記（ｇ）工程は、前記ゲート電極を覆うように窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成することにより、前記絶縁膜を前記窒化シリコン膜と前記酸化シリコン膜の積層膜から形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１３記載の半導体装置の製造方法であって、
前記（ａ）工程は、前記半導体基板に溝を形成し、前記溝に絶縁材料を埋め込むことにより、前記素子分離領域および前記電界緩和用絶縁領域を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１３記載の半導体装置の製造方法であって、
前記（ｄ）工程は、前記電界緩和用絶縁領域上に前記ゲート電極の端部が形成されるように前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項２１】
（ａ１）半導体基板上に形成されたゲート絶縁膜と、
（ａ２）前記ゲート絶縁膜上に形成されたゲート電極と、
（ａ３）前記ゲート電極に整合して形成されたソース領域およびドレイン領域とを有するＭＩＳＦＥＴと、
（ｂ）前記ＭＩＳＦＥＴ上に形成された絶縁膜と、
（ｃ）前記絶縁膜を貫通して前記ソース領域と電気的に接続する第１プラグと、
（ｄ）前記絶縁膜を貫通して前記ドレイン領域と電気的に接続する第２プラグと、
（ｅ）前記絶縁膜上に形成され、前記第１プラグと電気的に接続するソース配線と、
（ｆ）前記絶縁膜上に形成され、前記第２プラグと電気的に接続するドレイン配線とを備え、
前記ソース領域内および前記ドレイン領域内には電界緩和用絶縁領域が形成されており、
前記電界緩和用絶縁領域上に前記ゲート電極の端部が乗り上げており、
前記ゲート電極と前記ソース配線が平面的に重ならないように配置され、かつ、前記ゲート電極と前記ドレイン配線が平面的に重ならないように配置されていることを特徴とする半導体装置。
【請求項２２】
請求項１記載の半導体装置であって、
前記ゲート電極と前記ソース配線との平面的に重ならない間の距離あるいは前記ゲート電極と前記ドレイン配線との平面的に重ならない間の距離は、１００ｎｍ以上であることを特徴とする半導体装置。
【請求項２３】
（ａ１）半導体基板上に形成されたゲート絶縁膜と、
（ａ２）前記ゲート絶縁膜上に形成されたゲート電極と、
（ａ３）前記ゲート電極に整合して形成されたソース領域およびドレイン領域とを有するＭＩＳＦＥＴと、
（ｂ）前記ＭＩＳＦＥＴ上に形成された絶縁膜と、
（ｃ）前記絶縁膜を貫通して前記ソース領域と電気的に接続する第１プラグと、
（ｄ）前記絶縁膜を貫通して前記ドレイン領域と電気的に接続する第２プラグと、
（ｅ）前記絶縁膜上に形成され、前記第１プラグと電気的に接続するソース配線と、
（ｆ）前記絶縁膜上に形成され、前記第２プラグと電気的に接続するドレイン配線とを備え、
前記第１プラグの径および前記第２プラグの径をｚとし、前記ゲート電極の上面から前記ソース配線および前記ドレイン配線が形成されている前記絶縁膜の上面までの距離をｂとした場合、ｂ＜２．５ｚである半導体装置であって、
前記ゲート電極と前記ソース配線が平面的に重ならないように配置され、かつ、前記ゲート電極と前記ドレイン配線が平面的に重ならないように配置されていることを特徴とする半導体装置。
【請求項２４】
請求項１記載の半導体装置であって、
前記半導体基板は、前記ＭＩＳＦＥＴが形成されている領域とは異なる抵抗素子形成領域を含み、
前記抵抗素子形成領域には、
（ｇ）前記半導体基板に形成された素子分離領域と、
（ｈ）前記素子分離領域上に形成された前記ゲート絶縁膜と、
（ｉ）前記ゲート絶縁膜上に形成された抵抗素子となる導体膜と、
（ｊ）前記導体膜を覆うように形成された前記絶縁膜と、
（ｋ）前記絶縁膜を貫通して前記導体膜と電気的に接続する第４プラグと、
（ｌ）前記絶縁膜上に形成され、前記第４プラグと電気的に接続する第１配線と、
（ｍ）前記絶縁膜上に形成され、前記導体膜とは異なる電位が印加される第２配線とが形成され、
さらに、前記第１配線と前記第２配線とは、同層に形成されており、
前記第１配線と前記導体膜とは平面的に重なる領域を有している一方、前記第２配線と前記導体膜とは平面的に重なる領域を有していないことを特徴とする半導体装置。
【請求項２５】
請求項１３記載の半導体装置の製造方法であって、
前記（ｇ）工程は、
（ｇ１）前記ゲート電極を覆うように第１絶縁膜を形成する工程と、
（ｇ２）前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｇ３）前記第２絶縁膜の表面を平坦化する工程と、
（ｇ４）前記第２絶縁膜上にキャップ絶縁膜を形成する工程とを有し、
前記（ｇ１）工程で前記第１絶縁膜を形成する際に使用するプラズマは、前記（ｇ２）工程で前記第２絶縁膜を形成する際に使用するプラズマよりも高密度のプラズマを用いて形成し、
前記絶縁膜は、前記第１絶縁膜、前記第２絶縁膜および前記キャップ絶縁膜を含むことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【公開番号】特開２００９−２１５４６（Ｐ２００９−２１５４６Ａ）
【公開日】平成２１年１月２９日（２００９．１．２９）
【国際特許分類】
【出願番号】特願２００８−７１２９１（Ｐ２００８−７１２９１）
【出願日】平成２０年３月１９日（２００８．３．１９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年１月２９日（２００９．１．２９）
【国際特許分類】
【出願日】平成２０年３月１９日（２００８．３．１９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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