半導体装置
【課題】 ＥＳＤ対策のための特別な工程や専用マスクを増やすことなく、ＥＳＤ放電能力の向上を図る事が可能な半導体装置を実現する。
【解決手段】
基板上の所定の領域に、ＭＯＳＦＥＴ構造のＨＶトランジスタ２３と保護抵抗回路２５からなる高耐圧用のＥＳＤ保護素子２１、及び、ＭＯＳＦＥＴ構造のＬＶトランジスタ２４と保護抵抗回路２６からなる低耐圧用のＥＳＤ保護素子２２が形成されている。当該保護抵抗回路２５（２６）は、ゲート電極８ｂ（８ｄ）を挟んで互いに対抗するようにウェル２（３）の表層に分離形成される抵抗ドリフト領域１６（１７）の双方が、同導電型の低濃度ドリフト領域５ｃ（５ｄ）により電気的に接続されていることを除き、ＨＶトランジスタ２３（ＬＶトランジスタ２４）と同一の構造である。
【解決手段】
基板上の所定の領域に、ＭＯＳＦＥＴ構造のＨＶトランジスタ２３と保護抵抗回路２５からなる高耐圧用のＥＳＤ保護素子２１、及び、ＭＯＳＦＥＴ構造のＬＶトランジスタ２４と保護抵抗回路２６からなる低耐圧用のＥＳＤ保護素子２２が形成されている。当該保護抵抗回路２５（２６）は、ゲート電極８ｂ（８ｄ）を挟んで互いに対抗するようにウェル２（３）の表層に分離形成される抵抗ドリフト領域１６（１７）の双方が、同導電型の低濃度ドリフト領域５ｃ（５ｄ）により電気的に接続されていることを除き、ＨＶトランジスタ２３（ＬＶトランジスタ２４）と同一の構造である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体集積回路装置に静電サージなどの電流が流れ込むのを防ぐためのＳＧＧＭＯＳ(Source Gate GND Metal Oxide Semiconductor Transistor)型のＥＳＤ(Electro-Static Discharge)保護素子に関する。
【背景技術】
【０００２】
一般に、半導体集積回路ＩＣは、静電サージなどの外部ノイズから半導体集積回路を保護するためのＥＳＤ保護素子を備えている。
【０００３】
なかでも、ＳＧＧＭＯＳ型のＥＳＤ保護素子として、トランジスタのソースとゲートを接地して使用する、所謂「オフトランジスタ」は、スナップバック動作により、ダイオードを用いる場合よりも低電圧にサージ電流をクランプできることから、広く採用されている。
【０００４】
当該オフトランジスタ型の保護素子では、サージ電流が入ってくるドレイン領域に保護抵抗を配置し、保護素子自体の破壊を防ぐ措置がとられている。
【０００５】
具体的には、特許文献１に示されているように、ドレイン領域の電極部と隣接する領域にシリサイドが形成されない非シリサイド領域を設け、当該非シリサイド領域において拡散層による抵抗を形成する。ただし、当該非シリサイド領域を形成するために、シリサイドブロック形成工程を追加する必要が生じる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１５８６２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述の通り、特許文献１に示すＥＳＤ保護素子では、非シリサイド領域を形成するために、シリサイドブロックの形成工程を追加する必要があり、製造工程が複雑になるとともに、必要となるマスク数が増え、製造コスト高となる。
【０００８】
上述の状況を鑑み、本発明は、ＥＳＤ対策のための特別な工程や専用マスクを増やすことなく、ＥＳＤ放電能力の向上を図る事が可能な半導体装置を実現することをその目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明に係る半導体装置は、
第１のＭＯＳＦＥＴが形成される第１領域を有し、
前記第１領域上に、前記第１のＭＯＳＦＥＴに第１の保護抵抗回路を接続してなる第１ＥＳＤ保護素子が形成され、
前記第１のＭＯＳＦＥＴは、
第１ウェル上に、第１ゲート絶縁膜を介して形成された第１ゲート電極、及び、
前記第１ゲート電極を挟んで互いに対向するように前記第１ウェルの表層に形成される前記第１ウェルと逆導電型の第１ソース領域及び第１ドレイン領域を備え、
前記第１の保護抵抗回路は、
前記第１ゲート絶縁膜を介して形成された第１ゲート電極、
前記第１ゲート電極を挟んで互いに対向するように前記第１ウェルの表層に分離形成される前記第１ウェルと逆導電型の二つの第１抵抗ドレイン領域、及び、
前記第１抵抗ドレイン領域と同導電型であって当該第１抵抗ドレイン領域より低濃度のドリフト領域を備え、
前記ドリフト領域が、前記第１抵抗ドレイン領域の双方と電気的に接続するように、前記第１ゲート電極下方に形成されていることを第１の特徴とする。
【００１０】
上記第１の特徴の半導体装置は、更に、前記第１のＭＯＳＦＥＴは、
前記第１のＭＯＳＦＥＴの前記第１ソース領域及び前記第１ドレイン領域と同導電型であって当該第１ソース領域及び当該第１ドレイン領域より低濃度のドリフト領域を備え、
前記第１のＭＯＳＦＥＴの前記ドリフト領域が、前記第１のＭＯＳＦＥＴの前記第１ソース領域から前記第１ゲート電極下方に向かって延伸するソース側ドリフト領域と、前記第１のＭＯＳＦＥＴの前記第１ドレイン領域から前記第１ゲート電極下方に向かって延伸するドレイン側ドリフト領域に、前記第１のＭＯＳＦＥＴの前記第１ゲート電極下方の前記第１ウェルを挟んで分離形成され、
前記ドレイン側ドリフト領域が、前記第１の保護抵抗回路の前記ドリフト領域と接続していることが好ましい。
【００１１】
上記第１の特徴の半導体装置は、更に、前記第１のＭＯＳＦＥＴの前記第１ゲート電極、及び、前記第１の保護抵抗回路の前記第１ゲート電極が、ポリシリコンで構成されていることが好ましい。
【００１２】
上記第１の特徴の半導体装置は、更に、前記第１の保護抵抗回路の前記第１ゲート電極の上面に形成されたシリサイド層が、前記第１抵抗ドレイン領域の上面に形成されたシリサイド層と、前記第１の保護抵抗回路の前記第１ゲート電極の側壁に沿って形成される絶縁膜を介して電気的に分離されている構成とすることができる。
【００１３】
上記第１の特徴の半導体装置は、更に、前記第１のＭＯＳＦＥＴより低耐圧の第２のＭＯＳＦＥＴが形成される第２領域を有し、
前記第２領域上に、前記第２のＭＯＳＦＥＴに第２の保護抵抗回路を接続してなる第２ＥＳＤ保護素子が形成され、
前記第２のＭＯＳＦＥＴは、
第２ウェル上に、第２ゲート絶縁膜を介して形成された第２ゲート電極、及び、
前記第２ゲート電極を挟んで互いに対向するように前記第２ウェルの表層に形成される前記第２ウェルと逆導電型の第２ソース領域及び第２ドレイン領域を備え、
前記第２の保護抵抗回路は、
前記第２ゲート絶縁膜を介して形成された第２ゲート電極、
前記第２ゲート電極を挟んで互いに対向するように前記第２ウェルの表層に分離形成される前記第２ウェルと逆導電型の二つの第２抵抗ドレイン領域、及び、
前記第２抵抗ドレイン領域と同導電型であって当該第２抵抗ドレイン領域より低濃度の第２のドリフト領域を備え、
前記第２のドリフト領域が、前記第２抵抗ドレイン領域の双方と電気的に接続するように、前記第２ゲート電極下方に形成されていることを第２の特徴とする。
【００１４】
上記第２の特徴の半導体装置は、更に、前記第２ゲート電極が、ポリシリコンで構成され、
前記第２の保護抵抗回路の前記第２ゲート電極の上面に形成されたシリサイド層が、前記第２抵抗ドレイン領域の上面に形成されたシリサイド層と、前記第２の保護抵抗回路の前記第２ゲート電極の側壁に沿って形成される絶縁膜を介して電気的に分離されている構成とすることができる。
【００１５】
上記第２の特徴の半導体装置は、更に、前記第２のＭＯＳＦＥＴにおいて、前記第２ソース領域及び前記第２ドレイン領域の何れかと電気的に接続し、前記第２ゲート電極の下方に向って延伸する、当該第２ソース領域及び当該第２ドレイン領域と同導電型であって当該第２ソース領域及び当該第２ドレイン領域より低濃度のＬＤＤ領域が形成されていることが好ましい。
【００１６】
上記第１の特徴の半導体装置は、更に、前記第１のＭＯＳＦＥＴにおいて、前記第１ソース領域及び前記第１ドレイン領域の何れかと電気的に接続し、前記第１ゲート電極の下方に向って延伸する、当該第１ソース領域及び当該第１ドレイン領域と同導電型であって当該第１ソース領域及び当該第１ドレイン領域より低濃度のＬＤＤ領域が形成されていることが好ましい。
【発明の効果】
【００１７】
上記第１または第２の特徴の本発明に係る半導体装置によれば、保護抵抗回路が形成される領域にダミーのゲートパターンが形成され、当該ダミーゲートパターン直下に、抵抗用のドリフト領域が形成されている。従って、保護抵抗回路は、ドリフト領域上にダミーのゲート電極を有してなる。
【００１８】
本発明におけるＥＳＤ素子は、ＭＯＳＦＥＴと当該保護抵抗回路を直列に接続して構成されるが、当該保護抵抗回路が、抵抗ドレイン領域（ソース領域とドレイン領域に相当）間を接続するドリフト領域が形成されていることを除いて、ＭＯＳＦＥＴと同一の構造となっている。
【００１９】
即ち、本発明は、保護抵抗回路の形成に際し、別途シリサイドブロックを設ける代わりに、保護抵抗回路の当該ダミーゲート電極、及び、当該ダミーゲート電極の側壁に形成される絶縁膜をシリサイドブロックとして機能させることとしたものである。
【００２０】
保護抵抗回路のダミーゲート電極を形成するためのダミーゲートパターンの形成は、ＭＯＳＦＥＴのゲートパターン形成と同一工程で、抵抗用のドリフト領域の形成は、高耐圧用ＭＯＳＦＥＴのドリフト領域の形成と同一工程で実施することができるため、製造工程を増加させることなく、ＥＳＤ保護素子を形成することが可能になる。
【００２１】
更に、上記第２の特徴の本発明に係る半導体装置によれば、高耐圧用ＭＯＳＦＥＴと低耐圧用ＭＯＳＦＥＴの両方を備える集積回路に対して本発明を適用することができ、製造工程を増加させることなく、高耐圧用ＥＳＤ素子と低耐圧用ＥＳＤ素子の両方を形成することが可能になる。このとき、低耐圧用ＭＯＳＦＥＴがＬＤＤ領域を有するＭＯＳＦＥＴであってもよい。この場合、低耐圧用ＥＳＤ素子内の保護抵抗回路にもＬＤＤ領域が形成されるが、抵抗回路としての動作に影響を与えない。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図。
【図２】本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程断面図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程断面図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程断面図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程断面図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程断面図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程断面図。
【図９】本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程断面図。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程断面図。
【発明を実施するための形態】
【００２３】
〈第１実施形態〉
本発明の一実施形態に係る半導体装置（以降、適宜「本発明装置１００」と称す）及び、その製造方法について以下に、詳細に説明する。図１及び図２は本発明装置１のデバイス構造を模式的に示す断面図である。尚、図１及び図２に示される断面図では、適宜、要部が強調して示されており、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。これは以降に示す断面図について同様とする。
【００２４】
本発明装置１００は、第１の電源電圧に対応して動作する第１のＭＯＳＦＥＴ（高耐圧用ＭＯＳＦＥＴ：以降、適宜「ＨＶトランジスタ」と称す）が形成される第１領域と、当該第１の電源電圧より低い第２の電源電圧に対応して動作する第２のＭＯＳＦＥＴ（低耐圧用ＭＯＳＦＥＴ：以降、適宜「ＬＶトランジスタ」と称す）が形成される第２領域を有し、当該第１領域上に、第１のＭＯＳＦＥＴに第１の保護抵抗回路を接続してなる高耐圧用の第１ＥＳＤ保護素子（ＨＶ保護素子）が、当該第２領域上に、第２のＭＯＳＦＥＴに第２の保護抵抗回路を接続してなる低耐圧用の第２ＥＳＤ保護素子（ＬＶ保護素子）が形成される。
【００２５】
図１に本発明装置１００に設けられたＥＳＤ保護素子（ＨＶ保護素子、及び、ＬＶ保護素子）のデバイス構造の断面図を、図２に本発明装置１００内に形成されるＭＯＳＦＥＴ（ＨＶトランジスタ、及び、ＬＶトランジスタ）のデバイス構造の断面図を、夫々示す。尚、本実施形態では、本発明がＳＧＧＮＭＯＳ構造を有するＥＳＤ保護素子に適用される場合を例として示すが、本発明はこれに限られるものではない。
【００２６】
図１において、Ｐ型の基板１上に、Ｐ型のウェル２及び３が形成され、ウェル２上にＨＶ保護素子２１が、ウェル３上にＬＶ保護素子２２が、夫々形成されている。そして、当該ＨＶ保護素子２１とＬＶ保護素子２２は、素子分離膜（ＳＴＩ）４により素子分離がされている。尚、図１において、説明の都合上、ＨＶ保護素子２１とＬＶ保護素子２２が隣接して形成されているが、実際の集積回路においては、ＨＶ保護素子２１とＬＶ保護素子２２が隣接して形成されることはない。
【００２７】
図２において、Ｐ型の基板１上に、Ｐ型のウェル２及び３が形成され、ウェル２上にＨＶトランジスタ２３が、ウェル３上にＬＶトランジスタ２４が、夫々形成されている。ＨＶトランジスタ２３とＬＶトランジスタ２４は、素子分離膜（ＳＴＩ）４により素子分離がされている。
【００２８】
ＨＶトランジスタ２３は、ウェル２上に、ゲート絶縁膜（第１のゲート絶縁膜）６を介して形成されたゲート電極（第１ゲート電極）８ａ、及び、当該ゲート電極８ａを挟んで互いに対向するようにウェル２の表層に形成されるＮ＋型の高濃度ソース領域（第１のソース領域）１１ａとＮ＋型の高濃度ドレイン領域（第１のドレイン領域）１１ｂを備えたＮチャネルＭＯＳＦＥＴである。更に、高濃度ソース領域１１ａと高濃度ドレイン領域１１ｂを覆うように、Ｎ−型のドリフト領域５（５ａ，５ｂ）が、当該高濃度ソース及びドレイン領域１１ａ、１１ｂより深い位置に形成されている。当該ドリフト領域５ａ、５ｂは、夫々、ゲート電極８ａの下方に向かって延伸するように形成されるが、ゲート電極８ａの下方に存在するＰ型のウェル２を介して分離形成されている。また、ゲート電極８ａの側壁に沿って、側壁絶縁膜１０ａが形成されている。当該側壁絶縁膜１０ａは、例えば、シリコン酸化膜、または、窒化膜で構成される。
【００２９】
ＬＶトランジスタ２４は、ウェル３上に、ゲート絶縁膜（第２のゲート絶縁膜）７を介して形成されたゲート電極（第２ゲート電極）８ｃ、及び、当該ゲート電極８ｃを挟んで互いに対向するようにウェル３の表層に形成されるＮ＋型の高濃度ソース領域（第２のソース領域）１１ｃとＮ＋型の高濃度ドレイン領域（第２のドレイン領域）１１ｄを備えたＮチャネルＭＯＳＦＥＴである。更に、Ｎ−型のＬＤＤ(Lightly Doped Drain)領域９が、高濃度ソース領域１１ｃと高濃度ドレイン領域１１ｄの何れかと電気的に接続し、且つ、ゲート電極８ｃに向かって延伸している。また、ゲート電極８ｃの側壁に沿って、側壁絶縁膜１０ｃが形成されている。当該側壁絶縁膜１０ｃは、例えば、シリコン酸化膜、または、窒化膜で構成される。
【００３０】
ＨＶトランジスタ２３の高濃度ソース領域１１ａと高濃度ドレイン領域１１ｂの上面、及び、ＬＶトランジスタ２４の高濃度ソース領域１１ｃと高濃度ドレイン領域１１ｄの上面には、層間絶縁膜１３を貫通するコンタクトプラグ１４との接触抵抗を低減し、金属配線１５との電気的接続を容易とするためのシリサイド層１２が形成されている。同様に、ポリシリコンで構成されたゲート電極８ａ、８ｃの上面にもシリサイド層１２が形成されている。しかしながら、ゲート電極８ａの上面に形成されるシリサイド層と、各高濃度ソース領域および高濃度ドレイン領域１１ａ、１１ｂ上面に形成されるシリサイド層とは、側壁絶縁膜１０ａと層間絶縁膜１３により電気的に分離され、ゲート電極８ｃの上面に形成されるシリサイド層と、各高濃度ソース領域および高濃度ドレイン領域１１ｃ、１１ｄ上面に形成されるシリサイド層とは、側壁絶縁膜１０ｃと層間絶縁膜１３により電気的に分離されている。
【００３１】
図１に戻って、ＨＶ保護素子２１はＨＶトランジスタ２３の高濃度ドレイン領域１１ｂに保護抵抗回路２５を接続し、ＬＶ保護素子２２はＬＶトランジスタ２４の高濃度ドレイン領域１１ｄに保護抵抗回路２５を接続して構成される。
【００３２】
保護抵抗回路２５は、ドリフト領域５（５ｃ）が、ゲート電極８ｂを挟んでウェル２の表層に互いに対向するように分離形成されたＮ＋型のドレイン領域（第１抵抗ドレイン領域）１６の双方と電気的に接続するように形成されることを除き、ＨＶトランジスタ２３と同一の構造である。ここで、分離形成された二つの当該ドレイン領域１６の夫々が、ＨＶトランジスタ２３における高濃度ソース領域１１ａと高濃度ドレイン領域１１ｂに対応する。また、ドリフト領域５ｃは、本実施形態では、隣接するＨＶトランジスタ２３のドリフト領域５ｂと重なり合うように一体形成されている。保護抵抗回路２５のドレイン領域１６の一方がＨＶトランジスタ２３の高濃度ドレイン領域１１ｂと接続し、保護抵抗回路２５のドレイン領域１６の他方がコンタクトプラグ１４を介して金属配線１５と接続している。
【００３３】
これにより、保護抵抗回路２５は、分離形成された二つのドレイン領域１６同士が同導電型（Ｎ型）のドリフト領域５ｃにより電気的に接続されることで、Ｐ型のチャネル領域が存在しないためトランジスタ動作をすることはなく、抵抗として動作する。また、ゲート電極８ｂは、シリサイド形成をブロックするためのダミー電極として形成されるもので、実際に電圧が印加されるものではない。ゲート電極８ｂのソース−ドレイン間の幅Ｌを調整することで、保護抵抗回路２５の抵抗値を変更することが可能である。
【００３４】
一方、保護抵抗回路２６は、ＬＶトランジスタ２４と同一の構造を有してなる。ここで、ゲート電極８ｄを挟んでウェル３の表層に互いに対向するように分離形成されたＮ＋型のドレイン領域（第２抵抗ドレイン領域）１７の夫々が、ＬＶトランジスタ２４における高濃度ソース領域１１ｃと高濃度ドレイン領域１１ｄに対応する。更に、当該ドレイン領域１７の双方と電気的に接続するＮ−型のドリフト領域（第２のドリフト領域）５ｄが、ゲート電極８ｄの下方、当該ドレイン領域１７よりも深い位置に形成されている。保護抵抗回路２６のドレイン領域１７の一方がＬＶトランジスタ２４の高濃度ドレイン領域１１ｄと接続し、保護抵抗回路２６のドレイン領域１７の他方がコンタクトプラグ１４を介して金属配線１５と接続している。
【００３５】
これにより、保護抵抗回路２６は、分離形成された二つのドレイン領域１７同士が同導電型のドリフト領域５ｄにより電気的に接続されることで、抵抗として動作する。また、ゲート電極８ｄは、シリサイド形成をブロックするためのダミー電極として形成されるもので、実際に電圧が印加されるものではない。ゲート電極８ｄのソース−ドレイン間の幅Ｌを調整することで、保護抵抗回路２６の抵抗値を変更することが可能である。
【００３６】
上記保護抵抗回路２５と２６共に、ポリシリコンで構成されたゲート電極８ｂ、８ｄの上面、およびドレイン領域１６、１７の上面にはシリサイド層１２が形成されている。しかしながら、ゲート電極８ｂの上面に形成されるシリサイド層は、ドレイン領域１６の夫々の上面に形成されるシリサイド層と、側壁絶縁膜１０ｂと層間絶縁膜１３により電気的に分離され、ゲート電極８ｄの上面に形成されるシリサイド層は、ドレイン領域１７の夫々の上面に形成されるシリサイド層と、側壁絶縁膜１０ｄと層間絶縁膜１３により電気的に分離されている。このため、電流は、分離形成されたドレイン領域１６間をドリフト領域５ｃを介して流れ、或いは分離形成されたドレイン領域１７間をドリフト領域５ｄを介して流れることで、ドリフト領域５ｃ、５ｄが抵抗として機能する。
【００３７】
尚、低耐圧側の保護抵抗回路２６にも、ＬＶトランジスタ２４と同様、Ｎ−型のＬＤＤ領域がドリフト領域５ｄ内に形成されているが、これが抵抗回路としての動作に影響を与えることはない。
【００３８】
以下に、本発明装置１００の製造方法につき、図面を参照して詳細に説明する。
【００３９】
図３〜図１０は、図１に対応して、本発明装置１のＥＳＤ保護素子（ＨＶ保護素子２１、及び、ＬＶ保護素子２２）の製造方法の一実施形態を模式的に示す工程断面図である。尚、図２に対応して、第１及び第２領域に形成される個々のトランジスタ（ＨＶトランジスタ２３、及び、ＬＶトランジスタ２４）の製造方法については、図１のＨＶ保護素子２１内に形成されるＨＶトランジスタ２３、及び、図１のＬＶ保護素子２２内に形成されるＬＶトランジスタ２４の製造方法と同様であり、図３〜図１０に示す工程の一部として示されているため、説明を割愛する。
【００４０】
先ず、図３に示すように、公知の半導体プロセス技術により、Ｐ型の基板１上に、ＨＶトランジスタ２３及び保護抵抗回路２５が形成される第１領域にＰ型のウェル（第１ウェル）２を形成し、ＬＶトランジスタ２４及び保護抵抗回路２６が形成される第２領域にＰ型のウェル（第２ウェル）３を形成する。その後、当該ウェル２と３内の所定の領域に素子分離膜（ＳＴＩ）４を形成する。このとき、ウェル２と３の上面には犠牲酸化膜が形成されている。
【００４１】
次に、図４に示すように、公知の半導体プロセス技術により、所定の領域に開口部を有するレジストパターン３２を用いて、Ｎ型の不純物（例えば、砒素（Ａｓ）或いはリン（Ｐ））のイオン注入を行い、第１領域のＨＶトランジスタ２３の形成領域にＮ−型の低濃度のドリフト領域５ａ、５ｂを、保護抵抗回路２５の形成領域にドリフト領域５ｃを、夫々ウェル２内に形成する。このとき、第２領域上の保護抵抗回路２６の形成領域にも、Ｎ−型の低濃度のドリフト領域５ｄをウェル３内に形成しておく。
【００４２】
次に、図５に示すように、公知の半導体プロセス技術により、第１の領域上に第１のゲート絶縁膜６を、第２の領域上に第２のゲート絶縁膜７を、夫々、熱酸化により形成する。ここで、第１のゲート絶縁膜６は、第２のゲート絶縁膜７よりも厚膜とする。
【００４３】
次に、図６に示すように、公知の半導体プロセス技術により、ゲート電極材料としてポリシリコンを全面に堆積後、所定の領域に開口部を有するレジストパターン３３を用いて当該開口部に露出するポリシリコンを取り除き、ゲートパターンを形成する。これにより、各ゲート電極８ａ〜８ｄが分離形成される。
【００４４】
次に、図７に示すように、公知の半導体プロセス技術により、第１領域の全面を覆うレジストパターン３４を形成後、当該レジストパターン３４、及び、第２領域上のゲート電極８ｂ、８ｄをマスクとして、Ｎ型の不純物（例えば、リン（Ｐ）或いは砒素（Ａｓ））のイオン注入により、第２領域のＬＶトランジスタ２３の形成領域にＮ−型のＬＤＤ領域９を形成する。このとき、第２領域の保護抵抗回路２６の形成領域にも、当該ＬＤＤ領域が形成される。
【００４５】
次に、図８に示すように、レジストパターン３４を除去した後、公知の半導体プロセス技術により、絶縁膜１０（ここでは、シリコン窒化膜）を全面に堆積し、エッチバックによりゲート絶縁膜６、７が露出するまで当該絶縁膜１０を除去する。更に、ウェル２表層のＮ−型のドリフト領域５ａ〜５ｄが露出するまでゲート酸化膜６を除去し、ウェル３表層のＮ−型のＬＤＤ領域９が露出するまでゲート酸化膜７を除去する。これにより、各ゲート電極８ａ〜８ｄの両側壁に側壁絶縁膜１０ａ〜１０ｄを残存させる。
【００４６】
次に、図９に示すように、公知の半導体プロセス技術により、ゲート電極８ａ〜８ｄ及び側壁絶縁膜１０ａ〜１０ｄをマスクとして、Ｎ型の不純物（例えば、リン（Ｐ）或いは砒素（Ａｓ））のイオン注入により、Ｎ＋型の高濃度の第１のソース領域１１ａ及び第１のドレイン領域１１ｂを第１領域上のＨＶトランジスタ２３の形成領域に、Ｎ＋型の高濃度の第２のソース領域１１ｃ及び第２のドレイン領域１１ｄを第２領域上のＬＶトランジスタ２４の形成領域に形成する。このとき、第１領域上の保護抵抗回路２５の形成領域、及び、第２領域上の保護抵抗回路２６の形成領域にも、ドレイン領域１６と１７が、夫々、形成される。
【００４７】
次に、図１０に示すように、公知の半導体プロセス技術により、例えば金属チタン（Ｔｉ）を各ソース領域およびドレイン領域１１ａ〜１１ｄ、及び、各保護抵抗回路のドレイン領域１６と１７の表面において反応させ、シリサイド層１２を形成する。このとき、ゲート電極８ａ〜８ｄの上面にもシリサイド層１２が形成される。尚、側壁絶縁膜１０と素子分離膜（ＳＴＩ）４上の未反応チタンは、ウェット処理により、選択的に除去する。
【００４８】
更に、層間絶縁膜１３を堆積後、公知の半導体プロセス技術により、当該層間絶縁膜１３を貫通するコンタクトプラグ１４、当該コンタクトプラグ１４上に金属配線１５を形成することで、図１及び図２に示す本発明装置１００が製造される。
【００４９】
以上説明したように、ＨＶ保護素子２１におけるＨＶトランジスタ２３と保護抵抗回路２５との相違点、及び、ＬＶ保護素子２２におけるＬＶトランジスタ２４と保護抵抗回路２６との相違点は、夫々、ＨＶトランジスタ２３におけるソース領域１１ａとドレイン領域１１ｂに対応する保護抵抗回路のドレイン領域１６同士が、同導電型のドリフト領域５ｃを介して接続されている点、及び、ＬＶトランジスタ２４におけるソース領域１１ｃとドレイン領域１１ｄに対応する保護抵抗回路のドレイン領域１７同士が、同導電型のドリフト領域５ｄを介して接続されている点であり、保護素子の形成にあたって何ら製造工程を追加する必要がないことが分かる。従って、本発明装置１００は、ＥＳＤ対策のための特別な工程や専用マスクを増やすことなく、ＥＳＤ放電能力の向上を図る事が可能な構造となっている。
【００５０】
尚、上記実施形態ではＳＧＧＮＭＯＳ構造のＥＳＤ保護素子を例として本発明を説明したが、ＳＧＧＰＭＯＳ構造の場合についても、各半導体領域を構成する不純物の導電型を逆にすれば、容易に実現できることは言うまでもない。このとき、ＳＧＧＰＭＯＳ構造における保護抵抗回路２５、２６は、ＨＶトランジスタ２３或いはＬＶトランジスタ２４を構成するＰチャネルＭＯＳＦＥＴにＰ−型のドリフト領域を備えて構成される。
【００５１】
また、本発明はＥＳＤ保護素子の構造に関するものであるが、各半導体領域の大きさ（深さや面積）、不純物濃度、並びに当該素子を構成する材料について何ら限定されるものではない。例えば、ゲート電極８ａ〜８ｄの材料としては、ポリシリコンの他、高融点金属を用いることができる。ゲート絶縁膜６、７についても、熱酸化膜、ＣＶＤ酸化膜の他、ｈｉｇｈ−ｋ材料を用いても構わないし、シリサイドを構成する金属についても、チタンの他、コバルト、ニッケル等、何れであっても本発明の効果が得られる。
【００５２】
また、上記実施形態では、同一基板上に高耐圧トランジスタが形成される第１領域と、低耐圧トランジスタが形成される第２領域を有し、当該第１領域及び第２領域の双方においてＥＳＤ保護素子を備える構成であるが、高耐圧トランジスタが形成される第１領域のみを備える場合、あるいは低耐圧トランジスタが形成される第２領域のみを備える場合であっても、本発明のＥＳＤ保護素子を備えた構成とすることができる。
【産業上の利用可能性】
【００５３】
本発明は、半導体装置に利用可能であり、特に、ＥＳＤ保護素子を備える半導体集積回路装置に利用することができる。
【符号の説明】
【００５４】
１： Ｐ基板
２、３： Ｐウェル
４： 素子分離膜（ＳＴＩ）
５ａ〜５ｄ： ドリフト領域
６： 第１のゲート絶縁膜（高耐圧用）
７： 第２のゲート絶縁膜（低耐圧用）
８ａ〜８ｄ： ゲート電極
９： ＬＤＤ領域
１０ａ〜１０ｄ： 側壁絶縁膜
１１ａ： 第１のソース領域（高濃度ソース領域）
１１ｂ： 第１のドレイン領域（高濃度ドレイン領域）
１１ｃ： 第２のソース領域（高濃度ソース領域）
１１ｄ： 第２のドレイン領域（高濃度ドレイン領域）
１２： シリサイド層
１３： 層間絶縁膜
１４： コンタクトプラグ
１５： 金属配線
１６： 第１抵抗ドレイン領域
１７： 第２抵抗ドレイン領域
２１： ＨＶ保護素子（高耐圧用の第１のＥＳＤ保護素子）
２２： ＬＶ保護素子（低耐圧用の第２のＥＳＤ保護素子）
２３： ＨＶトランジスタ（高耐圧の第１のＭＯＳＦＥＴ）
２４： ＬＶトランジスタ（低耐圧の第２のＭＯＳＦＥＴ）
２５： 第１の保護抵抗回路
２６： 第２の保護抵抗回路
３１： 犠牲酸化膜
３２〜３４： レジストパターン
１００： 本発明の一実施形態に係る半導体装置（本発明装置）
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体集積回路装置に静電サージなどの電流が流れ込むのを防ぐためのＳＧＧＭＯＳ(Source Gate GND Metal Oxide Semiconductor Transistor)型のＥＳＤ(Electro-Static Discharge)保護素子に関する。
【背景技術】
【０００２】
一般に、半導体集積回路ＩＣは、静電サージなどの外部ノイズから半導体集積回路を保護するためのＥＳＤ保護素子を備えている。
【０００３】
なかでも、ＳＧＧＭＯＳ型のＥＳＤ保護素子として、トランジスタのソースとゲートを接地して使用する、所謂「オフトランジスタ」は、スナップバック動作により、ダイオードを用いる場合よりも低電圧にサージ電流をクランプできることから、広く採用されている。
【０００４】
当該オフトランジスタ型の保護素子では、サージ電流が入ってくるドレイン領域に保護抵抗を配置し、保護素子自体の破壊を防ぐ措置がとられている。
【０００５】
具体的には、特許文献１に示されているように、ドレイン領域の電極部と隣接する領域にシリサイドが形成されない非シリサイド領域を設け、当該非シリサイド領域において拡散層による抵抗を形成する。ただし、当該非シリサイド領域を形成するために、シリサイドブロック形成工程を追加する必要が生じる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１５８６２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述の通り、特許文献１に示すＥＳＤ保護素子では、非シリサイド領域を形成するために、シリサイドブロックの形成工程を追加する必要があり、製造工程が複雑になるとともに、必要となるマスク数が増え、製造コスト高となる。
【０００８】
上述の状況を鑑み、本発明は、ＥＳＤ対策のための特別な工程や専用マスクを増やすことなく、ＥＳＤ放電能力の向上を図る事が可能な半導体装置を実現することをその目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明に係る半導体装置は、
第１のＭＯＳＦＥＴが形成される第１領域を有し、
前記第１領域上に、前記第１のＭＯＳＦＥＴに第１の保護抵抗回路を接続してなる第１ＥＳＤ保護素子が形成され、
前記第１のＭＯＳＦＥＴは、
第１ウェル上に、第１ゲート絶縁膜を介して形成された第１ゲート電極、及び、
前記第１ゲート電極を挟んで互いに対向するように前記第１ウェルの表層に形成される前記第１ウェルと逆導電型の第１ソース領域及び第１ドレイン領域を備え、
前記第１の保護抵抗回路は、
前記第１ゲート絶縁膜を介して形成された第１ゲート電極、
前記第１ゲート電極を挟んで互いに対向するように前記第１ウェルの表層に分離形成される前記第１ウェルと逆導電型の二つの第１抵抗ドレイン領域、及び、
前記第１抵抗ドレイン領域と同導電型であって当該第１抵抗ドレイン領域より低濃度のドリフト領域を備え、
前記ドリフト領域が、前記第１抵抗ドレイン領域の双方と電気的に接続するように、前記第１ゲート電極下方に形成されていることを第１の特徴とする。
【００１０】
上記第１の特徴の半導体装置は、更に、前記第１のＭＯＳＦＥＴは、
前記第１のＭＯＳＦＥＴの前記第１ソース領域及び前記第１ドレイン領域と同導電型であって当該第１ソース領域及び当該第１ドレイン領域より低濃度のドリフト領域を備え、
前記第１のＭＯＳＦＥＴの前記ドリフト領域が、前記第１のＭＯＳＦＥＴの前記第１ソース領域から前記第１ゲート電極下方に向かって延伸するソース側ドリフト領域と、前記第１のＭＯＳＦＥＴの前記第１ドレイン領域から前記第１ゲート電極下方に向かって延伸するドレイン側ドリフト領域に、前記第１のＭＯＳＦＥＴの前記第１ゲート電極下方の前記第１ウェルを挟んで分離形成され、
前記ドレイン側ドリフト領域が、前記第１の保護抵抗回路の前記ドリフト領域と接続していることが好ましい。
【００１１】
上記第１の特徴の半導体装置は、更に、前記第１のＭＯＳＦＥＴの前記第１ゲート電極、及び、前記第１の保護抵抗回路の前記第１ゲート電極が、ポリシリコンで構成されていることが好ましい。
【００１２】
上記第１の特徴の半導体装置は、更に、前記第１の保護抵抗回路の前記第１ゲート電極の上面に形成されたシリサイド層が、前記第１抵抗ドレイン領域の上面に形成されたシリサイド層と、前記第１の保護抵抗回路の前記第１ゲート電極の側壁に沿って形成される絶縁膜を介して電気的に分離されている構成とすることができる。
【００１３】
上記第１の特徴の半導体装置は、更に、前記第１のＭＯＳＦＥＴより低耐圧の第２のＭＯＳＦＥＴが形成される第２領域を有し、
前記第２領域上に、前記第２のＭＯＳＦＥＴに第２の保護抵抗回路を接続してなる第２ＥＳＤ保護素子が形成され、
前記第２のＭＯＳＦＥＴは、
第２ウェル上に、第２ゲート絶縁膜を介して形成された第２ゲート電極、及び、
前記第２ゲート電極を挟んで互いに対向するように前記第２ウェルの表層に形成される前記第２ウェルと逆導電型の第２ソース領域及び第２ドレイン領域を備え、
前記第２の保護抵抗回路は、
前記第２ゲート絶縁膜を介して形成された第２ゲート電極、
前記第２ゲート電極を挟んで互いに対向するように前記第２ウェルの表層に分離形成される前記第２ウェルと逆導電型の二つの第２抵抗ドレイン領域、及び、
前記第２抵抗ドレイン領域と同導電型であって当該第２抵抗ドレイン領域より低濃度の第２のドリフト領域を備え、
前記第２のドリフト領域が、前記第２抵抗ドレイン領域の双方と電気的に接続するように、前記第２ゲート電極下方に形成されていることを第２の特徴とする。
【００１４】
上記第２の特徴の半導体装置は、更に、前記第２ゲート電極が、ポリシリコンで構成され、
前記第２の保護抵抗回路の前記第２ゲート電極の上面に形成されたシリサイド層が、前記第２抵抗ドレイン領域の上面に形成されたシリサイド層と、前記第２の保護抵抗回路の前記第２ゲート電極の側壁に沿って形成される絶縁膜を介して電気的に分離されている構成とすることができる。
【００１５】
上記第２の特徴の半導体装置は、更に、前記第２のＭＯＳＦＥＴにおいて、前記第２ソース領域及び前記第２ドレイン領域の何れかと電気的に接続し、前記第２ゲート電極の下方に向って延伸する、当該第２ソース領域及び当該第２ドレイン領域と同導電型であって当該第２ソース領域及び当該第２ドレイン領域より低濃度のＬＤＤ領域が形成されていることが好ましい。
【００１６】
上記第１の特徴の半導体装置は、更に、前記第１のＭＯＳＦＥＴにおいて、前記第１ソース領域及び前記第１ドレイン領域の何れかと電気的に接続し、前記第１ゲート電極の下方に向って延伸する、当該第１ソース領域及び当該第１ドレイン領域と同導電型であって当該第１ソース領域及び当該第１ドレイン領域より低濃度のＬＤＤ領域が形成されていることが好ましい。
【発明の効果】
【００１７】
上記第１または第２の特徴の本発明に係る半導体装置によれば、保護抵抗回路が形成される領域にダミーのゲートパターンが形成され、当該ダミーゲートパターン直下に、抵抗用のドリフト領域が形成されている。従って、保護抵抗回路は、ドリフト領域上にダミーのゲート電極を有してなる。
【００１８】
本発明におけるＥＳＤ素子は、ＭＯＳＦＥＴと当該保護抵抗回路を直列に接続して構成されるが、当該保護抵抗回路が、抵抗ドレイン領域（ソース領域とドレイン領域に相当）間を接続するドリフト領域が形成されていることを除いて、ＭＯＳＦＥＴと同一の構造となっている。
【００１９】
即ち、本発明は、保護抵抗回路の形成に際し、別途シリサイドブロックを設ける代わりに、保護抵抗回路の当該ダミーゲート電極、及び、当該ダミーゲート電極の側壁に形成される絶縁膜をシリサイドブロックとして機能させることとしたものである。
【００２０】
保護抵抗回路のダミーゲート電極を形成するためのダミーゲートパターンの形成は、ＭＯＳＦＥＴのゲートパターン形成と同一工程で、抵抗用のドリフト領域の形成は、高耐圧用ＭＯＳＦＥＴのドリフト領域の形成と同一工程で実施することができるため、製造工程を増加させることなく、ＥＳＤ保護素子を形成することが可能になる。
【００２１】
更に、上記第２の特徴の本発明に係る半導体装置によれば、高耐圧用ＭＯＳＦＥＴと低耐圧用ＭＯＳＦＥＴの両方を備える集積回路に対して本発明を適用することができ、製造工程を増加させることなく、高耐圧用ＥＳＤ素子と低耐圧用ＥＳＤ素子の両方を形成することが可能になる。このとき、低耐圧用ＭＯＳＦＥＴがＬＤＤ領域を有するＭＯＳＦＥＴであってもよい。この場合、低耐圧用ＥＳＤ素子内の保護抵抗回路にもＬＤＤ領域が形成されるが、抵抗回路としての動作に影響を与えない。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図。
【図２】本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程断面図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程断面図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程断面図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程断面図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程断面図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程断面図。
【図９】本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程断面図。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程断面図。
【発明を実施するための形態】
【００２３】
〈第１実施形態〉
本発明の一実施形態に係る半導体装置（以降、適宜「本発明装置１００」と称す）及び、その製造方法について以下に、詳細に説明する。図１及び図２は本発明装置１のデバイス構造を模式的に示す断面図である。尚、図１及び図２に示される断面図では、適宜、要部が強調して示されており、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。これは以降に示す断面図について同様とする。
【００２４】
本発明装置１００は、第１の電源電圧に対応して動作する第１のＭＯＳＦＥＴ（高耐圧用ＭＯＳＦＥＴ：以降、適宜「ＨＶトランジスタ」と称す）が形成される第１領域と、当該第１の電源電圧より低い第２の電源電圧に対応して動作する第２のＭＯＳＦＥＴ（低耐圧用ＭＯＳＦＥＴ：以降、適宜「ＬＶトランジスタ」と称す）が形成される第２領域を有し、当該第１領域上に、第１のＭＯＳＦＥＴに第１の保護抵抗回路を接続してなる高耐圧用の第１ＥＳＤ保護素子（ＨＶ保護素子）が、当該第２領域上に、第２のＭＯＳＦＥＴに第２の保護抵抗回路を接続してなる低耐圧用の第２ＥＳＤ保護素子（ＬＶ保護素子）が形成される。
【００２５】
図１に本発明装置１００に設けられたＥＳＤ保護素子（ＨＶ保護素子、及び、ＬＶ保護素子）のデバイス構造の断面図を、図２に本発明装置１００内に形成されるＭＯＳＦＥＴ（ＨＶトランジスタ、及び、ＬＶトランジスタ）のデバイス構造の断面図を、夫々示す。尚、本実施形態では、本発明がＳＧＧＮＭＯＳ構造を有するＥＳＤ保護素子に適用される場合を例として示すが、本発明はこれに限られるものではない。
【００２６】
図１において、Ｐ型の基板１上に、Ｐ型のウェル２及び３が形成され、ウェル２上にＨＶ保護素子２１が、ウェル３上にＬＶ保護素子２２が、夫々形成されている。そして、当該ＨＶ保護素子２１とＬＶ保護素子２２は、素子分離膜（ＳＴＩ）４により素子分離がされている。尚、図１において、説明の都合上、ＨＶ保護素子２１とＬＶ保護素子２２が隣接して形成されているが、実際の集積回路においては、ＨＶ保護素子２１とＬＶ保護素子２２が隣接して形成されることはない。
【００２７】
図２において、Ｐ型の基板１上に、Ｐ型のウェル２及び３が形成され、ウェル２上にＨＶトランジスタ２３が、ウェル３上にＬＶトランジスタ２４が、夫々形成されている。ＨＶトランジスタ２３とＬＶトランジスタ２４は、素子分離膜（ＳＴＩ）４により素子分離がされている。
【００２８】
ＨＶトランジスタ２３は、ウェル２上に、ゲート絶縁膜（第１のゲート絶縁膜）６を介して形成されたゲート電極（第１ゲート電極）８ａ、及び、当該ゲート電極８ａを挟んで互いに対向するようにウェル２の表層に形成されるＮ＋型の高濃度ソース領域（第１のソース領域）１１ａとＮ＋型の高濃度ドレイン領域（第１のドレイン領域）１１ｂを備えたＮチャネルＭＯＳＦＥＴである。更に、高濃度ソース領域１１ａと高濃度ドレイン領域１１ｂを覆うように、Ｎ−型のドリフト領域５（５ａ，５ｂ）が、当該高濃度ソース及びドレイン領域１１ａ、１１ｂより深い位置に形成されている。当該ドリフト領域５ａ、５ｂは、夫々、ゲート電極８ａの下方に向かって延伸するように形成されるが、ゲート電極８ａの下方に存在するＰ型のウェル２を介して分離形成されている。また、ゲート電極８ａの側壁に沿って、側壁絶縁膜１０ａが形成されている。当該側壁絶縁膜１０ａは、例えば、シリコン酸化膜、または、窒化膜で構成される。
【００２９】
ＬＶトランジスタ２４は、ウェル３上に、ゲート絶縁膜（第２のゲート絶縁膜）７を介して形成されたゲート電極（第２ゲート電極）８ｃ、及び、当該ゲート電極８ｃを挟んで互いに対向するようにウェル３の表層に形成されるＮ＋型の高濃度ソース領域（第２のソース領域）１１ｃとＮ＋型の高濃度ドレイン領域（第２のドレイン領域）１１ｄを備えたＮチャネルＭＯＳＦＥＴである。更に、Ｎ−型のＬＤＤ(Lightly Doped Drain)領域９が、高濃度ソース領域１１ｃと高濃度ドレイン領域１１ｄの何れかと電気的に接続し、且つ、ゲート電極８ｃに向かって延伸している。また、ゲート電極８ｃの側壁に沿って、側壁絶縁膜１０ｃが形成されている。当該側壁絶縁膜１０ｃは、例えば、シリコン酸化膜、または、窒化膜で構成される。
【００３０】
ＨＶトランジスタ２３の高濃度ソース領域１１ａと高濃度ドレイン領域１１ｂの上面、及び、ＬＶトランジスタ２４の高濃度ソース領域１１ｃと高濃度ドレイン領域１１ｄの上面には、層間絶縁膜１３を貫通するコンタクトプラグ１４との接触抵抗を低減し、金属配線１５との電気的接続を容易とするためのシリサイド層１２が形成されている。同様に、ポリシリコンで構成されたゲート電極８ａ、８ｃの上面にもシリサイド層１２が形成されている。しかしながら、ゲート電極８ａの上面に形成されるシリサイド層と、各高濃度ソース領域および高濃度ドレイン領域１１ａ、１１ｂ上面に形成されるシリサイド層とは、側壁絶縁膜１０ａと層間絶縁膜１３により電気的に分離され、ゲート電極８ｃの上面に形成されるシリサイド層と、各高濃度ソース領域および高濃度ドレイン領域１１ｃ、１１ｄ上面に形成されるシリサイド層とは、側壁絶縁膜１０ｃと層間絶縁膜１３により電気的に分離されている。
【００３１】
図１に戻って、ＨＶ保護素子２１はＨＶトランジスタ２３の高濃度ドレイン領域１１ｂに保護抵抗回路２５を接続し、ＬＶ保護素子２２はＬＶトランジスタ２４の高濃度ドレイン領域１１ｄに保護抵抗回路２５を接続して構成される。
【００３２】
保護抵抗回路２５は、ドリフト領域５（５ｃ）が、ゲート電極８ｂを挟んでウェル２の表層に互いに対向するように分離形成されたＮ＋型のドレイン領域（第１抵抗ドレイン領域）１６の双方と電気的に接続するように形成されることを除き、ＨＶトランジスタ２３と同一の構造である。ここで、分離形成された二つの当該ドレイン領域１６の夫々が、ＨＶトランジスタ２３における高濃度ソース領域１１ａと高濃度ドレイン領域１１ｂに対応する。また、ドリフト領域５ｃは、本実施形態では、隣接するＨＶトランジスタ２３のドリフト領域５ｂと重なり合うように一体形成されている。保護抵抗回路２５のドレイン領域１６の一方がＨＶトランジスタ２３の高濃度ドレイン領域１１ｂと接続し、保護抵抗回路２５のドレイン領域１６の他方がコンタクトプラグ１４を介して金属配線１５と接続している。
【００３３】
これにより、保護抵抗回路２５は、分離形成された二つのドレイン領域１６同士が同導電型（Ｎ型）のドリフト領域５ｃにより電気的に接続されることで、Ｐ型のチャネル領域が存在しないためトランジスタ動作をすることはなく、抵抗として動作する。また、ゲート電極８ｂは、シリサイド形成をブロックするためのダミー電極として形成されるもので、実際に電圧が印加されるものではない。ゲート電極８ｂのソース−ドレイン間の幅Ｌを調整することで、保護抵抗回路２５の抵抗値を変更することが可能である。
【００３４】
一方、保護抵抗回路２６は、ＬＶトランジスタ２４と同一の構造を有してなる。ここで、ゲート電極８ｄを挟んでウェル３の表層に互いに対向するように分離形成されたＮ＋型のドレイン領域（第２抵抗ドレイン領域）１７の夫々が、ＬＶトランジスタ２４における高濃度ソース領域１１ｃと高濃度ドレイン領域１１ｄに対応する。更に、当該ドレイン領域１７の双方と電気的に接続するＮ−型のドリフト領域（第２のドリフト領域）５ｄが、ゲート電極８ｄの下方、当該ドレイン領域１７よりも深い位置に形成されている。保護抵抗回路２６のドレイン領域１７の一方がＬＶトランジスタ２４の高濃度ドレイン領域１１ｄと接続し、保護抵抗回路２６のドレイン領域１７の他方がコンタクトプラグ１４を介して金属配線１５と接続している。
【００３５】
これにより、保護抵抗回路２６は、分離形成された二つのドレイン領域１７同士が同導電型のドリフト領域５ｄにより電気的に接続されることで、抵抗として動作する。また、ゲート電極８ｄは、シリサイド形成をブロックするためのダミー電極として形成されるもので、実際に電圧が印加されるものではない。ゲート電極８ｄのソース−ドレイン間の幅Ｌを調整することで、保護抵抗回路２６の抵抗値を変更することが可能である。
【００３６】
上記保護抵抗回路２５と２６共に、ポリシリコンで構成されたゲート電極８ｂ、８ｄの上面、およびドレイン領域１６、１７の上面にはシリサイド層１２が形成されている。しかしながら、ゲート電極８ｂの上面に形成されるシリサイド層は、ドレイン領域１６の夫々の上面に形成されるシリサイド層と、側壁絶縁膜１０ｂと層間絶縁膜１３により電気的に分離され、ゲート電極８ｄの上面に形成されるシリサイド層は、ドレイン領域１７の夫々の上面に形成されるシリサイド層と、側壁絶縁膜１０ｄと層間絶縁膜１３により電気的に分離されている。このため、電流は、分離形成されたドレイン領域１６間をドリフト領域５ｃを介して流れ、或いは分離形成されたドレイン領域１７間をドリフト領域５ｄを介して流れることで、ドリフト領域５ｃ、５ｄが抵抗として機能する。
【００３７】
尚、低耐圧側の保護抵抗回路２６にも、ＬＶトランジスタ２４と同様、Ｎ−型のＬＤＤ領域がドリフト領域５ｄ内に形成されているが、これが抵抗回路としての動作に影響を与えることはない。
【００３８】
以下に、本発明装置１００の製造方法につき、図面を参照して詳細に説明する。
【００３９】
図３〜図１０は、図１に対応して、本発明装置１のＥＳＤ保護素子（ＨＶ保護素子２１、及び、ＬＶ保護素子２２）の製造方法の一実施形態を模式的に示す工程断面図である。尚、図２に対応して、第１及び第２領域に形成される個々のトランジスタ（ＨＶトランジスタ２３、及び、ＬＶトランジスタ２４）の製造方法については、図１のＨＶ保護素子２１内に形成されるＨＶトランジスタ２３、及び、図１のＬＶ保護素子２２内に形成されるＬＶトランジスタ２４の製造方法と同様であり、図３〜図１０に示す工程の一部として示されているため、説明を割愛する。
【００４０】
先ず、図３に示すように、公知の半導体プロセス技術により、Ｐ型の基板１上に、ＨＶトランジスタ２３及び保護抵抗回路２５が形成される第１領域にＰ型のウェル（第１ウェル）２を形成し、ＬＶトランジスタ２４及び保護抵抗回路２６が形成される第２領域にＰ型のウェル（第２ウェル）３を形成する。その後、当該ウェル２と３内の所定の領域に素子分離膜（ＳＴＩ）４を形成する。このとき、ウェル２と３の上面には犠牲酸化膜が形成されている。
【００４１】
次に、図４に示すように、公知の半導体プロセス技術により、所定の領域に開口部を有するレジストパターン３２を用いて、Ｎ型の不純物（例えば、砒素（Ａｓ）或いはリン（Ｐ））のイオン注入を行い、第１領域のＨＶトランジスタ２３の形成領域にＮ−型の低濃度のドリフト領域５ａ、５ｂを、保護抵抗回路２５の形成領域にドリフト領域５ｃを、夫々ウェル２内に形成する。このとき、第２領域上の保護抵抗回路２６の形成領域にも、Ｎ−型の低濃度のドリフト領域５ｄをウェル３内に形成しておく。
【００４２】
次に、図５に示すように、公知の半導体プロセス技術により、第１の領域上に第１のゲート絶縁膜６を、第２の領域上に第２のゲート絶縁膜７を、夫々、熱酸化により形成する。ここで、第１のゲート絶縁膜６は、第２のゲート絶縁膜７よりも厚膜とする。
【００４３】
次に、図６に示すように、公知の半導体プロセス技術により、ゲート電極材料としてポリシリコンを全面に堆積後、所定の領域に開口部を有するレジストパターン３３を用いて当該開口部に露出するポリシリコンを取り除き、ゲートパターンを形成する。これにより、各ゲート電極８ａ〜８ｄが分離形成される。
【００４４】
次に、図７に示すように、公知の半導体プロセス技術により、第１領域の全面を覆うレジストパターン３４を形成後、当該レジストパターン３４、及び、第２領域上のゲート電極８ｂ、８ｄをマスクとして、Ｎ型の不純物（例えば、リン（Ｐ）或いは砒素（Ａｓ））のイオン注入により、第２領域のＬＶトランジスタ２３の形成領域にＮ−型のＬＤＤ領域９を形成する。このとき、第２領域の保護抵抗回路２６の形成領域にも、当該ＬＤＤ領域が形成される。
【００４５】
次に、図８に示すように、レジストパターン３４を除去した後、公知の半導体プロセス技術により、絶縁膜１０（ここでは、シリコン窒化膜）を全面に堆積し、エッチバックによりゲート絶縁膜６、７が露出するまで当該絶縁膜１０を除去する。更に、ウェル２表層のＮ−型のドリフト領域５ａ〜５ｄが露出するまでゲート酸化膜６を除去し、ウェル３表層のＮ−型のＬＤＤ領域９が露出するまでゲート酸化膜７を除去する。これにより、各ゲート電極８ａ〜８ｄの両側壁に側壁絶縁膜１０ａ〜１０ｄを残存させる。
【００４６】
次に、図９に示すように、公知の半導体プロセス技術により、ゲート電極８ａ〜８ｄ及び側壁絶縁膜１０ａ〜１０ｄをマスクとして、Ｎ型の不純物（例えば、リン（Ｐ）或いは砒素（Ａｓ））のイオン注入により、Ｎ＋型の高濃度の第１のソース領域１１ａ及び第１のドレイン領域１１ｂを第１領域上のＨＶトランジスタ２３の形成領域に、Ｎ＋型の高濃度の第２のソース領域１１ｃ及び第２のドレイン領域１１ｄを第２領域上のＬＶトランジスタ２４の形成領域に形成する。このとき、第１領域上の保護抵抗回路２５の形成領域、及び、第２領域上の保護抵抗回路２６の形成領域にも、ドレイン領域１６と１７が、夫々、形成される。
【００４７】
次に、図１０に示すように、公知の半導体プロセス技術により、例えば金属チタン（Ｔｉ）を各ソース領域およびドレイン領域１１ａ〜１１ｄ、及び、各保護抵抗回路のドレイン領域１６と１７の表面において反応させ、シリサイド層１２を形成する。このとき、ゲート電極８ａ〜８ｄの上面にもシリサイド層１２が形成される。尚、側壁絶縁膜１０と素子分離膜（ＳＴＩ）４上の未反応チタンは、ウェット処理により、選択的に除去する。
【００４８】
更に、層間絶縁膜１３を堆積後、公知の半導体プロセス技術により、当該層間絶縁膜１３を貫通するコンタクトプラグ１４、当該コンタクトプラグ１４上に金属配線１５を形成することで、図１及び図２に示す本発明装置１００が製造される。
【００４９】
以上説明したように、ＨＶ保護素子２１におけるＨＶトランジスタ２３と保護抵抗回路２５との相違点、及び、ＬＶ保護素子２２におけるＬＶトランジスタ２４と保護抵抗回路２６との相違点は、夫々、ＨＶトランジスタ２３におけるソース領域１１ａとドレイン領域１１ｂに対応する保護抵抗回路のドレイン領域１６同士が、同導電型のドリフト領域５ｃを介して接続されている点、及び、ＬＶトランジスタ２４におけるソース領域１１ｃとドレイン領域１１ｄに対応する保護抵抗回路のドレイン領域１７同士が、同導電型のドリフト領域５ｄを介して接続されている点であり、保護素子の形成にあたって何ら製造工程を追加する必要がないことが分かる。従って、本発明装置１００は、ＥＳＤ対策のための特別な工程や専用マスクを増やすことなく、ＥＳＤ放電能力の向上を図る事が可能な構造となっている。
【００５０】
尚、上記実施形態ではＳＧＧＮＭＯＳ構造のＥＳＤ保護素子を例として本発明を説明したが、ＳＧＧＰＭＯＳ構造の場合についても、各半導体領域を構成する不純物の導電型を逆にすれば、容易に実現できることは言うまでもない。このとき、ＳＧＧＰＭＯＳ構造における保護抵抗回路２５、２６は、ＨＶトランジスタ２３或いはＬＶトランジスタ２４を構成するＰチャネルＭＯＳＦＥＴにＰ−型のドリフト領域を備えて構成される。
【００５１】
また、本発明はＥＳＤ保護素子の構造に関するものであるが、各半導体領域の大きさ（深さや面積）、不純物濃度、並びに当該素子を構成する材料について何ら限定されるものではない。例えば、ゲート電極８ａ〜８ｄの材料としては、ポリシリコンの他、高融点金属を用いることができる。ゲート絶縁膜６、７についても、熱酸化膜、ＣＶＤ酸化膜の他、ｈｉｇｈ−ｋ材料を用いても構わないし、シリサイドを構成する金属についても、チタンの他、コバルト、ニッケル等、何れであっても本発明の効果が得られる。
【００５２】
また、上記実施形態では、同一基板上に高耐圧トランジスタが形成される第１領域と、低耐圧トランジスタが形成される第２領域を有し、当該第１領域及び第２領域の双方においてＥＳＤ保護素子を備える構成であるが、高耐圧トランジスタが形成される第１領域のみを備える場合、あるいは低耐圧トランジスタが形成される第２領域のみを備える場合であっても、本発明のＥＳＤ保護素子を備えた構成とすることができる。
【産業上の利用可能性】
【００５３】
本発明は、半導体装置に利用可能であり、特に、ＥＳＤ保護素子を備える半導体集積回路装置に利用することができる。
【符号の説明】
【００５４】
１： Ｐ基板
２、３： Ｐウェル
４： 素子分離膜（ＳＴＩ）
５ａ〜５ｄ： ドリフト領域
６： 第１のゲート絶縁膜（高耐圧用）
７： 第２のゲート絶縁膜（低耐圧用）
８ａ〜８ｄ： ゲート電極
９： ＬＤＤ領域
１０ａ〜１０ｄ： 側壁絶縁膜
１１ａ： 第１のソース領域（高濃度ソース領域）
１１ｂ： 第１のドレイン領域（高濃度ドレイン領域）
１１ｃ： 第２のソース領域（高濃度ソース領域）
１１ｄ： 第２のドレイン領域（高濃度ドレイン領域）
１２： シリサイド層
１３： 層間絶縁膜
１４： コンタクトプラグ
１５： 金属配線
１６： 第１抵抗ドレイン領域
１７： 第２抵抗ドレイン領域
２１： ＨＶ保護素子（高耐圧用の第１のＥＳＤ保護素子）
２２： ＬＶ保護素子（低耐圧用の第２のＥＳＤ保護素子）
２３： ＨＶトランジスタ（高耐圧の第１のＭＯＳＦＥＴ）
２４： ＬＶトランジスタ（低耐圧の第２のＭＯＳＦＥＴ）
２５： 第１の保護抵抗回路
２６： 第２の保護抵抗回路
３１： 犠牲酸化膜
３２〜３４： レジストパターン
１００： 本発明の一実施形態に係る半導体装置（本発明装置）
【特許請求の範囲】
【請求項１】
第１のＭＯＳＦＥＴが形成される第１領域を有する半導体装置において、
前記第１領域上に、前記第１のＭＯＳＦＥＴに第１の保護抵抗回路を接続してなる第１ＥＳＤ保護素子が形成され、
前記第１のＭＯＳＦＥＴは、
第１ウェル上に、第１ゲート絶縁膜を介して形成された第１ゲート電極、及び、前記第１ゲート電極を挟んで互いに対向するように前記第１ウェルの表層に分離形成される前記第１ウェルと逆導電型の第１ソース領域及び第１ドレイン領域を備え、
前記第１の保護抵抗回路は、
前記第１ゲート絶縁膜を介して形成された第１ゲート電極、
前記第１ゲート電極を挟んで互いに対向するように前記第１ウェルの表層に分離形成される前記第１ウェルと逆導電型の二つの第１抵抗ドレイン領域、及び、
前記第１抵抗ドレイン領域と同導電型であって当該第１抵抗ドレイン領域より低濃度のドリフト領域を備え、
前記ドリフト領域が、前記第１抵抗ドレイン領域の双方と電気的に接続するように、前記第１ゲート電極下方に形成されていることを特徴とする半導体装置。
【請求項２】
前記第１のＭＯＳＦＥＴは、
前記第１のＭＯＳＦＥＴの前記第１ソース領域及び前記第１ドレイン領域と同導電型であって当該第１ソース領域及び当該第１ドレイン領域より低濃度のドリフト領域を備え、
前記第１のＭＯＳＦＥＴの前記ドリフト領域が、前記第１のＭＯＳＦＥＴの前記第１ソース領域から前記第１ゲート電極下方に向かって延伸するソース側ドリフト領域と、前記第１のＭＯＳＦＥＴの前記第１ドレイン領域から前記第１ゲート電極下方に向かって延伸するドレイン側ドリフト領域に、前記第１のＭＯＳＦＥＴの前記第１ゲート電極下方の前記第１ウェルを挟んで分離形成され、
前記ドレイン側ドリフト領域が、前記第１の保護抵抗回路の前記ドリフト領域と接続していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のＭＯＳＦＥＴの前記第１ゲート電極、及び、前記第１の保護抵抗回路の前記第１ゲート電極が、ポリシリコンで構成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の保護抵抗回路の前記第１ゲート電極の上面に形成されたシリサイド層が、前記第１抵抗ドレイン領域の上面に形成されたシリサイド層と、前記第１の保護抵抗回路の前記第１ゲート電極の側壁に沿って形成される絶縁膜を介して電気的に分離されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１のＭＯＳＦＥＴより低耐圧の第２のＭＯＳＦＥＴが形成される第２領域を有し、
前記第２領域上に、前記第２のＭＯＳＦＥＴに第２の保護抵抗回路を接続してなる第２ＥＳＤ保護素子が形成され、
前記第２のＭＯＳＦＥＴは、
第２ウェル上に、第２ゲート絶縁膜を介して形成された第２ゲート電極、及び、前記第２ゲート電極を挟んで互いに対向するように前記第２ウェルの表層に分離形成される前記第２ウェルと逆導電型の第２ソース領域及び第２ドレイン領域を備え、
前記第２の保護抵抗回路は、
前記第２ゲート絶縁膜を介して形成された第２ゲート電極、
前記第２ゲート電極を挟んで互いに対向するように前記第２ウェルの表層に分離形成される前記第２ウェルと逆導電型の二つの第２抵抗ドレイン領域、及び、
前記第２抵抗ドレイン領域と同導電型であって当該第２抵抗ドレイン領域より低濃度の第２のドリフト領域を備え、
前記第２のドリフト領域が、前記第２抵抗ドレイン領域の双方と電気的に接続するように、前記第２ゲート電極下方に形成されていることを特徴とする請求項２〜４の何れか一項に記載の半導体装置。
【請求項６】
前記第２ゲート電極が、ポリシリコンで構成され、
前記第２の保護抵抗回路の前記第２ゲート電極の上面に形成されたシリサイド層が、前記第２抵抗ドレイン領域の上面に形成されたシリサイド層と、前記第２の保護抵抗回路の前記第２ゲート電極の側壁に沿って形成される絶縁膜を介して電気的に分離されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２のＭＯＳＦＥＴにおいて、前記第２ソース領域及び前記第２ドレイン領域の何れかと電気的に接続し、前記第２ゲート電極の下方に向って延伸する、当該第２ソース領域及び当該第２ドレイン領域と同導電型であって当該第２ソース領域及び当該第２ドレイン領域より低濃度のＬＤＤ領域が形成されていることを特徴とする請求項５または６に記載の半導体装置。
【請求項８】
前記第１のＭＯＳＦＥＴにおいて、前記第１ソース領域及び前記第１ドレイン領域の何れかと電気的に接続し、前記第１ゲート電極の下方に向って延伸する、当該第１ソース領域及び当該第１ドレイン領域と同導電型であって当該第１ソース領域及び当該第１ドレイン領域より低濃度のＬＤＤ領域が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１】
第１のＭＯＳＦＥＴが形成される第１領域を有する半導体装置において、
前記第１領域上に、前記第１のＭＯＳＦＥＴに第１の保護抵抗回路を接続してなる第１ＥＳＤ保護素子が形成され、
前記第１のＭＯＳＦＥＴは、
第１ウェル上に、第１ゲート絶縁膜を介して形成された第１ゲート電極、及び、前記第１ゲート電極を挟んで互いに対向するように前記第１ウェルの表層に分離形成される前記第１ウェルと逆導電型の第１ソース領域及び第１ドレイン領域を備え、
前記第１の保護抵抗回路は、
前記第１ゲート絶縁膜を介して形成された第１ゲート電極、
前記第１ゲート電極を挟んで互いに対向するように前記第１ウェルの表層に分離形成される前記第１ウェルと逆導電型の二つの第１抵抗ドレイン領域、及び、
前記第１抵抗ドレイン領域と同導電型であって当該第１抵抗ドレイン領域より低濃度のドリフト領域を備え、
前記ドリフト領域が、前記第１抵抗ドレイン領域の双方と電気的に接続するように、前記第１ゲート電極下方に形成されていることを特徴とする半導体装置。
【請求項２】
前記第１のＭＯＳＦＥＴは、
前記第１のＭＯＳＦＥＴの前記第１ソース領域及び前記第１ドレイン領域と同導電型であって当該第１ソース領域及び当該第１ドレイン領域より低濃度のドリフト領域を備え、
前記第１のＭＯＳＦＥＴの前記ドリフト領域が、前記第１のＭＯＳＦＥＴの前記第１ソース領域から前記第１ゲート電極下方に向かって延伸するソース側ドリフト領域と、前記第１のＭＯＳＦＥＴの前記第１ドレイン領域から前記第１ゲート電極下方に向かって延伸するドレイン側ドリフト領域に、前記第１のＭＯＳＦＥＴの前記第１ゲート電極下方の前記第１ウェルを挟んで分離形成され、
前記ドレイン側ドリフト領域が、前記第１の保護抵抗回路の前記ドリフト領域と接続していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のＭＯＳＦＥＴの前記第１ゲート電極、及び、前記第１の保護抵抗回路の前記第１ゲート電極が、ポリシリコンで構成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の保護抵抗回路の前記第１ゲート電極の上面に形成されたシリサイド層が、前記第１抵抗ドレイン領域の上面に形成されたシリサイド層と、前記第１の保護抵抗回路の前記第１ゲート電極の側壁に沿って形成される絶縁膜を介して電気的に分離されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１のＭＯＳＦＥＴより低耐圧の第２のＭＯＳＦＥＴが形成される第２領域を有し、
前記第２領域上に、前記第２のＭＯＳＦＥＴに第２の保護抵抗回路を接続してなる第２ＥＳＤ保護素子が形成され、
前記第２のＭＯＳＦＥＴは、
第２ウェル上に、第２ゲート絶縁膜を介して形成された第２ゲート電極、及び、前記第２ゲート電極を挟んで互いに対向するように前記第２ウェルの表層に分離形成される前記第２ウェルと逆導電型の第２ソース領域及び第２ドレイン領域を備え、
前記第２の保護抵抗回路は、
前記第２ゲート絶縁膜を介して形成された第２ゲート電極、
前記第２ゲート電極を挟んで互いに対向するように前記第２ウェルの表層に分離形成される前記第２ウェルと逆導電型の二つの第２抵抗ドレイン領域、及び、
前記第２抵抗ドレイン領域と同導電型であって当該第２抵抗ドレイン領域より低濃度の第２のドリフト領域を備え、
前記第２のドリフト領域が、前記第２抵抗ドレイン領域の双方と電気的に接続するように、前記第２ゲート電極下方に形成されていることを特徴とする請求項２〜４の何れか一項に記載の半導体装置。
【請求項６】
前記第２ゲート電極が、ポリシリコンで構成され、
前記第２の保護抵抗回路の前記第２ゲート電極の上面に形成されたシリサイド層が、前記第２抵抗ドレイン領域の上面に形成されたシリサイド層と、前記第２の保護抵抗回路の前記第２ゲート電極の側壁に沿って形成される絶縁膜を介して電気的に分離されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２のＭＯＳＦＥＴにおいて、前記第２ソース領域及び前記第２ドレイン領域の何れかと電気的に接続し、前記第２ゲート電極の下方に向って延伸する、当該第２ソース領域及び当該第２ドレイン領域と同導電型であって当該第２ソース領域及び当該第２ドレイン領域より低濃度のＬＤＤ領域が形成されていることを特徴とする請求項５または６に記載の半導体装置。
【請求項８】
前記第１のＭＯＳＦＥＴにおいて、前記第１ソース領域及び前記第１ドレイン領域の何れかと電気的に接続し、前記第１ゲート電極の下方に向って延伸する、当該第１ソース領域及び当該第１ドレイン領域と同導電型であって当該第１ソース領域及び当該第１ドレイン領域より低濃度のＬＤＤ領域が形成されていることを特徴とする請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−２３０９８９（Ｐ２０１２−２３０９８９Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１１−９７８２０（Ｐ２０１１−９７８２０）
【出願日】平成２３年４月２６日（２０１１．４．２６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２３年４月２６日（２０１１．４．２６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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