半導体装置及びその製造方法
【課題】 半導体装置の小型化を実現する。
【解決手段】 第１の絶縁膜上に、島状の半導体層及び前記半導体層を囲む第２の絶縁膜を形成し、前記半導体層の上面と平面的に重なるようにして導電膜からなる抵抗素子（例えばポリシリコン抵抗素子）を配置する。
【解決手段】 第１の絶縁膜上に、島状の半導体層及び前記半導体層を囲む第２の絶縁膜を形成し、前記半導体層の上面と平面的に重なるようにして導電膜からなる抵抗素子（例えばポリシリコン抵抗素子）を配置する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術に関し、特に、抵抗素子を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体基板の主面の素子形成領域間を電気的に分離する素子分離の１つに、例えばＳＴＩ（Ｓhallow Ｔrench Ｉsolation）やＳＧＩ（Ｓhallw Ｇroove Ｉsolation）と呼称される溝型素子分離が知られている。この溝型素子分離は、半導体基板の主面の素子分離領域をエッチングして溝を形成した後、この溝の中を絶縁膜で埋め込むことによって素子形成領域間を電気的に分離する技術である。溝型素子分離で分離された素子形成領域は、溝によって島状に区画された半導体層（活性層）で構築され、溝の中に埋め込まれた絶縁膜によって周囲を囲まれている。溝の中への絶縁膜の埋め込みは、溝の中を埋め込むようにして半導体基板の主面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で堆積した後、溝の中に絶縁膜が選択的に残るように半導体基板の主面上の絶縁膜を例えばＣＭＰ（化学的機械研磨：Ｃhemical Ｍechanical Ｐolishing）法で除去することによって行われる。
【０００３】
ＣＭＰ法を用いた溝型素子分離では、溝の幅が相対的に大きくなると、絶縁膜の研磨速度が局所的に速くなり、溝の中に残る絶縁膜の中央部分が窪む、所謂ディッシング現象が生じ易くなる。
【０００４】
特開２０００２−１５８２７８号公報には、半導体基板の主面の素子分離領域に、トランジスタ素子の形成領域として使用される半導体層（活性層）とは異なるダミー半導体層（ダミー活性層）を形成して、溝の中に絶縁膜が選択的に残るように半導体基板の主面上の絶縁膜をＣＭＰ法で除去する時のディッシング現象を抑制する技術が開示されている。
【０００５】
特開２００２−２６１２４４号公報には、溝の中に絶縁膜が選択的に残るように半導体基板の主面上の絶縁膜をＣＭＰ法で除去する時のディッシング現象を抑制し、溝の中の絶縁膜（素子分離酸化膜）上に形成されたポリシリコン抵抗素子の抵抗値精度を高める技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１５８２７８号公報
【特許文献２】特開２００２−２６１２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置の製造においては、半導体基板の主面の素子形成領域間を溝型素子分離で電気的に分離する場合、ディッシング現象に起因するウエハ平坦性低下を抑制するため、ウエハの主面をメッシュ状の複数の仮想領域に分割し、各仮想領域における半導体層の占有率（溝の中の絶縁膜と半導体層との比率）を定めている。例えば、ウエハの主面を２０［μｍ］角の大きさで複数の仮想領域に分割し、各仮想領域における半導体層の占有率を１５〜２０％以上とする規定がなされている。半導体層の占有率を満たさない仮想領域が存在した場合には、半導体層の占有率を満たすように、素子分離領域にダミー半導体層（ダミー活性層）を設けている。
【０００８】
ところで、集積回路を構築する素子の１つに例えば抵抗素子がある。この抵抗素子においても、様々な構造のものが知られている。例えば、半導体基板の主面に不純物を導入して形成された拡散層（半導体領域）からなる拡散抵抗素子や、半導体基板の主面上に形成されたポリシリコン膜からなるポリシリコン抵抗素子等が知られている。
【０００９】
ポリシリコン抵抗素子は、拡散層抵抗素子と比較して、高精度の抵抗値が得られることから、アナログ系回路に多用されている。アナログ系回路では、多数のポリシリコン抵抗素子が使用されており、配線の引き回しや素子同士の接続を考慮して、多数のポリシリコン抵抗素子を所定の領域に集中して配置している。
【００１０】
ポリシリコン抵抗素子は、製造プロセスの簡略化を考慮して一般的にＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）のゲート電極と同一工程で形成されるため、半導体基板の主面の素子分離領域に配置される。
【００１１】
ポリシリコン抵抗素子は、ＭＩＳＦＥＴと比較して平面サイズが大きく、しかも所定の領域に集中して多数配置されるため、多数のポリシリコン抵抗素子を集中して配置できる広大な素子分離領域が必要となる。
【００１２】
半導体基板の主面の素子形成領域間を溝型素子分離で電気的に分離する場合、多数のポリシリコン抵抗素子が集中して配置される素子分離領域では、半導体層の占有率を満たすことが困難となる。
【００１３】
そこで、多数のポリシリコン抵抗素子が集中して配置される素子分離領域にダミー半導体層を形成して半導体層の占有率を満たしているが、ポリシリコン抵抗素子の下にダミー半導体層を配置することができないため、図４０及び図４１（（ａ），（ｂ））に示すように、ポリシリコン抵抗素子４５を囲むようにしてダミー半導体層４２を形成している。
【００１４】
ここで、図４０は、従来の半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図、図４１は、図４０の抵抗素子の断面構造を示す図（（ａ）は図４０のｖ’−ｖ’線に沿う模式的断面図，（ｂ）は図４０のｗ’−ｗ’線に沿う模式的断面図）である。図４０及び図４１において、符号４０は半導体基板、符号４１は溝、符号４２はダミー半導体層（ダミー活性層）、符号４３は絶縁膜、符号４４はウエル領域、符号４５はポリシリコン抵抗素子である。
【００１５】
ポリシリコン抵抗素子４５の下にダミー半導体層４２を配置できない理由は、ポリシリコン抵抗素子４５の下にダミー半導体層４２を配置すると、基板バイアス効果の影響により、ポリシリコン抵抗素子４５の抵抗値が変化するといった特性変動を受け易い構造となるためである。バルク構造では、ウエル領域４４上に絶縁膜４３を介在してポリシリコン抵抗素子４５が形成されるため、基板バイアスの影響でポリシリコン抵抗素子４５に寄生容量が付加される。図４１に示すように、ポリシリコン抵抗素子４５の下にダミー半導体層４２を配置しない場合は、絶縁膜４３の厚さが厚いのでポリシリコン抵抗素子４５に付加される寄生容量は小さいが、ポリシリコン抵抗素子４５の下にダミー半導体層４２を配置した場合は、ダミー半導体層４２を配置した部分での絶縁膜の厚さが薄くなるため、ポリシリコン抵抗素子４５に付加される寄生容量が大きくなる。従って、ポリシリコン抵抗素子４５の下にダミー半導体層４２を配置すると、基板バイアス効果の影響により特性変動を受け易くなる。
【００１６】
ここで問題となるのは、ポリシリコン抵抗素子４５と、ダミー半導体層４２とを平面的に並べて配置しているため、素子分離領域の面積が増大し、半導体装置の小型化を阻害する要因となることである。そこで、本発明者は、ポリシリコン抵抗素子の下にダミー半導体層を配置できないか検討し、本発明をなした。
【００１７】
本発明の目的は、半導体装置の小型化を実現することが可能な技術を提供することにある。
【００１８】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２０】
前記目的は、第１の絶縁膜上に、島状の半導体層及び前記半導体層を囲む第２の絶縁膜を形成し、前記半導体層の上面と平面的に重なるようにして導電膜からなる抵抗素子（例えばポリシリコン抵抗素子）を配置することによって達成される。
【００２１】
また、上記目的は、第１の絶縁膜上に、トランジスタ素子の形成領域として使用される島状の第１の半導体層と、ディッシング現象の抑制を目的（ウエハ平坦化及び半導体層の占有率対策を目的）とする島状の第２の半導体層であって、前記第１の半導体層とは構造的に独立（個々に分離）した島状の第２の半導体層と、これらの半導体層の間を埋め込む（これらの半導体層を囲む）第２の絶縁膜とを形成し、前記第２の半導体層の上面と平面的に重なるようにして導電膜からなる抵抗素子（例えばポリシリコン抵抗素子）を配置することによって達成される。
【発明の効果】
【００２２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００２３】
本発明によれば、半導体装置の小型化を実現することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施例１である半導体装置に搭載された集積回路のレイアウトを示す模式的平面図である。
【図２】本発明の実施例１である半導体装置において、低耐圧ＭＩＳＦＥＴが形成された第１の領域、高耐圧ＭＩＳＦＥＴが形成された第２の領域、及び複数の抵抗素子が形成された第３の領域を１つの図に掲載して示す模式的平面図である。
【図３】図２の低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴ及び抵抗素子の断面構造を１つの図に掲載して示す模式的断面図である。
【図４】図２の抵抗素子を拡大して示す模式的平面図である。
【図５】図４の抵抗素子の断面構造を示す図（（ａ）は図４のａ’−ａ’線に沿う模式的断面図，（ｂ）は図４のｂ’−ｂ’線に沿う模式的断面図）である。
【図６】本発明の実施例１である半導体装置の製造工程を示す模式的断面図である。
【図７】図６に続く半導体装置の製造工程を示す模式的断面図である。
【図８】図７に続く半導体装置の製造工程を示す模式的断面図である。
【図９】図８に続く半導体装置の製造工程を示す模式的断面図である。
【図１０】図９に続く半導体装置の製造工程を示す模式的断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す模式的断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す模式的断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す模式的断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す模式的断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す模式的断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す模式的断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す模式的断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す模式的断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す模式的断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す模式的断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す模式的断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す模式的断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す模式的断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す模式的断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す模式的断面図である。
【図２６】本発明の実施例２である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図である。
【図２７】図２６の抵抗素子の断面構造を示す図（（ａ）は図２６のｃ’−ｃ’線に沿う模式的断面図，（ｂ）は図２６のｄ’−ｄ’線に沿う模式的断面図）である。
【図２８】本発明の実施例３である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図である。
【図２９】図２８の抵抗素子の断面構造を示す図（（ａ）は図２８のｅ’−ｅ’線に沿う模式的断面図，（ｂ）は図２８のｆ’−ｆ’線に沿う模式的断面図）である。
【図３０】本発明の実施例４である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図である。
【図３１】図３０の抵抗素子の断面構造を示す図（（ａ）は図３０のｇ’−ｇ’線に沿う模式的断面図，（ｂ）は図３０のｈ’−ｈ’線に沿う模式的断面図）である。
【図３２】本発明の実施例５である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図である。
【図３３】図３２の抵抗素子の断面構造を示す図（（ａ）は図３２のｉ’−ｉ’線に沿う模式的断面図，（ｂ）は図３２のｊ’−ｊ’線に沿う模式的断面図）である。
【図３４】本発明の実施例５の変形例である抵抗素子の概略構成を示す模式的平面図（（ａ），（ｂ），（ｃ））である。
【図３５】本発明の実施例６である半導体装置の一部（複数の抵抗素子が形成された素子分離領域）を示す模式的平面図である。
【図３６】本発明の実施例７である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図である。
【図３７】図３６の抵抗素子の断面構造を示す図（（ａ）は図３６のｋ’−ｋ’線に沿う模式的断面図，（ｂ）は図３６のｌ’−ｌ’線に沿う模式的断面図）である。
【図３８】本発明の実施例８である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図である。
【図３９】図３８の抵抗素子の断面構造を示す図（（ａ）は図３８のｍ’−ｍ’線に沿う模式的断面図，（ｂ）は図３９のｎ’−ｎ’線に沿う模式的断面図）である。
【図４０】従来の半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図である。
【図４１】図４０の抵抗素子の断面構造を示す図（（ａ）は図４０のｖ’−ｖ’線に沿う模式的断面図，（ｂ）は図４０のｗ’−ｗ’線に沿う模式的断面図）である。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【実施例１】
【００２６】
本実施例１では、低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴ及び抵抗素子を有する半導体装置に本発明を適用した例について説明する。
【００２７】
図１乃至図２５は、本発明の実施例１の半導体装置に係る図であり、
図１は、半導体装置に搭載された集積回路のレイアウトを示す模式的平面図、
図２は、半導体装置において、低耐圧ＭＩＳＦＥＴが形成された第１の領域、高耐圧ＭＩＳＦＥＴが形成された第２の領域、及び複数の抵抗素子が形成された第３の領域を１つの図に掲載して示す模式的平面図、
図３は、図２の低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴ及び抵抗素子の断面構造を１つの図に掲載して示す模式的断面図、
図４は、図２の抵抗素子を拡大して示す模式的平面図、
図５は、図４の抵抗素子の断面構造を示す図（（ａ）は図４のａ’−ａ’線に沿う模式的断面図，（ｂ）は図４のｂ’−ｂ’線に沿う模式的断面図）、
図６乃至図２５は、半導体装置の製造工程を示す模式的断面図である。
【００２８】
図１に示すように、本実施例１の半導体装置は、厚さ方向と交差する平面が方形状の半導体基体１を主体に構成されている。半導体基体１の主面には集積回路が形成されている。集積回路は、これに限定されないが、論理演算回路モジュール３２ａ、ＳＲＡＭ（Ｓratic Ｒandom Ａccess Ｍemory）回路モジュール３２ｂ、ＤＰＲＡＭ回路モジュール３２ｃ、ＳＰＲＡＭ回路モジュール３２ｄ、ＣＲＯＭ回路モジュール３２ｅ、アナログ回路モジュール３２ｆ等を有し、これらのモジュールは半導体基体１の主面の内部回路形成部３１に配置されている。内部回路形成部３１の周囲には、半導体基体１の各辺に沿って複数の電極パッド（ボンディングパッド）３４が配置され、内部回路形成部３１と電極パッド３４との間には、半導体基体１の各辺に対応して４つの入出力セル形成部３３が配置されている。４つの入出力セル形成部３３には、入出力バッファ回路からなるセルが電極パッド３４の配列方向に沿って複数配置されている。
【００２９】
論理演算回路モジュール３２ａでは、回路を構成する素子として、図２に示す低耐圧ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）−ＱＬが使用されている。入出力バッファ回路では、回路を構成する素子として、図２に示す高耐圧ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）−ＱＨが使用されている。
【００３０】
アナログ回路モジュール３２ｆには、図２に示す複数の抵抗素子１３を使って基準電圧源を構成するＡ／Ｄ変換器、Ｄ／Ａ変換器等のアナログ回路が配置されている。これらのアナログ回路では、配線の引き回しや素子同士の接続を容易にするため、図２に示すように、複数の抵抗素子１３を所定の領域に集中して配置している。
【００３１】
ここで、低耐圧ＭＩＳＦＥＴ、及び高耐圧ＭＩＳＦＥＴは、夫々１つの半導体基体（半導体チップ）内にＣＭＯＳ構成（ｐチャネル導電型ＭＩＳＦＥＴとｎチャネル導電型ＭＩＳＦＥＴとのペア）で内蔵されるが、以下の説明では、ｐチャネル導電型ＭＩＳＦＥＴの説明を省略している。
【００３２】
また、ＭＩＳＦＥＴとは、絶縁ゲート型トランジスタの一種であるが、ゲート電極が金属以外の導電材で形成されたものも含む。
【００３３】
また、ＭＩＳＦＥＴにおいて、ソース領域とドレイン領域とを結ぶ電流通路（チャネル）が形成される領域をチャネル形成領域と呼び、ソース領域とドレイン領域との間のチャネル形成領域に電子のチャネル（導電通路）が形成されるものをｎチャネル導電型（又は単にｎ型）、正孔のチャネルが形成されるものをｐチャネル導電型（又は単にｐ型）と呼ぶ。
【００３４】
また、ＭＩＳＦＥＴにおいて、ゲート絶縁膜が酸化シリコン膜で形成されたものは、一般的にＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼ばれている。
【００３５】
半導体基体１は、図２及び図３に示すように、主に、支持基板２と、支持基板２上に設けられた絶縁膜３と、絶縁膜３上に設けられ、かつ島状に形成された半導体層（４ａ１，４ａ２，４ｂ１，４ｂ２）と、これらの半導体層の間を埋め込むようして（これらの半導体層を囲むようにして）絶縁膜３上に設けられた絶縁膜７とを有する構成になっている。支持基板２及び半導体層（４ａ１，４ａ２，４ｂ１，４ｂ２）は例えば単結晶シリコンからなり、絶縁膜３及び７は例えば酸化シリコン膜からなる。即ち、本実施例１の半導体基体１は、絶縁膜上にシリコン層が設けられた、所謂ＳＯＩ（Ｓilicon Ｏn Ｉnsulator）構造になっている。
【００３６】
半導体基体１の主面は、トランジスタ素子が形成される素子形成領域（活性領域）１ａと、素子形成領域１ａ間を電気的に分離する素子分離領域（非活性領域）１ｂとを有する構成になっており、素子形成領域１ａは島状の半導体層（４ａ１，４ａ２）で構成され、素子分離領域１ｂは、島状の半導体層（４ｂ１，４ｂ２）及び絶縁膜７で構成されている。
【００３７】
素子形成領域１ａの半導体層（４ａ１，４ａ２）、及び素子分離領域１ｂの半導体層（４ｂ１，４ｂ２）は、絶縁膜３上に設けられた半導体層４（図６参照）をパターンニングすることによって島状に形成される。素子分離領域１ｂの絶縁膜７は、半導体層４をパターンニングして島状の半導体層（４ａ１，４ａ２，４ｂ１，４ｂ２）を形成した後、これらの島状半導体層の間を埋め込むようにして、これらの島状半導体層上を含む絶縁膜３上の全面に絶縁膜７を形成し（図１０参照）、その後、島状半導体層の間に絶縁膜７が選択的に残るように絶縁膜７をＣＭＰ（Ｃhemical Ｍechanical Ｐolishing：化学的機械研磨）法で除去（研削・研磨）することによって形成される（図１１参照）。
【００３８】
島状の半導体層（４ａ１，４ａ２）は、トランジスタ素子の形成領域として設けられ、島状の半導体層（４ｂ１，４ｂ２）は、絶縁膜７をＣＭＰ法で研磨する時のディッシング現象を抑制する目的（ウエハ平坦化及び半導体層の占有率対策を目的）で設けられている。島状の半導体層（４ｂ１，４ｂ２）は、トランジスタ素子形成領域として使用される島状の半導体層（４ａ１，４ｂ２）とは構造的に独立（個々に分離）して形成されている。
【００３９】
即ち、半導体基体１の主面は、トランジスタ素子の形成領域として絶縁膜３上に設けられた島状の半導体層（４ａ１，４ａ２）と、ディッシング現象の抑制を目的とし、トランジスタ素子形成領域として使用される島状の半導体層（４ａ１，４ａ２）とは構造的に独立（個々に分離）して絶縁膜３上に設けられた島状の半導体層（４ｂ１，４ｂ２）と、これらの島状の半導体層の間を埋め込むようにして（島状の半導体層の各々を囲むようにして）絶縁膜３上に設けられた絶縁膜７とを有する構成になっている。
【００４０】
半導体層４ａ１及び４ａ２は、複数設けられている。半導体層４ｂ１は、素子分離領域１ｂにおいて、半導体層４ａ１及び４ａ２の周囲に複数設けられている。半導体層４ｂ２は、素子分離領域１ｂにおいて、複数の抵抗素子１３が集中して配置される領域に複数設けられている。
【００４１】
半導体層４ａ１及び４ａ２には不純物が導入されており、導電性としてはｐ型になっている。半導体層４ｂ１及び４ｂ２には基本的に不純物が導入されておらず、真性半導体若しくは半導体層（４ａ１，４ａ２）よりも低い不純物濃度になっている。
【００４２】
半導体層４ａ１には、ｎチャネル導電型の低耐圧ＭＩＳＦＥＴ−ＱＬが形成されている。半導体層４ａ２には、ｎチャネル導電型の高耐圧ＭＩＳＦＥＴ−ＱＨが形成されている。
【００４３】
低耐圧ＭＩＳＦＥＴ−ＱＬは、図３に示すように、主に、チャネル形成領域、ゲート絶縁膜として使用される絶縁膜９、ゲート電極１１、ソース領域及びドレイン領域を有する構造になっている。絶縁膜９は、半導体層４ａ１の主面に設けられている。ゲート電極１１は、半導体層４ａ１の主面上に絶縁膜９を介在して設けられている。チャネル形成領域は、ゲート電極１１の直下における半導体層４ａ１の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長（ゲート長）方向において、チャネル形成領域を挟むようにして半導体層４ａ１の表層部に設けられている。
【００４４】
高耐圧ＭＩＳＦＥＴ−ＱＨは、図３に示すように、主に、チャネル形成領域、ゲート絶縁膜として使用される絶縁膜８ｂ、ゲート電極１２、ソース領域及びドレイン領域を有する構造になっている。絶縁膜８ｂは、半導体層４ａ２の主面に設けられている。ゲート電極１２は、半導体層４ａ２の主面上に絶縁膜８ｂを介在して設けられている。チャネル形成領域は、ゲート電極１２の直下における半導体層４ａ２の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長（ゲート長）方向において、チャネル形成領域を挟むようにして半導体層４ａ２の表層部に設けられている。
【００４５】
高耐圧ＭＩＳＦＥＴ−ＱＨは、高耐圧化を図るため、絶縁膜８ｂが低耐圧ＭＩＳＦＥＴ−ＱＬの絶縁膜９よりも厚い膜厚（８ｂ＞９）で形成され、更にチャネル長（ＣＬ１）が低耐圧ＭＩＳＦＥＴ−ＱＬのチャネル長（ＣＬ２）よりも長く（ＣＬ１＞ＣＬ２）なっている。
【００４６】
低耐圧及び高耐圧ＭＩＳＦＥＴ（ＱＬ，ＱＨ）において、ソース領域及びドレイン領域は、エクステンション領域である一対のｎ型半導体領域１４と、コンタクト領域である一対のｎ型半導体領域１６とで構成されている。一対のｎ型半導体領域１４は、ゲート電極（１１，１２）に整合して半導体層（４ａ１，４ａ２）の主面に形成されている。一対のｎ型半導体領域１６は、ゲート電極（１１，１２）の側壁に設けられたサイドウォールスペーサ１５に整合して半導体層（４ａ１，４ａ２）の主面に形成されている。
【００４７】
エクステンション領域であるｎ型半導体領域１４は、コンタクト領域であるｎ型半導体領域１６よりも低不純物濃度になっている。即ち、本実施例１の低耐圧ＭＩＳＦＥＴ−ＱＬ及び高耐圧ＭＩＳＦＥＴ−ＱＨは、ドレイン領域のチャネル形成領域側の不純物を低濃度化したＬＤＤ（Ｌightly Ｄoped Ｄrain）構造になっている。
【００４８】
低耐圧及び高耐圧ＭＩＳＦＥＴ（ＱＬ，ＱＨ）において、ゲート絶縁膜として使用される各々の絶縁膜（９，８ｂ）は、例えば酸化シリコン膜で形成されている。各々のゲート電極（１１，１２）は、半導体膜として例えばポリシリコン膜を主体に形成されている。
【００４９】
各々のゲート電極（１１，１２）の表面、及び各々のｎ型半導体領域１６の表面には、低抵抗化を図るため、シリサイド層（金属・半導体反応層）１９が設けられている。シリサイド層１９は、例えばサリサイド技術により、サイドウォールスペーサ１５に整合して形成されている。シリサイド層１９としては、例えばコバルトシリサイド（ＣｏＳｉ2）層が用いられている。また、本実施例ではシリサイド層１９として、コバルトシリサイド層を例示しているが、これに限られるものではなく、他の材料として、チタンシリサイド（ＴｉＳｉ2）、または、ニッケルシリサイド（ＮｉＳｉ2）等を用いることもできる。
【００５０】
低耐圧ＭＩＳＦＥＴ−ＱＬ及び高耐圧ＭＩＳＦＥＴ−ＱＨは、半導体基体１の主面上に設けられた層間絶縁膜２０で覆われている。層間絶縁膜２０は、例えば酸化シリコン膜で形成されている。低耐圧及び高耐圧ＭＩＳＦＥＴ（ＱＬ，ＱＨ）の各々のｎ型半導体領域１６上には、層間絶縁膜２０の表面からシリサイド層１９に到達する接続孔２１が設けられており、この接続孔２１の内部には導電性プラグ２３が埋め込まれている。各々のｎ型半導体領域１６は、シリサイド層１９及び導電性プラグ２３を介して層間絶縁膜２０上を延在する配線２５と電気的に接続されている。
【００５１】
なお、図示していないが、低耐圧及び高耐圧ＭＩＳＦＥＴ（ＱＬ，ＱＨ）の各々のゲート電極においても、層間絶縁膜２０上を延在する配線と電気的に接続されている。
【００５２】
複数の抵抗素子１３は、図２に示すように、半導体基体１の主面の素子分離領域１ｂにおいて集中して配置されている。抵抗素子１３は、図４に示すように、厚さ方向と交差する平面形状が長辺及び短辺を有する長方形で形成されており、本実施例１では例えば７［μｍ］×２［μｍ］の長方形になっている。
【００５３】
抵抗素子１３は、図４及び図５（（ａ），（ｂ））に示すように、本体部１３ａと、本体部１３ａの一端側に連なるコンタクト部１３ｂと、本体部１３ａの一端側とは反対側の他端側に連なるコンタクト部１３ｃとを有する構成になっている。本体部１３ａ及びコンタクト部（１３ｂ，１３ｃ）は、半導体膜として例えばポリシリコン膜を主体に形成されている。コンタクト部（１３ｂ，１３ｃ）の上面には、上層の配線とのコンタクト抵抗を低減する目的でシリサイド層１９が設けられている。本体部１３ａには、シリサイド層１９は設けられていない。即ち、抵抗素子１３は、ポリシリコン膜（多結晶シリコン膜）を主体に形成され、ポリシリコン膜の互いに反対側に位置する両端部にシリサイド層１９が設けられた構成になっている。
【００５４】
抵抗素子１３は、図３及び図５（（ａ），（ｂ））に示すように、半導体基体１の主面上に設けられた層間絶縁膜２０で覆われている。抵抗素子１３の各々のコンタクト部（１３ｂ，１３ｃ）上には、層間絶縁膜２０の表面からシリサイド層１９に到達する接続孔２２が設けられており、この接続孔２２の内部には導電性プラグ２４が埋め込まれている。各々のコンタクト部（１３ｂ，１３ｃ）は、シリサイド層１９及び導電性プラグ２４を介して層間絶縁膜２０上を延在する配線２６と電気的に接続されている。
【００５５】
抵抗素子１３は、低耐圧及び高耐圧ＭＩＳＦＥＴ（ＱＬ，ＱＨ）のゲート電極（１１，１２）と一緒に（同一工程で）形成されており、抵抗素子１３のシリサイド層１９もゲート電極（１１，１２）及びｎ型半導体領域１６のシリサイド層１９と一緒に（同一工程で）形成されている。
【００５６】
抵抗素子１３は、半導体基体１の主面の素子分離領域１ｂにおいて、図４及び図５（（ａ），（ｂ））に示すように、半導体層４ｂ２の上面と平面的に重なるようにして配置されている。本実施例１において、抵抗素子１３は、半導体層４ｂ２の全体と平面的に重なるように配置されている。半導体層４ｂ２は、厚さ方向と交差する平面形状が長辺及び短辺を有する長方形で形成されており、本実施例１では抵抗素子１３の平面サイズよりも小さい平面サイズ、例えば４．８［μｍ］×１．６［μｍ］の長方形で形成されている。
【００５７】
抵抗素子１３は、抵抗素子１３の長辺（又は短辺）が半導体層４ｂ２の長辺（又は短辺）と同一の方向に沿って延在するように向きを揃えた状態で、半導体層４ｂ２の全体を覆うようにして配置されている。
【００５８】
半導体層４ｂ２の上面は、図５（（ａ），（ｂ））に示すように、絶縁膜８ｃで覆われている。絶縁膜８ｃの上面は絶縁膜７の上面よりも高さが低くなっており、絶縁膜８ｃと絶縁膜７との高さの差（高低差）に起因する段差Ｓ２が半導体層４ｂ２の外周縁に沿って形成されている。絶縁膜８ｃは、半導体層４ｂ２と抵抗素子１３との間に介在され、この絶縁膜８ｃによって抵抗素子１３は半導体層４ｂ２と電気的に絶縁されている。
【００５９】
抵抗素子１３の本体部１３ａは、長辺方向及び短辺方向において段差Ｓ２を横切り、半導体層４ｂ２上（絶縁膜８ｃ上）及び絶縁膜７上に亘って（跨って）配置されている。抵抗素子１３の各々のコンタクト部（１３ｂ，１３ｃ）は、絶縁膜７上に配置され、各々のコンタクト部のシリサイド層１９も絶縁膜７上に配置されており、各々のコンタクト部のシリサイド層１９は半導体層４ｂ２上には配置されていない。
【００６０】
抵抗素子１３において、本体部１３ａの上面は絶縁膜１７で覆われており、各々のコンタクト部（１３ａ，１３ｂ）のシリサイド層１９は、本体部１３ａの上面に設けられた絶縁膜１７に整合して形成されている。
【００６１】
半導体層４ａ１及び４ａ２は、各々の半導体層を所定の電位に固定するための配線と接続されており、集積回路の動作時に電位固定される。半導体層４ｂ１及び４ｂ２は、各々の半導体層を所定の電位に電位固定するための配線とは接続されておらず、集積回路の動作時においても電位的にフローティング状態になっている。
【００６２】
次に、本実施例１の半導体装置の製造について、図６乃至図２５を用いて説明する。
【００６３】
まず、図６に示す半導体基体１を準備する。半導体基体１は、図６に示すように、支持基板２上に絶縁膜３を介在して半導体層４が設けられた、所謂ＳＯＩ構造になっている。支持基板２及び半導体層４は例えば単結晶シリコンからなり、絶縁膜３は酸化シリコン膜からなる。
【００６４】
次に、図７に示すように、半導体層４の主面を熱酸化して例えば５〜１５［ｎｍ］程度の厚さの酸化シリコン膜５を形成し、その後、酸化シリコン膜５上に、酸化防止膜として例えば１５０［ｎｍ］程度の厚さの窒化シリコン膜６をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で形成する。酸化シリコン膜５は、窒化シリコン膜６が半導体層４に直接形成された場合にその表面に熱的歪みが残留し、結晶欠陥を引き起こす不具合を抑制するためのバッファ膜である。
【００６５】
次に、図８に示すように、窒化シリコン膜６上に例えばフォトレジスト膜からなるマスクＭ１を形成する。マスクＭ１は、半導体基体１の主面の素子形成領域１ａを覆い、半導体基体１の主面の素子分離領域１ｂにおいて島状の半導体層（４ｂ１，４ｂ２）が形成される領域上を覆うパターン、換言すれば素子分離領域において絶縁膜７が形成される領域を露出するパターンで形成されている。
【００６６】
なお、図６乃至図２５においては、島状の半導体層４ｂ１が形成される領域の図示を省略している。
【００６７】
次に、マスクＭ１をエッチングマスクとして使用し、窒化シリコン膜６、酸化シリコン膜５及び半導体層４を順次パターンニングして、図９に示すように、素子形成領域１ａに島状の半導体層（４ａ１，４ａ２）を形成すると共に、素子分離領域１ｂに島状の半導体層４ｂ２を形成する。素子分離領域１ｂには、図示していないが、島状の半導体層４ｂ１も形成される。
【００６８】
半導体層（４ａ１，４ａ２）は、トランジスタ素子を形成するための領域として形成される。半導体層（４ｂ１，４ｂ２）は、この後の工程において、絶縁膜７をＣＭＰ法で研磨する時のディッシング現象を抑制する目的（ウエハ平坦化及び半導体層の占有率対策を目的）で形成される。半導体層４ｂ２は、素子分離領域１ｂにおいて、抵抗素子１３が配置される領域に形成される。半導体層４のパターンニングは、トランジスタ素子の形成領域として使用される半導体層（４ａ１，４ａ２）と、ディッシング現象の抑制を目的とする半導体層（４ｂ１，４ｂ２）とが構造的に独立（個々に分離）するように行う。
【００６９】
次に、マスクＭ１を除去し、その後、図１０に示すように、島状の半導体層（４ａ１，４ａ１，４ｂ１，４ｂ２）の間を埋め込むようにして、これらの島状半導体層上を含む絶縁膜３上の全面に例えば酸化シリコン膜からなる絶縁膜７をＣＶＤ法で形成する。
【００７０】
次に、各半導体層（４ａ１，４ａ２，４ｂ１，４ｂ２）の間に絶縁膜７が選択的に残るように絶縁膜７をＣＭＰ法で研磨して平坦化する。この工程により、図１１に示すように、各半導体層（４ａ１，４ａ２，４ｂ１，４ｂ２）の間に絶縁膜７が選択的に埋め込まれ、各半導体層は絶縁膜７によって囲まれる。
【００７１】
また、この工程により、半導体基体１の主面は、トランジスタ素子の形成領域として絶縁膜３上に設けられた島状の半導体層（４ａ１，４ａ２）と、ディッシング現象の抑制を目的とし、島状の半導体層（４ａ１，４ａ２）とは構造的に独立して絶縁膜３上に設けられた島状の半導体層（４ｂ１，４ｂ２）とを有する構成になる。
【００７２】
なお、この工程において、酸化防止膜として用いた窒化シリコン膜６は、この窒化シリコン膜６下の半導体層（４ａ１，４ａ２，４ｂ１，４ｂ２）が研磨されることを防止するストッパーとして機能する。
【００７３】
次に、熱処理を施して、各半導体層（４ａ１，４ａ２，４ｂ１，４ｂ２）の間における絶縁膜７をデンシファイ（焼き締め）し、その後、図１２に示すように、窒化シリコン膜６及び酸化シリコン膜５を除去する。この工程において、各半導体層（４ａ１，４ａ２，４ｂ１，４ｂ２）の上面は絶縁膜７の上面よりも高さが低くなっており、各半導体層と絶縁膜７との高さの差（高低差）に起因する段差Ｓ１が各半導体層の外周縁に沿って形成される。
【００７４】
次に、図１３に示すように、半導体層（４ｂ１，４ｂ２）上を例えばフォトレジスト膜からなるマスクＭ２で覆った状態で、半導体層（４ａ１，４ａ２）の主面に、半導体層の抵抗値を低減するための不純物ｅ１や閾値調整用の不純物ｅ１等をイオン注入する。この工程において、半導体層（４ｂ１，４ｂ２）には、不純物ｅ１のイオン注入は行われない。
【００７５】
次に、マスクＭ２を除去した後、不純物ｅ１を活性化するための熱処理を施す。
【００７６】
次に、熱酸化処理を施して、図１４に示すように、各半導体層（４ａ１，４ａ２，４ｂ１，４ｂ２）の主面に酸化シリコン膜からなる絶縁膜（８ａ，８ｂ，８ｃ）を形成する。絶縁膜（８ａ，８ｂ，８ｃ）は、例えば７［ｎｍ］程度の厚さで形成する。絶縁膜８ｂは高耐圧ＭＩＳＦＥＴ−ＱＨのゲート絶縁膜として使用される。絶縁膜８ｃは、半導体層４ｂ２と抵抗素子１３とを電気的に分離する絶縁膜として使用される。
【００７７】
次に、半導体層４ａ１上の絶縁膜８ａを選択的に除去し、その後、熱酸化処理を施して、図１５に示すように、半導体層４ａ１の主面に酸化シリコン膜からなる絶縁膜９を形成する。絶縁膜９は、例えば２［ｎｍ］程度の厚さで形成する。絶縁膜９は、低耐圧ＭＩＳＦＥＴ−ＱＬのゲート絶縁膜として使用される。
【００７８】
この工程において、絶縁膜８ｃの上面は絶縁膜７の上面よりも高さが低くなっており、絶縁膜８ｃと絶縁膜７との高さの差（高低差）に起因する段差Ｓ２が半導体層４ｂ２の外周縁に沿って形成される。また、他の半導体層（４ａ１，４ａ２，４ｂ１）においても、半導体層上の絶縁膜（８ｂ，８ｃ，９）と絶縁膜７との高低差に起因する段差が各々の半導体層の周囲に沿って形成される。
【００７９】
次に、図１６に示すように、絶縁膜（８ｂ，８ｃ，９）上を含む半導体基体１の主面上の全面に、半導体膜として例えばポリシリコン膜１０をＣＶＤ法で形成する。
【００８０】
次に、ポリシリコン膜１０に抵抗値を低減する不純物（例えば砒素（Ａｓ））をイオン注入した後、ポリシリコン膜１０をパターンニングして、図１７に示すように、半導体層４ａ１上に絶縁膜９を介在してゲート電極１１、半導体層４ａ２上に絶縁膜８ｂを介在してゲート電極１２、半導体層４ｂ２上に絶縁膜８ｃを介在して抵抗素子１３を夫々形成する。抵抗素子１３の本体部１３ａは、長辺方向及び短辺方向において段差Ｓ２を横切り、半導体層４ｂ２上（絶縁膜８ｃ上）及び絶縁膜７上に亘って（跨って）配置される。抵抗素子１３の各々のコンタクト部（１３ｂ，１３ｃ）は、絶縁膜７上に配置される。
【００８１】
次に、図１８に示すように、抵抗素子１３を例えばフォトレジスト膜からなるマスクＭ３で覆った状態で、半導体層４ａ１及び４ａ２に不純物（例えばＡｓ）ｅ２をイオン注入する。この工程において、抵抗素子１３には不純物ｅ２のイオン注入は行われない。
【００８２】
次に、マスクＭ３を除去し、その後、不純物ｅ２を活性化させる熱処理を施して、図１９に示すように、半導体層４ａ１の主面にゲート電極１１に整合した一対のｎ型半導体領域（エクステンション領域）１４、半導体層４ａ２の主面にゲート電極１２に整合した一対のｎ型半導体領域（エクステンション領域）１４を夫々形成する。
【００８３】
次に、図２０に示すように、ゲート電極（１１，１２）の側壁及び抵抗素子１３の側壁に、サイドウォールスペーサ１５を形成する。サイドウォールスペーサ１５は、半導体基体１の主面上の全面に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、絶縁膜にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施すことによって形成される。
【００８４】
次に、図２１に示すように、抵抗素子１３を例えばフォトレジスト膜からなるマスクＭ４で覆った状態で、半導体層４ａ１及び４ａ２に不純物（例えばＡｓ）ｅ３をイオン注入する。この工程において、半導体層４ｂ１及び４ｂ２には、不純物ｅ３のイオン注入は行われない。
【００８５】
次に、マスクＭ４を除去し、その後、不純物ｅ３を活性化させる熱処理を施して、図２２に示すように、半導体層４ａ１の主面にゲート電極１１の側壁のサイドウォールスペーサ１５に整合した一対のｎ型半導体領域（コンタクト領域）１６、半導体層４ａ２の主面にゲート電極１２のサイドウォールスペーサ１５に整合した一対のｎ型半導体領域（コンタクト領域）１６を夫々形成する。
【００８６】
次に、図２３に示すように、抵抗素子１３の上面に本体部１３ａを覆い、各々のコンタクト部（１３ｂ，１３ｃ）を覆わない絶縁膜１７を形成する。絶縁膜１７は、例えば酸化シリコン膜からなり、抵抗素子１３の上面に形成されるシリサイド層を規定する。
【００８７】
次に、自然酸化膜等を除去して、抵抗素子１３の各々のコンタクト部（１３ｂ，１３ｃ）の表面、ゲート電極（１１，１２）の表面、並びにｎ型半導体領域１６の表面を露出させた後、図２４に示すように、これらの表面上を含む半導体基体１の主面上の全面に高融点金属膜（例えばコバルト（Ｃｏ）膜）１８をスパッタ法で形成する。
【００８８】
次に、抵抗素子１３の各々のコンタクト部（１３ｂ，１３ｃ）、ゲート電極（１１，１２）、並びにｎ型半導体領域１６と、高融点金属膜１８とを反応させる熱処理を施して、図２５に示すように、各々のコンタクト部（１３ｂ，１３ｃ）の表面、ゲート電極（１１，１２）の表面、並びにｎ型半導体領域１６の表面に、夫々シリサイド層（例えばＣｏＳｉ2層）１９を形成する。ゲート電極（１１，１２）上及びｎ型半導体領域１６のシリサイド層１９は、サイドウォールスペーサ１５に整合して形成される。抵抗素子１３上のシリサイド層１９は、絶縁膜１７に整合して形成される。また、本実施例ではシリサイド層１９として、コバルトシリサイド層を例示しているが、これに限られるものではなく、他の材料として、チタンシリサイド（ＴｉＳｉ2）、または、ニッケルシリサイド（ＮｉＳｉ2）等を用いることもできる。
【００８９】
次に、未反応の高融点金属膜１８を選択的に除去する。この工程により、サリサイド構造の低耐圧及び高耐圧ＭＩＳＦＥＴ（ＱＬ，ＱＨ）がほぼ完成する。また、ポリシリコン膜からなり、各々のコンタクト部（１３ｂ，１３ｃ）にシリサイド層１９を有する抵抗素子１３がほぼ完成する。
【００９０】
この後、半導体基体１の主面上に層間絶縁膜２０を形成し、その後、接続孔（２１，２２）、導電性プラグ（２３，２４）、配線（２５，２６）等を順次形成することにより、図３に示す構造となる。
【００９１】
半導体装置の製造においては、半導体基体１の主面の素子形成領域１ａ間を溝型素子分離で電気的に分離する場合、ディッシング現象に起因するウエハ平坦性低下を抑制するため、ウエハの主面をメッシュ状の複数の仮想領域に分割し、各仮想領域における半導体層の占有率（溝の中の絶縁膜と半導体層との比率）を定めている。例えば、ウエハの主面を２０［μｍ］角の大きさで複数の仮想領域に分割し、各仮想領域における半導体層の占有率を１５〜２０％以上とする規定がなされている。半導体層の占有率を満たさない仮想領域が存在した場合には、図２及び図３に示すように、素子分離領域１ｂにダミーの半導体層（４ｂ１，４ｂ２）を設け、半導体層の占有率を満たすようにしている。
【００９２】
本実施例１において、半導体層４ｂ２は、図３に示すように、絶縁膜３上に、トランジスタ素子の形成領域として使用される半導体層（４ａ１，４ａ２）に対して構造的に独立して形成されており、絶縁膜３及び絶縁膜７によって電気的にも分離して形成されている。このような構成にすることにより、半導体層４ｂ２は、半導体層（４ａ１，４ａ２）の電位固定や支持基板２の電位固定による基板バイアスの影響を受けないため、抵抗素子１３を半導体層４ｂ２と平面的に重なるように配置しても、基板バイアス効果に起因する抵抗素子１３の特性変動を抑制することができる。
【００９３】
従って、ディッシング現象の抑制を目的（ウエハ平坦化及び半導体層の占有率対策を目的）とする半導体層４ｂ２上に、この半導体層４ｂ２と平面的に重なるように抵抗素子１３を配置することができるため、図４０及び図４１に示した従来のように、抵抗素子４５とダミー半導体層４２とを平面的に並べて配置する場合と比較して、素子分離領域１ｂの面積を縮小することができ、半導体装置の小型化を実現することができる。
【００９４】
素子分離領域１ｂの面積縮小は、半導体層４ｂ２の一部と抵抗素子１３とを平面的に重ねることでも行うことができるが、本実施例１のように、半導体層４ｂ２の全体を覆うようにして抵抗素子１３を配置することにより、半導体層４ｂ２の占有面積が抵抗素子１３の占有面積で相殺されるため、素子分離領域１ｂの面積縮小に更に効果的である。
【００９５】
本実施例１において、抵抗素子１３の両端部のコンタクト部（１３ｂ，１３ｃ）は、図４及び図５に示すように、絶縁膜７上に配置され、半導体層４ｂ２上には配置されていない。コンタクト部（１３ｂ，１３ｃ）が半導体層４ｂ２上にないことで、コンタクト形成ダメージで絶縁膜８ｃが破壊し半導体層４ｂ２と抵抗素子１３とがショートするといった不具合を抑制することができる。
【００９６】
本実施例１において、半導体層４ｂ２と抵抗素子１３との間の絶縁膜８ｃは、図１４に示すように、高耐圧ＭＩＳＦＥＴ−ＱＨのゲート絶縁膜として使用される絶縁膜８ｂと同一工程で形成されている。このように、高耐圧ＭＩＳＦＥＴ−ＱＨのゲート絶縁膜形成工程と同一工程で絶縁膜８ｃを形成することにより、プロセスの簡略化を図ることができる。
【００９７】
また、プロセスの簡略化は、低耐圧ＭＩＳＦＥＴ−ＱＬのゲート絶縁膜として使用される絶縁膜９の形成工程（図１５参照）と同一工程で絶縁膜８ｃを形成することでも行うことができるが、絶縁膜９は絶縁膜８ｂよりも膜厚が薄いため、半導体層４ｂ２と抵抗素子１３との絶縁性を考慮すると、本実施例１のように、高耐圧ＭＩＳＦＥＴ−ＱＨのゲート絶縁膜形成工程と同一工程で絶縁膜８ｃを形成することが望ましい。
【００９８】
また、高耐圧ＭＩＳＦＥＴ−ＱＨのゲート絶縁膜形成工程と同一工程で厚い絶縁膜８ｃを形成することで、抵抗素子１３に付加される寄生容量を低減することができる。
【００９９】
本実施例１の製造では、図１３に示すように、半導体層（４ｂ１，４ｂ２）上を例えばフォトレジスト膜からなるマスクＭ２で覆った状態で、半導体層（４ａ１，４ａ２）の主面に、半導体層の抵抗値を低減するための不純物ｅ１や閾値調整用の不純物ｅ１等をイオン注入し、半導体層４ｂ２には、不純物ｅ１のイオン注入を行っていない。このように、半導体層４ｂ２に不純物１ｅをイオン注入しないことにより、半導体層４ｂ２が空乏化し易くなるため、抵抗素子１３から見た支持基板２の寄生容量を低減することができる。
【０１００】
本実施例１の製造では、ＭＩＳＦＥＴのエクステンション領域（半導体領域１４）を形成する工程において、図１８に示すように、抵抗素子１３を例えばフォトレジスト膜からなるマスクＭ３で覆った状態で、半導体層４ａ１及び４ａ２に不純物（例えばＡｓ）ｅ２をイオン注入し、抵抗素子１３には不純物ｅ２のイオン注入を行っていない。また、ＭＩＳＦＥＴのコンタクト領域（半導体領域１６）を形成する工程において、図２１に示すように、抵抗素子１３を例えばフォトレジスト膜からなるマスクＭ４で覆った状態で、半導体層４ａ１及び４ａ２に不純物（例えばＡｓ）ｅ３をイオン注入し、半導体層４ｂ２には、不純物ｅ３のイオン注入を行っていない。
【０１０１】
ポリシリコン膜からなる抵抗素子１３の上面には自然酸化膜等の絶縁膜が残存していることがあり、不純物のイオン注入にバラツキが出ることがある。従って、本実施例１のように、ＭＩＳＦＥＴのソース領域及びドレイン領域を形成するための不純物イオン注入工程において、抵抗素子１３に不純物をイオン注入しないことにより、抵抗素子１３の抵抗値均一性向上を図ることができ、高精度の抵抗素子１３を形成することができる。
【実施例２】
【０１０２】
図２６は、本発明の実施例２である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図、
図２７は、図２６の抵抗素子の断面構造を示す図（（ａ）は図２６のｃ’−ｃ’線に沿う模式的断面図、（ｂ）は図２６のｄ’−ｄ’線に沿う模式的断面図）である。
【０１０３】
図２６及び図２７（（ａ），（ｂ））に示すように、半導体層４ｂ２は、厚さ方向と交差する平面形状が長辺及び短辺を有する長方形で形成されており、本実施例２では抵抗素子１３の平面サイズ（７［μｍ］×２［μｍ］）よりも大きい平面サイズ、例えば７．６［μｍ］×２．６［μｍ］の長方形で形成されている。
【０１０４】
抵抗素子１３は、抵抗素子１３の長辺（又は短辺）が半導体層４ｂ２の長辺（又は短辺）と同一の方向に沿って延在するように向きを揃えた状態で、半導体層４ｂ２の一部と平面的に重なるように、換言すれば半導体層４ｂ２の一部を覆うようにして配置されている。また、抵抗素子１３は、抵抗素子１３の長辺が半導体層４ｂ２の長辺よりも内側に位置し、抵抗素子１３の短辺が半導体層４ｂ２の短辺よりも内側に位置するように配置されている。
【０１０５】
半導体層４ｂ２の上面は、絶縁膜８ｃで覆われている。絶縁膜８ｃの上面は絶縁膜７の上面よりも高さが低くなっており、絶縁膜８ｃと絶縁膜７との高さの差（高低差）に起因する段差Ｓ２が半導体層４ｂ２の外周縁に沿って形成されている。
【０１０６】
抵抗素子１３は、その全体が半導体層４ｂ２上（絶縁膜８ｃ上）に配置されており、長辺方向及び短辺方向において段差Ｓ２を横切っていない。このような構成にすることにより、抵抗素子１３の長辺方向及び短辺方向において段差Ｓ２の影響を受けないため、平坦な抵抗素子１３を形成することができ、抵抗素子１３の抵抗値均一性向上を図ることができる。
【実施例３】
【０１０７】
図２８は、本発明の実施例３である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図、
図２９は、図２８の抵抗素子の断面構造を示す図（（ａ）は図２８のｅ’−ｅ’線に沿う模式的断面図、（ｂ）は図２８のｆ’−ｆ’線に沿う模式的断面図）である。
【０１０８】
図２８及び図２９（（ａ），（ｂ））に示すように、半導体層４ｂ２は、厚さ方向と交差する平面形状が長辺及び短辺を有する長方形で形成されており、本実施例３では、抵抗素子１３の平面サイズ（７［μｍ］×２［μｍ］）に対して、長辺が短く、短辺が長い平面サイズ、例えば４．８［μｍ］×２．６［μｍ］の長方形で形成されている。
【０１０９】
抵抗素子１３は、抵抗素子１３の長辺（又は短辺）が半導体層４ｂ２の長辺（又は短辺）と同一の方向に沿って延在するように向きを揃えた状態で、半導体層４ｂ２の一部と平面的に重なるように、換言すれば半導体層４ｂ２の一部を覆うようにして配置されている。また、抵抗素子１３は、抵抗素子１３の長辺が半導体層４ｂ２の長辺よりも内側に位置し、抵抗素子１３の短辺が半導体層４ｂ２の短辺よりも外側に位置するように配置されている。
【０１１０】
半導体層４ｂ２の上面は、絶縁膜８ｃで覆われている。絶縁膜８ｃの上面は絶縁膜７の上面よりも高さが低くなっており、絶縁膜８ｃと絶縁膜７との高さの差（高低差）に起因する段差Ｓ２が半導体層４ｂ２の外周縁に沿って形成されている。
【０１１１】
抵抗素子１３の本体部１３ａは、長辺方向において段差Ｓ２を横切り、半導体層４ｂ２上（絶縁膜８ｃ上）及び絶縁膜７上に亘って（跨って）配置され、短辺方向においては段差Ｓ２を横切っておらず、絶縁膜７上には配置されていない。
【０１１２】
抵抗素子１３の各々のコンタクト部（１３ｂ，１３ｃ）は、絶縁膜７上に配置され、各々のコンタクト部のシリサイド層１９も絶縁膜７上に配置されており、各々のコンタクト部のシリサイド層１９は半導体層４ｂ２上には配置されていない。
【０１１３】
抵抗素子１３は、半導体層４ｂ２の一部を覆うようにして半導体層４ｂ２上（絶縁膜８ｃ上）に配置されており、短辺方向において段差Ｓ２を横切っていない。このような構成にすることにより、抵抗素子１３の短辺方向において段差Ｓ２の影響を受けないため、平坦な抵抗素子１３を形成することができ、抵抗素子１３の抵抗値均一性向上を図ることができる。
【０１１４】
また、抵抗素子１３の両端部のコンタクト部（１３ｂ，１３ｃ）は、絶縁膜７上に配置され、半導体層４ｂ２上には配置されていない。
【０１１５】
また、コンタクト部（１３ｂ，１３ｃ）が半導体層４ｂ２上にないことで、コンタクト形成ダメージで絶縁膜８ｃが破壊し半導体層４ｂ２と抵抗素子１３とがショートするといった不具合を抑制することができる。
【実施例４】
【０１１６】
図３０は、本発明の実施例４である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図、
図３１は、図３０の抵抗素子の断面構造を示す図（（ａ）は図３０のｇ’−ｇ’線に沿う模式的断面図、（ｂ）は図３０のｈ’−ｈ’線に沿う模式的断面図）である。
【０１１７】
図３０及び図３１（（ａ），（ｂ））に示すように、半導体層４ｂ２は、厚さ方向と交差する平面形状が長辺及び短辺を有する長方形で形成されており、本実施例４では、抵抗素子１３の平面サイズ（７［μｍ］×２［μｍ］）に対して、長辺が短く、短辺が長い平面サイズ、例えば４．８［μｍ］×２．６［μｍ］の長方形で形成されている。
【０１１８】
抵抗素子１３は、抵抗素子１３の長辺（又は短辺）が半導体層４ｂ２の長辺（又は短辺）と同一の方向に沿って延在するように向きを揃えた状態で、半導体層４ｂ２の一部と平面的に重なるように、換言すれば半導体層４ｂ２の一部を覆うようにして配置されている。また、抵抗素子１３は、抵抗素子１３の長辺が半導体層４ｂ２の長辺よりも内側に位置し、抵抗素子１３の短辺が半導体層４ｂ２の短辺よりも外側に位置するように配置されている。
【０１１９】
抵抗素子１３の本体部１３ａは、長辺方向及び短辺方向において段差Ｓ２を横切っておらず、半導体層４ｂ２上に配置されている。抵抗素子１３のコンタクト部（１３ｂ，１３ｃ）は、長辺方向において段差Ｓ２を横切り、半導体層４ｂ２上（絶縁膜８ｃ上）及び絶縁膜７上に亘って（跨って）配置されている。コンタクト部（１３ｂ，１３ｃ）のシリサイド層１９においても、長辺方向において段差Ｓ２を横切り、半導体層４ｂ２上（絶縁膜８ｃ上）及び絶縁膜７上に亘って（跨って）配置されている。
【０１２０】
抵抗素子１３は、主に本体部１３ａで抵抗値が設定される。従って、コンタクト部（１３ｂ，１３ｃ）が段差Ｓ２を横切り、本体部１３ａが段差Ｓ２を横切らないようにすることにより、抵抗素子１３の長辺方向及び短辺方向において段差Ｓ２の影響を排除でき、抵抗素子１３の抵抗値均一性向上を図ることができる。
【実施例５】
【０１２１】
図３２は、本発明の実施例５である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図、
図３３は、図３２の抵抗素子の断面構造を示す図（（ａ）は図３２のｉ’−ｉ’線に沿う模式的断面図、（ｂ）は図３２のｊ’−ｊ’線に沿う模式的断面図）である。
【０１２２】
前述の実施例１〜４では、１つの抵抗素子１３の下に１つの半導体層４ｂ２を配置した例について説明したが、本実施例５では、図３２及び図３３に示すように、１つの抵抗素子１３の下に小矩形の半導体層４ｂ２を複数配置している。本実施例５では、平面が正方形の半導体層４ｂ２を２列で複数配置している。
【０１２３】
このように、１つの抵抗素子１３の下に、小矩形の半導体層４ｂ２を複数配置することにより、半導体層の占有率を微細に制御することができる。
【０１２４】
また、１つの抵抗素子１３の下に複数の半導体層４ｂ２を配置することで、複数の抵抗素子１３に対して段差Ｓ２の影響を平均化でき、複数の抵抗素子１３のペア精度を向上させることができる。
【０１２５】
図３４は、実施例５の変形例である抵抗素子の模式的平面図（（ａ），（ｂ），（ｃ））である。小矩形の半導体層４ｂ２は、図３４（ａ）に示すように千鳥配列で複数配置してもよい。また、小矩形の半導体層４ｂ２は、図３４（ｂ）に示すように、長方形で形成し、複数列で複数配置してもよい。また、小矩形の半導体層４ｂ２は、図３４（ｃ）に示すように、長方形で形成し、一列で複数配置してもよい。
【実施例６】
【０１２６】
図３５は、本発明の実施例６である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図である。
【０１２７】
図３５に示すように、半導体基体１の主面の素子分離領域１ｂに、複数の半導体層４ｂ２を行列状に配置し、その上に複数の抵抗素子１３を配置するようにしてもよい。この場合、マスクの合わせズレを考慮する必要がない。
【実施例７】
【０１２８】
図３６は、本発明の実施例７である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図、
図３７は、図３６の抵抗素子の断面構造を示す図（（ａ）は図３６のｋ’−ｋ’線に沿う模式的断面図、（ｂ）は図３６のｌ’−ｌ’線に沿う模式的断面図）である。
【０１２９】
前述の実施例１〜６では、半導体層４ｂ２を電位固定しない例について説明したが、本実施例７では、半導体層４ｂ２を電位固定する例について説明する。
【０１３０】
図３６及び図３７（（ａ），（ｂ））に示すように、抵抗素子１３は、半導体層４ｂ２の一部と平面的に重なるように配置されている。半導体層４ｂ２の抵抗素子１３と重ならない領域には、シリサイド層１９が設けられている。このシリサイド１９上には、層間絶縁膜２０の表面からシリサイド層１９に到達する接続孔２２ａが設けられており、この接続孔２２ａの内部には導電性プラグ２４ａが埋め込まれている。半導体層４ｂ２は、シリサイド層１９及び導電性プラグ２４ａを介して層間絶縁膜２０上を延在する配線２６ａと電気的に接続されている。配線２６ａは、半導体層４ｂ２を電源電位又は基準電位に電位固定するための配線である。
【０１３１】
このように、半導体層４ｂ２を電位固定することにより、半導体層４ｂ２をシールド層として使用することができ、半導体層４ｂ２でノイズを吸収することができるため、抵抗素子１３の抵抗値の変動を抑制することができ、抵抗素子１３の抵抗値精度向上を図ることができる。
【実施例８】
【０１３２】
図３８は、本発明の実施例８である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図、
図３９は、図３８の抵抗素子の断面構造を示す図（（ａ）は図３８のｍ’−ｍ’線に沿う模式的断面図、（ｂ）は図３８のｎ’−ｎ’線に沿う模式的断面図）である。
【０１３３】
前述の実施例１では、シリサイド層１９を抵抗素子１３のうち、導電性プラグ２４と接続する領域に選択的に形成したが、本実施例８では、抵抗素子１３の本体部１３ａ上の全面にシリサイド層１９を形成している。
【０１３４】
抵抗素子１３に求められる抵抗値が小さい場合などは、本実施例のように、抵抗素子１３の表面を全てシリサイド化してもよい。
【０１３５】
この場合、前述の実施例１の図２３で示した絶縁膜１７は省略することができる。従って、製造工程を簡略化することができる。
【０１３６】
また、本実施例の変形例として、前述の絶縁膜１７を用いて、前述の実施例１で示したような抵抗素子１３上に選択的にシリサイド層１９を作り分けた抵抗素子と、本実施例８で示したような抵抗素子１３上全てにシリサイド層１９を形成した抵抗素子とを、混在させることも可能である。
【０１３７】
また、本実施例８の構成を、他の実施例２〜７と組み合わせて使用することも可能であり、同様にその効果を得ることが出来る。
【０１３８】
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【０１３９】
１…半導体基体、１ａ…素子形成領域（活性領域）、１ｂ…素子分離領域（非活性領域）、２…支持基板、３…絶縁膜、４…半導体層、４ａ１，４ａ２，４ｂ１，４ｂ２…半導体層、５…酸化シリコン膜、６…窒化シリコン膜、７…絶縁膜、
８，９…絶縁膜、１０…ポリシリコン膜、１１，１２…ゲート電極、１３…抵抗素子、１４…ｎ型半導体領域、１５…サイドウォールスペーサ、１６…ｎ型半導体領域、１７…絶縁膜、１８…高融点金属膜、１９…シリサイド層、
２０…層間絶縁膜、２１，２２，２２ａ…接続孔、２３，２４，２４ａ…導電性プラグ、２５，２６，２６ａ…配線、
３０…半導体装置、３１…内部回路形成部、３２ａ…ロジック回路モジュール、３２ｂ…ＳＲＡＭ回路モジュール、３２ｃ…ＤＰＲＡＭ回路モジュール、３２ｄ…ＳＰＲＡＭ回路モジュール、３２ｅ…ＣＲＯＭ回路モジュール、３２ｆ…アナログ回路モジュール、３３…入出力セル形成部、３４…電極パッド、
ｅ１，ｅ２，ｅ３…不純物、Ｍ１，Ｍ２，Ｍ３，Ｍ４…マスク、
ＱＨ…高耐圧ｎ型ＭＩＳＦＥＴ、ＱＬ…低耐圧ｎ型ＭＩＳＦＥＴ。
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術に関し、特に、抵抗素子を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体基板の主面の素子形成領域間を電気的に分離する素子分離の１つに、例えばＳＴＩ（Ｓhallow Ｔrench Ｉsolation）やＳＧＩ（Ｓhallw Ｇroove Ｉsolation）と呼称される溝型素子分離が知られている。この溝型素子分離は、半導体基板の主面の素子分離領域をエッチングして溝を形成した後、この溝の中を絶縁膜で埋め込むことによって素子形成領域間を電気的に分離する技術である。溝型素子分離で分離された素子形成領域は、溝によって島状に区画された半導体層（活性層）で構築され、溝の中に埋め込まれた絶縁膜によって周囲を囲まれている。溝の中への絶縁膜の埋め込みは、溝の中を埋め込むようにして半導体基板の主面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で堆積した後、溝の中に絶縁膜が選択的に残るように半導体基板の主面上の絶縁膜を例えばＣＭＰ（化学的機械研磨：Ｃhemical Ｍechanical Ｐolishing）法で除去することによって行われる。
【０００３】
ＣＭＰ法を用いた溝型素子分離では、溝の幅が相対的に大きくなると、絶縁膜の研磨速度が局所的に速くなり、溝の中に残る絶縁膜の中央部分が窪む、所謂ディッシング現象が生じ易くなる。
【０００４】
特開２０００２−１５８２７８号公報には、半導体基板の主面の素子分離領域に、トランジスタ素子の形成領域として使用される半導体層（活性層）とは異なるダミー半導体層（ダミー活性層）を形成して、溝の中に絶縁膜が選択的に残るように半導体基板の主面上の絶縁膜をＣＭＰ法で除去する時のディッシング現象を抑制する技術が開示されている。
【０００５】
特開２００２−２６１２４４号公報には、溝の中に絶縁膜が選択的に残るように半導体基板の主面上の絶縁膜をＣＭＰ法で除去する時のディッシング現象を抑制し、溝の中の絶縁膜（素子分離酸化膜）上に形成されたポリシリコン抵抗素子の抵抗値精度を高める技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１５８２７８号公報
【特許文献２】特開２００２−２６１２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置の製造においては、半導体基板の主面の素子形成領域間を溝型素子分離で電気的に分離する場合、ディッシング現象に起因するウエハ平坦性低下を抑制するため、ウエハの主面をメッシュ状の複数の仮想領域に分割し、各仮想領域における半導体層の占有率（溝の中の絶縁膜と半導体層との比率）を定めている。例えば、ウエハの主面を２０［μｍ］角の大きさで複数の仮想領域に分割し、各仮想領域における半導体層の占有率を１５〜２０％以上とする規定がなされている。半導体層の占有率を満たさない仮想領域が存在した場合には、半導体層の占有率を満たすように、素子分離領域にダミー半導体層（ダミー活性層）を設けている。
【０００８】
ところで、集積回路を構築する素子の１つに例えば抵抗素子がある。この抵抗素子においても、様々な構造のものが知られている。例えば、半導体基板の主面に不純物を導入して形成された拡散層（半導体領域）からなる拡散抵抗素子や、半導体基板の主面上に形成されたポリシリコン膜からなるポリシリコン抵抗素子等が知られている。
【０００９】
ポリシリコン抵抗素子は、拡散層抵抗素子と比較して、高精度の抵抗値が得られることから、アナログ系回路に多用されている。アナログ系回路では、多数のポリシリコン抵抗素子が使用されており、配線の引き回しや素子同士の接続を考慮して、多数のポリシリコン抵抗素子を所定の領域に集中して配置している。
【００１０】
ポリシリコン抵抗素子は、製造プロセスの簡略化を考慮して一般的にＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）のゲート電極と同一工程で形成されるため、半導体基板の主面の素子分離領域に配置される。
【００１１】
ポリシリコン抵抗素子は、ＭＩＳＦＥＴと比較して平面サイズが大きく、しかも所定の領域に集中して多数配置されるため、多数のポリシリコン抵抗素子を集中して配置できる広大な素子分離領域が必要となる。
【００１２】
半導体基板の主面の素子形成領域間を溝型素子分離で電気的に分離する場合、多数のポリシリコン抵抗素子が集中して配置される素子分離領域では、半導体層の占有率を満たすことが困難となる。
【００１３】
そこで、多数のポリシリコン抵抗素子が集中して配置される素子分離領域にダミー半導体層を形成して半導体層の占有率を満たしているが、ポリシリコン抵抗素子の下にダミー半導体層を配置することができないため、図４０及び図４１（（ａ），（ｂ））に示すように、ポリシリコン抵抗素子４５を囲むようにしてダミー半導体層４２を形成している。
【００１４】
ここで、図４０は、従来の半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図、図４１は、図４０の抵抗素子の断面構造を示す図（（ａ）は図４０のｖ’−ｖ’線に沿う模式的断面図，（ｂ）は図４０のｗ’−ｗ’線に沿う模式的断面図）である。図４０及び図４１において、符号４０は半導体基板、符号４１は溝、符号４２はダミー半導体層（ダミー活性層）、符号４３は絶縁膜、符号４４はウエル領域、符号４５はポリシリコン抵抗素子である。
【００１５】
ポリシリコン抵抗素子４５の下にダミー半導体層４２を配置できない理由は、ポリシリコン抵抗素子４５の下にダミー半導体層４２を配置すると、基板バイアス効果の影響により、ポリシリコン抵抗素子４５の抵抗値が変化するといった特性変動を受け易い構造となるためである。バルク構造では、ウエル領域４４上に絶縁膜４３を介在してポリシリコン抵抗素子４５が形成されるため、基板バイアスの影響でポリシリコン抵抗素子４５に寄生容量が付加される。図４１に示すように、ポリシリコン抵抗素子４５の下にダミー半導体層４２を配置しない場合は、絶縁膜４３の厚さが厚いのでポリシリコン抵抗素子４５に付加される寄生容量は小さいが、ポリシリコン抵抗素子４５の下にダミー半導体層４２を配置した場合は、ダミー半導体層４２を配置した部分での絶縁膜の厚さが薄くなるため、ポリシリコン抵抗素子４５に付加される寄生容量が大きくなる。従って、ポリシリコン抵抗素子４５の下にダミー半導体層４２を配置すると、基板バイアス効果の影響により特性変動を受け易くなる。
【００１６】
ここで問題となるのは、ポリシリコン抵抗素子４５と、ダミー半導体層４２とを平面的に並べて配置しているため、素子分離領域の面積が増大し、半導体装置の小型化を阻害する要因となることである。そこで、本発明者は、ポリシリコン抵抗素子の下にダミー半導体層を配置できないか検討し、本発明をなした。
【００１７】
本発明の目的は、半導体装置の小型化を実現することが可能な技術を提供することにある。
【００１８】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２０】
前記目的は、第１の絶縁膜上に、島状の半導体層及び前記半導体層を囲む第２の絶縁膜を形成し、前記半導体層の上面と平面的に重なるようにして導電膜からなる抵抗素子（例えばポリシリコン抵抗素子）を配置することによって達成される。
【００２１】
また、上記目的は、第１の絶縁膜上に、トランジスタ素子の形成領域として使用される島状の第１の半導体層と、ディッシング現象の抑制を目的（ウエハ平坦化及び半導体層の占有率対策を目的）とする島状の第２の半導体層であって、前記第１の半導体層とは構造的に独立（個々に分離）した島状の第２の半導体層と、これらの半導体層の間を埋め込む（これらの半導体層を囲む）第２の絶縁膜とを形成し、前記第２の半導体層の上面と平面的に重なるようにして導電膜からなる抵抗素子（例えばポリシリコン抵抗素子）を配置することによって達成される。
【発明の効果】
【００２２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００２３】
本発明によれば、半導体装置の小型化を実現することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施例１である半導体装置に搭載された集積回路のレイアウトを示す模式的平面図である。
【図２】本発明の実施例１である半導体装置において、低耐圧ＭＩＳＦＥＴが形成された第１の領域、高耐圧ＭＩＳＦＥＴが形成された第２の領域、及び複数の抵抗素子が形成された第３の領域を１つの図に掲載して示す模式的平面図である。
【図３】図２の低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴ及び抵抗素子の断面構造を１つの図に掲載して示す模式的断面図である。
【図４】図２の抵抗素子を拡大して示す模式的平面図である。
【図５】図４の抵抗素子の断面構造を示す図（（ａ）は図４のａ’−ａ’線に沿う模式的断面図，（ｂ）は図４のｂ’−ｂ’線に沿う模式的断面図）である。
【図６】本発明の実施例１である半導体装置の製造工程を示す模式的断面図である。
【図７】図６に続く半導体装置の製造工程を示す模式的断面図である。
【図８】図７に続く半導体装置の製造工程を示す模式的断面図である。
【図９】図８に続く半導体装置の製造工程を示す模式的断面図である。
【図１０】図９に続く半導体装置の製造工程を示す模式的断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す模式的断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す模式的断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す模式的断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す模式的断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す模式的断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す模式的断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す模式的断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す模式的断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す模式的断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す模式的断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す模式的断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す模式的断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す模式的断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す模式的断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す模式的断面図である。
【図２６】本発明の実施例２である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図である。
【図２７】図２６の抵抗素子の断面構造を示す図（（ａ）は図２６のｃ’−ｃ’線に沿う模式的断面図，（ｂ）は図２６のｄ’−ｄ’線に沿う模式的断面図）である。
【図２８】本発明の実施例３である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図である。
【図２９】図２８の抵抗素子の断面構造を示す図（（ａ）は図２８のｅ’−ｅ’線に沿う模式的断面図，（ｂ）は図２８のｆ’−ｆ’線に沿う模式的断面図）である。
【図３０】本発明の実施例４である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図である。
【図３１】図３０の抵抗素子の断面構造を示す図（（ａ）は図３０のｇ’−ｇ’線に沿う模式的断面図，（ｂ）は図３０のｈ’−ｈ’線に沿う模式的断面図）である。
【図３２】本発明の実施例５である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図である。
【図３３】図３２の抵抗素子の断面構造を示す図（（ａ）は図３２のｉ’−ｉ’線に沿う模式的断面図，（ｂ）は図３２のｊ’−ｊ’線に沿う模式的断面図）である。
【図３４】本発明の実施例５の変形例である抵抗素子の概略構成を示す模式的平面図（（ａ），（ｂ），（ｃ））である。
【図３５】本発明の実施例６である半導体装置の一部（複数の抵抗素子が形成された素子分離領域）を示す模式的平面図である。
【図３６】本発明の実施例７である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図である。
【図３７】図３６の抵抗素子の断面構造を示す図（（ａ）は図３６のｋ’−ｋ’線に沿う模式的断面図，（ｂ）は図３６のｌ’−ｌ’線に沿う模式的断面図）である。
【図３８】本発明の実施例８である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図である。
【図３９】図３８の抵抗素子の断面構造を示す図（（ａ）は図３８のｍ’−ｍ’線に沿う模式的断面図，（ｂ）は図３９のｎ’−ｎ’線に沿う模式的断面図）である。
【図４０】従来の半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図である。
【図４１】図４０の抵抗素子の断面構造を示す図（（ａ）は図４０のｖ’−ｖ’線に沿う模式的断面図，（ｂ）は図４０のｗ’−ｗ’線に沿う模式的断面図）である。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【実施例１】
【００２６】
本実施例１では、低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴ及び抵抗素子を有する半導体装置に本発明を適用した例について説明する。
【００２７】
図１乃至図２５は、本発明の実施例１の半導体装置に係る図であり、
図１は、半導体装置に搭載された集積回路のレイアウトを示す模式的平面図、
図２は、半導体装置において、低耐圧ＭＩＳＦＥＴが形成された第１の領域、高耐圧ＭＩＳＦＥＴが形成された第２の領域、及び複数の抵抗素子が形成された第３の領域を１つの図に掲載して示す模式的平面図、
図３は、図２の低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴ及び抵抗素子の断面構造を１つの図に掲載して示す模式的断面図、
図４は、図２の抵抗素子を拡大して示す模式的平面図、
図５は、図４の抵抗素子の断面構造を示す図（（ａ）は図４のａ’−ａ’線に沿う模式的断面図，（ｂ）は図４のｂ’−ｂ’線に沿う模式的断面図）、
図６乃至図２５は、半導体装置の製造工程を示す模式的断面図である。
【００２８】
図１に示すように、本実施例１の半導体装置は、厚さ方向と交差する平面が方形状の半導体基体１を主体に構成されている。半導体基体１の主面には集積回路が形成されている。集積回路は、これに限定されないが、論理演算回路モジュール３２ａ、ＳＲＡＭ（Ｓratic Ｒandom Ａccess Ｍemory）回路モジュール３２ｂ、ＤＰＲＡＭ回路モジュール３２ｃ、ＳＰＲＡＭ回路モジュール３２ｄ、ＣＲＯＭ回路モジュール３２ｅ、アナログ回路モジュール３２ｆ等を有し、これらのモジュールは半導体基体１の主面の内部回路形成部３１に配置されている。内部回路形成部３１の周囲には、半導体基体１の各辺に沿って複数の電極パッド（ボンディングパッド）３４が配置され、内部回路形成部３１と電極パッド３４との間には、半導体基体１の各辺に対応して４つの入出力セル形成部３３が配置されている。４つの入出力セル形成部３３には、入出力バッファ回路からなるセルが電極パッド３４の配列方向に沿って複数配置されている。
【００２９】
論理演算回路モジュール３２ａでは、回路を構成する素子として、図２に示す低耐圧ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）−ＱＬが使用されている。入出力バッファ回路では、回路を構成する素子として、図２に示す高耐圧ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）−ＱＨが使用されている。
【００３０】
アナログ回路モジュール３２ｆには、図２に示す複数の抵抗素子１３を使って基準電圧源を構成するＡ／Ｄ変換器、Ｄ／Ａ変換器等のアナログ回路が配置されている。これらのアナログ回路では、配線の引き回しや素子同士の接続を容易にするため、図２に示すように、複数の抵抗素子１３を所定の領域に集中して配置している。
【００３１】
ここで、低耐圧ＭＩＳＦＥＴ、及び高耐圧ＭＩＳＦＥＴは、夫々１つの半導体基体（半導体チップ）内にＣＭＯＳ構成（ｐチャネル導電型ＭＩＳＦＥＴとｎチャネル導電型ＭＩＳＦＥＴとのペア）で内蔵されるが、以下の説明では、ｐチャネル導電型ＭＩＳＦＥＴの説明を省略している。
【００３２】
また、ＭＩＳＦＥＴとは、絶縁ゲート型トランジスタの一種であるが、ゲート電極が金属以外の導電材で形成されたものも含む。
【００３３】
また、ＭＩＳＦＥＴにおいて、ソース領域とドレイン領域とを結ぶ電流通路（チャネル）が形成される領域をチャネル形成領域と呼び、ソース領域とドレイン領域との間のチャネル形成領域に電子のチャネル（導電通路）が形成されるものをｎチャネル導電型（又は単にｎ型）、正孔のチャネルが形成されるものをｐチャネル導電型（又は単にｐ型）と呼ぶ。
【００３４】
また、ＭＩＳＦＥＴにおいて、ゲート絶縁膜が酸化シリコン膜で形成されたものは、一般的にＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼ばれている。
【００３５】
半導体基体１は、図２及び図３に示すように、主に、支持基板２と、支持基板２上に設けられた絶縁膜３と、絶縁膜３上に設けられ、かつ島状に形成された半導体層（４ａ１，４ａ２，４ｂ１，４ｂ２）と、これらの半導体層の間を埋め込むようして（これらの半導体層を囲むようにして）絶縁膜３上に設けられた絶縁膜７とを有する構成になっている。支持基板２及び半導体層（４ａ１，４ａ２，４ｂ１，４ｂ２）は例えば単結晶シリコンからなり、絶縁膜３及び７は例えば酸化シリコン膜からなる。即ち、本実施例１の半導体基体１は、絶縁膜上にシリコン層が設けられた、所謂ＳＯＩ（Ｓilicon Ｏn Ｉnsulator）構造になっている。
【００３６】
半導体基体１の主面は、トランジスタ素子が形成される素子形成領域（活性領域）１ａと、素子形成領域１ａ間を電気的に分離する素子分離領域（非活性領域）１ｂとを有する構成になっており、素子形成領域１ａは島状の半導体層（４ａ１，４ａ２）で構成され、素子分離領域１ｂは、島状の半導体層（４ｂ１，４ｂ２）及び絶縁膜７で構成されている。
【００３７】
素子形成領域１ａの半導体層（４ａ１，４ａ２）、及び素子分離領域１ｂの半導体層（４ｂ１，４ｂ２）は、絶縁膜３上に設けられた半導体層４（図６参照）をパターンニングすることによって島状に形成される。素子分離領域１ｂの絶縁膜７は、半導体層４をパターンニングして島状の半導体層（４ａ１，４ａ２，４ｂ１，４ｂ２）を形成した後、これらの島状半導体層の間を埋め込むようにして、これらの島状半導体層上を含む絶縁膜３上の全面に絶縁膜７を形成し（図１０参照）、その後、島状半導体層の間に絶縁膜７が選択的に残るように絶縁膜７をＣＭＰ（Ｃhemical Ｍechanical Ｐolishing：化学的機械研磨）法で除去（研削・研磨）することによって形成される（図１１参照）。
【００３８】
島状の半導体層（４ａ１，４ａ２）は、トランジスタ素子の形成領域として設けられ、島状の半導体層（４ｂ１，４ｂ２）は、絶縁膜７をＣＭＰ法で研磨する時のディッシング現象を抑制する目的（ウエハ平坦化及び半導体層の占有率対策を目的）で設けられている。島状の半導体層（４ｂ１，４ｂ２）は、トランジスタ素子形成領域として使用される島状の半導体層（４ａ１，４ｂ２）とは構造的に独立（個々に分離）して形成されている。
【００３９】
即ち、半導体基体１の主面は、トランジスタ素子の形成領域として絶縁膜３上に設けられた島状の半導体層（４ａ１，４ａ２）と、ディッシング現象の抑制を目的とし、トランジスタ素子形成領域として使用される島状の半導体層（４ａ１，４ａ２）とは構造的に独立（個々に分離）して絶縁膜３上に設けられた島状の半導体層（４ｂ１，４ｂ２）と、これらの島状の半導体層の間を埋め込むようにして（島状の半導体層の各々を囲むようにして）絶縁膜３上に設けられた絶縁膜７とを有する構成になっている。
【００４０】
半導体層４ａ１及び４ａ２は、複数設けられている。半導体層４ｂ１は、素子分離領域１ｂにおいて、半導体層４ａ１及び４ａ２の周囲に複数設けられている。半導体層４ｂ２は、素子分離領域１ｂにおいて、複数の抵抗素子１３が集中して配置される領域に複数設けられている。
【００４１】
半導体層４ａ１及び４ａ２には不純物が導入されており、導電性としてはｐ型になっている。半導体層４ｂ１及び４ｂ２には基本的に不純物が導入されておらず、真性半導体若しくは半導体層（４ａ１，４ａ２）よりも低い不純物濃度になっている。
【００４２】
半導体層４ａ１には、ｎチャネル導電型の低耐圧ＭＩＳＦＥＴ−ＱＬが形成されている。半導体層４ａ２には、ｎチャネル導電型の高耐圧ＭＩＳＦＥＴ−ＱＨが形成されている。
【００４３】
低耐圧ＭＩＳＦＥＴ−ＱＬは、図３に示すように、主に、チャネル形成領域、ゲート絶縁膜として使用される絶縁膜９、ゲート電極１１、ソース領域及びドレイン領域を有する構造になっている。絶縁膜９は、半導体層４ａ１の主面に設けられている。ゲート電極１１は、半導体層４ａ１の主面上に絶縁膜９を介在して設けられている。チャネル形成領域は、ゲート電極１１の直下における半導体層４ａ１の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長（ゲート長）方向において、チャネル形成領域を挟むようにして半導体層４ａ１の表層部に設けられている。
【００４４】
高耐圧ＭＩＳＦＥＴ−ＱＨは、図３に示すように、主に、チャネル形成領域、ゲート絶縁膜として使用される絶縁膜８ｂ、ゲート電極１２、ソース領域及びドレイン領域を有する構造になっている。絶縁膜８ｂは、半導体層４ａ２の主面に設けられている。ゲート電極１２は、半導体層４ａ２の主面上に絶縁膜８ｂを介在して設けられている。チャネル形成領域は、ゲート電極１２の直下における半導体層４ａ２の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長（ゲート長）方向において、チャネル形成領域を挟むようにして半導体層４ａ２の表層部に設けられている。
【００４５】
高耐圧ＭＩＳＦＥＴ−ＱＨは、高耐圧化を図るため、絶縁膜８ｂが低耐圧ＭＩＳＦＥＴ−ＱＬの絶縁膜９よりも厚い膜厚（８ｂ＞９）で形成され、更にチャネル長（ＣＬ１）が低耐圧ＭＩＳＦＥＴ−ＱＬのチャネル長（ＣＬ２）よりも長く（ＣＬ１＞ＣＬ２）なっている。
【００４６】
低耐圧及び高耐圧ＭＩＳＦＥＴ（ＱＬ，ＱＨ）において、ソース領域及びドレイン領域は、エクステンション領域である一対のｎ型半導体領域１４と、コンタクト領域である一対のｎ型半導体領域１６とで構成されている。一対のｎ型半導体領域１４は、ゲート電極（１１，１２）に整合して半導体層（４ａ１，４ａ２）の主面に形成されている。一対のｎ型半導体領域１６は、ゲート電極（１１，１２）の側壁に設けられたサイドウォールスペーサ１５に整合して半導体層（４ａ１，４ａ２）の主面に形成されている。
【００４７】
エクステンション領域であるｎ型半導体領域１４は、コンタクト領域であるｎ型半導体領域１６よりも低不純物濃度になっている。即ち、本実施例１の低耐圧ＭＩＳＦＥＴ−ＱＬ及び高耐圧ＭＩＳＦＥＴ−ＱＨは、ドレイン領域のチャネル形成領域側の不純物を低濃度化したＬＤＤ（Ｌightly Ｄoped Ｄrain）構造になっている。
【００４８】
低耐圧及び高耐圧ＭＩＳＦＥＴ（ＱＬ，ＱＨ）において、ゲート絶縁膜として使用される各々の絶縁膜（９，８ｂ）は、例えば酸化シリコン膜で形成されている。各々のゲート電極（１１，１２）は、半導体膜として例えばポリシリコン膜を主体に形成されている。
【００４９】
各々のゲート電極（１１，１２）の表面、及び各々のｎ型半導体領域１６の表面には、低抵抗化を図るため、シリサイド層（金属・半導体反応層）１９が設けられている。シリサイド層１９は、例えばサリサイド技術により、サイドウォールスペーサ１５に整合して形成されている。シリサイド層１９としては、例えばコバルトシリサイド（ＣｏＳｉ2）層が用いられている。また、本実施例ではシリサイド層１９として、コバルトシリサイド層を例示しているが、これに限られるものではなく、他の材料として、チタンシリサイド（ＴｉＳｉ2）、または、ニッケルシリサイド（ＮｉＳｉ2）等を用いることもできる。
【００５０】
低耐圧ＭＩＳＦＥＴ−ＱＬ及び高耐圧ＭＩＳＦＥＴ−ＱＨは、半導体基体１の主面上に設けられた層間絶縁膜２０で覆われている。層間絶縁膜２０は、例えば酸化シリコン膜で形成されている。低耐圧及び高耐圧ＭＩＳＦＥＴ（ＱＬ，ＱＨ）の各々のｎ型半導体領域１６上には、層間絶縁膜２０の表面からシリサイド層１９に到達する接続孔２１が設けられており、この接続孔２１の内部には導電性プラグ２３が埋め込まれている。各々のｎ型半導体領域１６は、シリサイド層１９及び導電性プラグ２３を介して層間絶縁膜２０上を延在する配線２５と電気的に接続されている。
【００５１】
なお、図示していないが、低耐圧及び高耐圧ＭＩＳＦＥＴ（ＱＬ，ＱＨ）の各々のゲート電極においても、層間絶縁膜２０上を延在する配線と電気的に接続されている。
【００５２】
複数の抵抗素子１３は、図２に示すように、半導体基体１の主面の素子分離領域１ｂにおいて集中して配置されている。抵抗素子１３は、図４に示すように、厚さ方向と交差する平面形状が長辺及び短辺を有する長方形で形成されており、本実施例１では例えば７［μｍ］×２［μｍ］の長方形になっている。
【００５３】
抵抗素子１３は、図４及び図５（（ａ），（ｂ））に示すように、本体部１３ａと、本体部１３ａの一端側に連なるコンタクト部１３ｂと、本体部１３ａの一端側とは反対側の他端側に連なるコンタクト部１３ｃとを有する構成になっている。本体部１３ａ及びコンタクト部（１３ｂ，１３ｃ）は、半導体膜として例えばポリシリコン膜を主体に形成されている。コンタクト部（１３ｂ，１３ｃ）の上面には、上層の配線とのコンタクト抵抗を低減する目的でシリサイド層１９が設けられている。本体部１３ａには、シリサイド層１９は設けられていない。即ち、抵抗素子１３は、ポリシリコン膜（多結晶シリコン膜）を主体に形成され、ポリシリコン膜の互いに反対側に位置する両端部にシリサイド層１９が設けられた構成になっている。
【００５４】
抵抗素子１３は、図３及び図５（（ａ），（ｂ））に示すように、半導体基体１の主面上に設けられた層間絶縁膜２０で覆われている。抵抗素子１３の各々のコンタクト部（１３ｂ，１３ｃ）上には、層間絶縁膜２０の表面からシリサイド層１９に到達する接続孔２２が設けられており、この接続孔２２の内部には導電性プラグ２４が埋め込まれている。各々のコンタクト部（１３ｂ，１３ｃ）は、シリサイド層１９及び導電性プラグ２４を介して層間絶縁膜２０上を延在する配線２６と電気的に接続されている。
【００５５】
抵抗素子１３は、低耐圧及び高耐圧ＭＩＳＦＥＴ（ＱＬ，ＱＨ）のゲート電極（１１，１２）と一緒に（同一工程で）形成されており、抵抗素子１３のシリサイド層１９もゲート電極（１１，１２）及びｎ型半導体領域１６のシリサイド層１９と一緒に（同一工程で）形成されている。
【００５６】
抵抗素子１３は、半導体基体１の主面の素子分離領域１ｂにおいて、図４及び図５（（ａ），（ｂ））に示すように、半導体層４ｂ２の上面と平面的に重なるようにして配置されている。本実施例１において、抵抗素子１３は、半導体層４ｂ２の全体と平面的に重なるように配置されている。半導体層４ｂ２は、厚さ方向と交差する平面形状が長辺及び短辺を有する長方形で形成されており、本実施例１では抵抗素子１３の平面サイズよりも小さい平面サイズ、例えば４．８［μｍ］×１．６［μｍ］の長方形で形成されている。
【００５７】
抵抗素子１３は、抵抗素子１３の長辺（又は短辺）が半導体層４ｂ２の長辺（又は短辺）と同一の方向に沿って延在するように向きを揃えた状態で、半導体層４ｂ２の全体を覆うようにして配置されている。
【００５８】
半導体層４ｂ２の上面は、図５（（ａ），（ｂ））に示すように、絶縁膜８ｃで覆われている。絶縁膜８ｃの上面は絶縁膜７の上面よりも高さが低くなっており、絶縁膜８ｃと絶縁膜７との高さの差（高低差）に起因する段差Ｓ２が半導体層４ｂ２の外周縁に沿って形成されている。絶縁膜８ｃは、半導体層４ｂ２と抵抗素子１３との間に介在され、この絶縁膜８ｃによって抵抗素子１３は半導体層４ｂ２と電気的に絶縁されている。
【００５９】
抵抗素子１３の本体部１３ａは、長辺方向及び短辺方向において段差Ｓ２を横切り、半導体層４ｂ２上（絶縁膜８ｃ上）及び絶縁膜７上に亘って（跨って）配置されている。抵抗素子１３の各々のコンタクト部（１３ｂ，１３ｃ）は、絶縁膜７上に配置され、各々のコンタクト部のシリサイド層１９も絶縁膜７上に配置されており、各々のコンタクト部のシリサイド層１９は半導体層４ｂ２上には配置されていない。
【００６０】
抵抗素子１３において、本体部１３ａの上面は絶縁膜１７で覆われており、各々のコンタクト部（１３ａ，１３ｂ）のシリサイド層１９は、本体部１３ａの上面に設けられた絶縁膜１７に整合して形成されている。
【００６１】
半導体層４ａ１及び４ａ２は、各々の半導体層を所定の電位に固定するための配線と接続されており、集積回路の動作時に電位固定される。半導体層４ｂ１及び４ｂ２は、各々の半導体層を所定の電位に電位固定するための配線とは接続されておらず、集積回路の動作時においても電位的にフローティング状態になっている。
【００６２】
次に、本実施例１の半導体装置の製造について、図６乃至図２５を用いて説明する。
【００６３】
まず、図６に示す半導体基体１を準備する。半導体基体１は、図６に示すように、支持基板２上に絶縁膜３を介在して半導体層４が設けられた、所謂ＳＯＩ構造になっている。支持基板２及び半導体層４は例えば単結晶シリコンからなり、絶縁膜３は酸化シリコン膜からなる。
【００６４】
次に、図７に示すように、半導体層４の主面を熱酸化して例えば５〜１５［ｎｍ］程度の厚さの酸化シリコン膜５を形成し、その後、酸化シリコン膜５上に、酸化防止膜として例えば１５０［ｎｍ］程度の厚さの窒化シリコン膜６をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で形成する。酸化シリコン膜５は、窒化シリコン膜６が半導体層４に直接形成された場合にその表面に熱的歪みが残留し、結晶欠陥を引き起こす不具合を抑制するためのバッファ膜である。
【００６５】
次に、図８に示すように、窒化シリコン膜６上に例えばフォトレジスト膜からなるマスクＭ１を形成する。マスクＭ１は、半導体基体１の主面の素子形成領域１ａを覆い、半導体基体１の主面の素子分離領域１ｂにおいて島状の半導体層（４ｂ１，４ｂ２）が形成される領域上を覆うパターン、換言すれば素子分離領域において絶縁膜７が形成される領域を露出するパターンで形成されている。
【００６６】
なお、図６乃至図２５においては、島状の半導体層４ｂ１が形成される領域の図示を省略している。
【００６７】
次に、マスクＭ１をエッチングマスクとして使用し、窒化シリコン膜６、酸化シリコン膜５及び半導体層４を順次パターンニングして、図９に示すように、素子形成領域１ａに島状の半導体層（４ａ１，４ａ２）を形成すると共に、素子分離領域１ｂに島状の半導体層４ｂ２を形成する。素子分離領域１ｂには、図示していないが、島状の半導体層４ｂ１も形成される。
【００６８】
半導体層（４ａ１，４ａ２）は、トランジスタ素子を形成するための領域として形成される。半導体層（４ｂ１，４ｂ２）は、この後の工程において、絶縁膜７をＣＭＰ法で研磨する時のディッシング現象を抑制する目的（ウエハ平坦化及び半導体層の占有率対策を目的）で形成される。半導体層４ｂ２は、素子分離領域１ｂにおいて、抵抗素子１３が配置される領域に形成される。半導体層４のパターンニングは、トランジスタ素子の形成領域として使用される半導体層（４ａ１，４ａ２）と、ディッシング現象の抑制を目的とする半導体層（４ｂ１，４ｂ２）とが構造的に独立（個々に分離）するように行う。
【００６９】
次に、マスクＭ１を除去し、その後、図１０に示すように、島状の半導体層（４ａ１，４ａ１，４ｂ１，４ｂ２）の間を埋め込むようにして、これらの島状半導体層上を含む絶縁膜３上の全面に例えば酸化シリコン膜からなる絶縁膜７をＣＶＤ法で形成する。
【００７０】
次に、各半導体層（４ａ１，４ａ２，４ｂ１，４ｂ２）の間に絶縁膜７が選択的に残るように絶縁膜７をＣＭＰ法で研磨して平坦化する。この工程により、図１１に示すように、各半導体層（４ａ１，４ａ２，４ｂ１，４ｂ２）の間に絶縁膜７が選択的に埋め込まれ、各半導体層は絶縁膜７によって囲まれる。
【００７１】
また、この工程により、半導体基体１の主面は、トランジスタ素子の形成領域として絶縁膜３上に設けられた島状の半導体層（４ａ１，４ａ２）と、ディッシング現象の抑制を目的とし、島状の半導体層（４ａ１，４ａ２）とは構造的に独立して絶縁膜３上に設けられた島状の半導体層（４ｂ１，４ｂ２）とを有する構成になる。
【００７２】
なお、この工程において、酸化防止膜として用いた窒化シリコン膜６は、この窒化シリコン膜６下の半導体層（４ａ１，４ａ２，４ｂ１，４ｂ２）が研磨されることを防止するストッパーとして機能する。
【００７３】
次に、熱処理を施して、各半導体層（４ａ１，４ａ２，４ｂ１，４ｂ２）の間における絶縁膜７をデンシファイ（焼き締め）し、その後、図１２に示すように、窒化シリコン膜６及び酸化シリコン膜５を除去する。この工程において、各半導体層（４ａ１，４ａ２，４ｂ１，４ｂ２）の上面は絶縁膜７の上面よりも高さが低くなっており、各半導体層と絶縁膜７との高さの差（高低差）に起因する段差Ｓ１が各半導体層の外周縁に沿って形成される。
【００７４】
次に、図１３に示すように、半導体層（４ｂ１，４ｂ２）上を例えばフォトレジスト膜からなるマスクＭ２で覆った状態で、半導体層（４ａ１，４ａ２）の主面に、半導体層の抵抗値を低減するための不純物ｅ１や閾値調整用の不純物ｅ１等をイオン注入する。この工程において、半導体層（４ｂ１，４ｂ２）には、不純物ｅ１のイオン注入は行われない。
【００７５】
次に、マスクＭ２を除去した後、不純物ｅ１を活性化するための熱処理を施す。
【００７６】
次に、熱酸化処理を施して、図１４に示すように、各半導体層（４ａ１，４ａ２，４ｂ１，４ｂ２）の主面に酸化シリコン膜からなる絶縁膜（８ａ，８ｂ，８ｃ）を形成する。絶縁膜（８ａ，８ｂ，８ｃ）は、例えば７［ｎｍ］程度の厚さで形成する。絶縁膜８ｂは高耐圧ＭＩＳＦＥＴ−ＱＨのゲート絶縁膜として使用される。絶縁膜８ｃは、半導体層４ｂ２と抵抗素子１３とを電気的に分離する絶縁膜として使用される。
【００７７】
次に、半導体層４ａ１上の絶縁膜８ａを選択的に除去し、その後、熱酸化処理を施して、図１５に示すように、半導体層４ａ１の主面に酸化シリコン膜からなる絶縁膜９を形成する。絶縁膜９は、例えば２［ｎｍ］程度の厚さで形成する。絶縁膜９は、低耐圧ＭＩＳＦＥＴ−ＱＬのゲート絶縁膜として使用される。
【００７８】
この工程において、絶縁膜８ｃの上面は絶縁膜７の上面よりも高さが低くなっており、絶縁膜８ｃと絶縁膜７との高さの差（高低差）に起因する段差Ｓ２が半導体層４ｂ２の外周縁に沿って形成される。また、他の半導体層（４ａ１，４ａ２，４ｂ１）においても、半導体層上の絶縁膜（８ｂ，８ｃ，９）と絶縁膜７との高低差に起因する段差が各々の半導体層の周囲に沿って形成される。
【００７９】
次に、図１６に示すように、絶縁膜（８ｂ，８ｃ，９）上を含む半導体基体１の主面上の全面に、半導体膜として例えばポリシリコン膜１０をＣＶＤ法で形成する。
【００８０】
次に、ポリシリコン膜１０に抵抗値を低減する不純物（例えば砒素（Ａｓ））をイオン注入した後、ポリシリコン膜１０をパターンニングして、図１７に示すように、半導体層４ａ１上に絶縁膜９を介在してゲート電極１１、半導体層４ａ２上に絶縁膜８ｂを介在してゲート電極１２、半導体層４ｂ２上に絶縁膜８ｃを介在して抵抗素子１３を夫々形成する。抵抗素子１３の本体部１３ａは、長辺方向及び短辺方向において段差Ｓ２を横切り、半導体層４ｂ２上（絶縁膜８ｃ上）及び絶縁膜７上に亘って（跨って）配置される。抵抗素子１３の各々のコンタクト部（１３ｂ，１３ｃ）は、絶縁膜７上に配置される。
【００８１】
次に、図１８に示すように、抵抗素子１３を例えばフォトレジスト膜からなるマスクＭ３で覆った状態で、半導体層４ａ１及び４ａ２に不純物（例えばＡｓ）ｅ２をイオン注入する。この工程において、抵抗素子１３には不純物ｅ２のイオン注入は行われない。
【００８２】
次に、マスクＭ３を除去し、その後、不純物ｅ２を活性化させる熱処理を施して、図１９に示すように、半導体層４ａ１の主面にゲート電極１１に整合した一対のｎ型半導体領域（エクステンション領域）１４、半導体層４ａ２の主面にゲート電極１２に整合した一対のｎ型半導体領域（エクステンション領域）１４を夫々形成する。
【００８３】
次に、図２０に示すように、ゲート電極（１１，１２）の側壁及び抵抗素子１３の側壁に、サイドウォールスペーサ１５を形成する。サイドウォールスペーサ１５は、半導体基体１の主面上の全面に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、絶縁膜にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施すことによって形成される。
【００８４】
次に、図２１に示すように、抵抗素子１３を例えばフォトレジスト膜からなるマスクＭ４で覆った状態で、半導体層４ａ１及び４ａ２に不純物（例えばＡｓ）ｅ３をイオン注入する。この工程において、半導体層４ｂ１及び４ｂ２には、不純物ｅ３のイオン注入は行われない。
【００８５】
次に、マスクＭ４を除去し、その後、不純物ｅ３を活性化させる熱処理を施して、図２２に示すように、半導体層４ａ１の主面にゲート電極１１の側壁のサイドウォールスペーサ１５に整合した一対のｎ型半導体領域（コンタクト領域）１６、半導体層４ａ２の主面にゲート電極１２のサイドウォールスペーサ１５に整合した一対のｎ型半導体領域（コンタクト領域）１６を夫々形成する。
【００８６】
次に、図２３に示すように、抵抗素子１３の上面に本体部１３ａを覆い、各々のコンタクト部（１３ｂ，１３ｃ）を覆わない絶縁膜１７を形成する。絶縁膜１７は、例えば酸化シリコン膜からなり、抵抗素子１３の上面に形成されるシリサイド層を規定する。
【００８７】
次に、自然酸化膜等を除去して、抵抗素子１３の各々のコンタクト部（１３ｂ，１３ｃ）の表面、ゲート電極（１１，１２）の表面、並びにｎ型半導体領域１６の表面を露出させた後、図２４に示すように、これらの表面上を含む半導体基体１の主面上の全面に高融点金属膜（例えばコバルト（Ｃｏ）膜）１８をスパッタ法で形成する。
【００８８】
次に、抵抗素子１３の各々のコンタクト部（１３ｂ，１３ｃ）、ゲート電極（１１，１２）、並びにｎ型半導体領域１６と、高融点金属膜１８とを反応させる熱処理を施して、図２５に示すように、各々のコンタクト部（１３ｂ，１３ｃ）の表面、ゲート電極（１１，１２）の表面、並びにｎ型半導体領域１６の表面に、夫々シリサイド層（例えばＣｏＳｉ2層）１９を形成する。ゲート電極（１１，１２）上及びｎ型半導体領域１６のシリサイド層１９は、サイドウォールスペーサ１５に整合して形成される。抵抗素子１３上のシリサイド層１９は、絶縁膜１７に整合して形成される。また、本実施例ではシリサイド層１９として、コバルトシリサイド層を例示しているが、これに限られるものではなく、他の材料として、チタンシリサイド（ＴｉＳｉ2）、または、ニッケルシリサイド（ＮｉＳｉ2）等を用いることもできる。
【００８９】
次に、未反応の高融点金属膜１８を選択的に除去する。この工程により、サリサイド構造の低耐圧及び高耐圧ＭＩＳＦＥＴ（ＱＬ，ＱＨ）がほぼ完成する。また、ポリシリコン膜からなり、各々のコンタクト部（１３ｂ，１３ｃ）にシリサイド層１９を有する抵抗素子１３がほぼ完成する。
【００９０】
この後、半導体基体１の主面上に層間絶縁膜２０を形成し、その後、接続孔（２１，２２）、導電性プラグ（２３，２４）、配線（２５，２６）等を順次形成することにより、図３に示す構造となる。
【００９１】
半導体装置の製造においては、半導体基体１の主面の素子形成領域１ａ間を溝型素子分離で電気的に分離する場合、ディッシング現象に起因するウエハ平坦性低下を抑制するため、ウエハの主面をメッシュ状の複数の仮想領域に分割し、各仮想領域における半導体層の占有率（溝の中の絶縁膜と半導体層との比率）を定めている。例えば、ウエハの主面を２０［μｍ］角の大きさで複数の仮想領域に分割し、各仮想領域における半導体層の占有率を１５〜２０％以上とする規定がなされている。半導体層の占有率を満たさない仮想領域が存在した場合には、図２及び図３に示すように、素子分離領域１ｂにダミーの半導体層（４ｂ１，４ｂ２）を設け、半導体層の占有率を満たすようにしている。
【００９２】
本実施例１において、半導体層４ｂ２は、図３に示すように、絶縁膜３上に、トランジスタ素子の形成領域として使用される半導体層（４ａ１，４ａ２）に対して構造的に独立して形成されており、絶縁膜３及び絶縁膜７によって電気的にも分離して形成されている。このような構成にすることにより、半導体層４ｂ２は、半導体層（４ａ１，４ａ２）の電位固定や支持基板２の電位固定による基板バイアスの影響を受けないため、抵抗素子１３を半導体層４ｂ２と平面的に重なるように配置しても、基板バイアス効果に起因する抵抗素子１３の特性変動を抑制することができる。
【００９３】
従って、ディッシング現象の抑制を目的（ウエハ平坦化及び半導体層の占有率対策を目的）とする半導体層４ｂ２上に、この半導体層４ｂ２と平面的に重なるように抵抗素子１３を配置することができるため、図４０及び図４１に示した従来のように、抵抗素子４５とダミー半導体層４２とを平面的に並べて配置する場合と比較して、素子分離領域１ｂの面積を縮小することができ、半導体装置の小型化を実現することができる。
【００９４】
素子分離領域１ｂの面積縮小は、半導体層４ｂ２の一部と抵抗素子１３とを平面的に重ねることでも行うことができるが、本実施例１のように、半導体層４ｂ２の全体を覆うようにして抵抗素子１３を配置することにより、半導体層４ｂ２の占有面積が抵抗素子１３の占有面積で相殺されるため、素子分離領域１ｂの面積縮小に更に効果的である。
【００９５】
本実施例１において、抵抗素子１３の両端部のコンタクト部（１３ｂ，１３ｃ）は、図４及び図５に示すように、絶縁膜７上に配置され、半導体層４ｂ２上には配置されていない。コンタクト部（１３ｂ，１３ｃ）が半導体層４ｂ２上にないことで、コンタクト形成ダメージで絶縁膜８ｃが破壊し半導体層４ｂ２と抵抗素子１３とがショートするといった不具合を抑制することができる。
【００９６】
本実施例１において、半導体層４ｂ２と抵抗素子１３との間の絶縁膜８ｃは、図１４に示すように、高耐圧ＭＩＳＦＥＴ−ＱＨのゲート絶縁膜として使用される絶縁膜８ｂと同一工程で形成されている。このように、高耐圧ＭＩＳＦＥＴ−ＱＨのゲート絶縁膜形成工程と同一工程で絶縁膜８ｃを形成することにより、プロセスの簡略化を図ることができる。
【００９７】
また、プロセスの簡略化は、低耐圧ＭＩＳＦＥＴ−ＱＬのゲート絶縁膜として使用される絶縁膜９の形成工程（図１５参照）と同一工程で絶縁膜８ｃを形成することでも行うことができるが、絶縁膜９は絶縁膜８ｂよりも膜厚が薄いため、半導体層４ｂ２と抵抗素子１３との絶縁性を考慮すると、本実施例１のように、高耐圧ＭＩＳＦＥＴ−ＱＨのゲート絶縁膜形成工程と同一工程で絶縁膜８ｃを形成することが望ましい。
【００９８】
また、高耐圧ＭＩＳＦＥＴ−ＱＨのゲート絶縁膜形成工程と同一工程で厚い絶縁膜８ｃを形成することで、抵抗素子１３に付加される寄生容量を低減することができる。
【００９９】
本実施例１の製造では、図１３に示すように、半導体層（４ｂ１，４ｂ２）上を例えばフォトレジスト膜からなるマスクＭ２で覆った状態で、半導体層（４ａ１，４ａ２）の主面に、半導体層の抵抗値を低減するための不純物ｅ１や閾値調整用の不純物ｅ１等をイオン注入し、半導体層４ｂ２には、不純物ｅ１のイオン注入を行っていない。このように、半導体層４ｂ２に不純物１ｅをイオン注入しないことにより、半導体層４ｂ２が空乏化し易くなるため、抵抗素子１３から見た支持基板２の寄生容量を低減することができる。
【０１００】
本実施例１の製造では、ＭＩＳＦＥＴのエクステンション領域（半導体領域１４）を形成する工程において、図１８に示すように、抵抗素子１３を例えばフォトレジスト膜からなるマスクＭ３で覆った状態で、半導体層４ａ１及び４ａ２に不純物（例えばＡｓ）ｅ２をイオン注入し、抵抗素子１３には不純物ｅ２のイオン注入を行っていない。また、ＭＩＳＦＥＴのコンタクト領域（半導体領域１６）を形成する工程において、図２１に示すように、抵抗素子１３を例えばフォトレジスト膜からなるマスクＭ４で覆った状態で、半導体層４ａ１及び４ａ２に不純物（例えばＡｓ）ｅ３をイオン注入し、半導体層４ｂ２には、不純物ｅ３のイオン注入を行っていない。
【０１０１】
ポリシリコン膜からなる抵抗素子１３の上面には自然酸化膜等の絶縁膜が残存していることがあり、不純物のイオン注入にバラツキが出ることがある。従って、本実施例１のように、ＭＩＳＦＥＴのソース領域及びドレイン領域を形成するための不純物イオン注入工程において、抵抗素子１３に不純物をイオン注入しないことにより、抵抗素子１３の抵抗値均一性向上を図ることができ、高精度の抵抗素子１３を形成することができる。
【実施例２】
【０１０２】
図２６は、本発明の実施例２である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図、
図２７は、図２６の抵抗素子の断面構造を示す図（（ａ）は図２６のｃ’−ｃ’線に沿う模式的断面図、（ｂ）は図２６のｄ’−ｄ’線に沿う模式的断面図）である。
【０１０３】
図２６及び図２７（（ａ），（ｂ））に示すように、半導体層４ｂ２は、厚さ方向と交差する平面形状が長辺及び短辺を有する長方形で形成されており、本実施例２では抵抗素子１３の平面サイズ（７［μｍ］×２［μｍ］）よりも大きい平面サイズ、例えば７．６［μｍ］×２．６［μｍ］の長方形で形成されている。
【０１０４】
抵抗素子１３は、抵抗素子１３の長辺（又は短辺）が半導体層４ｂ２の長辺（又は短辺）と同一の方向に沿って延在するように向きを揃えた状態で、半導体層４ｂ２の一部と平面的に重なるように、換言すれば半導体層４ｂ２の一部を覆うようにして配置されている。また、抵抗素子１３は、抵抗素子１３の長辺が半導体層４ｂ２の長辺よりも内側に位置し、抵抗素子１３の短辺が半導体層４ｂ２の短辺よりも内側に位置するように配置されている。
【０１０５】
半導体層４ｂ２の上面は、絶縁膜８ｃで覆われている。絶縁膜８ｃの上面は絶縁膜７の上面よりも高さが低くなっており、絶縁膜８ｃと絶縁膜７との高さの差（高低差）に起因する段差Ｓ２が半導体層４ｂ２の外周縁に沿って形成されている。
【０１０６】
抵抗素子１３は、その全体が半導体層４ｂ２上（絶縁膜８ｃ上）に配置されており、長辺方向及び短辺方向において段差Ｓ２を横切っていない。このような構成にすることにより、抵抗素子１３の長辺方向及び短辺方向において段差Ｓ２の影響を受けないため、平坦な抵抗素子１３を形成することができ、抵抗素子１３の抵抗値均一性向上を図ることができる。
【実施例３】
【０１０７】
図２８は、本発明の実施例３である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図、
図２９は、図２８の抵抗素子の断面構造を示す図（（ａ）は図２８のｅ’−ｅ’線に沿う模式的断面図、（ｂ）は図２８のｆ’−ｆ’線に沿う模式的断面図）である。
【０１０８】
図２８及び図２９（（ａ），（ｂ））に示すように、半導体層４ｂ２は、厚さ方向と交差する平面形状が長辺及び短辺を有する長方形で形成されており、本実施例３では、抵抗素子１３の平面サイズ（７［μｍ］×２［μｍ］）に対して、長辺が短く、短辺が長い平面サイズ、例えば４．８［μｍ］×２．６［μｍ］の長方形で形成されている。
【０１０９】
抵抗素子１３は、抵抗素子１３の長辺（又は短辺）が半導体層４ｂ２の長辺（又は短辺）と同一の方向に沿って延在するように向きを揃えた状態で、半導体層４ｂ２の一部と平面的に重なるように、換言すれば半導体層４ｂ２の一部を覆うようにして配置されている。また、抵抗素子１３は、抵抗素子１３の長辺が半導体層４ｂ２の長辺よりも内側に位置し、抵抗素子１３の短辺が半導体層４ｂ２の短辺よりも外側に位置するように配置されている。
【０１１０】
半導体層４ｂ２の上面は、絶縁膜８ｃで覆われている。絶縁膜８ｃの上面は絶縁膜７の上面よりも高さが低くなっており、絶縁膜８ｃと絶縁膜７との高さの差（高低差）に起因する段差Ｓ２が半導体層４ｂ２の外周縁に沿って形成されている。
【０１１１】
抵抗素子１３の本体部１３ａは、長辺方向において段差Ｓ２を横切り、半導体層４ｂ２上（絶縁膜８ｃ上）及び絶縁膜７上に亘って（跨って）配置され、短辺方向においては段差Ｓ２を横切っておらず、絶縁膜７上には配置されていない。
【０１１２】
抵抗素子１３の各々のコンタクト部（１３ｂ，１３ｃ）は、絶縁膜７上に配置され、各々のコンタクト部のシリサイド層１９も絶縁膜７上に配置されており、各々のコンタクト部のシリサイド層１９は半導体層４ｂ２上には配置されていない。
【０１１３】
抵抗素子１３は、半導体層４ｂ２の一部を覆うようにして半導体層４ｂ２上（絶縁膜８ｃ上）に配置されており、短辺方向において段差Ｓ２を横切っていない。このような構成にすることにより、抵抗素子１３の短辺方向において段差Ｓ２の影響を受けないため、平坦な抵抗素子１３を形成することができ、抵抗素子１３の抵抗値均一性向上を図ることができる。
【０１１４】
また、抵抗素子１３の両端部のコンタクト部（１３ｂ，１３ｃ）は、絶縁膜７上に配置され、半導体層４ｂ２上には配置されていない。
【０１１５】
また、コンタクト部（１３ｂ，１３ｃ）が半導体層４ｂ２上にないことで、コンタクト形成ダメージで絶縁膜８ｃが破壊し半導体層４ｂ２と抵抗素子１３とがショートするといった不具合を抑制することができる。
【実施例４】
【０１１６】
図３０は、本発明の実施例４である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図、
図３１は、図３０の抵抗素子の断面構造を示す図（（ａ）は図３０のｇ’−ｇ’線に沿う模式的断面図、（ｂ）は図３０のｈ’−ｈ’線に沿う模式的断面図）である。
【０１１７】
図３０及び図３１（（ａ），（ｂ））に示すように、半導体層４ｂ２は、厚さ方向と交差する平面形状が長辺及び短辺を有する長方形で形成されており、本実施例４では、抵抗素子１３の平面サイズ（７［μｍ］×２［μｍ］）に対して、長辺が短く、短辺が長い平面サイズ、例えば４．８［μｍ］×２．６［μｍ］の長方形で形成されている。
【０１１８】
抵抗素子１３は、抵抗素子１３の長辺（又は短辺）が半導体層４ｂ２の長辺（又は短辺）と同一の方向に沿って延在するように向きを揃えた状態で、半導体層４ｂ２の一部と平面的に重なるように、換言すれば半導体層４ｂ２の一部を覆うようにして配置されている。また、抵抗素子１３は、抵抗素子１３の長辺が半導体層４ｂ２の長辺よりも内側に位置し、抵抗素子１３の短辺が半導体層４ｂ２の短辺よりも外側に位置するように配置されている。
【０１１９】
抵抗素子１３の本体部１３ａは、長辺方向及び短辺方向において段差Ｓ２を横切っておらず、半導体層４ｂ２上に配置されている。抵抗素子１３のコンタクト部（１３ｂ，１３ｃ）は、長辺方向において段差Ｓ２を横切り、半導体層４ｂ２上（絶縁膜８ｃ上）及び絶縁膜７上に亘って（跨って）配置されている。コンタクト部（１３ｂ，１３ｃ）のシリサイド層１９においても、長辺方向において段差Ｓ２を横切り、半導体層４ｂ２上（絶縁膜８ｃ上）及び絶縁膜７上に亘って（跨って）配置されている。
【０１２０】
抵抗素子１３は、主に本体部１３ａで抵抗値が設定される。従って、コンタクト部（１３ｂ，１３ｃ）が段差Ｓ２を横切り、本体部１３ａが段差Ｓ２を横切らないようにすることにより、抵抗素子１３の長辺方向及び短辺方向において段差Ｓ２の影響を排除でき、抵抗素子１３の抵抗値均一性向上を図ることができる。
【実施例５】
【０１２１】
図３２は、本発明の実施例５である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図、
図３３は、図３２の抵抗素子の断面構造を示す図（（ａ）は図３２のｉ’−ｉ’線に沿う模式的断面図、（ｂ）は図３２のｊ’−ｊ’線に沿う模式的断面図）である。
【０１２２】
前述の実施例１〜４では、１つの抵抗素子１３の下に１つの半導体層４ｂ２を配置した例について説明したが、本実施例５では、図３２及び図３３に示すように、１つの抵抗素子１３の下に小矩形の半導体層４ｂ２を複数配置している。本実施例５では、平面が正方形の半導体層４ｂ２を２列で複数配置している。
【０１２３】
このように、１つの抵抗素子１３の下に、小矩形の半導体層４ｂ２を複数配置することにより、半導体層の占有率を微細に制御することができる。
【０１２４】
また、１つの抵抗素子１３の下に複数の半導体層４ｂ２を配置することで、複数の抵抗素子１３に対して段差Ｓ２の影響を平均化でき、複数の抵抗素子１３のペア精度を向上させることができる。
【０１２５】
図３４は、実施例５の変形例である抵抗素子の模式的平面図（（ａ），（ｂ），（ｃ））である。小矩形の半導体層４ｂ２は、図３４（ａ）に示すように千鳥配列で複数配置してもよい。また、小矩形の半導体層４ｂ２は、図３４（ｂ）に示すように、長方形で形成し、複数列で複数配置してもよい。また、小矩形の半導体層４ｂ２は、図３４（ｃ）に示すように、長方形で形成し、一列で複数配置してもよい。
【実施例６】
【０１２６】
図３５は、本発明の実施例６である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図である。
【０１２７】
図３５に示すように、半導体基体１の主面の素子分離領域１ｂに、複数の半導体層４ｂ２を行列状に配置し、その上に複数の抵抗素子１３を配置するようにしてもよい。この場合、マスクの合わせズレを考慮する必要がない。
【実施例７】
【０１２８】
図３６は、本発明の実施例７である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図、
図３７は、図３６の抵抗素子の断面構造を示す図（（ａ）は図３６のｋ’−ｋ’線に沿う模式的断面図、（ｂ）は図３６のｌ’−ｌ’線に沿う模式的断面図）である。
【０１２９】
前述の実施例１〜６では、半導体層４ｂ２を電位固定しない例について説明したが、本実施例７では、半導体層４ｂ２を電位固定する例について説明する。
【０１３０】
図３６及び図３７（（ａ），（ｂ））に示すように、抵抗素子１３は、半導体層４ｂ２の一部と平面的に重なるように配置されている。半導体層４ｂ２の抵抗素子１３と重ならない領域には、シリサイド層１９が設けられている。このシリサイド１９上には、層間絶縁膜２０の表面からシリサイド層１９に到達する接続孔２２ａが設けられており、この接続孔２２ａの内部には導電性プラグ２４ａが埋め込まれている。半導体層４ｂ２は、シリサイド層１９及び導電性プラグ２４ａを介して層間絶縁膜２０上を延在する配線２６ａと電気的に接続されている。配線２６ａは、半導体層４ｂ２を電源電位又は基準電位に電位固定するための配線である。
【０１３１】
このように、半導体層４ｂ２を電位固定することにより、半導体層４ｂ２をシールド層として使用することができ、半導体層４ｂ２でノイズを吸収することができるため、抵抗素子１３の抵抗値の変動を抑制することができ、抵抗素子１３の抵抗値精度向上を図ることができる。
【実施例８】
【０１３２】
図３８は、本発明の実施例８である半導体装置に搭載された抵抗素子の概略構成を示す模式的平面図、
図３９は、図３８の抵抗素子の断面構造を示す図（（ａ）は図３８のｍ’−ｍ’線に沿う模式的断面図、（ｂ）は図３８のｎ’−ｎ’線に沿う模式的断面図）である。
【０１３３】
前述の実施例１では、シリサイド層１９を抵抗素子１３のうち、導電性プラグ２４と接続する領域に選択的に形成したが、本実施例８では、抵抗素子１３の本体部１３ａ上の全面にシリサイド層１９を形成している。
【０１３４】
抵抗素子１３に求められる抵抗値が小さい場合などは、本実施例のように、抵抗素子１３の表面を全てシリサイド化してもよい。
【０１３５】
この場合、前述の実施例１の図２３で示した絶縁膜１７は省略することができる。従って、製造工程を簡略化することができる。
【０１３６】
また、本実施例の変形例として、前述の絶縁膜１７を用いて、前述の実施例１で示したような抵抗素子１３上に選択的にシリサイド層１９を作り分けた抵抗素子と、本実施例８で示したような抵抗素子１３上全てにシリサイド層１９を形成した抵抗素子とを、混在させることも可能である。
【０１３７】
また、本実施例８の構成を、他の実施例２〜７と組み合わせて使用することも可能であり、同様にその効果を得ることが出来る。
【０１３８】
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【０１３９】
１…半導体基体、１ａ…素子形成領域（活性領域）、１ｂ…素子分離領域（非活性領域）、２…支持基板、３…絶縁膜、４…半導体層、４ａ１，４ａ２，４ｂ１，４ｂ２…半導体層、５…酸化シリコン膜、６…窒化シリコン膜、７…絶縁膜、
８，９…絶縁膜、１０…ポリシリコン膜、１１，１２…ゲート電極、１３…抵抗素子、１４…ｎ型半導体領域、１５…サイドウォールスペーサ、１６…ｎ型半導体領域、１７…絶縁膜、１８…高融点金属膜、１９…シリサイド層、
２０…層間絶縁膜、２１，２２，２２ａ…接続孔、２３，２４，２４ａ…導電性プラグ、２５，２６，２６ａ…配線、
３０…半導体装置、３１…内部回路形成部、３２ａ…ロジック回路モジュール、３２ｂ…ＳＲＡＭ回路モジュール、３２ｃ…ＤＰＲＡＭ回路モジュール、３２ｄ…ＳＰＲＡＭ回路モジュール、３２ｅ…ＣＲＯＭ回路モジュール、３２ｆ…アナログ回路モジュール、３３…入出力セル形成部、３４…電極パッド、
ｅ１，ｅ２，ｅ３…不純物、Ｍ１，Ｍ２，Ｍ３，Ｍ４…マスク、
ＱＨ…高耐圧ｎ型ＭＩＳＦＥＴ、ＱＬ…低耐圧ｎ型ＭＩＳＦＥＴ。
【特許請求の範囲】
【請求項１】
第１の絶縁膜上に設けられた島状の半導体層と、
前記第１の絶縁膜上に前記半導体層を囲むようにして設けられた第２の絶縁膜と、
前記第１の絶縁膜上に前記半導体層の上面と平面的に重なるようにして設けられた抵抗素子とを有することを特徴とする半導体装置。
【請求項１】
第１の絶縁膜上に設けられた島状の半導体層と、
前記第１の絶縁膜上に前記半導体層を囲むようにして設けられた第２の絶縁膜と、
前記第１の絶縁膜上に前記半導体層の上面と平面的に重なるようにして設けられた抵抗素子とを有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【公開番号】特開２０１２−１８６４９１（Ｐ２０１２−１８６４９１Ａ）
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願番号】特願２０１２−１０６１０３（Ｐ２０１２−１０６１０３）
【出願日】平成２４年５月７日（２０１２．５．７）
【分割の表示】特願２００６−８１２０２（Ｐ２００６−８１２０２）の分割
【原出願日】平成１８年３月２３日（２００６．３．２３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願日】平成２４年５月７日（２０１２．５．７）
【分割の表示】特願２００６−８１２０２（Ｐ２００６−８１２０２）の分割
【原出願日】平成１８年３月２３日（２００６．３．２３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]