半導体集積回路およびその製造方法
【課題】半導体集積回路に電源を投入後の通常の動作時にリーク電流の抑制と同時にクランプ電圧の増大防止または低下を図り、保護用ＭＯＳトランジスタのゲート電位が変動しにくい保護回路を有する半導体集積回路及び製造方法を提供する。
【解決手段】ＲＣＭＯＳ型のＥＳＤ保護回路１において、保護用ＭＯＳトランジスタ５は、内部回路６の内のチャネルの導電型が同じトランジスタに対して、仕事関数差を有する異なる電極材料からゲート電極が形成され、または、仕事関数差を設けるために異なる導電型の半導体電極材料からゲート電極が形成されることによって、単位チャネル幅あたりのリーク電流量が、より減る向きに閾値電圧が異なっている。
【解決手段】ＲＣＭＯＳ型のＥＳＤ保護回路１において、保護用ＭＯＳトランジスタ５は、内部回路６の内のチャネルの導電型が同じトランジスタに対して、仕事関数差を有する異なる電極材料からゲート電極が形成され、または、仕事関数差を設けるために異なる導電型の半導体電極材料からゲート電極が形成されることによって、単位チャネル幅あたりのリーク電流量が、より減る向きに閾値電圧が異なっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示技術は、被保護回路と、当該被保護回路の電源線に発生するサージを除去する保護回路とを同一の半導体基板に形成した半導体集積回路と、その製造方法に関する。
【背景技術】
【０００２】
一般に、ＬＳＩ（Large Scale Integrated Circuit）等の半導体集積回路は、その微細化および低電圧化に伴って、所定の機能をもつ回路（以下、内部回路または被保護回路という）の電源線に発生するサージから内部回路を保護することの重要性が増している。
【０００３】
電源線に発生するサージは、代表的なものとして、電源線の外部端子に対する静電気放電（Electrostatic Discharge：ＥＳＤ）によって電源線電位を急上昇させるＥＳＤサージが知られる。
【０００４】
ＥＳＤサージによって、外部端子に高電圧パルスが発生した場合、内部回路が破壊されることを防ぐ目的で、ＥＳＤ保護のための素子又は回路が内部回路（被保護回路）とともに半導体基板に集積化される。
【０００５】
ＥＳＤ保護のための素子又は回路は、ダイオードを用いるもの、ゲートとソースを短絡したＧＧＭＯＳを用いるもの、あるいは、サイリスタを用いるもの等が従来から利用されている。
【０００６】
また、多くの内部回路がＣＭＯＳ構成であり、内部回路とのプロセスの親和性が高い構成として、抵抗（Ｒ）と容量（Ｃ）を用いた検出回路に加えてインバータといったＣＭＯＳ回路を用いた、いわゆるＲＣＭＯＳ構成のＥＳＤ保護回路が提案されている（特許文献１及び非特許文献１参照）。
【０００７】
ＲＣＭＯＳ構成のＥＳＤ保護回路は、本願の開示技術に関わる図１と回路構成としては共通する。
図１に示すＥＳＤ保護回路１は、抵抗性素子Ｒ及び容量性素子Ｃと、ＣＭＯＳインバータ回路４と、保護用ＭＯＳトランジスタ５とを、電源配線２とグランド配線３間に図示のように接続して構成されている。
【０００８】
より詳細には、ＥＳＤ保護回路１は、ＥＳＤに起因して電源配線２に発生する高電圧をグランド配線３に逃がすＭＯＳトランジスタ（以下、保護用ＭＯＳトランジスタ）５を電源配線２とグランド配線３の間に配置している。保護用ＭＯＳトランジスタ５のドレインを電源配線２に、ソースをグランド配線３に、それぞれ接続している。さらに、電源配線２とグランド配線３の間に抵抗性素子Ｒと容量性素子Ｃとを直列に接続してＲＣ直列回路を構成している。そして、素子間ノードをＣＭＯＳインバータ回路３の入力に、ＣＭＯＳインバータ回路３の出力を保護用ＭＯＳトランジスタ５のゲートに、それぞれ接続している。
【０００９】
このＥＳＤ保護回路は、抵抗性素子Ｒと容量性素子Ｃによる時定数を利用して、通常の電源配線の電位的な立ち上げや揺らぎには反応しないように設計される。
通常の電源投入時のように電源配線の電位を意図的に立ち上げる場合、そのパルスの立ち上がり速度がＥＳＤサージ発生時に比べて小さい。そのため、抵抗性素子Ｒと容量性素子Ｃとを接続するノードの電位ＶＲＣが、電源配線の電位の上昇に余り遅れることなく立ち上がる。
【００１０】
一方、通常の動作で想定されるより高い周波数のパルス（例えばＥＳＤサージ）が電源配線２に印加されると、ＲＣ直列回路内で抵抗性素子Ｒと容量性素子Ｃとを接続するノードの電位ＶＲＣが、電源配線２の電位上昇に遅れて立ち上がる。ＥＳＤの代表的なモデルであるＨＢＭ（Human Body Model）における電位上昇は数百ナノ秒という極めて短い時間に生じ、そのような高い周波数の電位上昇で、上記電位ＶＲＣが電源配線２の電位上昇に遅れて立ち上がるようにＲＣ直列回路の時定数が決められている。
【００１１】
電源配線の電位の立ち上がりから遅れて電位ＶＲＣが立ち上がると、電位ＶＲＣがＣＭＯＳインバータ回路４のインバータの閾値に達するまでの期間だけ、ＣＭＯＳインバータ回路４で発生した正のパルスが保護用ＭＯＳトランジスタ５のゲートに印加される。
よって、この正のパルスで規定される時間だけ保護用ＭＯＳトランジスタ５がオンして、ＥＳＤサージを電源配線２からグランド配線３に排除する。そのため、電源配線２とグランド配線３間に接続されている内部回路６はＥＳＤサージから保護される。
【００１２】
電位ＶＲＣがＣＭＯＳインバータ回路４のインバータの閾値に達すると、保護用ＭＯＳトランジスタ５のゲートに印加される正のパルスが終了するため、速やかに当該トランジスタがオフする。
このようにして、ＲＣＭＯＳ構成のＥＳＤ保護回路は、抵抗（Ｒ）と容量（Ｃ）を用いた検出回路（ＲＣ直列回路）によってＥＳＤサージを検出し、当該検出回路の検出結果に応答してＥＳＤサージを速やかに電源配線から除去する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００６−１２１００７号公報
【非特許文献】
【００１４】
【非特許文献１】C. A. Torres et al; “Modular, Portable, and Easily Simulated ESD Protection Networks for Advanced CMOS Technologies”, Electrical Overstress/Electrostatic Discharge Symposium, September 11-13. Symposium Proceedings, P.81-94, Fig. 1.
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ところで、前記ＥＳＤ保護回路が動作しても、電源配線の電位は保護用ＭＯＳトランジスタのオン抵抗等のために完全にはゼロにならない。
このため、ＥＳＤ保護回路の保護用ＭＯＳトランジスタがオンしている状態であっても、電源配線とグランド配線との間に生じる電位差（クランプ電圧）が内部回路に印加される。
【００１６】
クランプ電圧は一般に電源配線が供給する電源電圧ＶＤＤより大きいことから、内部回路をＥＳＤによる高電圧から保護するためにはクランプ電圧を内部回路の破壊耐圧未満にする必要がある。
【００１７】
保護用ＭＯＳトランジスタのゲート幅、すなわちチャネル電流が流れる方向と直交する方向のゲート寸法を大きくすると、クランプ電圧を下げることができる。ゲート幅の増大とともにオン抵抗が低下して、トランジスタの放電能力が向上するためである。
【００１８】
昨今の半導体技術の微細化に伴い、内部回路に用いられるＭＯＳトランジスタのゲート絶縁膜の破壊耐圧が急激に低下している。
これに伴って、クランプ電圧の低減要求が強まり、そのために保護用ＭＯＳトランジスタ５のオン抵抗の低減が求められている。
【００１９】
オン抵抗の低減のためには、上記ゲート幅の増大の他にゲート長、すなわちチャネル電流が流れる方向のゲート寸法を小さくすることが望ましい。より限定的には、保護用ＭＯＳトランジスタのゲート長は、製造工程で許容される最小値以上で可能な限り小さくすることが望ましい。
【００２０】
一方で、近年、半導体集積回路の高集積化・高機能化が進み、搭載素子数の増加に伴う消費電力の増加が深刻化している。
不要なリーク電流を低減するため、静電気放電が起きていない通常の動作時のＥＳＤ保護回路のリーク電流を低く抑制したいという要求が高い。
【００２１】
ＥＳＤ保護回路におけるリーク電流の支配的なリーク電流成分は、オフ状態の保護用ＭＯＳトランジスタに流れるサブスレッショルドリーク電流や基板電流などである。
【００２２】
ここで、サブスレッショルドリーク電流は保護用ＭＯＳトランジスタのソースとドレインの間に流れるリーク電流である。また、基板電流は、ＰＮ接合に逆バイアスを印加すると流れる接合リーク電流と、ゲート電極下のドレインがゲート電位の影響を受けてドレインから基板へ流れるＧＩＤＬ（Gate Induced Drain Leakage）電流である。さらに、一般にサブスレッショルドリーク電流はゲート長が小さくなるほど増加するため、その抑制にはゲート長を大きくすることが最も有効である。
【００２３】
しかしながら、先述したように保護用ＭＯＳトランジスタのゲート長を大きくすることは保護用ＭＯＳトランジスタのオン抵抗を増加させ、クランプ電圧の増大につながる。さらに、ゲート長を大きくすることはＥＳＤ保護回路の占有面積を増加させ、前記ＥＳＤ保護回路を用いる半導体集積回路の製造コストを増大させる。
【００２４】
これに対し、ゲート幅を大きくすると、オン抵抗の低減には効果があるが、リーク電流や面積の増大がゲート長を大きくするよりも顕著になる。
【００２５】
そこで、現状では、リーク電流をある程度低減するために保護用ＭＯＳトランジスタのゲート長を、内部回路のトランジスタのゲート長より幾分大きくしているが、これによってオン抵抗が犠牲となってクランプ電圧の低減が進まない。したがって、半導体集積回路の低電圧動作化に伴い、クランプ電圧の高止まりが今以上に大きな改善点として注目されることが予想される。
【００２６】
また、ＲＣＭＯＳ構成のＥＳＤ保護回路では、ＥＳＤサージが発生していない通常の動作時に、保護用ＭＯＳトランジスタがオンしないまでも、オンする電圧の向きにゲートがバイアスされてリーク電流が増えることがある。
【００２７】
例えば、電源電圧線は、高速にスイッチング動作する様々な内部回路に接続されているためスイッチングノイズの影響を受け、または近隣の信号線の誘導ノイズによって絶えず電位が変動する。このようなノイズによる電源線電位の変動幅は、ＥＳＤノイズによる電位変動幅（波高値）より十分小さく、ＥＳＤ保護回路は、このような小さい変動幅のノイズに対して働かないように設計されている。よって、図１において、小さい変動幅のノイズが電源配線２に発生しても保護用ＭＯＳトランジスタ５はオンしない。
【００２８】
しかしながら、電源線電位の変動は高い周波数成分を含むため、保護用ＭＯＳトランジスタ５がオフしている時にも検出回路がこの電位変動に反応して、オフ状態の保護用ＭＯＳトランジスタ５のゲート電位を絶えず揺らしている。そのため、オフ状態の保護用ＭＯＳトランジスタ５のゲート電位が、当該トランジスタをオンさせる側に振れたときにリーク電流が一時的に増加する。
動作時に、このようなリーク電流の増加と減少が繰り返されると、無駄な電力消費が発生する。
【００２９】
このリーク電流の増加による無駄な電力消費の対策として、上記特許文献１では、保護用ＭＯＳトランジスタのゲートをプルダウン抵抗でグランド線に接続させてゲート電位変動を抑圧している。
しかしながら、この対策では、プルダウン抵抗とその配線のためのスペースの分、回路面積が大きくなるという不利益を伴う。
【００３０】
本開示技術の一形態は、当該半導体集積回路に電源を投入後の通常の動作時にリーク電流の抑制と同時にクランプ電圧の増大防止または低下が図れ、さらに保護用ＭＯＳトランジスタのゲート電位が変動しにくい保護回路を有する半導体集積回路を提供するものである。
また、本開示技術の他の形態は、上記のような利点を有する保護回路を有する半導体集積回路を容易に実現する製造方法を提供するものである。
【課題を解決するための手段】
【００３１】
本開示技術の一形態に関わる半導体集積回路は、電源電圧を供給する２つの電源線に接続された被保護回路と、前記２つの電源線間に直列接続された抵抗性素子及び容量性素子を含み、素子間接続ノードの電位変動に基づいて電源線に発生するサージを検出する検出回路と、前記２つの電源線間に接続され、制御電極が前記検出回路の出力に接続された保護用トランジスタと、が同一の半導体基板に形成され、前記保護用トランジスタは、前記被保護回路内のチャネルの導電型が同じトランジスタに対して、仕事関数差を有する異なる電極材料から制御電極が形成され、または、仕事関数差を設けるために異なる導電型の半導体電極材料から制御電極が形成されることによって、単位チャネル幅あたりのリーク電流量が前記トランジスタより小さくなるように前記トランジスタと異なる閾値電圧を有する。
【００３２】
この構成によれば、クランプ電圧に影響するゲート寸法を変えなくとも、クランプ電圧を維持し、または、逆に低減しながら、リーク電流量が大幅に削減される。
【００３３】
より詳細には、保護用トランジスタの閾値電圧は、被保護回路を構成する、同じ第１導電型チャネルのトランジスタ（以下、第１導電型トランジスタ）の閾値電圧より高くすることができる。
従って、この場合、被保護回路を構成する第１導電型トランジスタに比べてサブスレッショルドリーク電流の増加を抑制しながら、ゲート長を小さくする余裕が生まれている。また、保護用トランジスタのオン抵抗を低減する余裕が生まれている。さらには、保護回路が動作したときに２つの電源線をクランプするクランプ電圧を下げる余裕が生まれている。
また、保護用トランジスタの閾値電圧が高いのでゲート電位が変動してもリーク電流が増大しにくい。
【００３４】
本開示技術の他の形態に関わる半導体集積回路の製造方法は、電源電圧を供給する２つの電源線に接続された被保護回路と、前記２つの電源線間に直列接続された抵抗性素子及び容量性素子と、当該抵抗性素子と容量性素子の接続ノードの電位変動に基づいて動作する保護用トランジスタとが同一の半導体基板に形成され、前記保護用トランジスタと前記被保護回路内の第１導電型チャネルのトランジスタとは、２つの第２導電型ウェルに分かれて前記半導体基板に形成され、前記被保護回路の第２導電型チャネルのトランジスタが前記半導体基板内の第１導電型ウェルに形成されている半導体集積回路の製造方法であって、前記２つの第２導電型ウェルと前記第１導電型ウェルを前記半導体基板内に形成する工程と、形成した各ウェル上に、ゲート絶縁膜と多結晶シリコン膜からなる積層膜を成膜して、多結晶シリコン膜を加工してゲート電極を形成する工程と、前記２つの第２導電型ウェルと、前記第１導電型ウェルのそれぞれに、各ウェルと導電型が逆のソース領域及びドレイン領域を形成する工程と、を有し、前記ソース領域及びドレイン領域を形成する工程では、前記第２導電型チャネルのトランジスタのゲート電極と第１導電型ウェル内の領域に第２導電型不純物を導入すると同時に、前記保護用トランジスタのゲート電極にも第２導電型不純物を導入する。
【００３５】
上記構成によれば、イオン注入のマスクの変更程度で、クランプ電圧に影響するゲート寸法を変えなくとも、クランプ電圧を維持し、または、逆に低減しながら、リーク電流量が大幅に削減された半導体集積回路が製造される。
【発明の効果】
【００３６】
本開示技術によれば、当該半導体集積回路に電源を投入後の通常の動作時にリーク電流の抑制と同時にクランプ電圧の増大防止または低下が図れ、さらに保護用ＭＯＳトランジスタのゲート電位が変動しにくい保護回路を有する半導体集積回路を提供することができる。
また、本開示技術によれば、上記のような利点を有する保護回路を有する半導体集積回路を容易に実現する製造方法を提供することができる。
【図面の簡単な説明】
【００３７】
【図１】本開示技術に関わるＥＳＤ保護回路の回路構成図である。
【図２】ＴＬＰ装置を用いた評価で得られたＥＳＤ保護回路の放電電流特性図である。
【図３】本開示技術が非適用な一般的に用いられる保護用ＭＯＳトランジスタの断面構造図である。
【図４】本開示技術における第１の実施形態に関わる保護用ＭＯＳトランジスタの断面構造図である。
【図５】第１実施形態の製造方法を示す工程断面図である。
【図６】不純物領域にシリサイドブロック領域を有する保護用ＭＯＳトランジスタ５の一部断面図である。
【図７】本開示技術における第２の実施形態に関わる保護用ＭＯＳトランジスタの断面構造図である。
【図８】第１及び第２の実施形態による保護用ＭＯＳトランジスタのリーク電流を半導体パラメータアナライザにより測定した結果を示す図である。
【図９】第１及び第２の実施形態による保護用ＭＯＳトランジスタ５のリーク電流と、ＴＬＰ装置により測定されたクランプ電圧を示す図表である。
【図１０】変形例に関わる静電保護回路の回路構成図である。
【発明を実施するための形態】
【００３８】
本開示技術に関わる保護回路を有する半導体集積回路を、ＥＳＤ保護回路を有する場合を代表的な例として、以下、図面を参照して説明する。
次の順で説明を行う。
１．第１の実施の形態：ゲート電極の仕事関数差を設ける実施形態を開示する。
２．第２の実施の形態：さらに、低濃度不純物領域からなるドレイン領域を削除した実施形態を開示する。
３．第１，第２の実施形態の効果（評価結果）を説明する。
４．変形例：保護用ＭＯＳトランジスタのチャネル導電型をＰ型とした回路変形例を開示する。
【００３９】
＜１．第１の実施の形態＞
［保護回路の回路構成］
図１は、本開示技術に関わるＥＳＤ保護回路の回路構成を示す図である。
図１に図解されるＲＣＭＯＳ構成のＥＳＤ保護回路１は、電源端子２Ｔが接続された「電源電圧線」としての電源配線２と、「基準電圧線」として、グランド端子３Ｔが接続されたグランド配線３とを有する。電源配線２とグランド配線３は、「電源電圧を供給する２つの電源線」の例に該当する。電源配線２とグランド配線３との間には電源電圧ＶＤＤが印加される。
【００４０】
電源配線２とグランド配線３に接続されて電源電圧ＶＤＤが供給される内部回路（被保護回路）６が配置されている。
電源配線２とグランド配線３に接続される内部回路６以外のすべての回路素子は、内部回路６を保護対象とするＥＳＤ保護回路１を構成する。
【００４１】
ＥＳＤ保護回路１において、電源配線２とグランド配線３の間に、抵抗性素子Ｒ及び容量性素子Ｃと、ＣＭＯＳインバータ回路４と、「保護用トランジスタ」の一例としての保護用ＭＯＳトランジスタ５とが設けられている。
【００４２】
本実施形態においては、保護用ＭＯＳトランジスタ５はチャネルの導電型がＮ型のトランジスタであり、ドレインが電源配線２に、ソースがグランド配線３に接続されている。また、保護用ＭＯＳトランジスタ５の基板領域（後述のＰ型ウェル等）はソースと電気的に短絡されているが、この構成は安定動作のために望ましいが必須ではない。
保護用ＭＯＳトランジスタ５は、電源配線２に、例えば電源端子２Ｔを介して発生するＥＳＤ起因の正の高電圧パルス（例えばＥＳＤサージ）をグランド配線３に逃がす機能をもつ。
【００４３】
電源配線２とグランド配線３の間に、電源配線２側に接続した抵抗性素子Ｒと、グランド配線３側に接続した容量性素子Ｃとを直列に接続したＲＣ直列回路（検出回路）が接続されている。検出回路は、抵抗性素子Ｒと容量性素子Ｃとの接続点をＣＭＯＳインバータ回路４の入力に接続している。
【００４４】
ＣＭＯＳインバータ回路４は、電源配線２とグランド配線３間に直列に接続されたＰＭＯＳトランジスタ４ＰとＮＭＯＳトランジスタ４Ｎを有する。
ＰＭＯＳトランジスタ４ＰとＮＭＯＳトランジスタ４Ｎの共通ゲートが、抵抗性素子Ｒと容量性素子Ｃの間の素子間ノードに接続されている。また、ＰＭＯＳトランジスタ４ＰとＮＭＯＳトランジスタ４Ｎの共通ドレインが、保護用ＭＯＳトランジスタ５のゲート（制御電極）に接続されている。
【００４５】
正の高電圧パルス（例えばＥＳＤサージ）が電源配線２に発生したとき、抵抗性素子Ｒと容量性素子Ｃとの間の素子間ノードの電位ＶＲＣは電源配線２の電位変化に対して遅れて上昇する。ＣＭＯＳインバータ回路４は、この電位ＶＲＣの変動に基づき、保護用ＭＯＳトランジスタ５の制御電極（ゲート）を制御する回路である。
【００４６】
より詳細な上記ＥＳＤ保護回路１の動作は、以下の通りである。
【００４７】
静電気放電（ＥＳＤ）が起こっていない通常のＶＤＤ供給状態では、抵抗性素子Ｒと容量性素子Ｃとの接続点の電位ＶＲＣは、ＣＭＯＳインバータ回路４の閾値電圧より高くなる。従って、ＣＭＯＳインバータ回路４のＮＭＯＳトランジスタ４Ｎがオン（導通状態）、ＰＭＯＳトランジスタ４Ｐがオフ（非導通状態）である。このとき、ＣＭＯＳインバータ回路４は、入力と出力間が高インピーダンス状態となり、出力は接地電圧ＧＮＤを供給するグランド配線３との低インピーダンス接続状態となっている。このため、ＣＭＯＳインバータ回路４は、入力側の微小な電位変動にかかわらず、出力側の保護用ＭＯＳトランジスタ５を安定してオフ（非導通状態）に維持する。
【００４８】
電源投入時など、通常の動作時において電源配線２の電位を意図的に上昇させることがある。但し、このような通常の動作時の電源配線２の電位上昇は、ＥＳＤサージによる電位上昇（例えば数百ナノ秒での急速な電位上昇）に比べると立ち上がりの速度が遅い。そのため、電位ＶＲＣは、電源配線２の電位立ち上がりにほぼ追従して上昇する。したがって、電位ＶＲＣに、保護用ＭＯＳトランジスタ５をオンさせるほどの電位立ち上がりの遅れは生じない。
【００４９】
これに対し、ＥＳＤによる正の高電圧パルスが瞬時に電源配線２に印加されると、抵抗性素子Ｒと容量性素子Ｃの接続点の電位ＶＲＣが、電源配線２の電位変化に比べて遅れて上昇する。この電位上昇の遅れ量は、抵抗性素子Ｒと容量性素子ＣからなるＲＣ直列回路（検出回路）の時定数で決まる。抵抗性素子Ｒの抵抗値、容量性素子Ｃの容量値が大きいほど、その遅れ量も増大する。
【００５０】
図２に、パルス状のサージを印加するＴＬＰ（Transmission Line Pulse）装置を用いた評価で得られたＥＳＤ保護回路１の放電特性の一例を示す。図２において横軸が、電源配線に発生するパルス電圧の波高値（０．０Ｖから７．０Ｖまでの離散値）を表し、縦軸に、そのときに図１の電源配線２からグランド配線３に流れる放電電流値を示す。
【００５１】
先述のように、ＥＳＤによる正の高電圧パルスが電源配線２に発生すると抵抗性素子Ｒと容量性素子Ｃの接続点の電位ＶＲＣは、電源配線２の電位に比べて遅れて上昇する。図２において放電電流が立ち上がる電源配線の電圧（約１．０Ｖ）は、前記パルスが発生したときの電荷量の全てが容量性素子Ｃへの充放電のために費やされる状態から、一部がグランド線に流れ始める状態に変化するときの電源配線２の電圧を表している。
【００５２】
さらに電圧値を上げながらパルス印加を繰り返す途中で、ある所定値（＞１．０Ｖ）より大きなパルス電圧が発生すると、そのパルス発生期間のうち、電位ＶＲＣがＣＭＯＳインバータ回路４の閾値電圧より低くなる期間だけＮＭＯＳトランジスタ４Ｎがターンオフ、ＰＭＯＳトランジスタ４Ｐがターンオンする。
このとき、入力電位変化に対応し極性が反転した電位変化がＣＭＯＳインバータ回路４から出力され、保護用ＭＯＳトランジスタ５のゲート電位に応じてＥＳＤ電流が電源配線２からグランド配線３に流れ、このときの電源配線２の電位変動が検出される。
【００５３】
このようなインバータが応答し始めるパルス電圧の大きさは、通常の電源電圧変動とはもはやみなせない非定常なパルス電圧であって、ＥＳＤサージとして除去すべき電源変動の値に応じて決められる。
【００５４】
電源線に発生する正の高いパルス電圧（例えばＥＳＤサージ）に応答して、ＣＭＯＳインバータ回路４から出力される短い活性期間の検出信号によって、短い期間であるが応答性よく保護用ＭＯＳトランジスタ５がオンする。
そのため、ＲＣ直列回路よりもインピーダンスが低いオン状態の保護用ＭＯＳトランジスタ５を通って、ＥＳＤサージ等の高電圧パルスが速やかに除去される。
したがって、内部回路６はＥＳＤサージ等の高電圧パルスから保護される。
【００５５】
なお、電源配線２に電位変化が生じてから素子間の電位ＶＣＲが応答するまでの一定の遅れ期間は、容量性素子Ｃの容量値と、抵抗性素子Ｒの抵抗値とを掛け合わせた時定数によりおおよそ決定される。
【００５６】
また、電位ＶＲＣの変動時間と、ＣＭＯＳインバータ回路４から出力される検出信号において保護用ＭＯＳトランジスタ５をオン可能なレベルを持続する期間との相対的な時間的関係は、ＣＭＯＳインバータ回路４の特性等で調整される。
【００５７】
以上のようなＥＳＤ保護回路で用いられる前記抵抗性素子Ｒは、例えば、ＭＯＳトランジスタ、半導体基板内のウェル領域、不純物領域、多結晶シリコン膜、などで構成してよい。また、容量性素子Ｃは、ＭＯＳ容量、配線容量、などで構成することができる。
【００５８】
一方、ＣＭＯＳインバータ回路４に求められる動作は、通常の動作においてＥＳＤサージ等の正の高電圧パルスが印加されていないときは、抵抗性素子Ｒと容量性素子Ｃの接続点と保護ＭＯＳトランジスタ５のゲート電極との間を高インピーダンス状態とすることである。また、ＣＭＯＳインバータ回路４によって、保護用ＭＯＳトランジスタ５をオフ状態とするように、そのゲート電位をバイアスする必要がある。さらに、正の高電圧パルスが検出されると、その入力に印加される電位変動を反転して出力側に低インピーダンスで伝達し、保護用ＭＯＳトランジスタ５を応答性よく瞬時に短い時間だけオンさせることもＣＭＯＳインバータ回路４に要求される。
このような動作が可能な回路であれば、ＣＭＯＳインバータ回路４に代えて他の構成の回路も採用可能である。
【００５９】
さらに、段数を増やして有用な特性調整が可能であれば、ＣＭＯＳインバータ回路４のインバータの段数を１より大きい奇数とすることも可能である。
【００６０】
［保護用ＭＯＳトランジスタ構造］
図３は、本開示技術が非適用な一般的に用いられる保護用ＭＯＳトランジスタの断面構造図である。
内部回路を構成するＮＭＯＳトランジスタとゲート電極の導電型が同じＮＭＯＳトランジスタが、保護用ＭＯＳトランジスタ５Ａとして用いられている。このＮＭＯＳトランジスタ（保護用ＭＯＳトランジスタ５Ａ）は、Ｎ型多結晶シリコンからなるゲート電極１４Ｂを有する。
【００６１】
その他の構造は、次に図４を用いて説明する本開示技術が適用後の保護用ＭＯＳトランジスタ５の構造と類似するため、図４と同一符号を付して、その説明を次の図４の説明に委ねる。
【００６２】
図４に、本開示技術における第１の実施形態に関わる保護用ＭＯＳトランジスタ５の断面構造を示す。
シリコン半導体基板に形成されたＰ型ウェル領域１０Ａの表面付近に、高濃度にＮ型不純物を添加したＮ＋ソース不純物領域１１Ａと、Ｎ＋ソース不純物領域１１Ａより不純物濃度が低いＮ−ソース不純物領域１１Ｂとが形成されている。
【００６３】
また、後述するゲート電極の直下に位置することとなるチャネル形成領域を挟み、高濃度にＮ型不純物を添加したＮ＋ドレイン不純物領域１２Ａと、Ｎ＋ドレイン不純物領域１２Ａより不純物濃度が低いＮ−ドレイン不純物領域１２ＢとがＰ型ウェル領域１０Ａの表面付近に形成されている。
Ｎ−ソース不純物領域１１Ｂ、及びＮ−ドレイン不純物領域１２Ｂは、ＬＤＤ（Lightly Doped Drain）領域もしくはエクステンション（Extension）領域と呼ばれることもある。なお、エクステンション領域と呼ぶときは、例えばソース側において、符号１１Ｂで示す不純物領域の濃度が符号１１Ａで示す不純物領域より低濃度であることは必ずしも要求されない。このことはドレイン側の符号１２Ａ，１２Ｂで示す２つの不純物領域においても同様である。
【００６４】
Ｎ−ソース不純物領域１１Ｂ及びＮ−ドレイン不純物領域１２Ｂの一部と、Ｎ−ソース不純物領域１１Ｂ及びＮ−ドレイン不純物領域１２Ｂに挟まれるチャネル形成領域の表面にはゲート絶縁膜１３が形成されている。
さらに、ゲート絶縁膜１３上にはＰ型多結晶シリコン膜からなるゲート電極１４Ａが形成されている。多結晶シリコン膜上及び不純物領域上には低抵抗化のためにシリサイド層（不図示）を形成してもよい。
【００６５】
このように、保護用ＭＯＳトランジスタ５のゲート電極１４Ａは、その電極材料をＰ型の半導体材料、例えばＰ型多結晶シリコンにすることで、内部回路６（図１）のＮＭＯＳトランジスタより閾値電圧を高くすることができる。
【００６６】
これにより、図３に示す本開示技術が非適用の保護用ＭＯＳトランジスタ５Ａ（ＮＭＯＳトランジスタ）に比べ、サブスレッショルドリーク電流の増加を抑制しながらゲート長を小さくすることができる。結果、保護用ＭＯＳトランジスタ５のオン抵抗が低減され、ＥＳＤ保護回路１のクランプ電圧を低電圧化することができる。
また、前述した特許文献１のようにプルダウン抵抗とその接続配線を設けなくとも、保護用ＭＯＳトランジスタ５は、閾値電圧が高いのでゲート電位が変動しにくい。よって、電源ノイズ等による電源配線の電位変動に起因する、保護用ＭＯＳトランジスタのゲート電位が変動することで発生するリーク電流が低減される。
【００６７】
［保護用ＭＯＳトランジスタの製造方法（第１の実施形態の製法１）］
ここで、本開示技術における第１の実施形態に関わる図４の保護用ＭＯＳトランジスタ５の製造方法の一例（製法１）を、図５の各工程断面図を用いて説明する。
【００６８】
まず、図５（ａ）では、シリコン半導体基板１０に形成したトレンチ内にシリコン酸化膜などを埋め込んだＳＴＩ（Shallow Trench Isolation）を素子分離領域２０として形成する。
次に、内部回路を構成するＮＭＯＳトランジスタ（以下、単に、「ＮＭＯＳトランジスタ」という）を形成するＰ型ウェル領域１０Ｂをイオン注入法により形成する。同様に、内部回路を構成するＰＭＯＳトランジスタ（以下、単に、「ＰＭＯＳトランジスタ」という）を形成するＮ型ウェル領域１０Ｃとをイオン注入法により形成する。また、保護用ＭＯＳトランジスタ５を形成するＰ型ウェル領域１０Ａをイオン注入法により形成する。ここで、ＮＭＯＳトランジスタを形成するＰ型ウェル領域１０Ｂと保護用ＭＯＳトランジスタ５を形成するＰ型ウェル領域１０Ａは同時に形成してもよい。
さらに、閾値電圧を調整するため、シリコン半導体基板の表面付近にウェル領域と同じ導電型の不純物領域をイオン注入法により形成する（不図示）。
【００６９】
次に、図５（ｂ）で、ゲート絶縁膜１３と多結晶シリコン膜をＣＶＤ法などにより形成する。フォトリソグラフィー技術により所望のパターン形状に加工したフォトレジスト層（不図示）を用い、不要な領域のゲート絶縁膜１３と多結晶シリコン膜を除去する。これにより、ゲート電極となる多結晶シリコン層１４が形成される。
【００７０】
図５（ｃ）では、Ｎ−ソース不純物領域１１Ｂ及びＮ−ドレイン不純物領域１２Ｂをイオン注入法により形成する。
このとき、Ｎ型の不純物を注入しない領域を被覆するフォトレジスト層２１は、ＰＭＯＳトランジスタ領域に加え、保護用ＭＯＳトランジスタ５のゲート電極１４上にも形成する。このように形成されたフォトレジスト層２１をマスクとしてＮ型の不純物をイオン注入する。これにより、保護用ＭＯＳトランジスタ５とＮＭＯＳトランジスタの形成領域において、Ｎ−ソース不純物領域１１Ｂ及びＮ−ドレイン不純物領域１２Ｂが同時に形成される。さらに、同時に、ＮＭＯＳトランジスタの多結晶シリコン層１４はＮ型化され、Ｎ型多結晶シリコン層１４Ｂからなるゲート電極（以下、同一符号１４Ｂを用いて表記）となる。
【００７１】
さらに、図５（ｄ）では、ＰＭＯＳトランジスタの形成領域において、Ｐ−ソース不純物領域１５Ｂ及びＰ−ドレイン不純物領域１６Ｂをイオン注入法により形成する。このとき、イオン注入を阻止するフォトレジスト層２２を形成してＰ型不純物のイオン注入を行う。フォトレジスト層２２は、ＰＭＯＳトランジスタの形成領域には形成されず、ＮＭＯＳトランジスタと保護用ＭＯＳトランジスタ５の形成領域に形成される。但し、保護用ＭＯＳトランジスタのゲート電極となる多結晶シリコン層１４にもＰ型の不純物が注入されるようにフォトレジスト層２２の一部が開口している。したがって、Ｐ−ソース不純物領域１５Ｂ及びＰ−ドレイン不純物領域１６Ｂの形成と同時に、保護用ＭＯＳトランジスタの形成領域において、多結晶シリコン層１４はＰ型化され、ゲート電極１４Ａとなる。
その後、フォトレジスト層２２を除去する。
【００７２】
次の図５（ｅ）では、まず、サイドウォール絶縁膜１７を形成する。
サイドウォール絶縁膜１７の形成工程は、特に図示しないが、全面に厚く絶縁膜を堆積し、絶縁膜を異方性エッチングでエッチバックする。このときエッチングの異方性に起因して、各ゲート電極の側壁にサイドウォール絶縁膜１７が残される。
【００７３】
その後、図５（ｅ）では、Ｎ＋ソース不純物領域１１Ａ及びＮ＋ドレイン不純物領域１２Ａをイオン注入法により形成する。このとき、イオン注入を阻止するフォトレジスト層２３を形成してＮ型不純物のイオン注入を行う。フォトレジスト層２３は、ＰＭＯＳトランジスタの形成領域を覆い、ＮＭＯＳトランジスタと保護用ＭＯＳトランジスタ５の形成領域で大きく開口される。但し、図５（ｅ）に示すように、保護用ＭＯＳトランジスタのゲート電極１４ＡへのＮ型不純物の導入を阻止するため、ゲート電極１４Ａ上にもフォトレジスト層２３が形成される。Ｎ型不純物を高濃度にイオン注入すると、Ｎ＋ソース不純物領域１１ＡとＮ＋ドレイン不純物領域１２Ａが、保護用ＭＯＳトランジスタ５とＮＭＯＳトランジスタにおいて同時に形成される。
イオン注入後は、フォトレジスト層２３を除去する。
【００７４】
続いて、図５（ｆ）では、Ｐ＋ソース不純物領域１５Ａ及びＰ＋ドレイン不純物領域１６Ａをイオン注入法により形成する。このとき、イオン注入を阻止するフォトレジスト層２４を形成してＰ型不純物のイオン注入を行う。フォトレジスト層２４は、ＰＭＯＳトランジスタの形成領域で開口し、ＮＭＯＳトランジスタと保護用ＭＯＳトランジスタ５の形成領域をほぼ覆うように形成される。但し、図５（ｆ）に示すように、保護用ＭＯＳトランジスタのゲート電極１４Ａへ追加的にＰ型不純物を導入するため、ゲート電極１４Ａ上でフォトレジスト層２４が開口している。Ｐ型不純物を高濃度にイオン注入すると、Ｐ＋ソース不純物領域１５Ａ及びＰ＋ドレイン不純物領域１６Ａが、ＰＭＯＳトランジスタにおいて同時に形成される。
なお、図５（ｆ）で保護用ＭＯＳトランジスタ５のゲート電極１４にＰ型の不純物を注入だけで十分な濃度が得られるのであれば、図５（ｄ）ではＰ型の不純物を注入しなくてもよい。
【００７５】
次に、図５（ｇ）ではシリサイド層２５を形成する。シリサイド層２５は不純物領域等の抵抗を低く抑制するために形成される。
シリサイド層２５の形成方法では、まず、シリサイド層を必要としないゲート電極及び不純物領域の一部領域をマスク材で保護する。その後、例えば、ニッケル（Ｎｉ）、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）等の金属膜を堆積後、熱処理により金属とシリコンを反応させてから未反応の金属を除去する。
なお、図５（ｇ）は、全てのゲート１４（１４Ａ〜１４Ｃ）にシリサイド層２５が形成される場合を示す。
【００７６】
一般に、前記マスク材にて保護されてシリサイド層２５が形成されず、シリサイド２５層が形成される領域よりその抵抗値が高くなる領域をシリサイドブロック領域と呼ぶ。
【００７７】
図６に、不純物領域にシリサイドブロック領域を有する保護用ＭＯＳトランジスタ５の一部断面図を示す。シリサイドブロックのためのマスク材３０は不純物領域の一部、もしくは全てに形成してもよい。また、ドレイン不純物領域のみ、ソース不純物領域のみ、または、ドレイン不純物領域及びソース不純物領域にシリサイドブロックのためのマスク材３０を形成してもよい。シリサイドブロックのためのマスク材３０をゲート電極１４上に形成してもよい。
【００７８】
内部回路を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタはシリサイド層２５を形成することで不純物領域を低抵抗化して高速動作を確保する。一方、シリサイドブロックによって低抵抗化されないため、相対的に高抵抗な不純物領域とすると、保護用ＭＯＳトランジスタ５に印加されるＥＳＤによる高電圧を緩和することができる。これにより、ＥＳＤによる大電流が保護用ＭＯＳトランジスタ５に集中し、保護用ＭＯＳトランジスタ５が破壊することを抑制することができる。
【００７９】
例えば、図６に示す保護用ＭＯＳトランジスタのＮ＋ドレイン領域１２Ａは、シリサイドブロックのためのマスク材３０によって、コンタクトプラグ３１からチャネル形成領域までの一部が、シリサイド層２５が形成されない構造となっている。
このマスク材３０の下方領域は、シリサイド層２５が存在しないため、相対的に高い抵抗領域となっている。この高抵抗領域は、いわゆるバラスト抵抗と同様に、Ｎ−ドレイン領域１２Ｂ（図６では図示を省略）のチャネル側端部での電界集中を緩和するように作用する。これにより、ＥＳＤによる大電流が保護用ＭＯＳトランジスタ５のチャネル側端部に集中することがなく、そのため、保護用ＭＯＳトランジスタ５が破壊することを抑制することができる。
【００８０】
ここで、マスク材３０を形成してから図５（ｅ）の工程でＮ型不純物のイオン注入を行うと、図６に示すＮ＋ドレイン領域１２Ａは、マスク材３０の下方で分離されて形成される。これに対し、Ｎ＋ドレイン領域１２Ａ形成のためのイオン注入後にマスク材３０を形成すると、Ｎ＋ドレイン領域１２Ａは単一領域として形成される。Ｎ＋ドレイン領域１２Ａの形状は、このどちらでもよい。
【００８１】
以上、図５（及び図６）を用いて説明した製造方法では、ＮＭＯＳトランジスタのゲート電極１４ＢをＮ型多結晶シリコンとすることができる。また、ＰＭＯＳトランジスタのゲート電極１４ＣをＰ型多結晶シリコンとし、保護用ＭＯＳトランジスタ５のゲート電極１４ＡをＰ型多結晶シリコンとすることができる。
さらに、図５の製造方法によればＮＭＯＳトランジスタとＰＭＯＳトランジスタのみを形成する場合に比べ、Ｐ型多結晶シリコンを有する保護ＭＯＳトランジスタ５を形成しているが、その製造工程数は増加しない。
【００８２】
［保護用ＭＯＳトランジスタの製造方法（第１の実施形態の製法２）］
次に、採用可能な別の製造方法（製法２）を説明する。
まず、図５（ｂ）でゲート絶縁膜１３を堆積後、予めＮ型の不純物を高濃度に添加したＮ型多結晶シリコン膜をＣＶＤ法等により堆積する。次に、ＮＭＯＳトランジスタのゲート電極１４Ｂとなる領域を残し、フォトレジスト層を用いて不要な領域のＮ型多結晶シリコン膜を除去する。
続いて、予めＰ型の不純物を高濃度に添加したＰ型多結晶シリコン膜を堆積後、ＰＭＯＳトランジスタ及び保護用ＭＯＳトランジスタ５のゲート電極１４Ｃ，１４Ａとなる領域を残し、フォトレジスト層を用いて不要な領域のＰ型多結晶シリコン膜を除去する。その後、不要なゲート絶縁膜１３を除去する。
このような手法によれば、ゲート電極１４の不純物濃度と、不純物領域の不純物濃度と、を独立して設定することが可能になり、多結晶シリコンゲート電極１４Ａと１４Ｂの仕事関数を調整することが容易になる。
【００８３】
なお、この製法２において図５（ｃ）に示す工程では、前述した製法１と同様に、フォトレジスト層２１で保護用ＭＯＳトランジスタ５のゲート電極（多結晶シリコン層１４）を保護する。この製法２では、これに加えて、ＮＭＯＳトランジスタのゲート電極（多結晶シリコン層１４）もフォトレジスト層２１で保護してもよい。但し、ＮＭＯＳトランジスタのゲート電極をフォトレジスト層２１で保護しないで、追加の不純物導入が行われるようにしてもよい。
【００８４】
製法２における図５（ｄ）に示す工程では、保護用ＭＯＳトランジスタ５のゲート電極１４Ａを覆うようにフォトレジスト層２２を形成してもよいし、しなくてもよい（図５（ｄ）のままとしてもよい）。保護用ＭＯＳトランジスタ５のゲート電極１４Ａをフォトレジスト層２２で覆わない場合は、ゲート電極１４Ａに対して追加の不純物導入が行われる。
【００８５】
製法２における図５（ｅ）に示す工程では、前述した製法１と同様に、フォトレジスト層２３で保護用ＭＯＳトランジスタ５のゲート電極１４Ａを保護する。この製法２では、これに加えて、ＮＭＯＳトランジスタのゲート電極１４Ｂもフォトレジスト層２３で保護してもよい。但し、ＮＭＯＳトランジスタのゲート電極１４Ｂをフォトレジスト層２３で保護しないで、追加の不純物導入が行われるようにしてもよい。
【００８６】
製法２における図５（ｆ）に示す工程では、保護用ＭＯＳトランジスタ５のゲート電極１４Ａを覆うようにフォトレジスト層２４を形成してもよいし、しなくてもよい（図５（ｄ）のままとしてもよい）。保護用ＭＯＳトランジスタ５のゲート電極１４Ａをフォトレジスト層２４で覆わない場合は、ゲート電極１４Ａに対して追加の不純物導入が行われる。
【００８７】
なお、ここまで説明した製法１，２で用いられる不純物は、例えば、Ｎ型の不純物はリン（Ｐ）、ヒ素（Ａｓ）等を用いることができ、Ｐ型の不純物はホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）、インジウム（Ｉｎ）等を用いることができる。
【００８８】
ゲート絶縁膜１３として、例えば、酸化シリコン（ＳｉＯ２），酸窒化シリコン（ＳｉＯＮ）またはＳｉＯ２とＳｉＯＮの複合膜を用いることができる。また、ゲート絶縁膜１３として、１−３ｎｍ程度の酸化ハフニウム（ＨｆＯ２）、酸化アルミニウムハフニウム（ＨｆＡｌＯ２）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）や酸化ジルコニウム（ＺｒＯ２）等の高誘電率（Ｈｉｇｈ−ｋ）膜などを用いてもよく、さらに、各膜を積層にして用いることもできる。
【００８９】
また、図５では、多結晶シリコンの導電型を変えることにより保護用ＭＯＳトランジスタ５のゲート電極１４Ａの仕事関数を調整している。一方、近年、ゲート電極として金属層や金属化合物層を用いる技術が報告されている（例えば、非特許文献２を参照）。
【００９０】
ゲート電極に用いられる金属層や金属化合物層は、例えば、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリコン（ＨｆＳｉ）、タングステン（Ｗ）、タングステンシリコン（ＷＳｉ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）等や、これらの膜の積層が考えられる。これらの膜はそれぞれ仕事関数が違う。また、成膜方法によっても仕事関数を変えることができる。即ち、これらの金属層や金属化合物層を使い分けることで、保護用ＭＯＳトランジスタ５の閾値電圧が内部回路を構成するＮＭＯＳトランジスタより高くなるようにゲート電極の仕事関数を調整することもできる。
【００９１】
＜２．第２の実施の形態＞
［保護用ＭＯＳトランジスタ構造］
図７は、本開示技術における第２の実施形態に関わる保護用ＭＯＳトランジスタの断面構造図である。
第２の実施形態において、第１の実施形態と同一の部分はその説明は省略し、異なる部分についてのみ説明する。
【００９２】
図７に示すように、本開示技術における第２の実施形態の保護用ＭＯＳトランジスタ５は、第１の実施形態と同じようにＰ型多結晶シリコン層からなるゲート電極１４Ａを有する。
ただし、Ｎ−ソース不純物領域１１Ｂは有するが、Ｎ−ドレイン不純物領域１２Ｂは有していない。
このような保護用ＭＯＳトランジスタ５は、例えば、図５（ｃ）でイオン注入法によりＮ−不純物領域を形成する際、Ｎ−ドレイン不純物領域１２ＢとなるＮ型不純物を注入する領域を、「保護マスク層」としてのフォトレジスト層２１で被覆することで製造することができる。
【００９３】
この素子構造の変更は、例えば、ＰＭＯＳトランジスタの形成領域を覆うパターンでフォトレジスト層２１を形成するときのフォトマスクのパターン変更で対処できる。パターン変更後のフォトマスクを用いると、保護用ＭＯＳトランジスタ５のドレイン側にもフォトレジスト層２１のパターンが形成される。このようなパターンを有するフォトレジスト層２１が形成された状態でＮ型不純物をイオン注入すると、保護用ＭＯＳトランジスタ５において、Ｎ−ソース不純物領域１１Ｂは形成されるが、Ｎ−ドレイン不純物領域１２Ｂは形成されない。
その後は、図５（ｄ）〜図５（ｇ）に示す各工程を第１の実施形態と同様に行う。
図５（ｃ）〜図５（ｇ）に示す保護用ＭＯＳトランジスタ５の断面構造においては、Ｎ−ドレイン不純物領域１２Ｂを有しないが、その他の構造は図示したと同様である。したがって、図５（ｅ）に示す工程後に、サイドウォール絶縁膜１７によってゲート電極１４Ａからオフセットして形成されたＮ＋ドレイン不純物領域１２Ａに対し、ゲート電極１４Ａの直下から延在したチャネル形成領域が直接接続されている（図７）。
【００９４】
本開示技術における第２の実施形態の保護用ＭＯＳトランジスタ５では、ゲート電極１４Ａのエッジ部分の下にドレイン不純物領域（Ｎ−ドレイン不純物領域１２Ｂ）が配置されていない。従って、ゲート電極１４Ａ下のシリコン基板とドレイン不純物領域との間のＰＮ接合にかかる逆方向電界が緩和され、ＧＩＤＬ（Gate Induced Drain Leakage）電流を低く抑制することができる。その結果、本開示技術における第１の実施形態が適用された状態から、保護用ＭＯＳトランジスタ５に流れるリーク電流をさらに低減することができる。
【００９５】
＜３．第１，第２の実施形態の効果（評価結果）＞
図８に、第１及び第２の実施形態による保護用ＭＯＳトランジスタ５に流れるリーク電流の総和と、サブスレッショルドリーク電流を半導体パラメータアナライザにより測定した結果を示す。
ここで、本開示技術が非適用である保護用ＭＯＳトランジスタは、Ｎ型多結晶シリコン電極を有し、その特性値を、図８では「従来技術」と表記している。その他の四角印または三角印の特性値は、本開示技術が適用された場合を示している。本開示技術が適用された保護用ＭＯＳトランジスタ５は、Ｐ型多結晶シリコン電極（ゲート電極１４Ａ）を有している。
【００９６】
図８に示すように、第１の実施形態のＰ型多結晶シリコン電極（ゲート電極１４Ａ）を有する保護用ＭＯＳトランジスタ５は、本開示技術が非適用であるＮ型多結晶シリコン電極を有する保護用ＭＯＳトランジスタと比較してゲート長を小さくしている。しかも、サブスレッショルドリーク電流を低減し、これによりリーク電流の総和が大幅に低減されている。
さらに、第２の実施形態ではゲート電極１４Ａのエッジ部の下にドレイン不純物領域を有しないためＧＩＤＬ電流が低減され、第１の実施形態から更に保護用ＭＯＳトランジスタ５に流れるリーク電流の総和が低減されている。
【００９７】
本開示技術の適用前では、小さいオン抵抗を確保してクランプ電圧を下げることと、リーク電流の低減が両立できていない。よって、ゲート長は０．４μｍと比較的大きく設定されている。
これに対し、本開示技術を適用して、保護用ＭＯＳトランジスタにおけるゲート電極の仕事関数を高くすることで閾値電圧を高くしたため、ゲート長を０．３μｍと、内部回路の同じ導電型（Ｎ型）のＭＯＳトランジスタと同じにしている。その場合でも、リーク電流の総和を十分低減できることが分かる。
【００９８】
図９の図表に、第１及び第２の実施形態による保護用ＭＯＳトランジスタ５を備えるＥＳＤ保護回路１のリーク電流と、ＴＬＰ（Transmission Line Pulse）装置により測定されたクランプ電圧を示す。
保護用ＭＯＳトランジスタ５のリーク電流の低減により、ＥＳＤ保護回路１のリーク電流が低減している。さらに、第１の実施形態及び第２の実施形態では、本開示技術の適用前に比べて保護用ＭＯＳトランジスタ５のゲート長が小さい。その結果、保護用ＭＯＳトランジスタ５のオン抵抗が低減され、ＥＳＤ保護回路１のクランプ電圧が低電圧化されている。
【００９９】
なお、第２の実施形態ではゲート電極１４のエッジ部の下にドレイン不純物領域を形成していないため保護用ＭＯＳトランジスタ５のオン抵抗が第１の実施形態より増加し、クランプ電圧も第１の実施形態より高くなるが本開示技術の適用前と比較すればクランプ電圧は低い。
【０１００】
ところで、上記第１，第２の実施形態において、主に、正のＥＳＤサージの除去について説明したが、図１に示すＥＳＤ保護回路１は負のＥＳＤサージ等の高電圧パルスも容易に除去される。
保護用ＭＯＳトランジスタ５がＮ型のトランジスタであるため、電源配線２が接続されたＮ＋ドレイン不純物領域１２Ａをカソード、Ｐ型ウェル領域１０ＡをアノードとするＰＮ接合ダイオードが形成されている。Ｐ型ウェル領域１０Ａは、グランド配線３に接続されて基準電位（例えばＧＮＤ電位）で保持されている。このため、基準電位より低い電位に電源配線２の電位が下がると、当該ＰＮ接合ダイオードが順バイアスされてオンし、これにより負のＥＳＤサージ等の高電圧パルスが速やかに電源配線２から排除される。
【０１０１】
また、第１，第２の実施形態の説明では、電源電圧が印加されている動作時または電源投入時など、通常の動作時におけるＥＳＤ保護を主に説明した。
しかしながら、図１に示す構成のＥＳＤ保護回路１は、電源端子２Ｔに電源電圧ＶＤＤが印加されずに電位的にフローティングとなっている組み立て時においてもＥＳＤ保護が有効に働く。半導体チップをパッケージ製品として組み立てる場合、電源端子２Ｔは電位的にフローティングの場合でも、グランド端子３Ｔはアースされ、例えばＧＮＤ電位に接続されていることが多い。このような状態で、例えば電源端子２Ｔを介して電源配線２に正のＥＳＤノイズが発生すると、そのＥＳＤノイズを正の電源として、瞬時にＣＭＯＳインバータ回路４および保護用ＭＯＳトランジスタ５が機能する。そのため、既に説明したと同様な動作によって、瞬時にオンする保護用ＭＯＳトランジスタ５を通して、その正のＥＳＤノイズがグランド配線３に放電され、内部回路６が保護される。
また、負のＥＳＤノイズは、上記と同様に、保護用ＭＯＳトランジスタ５のドレイン側のＰＮ接合（ダイオード）を介してグランド配線３に放電される。
【０１０２】
＜４．変形例＞
図１に示す回路を、図１０に示すように、保護用ＭＯＳトランジスタ５のチャネル導電型をＰ型としてもよい。この場合、ＣＭＯＳインバータ回路４のインバータ段数を偶数としている。
【０１０３】
図１０に示す構成においても、負のＥＳＤサージ等の高電圧パルスも容易に除去される。
保護用ＭＯＳトランジスタ５がＰ型のトランジスタであるため、電源配線２が接続されたＮ型ウェル領域をカソード、Ｐ＋ドレイン不純物領域をアノードとするＰＮ接合ダイオードが形成されている。Ｐ＋ドレイン不純物領域は、グランド配線３に接続されて基準電位（例えばＧＮＤ電位）で保持されている。このため、基準電位より低い電位に電源配線２の電位が下がると、当該ＰＮ接合ダイオードが順バイアスされてオンし、これにより負のＥＳＤサージ等の高電圧パルスが速やかに電源配線２から排除される。
【０１０４】
以上のように、保護用ＭＯＳトランジスタ５のチャネル導電型はＮ型、Ｐ型の何れの場合もある。
【０１０５】
第１，第２の実施形態で述べた製造方法は、保護用ＭＯＳトランジスタ５のチャネル導電型はＮ型であり、よって第１導電型がＰ型、第２導電型がＮ型の場合である。
これに対し、保護用ＭＯＳトランジスタ５のチャネル導電型をＰ型とする場合、上記製造方法の説明において、不純物および不純物領域の導電型を逆にするとよい。この場合、図５において、保護用ＭＯＳトランジスタ５のチャネル導電型はＰ型であるが、そのゲート電極１４ＡはＮ型とする。そのため、保護用ＭＯＳトランジスタ５のゲート電極１４Ａと同種のＮ型不純物が同時に導入されるのは、内部回路を構成するＮＭＯＳトランジスタのゲート電極１４Ｂである。
以上の点に留意するならば、第１，第２の実施形態で述べた製造方法は、保護用ＭＯＳトランジスタ５のチャネル導電型がＰ型の場合においても類推適用できる。この場合、第１導電型がＮ型、第２導電型がＰ型となる。
【０１０６】
以上の実施形態によれば、保護用ＭＯＳトランジスタのゲート電極の仕事関数を変化させており、その結果、ゲート長（チャネル電流が流れる方向のゲート電極寸法）を短くしても、リーク電流を大幅に低減できる。
動作時のリーク電流を低減しても、動作時および非動作時（組み立て時も含む）においてＥＳＤ保護性能、すなわちＥＳＤノイズの除去性能を高く維持できる。
また、前述した特許文献１のようにプルダウン抵抗とその接続配線を設けなくとも、保護用ＭＯＳトランジスタ５は、閾値電圧が高いのでゲート電位が変動しにくい。よって、
電源ノイズ等による電源配線の電位変動に起因する、保護用ＭＯＳトランジスタのゲート電位が変動することで発生するリーク電流が低減される。
【０１０７】
リーク低減については、ドレイン側の低濃度不純物領域を省略すると基板を流れるリーク成分まで有効に低減できる。
仕事関数の変化は、第１，第２の実施形態では、主に、半導体膜（本例では、多結晶シリコン膜）の導電型を変えることで実現している。その他の方法としては、金属膜といったゲート電極の膜材料自体を変えてもよい。
【符号の説明】
【０１０８】
１…ＥＳＤ保護回路、２…電源配線、２Ｔ…外部端子（ＶＤＤ端子）、３…基準電圧配線、３Ｔ…外部端子（ＶＳＳ端子）、４…ＣＭＯＳインバータ回路、４Ｐ…ＰＭＯＳトランジスタ、４Ｎ…ＮＭＯＳトランジスタ、５…保護用ＭＯＳトランジスタ（保護用トランジスタ）、６…内部回路（被保護回路）、１０…半導体基板、１０Ａ，１０Ｂ…第２導電型ウェル、１０Ｃ…第１導電型ウェル、１３…ゲート絶縁膜、１４…ゲート電極、１１Ｂ…低濃度ソース領域，１２Ｂ…低濃度ドレイン領域、１１Ａ…（高濃度）ソース領域，１２Ａ…（高濃度）ドレイン領域
【技術分野】
【０００１】
本開示技術は、被保護回路と、当該被保護回路の電源線に発生するサージを除去する保護回路とを同一の半導体基板に形成した半導体集積回路と、その製造方法に関する。
【背景技術】
【０００２】
一般に、ＬＳＩ（Large Scale Integrated Circuit）等の半導体集積回路は、その微細化および低電圧化に伴って、所定の機能をもつ回路（以下、内部回路または被保護回路という）の電源線に発生するサージから内部回路を保護することの重要性が増している。
【０００３】
電源線に発生するサージは、代表的なものとして、電源線の外部端子に対する静電気放電（Electrostatic Discharge：ＥＳＤ）によって電源線電位を急上昇させるＥＳＤサージが知られる。
【０００４】
ＥＳＤサージによって、外部端子に高電圧パルスが発生した場合、内部回路が破壊されることを防ぐ目的で、ＥＳＤ保護のための素子又は回路が内部回路（被保護回路）とともに半導体基板に集積化される。
【０００５】
ＥＳＤ保護のための素子又は回路は、ダイオードを用いるもの、ゲートとソースを短絡したＧＧＭＯＳを用いるもの、あるいは、サイリスタを用いるもの等が従来から利用されている。
【０００６】
また、多くの内部回路がＣＭＯＳ構成であり、内部回路とのプロセスの親和性が高い構成として、抵抗（Ｒ）と容量（Ｃ）を用いた検出回路に加えてインバータといったＣＭＯＳ回路を用いた、いわゆるＲＣＭＯＳ構成のＥＳＤ保護回路が提案されている（特許文献１及び非特許文献１参照）。
【０００７】
ＲＣＭＯＳ構成のＥＳＤ保護回路は、本願の開示技術に関わる図１と回路構成としては共通する。
図１に示すＥＳＤ保護回路１は、抵抗性素子Ｒ及び容量性素子Ｃと、ＣＭＯＳインバータ回路４と、保護用ＭＯＳトランジスタ５とを、電源配線２とグランド配線３間に図示のように接続して構成されている。
【０００８】
より詳細には、ＥＳＤ保護回路１は、ＥＳＤに起因して電源配線２に発生する高電圧をグランド配線３に逃がすＭＯＳトランジスタ（以下、保護用ＭＯＳトランジスタ）５を電源配線２とグランド配線３の間に配置している。保護用ＭＯＳトランジスタ５のドレインを電源配線２に、ソースをグランド配線３に、それぞれ接続している。さらに、電源配線２とグランド配線３の間に抵抗性素子Ｒと容量性素子Ｃとを直列に接続してＲＣ直列回路を構成している。そして、素子間ノードをＣＭＯＳインバータ回路３の入力に、ＣＭＯＳインバータ回路３の出力を保護用ＭＯＳトランジスタ５のゲートに、それぞれ接続している。
【０００９】
このＥＳＤ保護回路は、抵抗性素子Ｒと容量性素子Ｃによる時定数を利用して、通常の電源配線の電位的な立ち上げや揺らぎには反応しないように設計される。
通常の電源投入時のように電源配線の電位を意図的に立ち上げる場合、そのパルスの立ち上がり速度がＥＳＤサージ発生時に比べて小さい。そのため、抵抗性素子Ｒと容量性素子Ｃとを接続するノードの電位ＶＲＣが、電源配線の電位の上昇に余り遅れることなく立ち上がる。
【００１０】
一方、通常の動作で想定されるより高い周波数のパルス（例えばＥＳＤサージ）が電源配線２に印加されると、ＲＣ直列回路内で抵抗性素子Ｒと容量性素子Ｃとを接続するノードの電位ＶＲＣが、電源配線２の電位上昇に遅れて立ち上がる。ＥＳＤの代表的なモデルであるＨＢＭ（Human Body Model）における電位上昇は数百ナノ秒という極めて短い時間に生じ、そのような高い周波数の電位上昇で、上記電位ＶＲＣが電源配線２の電位上昇に遅れて立ち上がるようにＲＣ直列回路の時定数が決められている。
【００１１】
電源配線の電位の立ち上がりから遅れて電位ＶＲＣが立ち上がると、電位ＶＲＣがＣＭＯＳインバータ回路４のインバータの閾値に達するまでの期間だけ、ＣＭＯＳインバータ回路４で発生した正のパルスが保護用ＭＯＳトランジスタ５のゲートに印加される。
よって、この正のパルスで規定される時間だけ保護用ＭＯＳトランジスタ５がオンして、ＥＳＤサージを電源配線２からグランド配線３に排除する。そのため、電源配線２とグランド配線３間に接続されている内部回路６はＥＳＤサージから保護される。
【００１２】
電位ＶＲＣがＣＭＯＳインバータ回路４のインバータの閾値に達すると、保護用ＭＯＳトランジスタ５のゲートに印加される正のパルスが終了するため、速やかに当該トランジスタがオフする。
このようにして、ＲＣＭＯＳ構成のＥＳＤ保護回路は、抵抗（Ｒ）と容量（Ｃ）を用いた検出回路（ＲＣ直列回路）によってＥＳＤサージを検出し、当該検出回路の検出結果に応答してＥＳＤサージを速やかに電源配線から除去する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００６−１２１００７号公報
【非特許文献】
【００１４】
【非特許文献１】C. A. Torres et al; “Modular, Portable, and Easily Simulated ESD Protection Networks for Advanced CMOS Technologies”, Electrical Overstress/Electrostatic Discharge Symposium, September 11-13. Symposium Proceedings, P.81-94, Fig. 1.
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ところで、前記ＥＳＤ保護回路が動作しても、電源配線の電位は保護用ＭＯＳトランジスタのオン抵抗等のために完全にはゼロにならない。
このため、ＥＳＤ保護回路の保護用ＭＯＳトランジスタがオンしている状態であっても、電源配線とグランド配線との間に生じる電位差（クランプ電圧）が内部回路に印加される。
【００１６】
クランプ電圧は一般に電源配線が供給する電源電圧ＶＤＤより大きいことから、内部回路をＥＳＤによる高電圧から保護するためにはクランプ電圧を内部回路の破壊耐圧未満にする必要がある。
【００１７】
保護用ＭＯＳトランジスタのゲート幅、すなわちチャネル電流が流れる方向と直交する方向のゲート寸法を大きくすると、クランプ電圧を下げることができる。ゲート幅の増大とともにオン抵抗が低下して、トランジスタの放電能力が向上するためである。
【００１８】
昨今の半導体技術の微細化に伴い、内部回路に用いられるＭＯＳトランジスタのゲート絶縁膜の破壊耐圧が急激に低下している。
これに伴って、クランプ電圧の低減要求が強まり、そのために保護用ＭＯＳトランジスタ５のオン抵抗の低減が求められている。
【００１９】
オン抵抗の低減のためには、上記ゲート幅の増大の他にゲート長、すなわちチャネル電流が流れる方向のゲート寸法を小さくすることが望ましい。より限定的には、保護用ＭＯＳトランジスタのゲート長は、製造工程で許容される最小値以上で可能な限り小さくすることが望ましい。
【００２０】
一方で、近年、半導体集積回路の高集積化・高機能化が進み、搭載素子数の増加に伴う消費電力の増加が深刻化している。
不要なリーク電流を低減するため、静電気放電が起きていない通常の動作時のＥＳＤ保護回路のリーク電流を低く抑制したいという要求が高い。
【００２１】
ＥＳＤ保護回路におけるリーク電流の支配的なリーク電流成分は、オフ状態の保護用ＭＯＳトランジスタに流れるサブスレッショルドリーク電流や基板電流などである。
【００２２】
ここで、サブスレッショルドリーク電流は保護用ＭＯＳトランジスタのソースとドレインの間に流れるリーク電流である。また、基板電流は、ＰＮ接合に逆バイアスを印加すると流れる接合リーク電流と、ゲート電極下のドレインがゲート電位の影響を受けてドレインから基板へ流れるＧＩＤＬ（Gate Induced Drain Leakage）電流である。さらに、一般にサブスレッショルドリーク電流はゲート長が小さくなるほど増加するため、その抑制にはゲート長を大きくすることが最も有効である。
【００２３】
しかしながら、先述したように保護用ＭＯＳトランジスタのゲート長を大きくすることは保護用ＭＯＳトランジスタのオン抵抗を増加させ、クランプ電圧の増大につながる。さらに、ゲート長を大きくすることはＥＳＤ保護回路の占有面積を増加させ、前記ＥＳＤ保護回路を用いる半導体集積回路の製造コストを増大させる。
【００２４】
これに対し、ゲート幅を大きくすると、オン抵抗の低減には効果があるが、リーク電流や面積の増大がゲート長を大きくするよりも顕著になる。
【００２５】
そこで、現状では、リーク電流をある程度低減するために保護用ＭＯＳトランジスタのゲート長を、内部回路のトランジスタのゲート長より幾分大きくしているが、これによってオン抵抗が犠牲となってクランプ電圧の低減が進まない。したがって、半導体集積回路の低電圧動作化に伴い、クランプ電圧の高止まりが今以上に大きな改善点として注目されることが予想される。
【００２６】
また、ＲＣＭＯＳ構成のＥＳＤ保護回路では、ＥＳＤサージが発生していない通常の動作時に、保護用ＭＯＳトランジスタがオンしないまでも、オンする電圧の向きにゲートがバイアスされてリーク電流が増えることがある。
【００２７】
例えば、電源電圧線は、高速にスイッチング動作する様々な内部回路に接続されているためスイッチングノイズの影響を受け、または近隣の信号線の誘導ノイズによって絶えず電位が変動する。このようなノイズによる電源線電位の変動幅は、ＥＳＤノイズによる電位変動幅（波高値）より十分小さく、ＥＳＤ保護回路は、このような小さい変動幅のノイズに対して働かないように設計されている。よって、図１において、小さい変動幅のノイズが電源配線２に発生しても保護用ＭＯＳトランジスタ５はオンしない。
【００２８】
しかしながら、電源線電位の変動は高い周波数成分を含むため、保護用ＭＯＳトランジスタ５がオフしている時にも検出回路がこの電位変動に反応して、オフ状態の保護用ＭＯＳトランジスタ５のゲート電位を絶えず揺らしている。そのため、オフ状態の保護用ＭＯＳトランジスタ５のゲート電位が、当該トランジスタをオンさせる側に振れたときにリーク電流が一時的に増加する。
動作時に、このようなリーク電流の増加と減少が繰り返されると、無駄な電力消費が発生する。
【００２９】
このリーク電流の増加による無駄な電力消費の対策として、上記特許文献１では、保護用ＭＯＳトランジスタのゲートをプルダウン抵抗でグランド線に接続させてゲート電位変動を抑圧している。
しかしながら、この対策では、プルダウン抵抗とその配線のためのスペースの分、回路面積が大きくなるという不利益を伴う。
【００３０】
本開示技術の一形態は、当該半導体集積回路に電源を投入後の通常の動作時にリーク電流の抑制と同時にクランプ電圧の増大防止または低下が図れ、さらに保護用ＭＯＳトランジスタのゲート電位が変動しにくい保護回路を有する半導体集積回路を提供するものである。
また、本開示技術の他の形態は、上記のような利点を有する保護回路を有する半導体集積回路を容易に実現する製造方法を提供するものである。
【課題を解決するための手段】
【００３１】
本開示技術の一形態に関わる半導体集積回路は、電源電圧を供給する２つの電源線に接続された被保護回路と、前記２つの電源線間に直列接続された抵抗性素子及び容量性素子を含み、素子間接続ノードの電位変動に基づいて電源線に発生するサージを検出する検出回路と、前記２つの電源線間に接続され、制御電極が前記検出回路の出力に接続された保護用トランジスタと、が同一の半導体基板に形成され、前記保護用トランジスタは、前記被保護回路内のチャネルの導電型が同じトランジスタに対して、仕事関数差を有する異なる電極材料から制御電極が形成され、または、仕事関数差を設けるために異なる導電型の半導体電極材料から制御電極が形成されることによって、単位チャネル幅あたりのリーク電流量が前記トランジスタより小さくなるように前記トランジスタと異なる閾値電圧を有する。
【００３２】
この構成によれば、クランプ電圧に影響するゲート寸法を変えなくとも、クランプ電圧を維持し、または、逆に低減しながら、リーク電流量が大幅に削減される。
【００３３】
より詳細には、保護用トランジスタの閾値電圧は、被保護回路を構成する、同じ第１導電型チャネルのトランジスタ（以下、第１導電型トランジスタ）の閾値電圧より高くすることができる。
従って、この場合、被保護回路を構成する第１導電型トランジスタに比べてサブスレッショルドリーク電流の増加を抑制しながら、ゲート長を小さくする余裕が生まれている。また、保護用トランジスタのオン抵抗を低減する余裕が生まれている。さらには、保護回路が動作したときに２つの電源線をクランプするクランプ電圧を下げる余裕が生まれている。
また、保護用トランジスタの閾値電圧が高いのでゲート電位が変動してもリーク電流が増大しにくい。
【００３４】
本開示技術の他の形態に関わる半導体集積回路の製造方法は、電源電圧を供給する２つの電源線に接続された被保護回路と、前記２つの電源線間に直列接続された抵抗性素子及び容量性素子と、当該抵抗性素子と容量性素子の接続ノードの電位変動に基づいて動作する保護用トランジスタとが同一の半導体基板に形成され、前記保護用トランジスタと前記被保護回路内の第１導電型チャネルのトランジスタとは、２つの第２導電型ウェルに分かれて前記半導体基板に形成され、前記被保護回路の第２導電型チャネルのトランジスタが前記半導体基板内の第１導電型ウェルに形成されている半導体集積回路の製造方法であって、前記２つの第２導電型ウェルと前記第１導電型ウェルを前記半導体基板内に形成する工程と、形成した各ウェル上に、ゲート絶縁膜と多結晶シリコン膜からなる積層膜を成膜して、多結晶シリコン膜を加工してゲート電極を形成する工程と、前記２つの第２導電型ウェルと、前記第１導電型ウェルのそれぞれに、各ウェルと導電型が逆のソース領域及びドレイン領域を形成する工程と、を有し、前記ソース領域及びドレイン領域を形成する工程では、前記第２導電型チャネルのトランジスタのゲート電極と第１導電型ウェル内の領域に第２導電型不純物を導入すると同時に、前記保護用トランジスタのゲート電極にも第２導電型不純物を導入する。
【００３５】
上記構成によれば、イオン注入のマスクの変更程度で、クランプ電圧に影響するゲート寸法を変えなくとも、クランプ電圧を維持し、または、逆に低減しながら、リーク電流量が大幅に削減された半導体集積回路が製造される。
【発明の効果】
【００３６】
本開示技術によれば、当該半導体集積回路に電源を投入後の通常の動作時にリーク電流の抑制と同時にクランプ電圧の増大防止または低下が図れ、さらに保護用ＭＯＳトランジスタのゲート電位が変動しにくい保護回路を有する半導体集積回路を提供することができる。
また、本開示技術によれば、上記のような利点を有する保護回路を有する半導体集積回路を容易に実現する製造方法を提供することができる。
【図面の簡単な説明】
【００３７】
【図１】本開示技術に関わるＥＳＤ保護回路の回路構成図である。
【図２】ＴＬＰ装置を用いた評価で得られたＥＳＤ保護回路の放電電流特性図である。
【図３】本開示技術が非適用な一般的に用いられる保護用ＭＯＳトランジスタの断面構造図である。
【図４】本開示技術における第１の実施形態に関わる保護用ＭＯＳトランジスタの断面構造図である。
【図５】第１実施形態の製造方法を示す工程断面図である。
【図６】不純物領域にシリサイドブロック領域を有する保護用ＭＯＳトランジスタ５の一部断面図である。
【図７】本開示技術における第２の実施形態に関わる保護用ＭＯＳトランジスタの断面構造図である。
【図８】第１及び第２の実施形態による保護用ＭＯＳトランジスタのリーク電流を半導体パラメータアナライザにより測定した結果を示す図である。
【図９】第１及び第２の実施形態による保護用ＭＯＳトランジスタ５のリーク電流と、ＴＬＰ装置により測定されたクランプ電圧を示す図表である。
【図１０】変形例に関わる静電保護回路の回路構成図である。
【発明を実施するための形態】
【００３８】
本開示技術に関わる保護回路を有する半導体集積回路を、ＥＳＤ保護回路を有する場合を代表的な例として、以下、図面を参照して説明する。
次の順で説明を行う。
１．第１の実施の形態：ゲート電極の仕事関数差を設ける実施形態を開示する。
２．第２の実施の形態：さらに、低濃度不純物領域からなるドレイン領域を削除した実施形態を開示する。
３．第１，第２の実施形態の効果（評価結果）を説明する。
４．変形例：保護用ＭＯＳトランジスタのチャネル導電型をＰ型とした回路変形例を開示する。
【００３９】
＜１．第１の実施の形態＞
［保護回路の回路構成］
図１は、本開示技術に関わるＥＳＤ保護回路の回路構成を示す図である。
図１に図解されるＲＣＭＯＳ構成のＥＳＤ保護回路１は、電源端子２Ｔが接続された「電源電圧線」としての電源配線２と、「基準電圧線」として、グランド端子３Ｔが接続されたグランド配線３とを有する。電源配線２とグランド配線３は、「電源電圧を供給する２つの電源線」の例に該当する。電源配線２とグランド配線３との間には電源電圧ＶＤＤが印加される。
【００４０】
電源配線２とグランド配線３に接続されて電源電圧ＶＤＤが供給される内部回路（被保護回路）６が配置されている。
電源配線２とグランド配線３に接続される内部回路６以外のすべての回路素子は、内部回路６を保護対象とするＥＳＤ保護回路１を構成する。
【００４１】
ＥＳＤ保護回路１において、電源配線２とグランド配線３の間に、抵抗性素子Ｒ及び容量性素子Ｃと、ＣＭＯＳインバータ回路４と、「保護用トランジスタ」の一例としての保護用ＭＯＳトランジスタ５とが設けられている。
【００４２】
本実施形態においては、保護用ＭＯＳトランジスタ５はチャネルの導電型がＮ型のトランジスタであり、ドレインが電源配線２に、ソースがグランド配線３に接続されている。また、保護用ＭＯＳトランジスタ５の基板領域（後述のＰ型ウェル等）はソースと電気的に短絡されているが、この構成は安定動作のために望ましいが必須ではない。
保護用ＭＯＳトランジスタ５は、電源配線２に、例えば電源端子２Ｔを介して発生するＥＳＤ起因の正の高電圧パルス（例えばＥＳＤサージ）をグランド配線３に逃がす機能をもつ。
【００４３】
電源配線２とグランド配線３の間に、電源配線２側に接続した抵抗性素子Ｒと、グランド配線３側に接続した容量性素子Ｃとを直列に接続したＲＣ直列回路（検出回路）が接続されている。検出回路は、抵抗性素子Ｒと容量性素子Ｃとの接続点をＣＭＯＳインバータ回路４の入力に接続している。
【００４４】
ＣＭＯＳインバータ回路４は、電源配線２とグランド配線３間に直列に接続されたＰＭＯＳトランジスタ４ＰとＮＭＯＳトランジスタ４Ｎを有する。
ＰＭＯＳトランジスタ４ＰとＮＭＯＳトランジスタ４Ｎの共通ゲートが、抵抗性素子Ｒと容量性素子Ｃの間の素子間ノードに接続されている。また、ＰＭＯＳトランジスタ４ＰとＮＭＯＳトランジスタ４Ｎの共通ドレインが、保護用ＭＯＳトランジスタ５のゲート（制御電極）に接続されている。
【００４５】
正の高電圧パルス（例えばＥＳＤサージ）が電源配線２に発生したとき、抵抗性素子Ｒと容量性素子Ｃとの間の素子間ノードの電位ＶＲＣは電源配線２の電位変化に対して遅れて上昇する。ＣＭＯＳインバータ回路４は、この電位ＶＲＣの変動に基づき、保護用ＭＯＳトランジスタ５の制御電極（ゲート）を制御する回路である。
【００４６】
より詳細な上記ＥＳＤ保護回路１の動作は、以下の通りである。
【００４７】
静電気放電（ＥＳＤ）が起こっていない通常のＶＤＤ供給状態では、抵抗性素子Ｒと容量性素子Ｃとの接続点の電位ＶＲＣは、ＣＭＯＳインバータ回路４の閾値電圧より高くなる。従って、ＣＭＯＳインバータ回路４のＮＭＯＳトランジスタ４Ｎがオン（導通状態）、ＰＭＯＳトランジスタ４Ｐがオフ（非導通状態）である。このとき、ＣＭＯＳインバータ回路４は、入力と出力間が高インピーダンス状態となり、出力は接地電圧ＧＮＤを供給するグランド配線３との低インピーダンス接続状態となっている。このため、ＣＭＯＳインバータ回路４は、入力側の微小な電位変動にかかわらず、出力側の保護用ＭＯＳトランジスタ５を安定してオフ（非導通状態）に維持する。
【００４８】
電源投入時など、通常の動作時において電源配線２の電位を意図的に上昇させることがある。但し、このような通常の動作時の電源配線２の電位上昇は、ＥＳＤサージによる電位上昇（例えば数百ナノ秒での急速な電位上昇）に比べると立ち上がりの速度が遅い。そのため、電位ＶＲＣは、電源配線２の電位立ち上がりにほぼ追従して上昇する。したがって、電位ＶＲＣに、保護用ＭＯＳトランジスタ５をオンさせるほどの電位立ち上がりの遅れは生じない。
【００４９】
これに対し、ＥＳＤによる正の高電圧パルスが瞬時に電源配線２に印加されると、抵抗性素子Ｒと容量性素子Ｃの接続点の電位ＶＲＣが、電源配線２の電位変化に比べて遅れて上昇する。この電位上昇の遅れ量は、抵抗性素子Ｒと容量性素子ＣからなるＲＣ直列回路（検出回路）の時定数で決まる。抵抗性素子Ｒの抵抗値、容量性素子Ｃの容量値が大きいほど、その遅れ量も増大する。
【００５０】
図２に、パルス状のサージを印加するＴＬＰ（Transmission Line Pulse）装置を用いた評価で得られたＥＳＤ保護回路１の放電特性の一例を示す。図２において横軸が、電源配線に発生するパルス電圧の波高値（０．０Ｖから７．０Ｖまでの離散値）を表し、縦軸に、そのときに図１の電源配線２からグランド配線３に流れる放電電流値を示す。
【００５１】
先述のように、ＥＳＤによる正の高電圧パルスが電源配線２に発生すると抵抗性素子Ｒと容量性素子Ｃの接続点の電位ＶＲＣは、電源配線２の電位に比べて遅れて上昇する。図２において放電電流が立ち上がる電源配線の電圧（約１．０Ｖ）は、前記パルスが発生したときの電荷量の全てが容量性素子Ｃへの充放電のために費やされる状態から、一部がグランド線に流れ始める状態に変化するときの電源配線２の電圧を表している。
【００５２】
さらに電圧値を上げながらパルス印加を繰り返す途中で、ある所定値（＞１．０Ｖ）より大きなパルス電圧が発生すると、そのパルス発生期間のうち、電位ＶＲＣがＣＭＯＳインバータ回路４の閾値電圧より低くなる期間だけＮＭＯＳトランジスタ４Ｎがターンオフ、ＰＭＯＳトランジスタ４Ｐがターンオンする。
このとき、入力電位変化に対応し極性が反転した電位変化がＣＭＯＳインバータ回路４から出力され、保護用ＭＯＳトランジスタ５のゲート電位に応じてＥＳＤ電流が電源配線２からグランド配線３に流れ、このときの電源配線２の電位変動が検出される。
【００５３】
このようなインバータが応答し始めるパルス電圧の大きさは、通常の電源電圧変動とはもはやみなせない非定常なパルス電圧であって、ＥＳＤサージとして除去すべき電源変動の値に応じて決められる。
【００５４】
電源線に発生する正の高いパルス電圧（例えばＥＳＤサージ）に応答して、ＣＭＯＳインバータ回路４から出力される短い活性期間の検出信号によって、短い期間であるが応答性よく保護用ＭＯＳトランジスタ５がオンする。
そのため、ＲＣ直列回路よりもインピーダンスが低いオン状態の保護用ＭＯＳトランジスタ５を通って、ＥＳＤサージ等の高電圧パルスが速やかに除去される。
したがって、内部回路６はＥＳＤサージ等の高電圧パルスから保護される。
【００５５】
なお、電源配線２に電位変化が生じてから素子間の電位ＶＣＲが応答するまでの一定の遅れ期間は、容量性素子Ｃの容量値と、抵抗性素子Ｒの抵抗値とを掛け合わせた時定数によりおおよそ決定される。
【００５６】
また、電位ＶＲＣの変動時間と、ＣＭＯＳインバータ回路４から出力される検出信号において保護用ＭＯＳトランジスタ５をオン可能なレベルを持続する期間との相対的な時間的関係は、ＣＭＯＳインバータ回路４の特性等で調整される。
【００５７】
以上のようなＥＳＤ保護回路で用いられる前記抵抗性素子Ｒは、例えば、ＭＯＳトランジスタ、半導体基板内のウェル領域、不純物領域、多結晶シリコン膜、などで構成してよい。また、容量性素子Ｃは、ＭＯＳ容量、配線容量、などで構成することができる。
【００５８】
一方、ＣＭＯＳインバータ回路４に求められる動作は、通常の動作においてＥＳＤサージ等の正の高電圧パルスが印加されていないときは、抵抗性素子Ｒと容量性素子Ｃの接続点と保護ＭＯＳトランジスタ５のゲート電極との間を高インピーダンス状態とすることである。また、ＣＭＯＳインバータ回路４によって、保護用ＭＯＳトランジスタ５をオフ状態とするように、そのゲート電位をバイアスする必要がある。さらに、正の高電圧パルスが検出されると、その入力に印加される電位変動を反転して出力側に低インピーダンスで伝達し、保護用ＭＯＳトランジスタ５を応答性よく瞬時に短い時間だけオンさせることもＣＭＯＳインバータ回路４に要求される。
このような動作が可能な回路であれば、ＣＭＯＳインバータ回路４に代えて他の構成の回路も採用可能である。
【００５９】
さらに、段数を増やして有用な特性調整が可能であれば、ＣＭＯＳインバータ回路４のインバータの段数を１より大きい奇数とすることも可能である。
【００６０】
［保護用ＭＯＳトランジスタ構造］
図３は、本開示技術が非適用な一般的に用いられる保護用ＭＯＳトランジスタの断面構造図である。
内部回路を構成するＮＭＯＳトランジスタとゲート電極の導電型が同じＮＭＯＳトランジスタが、保護用ＭＯＳトランジスタ５Ａとして用いられている。このＮＭＯＳトランジスタ（保護用ＭＯＳトランジスタ５Ａ）は、Ｎ型多結晶シリコンからなるゲート電極１４Ｂを有する。
【００６１】
その他の構造は、次に図４を用いて説明する本開示技術が適用後の保護用ＭＯＳトランジスタ５の構造と類似するため、図４と同一符号を付して、その説明を次の図４の説明に委ねる。
【００６２】
図４に、本開示技術における第１の実施形態に関わる保護用ＭＯＳトランジスタ５の断面構造を示す。
シリコン半導体基板に形成されたＰ型ウェル領域１０Ａの表面付近に、高濃度にＮ型不純物を添加したＮ＋ソース不純物領域１１Ａと、Ｎ＋ソース不純物領域１１Ａより不純物濃度が低いＮ−ソース不純物領域１１Ｂとが形成されている。
【００６３】
また、後述するゲート電極の直下に位置することとなるチャネル形成領域を挟み、高濃度にＮ型不純物を添加したＮ＋ドレイン不純物領域１２Ａと、Ｎ＋ドレイン不純物領域１２Ａより不純物濃度が低いＮ−ドレイン不純物領域１２ＢとがＰ型ウェル領域１０Ａの表面付近に形成されている。
Ｎ−ソース不純物領域１１Ｂ、及びＮ−ドレイン不純物領域１２Ｂは、ＬＤＤ（Lightly Doped Drain）領域もしくはエクステンション（Extension）領域と呼ばれることもある。なお、エクステンション領域と呼ぶときは、例えばソース側において、符号１１Ｂで示す不純物領域の濃度が符号１１Ａで示す不純物領域より低濃度であることは必ずしも要求されない。このことはドレイン側の符号１２Ａ，１２Ｂで示す２つの不純物領域においても同様である。
【００６４】
Ｎ−ソース不純物領域１１Ｂ及びＮ−ドレイン不純物領域１２Ｂの一部と、Ｎ−ソース不純物領域１１Ｂ及びＮ−ドレイン不純物領域１２Ｂに挟まれるチャネル形成領域の表面にはゲート絶縁膜１３が形成されている。
さらに、ゲート絶縁膜１３上にはＰ型多結晶シリコン膜からなるゲート電極１４Ａが形成されている。多結晶シリコン膜上及び不純物領域上には低抵抗化のためにシリサイド層（不図示）を形成してもよい。
【００６５】
このように、保護用ＭＯＳトランジスタ５のゲート電極１４Ａは、その電極材料をＰ型の半導体材料、例えばＰ型多結晶シリコンにすることで、内部回路６（図１）のＮＭＯＳトランジスタより閾値電圧を高くすることができる。
【００６６】
これにより、図３に示す本開示技術が非適用の保護用ＭＯＳトランジスタ５Ａ（ＮＭＯＳトランジスタ）に比べ、サブスレッショルドリーク電流の増加を抑制しながらゲート長を小さくすることができる。結果、保護用ＭＯＳトランジスタ５のオン抵抗が低減され、ＥＳＤ保護回路１のクランプ電圧を低電圧化することができる。
また、前述した特許文献１のようにプルダウン抵抗とその接続配線を設けなくとも、保護用ＭＯＳトランジスタ５は、閾値電圧が高いのでゲート電位が変動しにくい。よって、電源ノイズ等による電源配線の電位変動に起因する、保護用ＭＯＳトランジスタのゲート電位が変動することで発生するリーク電流が低減される。
【００６７】
［保護用ＭＯＳトランジスタの製造方法（第１の実施形態の製法１）］
ここで、本開示技術における第１の実施形態に関わる図４の保護用ＭＯＳトランジスタ５の製造方法の一例（製法１）を、図５の各工程断面図を用いて説明する。
【００６８】
まず、図５（ａ）では、シリコン半導体基板１０に形成したトレンチ内にシリコン酸化膜などを埋め込んだＳＴＩ（Shallow Trench Isolation）を素子分離領域２０として形成する。
次に、内部回路を構成するＮＭＯＳトランジスタ（以下、単に、「ＮＭＯＳトランジスタ」という）を形成するＰ型ウェル領域１０Ｂをイオン注入法により形成する。同様に、内部回路を構成するＰＭＯＳトランジスタ（以下、単に、「ＰＭＯＳトランジスタ」という）を形成するＮ型ウェル領域１０Ｃとをイオン注入法により形成する。また、保護用ＭＯＳトランジスタ５を形成するＰ型ウェル領域１０Ａをイオン注入法により形成する。ここで、ＮＭＯＳトランジスタを形成するＰ型ウェル領域１０Ｂと保護用ＭＯＳトランジスタ５を形成するＰ型ウェル領域１０Ａは同時に形成してもよい。
さらに、閾値電圧を調整するため、シリコン半導体基板の表面付近にウェル領域と同じ導電型の不純物領域をイオン注入法により形成する（不図示）。
【００６９】
次に、図５（ｂ）で、ゲート絶縁膜１３と多結晶シリコン膜をＣＶＤ法などにより形成する。フォトリソグラフィー技術により所望のパターン形状に加工したフォトレジスト層（不図示）を用い、不要な領域のゲート絶縁膜１３と多結晶シリコン膜を除去する。これにより、ゲート電極となる多結晶シリコン層１４が形成される。
【００７０】
図５（ｃ）では、Ｎ−ソース不純物領域１１Ｂ及びＮ−ドレイン不純物領域１２Ｂをイオン注入法により形成する。
このとき、Ｎ型の不純物を注入しない領域を被覆するフォトレジスト層２１は、ＰＭＯＳトランジスタ領域に加え、保護用ＭＯＳトランジスタ５のゲート電極１４上にも形成する。このように形成されたフォトレジスト層２１をマスクとしてＮ型の不純物をイオン注入する。これにより、保護用ＭＯＳトランジスタ５とＮＭＯＳトランジスタの形成領域において、Ｎ−ソース不純物領域１１Ｂ及びＮ−ドレイン不純物領域１２Ｂが同時に形成される。さらに、同時に、ＮＭＯＳトランジスタの多結晶シリコン層１４はＮ型化され、Ｎ型多結晶シリコン層１４Ｂからなるゲート電極（以下、同一符号１４Ｂを用いて表記）となる。
【００７１】
さらに、図５（ｄ）では、ＰＭＯＳトランジスタの形成領域において、Ｐ−ソース不純物領域１５Ｂ及びＰ−ドレイン不純物領域１６Ｂをイオン注入法により形成する。このとき、イオン注入を阻止するフォトレジスト層２２を形成してＰ型不純物のイオン注入を行う。フォトレジスト層２２は、ＰＭＯＳトランジスタの形成領域には形成されず、ＮＭＯＳトランジスタと保護用ＭＯＳトランジスタ５の形成領域に形成される。但し、保護用ＭＯＳトランジスタのゲート電極となる多結晶シリコン層１４にもＰ型の不純物が注入されるようにフォトレジスト層２２の一部が開口している。したがって、Ｐ−ソース不純物領域１５Ｂ及びＰ−ドレイン不純物領域１６Ｂの形成と同時に、保護用ＭＯＳトランジスタの形成領域において、多結晶シリコン層１４はＰ型化され、ゲート電極１４Ａとなる。
その後、フォトレジスト層２２を除去する。
【００７２】
次の図５（ｅ）では、まず、サイドウォール絶縁膜１７を形成する。
サイドウォール絶縁膜１７の形成工程は、特に図示しないが、全面に厚く絶縁膜を堆積し、絶縁膜を異方性エッチングでエッチバックする。このときエッチングの異方性に起因して、各ゲート電極の側壁にサイドウォール絶縁膜１７が残される。
【００７３】
その後、図５（ｅ）では、Ｎ＋ソース不純物領域１１Ａ及びＮ＋ドレイン不純物領域１２Ａをイオン注入法により形成する。このとき、イオン注入を阻止するフォトレジスト層２３を形成してＮ型不純物のイオン注入を行う。フォトレジスト層２３は、ＰＭＯＳトランジスタの形成領域を覆い、ＮＭＯＳトランジスタと保護用ＭＯＳトランジスタ５の形成領域で大きく開口される。但し、図５（ｅ）に示すように、保護用ＭＯＳトランジスタのゲート電極１４ＡへのＮ型不純物の導入を阻止するため、ゲート電極１４Ａ上にもフォトレジスト層２３が形成される。Ｎ型不純物を高濃度にイオン注入すると、Ｎ＋ソース不純物領域１１ＡとＮ＋ドレイン不純物領域１２Ａが、保護用ＭＯＳトランジスタ５とＮＭＯＳトランジスタにおいて同時に形成される。
イオン注入後は、フォトレジスト層２３を除去する。
【００７４】
続いて、図５（ｆ）では、Ｐ＋ソース不純物領域１５Ａ及びＰ＋ドレイン不純物領域１６Ａをイオン注入法により形成する。このとき、イオン注入を阻止するフォトレジスト層２４を形成してＰ型不純物のイオン注入を行う。フォトレジスト層２４は、ＰＭＯＳトランジスタの形成領域で開口し、ＮＭＯＳトランジスタと保護用ＭＯＳトランジスタ５の形成領域をほぼ覆うように形成される。但し、図５（ｆ）に示すように、保護用ＭＯＳトランジスタのゲート電極１４Ａへ追加的にＰ型不純物を導入するため、ゲート電極１４Ａ上でフォトレジスト層２４が開口している。Ｐ型不純物を高濃度にイオン注入すると、Ｐ＋ソース不純物領域１５Ａ及びＰ＋ドレイン不純物領域１６Ａが、ＰＭＯＳトランジスタにおいて同時に形成される。
なお、図５（ｆ）で保護用ＭＯＳトランジスタ５のゲート電極１４にＰ型の不純物を注入だけで十分な濃度が得られるのであれば、図５（ｄ）ではＰ型の不純物を注入しなくてもよい。
【００７５】
次に、図５（ｇ）ではシリサイド層２５を形成する。シリサイド層２５は不純物領域等の抵抗を低く抑制するために形成される。
シリサイド層２５の形成方法では、まず、シリサイド層を必要としないゲート電極及び不純物領域の一部領域をマスク材で保護する。その後、例えば、ニッケル（Ｎｉ）、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）等の金属膜を堆積後、熱処理により金属とシリコンを反応させてから未反応の金属を除去する。
なお、図５（ｇ）は、全てのゲート１４（１４Ａ〜１４Ｃ）にシリサイド層２５が形成される場合を示す。
【００７６】
一般に、前記マスク材にて保護されてシリサイド層２５が形成されず、シリサイド２５層が形成される領域よりその抵抗値が高くなる領域をシリサイドブロック領域と呼ぶ。
【００７７】
図６に、不純物領域にシリサイドブロック領域を有する保護用ＭＯＳトランジスタ５の一部断面図を示す。シリサイドブロックのためのマスク材３０は不純物領域の一部、もしくは全てに形成してもよい。また、ドレイン不純物領域のみ、ソース不純物領域のみ、または、ドレイン不純物領域及びソース不純物領域にシリサイドブロックのためのマスク材３０を形成してもよい。シリサイドブロックのためのマスク材３０をゲート電極１４上に形成してもよい。
【００７８】
内部回路を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタはシリサイド層２５を形成することで不純物領域を低抵抗化して高速動作を確保する。一方、シリサイドブロックによって低抵抗化されないため、相対的に高抵抗な不純物領域とすると、保護用ＭＯＳトランジスタ５に印加されるＥＳＤによる高電圧を緩和することができる。これにより、ＥＳＤによる大電流が保護用ＭＯＳトランジスタ５に集中し、保護用ＭＯＳトランジスタ５が破壊することを抑制することができる。
【００７９】
例えば、図６に示す保護用ＭＯＳトランジスタのＮ＋ドレイン領域１２Ａは、シリサイドブロックのためのマスク材３０によって、コンタクトプラグ３１からチャネル形成領域までの一部が、シリサイド層２５が形成されない構造となっている。
このマスク材３０の下方領域は、シリサイド層２５が存在しないため、相対的に高い抵抗領域となっている。この高抵抗領域は、いわゆるバラスト抵抗と同様に、Ｎ−ドレイン領域１２Ｂ（図６では図示を省略）のチャネル側端部での電界集中を緩和するように作用する。これにより、ＥＳＤによる大電流が保護用ＭＯＳトランジスタ５のチャネル側端部に集中することがなく、そのため、保護用ＭＯＳトランジスタ５が破壊することを抑制することができる。
【００８０】
ここで、マスク材３０を形成してから図５（ｅ）の工程でＮ型不純物のイオン注入を行うと、図６に示すＮ＋ドレイン領域１２Ａは、マスク材３０の下方で分離されて形成される。これに対し、Ｎ＋ドレイン領域１２Ａ形成のためのイオン注入後にマスク材３０を形成すると、Ｎ＋ドレイン領域１２Ａは単一領域として形成される。Ｎ＋ドレイン領域１２Ａの形状は、このどちらでもよい。
【００８１】
以上、図５（及び図６）を用いて説明した製造方法では、ＮＭＯＳトランジスタのゲート電極１４ＢをＮ型多結晶シリコンとすることができる。また、ＰＭＯＳトランジスタのゲート電極１４ＣをＰ型多結晶シリコンとし、保護用ＭＯＳトランジスタ５のゲート電極１４ＡをＰ型多結晶シリコンとすることができる。
さらに、図５の製造方法によればＮＭＯＳトランジスタとＰＭＯＳトランジスタのみを形成する場合に比べ、Ｐ型多結晶シリコンを有する保護ＭＯＳトランジスタ５を形成しているが、その製造工程数は増加しない。
【００８２】
［保護用ＭＯＳトランジスタの製造方法（第１の実施形態の製法２）］
次に、採用可能な別の製造方法（製法２）を説明する。
まず、図５（ｂ）でゲート絶縁膜１３を堆積後、予めＮ型の不純物を高濃度に添加したＮ型多結晶シリコン膜をＣＶＤ法等により堆積する。次に、ＮＭＯＳトランジスタのゲート電極１４Ｂとなる領域を残し、フォトレジスト層を用いて不要な領域のＮ型多結晶シリコン膜を除去する。
続いて、予めＰ型の不純物を高濃度に添加したＰ型多結晶シリコン膜を堆積後、ＰＭＯＳトランジスタ及び保護用ＭＯＳトランジスタ５のゲート電極１４Ｃ，１４Ａとなる領域を残し、フォトレジスト層を用いて不要な領域のＰ型多結晶シリコン膜を除去する。その後、不要なゲート絶縁膜１３を除去する。
このような手法によれば、ゲート電極１４の不純物濃度と、不純物領域の不純物濃度と、を独立して設定することが可能になり、多結晶シリコンゲート電極１４Ａと１４Ｂの仕事関数を調整することが容易になる。
【００８３】
なお、この製法２において図５（ｃ）に示す工程では、前述した製法１と同様に、フォトレジスト層２１で保護用ＭＯＳトランジスタ５のゲート電極（多結晶シリコン層１４）を保護する。この製法２では、これに加えて、ＮＭＯＳトランジスタのゲート電極（多結晶シリコン層１４）もフォトレジスト層２１で保護してもよい。但し、ＮＭＯＳトランジスタのゲート電極をフォトレジスト層２１で保護しないで、追加の不純物導入が行われるようにしてもよい。
【００８４】
製法２における図５（ｄ）に示す工程では、保護用ＭＯＳトランジスタ５のゲート電極１４Ａを覆うようにフォトレジスト層２２を形成してもよいし、しなくてもよい（図５（ｄ）のままとしてもよい）。保護用ＭＯＳトランジスタ５のゲート電極１４Ａをフォトレジスト層２２で覆わない場合は、ゲート電極１４Ａに対して追加の不純物導入が行われる。
【００８５】
製法２における図５（ｅ）に示す工程では、前述した製法１と同様に、フォトレジスト層２３で保護用ＭＯＳトランジスタ５のゲート電極１４Ａを保護する。この製法２では、これに加えて、ＮＭＯＳトランジスタのゲート電極１４Ｂもフォトレジスト層２３で保護してもよい。但し、ＮＭＯＳトランジスタのゲート電極１４Ｂをフォトレジスト層２３で保護しないで、追加の不純物導入が行われるようにしてもよい。
【００８６】
製法２における図５（ｆ）に示す工程では、保護用ＭＯＳトランジスタ５のゲート電極１４Ａを覆うようにフォトレジスト層２４を形成してもよいし、しなくてもよい（図５（ｄ）のままとしてもよい）。保護用ＭＯＳトランジスタ５のゲート電極１４Ａをフォトレジスト層２４で覆わない場合は、ゲート電極１４Ａに対して追加の不純物導入が行われる。
【００８７】
なお、ここまで説明した製法１，２で用いられる不純物は、例えば、Ｎ型の不純物はリン（Ｐ）、ヒ素（Ａｓ）等を用いることができ、Ｐ型の不純物はホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）、インジウム（Ｉｎ）等を用いることができる。
【００８８】
ゲート絶縁膜１３として、例えば、酸化シリコン（ＳｉＯ２），酸窒化シリコン（ＳｉＯＮ）またはＳｉＯ２とＳｉＯＮの複合膜を用いることができる。また、ゲート絶縁膜１３として、１−３ｎｍ程度の酸化ハフニウム（ＨｆＯ２）、酸化アルミニウムハフニウム（ＨｆＡｌＯ２）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）や酸化ジルコニウム（ＺｒＯ２）等の高誘電率（Ｈｉｇｈ−ｋ）膜などを用いてもよく、さらに、各膜を積層にして用いることもできる。
【００８９】
また、図５では、多結晶シリコンの導電型を変えることにより保護用ＭＯＳトランジスタ５のゲート電極１４Ａの仕事関数を調整している。一方、近年、ゲート電極として金属層や金属化合物層を用いる技術が報告されている（例えば、非特許文献２を参照）。
【００９０】
ゲート電極に用いられる金属層や金属化合物層は、例えば、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリコン（ＨｆＳｉ）、タングステン（Ｗ）、タングステンシリコン（ＷＳｉ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）等や、これらの膜の積層が考えられる。これらの膜はそれぞれ仕事関数が違う。また、成膜方法によっても仕事関数を変えることができる。即ち、これらの金属層や金属化合物層を使い分けることで、保護用ＭＯＳトランジスタ５の閾値電圧が内部回路を構成するＮＭＯＳトランジスタより高くなるようにゲート電極の仕事関数を調整することもできる。
【００９１】
＜２．第２の実施の形態＞
［保護用ＭＯＳトランジスタ構造］
図７は、本開示技術における第２の実施形態に関わる保護用ＭＯＳトランジスタの断面構造図である。
第２の実施形態において、第１の実施形態と同一の部分はその説明は省略し、異なる部分についてのみ説明する。
【００９２】
図７に示すように、本開示技術における第２の実施形態の保護用ＭＯＳトランジスタ５は、第１の実施形態と同じようにＰ型多結晶シリコン層からなるゲート電極１４Ａを有する。
ただし、Ｎ−ソース不純物領域１１Ｂは有するが、Ｎ−ドレイン不純物領域１２Ｂは有していない。
このような保護用ＭＯＳトランジスタ５は、例えば、図５（ｃ）でイオン注入法によりＮ−不純物領域を形成する際、Ｎ−ドレイン不純物領域１２ＢとなるＮ型不純物を注入する領域を、「保護マスク層」としてのフォトレジスト層２１で被覆することで製造することができる。
【００９３】
この素子構造の変更は、例えば、ＰＭＯＳトランジスタの形成領域を覆うパターンでフォトレジスト層２１を形成するときのフォトマスクのパターン変更で対処できる。パターン変更後のフォトマスクを用いると、保護用ＭＯＳトランジスタ５のドレイン側にもフォトレジスト層２１のパターンが形成される。このようなパターンを有するフォトレジスト層２１が形成された状態でＮ型不純物をイオン注入すると、保護用ＭＯＳトランジスタ５において、Ｎ−ソース不純物領域１１Ｂは形成されるが、Ｎ−ドレイン不純物領域１２Ｂは形成されない。
その後は、図５（ｄ）〜図５（ｇ）に示す各工程を第１の実施形態と同様に行う。
図５（ｃ）〜図５（ｇ）に示す保護用ＭＯＳトランジスタ５の断面構造においては、Ｎ−ドレイン不純物領域１２Ｂを有しないが、その他の構造は図示したと同様である。したがって、図５（ｅ）に示す工程後に、サイドウォール絶縁膜１７によってゲート電極１４Ａからオフセットして形成されたＮ＋ドレイン不純物領域１２Ａに対し、ゲート電極１４Ａの直下から延在したチャネル形成領域が直接接続されている（図７）。
【００９４】
本開示技術における第２の実施形態の保護用ＭＯＳトランジスタ５では、ゲート電極１４Ａのエッジ部分の下にドレイン不純物領域（Ｎ−ドレイン不純物領域１２Ｂ）が配置されていない。従って、ゲート電極１４Ａ下のシリコン基板とドレイン不純物領域との間のＰＮ接合にかかる逆方向電界が緩和され、ＧＩＤＬ（Gate Induced Drain Leakage）電流を低く抑制することができる。その結果、本開示技術における第１の実施形態が適用された状態から、保護用ＭＯＳトランジスタ５に流れるリーク電流をさらに低減することができる。
【００９５】
＜３．第１，第２の実施形態の効果（評価結果）＞
図８に、第１及び第２の実施形態による保護用ＭＯＳトランジスタ５に流れるリーク電流の総和と、サブスレッショルドリーク電流を半導体パラメータアナライザにより測定した結果を示す。
ここで、本開示技術が非適用である保護用ＭＯＳトランジスタは、Ｎ型多結晶シリコン電極を有し、その特性値を、図８では「従来技術」と表記している。その他の四角印または三角印の特性値は、本開示技術が適用された場合を示している。本開示技術が適用された保護用ＭＯＳトランジスタ５は、Ｐ型多結晶シリコン電極（ゲート電極１４Ａ）を有している。
【００９６】
図８に示すように、第１の実施形態のＰ型多結晶シリコン電極（ゲート電極１４Ａ）を有する保護用ＭＯＳトランジスタ５は、本開示技術が非適用であるＮ型多結晶シリコン電極を有する保護用ＭＯＳトランジスタと比較してゲート長を小さくしている。しかも、サブスレッショルドリーク電流を低減し、これによりリーク電流の総和が大幅に低減されている。
さらに、第２の実施形態ではゲート電極１４Ａのエッジ部の下にドレイン不純物領域を有しないためＧＩＤＬ電流が低減され、第１の実施形態から更に保護用ＭＯＳトランジスタ５に流れるリーク電流の総和が低減されている。
【００９７】
本開示技術の適用前では、小さいオン抵抗を確保してクランプ電圧を下げることと、リーク電流の低減が両立できていない。よって、ゲート長は０．４μｍと比較的大きく設定されている。
これに対し、本開示技術を適用して、保護用ＭＯＳトランジスタにおけるゲート電極の仕事関数を高くすることで閾値電圧を高くしたため、ゲート長を０．３μｍと、内部回路の同じ導電型（Ｎ型）のＭＯＳトランジスタと同じにしている。その場合でも、リーク電流の総和を十分低減できることが分かる。
【００９８】
図９の図表に、第１及び第２の実施形態による保護用ＭＯＳトランジスタ５を備えるＥＳＤ保護回路１のリーク電流と、ＴＬＰ（Transmission Line Pulse）装置により測定されたクランプ電圧を示す。
保護用ＭＯＳトランジスタ５のリーク電流の低減により、ＥＳＤ保護回路１のリーク電流が低減している。さらに、第１の実施形態及び第２の実施形態では、本開示技術の適用前に比べて保護用ＭＯＳトランジスタ５のゲート長が小さい。その結果、保護用ＭＯＳトランジスタ５のオン抵抗が低減され、ＥＳＤ保護回路１のクランプ電圧が低電圧化されている。
【００９９】
なお、第２の実施形態ではゲート電極１４のエッジ部の下にドレイン不純物領域を形成していないため保護用ＭＯＳトランジスタ５のオン抵抗が第１の実施形態より増加し、クランプ電圧も第１の実施形態より高くなるが本開示技術の適用前と比較すればクランプ電圧は低い。
【０１００】
ところで、上記第１，第２の実施形態において、主に、正のＥＳＤサージの除去について説明したが、図１に示すＥＳＤ保護回路１は負のＥＳＤサージ等の高電圧パルスも容易に除去される。
保護用ＭＯＳトランジスタ５がＮ型のトランジスタであるため、電源配線２が接続されたＮ＋ドレイン不純物領域１２Ａをカソード、Ｐ型ウェル領域１０ＡをアノードとするＰＮ接合ダイオードが形成されている。Ｐ型ウェル領域１０Ａは、グランド配線３に接続されて基準電位（例えばＧＮＤ電位）で保持されている。このため、基準電位より低い電位に電源配線２の電位が下がると、当該ＰＮ接合ダイオードが順バイアスされてオンし、これにより負のＥＳＤサージ等の高電圧パルスが速やかに電源配線２から排除される。
【０１０１】
また、第１，第２の実施形態の説明では、電源電圧が印加されている動作時または電源投入時など、通常の動作時におけるＥＳＤ保護を主に説明した。
しかしながら、図１に示す構成のＥＳＤ保護回路１は、電源端子２Ｔに電源電圧ＶＤＤが印加されずに電位的にフローティングとなっている組み立て時においてもＥＳＤ保護が有効に働く。半導体チップをパッケージ製品として組み立てる場合、電源端子２Ｔは電位的にフローティングの場合でも、グランド端子３Ｔはアースされ、例えばＧＮＤ電位に接続されていることが多い。このような状態で、例えば電源端子２Ｔを介して電源配線２に正のＥＳＤノイズが発生すると、そのＥＳＤノイズを正の電源として、瞬時にＣＭＯＳインバータ回路４および保護用ＭＯＳトランジスタ５が機能する。そのため、既に説明したと同様な動作によって、瞬時にオンする保護用ＭＯＳトランジスタ５を通して、その正のＥＳＤノイズがグランド配線３に放電され、内部回路６が保護される。
また、負のＥＳＤノイズは、上記と同様に、保護用ＭＯＳトランジスタ５のドレイン側のＰＮ接合（ダイオード）を介してグランド配線３に放電される。
【０１０２】
＜４．変形例＞
図１に示す回路を、図１０に示すように、保護用ＭＯＳトランジスタ５のチャネル導電型をＰ型としてもよい。この場合、ＣＭＯＳインバータ回路４のインバータ段数を偶数としている。
【０１０３】
図１０に示す構成においても、負のＥＳＤサージ等の高電圧パルスも容易に除去される。
保護用ＭＯＳトランジスタ５がＰ型のトランジスタであるため、電源配線２が接続されたＮ型ウェル領域をカソード、Ｐ＋ドレイン不純物領域をアノードとするＰＮ接合ダイオードが形成されている。Ｐ＋ドレイン不純物領域は、グランド配線３に接続されて基準電位（例えばＧＮＤ電位）で保持されている。このため、基準電位より低い電位に電源配線２の電位が下がると、当該ＰＮ接合ダイオードが順バイアスされてオンし、これにより負のＥＳＤサージ等の高電圧パルスが速やかに電源配線２から排除される。
【０１０４】
以上のように、保護用ＭＯＳトランジスタ５のチャネル導電型はＮ型、Ｐ型の何れの場合もある。
【０１０５】
第１，第２の実施形態で述べた製造方法は、保護用ＭＯＳトランジスタ５のチャネル導電型はＮ型であり、よって第１導電型がＰ型、第２導電型がＮ型の場合である。
これに対し、保護用ＭＯＳトランジスタ５のチャネル導電型をＰ型とする場合、上記製造方法の説明において、不純物および不純物領域の導電型を逆にするとよい。この場合、図５において、保護用ＭＯＳトランジスタ５のチャネル導電型はＰ型であるが、そのゲート電極１４ＡはＮ型とする。そのため、保護用ＭＯＳトランジスタ５のゲート電極１４Ａと同種のＮ型不純物が同時に導入されるのは、内部回路を構成するＮＭＯＳトランジスタのゲート電極１４Ｂである。
以上の点に留意するならば、第１，第２の実施形態で述べた製造方法は、保護用ＭＯＳトランジスタ５のチャネル導電型がＰ型の場合においても類推適用できる。この場合、第１導電型がＮ型、第２導電型がＰ型となる。
【０１０６】
以上の実施形態によれば、保護用ＭＯＳトランジスタのゲート電極の仕事関数を変化させており、その結果、ゲート長（チャネル電流が流れる方向のゲート電極寸法）を短くしても、リーク電流を大幅に低減できる。
動作時のリーク電流を低減しても、動作時および非動作時（組み立て時も含む）においてＥＳＤ保護性能、すなわちＥＳＤノイズの除去性能を高く維持できる。
また、前述した特許文献１のようにプルダウン抵抗とその接続配線を設けなくとも、保護用ＭＯＳトランジスタ５は、閾値電圧が高いのでゲート電位が変動しにくい。よって、
電源ノイズ等による電源配線の電位変動に起因する、保護用ＭＯＳトランジスタのゲート電位が変動することで発生するリーク電流が低減される。
【０１０７】
リーク低減については、ドレイン側の低濃度不純物領域を省略すると基板を流れるリーク成分まで有効に低減できる。
仕事関数の変化は、第１，第２の実施形態では、主に、半導体膜（本例では、多結晶シリコン膜）の導電型を変えることで実現している。その他の方法としては、金属膜といったゲート電極の膜材料自体を変えてもよい。
【符号の説明】
【０１０８】
１…ＥＳＤ保護回路、２…電源配線、２Ｔ…外部端子（ＶＤＤ端子）、３…基準電圧配線、３Ｔ…外部端子（ＶＳＳ端子）、４…ＣＭＯＳインバータ回路、４Ｐ…ＰＭＯＳトランジスタ、４Ｎ…ＮＭＯＳトランジスタ、５…保護用ＭＯＳトランジスタ（保護用トランジスタ）、６…内部回路（被保護回路）、１０…半導体基板、１０Ａ，１０Ｂ…第２導電型ウェル、１０Ｃ…第１導電型ウェル、１３…ゲート絶縁膜、１４…ゲート電極、１１Ｂ…低濃度ソース領域，１２Ｂ…低濃度ドレイン領域、１１Ａ…（高濃度）ソース領域，１２Ａ…（高濃度）ドレイン領域
【特許請求の範囲】
【請求項１】
電源電圧を供給する２つの電源線に接続された被保護回路と、
前記２つの電源線間に直列接続された抵抗性素子及び容量性素子を含み、素子間接続ノードの電位変動に基づいて電源線に発生するサージを検出する検出回路と、
前記２つの電源線間に接続され、制御電極が前記検出回路の出力に接続された保護用トランジスタと、
が同一の半導体基板に形成され、
前記保護用トランジスタは、前記被保護回路内のチャネルの導電型が同じトランジスタに対して、仕事関数差を有する異なる電極材料から制御電極が形成され、または、仕事関数差を設けるために異なる導電型の半導体電極材料から制御電極が形成されることによって、単位チャネル幅あたりのリーク電流量が前記トランジスタより小さくなるように前記トランジスタと異なる閾値電圧を有する
半導体集積回路。
【請求項２】
第１導電型チャネルの前記保護用トランジスタと前記被保護回路内の第１導電型チャネルのトランジスタとは、２つの第２導電型ウェルに分かれて前記半導体基板に形成され、
前記被保護回路内の第２導電型チャネルのトランジスタは、前記半導体基板内の第１導電型ウェルに形成されている
請求項１に記載の半導体集積回路。
【請求項３】
前記第２導電型チャネルのトランジスタと前記保護用トランジスタの両制御電極が、第２導電型不純物が同じ濃度で導入された同じ厚さの半導体膜から形成され、
前記被保護回路内の第１導電型チャネルのトランジスタの制御電極が、前記第２導電型不純物が導入された前記半導体膜と同じ厚さの半導体膜から形成されている
請求項２に記載の半導体集積回路。
【請求項４】
前記保護用トランジスタは、前記第２導電型ウェル内の不純物領域として、
制御電極の直下のチャネル形成領域と、
当該チャネル形成領域の一方側に低濃度不純物領域を介して接し、当該低濃度不純物領域より不純物濃度が高いソース領域と、
前記チャネル形成領域が制御電極直下から他方側に延在する部分に接するドレイン領域と、
を有する請求項３に記載の半導体集積回路。
【請求項５】
前記被保護回路内の第１導電型チャネルのトランジスタは、前記第２導電型ウェル内の不純物領域として、
制御電極の直下のチャネル形成領域と、
当該チャネル形成領域の一方側に低濃度不純物領域を介し、当該低濃度不純物領域より不純物濃度が高いソース領域と、
前記チャネル形成領域の他方側に他の低濃度不純物領域を介して接し、当該低濃度不純物領域より不純物濃度が高いドレイン領域と、
を有する請求項４に記載の半導体集積回路。
【請求項６】
前記第１導電型チャネルの保護用トランジスタ及び前記被保護回路内の第１導電型チャネルのトランジスタは、前記２つの電源線間に供給される電源電圧に基づいて前記ドレイン領域に印加される電圧が、前記ソース領域の印加電圧より高い
請求項５に記載の半導体集積回路。
【請求項７】
前記保護用トランジスタ及び前記被保護回路内の第１導電型チャネルのトランジスタは、前記ソース領域及び前記ドレイン領域の離間方向の制御電極の寸法であるゲート長が等しい
請求項５または６に記載の半導体集積回路。
【請求項８】
前記第１導電型がＮ型、前記第２導電型がＰ型であり、
前記半導体膜が多結晶シリコン膜である
請求項３から７の何れか一項に記載の半導体集積回路。
【請求項９】
前記第１導電型がＰ型、前記第２導電型がＮ型であり、
前記半導体膜が多結晶シリコン膜である
請求項３から７の何れか一項に記載の半導体集積回路。
【請求項１０】
前記検出回路は、
前記抵抗性素子及び容量性素子と、
当該抵抗性素子と容量性素子の素子間接続ノードに入力が接続され前記２つの電源線から電源供給を受ける少なくとも１つのインバータ回路と、
を含み、
前記少なくとも１つのインバータ回路の出力が、前記保護用トランジスタの制御電極に接続されている
請求項１から９の何れか一項に記載の半導体集積回路。
【請求項１１】
電源電圧を供給する２つの電源線に接続された被保護回路と、前記２つの電源線間に直列接続された抵抗性素子及び容量性素子と、当該抵抗性素子と容量性素子の接続ノードの電位変動に基づいて動作する保護用トランジスタとが同一の半導体基板に形成され、前記保護用トランジスタと前記被保護回路内の第１導電型チャネルのトランジスタとは、２つの第２導電型ウェルに分かれて前記半導体基板に形成され、前記被保護回路の第２導電型チャネルのトランジスタが前記半導体基板内の第１導電型ウェルに形成されている半導体集積回路の製造方法であって、
前記２つの第２導電型ウェルと前記第１導電型ウェルを前記半導体基板内に形成する工程と、
形成した各ウェル上に、ゲート絶縁膜と多結晶シリコン膜からなる積層膜を成膜して、多結晶シリコン膜を加工してゲート電極を形成する工程と、
前記２つの第２導電型ウェルと、前記第１導電型ウェルのそれぞれに、各ウェルと導電型が逆のソース領域及びドレイン領域を形成する工程と、
を有し、
前記ソース領域及びドレイン領域を形成する工程では、前記第２導電型チャネルのトランジスタのゲート電極と第１導電型ウェル内の領域に第２導電型不純物を導入すると同時に、前記保護用トランジスタのゲート電極にも第２導電型不純物を導入する
半導体集積回路の製造方法。
【請求項１２】
前記保護用トランジスタのソース領域及びドレイン領域と、前記第１導電型チャネルのトランジスタのソース領域及びドレイン領域とを、前記２つの第２導電型ウェルに同時に形成する工程が、さらに細かい工程として、
前記２つの第２導電型ウェルのそれぞれに、形成された各ゲート電極を自己整合マスクとするイオン注入によって第１導電型の低濃度不純物領域を形成する工程と、
前記２つの第２導電型ウェルのそれぞれに、形成された各ゲート電極の側壁に接するスペーサ絶縁層を形成する工程と、
前記２つの第２導電型ウェルのそれぞれに、前記スペーサ絶縁層とゲート電極を自己整合マスクとするイオン注入によって、ゲート電極から離れたソース領域及びドレイン領域を形成する工程と、
を有し、
前記第１導電型の低濃度不純物領域を形成する工程では、前記第１導電型ウェルの側を保護し、前記保護用トランジスタのゲート電極の片側で第２導電型ウェル部分を保護する保護マスク層を予め形成してからイオン注入を行うことで、前記保護用トランジスタのソース領域の側には前記低濃度不純物領域を形成するが、ドレイン領域の側には前記低濃度不純物領域を形成しない
請求項１１に記載の半導体集積回路の製造方法。
【請求項１】
電源電圧を供給する２つの電源線に接続された被保護回路と、
前記２つの電源線間に直列接続された抵抗性素子及び容量性素子を含み、素子間接続ノードの電位変動に基づいて電源線に発生するサージを検出する検出回路と、
前記２つの電源線間に接続され、制御電極が前記検出回路の出力に接続された保護用トランジスタと、
が同一の半導体基板に形成され、
前記保護用トランジスタは、前記被保護回路内のチャネルの導電型が同じトランジスタに対して、仕事関数差を有する異なる電極材料から制御電極が形成され、または、仕事関数差を設けるために異なる導電型の半導体電極材料から制御電極が形成されることによって、単位チャネル幅あたりのリーク電流量が前記トランジスタより小さくなるように前記トランジスタと異なる閾値電圧を有する
半導体集積回路。
【請求項２】
第１導電型チャネルの前記保護用トランジスタと前記被保護回路内の第１導電型チャネルのトランジスタとは、２つの第２導電型ウェルに分かれて前記半導体基板に形成され、
前記被保護回路内の第２導電型チャネルのトランジスタは、前記半導体基板内の第１導電型ウェルに形成されている
請求項１に記載の半導体集積回路。
【請求項３】
前記第２導電型チャネルのトランジスタと前記保護用トランジスタの両制御電極が、第２導電型不純物が同じ濃度で導入された同じ厚さの半導体膜から形成され、
前記被保護回路内の第１導電型チャネルのトランジスタの制御電極が、前記第２導電型不純物が導入された前記半導体膜と同じ厚さの半導体膜から形成されている
請求項２に記載の半導体集積回路。
【請求項４】
前記保護用トランジスタは、前記第２導電型ウェル内の不純物領域として、
制御電極の直下のチャネル形成領域と、
当該チャネル形成領域の一方側に低濃度不純物領域を介して接し、当該低濃度不純物領域より不純物濃度が高いソース領域と、
前記チャネル形成領域が制御電極直下から他方側に延在する部分に接するドレイン領域と、
を有する請求項３に記載の半導体集積回路。
【請求項５】
前記被保護回路内の第１導電型チャネルのトランジスタは、前記第２導電型ウェル内の不純物領域として、
制御電極の直下のチャネル形成領域と、
当該チャネル形成領域の一方側に低濃度不純物領域を介し、当該低濃度不純物領域より不純物濃度が高いソース領域と、
前記チャネル形成領域の他方側に他の低濃度不純物領域を介して接し、当該低濃度不純物領域より不純物濃度が高いドレイン領域と、
を有する請求項４に記載の半導体集積回路。
【請求項６】
前記第１導電型チャネルの保護用トランジスタ及び前記被保護回路内の第１導電型チャネルのトランジスタは、前記２つの電源線間に供給される電源電圧に基づいて前記ドレイン領域に印加される電圧が、前記ソース領域の印加電圧より高い
請求項５に記載の半導体集積回路。
【請求項７】
前記保護用トランジスタ及び前記被保護回路内の第１導電型チャネルのトランジスタは、前記ソース領域及び前記ドレイン領域の離間方向の制御電極の寸法であるゲート長が等しい
請求項５または６に記載の半導体集積回路。
【請求項８】
前記第１導電型がＮ型、前記第２導電型がＰ型であり、
前記半導体膜が多結晶シリコン膜である
請求項３から７の何れか一項に記載の半導体集積回路。
【請求項９】
前記第１導電型がＰ型、前記第２導電型がＮ型であり、
前記半導体膜が多結晶シリコン膜である
請求項３から７の何れか一項に記載の半導体集積回路。
【請求項１０】
前記検出回路は、
前記抵抗性素子及び容量性素子と、
当該抵抗性素子と容量性素子の素子間接続ノードに入力が接続され前記２つの電源線から電源供給を受ける少なくとも１つのインバータ回路と、
を含み、
前記少なくとも１つのインバータ回路の出力が、前記保護用トランジスタの制御電極に接続されている
請求項１から９の何れか一項に記載の半導体集積回路。
【請求項１１】
電源電圧を供給する２つの電源線に接続された被保護回路と、前記２つの電源線間に直列接続された抵抗性素子及び容量性素子と、当該抵抗性素子と容量性素子の接続ノードの電位変動に基づいて動作する保護用トランジスタとが同一の半導体基板に形成され、前記保護用トランジスタと前記被保護回路内の第１導電型チャネルのトランジスタとは、２つの第２導電型ウェルに分かれて前記半導体基板に形成され、前記被保護回路の第２導電型チャネルのトランジスタが前記半導体基板内の第１導電型ウェルに形成されている半導体集積回路の製造方法であって、
前記２つの第２導電型ウェルと前記第１導電型ウェルを前記半導体基板内に形成する工程と、
形成した各ウェル上に、ゲート絶縁膜と多結晶シリコン膜からなる積層膜を成膜して、多結晶シリコン膜を加工してゲート電極を形成する工程と、
前記２つの第２導電型ウェルと、前記第１導電型ウェルのそれぞれに、各ウェルと導電型が逆のソース領域及びドレイン領域を形成する工程と、
を有し、
前記ソース領域及びドレイン領域を形成する工程では、前記第２導電型チャネルのトランジスタのゲート電極と第１導電型ウェル内の領域に第２導電型不純物を導入すると同時に、前記保護用トランジスタのゲート電極にも第２導電型不純物を導入する
半導体集積回路の製造方法。
【請求項１２】
前記保護用トランジスタのソース領域及びドレイン領域と、前記第１導電型チャネルのトランジスタのソース領域及びドレイン領域とを、前記２つの第２導電型ウェルに同時に形成する工程が、さらに細かい工程として、
前記２つの第２導電型ウェルのそれぞれに、形成された各ゲート電極を自己整合マスクとするイオン注入によって第１導電型の低濃度不純物領域を形成する工程と、
前記２つの第２導電型ウェルのそれぞれに、形成された各ゲート電極の側壁に接するスペーサ絶縁層を形成する工程と、
前記２つの第２導電型ウェルのそれぞれに、前記スペーサ絶縁層とゲート電極を自己整合マスクとするイオン注入によって、ゲート電極から離れたソース領域及びドレイン領域を形成する工程と、
を有し、
前記第１導電型の低濃度不純物領域を形成する工程では、前記第１導電型ウェルの側を保護し、前記保護用トランジスタのゲート電極の片側で第２導電型ウェル部分を保護する保護マスク層を予め形成してからイオン注入を行うことで、前記保護用トランジスタのソース領域の側には前記低濃度不純物領域を形成するが、ドレイン領域の側には前記低濃度不純物領域を形成しない
請求項１１に記載の半導体集積回路の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−２５３２４１（Ｐ２０１２−２５３２４１Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２５６３９（Ｐ２０１１−１２５６３９）
【出願日】平成２３年６月３日（２０１１．６．３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月３日（２０１１．６．３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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